JP2001034644A - 回路素子を配置する配置装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 電子回路の自動レイアウトにおいて、タイミ
ング等のパラメータが設計者の要求を満たすように配置
を変更することが課題である。 【解決手段】 格納手段１は、階層的に繰り返される領
域分割の各分割レベルにおいて、その分割レベルに属す
る各ブロックのブロック情報およびセル配置の情報を格
納する。変更手段２は、１つまたは複数のブロック内の
セルを変更／削除／追加することで、設計者の要求が満
たされるように、セル配置を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子装置の実装設
計に係り、電子回路の自動レイアウトを行う配置装置お
よび方法に関する。

【０００２】

【従来の技術】最近の回路技術の進歩に伴い、ＶＬＳＩ
（very large scale integrated circuit ）の集積度の
向上および回路規模の増大には目覚ましいものがある。
このような集積度の向上および回路規模の増大に伴っ
て、タイミング、配線率、および消費電力が設計者の要
求を満たすように、これらのパラメータをＣＡＤ（comp
uter-aided design ）ツールで制御することが大きな問
題になっている。ここで、配線率とは、配線すべきネッ
トの総数に対する実際に配線されたネットの数の割合を
表し、これが１００％になることが最終的な目標であ
る。

【０００３】従来のＶＬＳＩの自動レイアウトは、一般
に、回路素子（セルまたはモジュール）の配置と素子間
の配線の２つの処理に分けて行われる。そして、配置お
よび配線が終了した後に、タイミングの厳しい信号パス
上のセルの置き換えや、ネットへのバッファの挿入を行
って、タイミング等を改善するようにしている。

【０００４】また、従来の配置方法の１つとしては、ｍ
ｉｎ−ｃｕｔ法が知られている。この方法では、カット
数を評価基準としてＬＳＩチップの論理分割を逐次繰り
返すことにより、セルの配置が決定される。ここで、カ
ット数とは、チップ上に引いたカットラインを横切る論
理的な配線（ネット）の数を表す。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の回路設計には、次のような問題がある。自動レ
イアウトにおいて、配置および配線が完全に終了してし
まった状態では、新たにセルのサイズを大きくしたり、
パス上にバッファを挿入したりするためには、十分な空
きセルスペースが必要である。ところが、最近の配線層
の多層化に伴い狭い領域での配線が容易になったため
に、チップ上の配線領域の面積が減少し、逆にセルの使
用面積が増加している。このため、チップ面積に対する
セル使用面積の割合（セル使用率）は８０％を越えてい
る。

【０００６】したがって、配置および配線が完全に終了
してしまった状態においては、十分な空きセルスペース
が存在しないのが現状である。このため、タイミングを
最適化できるサイズにセルを変更したり、最適な場所に
バッファを挿入したりすることが必ずしも可能ではない
という問題がある。

【０００７】また、一般に、タイミングが厳しいパスは
集中する傾向があり、仮にセルを置くためのスペースが
あったとしても、そのスペースにセルを置くことによっ
て、配線のためのスペースが不足することがある。この
ため、かえって配線が迂回することになり、タイミング
を悪化させるという問題も生じている。

【０００８】本発明の課題は、電子回路の自動レイアウ
トにおいて、タイミング等のパラメータが設計者の要求
を満たすように配置を変更する配置装置および方法を提
供することである。

【０００９】

【課題を解決するための手段】図１は、本発明の配置装
置の原理図である。図１の配置装置は、格納手段１と変
更手段２を備え、回路設計において、領域分割を繰り返
しながらセルの配置を決定する。

【００１０】格納手段１は、ある分割レベルにおいて、
分割により生成されたブロックのブロック情報を格納す
る。変更手段２は、ブロック情報を用いて、その分割レ
ベルにおける配置を変更し、変更された配置を出力す
る。

【００１１】領域分割の方法としては、例えば、上述し
たｍｉｎ−ｃｕｔ法が用いられ、格納手段１は、階層的
に繰り返される論理分割のある分割レベルにおいて、そ
の分割レベルに属する各ブロックのブロック情報とセル
配置の情報を格納する。変更手段２は、その分割レベル
におけるブロック情報を用いて、１つまたは複数のブロ
ック内のセルを変更／削除／追加することで、設計者の
要求が満たされるように、セル配置を変更する。

【００１２】このように、配置および配線が完全に終了
した後ではなく、配置処理の途中のある分割レベルにお
いてセル配置を変更することにより、タイミング等のパ
ラメータが最適化されるような変更を行うことが可能に
なる。また、このような変更を各分割レベルにおいて繰
り返すことで、配置はさらに最適化される。

【００１３】例えば、図１の格納手段１は、後述する図
３２のメモリ１２に対応し、図１の変更手段２は、図３
２のＣＰＵ（中央処理装置）１１およびメモリ１２に対
応する。

【００１４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。本実施形態では、論
理分割に基づく配置方法の各分割レベル（階層）におい
て、分割されたブロックの情報と概略配線情報とを基に
ゲートのサイジングやバッファの挿入／削除を行うこと
により、設計者の要求を満たす配置を自動的に実現す
る。より具体的には、このような配置方法の１つである
ｍｉｎ−ｃｕｔ法の各分割レベルにおいて、ゲートのパ
ワーを変更したり、ネットにバッファを挿入したり、バ
ッファを削除したりすることにより、タイミング、配線
率、および消費電力の制御を行う。

【００１５】ｍｉｎ−ｃｕｔ法においては、前述したよ
うに、チップ領域の論理分割を階層的に繰り返すことに
よりセル配置を決定しているが、分割における各レベル
でのブロックは、例えば、図２に示すような構造を持
つ。このとき、配置装置は、以下の情報を保持してい
る。 １．ライブラリ情報 ライブラリに登録された各回路素子の属性を表す。図２
の回路の場合、例えば、図３に示すようなライブラリテ
ーブルがライブラリ情報として保持される。ここでは、
Ｌ０〜Ｌ８の９個の素子が登録されている。

【００１６】図３において、各素子の情報は、識別子
（ｌｉｂＩｄ）、種類（ｌｉｂ＿ｋｉｎｄ（ｌｉｂＩ
ｄ））、パワータイプ（ｌｉｂ＿ｐｏｗｅｒ（ｌｉｂＩ
ｄ））、面積（ｌｉｂ＿ａｒｅａ（ｌｉｂＩｄ））、入
力端子のキャパシタンス（ｌｉｂ＿ｉｎｐ＿ｃａｐａ
（ｌｉｂＩｄ））、出力端子のドライブ能力（ｌｉｂ＿
ｏｕｔ＿ｄｒｉｖｅ（ｌｉｂＩｄ））、およびゲート遅
延（ｌｉｂ＿ｄｅｌａｙ（ｌｉｂＩｄ））からなる。

【００１７】例えば、Ｌ０はローパワーのインバータに
対応し、Ｌ１はノーマルパワーのインバータに対応し、
Ｌ２はハイパワーのインバータに対応する。また、Ｌ
３、Ｌ４、Ｌ５はＮＡＮＤゲートに対応し、Ｌ６、Ｌ
７、Ｌ８はバッファに対応する。 ２．セル情報 配置された各セルの属性を表す。図２の回路の場合、例
えば、図４に示すようなセルテーブルがセル情報として
保持される。ここでは、図２の４個のセルＣ０、Ｃ１、
Ｃ２、Ｃ３の情報が登録されている。

【００１８】図４において、各セルの情報は、識別子
（ｃｅｌｌＩｄ）、セルが属するブロックのブロック座
標（ｃｅｌｌ＿ｘ（ｃｅｌｌＩｄ），ｃｅｌｌ＿ｙ（ｃ
ｅｌｌＩｄ））、およびセルに対応する素子のライブラ
リ識別子（ｃｅｌｌ＿ｋｉｎｄ（ｃｅｌｌＩｄ））から
なる。また、セルの面積（ｃｅｌｌ＿ａｒｅａ（ｃｅｌ
ｌＩｄ））を付加することもできる。

【００１９】例えば、セルＣ０のブロック座標は（１，
０）であり、対応するライブラリ識別子はＬ０となって
いる。したがって、この時点では、セルＣ０としてロー
パワーのインバータが割り当てられていることが分か
る。図２においては、ローパワーのセルは細線で描かれ
ており、ハイパワーのセルは太線で描かれている。 ３．ネット情報 セル間のネットの属性を表す。図２の回路の場合、例え
ば、図５に示すようなネットテーブルがネット情報とし
て保持される。ここでは、図２の６個のネットＮ０、Ｎ
１、Ｎ２、Ｎ３、Ｎ４、Ｎ５の情報が登録されている。

【００２０】図５において、各ネットの情報は、識別子
（ｎｅｔＩｄ）、ネットのスラック（ｎｅｔ＿ｓｌａｃ
ｋ（ｎｅｔＩｄ））、および総キャパシタンス（ｎｅｔ
＿ｃａｐａ（ｎｅｔＩｄ））からなる。スラックは、パ
スに含まれる各ネットにおける信号のタイミング（到着
時刻）の余裕度を表し、例えば、次式により与えられ
る。 スラック＝要求された到着時刻−実際の到着時刻 （１） また、ネットテーブルには、配線パターン識別子（ｎｅ
ｔ＿ｐａｔｔｅｒｎ（ｎｅｔＩｄ））やシミュレーショ
ン実行後の状態に基づく信号変化の周波数（ｎｅｔ＿ｆ
（ｎｅｔＩｄ））を付加することもできる。配線パター
ンは、後述するように、タイミングを計算するためのモ
デルを構築する際に生成される。また、信号変化の周波
数は、１秒間にネットの電荷が放電される回数、言い換
えれば、１秒間にネット上の信号が変化する回数を表
す。 ４．ブロック情報 分割により生成されたブロックの属性を表す。図２の回
路の場合、例えば、図６に示すようなブロックテーブル
がブロック情報として保持される。ここでは、図２の９
個のブロックの情報が登録されており、各ブロックは１
０×１０の正方形であるものと仮定している。

【００２１】図６において、各ブロックの情報は、ブロ
ック座標（ｘ，ｙ）、ブロックの中心位置の座標（ｂｌ
ｏｃｋ＿ｃｅｎｔｅｒ＿ｘ（ｘ，ｙ）），ｂｌｏｃｋ＿
ｃｅｎｔｅｒ＿ｙ（ｘ，ｙ））、セル使用可能面積（ｂ
ｌｏｃｋ＿ａｒｅａ＿ｃａｐａ（ｘ，ｙ））、およびセ
ル使用面積（ｂｌｏｃｋ＿ｃｅｌｌ＿ａｒｅａ（ｘ，
ｙ））からなる。ブロック座標は、ブロックの識別子と
して用いられる。また、セル使用可能面積は、通常、ブ
ロックの面積から配線領域等に使用する面積を除いて設
定される。

【００２２】例えば、ブロック座標（０，０）のブロッ
クの中心位置は（ｘ，ｙ）＝（５，５）であり、セル使
用可能面積は“７”である。しかしながら、図２では、
このブロックにはセルが置かれていないため、セル使用
面積は“０”となっている。

【００２３】また、ブロック座標（０，１）のブロック
の中心位置は（ｘ，ｙ）＝（５，１５）であり、セル使
用可能面積は“７”である。図２では、このブロックに
セルＣ２が置かれており、図４より、このセルに対応す
るライブラリ識別子はＬ０である。また、図３より、Ｌ
０の面積は“１”であるため、ブロック（０，１）のセ
ル使用面積には“１”が格納される。

【００２４】また、配置装置は、各セルと各ネットの接
続関係を表す情報として、図７および図８に示すような
リストを保持している。図７のリストは、各セルの識別
子に１つ以上のネットの識別子をポインタで繋げた構造
を持ち、あるセルに接続されたネットを検索する際に用
いられる。また、図８のリストは、各ネットの識別子に
１つ以上のセルの識別子をポインタで繋げた構造を持
ち、あるネットに接続されたセルを検索する際に用いら
れる。

【００２５】配置装置は、上述したライブラリ情報、セ
ル情報、ネット情報、およびブロック情報を入力とし
て、概略配線の配線パターンを生成し、タイミングを計
算するためのモデルを構築する。

【００２６】この配線パターンにおいては、あるブロッ
ク（ｘ，ｙ）に含まれるセルの端子は、すべてそのブロ
ックの中心に位置すると仮定し、配線の分岐もブロック
の中心で行われると仮定する。そして、ネットの配線遅
延を計算するために、まず、ブロック内で閉じているネ
ットの配線長（ｗｉｒｅ＿ｌｅｎ＿ｉｎ＿ｂｌｏｃｋ
（ｎｅｔＩｄ，ｘ，ｙ））を求める。

【００２７】この配線長は、そのネットに繋がってお
り、ブロックに含まれている端子の数（ｐｉｎ＿ｎｕｍ
ｂｅｒ（ｎｅｔＩｄ，ｘ，ｙ））を基に、次式により計
算される。 ｗｉｒｅ＿ｌｅｎ＿ｉｎ＿ｂｌｏｃｋ（ｎｅｔＩｄ，ｘ，ｙ） ＝α＋β×ｐｉｎ＿ｎｕｍｂｅｒ（ｎｅｔＩｄ，ｘ，ｙ） （２） ここで、αおよびβは、あらかじめ決められた定数であ
り、ｐｉｎ＿ｎｕｍｂｅｒ（ｎｅｔＩｄ，ｘ，ｙ）は、
そのネットに関する混雑度（実際の配線の数）を表すと
考えられる。

【００２８】次に、得られたブロック内の配線長と、ブ
ロック間の配線長と、単位長さあたりの遅延時間（単位
遅延量）から、次式によりネットの配線遅延が計算され
る。 配線遅延 ＝単位遅延量×（ブロック内の配線長＋ブロック間の配線長） （３） 図９は、図２の回路のセルとネットの遅延を示してい
る。図９において、各セルの遅延としては、図３のライ
ブラリテーブルに登録された値が用いられており、各ネ
ットの遅延は、（３）式により計算されている。ただ
し、ここでは、簡単のために、単位遅延量＝１、ブロッ
ク内の配線長＝０（α＝β＝０）、ブロック間の配線長
＝ネットがブロック間の境界をまたぐ回数、としてい
る。

【００２９】例えば、ネットＮ３の場合、ブロック
（０，１）とブロック（０，２）の境界と、ブロック
（１，１）とブロック（１，２）の境界と、ブロック
（０，２）とブロック（１，２）の境界と、ブロック
（１，２）とブロック（２，２）の境界をまたいでい
る。したがって、ネットの配線長は“４”になり、遅延
も“４”になっている。

【００３０】また、図１０は、図９の遅延から計算され
たパスの遅延を示している。図１０において、１つのパ
スはセルおよびネットからなり、パスの遅延はそれに含
まれるセルおよびネットの遅延の総和により与えられ
る。ネットＮ０、Ｎ１の左端に信号が到着した時刻を
“０”と仮定すると、各ネットの端点（各セルの入出力
端子）に信号が到着する時刻がパスの遅延に一致する。

【００３１】例えば、ネットＮ１からネットＮ５に至る
パスの場合、図９より、ネットＮ１、セルＣ０、ネット
Ｎ２、セルＣ１、ネットＮ３、セルＣ３、およびネット
Ｎ５の遅延は、それぞれ、“１”、“４”、“１”、
“２”、“４”、“４”、および“２”であるので、パ
スの遅延は“１８”となる。したがって、ネットＮ５の
右端における到着時刻は“１８”となる。

【００３２】また、図１１は、図１０の到着時刻から計
算されたネットのスラックを示している。図１１におい
ては、各ネットの端点における“実際の到着時刻／要求
された到着時刻”が示されており、（）内の数値は、
（１）式により計算されたスラックを表している。こう
して計算されたスラックは、図５のネットテーブルに格
納される。

【００３３】一般に、スラックが“０”または負の場
合、そのネットはクリティカルであると考えられ、その
ネットに至るパスのタイミングを改善することが望まし
い。また、スラックが正の場合、そのネットのタイミン
グには余裕があると考えられる。

【００３４】また、配置装置は、あるブロック（ｘ，
ｙ）に含まれるセルのサイズを大きくする操作、また
は、そのブロックにバッファを挿入する操作を、次式が
満たされることを条件として許可する。 ｂｌｏｃｋ＿ａｒｅａ＿ｃａｐａ（ｘ，ｙ） ＞ｂｌｏｃｋ＿ｃｅｌｌ＿ａｒｅａ（ｘ，ｙ） （４） （４）式は、セル使用面積がセル使用可能面積より小さ
いことを表しており、この式が満たされる限り、そのブ
ロック内での配線可能性が保証される。言い換えれば、
ブロック内でセル使用面積が増加するような配置変更
は、（４）式の条件により制限されている。

【００３５】次に、図１２から図３１までを参照しなが
ら、本実施形態の配置装置による配置処理について詳細
に説明する。図１２は、配置処理のフローチャートであ
る。配置装置は、まず、チップの論理分割の分割レベル
を表す制御変数Ｌを０とおき（ステップＳ１）、Ｌを分
割レベルの最大値ｍａｘ＿ｌｅｖｅｌと比較する（ステ
ップＳ２）。

【００３６】Ｌがｍａｘ＿ｌｅｖｅｌ以下であれば、現
在のレベルにおける各ブロックをカット数が最適になる
ように分割して、次のレベルのブロックを生成する（ス
テップＳ３）。そして、グローバル配線を行って配線パ
ターンを生成し、遅延の評価等のためのモデルを構築す
る（ステップＳ４）。

【００３７】次に、このモデルを用いて、得られた配置
のタイミングを改善する処理を行い（ステップＳ５）、
配線率を改善する処理を行い（ステップＳ６）、消費電
力を改善する処理を行う（ステップＳ７）。次に、Ｌに
１を加算して（ステップＳ８）、ステップＳ２以降の処
理を繰り返す。そして、ステップＳ２においてＬがｍａ
ｘ＿ｌｅｖｅｌを越えれば、詳細配置を行って（ステッ
プＳ９）、処理を終了する。

【００３８】ここで、ステップＳ５、Ｓ６、およびＳ７
における処理を説明するための準備として、これらの処
理に含まれる基本処理について、図１３から図２８まで
を参照しながら説明する。

【００３９】図１３は、タイミングを改善するために行
われるセル変更処理のフローチャートである。この処理
では、ある分割レベルにおいて、スラックの値が小さい
順にネットをソートし、スラックが負であるネット（ｎ
ｅｔ＿ｓｌａｃｋ（ｎｅｔＩｄ）＜０）に関して、load
ing over等の与えられた制約条件を満たしている範囲内
で、そのネットに接続されているセルのライブラリのパ
ワータイプ（ｌｉｂ＿ｐｏｗｅｒ（ｌｉｂＩｄ））を変
更する。

【００４０】スラックが負であるネットは、タイミング
の厳しいパスに含まれると考えられ、このネットのスラ
ックを改善することで、それを含むパスのタイミングを
改善することができる。また、スラックが正であるネッ
トは、タイミングに余裕のあるパスに含まれる。

【００４１】また、ネットのloading overは、ネットの
総キャパシタンスに関する制限を表し、例えば、次式に
より与えられる。 Ｃmax ×γ＞ｎｅｔ＿ｃａｐａ（ｎｅｔＩｄ） （５） ここで、Ｃmax は、そのネットをドライブするセルの出
力端子のドライブ能力を表し、γは、あらかじめ決めら
れた定数である。（５）式は、ネットの総キャパシタン
スを出力端子のドライブ能力のγ倍より小さい値に制限
することを表している。

【００４２】配置装置は、まず、ネットテーブルのデー
タをスラックの値が小さい順にソートし（ステップＳ１
１）、スラックが負のネットがあるか否かをチェックす
る（ステップＳ１２）。スラックが負のネットがあれ
ば、その中の１つを選択し（ステップＳ１３）、選択さ
れたネットに接続されているセルを１つ選択する（ステ
ップＳ１４）。

【００４３】そして、（４）、（５）式を含む与えられ
た制約条件が満たされる範囲内でネットのスラックが改
善されるように、選択されたセルのパワータイプを変更
する（ステップＳ１５）。これにより、セルテーブルに
おいて、対応するセルのライブラリ識別子が変更され
る。（４）式が満たされるようにセルを変更することに
より、セル使用率を一定値以内に抑えることができ、配
線率を落とさずにタイミングを改善することができる。

【００４４】次に、変更されたセルを用いてネットの遅
延を評価し（ステップＳ１６）、タイミングが改善され
たか否かをチェックする（ステップＳ１７）。タイミン
グが改善されれば、ブロックテーブルにおいて、変更さ
れたセルを含むブロックのセル使用面積を変更する（ス
テップＳ１８）。また、タイミングが改善されなけれ
ば、セルテーブルのライブラリ識別子を元に戻すこと
で、セルのパワータイプを元に戻す（ステップＳ１
９）。

【００４５】次に、選択されたネットに他のセルがある
か否かをチェックし（ステップＳ２０）、他のセルがあ
れば、ステップＳ１４以降の処理を繰り返す。また、そ
のネットのすべてのセルについて処理が終了すると、他
のネットについてステップＳ１２以降の処理を繰り返
す。そして、スラックが負のネットがなくなると、処理
を終了する。

【００４６】例えば、図５のネットテーブルをスラック
の値でソートすると、図１４のようになる（ステップＳ
１１）。ただし、図１４では、総キャパシタンスは省略
されている。ここでは、ネットＮ１、Ｎ２、Ｎ３、およ
びＮ５のスラックが負であるため、これらのネットが処
理対象となる。

【００４７】このうちネットＮ５が処理対象として選択
されたとすると、図８のリストから、このネットにはセ
ルＣ３のみが接続されていることが分かる。そこで、セ
ルＣ３が処理対象として選択され、ネットＮ５のスラッ
クが改善されるように、このセルのパワータイプが変更
される。

【００４８】ここで、図４のセルテーブルを参照する
と、セルＣ３のライブラリ識別子はＬ０であることが分
かり、図３のライブラリテーブルを参照すると、ライブ
ラリ識別子Ｌ０の種類はインバータであることが分か
る。さらに、ライブラリテーブルには３つの異なるパワ
ータイプのインバータが登録されており、パワーが大き
くなるほど遅延は小さくなっている。したがって、セル
Ｃ３をよりパワーの大きなインバータに変更すれば、ネ
ットＮ５のスラックが改善されると考えられる。

【００４９】そこで、配置装置は、セルＣ３のライブラ
リ識別子をＬ０からＬ２に変更することで、そのパワー
タイプを“ＬＯＷ”から“ＨＩＧＨ”に変更する（ステ
ップＳ１５）。これにより、図２の配置は図１５のよう
に変更される。図１５においては、セルＣ３が太線で描
かれており、ハイパワーのセルに変更されたことを示し
ている。

【００５０】また、図３のライブラリテーブルより、イ
ンバータＬ２の面積は“３”であるので、セルＣ３を含
むブロック（２，２）のｂｌｏｃｋ＿ｃｅｌｌ＿ａｒｅ
ａ（２，２）は“３”となる。しかし、図６のブロック
テーブルより、ブロック（２，２）のｂｌｏｃｋ＿ａｒ
ｅａ＿ｃａｐａ（２，２）は“７”であるため、セルＣ
３をＬ０からＬ２に変更しても、（４）式は満たされて
いる。

【００５１】次に、図１５の配置の遅延を評価すると、
図９、図１０、および図１１に示した数値は、それぞ
れ、図１６、図１７、および図１８に示すように変更さ
れる（ステップＳ１６）。図１６においては、セルＣ３
の遅延が“４”から“２”に減少し、図１７において
は、ネットＮ５のパスの遅延が“１８”から“１６”に
減少している。そして、図１８においては、ネットＮ５
のスラックが“−１”から“１”に改善されている。

【００５２】また、これに伴って、ネットＮ１、Ｎ２、
およびＮ３の各端点における“要求された到着時刻”に
“２”が加算され、これらのネットのスラックも“−
１”から“１”に改善されている。

【００５３】このため、配置装置は、セルの変更を確定
し、図６のブロックテーブルにおいて、ブロック（２，
２）のセル使用面積を“１”から“３”に変更する（ス
テップＳ１８）。こうして、スラックが負のネットに接
続されたセルのパワーが大きくなり、スラックが正に改
善される。

【００５４】次に、図１９は、配線率を改善するために
行われるセル変更処理のフローチャートである。この処
理では、ある分割レベルにおいて、次式により各ブロッ
クのセル使用余裕度（ｂｌｏｃｋ＿ｒｏｏｍ（ｘ，
ｙ））を求める。 ｂｌｏｃｋ＿ｒｏｏｍ（ｘ，ｙ） ＝ｂｌｏｃｋ＿ａｒｅａ＿ｃａｐａ（ｘ，ｙ） −ｂｌｏｃｋ＿ｃｅｌｌ＿ａｒｅａ（ｘ，ｙ） （６） そして、このセル使用余裕度の小さい順にブロックをソ
ートし、余裕のないブロックに含まれているセルに対し
て、与えられた制約条件を満たしている範囲内で、パワ
ーが小さくなるようにセルのライブラリのパワータイプ
を変更する。

【００５５】配置装置は、まず、ブロックテーブルの各
ブロックについて、（６）式に基づいてセル使用余裕度
を計算し（ステップＳ２１）、ブロックテーブルのデー
タをセル使用余裕度の値が小さい順にソートする（ステ
ップＳ２２）。例えば、図６のブロックテーブルの各ブ
ロックのセル使用余裕度を計算し、ブロックテーブルを
セル使用余裕度でソートすると、図２０のようになる。

【００５６】次に、余裕のないブロックがあるか否かを
チェックする（ステップＳ２３）。ここでは、各ブロッ
クのセル使用余裕度を所定値と比較し、セル使用余裕度
が所定値より小さいブロックを余裕のないブロックとし
て抽出する。所定値としては、例えば、“０”が用いら
れる。そして、余裕のないブロックがあれば、その中の
１つを選択し（ステップＳ２４）、選択されたブロック
内のセルを１つ選択する（ステップＳ２５）。

【００５７】そして、（４）、（５）式を含む与えられ
た制約条件が満たされる範囲内でブロックのセル使用余
裕度が改善されるように、選択されたセルのパワーを小
さくする（ステップＳ２６）。

【００５８】このとき、（４）式が満たされるようにセ
ルのパワータイプを変更することにより、セル使用率を
一定値以内に抑えることができ、配線率の改善と消費電
力の最小化を図ることができる。さらに、タイミング破
綻（timing violation）を防止するために、タイミング
に余裕のあるパス上のセルのみを変更の対象とするよう
な制約条件を課しておく。

【００５９】次に、選択されたブロック内に他のセルが
あるか否かをチェックし（ステップＳ２７）、他のセル
があれば、ステップＳ２５以降の処理を繰り返す。ま
た、そのブロック内のすべてのセルについて処理が終了
すると、他のブロックについてステップＳ２３以降の処
理を繰り返す。そして、余裕のないブロックがなくなる
と、処理を終了する。

【００６０】次に、図２１は、消費電力を改善するため
に行われるセル変更処理のフローチャートである。この
処理では、ある分割レベルにおいて、シミュレーション
実行後の状態に基づく信号変化の周波数と総キャパシタ
ンスの積とネットの電圧Ｖから、次式により各ネットの
電力（ｎｅｔ＿ｐｏｗｅｒ（ｎｅｔＩｄ））を求める。 ｎｅｔ＿ｐｏｗｅｒ（ｎｅｔＩｄ） ＝ｎｅｔ＿ｃａｐａ（ｎｅｔＩｄ）×ｎｅｔ＿ｆ（ｎｅｔＩｄ） ×（１／２）Ｖ² （７） そして、この電力の大きい順にネットをソートし、与え
られた制約条件を満たしている範囲内で、各ネットに接
続されているセルのパワーを小さくしてみる。その結
果、すべてのネットの電力の総和が小さくなれば、セル
のパワータイプを変更する。

【００６１】配置装置は、まず、ネットテーブルの各ネ
ットについて、（７）式に基づいて電力を計算し（ステ
ップＳ３１）、ネットテーブルのデータを電力の値が大
きい順にソートする（ステップＳ３２）。次に、ソート
順に１つのネットを選択し（ステップＳ３３）、選択さ
れたネットに接続されたセルを１つ選択する（ステップ
Ｓ３４）。

【００６２】そして、（４）、（５）式を含む与えられ
た制約条件が満たされる範囲内でネットの電力が改善さ
れるように、選択されたセルのパワーを小さくする（ス
テップＳ３５）。

【００６３】このとき、（４）式が満たされるようにセ
ルのパワータイプを変更することにより、セル使用率を
一定値以内に抑えることができ、配線率を落とさずに消
費電力の最小化を図ることができる。さらに、タイミン
グ破綻を防止するために、タイミングに余裕のあるパス
上のセルのみを変更の対象とするような制約条件を課し
ておく。この場合、ステップＳ３３において、スラック
が正のネットのみが処理対象として選択される。

【００６４】次に、変更されたセルを用いてネットの電
力の総和を評価し（ステップＳ３６）、総消費電力が改
善されたか否かをチェックする（ステップＳ３７）。総
消費電力が減少していれば、ブロックテーブルにおい
て、変更されたセルを含むブロックのセル使用面積を変
更する（ステップＳ３８）。また、総消費電力が減少し
ていなければ、セルのパワータイプを元に戻す（ステッ
プＳ３９）。

【００６５】次に、選択されたネットに接続された他の
セルがあるか否かをチェックし（ステップＳ４０）、他
のセルがあれば、ステップＳ３４以降の処理を繰り返
す。また、そのネットに接続されたすべてのセルについ
て処理が終了すると、未処理の他のネットがあるか否か
をチェックする（ステップＳ４１）。他のネットがあれ
ば、ステップＳ３３以降の処理を繰り返し、未処理のネ
ットがなくなると、処理を終了する。

【００６６】次に、図２２は、タイミングを改善するた
めに行われるバッファ挿入／削除処理のフローチャート
である。この処理では、ある分割レベルにおいて、スラ
ックの値が小さい順にネットをソートし、スラックが負
であるネットに関して、与えられた制約条件を満たして
いる範囲内で、そのネットにバッファを挿入したり、そ
のネットからバッファを削除したりする。

【００６７】図２２のステップＳ５１〜Ｓ５３の処理
は、図１３のステップＳ１１〜Ｓ１３の処理と同様であ
る。配置装置は、ステップＳ５３においてネットを選択
すると、（４）、（５）式を含む与えられた制約条件が
満たされる範囲内でネットのスラックが改善されるよう
に、選択されたネットに新たなバッファを挿入するか、
あるいは、そのネットから既存のバッファを削除する
（ステップＳ５４）。このとき、バッファを挿入する位
置は、ブロック座標により指定される位置に限定する。

【００６８】バッファの挿入／削除により、セルテーブ
ル、ブロックテーブル、ネットテーブル等の情報が変更
される。（４）式が満たされるようにバッファを挿入／
削除することにより、セル使用率を一定値以内に抑える
ことができ、配線率を落とさずにタイミングを改善する
ことができる。

【００６９】そして、ステップＳ５２以降の処理を繰り
返し、スラックが負のネットがなくなると、処理を終了
する。例えば、図１４のソート結果において、ネットＮ
３が処理対象として選択されたとする。このとき、図１
４より、ネットＮ４のスラックは“５”であり、ネット
Ｎ４のタイミングには余裕があることが分かる。そこ
で、ネットＮ４に接続されたセルＣ２の入力側にバッフ
ァを挿入して、ネットＮ３のサイズを小さくすれば、ネ
ットＮ３の遅延が減少し、ネットＮ３、Ｎ５のスラック
が改善されると考えられる。

【００７０】そこで、配置装置は、図２３に示すよう
に、ネットＮ３上のブロック座標（０，２）の位置にパ
ワータイプ“ＬＯＷ”のバッファＣ４を挿入して、ネッ
トＮ３を小さくし、新たなネットＮ６を生成する（ステ
ップＳ５４）。これにより、図４のセルテーブルには、
ライブラリ識別子Ｌ６を持つセルＣ４が追加され、図５
のネットテーブルには、ネットＮ６が追加される。

【００７１】また、図３のライブラリテーブルより、バ
ッファＬ６の面積は“２”であるので、図６のブロック
テーブルにおいて、ブロック（０，２）のｂｌｏｃｋ＿
ｃｅｌｌ＿ａｒｅａ（０，２）は“０”から“２”に変
更される。しかし、ブロック（０，２）のｂｌｏｃｋ＿
ａｒｅａ＿ｃａｐａ（０，２）は“７”であるため、バ
ッファＬ６を挿入しても、（４）式は満たされている。

【００７２】また、図９、図１０、および図１１に示し
た数値は、それぞれ、図２４、図２５、および図２６に
示すように変更される。図２３においては、ネットＮ３
がまたぐブロック間の境界の数が“４”から“３”に減
少しているため、図２４においても、ネットＮ３の遅延
が“４”から“３”に減少している。また、ネットＮ６
はブロック（０，１）とブロック（０，２）の境界をま
たいでいるため、ネットＮ６の遅延は“１”となってい
る。

【００７３】また、図２５においては、ネットＮ５のパ
スの遅延が“１８”から“１７”に減少し、逆に、ネッ
トＮ４のパスにおいては、遅延“４”のバッファＣ４が
挿入されたために、パスの遅延が“１７”から“２１”
に増加している。

【００７４】そして、図２６においては、ネットＮ５の
スラックが“−１”から“０”に改善されている。これ
に伴って、ネットＮ１、Ｎ２、およびＮ３の各端点にお
ける“要求された到着時刻”に“１”が加算され、これ
らのネットのスラックも“−１”から“０”に改善され
ている。逆に、ネットＮ４のスラックは“５”から
“１”に減少しているが、スラックが負のネットがなく
なったことで、回路全体としてはスラックが改善された
ことになる。

【００７５】次に、図２７は、配線率を改善するために
行われるバッファ削除処理のフローチャートである。こ
の処理では、ある分割レベルにおいて、各ブロックのセ
ル使用余裕度を求め、その値の小さい順にブロックをソ
ートする。そして、与えられた制約条件を満たしている
範囲内で、余裕のないブロックに含まれているバッファ
を削除する。

【００７６】図２７のステップＳ６１〜Ｓ６４の処理
は、図１９のステップＳ２１〜Ｓ２４の処理と同様であ
る。配置装置は、ステップＳ６４においてブロックを選
択すると、次に、選択されたブロック内のバッファを１
つ選択する（ステップＳ６５）。

【００７７】そして、（４）、（５）式を含む与えられ
た制約条件が満たされる範囲内でブロックのセル使用余
裕度が改善されるように、選択されたバッファを削除す
る（ステップＳ６６）。

【００７８】このとき、（４）式が満たされるようにバ
ッファを削除することにより、セル使用率を一定値以内
に抑えることができ、配線率の改善と消費電力の最小化
を図ることができる。さらに、タイミング破綻を防止す
るために、タイミングに余裕のあるパス上のバッファの
みを削除の対象とするような制約条件を課しておく。

【００７９】次に、選択されたブロック内に他のバッフ
ァがあるか否かをチェックし（ステップＳ６７）、他の
バッファがあれば、ステップＳ６５以降の処理を繰り返
す。また、そのブロック内のすべてのバッファについて
処理が終了すると、他のブロックについてステップＳ６
３以降の処理を繰り返す。そして、余裕のないブロック
がなくなると、処理を終了する。

【００８０】次に、図２８は、消費電力を改善するため
に行われるバッファ削除処理のフローチャートである。
この処理では、ある分割レベルにおいて、各ネットの電
力を求め、その値の大きい順にネットをソートする。そ
して、与えられた制約条件を満たしている範囲内で、す
べてのネットの電力の総和が小さくなるように、各ネッ
トに接続されているバッファを削除する。

【００８１】図２８のステップＳ７１〜Ｓ７３の処理
は、図２１のステップＳ３１〜Ｓ３３の処理と同様であ
る。配置装置は、ステップＳ７３においてネットを選択
すると、選択されたネットに接続されたバッファを１つ
選択する（ステップＳ７４）。

【００８２】そして、（４）、（５）式を含む与えられ
た制約条件が満たされる範囲内でネットの電力が改善さ
れるように、選択されたバッファを削除する（ステップ
Ｓ７５）。

【００８３】このとき、（４）式が満たされるようにバ
ッファを削除することにより、セル使用率を一定値以内
に抑えることができ、配線率を落とさずに消費電力の最
小化を図ることができる。さらに、タイミング破綻を防
止するために、タイミングに余裕のあるパス上のバッフ
ァのみを削除の対象とするような制約条件を課してお
く。この場合、ステップＳ７３において、スラックが正
のネットのみが処理対象として選択される。

【００８４】次に、選択されたネットに接続された他の
バッファがあるか否かをチェックし（ステップＳ７
６）、他のバッファがあれば、ステップＳ７４以降の処
理を繰り返す。また、そのネットに接続されたすべての
バッファについて処理が終了すると、未処理の他のネッ
トがあるか否かをチェックする（ステップＳ７７）。他
のネットがあれば、ステップＳ７３以降の処理を繰り返
し、未処理のネットがなくなると、処理を終了する。

【００８５】以上説明した基本処理において、バッファ
を挿入／削除する処理には、バッファと同様の機能を持
つ１つ以上のセルを挿入／削除する処理も含まれる。例
えば、この処理において、連続した偶数個のインバータ
を挿入／削除してもよい。

【００８６】次に、これらの基本処理を参照しながら、
図１２のステップＳ５、Ｓ６、およびＳ７における処理
を説明する。図２９は、図１２のステップＳ５における
タイミング改善処理のフローチャートである。この処理
においては、図１３のセル変更処理と図２２のバッファ
挿入／削除処理を組み合わせることで、より効果的にタ
イミングを改善する。

【００８７】図２９のステップＳ８１〜Ｓ８３の処理
は、図１３のステップＳ１１〜Ｓ１３の処理と同様であ
る。配置装置は、ステップＳ８３においてネットを選択
すると、図１３のステップＳ１４〜Ｓ２０の処理を行っ
て、選択されたネットに接続されたセルのパワータイプ
を変更する（ステップＳ８４）。

【００８８】そして、ステップＳ２０において未処理の
他のセルがなくなると、次に、図２２のステップＳ５４
の処理を行って、選択されたネットにバッファを挿入し
たり、そのネットからバッファを削除したりする（ステ
ップＳ８５）。そして、ステップＳ８２以降の処理を繰
り返し、ステップＳ８２においてスラックが負のネット
がなくなると、処理を終了する。

【００８９】次に、図３０は、図１２のステップＳ６に
おける配線率改善処理のフローチャートである。この処
理においては、図１９のセル変更処理と図２７のバッフ
ァ削除処理を組み合わせることで、より効果的に配線率
を改善する。

【００９０】図３０のステップＳ９１〜Ｓ９４の処理
は、図１９のステップＳ２１〜Ｓ２４の処理と同様であ
る。配置装置は、ステップＳ８４においてブロックを選
択すると、図１９のステップＳ２５〜Ｓ２７の処理を行
って、選択されたブロック内のセルのパワータイプを変
更する（ステップＳ９５）。

【００９１】そして、ステップＳ２７において未処理の
他のセルがなくなると、次に、図２７のステップＳ６５
〜Ｓ６７の処理を行って、選択されたブロック内のバッ
ファを削除する（ステップＳ９６）。そして、ステップ
Ｓ６７において未処理の他のバッファがなくなると、ス
テップＳ９３以降の処理を繰り返し、ステップＳ９３に
おいて余裕のないブロックがなくなると、処理を終了す
る。

【００９２】図３１は、図１２のステップＳ７における
消費電力改善処理のフローチャートである。この処理に
おいては、図２１のセル変更処理と図２８のバッファ削
除処理を組み合わせることで、より効果的に消費電力を
改善する。

【００９３】図３１のステップＳ１０１〜Ｓ１０３の処
理は、図２１のステップＳ３１〜Ｓ３３の処理と同様で
ある。配置装置は、ステップＳ１０３においてネットを
選択すると、図２１のステップＳ３４〜Ｓ４０の処理を
行って、選択されたネットに接続されたセルのパワータ
イプを変更する（ステップＳ１０４）。

【００９４】そして、ステップＳ４０において未処理の
他のセルがなくなると、次に、図２８のステップＳ７４
〜Ｓ７６の処理を行って、選択されたネットからバッフ
ァを削除する（ステップＳ１０５）。そして、ステップ
Ｓ７６において未処理の他のバッファがなくなると、未
処理の他のネットがあるか否かをチェックする（ステッ
プＳ１０６）。他のネットがあれば、ステップＳ１０３
以降の処理を繰り返し、ステップＳ１０６において他の
ネットがなくなると、処理を終了する。

【００９５】ところで、本実施形態の配置装置は、図３
２に示すような情報処理装置（コンピュータ）を用いて
構成することができる。図３２の情報処理装置は、ＣＰ
Ｕ（中央処理装置）１１、メモリ１２、入力装置１３、
出力装置１４、外部記憶装置１５、媒体駆動装置１６、
およびネットワーク接続装置１７を備え、それらはバス
１８により互いに接続されている。

【００９６】メモリ１２は、例えば、ＲＯＭ（read onl
y memory）、ＲＡＭ（random access memory）等を含
み、処理に用いられるプログラムとデータを格納する。
ＣＰＵ１１は、メモリ１２を利用してプログラムを実行
することにより、必要な処理を行う。

【００９７】図３のライブラリテーブル、図４のセルテ
ーブル、図５のネットテーブル、図６のブロックテーブ
ル、図７および図８のリスト等のデータは、メモリ１２
に保持される。

【００９８】入力装置１３は、例えば、キーボード、ポ
インティングデバイス、タッチパネル等であり、ユーザ
からの指示や情報の入力に用いられる。出力装置１４
は、例えば、ディスプレイ、プリンタ、スピーカ等であ
り、ユーザへのメッセージや処理結果の出力に用いられ
る。

【００９９】外部記憶装置１５は、例えば、磁気ディス
ク装置、光ディスク装置、光磁気ディスク（magneto-op
tical disk）装置等である。情報処理装置は、この外部
記憶装置１５に、上述のプログラムとデータを保存して
おき、必要に応じて、それらをメモリ１２にロードして
使用することができる。また、外部記憶装置１５は、図
３のライブラリテーブルを格納するデータベースとして
も用いられる。

【０１００】媒体駆動装置１６は、可搬記録媒体１９を
駆動し、その記録内容にアクセスする。可搬記録媒体１
９としては、メモリカード、フロッピーディスク、ＣＤ
−ＲＯＭ（compact disk read only memory ）、光ディ
スク、光磁気ディスク等、任意のコンピュータ読み取り
可能な記録媒体が用いられる。ユーザは、この可搬記録
媒体１９に上述のプログラムとデータを格納しておき、
必要に応じて、それらをメモリ１２にロードして使用す
ることができる。

【０１０１】ネットワーク接続装置１７は、任意のネッ
トワーク（回線）を介して外部の装置と通信し、通信に
伴うデータ変換を行う。情報処理装置は、必要に応じ
て、ネットワーク接続装置１７を介して上述のプログラ
ムとデータを外部の装置から受け取り、それらをメモリ
１２にロードして使用することができる。

【０１０２】図３３は、図３２の情報処理装置にプログ
ラムとデータを供給することのできるコンピュータ読み
取り可能な記録媒体を示している。可搬記録媒体１９や
外部のデータベース２０に保存されたプログラムとデー
タは、メモリ１２にロードされる。そして、ＣＰＵ１１
は、そのデータを用いてそのプログラムを実行し、必要
な処理を行う。

【０１０３】

【発明の効果】本発明によれば、電子回路の自動レイア
ウトにおいて領域の論理分割に基づくセル配置を行うと
き、各分割レベルにおいてセルのパワータイプの変更や
バッファの挿入／削除を行うことで、タイミング、配線
率、および消費電力を改善することができる。これによ
り、配線による遅延を指定された範囲内に抑えることが
可能になり、回路のパフォーマンスが向上する。

【図面の簡単な説明】

【図１】本発明の配置装置の原理図である。

【図２】セルの配置を示す図である。

【図３】ライブラリテーブルを示す図である。

【図４】セルテーブルを示す図である。

【図５】ネットテーブルを示す図である。

【図６】ブロックテーブルを示す図である。

【図７】第１のリストを示す図である。

【図８】第２のリストを示す図である。

【図９】第１のセルとネットの遅延を示す図である。

【図１０】第１のパス遅延を示す図である。

【図１１】第１のスラックを示す図である。

【図１２】配置処理のフローチャートである。

【図１３】第１のセル変更処理のフローチャートであ
る。

【図１４】ネットテーブルのソート結果を示す図であ
る。

【図１５】ゲートの変更を示す図である。

【図１６】第２のセルとネットの遅延を示す図である。

【図１７】第２のパス遅延を示す図である。

【図１８】第２のスラックを示す図である。

【図１９】第２のセル変更処理のフローチャートであ
る。

【図２０】ブロックテーブルのソート結果を示す図であ
る。

【図２１】第３のセル変更処理のフローチャートであ
る。

【図２２】バッファ挿入／削除処理のフローチャートで
ある。

【図２３】バッファの挿入を示す図である。

【図２４】第３のセルとネットの遅延を示す図である。

【図２５】第３のパス遅延を示す図である。

【図２６】第３のスラックを示す図である。

【図２７】第１のバッファ削除処理のフローチャートで
ある。

【図２８】第２のバッファ削除処理のフローチャートで
ある。

【図２９】タイミング改善処理のフローチャートであ
る。

【図３０】配線率改善処理のフローチャートである。

【図３１】消費電力改善処理のフローチャートである。

【図３２】情報処理装置の構成図である。

【図３３】記録媒体を示す図である。

【符号の説明】

１ 格納手段 ２ 変更手段 １１ ＣＰＵ １２ メモリ １３ 入力装置 １４ 出力装置 １５ 外部記憶装置 １６ 媒体駆動装置 １７ ネットワーク接続装置 １８ バス １９ 可搬記録媒体 ２０ データベース

Claims (13)

【特許請求の範囲】
1. 【請求項１】 回路設計において、領域分割を繰り返し
   ながらセルの配置を決定する配置装置であって、 ある分割レベルにおいて、分割により生成されたブロッ
   クのブロック情報を格納する格納手段と、 前記ブロック情報を用いて、前記ある分割レベルにおけ
   る配置を変更し、変更された配置を出力する変更手段と
   を備えることを特徴とする配置装置。
2. 【請求項２】 前記ある分割レベルにおいて、前記ブロ
   ック情報と配置されたセル間の概略配線の情報に基づい
   て、タイミングを計算するためのモデルを生成する生成
   手段と、該モデルを用いてパスのタイミングを評価する
   評価手段とをさらに備え、前記変更手段は、該評価手段
   による評価に基づいて、前記ある分割レベルにおける配
   置を変更することを特徴とする請求項１記載の配置装
   置。
3. 【請求項３】 前記変更手段は、タイミングが改善され
   るように、タイミングの厳しいパス上のセルのタイプを
   変更することを特徴とする請求項２記載の配置装置。
4. 【請求項４】 前記変更手段は、タイミングが改善され
   るように、タイミングの厳しいパス上のネットにバッフ
   ァを挿入する処理および該ネットからバッファを削除す
   る処理のうち、少なくとも一方の処理を行うことを特徴
   とする請求項２記載の配置装置。
5. 【請求項５】 前記変更手段は、タイミングが改善され
   るように、タイミングの厳しいパス上のセルのタイプを
   変更する処理と、該タイミングの厳しいパス上のネット
   にバッファを挿入する処理と、該タイミングの厳しいパ
   ス上のネットからバッファを削除する処理とを組み合わ
   せて、前記ある分割レベルにおける配置を変更すること
   を特徴とする請求項２記載の配置装置。
6. 【請求項６】 前記変更手段は、セル使用率が一定値以
   内に抑えられるように、タイミングに余裕のあるパス上
   のセルのタイプを変更することを特徴とする請求項２記
   載の配置装置。
7. 【請求項７】 前記変更手段は、セル使用率が一定値以
   内に抑えられるように、タイミングに余裕のあるパス上
   のバッファを削除することを特徴とする請求項２記載の
   配置装置。
8. 【請求項８】 前記変更手段は、セル使用率が一定値以
   内に抑えられるように、セルのタイプを変更する処理と
   バッファを削除する処理とを組み合わせて、前記ある分
   割レベルにおける配置を変更することを特徴とする請求
   項２記載の配置装置。
9. 【請求項９】 前記変更手段は、消費電力が低下するよ
   うに、タイミングに余裕のあるパス上のネットに接続さ
   れたセルのタイプを変更することを特徴とする請求項２
   記載の配置装置。
10. 【請求項１０】 前記変更手段は、消費電力が低下する
    ように、タイミングに余裕のあるパス上のネットに接続
    されたバッファを削除することを特徴とする請求項２記
    載の配置装置。
11. 【請求項１１】 前記変更手段は、消費電力が低下する
    ように、タイミングに余裕のあるパス上のネットに接続
    されたセルのタイプを変更する処理と、該ネットに接続
    されたバッファを削除する処理とを組み合わせて、前記
    ある分割レベルにおける配置を変更することを特徴とす
    る請求項２記載の配置装置。
12. 【請求項１２】 回路設計において、領域分割を繰り返
    しながらセルの配置を決定するコンピュータのためのプ
    ログラムを記録した記録媒体であって、 ある分割レベルにおいて、分割により生成されたブロッ
    クのブロック情報を生成するステップと、 前記ブロック情報を用いて、前記ある分割レベルにおけ
    る配置を変更するステップと、 変更された配置を出力するステップとを含む処理を前記
    コンピュータに実行させるためのプログラムを記録した
    コンピュータ読み取り可能な記録媒体。
13. 【請求項１３】 回路設計において、領域分割を繰り返
    しながらセルの配置を決定する配置方法であって、 ある分割レベルにおいて、分割により生成されたブロッ
    クのブロック情報を生成し、 前記ブロック情報を用いて、前記ある分割レベルにおけ
    る配置を変更することを特徴とする配置方法。