JP2001022576A

JP2001022576A - データ処理装置

Info

Publication number: JP2001022576A
Application number: JP11197223A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-07-12
Filing date: 1999-07-12
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】飽和演算などの特定の処理のためのプログラ
ムの短縮と処理の高速化を実現できるデータ処理装置を
提供することにある。【解決手段】ＣＰＵ２は、命令セットに、飽和値転送
命令として、正の最大値、負の最小値をデスティネーシ
ョンのロケーションに転送する命令（ＭＯＶＰＬ，ＭＯ
ＶＭＩ）を備える。この命令は、正の最大値、負の最小
値を、イミディエイトデータなどのように命令コード中
に含まず、例えば限界値設定レジスタ（２４）の値を暗
黙的に指定する。これにより、イミディエイトデータの
転送命令など、命令コード中にデータフィールドや、実
効アドレス計算用のフィールドを持つ場合に比較して、
命令コード長を短縮することができる。命令コード長を
短縮することによって、実行時間を短縮することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令を解読して実
行する中央処理装置（ＣＰＵ）、マイクロコンピュー
タ、又はマイクロプロセッサなどのデータ処理装置に関
し、例えば飽和演算及び非飽和演算が可能なマイクロコ
ンピュータ、更にはサーボ制御機能を有するシステムＬ
ＳＩ等に適用して有効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』Ｐ５４０およびＰ５４１に記載されるよう
に、中央処理装置（ＣＰＵ）を中心にしてプログラム保
持用のＲＯＭ（リードオンリメモリ）、データ保持用の
ＲＡＭ（ランダムアクセスメモリ）、およびデータの入
出力を行なうための入出力回路などの機能ブロックが一
つの半導体基板上に形成されて成る。前記入出力回路に
はＡ／Ｄ変換器、Ｄ／Ａ変換器等がある。Ａ／Ｄ変換
器、Ｄ／Ａ変換器を内蔵したシングルチップマイクロコ
ンピュータとして、平成７年９月（株）日立製作所発行
『Ｈ８Ｓ／２６５５シリーズハードウェアマニュア
ル』に記載のものが有る。

【０００３】かかるＡ／Ｄ変換器、Ｄ／Ａ変換器を内蔵
したシングルチップマイクロコンピュータは、例えばＣ
Ｄ―ＲＯＭなどを媒体とする記憶装置のサーボ制御やイ
ンタフェース制御などに利用することができる。ＣＤ―
ＲＯＭシステムは、平成７年１０月（株）日立製作所発
行『日立評論』Ｖｏｌ７７Ｎｏ．１０ｐｐ３３〜３８
「四重誤り訂正方式４倍速ＣＤ−ＲＯＭ用ＬＳＩ」など
に記載されている通り、リードチャネル（プリアン
プ）、ＣＤ−ＤＳＰ（サーボ及び信号処理）、ホストイ
ンタフェース、マイクロコンピュータ等の半導体集積回
路を使用して構成することができる。

【０００４】マイクロコンピュータのＡ／Ｄ変換器やＤ
／Ａ変換器を用いて、サーボ制御も行えれば都合がよ
い。この場合、サーボを上記のようなシングルチップマ
イクロコンピュータの、Ａ／Ｄ変換器による入力、ＣＰ
Ｕによる処理、Ｄ／Ａ変換器による出力によって代替
し、サーボの処理内容をＣＰＵのソフトウェアに置換え
ることができるので、システム毎のチューニングなどが
容易であり、かかる記憶装置を組込むパーソナルコンピ
ュータなどのシステムの仕様に対応することも容易であ
る。また、デジタルバーサタイルディスク（ＤＶＤ）な
どの種々の規格（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭその
ほか）に見られるような、新規の規格や変更などにも対
応しやすい。

【０００５】一方、従来ハードウェアで行っていた処理
を、Ａ／Ｄ変換器、ＣＰＵ、Ｄ／Ａ変換器の動作に置換
えるため、それぞれに高速な動作が要求される。例え
ば、ＣＤ―ＲＯＭにおいては、サンプリング周波数で決
る周期内に、単位のサーボを完了させる必要がある。標
準速ＣＤ―ＲＯＭでは、サンプリング周波数は４４．１
ｋＨｚであり、周期は２２．７μｓである。また、例え
ば、ＣＤ―ＲＯＭでは順次高速化が実現され、サンプリ
ング周波数向上、周期短縮がなされている。

【０００６】

【発明が解決しようとする課題】本発明者は、サーボ制
御等に用いるシングルチップマイクロコンピュータ、特
に、内蔵Ａ／Ｄ変換器とその変換結果の処理、並びにそ
れに基づく出力について検討した。

【０００７】例えば、上記平成７年９月（株）日立製作
所発行『Ｈ８Ｓ／２６５５シリーズハードウェアマニュ
アル』に記載されるＡ／Ｄ変換器は、単一変換時２．３
μｓ、連続変換時１チャネル当り１μｓの変換が可能で
あり、８ビット分解能で読出すか、１０ビット分解能で
読出すかが選択可能にされている。読出したデータは、
接地電位（ＡＶｓｓ）を０、基準電圧（Ｖｒｅｆ）を最
大値とした、符号無しデータとして得られる。

【０００８】一方、前記ＣＤ−ＲＯＭシステムなどにお
いて、例えば、Ａ／Ｄ変換器で、フォーカスやトラック
のずれ量を入力し、このずれ量を基に、ＣＰＵの処理に
よって、ピックアップなどの位置を修正するためにＤ／
Ａ変換器によって、出力を行うサーボ制御を実施するこ
とが考えられる。この制御は、所謂ＰＩＤ（Proportion
al Integration and Differential）制御方式であ
り、偏差入力から制御出力を得る変換を行なう。前記偏
差入力として符号データが用いられる。

【０００９】ここで、符号付データとは、例えば、８ビ
ットデータの場合、最上位ビットを符号ビットと解釈
し、ビット６〜０を絶対値と解釈する。即ち、Ｈ’８０
（Ｈ’は１６進数を意味する記号である）が負の最小値
で−Ｈ’８０とされ、これを１ずつインクリメントする
毎に、順次Ｈ’８１が−Ｈ’７Ｆ、…、Ｈ’ＦＦが−
Ｈ’０１、となり、以降は、正の値Ｈ’００、Ｈ’０
１、…、最大値Ｈ’７Ｆとなる。この最大値を更に１イ
ンクリメントすると（Ｈ’７ＦとＨ’０１を加算する
と）、Ｈ’８０が得られ、これは上記解釈によれば、−
Ｈ’８０となってしまい、符号付データとしてはオーバ
フロー（桁あふれ）してしまう。

【００１０】サーボ制御を行う場合、オーバフローによ
って符号が反転してしまうと、必要な補正（移動）の方
向と、逆の方向に補正（移動）をしてしまうことにな
る。例えば、前記ＣＤ−ＲＯＭのトラッキングサーボ
で、正の値が外周方向への移動、負の値が内周方向への
移動を示すとすると、前記サーボ制御の演算過程で、本
来、正の値であるべきところに、オーバフローが発生し
て負の値が得られると、外周方向へ追従すべきなのに対
して、内周方向への移動を行ってしまう。これによっ
て、サーボがはずれてしまうことになる。

【００１１】このため、サーボ制御の各処理ステップ毎
に、オーバフローを検出して、オーバフローが発生して
いれば、正規の（正しい）符号で絶対値が最大の値を代
用する処理を行なって、オーバフローを回避するのが一
般的である。

【００１２】このオーバフローを回避するための処理
を、上記平成７年９月（株）日立製作所発行『Ｈ８Ｓ／
２６５５シリーズハードウェアマニュアル』に記載さ
れるＣＰＵに即して表記すれば、ＡＤＤ．ＬＥＲ０，ＥＲ１（１）ＢＶＣＬ３（２）ＢＰＬＬ２（３）ＭＯＶ．Ｌ＃７ＦＦＦＦＦＦＦ，ＥＲ１（４）ＢＲＡＬ３（５）Ｌ２：ＭＯＶ．Ｌ＃８０００００００，ＥＲ１（６）Ｌ３：となる。

【００１３】ここで（１）が、必要な演算処理例えば加
算（ＥＲ０＋ＥＲ１＝ＥＲ１）であり、次の処理はＬ３
以降に記述される。（２）〜（６）がオーバフローを回
避するための処理である。即ち、（１）の処理に続い
て、（２）で演算結果のオーバーフローフラグを判定
し、オーバフローが発生していなければ、ラベルＬ３に
分岐する。オーバフローが発生している場合、（３）に
おいて、前記演算結果が負（マイナス）であれば、桁あ
ふれの結果、符号が負になったものであるので、（４）
で、正の最大値であるＨ’７ＦＦＦＦＦＦＦを設定し、
（５）で、レベルＬ３に分岐する。（３）において前記
演算結果が正であることが判定されれば、桁あふれの結
果、符号が正になったものであるので、ラベルＬ２に分
岐して（６）で、負の最小値であるＨ’８００００００
０を設定する。

【００１４】前記（２）〜（６）の命令は全部で、９ワ
ード（１８バイト）を必要とする。また、前記（２）〜
（５）の実行サイクル数は、９ステートであり、最大動
作周波数である２０ＭＨｚで動作している時には、４５
０ｎｓを必要とする。各処理に対して、これらが繰返さ
れるから、必要な演算に比較して、それらの処理時間は
無視できず処理速度の低下をもたらし、また、プログラ
ム容量を増加させる。

【００１５】前記（１）〜（６）の処理は飽和演算であ
る。すなわち、数値の上限と下限が決っており、演算結
果がその値を超えた場合は上限／下限になるという、画
像処理などにも広く用いられる演算である。

【００１６】ここで、前記平成７年９月（株）日立製作
所発行『Ｈ８Ｓ／２６５５シリーズハードウェアマニュ
アル』に記載されるＣＰＵの積和演算命令（ＭＡＣ）で
は、飽和演算／非飽和演算を選択することができ、飽和
演算の場合には、正の最大値、負の最小値が設定され
る。

【００１７】算術演算に対しても、飽和演算／非飽和演
算を選択可能にできるが、サーボ制御の処理中であって
も、ループカウンタやアドレス計算といった符号無しで
解釈すべき算術演算が混在するから、飽和演算／非飽和
演算を選択するための処理によるオーバヘッドが発生す
る。また、飽和演算／非飽和演算の何れが選択されてい
るかは、その処理の命令コードでは判別できないから、
現在の選択状態の把握を誤り易い。また、前記例のよう
に、飽和演算／非飽和演算の選択を、ＣＰＵ外の制御レ
ジスタで行うと、かかる制御レジスタは、割込みなどで
自動的に待避されることはないから、割込み処理ルーチ
ンで、前記制御レジスタの待避／復帰を行わなければな
らず、更に、オーバヘッドを生じてしまう。

【００１８】また、全ての算術演算命令に、飽和演算命
令と非飽和演算命令を別々に持つようにすることも可能
であるが、命令コードは、バイト単位乃至ワード単位な
どとされているから、命令の種類が増えることによって
個々の命令の全体的なコード長（ビット数）が増大して
しまう。

【００１９】命令を増やす場合にはマイクロコンピュー
タの開発効率についても考慮しなければならない。即
ち、マイクロコンピュータは、汎用的に使用できる（１
種類のチップで複数の応用分野に対応できる）ことが、
開発効率などの点から望ましい。特に、ＣＰＵについて
は、アセンブラやＣコンパイラといったソフトウェア開
発装置、及びインサーキットエミュレータといったハー
ドウェア開発装置が必要であるから、命令セットの変更
は容易ではないし、また、変更する場合も、既存のＣＰ
Ｕとの互換性を保ち、上記ソフトウェア乃至ハードウェ
ア開発装置を共通に利用できるように考慮することが望
ましい。

【００２０】本発明の目的は、飽和演算などの特定の処
理のためのプログラムの短縮と処理の高速化を実現でき
るデータ処理装置を提供することにある。

【００２１】本発明の別の目的は、開発環境の提供も容
易であって、既存のソフトウェア資産を有効に利用可能
であり、前記飽和演算などの特定の処理のためのプログ
ラムの短縮と処理の高速化を実現できるデータ処理装置
を提供することにある。

【００２２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２４】〔１〕正の最大値、負の最小値といった所
定のデータを設定する命令を備え、かかる所定のデータ
は、命令コード中にイミディエイトデータや、実効アド
レスを指定するためのフィールドを持たず、暗黙的に指
定されるようにする。これにより、命令コード長を短縮
することができ、更に、命令の実行時間を短縮すること
ができる。

【００２５】〔２〕演算結果のフラグを参照して、この
フラグの状態によって、正の最大値、負の最小値といっ
た所定のデータ、または、元の値のいずれかを選択する
命令を備え、かかる所定のデータは、命令コード中にイ
ミディエイトデータや、実効アドレスを指定するための
フィールドを持たず、暗黙的に指定されるようにする。
更に、フラグを参照して、使用するデータ及び処理内容
を選択可能にする。これにより、複数の分岐命令と複数
の演算命令で処理していた内容を単一の命令で処理する
ことができ、プログラムを容易にし、命令コードを短縮
し、更に、命令の実行時間を短縮することができる。

【００２６】〔３〕積和演算器などを持つとともに、積
和演算レジスタに対するそのほかの演算を行う命令を備
え、この演算にオーバフローが発生した場合には、正の
最大値、負の最小値といった所定のデータを設定するこ
とにより、オーバフローを回避するための処理を必要と
せず、プログラムを容易にし、命令コードを短縮し、更
に、命令の実行時間を短縮することができる。かかる所
定のデータは、命令コード中にイミディエイトデータ
や、実効アドレスを指定するためのフィールドを持た
ず、暗黙的に指定されるようにすることにより、更に、
命令コード長を短縮し、命令の実行時間を短縮すること
ができる。更に、オーバフローが発生した場合に所定の
データを設定するかを、積和演算器などの飽和／非飽和
を選択する手段と共通に行うことにより、プログラムを
容易にすることができる。

【００２７】〔４〕追加する命令を少数にし、演算命令
に共通に利用可能にすることによって、既存のＣＰＵに
対して上位互換性を維持しつつ、命令を追加することが
容易にできる。互換性を維持することによって、既存の
ソフトウェア資産を有効に利用することができる。ま
た、開発装置を共通にすることが容易にできる。開発装
置を共通にすることによって、開発装置の開発効率を向
上し、逸速く開発装置を提供することができる。

【００２８】更に上記手段を詳細に述べる。

【００２９】〔５〕条件付飽和命令の観点によるデータ
処理装置は、基本単位から構成される命令コードを読み
込んで動作するデータ処理装置であり、暗黙的に指定さ
れる所定のデータの転送を行なう転送命令を実行させる
命令制御手段を含み、前記所定のデータはクリア命令に
よって得られるデータの配列とは異なる配列を有する。

【００３０】前記データの暗黙的指定を行なう前記転送
命令は、例えば、イミディエイト値又は実効アドレスを
指定するフィールドをオペレーションコードに付随して
待たず、オペレーションコードの解読結果にしたがって
データを指定するものである。

【００３１】暗黙的指定と命令コード長に着目すれば、
前記転送命令の命令コードの長さ（１６ビット）は、前
記所定のデータ（１６／３２ビット）より大きく、命令
コードの基本単位の整数倍の長さ（１６＋１６／３２＋
１６）より短い。

【００３２】飽和演算への適用と考慮すると、前記命令
制御手段は、前記所定のデータの内容が相異なる、複数
の前記転送命令を実行させるものである。前記相異なる
所定のデータは、例えば、所定のデータ把握方法（符号
付データ）上で、互いに対（符号反転、両端の値）にな
るものである。

【００３３】暗黙的に指定されるデータの保持という点
に着目すると、前記所定のデータの少なくとも一つを指
定する記憶手段（限界値設定レジスタ）を採用しても良
い。前記記憶手段は、例えばデータ処理装置のアドレス
空間上に存在する（内部Ｉ／Ｏレジスタ）レジスタであ
る。

【００３４】前記命令が複数種類のサイズを指定する領
域を有する場合、その領域によって短い方のサイズが指
定された場合、前記所定のデータを指定する記憶手段
（限界値設定レジスタ）の上位側の規定の一部を使用す
るように予め規定しておくことができる。

【００３５】前記所定の命令として条件付飽和命令の具
体例を想定すれば、データ処理装置はフラグ手段（ＣＣ
Ｒ）を更に有し、前記命令制御手段は、前記フラグ手段
の所定のビットの状態に基づいて、前記所定のデータを
転送するかしないかを判定する転送命令を実行させる。
更に詳しくは、前記命令制御手段は、前記フラグ手段の
第１のビット（Ｖ）の状態に応じて、前記所定のデータ
を転送するかしないかを判定し、前記フラグ手段の第２
のビット（Ｎ）が第１の状態であるとき、第１の所定の
データを転送させ、第２の状態であるとき、第２の所定
のデータを転送させるするものである。

【００３６】〔６〕補正命令の観点によるデータ処理装
置は、複数の種類の演算命令と、前記複数の種類の演算
命令の複数に共通に利用可能な補正命令を実行させる命
令制御手段とを備え、前記複数の種類の演算命令に共通
に利用可能な補正命令は、符号付きデータのオーバーフ
ローによる不所望な符号変化を補正する。更に詳しく
は、前記命令制御手段は、フラグ手段の第１のビット
（Ｖ）の状態に応じて、前記所定のデータを転送するか
しないかを判定し、フラグ手段の第２のビット（Ｎ）が
第１の状態であるとき、第１の所定のデータを転送させ
て符号変化を補正し、前記第２のビットが第２の状態で
あるとき、第２の所定のデータを転送させて符号変化を
補正する。符号付データに対する処理を想定すると、相
異なる第１、第２の所定のデータは、所定のデータ把握
方法（符号付データ）上で、互いに対（符号反転、両端
の値）になるものである。

【００３７】補正命令に関しても、前記データの暗黙的
指定が適用できる。即ち、前記補正命令は、前記第１、
第２の所定のデータを、命令コード中に含まず、暗黙的
に指定するものである。

【００３８】補正命令の変形例として演算命令（ＬＯＧ
ＩＣ）に着目すると、データ処理装置は、フラグ手段
（ＣＣＲ）を有し、フラグ手段の所定のビット（Ｎ）が
第１の状態であるとき第１の処理を行い、第２の状態で
あるとき第２の処理を実行させる命令制御手段を有す
る。前記相異なる第１、第２の処理は、所定のデータ演
算処理（算術、論理など）上で、互いに対（加算／減
算、論理和／論理積）になる演算である。

【００３９】処理内容をユーザ定義できるユーザ定義命
令に着目すると、命令を所定の手順にしたがって実行す
るデータ処理装置は、所定の命令による動作を定義する
ための記憶手段（命令定義レジスタ）を有し、前記記憶
手段の状態を参照して前記所定の命令を実行させる命令
制御手段を備える。前記記憶手段（命令定義レジスタ）
は、前記命令制御手段が参照する複数のフラグを有し、
複数のフラグは、前記所定の命令による演算の種類を指
定するフラグと、演算に使用するデータを指定するフラ
グとを含む。

【００４０】〔７〕前記データ処理装置を適用したマイ
クロコンピュータ又はシステムＬＳＩ等の半導体装置に
着目する。この半導体装置は、前記データ処理装置と、
信号を入力する入力手段と、入力した信号を変換してデ
ィジタルデータを得る第１の変換手段と、前記第１の変
換手段による変換結果を保持する第１のデータ保持手段
と、第２のデータ保持手段と、前記第２のデータ保持手
段に保持したディジタルデータを出力信号に変換する第
２の変換手段と、出力信号を出力する出力手段とを含
む。前記第１のデータ保持手段と前記第２のデータ保持
手段は、前記データ処理装置のアドレス空間上に配置さ
れている。

【００４１】前記半導体装置を用いたデータ処理システ
ムは、例えば、制御対象の所定の状態を検出する検出手
段と、前記検出手段の出力を前記入力手段に入力すると
共に制御対象を制御する制御手段を有し、前記出力手段
の出力を前記制御手段に入力するものである。

【００４２】

【発明の実施の形態】図１には本発明の一例に係るシン
グルチップマイクロコンピュータが示される。同図に示
されるシングルチップマイクロコンピュータ１は、ＣＰ
Ｕ２、システムコントローラ（ＳＹＳＣ）３、割込コン
トローラ（ＩＮＴ）４、ＣＰＵ２の動作プログラムなど
が格納されたＲＯＭ５、ＣＰＵ２のワーク領域などに利
用されるＲＡＭ６、タイマ（ＰＷＭを含む）７、シリア
ルコミュニケーションインタフェース（ＳＣＩ）８、Ａ
／Ｄ変換器９、Ｄ／Ａ変換器１０、第１入出力ポート
（ＩＯＰ〔１〕）１１〜第９入出力ポート（ＩＯＰ

〔９〕）１９、クロック発振器（ＣＰＧ）２０の機能ブ
ロック乃至はモジュールから構成され、公知の半導体集
積回路製造技術により１つの半導体基板（半導体チッ
プ）上に形成される。これらの機能ブロックは、内部バ
ス２１によって相互に接続される。内部バス２１はアド
レスバス、データバス、及びコントローラバスを含んで
いる。コントロールバスは、リード信号、ライト信号、
バスサイズ信号、システムクロック信号などの信号線を
含んでいる。前記シングルチップマイクロコンピュータ
は、電源端子として、グランドレベル（Ｖｓｓ）、電源
電圧レベル（Ｖｃｃ）、アナロググランドレベル（ＡＶ
ｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、アナロ
グ基準電圧（Ｖｒｅｆ）、その他専用制御端子として、
リセット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、モード
制御（ＭＤ０、ＭＤ１）、クロック入力（ＥＸＴＡＬ、
ＸＴＡＬ）の各端子を有する。

【００４３】前記機能ブロックやモジュールは内部バス
２１を介して、ＣＰＵ２によってリード／ライトされ
る。内部バス２１のデータバスの幅（ビット数）は特に
制限されないが、１６ビットである。

【００４４】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマ７、ＳＣＩ８、Ａ／
Ｄ変換器９、Ｄ／Ａ変換器１０の入出力端子と兼用され
ている。例えば、Ｄ／Ａ変換器１０のアナログデータ出
力端子（ＡＯＴ０〜ＡＯＴ１）は第８ポート１８と兼
用、Ａ／Ｄ変換器９のアナログデータの入力端子（ＡＩ
Ｎ０〜ＡＩＮ７）は第９ポート１９と兼用にされてい
る。

【００４５】割込信号２２は、Ｄ／Ａ変換器１０、Ａ／
Ｄ変換器９、タイマ７、ＳＣＩ８が出力し、割込コント
ローラ４はこれを入力して、図示を省略する割込み制御
レジスタなどの設定状態に基づいて、ＣＰＵ２に割込要
求信号２３を与える。

【００４６】システムコントローラ３は、内部Ｉ／Ｏレ
ジスタとして、限界値設定レジスタ（ｌｉｍｉｔ）２４
を持ち、この内容をＣＰＵ２に与える。限界値設定レジ
スタ（ｌｉｍｉｔ）２４は正の最大値を、ＣＰＵ２の最
大のデータサイズで与え、例えば、Ｈ’７ＦＦＦＦＦＦ
Ｆを出力する。この限界値設定レジスタ２４は、特に制
限されないが、ＣＰＵのメモリ空間に割り当てられるＩ
／Ｏレジスタの一種である。その値を任意に決定する必
要がなければ、固定値を保持してもよい。

【００４７】また、Ａ／Ｄ変換器９はＡ／Ｄ変換された
データを保持するデータレジスタ（ＡＤＤＲ）２５を持
ち、Ｄ／Ａ変換器１０はＤ／Ａ変換するデータを保持す
るデータレジスタ（ＤＡＤＲ）２６を持っている。

【００４８】図２には前記ＣＰＵ２のレジスタ構成が例
示される。ＣＰＵは、３２ビット長の汎用レジスタを８
本持っている。汎用レジスタは、全て同一機能を持って
おり、アドレスレジスタとしてもデータレジスタとして
も使用することができる。データレジスタとしてしては
３２ビット、１６ビットおよび８ビットレジスタとして
使用きる。アドレスレジスタおよび３２ビットレジスタ
としては、一括して汎用レジスタＥＲ（ＥＲ０〜ＥＲ
７）として使用する。１６ビットレジスタとしては、汎
用レジスタＥＲを分割して汎用レジスタＥ（Ｅ０〜Ｅ
７）、汎用レジスタＲ（Ｒ０〜Ｒ７）として使用する。
これらは同等の機能を持っており、１６ビットジスタを
最大１６本まで使用することができる。なお、汎用レジ
スタＥ（Ｅ０〜Ｅ７）を、特に拡張レジスタと呼ぶ場合
がある。８ビットレジスタとしては、汎用レジスタＲを
分割して汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ７Ｈ）、汎用レ
ジスタＲＬ（Ｒ０Ｌ〜Ｒ７Ｌ）として使用する。これら
は同等の機能を持っており、８ビットレジスタを最大１
６本まで使用することができる。各レジスタ独立に使用
方法を選択することができる。

【００４９】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。例外処理は前記割込み
処理を含む。図示されない制御レジスタなどの設定によ
って、サブルーチン分岐用のスタックポインタと、例外
処理用のスタックポインタを、独立して選択することが
できる。

【００５０】ＰＣは２４ビットのプログラムカウンタ
で、ＣＰＵ２が次に実行する命令のアドレスを示す。特
に制限されないもののＣＰＵ２の命令は、すべて２バイ
ト（ワード）を単位としているため、最下位ビットは無
効であり、命令リード時には最下位ビットは０とみなさ
れる。

【００５１】ＣＣＲは８ビットのコンディションコード
レジスタで、ＣＰＵ２の内部状態を示している。割込み
マスクビット（Ｉ）とハーフキャリ（Ｈ）、ネガティブ
（Ｎ）、ゼロ（Ｚ）、オーバフロー（Ｖ）、キャリ
（Ｃ）の各フラグを含む８ビットで構成されている。オ
ーバフロー（Ｖ）は符号付演算の桁あふれを、キャリ
（Ｃ）は符号無し演算の桁あふれを示す。ネガティブ
（Ｎ）は、最上位ビットの値を示し、符号付データの場
合に、負数を示す。

【００５２】ＥＸＲは８ビットのレジスタで、割込みな
どの例外処理の制御を行なう。割込みマスクビット（Ｉ
２〜Ｉ０）とトレース（Ｔ）の各ビットを含んでいる。
割込みなどの例外処理によって、命令のフローを変更す
る場合には、ＰＣ、ＣＣＲ、ＥＸＲの内容をスタックに
待避する。例外処理ルーチンからの復帰（リターン）命
令を実行すると、これらの内容は回復される。

【００５３】ＭＡＣは６４ビットの積和演算レジスタ
で、積和演算結果を格納する。３２ビットのＭＡＣＨ、
ＭＡＣＬから構成される。積和演算は、飽和／非飽和
が、システムコントローラのシステムコントロールレジ
スタ（ＳＹＳＣＲ）２７で指定される。飽和演算の場合
は、３２ビットで結果が得られ、レジスタＭＡＣＬの３
２ビットが有効になる。オーバフローが発生した場合に
は、詳細を後述する処理を介して符号変化が発生しない
ように、Ｈ’７ＦＦＦＦＦＦＦまたはＨ’８０００００
００が設定される。非飽和演算の場合は、４２ビットで
結果が得られ、レジスタＭＡＣＬと、レジスタＭＡＣＨ
の下位１０ビットが有効になる。レジスタＭＡＣＨの上
位２２ビットは符号拡張される。

【００５４】汎用レジスタ上のデータ構成例、メモリ空
間上のデータ構成、アドレッシングモードと実効アドレ
スの計算方法などについては、前記平成７年３月（株）
日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２
０００シリーズプログラミングマニュアル』記載のＣＰ
Ｕと同様であり、アドレス空間１６ＭＢ（乃至データ用
４ＧＢ）を利用できる。マキシマムモード／ミニマムモ
ード（前記平成７年３月（株）日立製作所発行『Ｈ８Ｓ
／２６００シリーズＨ８Ｓ／２０００シリーズプログラ
ミングマニュアル』の記載ではアドバンスト／ノーマル
モード）を持って、それぞれ、アドレス空間６４ｋＢ／
１６ＭＢを選択できる。

【００５５】図３にはＣＰＵ２の命令のうち特徴的なも
のが例示されている。同図に示される命令は、既存のＣ
ＰＵの命令セットを包含した上で、新規に追加された命
令である。新規に追加された命令は、飽和演算に用いら
れるところの飽和値転送命令と条件付飽和命令である。

【００５６】飽和値転送命令は、正／負の２種類（ＭＯ
ＶＰＬ、ＭＯＶＭＩ）と、データサイズとして、バイト
（．Ｂ）、ワード（．Ｗ）、ロングワード（．Ｌ）があ
る。いずれも１ワードの命令長を持つ。Ｓｚは命令のサ
イズを示し、Ｒｄはディスティネーションレジスタを示
す。

【００５７】正の飽和値転送命令（ＭＯＶＰＬ）は、限
界値設定レジスタ２４の内容を後述する図５のセレクタ
ＳＥＬ及び算術論理演算器ＡＬＵを介して、バスＷＢに
出力し、デスティネーションレジスタにライトする。

【００５８】負の飽和値転送命令（ＭＯＶＭＩ）は、限
界値設定レジスタ２４の内容の符号反転値を、前記セレ
クタＳＥＬ及び算術論理演算器ＡＬＵを介して、バスＷ
Ｂに出力し、デスティネーションレジスタにライトす
る。

【００５９】飽和値転送命令がワード（．Ｗ）の場合
は、限界値設定レジスタ２４の上位１６ビット、例えば
Ｈ’７ＦＦＦを使用する。同様に、バイト（．Ｂ）の場
合は、限界値設定レジスタ２４の上位８ビット、例えば
Ｈ’７Ｆを使用する。

【００６０】前記飽和値転送命令の実行時には、コンデ
ィションコードレジスタＣＣＲの内容が保持される。

【００６１】飽和演算において飽和値転送命令を用い
た、オーバフローを回避するための処理例は、ＡＤＤ．ＬＥＲ０，ＥＲ１（１）ＢＶＣＬ３（２）ＢＰＬＬ２（３）ＭＯＶＰＬ．ＬＥＲ１（４ａ）ＢＲＡＬ３（５）Ｌ２：ＭＯＶＭＩ．ＬＥＲ１（６ａ）Ｌ３：とされる。

【００６２】前記オーバーフロー回避の処理プログラム
に比較して、（４ａ）（６ａ）が、飽和値転送命令に変
更されている。この置き換えを行なえば、（２）〜
（６）の処理は、５ワード（１０バイト）に短縮でき
る。また、（２）〜（５）の処理は７ステートに短縮し
て実行することができる。

【００６３】これは、飽和値転送命令では、飽和値（限
界値）をイミディエイトデータなどとしないので、命令
長を短縮できるためである。

【００６４】尚、符号無しの最大値、例えば、Ｈ’ＦＦ
ＦＦＦＦＦＦを限界値設定レジスタ２４から転送する命
令を追加しても良い。このような命令は個数、回数など
を計測する場合に用いることができる。

【００６５】前記飽和値転送命令はその命令コードが暗
黙的に限界値設定レジスタ２４を指定する。汎用的なレ
ジスタ指定フィールドを持っていない。ここで、飽和値
転送命令と、０を転送するクリア（ＣＬＲ）命令との相
違点について述べる。クリア命令は、同じデータの減算
や排他的論理和命令、例えば、ＳＵＢ．ＬＥＲ０，Ｅ
Ｒ０や、ＸＯＲ．ＬＥＲ０，ＥＲ０などで代替するこ
とができる。一方、前記Ｈ’７ＦＦＦＦＦＦＦ、Ｈ’８
０００００００、Ｈ’ＦＦＦＦＦＦＦＦなどの固定値を
転送する命令は、一般的な演算命令では実現できず、複
数の命令を組合わせることによってしか実現できないた
め、演算処理効率が高い。

【００６６】条件付飽和命令（ＬＩＭＩＴ）は、データ
サイズとして、バイト（．Ｂ）、ワード（．Ｗ）、ロン
グワード（．Ｌ）があり、いずれも１ワードの命令長を
持つ。条件付飽和命令は、デスティネーションレジスタ
の内容を入力して、オーバフローフラグ（Ｖ）とネガテ
ィブ（Ｎ）を参照して、オーバフローしていれば、限界
値を設定する。

【００６７】即ち、Ｖ＝０であれば、オーバフローが発
生していないので、入力されたデスティネーションレジ
スタの内容をそのまま出力する。Ｖ＝１であれば、オー
バフローが発生しており、Ｎ＝１であれば、桁あふれの
結果、符号が負になったものであるので、限界値設定レ
ジスタ２４から正の最大値例えばＨ’７ＦＦＦＦＦＦＦ
を出力する。Ｎ＝０であれば、桁あふれの結果、符号が
正になったものであるので、限界値設定レジスタ２４の
符号を反転して、負の最大値例えばＨ’８００００００
０を出力する。前記同様に、ワード（．Ｗ）の場合は限
界値設定レジスタ２４の上位１６ビットを、バイト（．
Ｂ）の場合は限界値設定レジスタの上位８ビットを使用
する。

【００６８】条件付飽和命令を用いた、オーバフローを
回避するための処理は、ＡＤＤ．ＬＥＲ０，ＥＲ１（１）ＬＩＭＩＴ．ＬＥＲ１（７）Ｌ３：とすることができる。

【００６９】前記オーバーフロー回避の処理プログラム
に対して、（２）〜（６）の処理をを（７）の条件付飽
和命令に変更し、１ワード（２バイト）、１ステートで
実行可能に短縮できる。

【００７０】図４には図３に示される命令の命令コード
が例示される。本命令コードの例は、前記平成７年３月
（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ８
Ｓ／２０００シリーズプログラミングマニュアル』記載
のＣＰＵの命令セットを包含した上で、追加可能にされ
ている。

【００７１】ビット７、６が、図３の命令の種類を示
し、Ｂ’０１（Ｂ’はバイナリデータを意味する記号で
ある）がＬＩＭＩＴ命令、Ｂ’１０がＭＯＶＰＬ命令、
Ｂ’１１がＭＯＶＭＩ命令を意味する。ビット５、４が
データサイズを示し、Ｂ’０１がバイト、Ｂ’１０がワ
ード、Ｂ’１１がロングワードを意味する。ビット３〜
０がレジスタ指定フィールドであり、デスティネーショ
ンレジスタを指定する。使用するデータは暗黙的に指定
され、イミディエイトデータフィールドや、使用するデ
ータを指定するための実効アドレスの計算に使用するレ
ジスタフィールドや絶対アドレスフィールドなどは、命
令コード中に存在せず、命令コード長を短縮している。
この例では限界値設定レジスタ２４の設定値を利用す
る。

【００７２】図５には前記ＣＰＵ２の詳細な一例がブロ
ック図によって示される。ＣＰＵ２は、命令レジスタＩ
Ｒ、命令デコーダ・制御回路ＣＯＮＴ及びレジスタセレ
クタＲＳＥＬ１，ＲＳＥＬ２から成る命令制御部を備え
る。更にＣＰＵ２は実行部を構成する為の、ライトデー
タバッファＤＢＷ、リードデータバッファＤＢＲ、セレ
クタＳＥＬ、算術論理演算器ＡＬＵ、インクリメンタＩ
ＮＣ、汎用レジスタＥＲ０〜ＥＲ７、プログラムカウン
タＰＣ、コンディションコードレジスタＣＣＲ、拡張レ
ジスタＥＸＲ、アドレスバッファＭＡＢ、バススイッチ
ＢＳＷ、及び乗算器ＭＵＬＴを有する。

【００７３】命令レジスタＩＲには命令がロードされ
る。前記命令デコーダ・制御回路ＣＯＮＴは、割込み要
求信号２３などの信号に基づいて命令実行手順を制御す
ると共に、命令レジスタＩＲから供給される命令を解読
し、演算器等を制御して命令を実行させる。前記命令デ
コーダ・制御回路ＣＯＮＴは、そのための制御信号とし
て、出力タイミングの相違する制御信号Ｃａ、Ｃｂ、Ｃ
ｃを出力する。命令デコーダ・制御回路ＣＯＮＴは自身
にも、ステート番号などをフィードバックしている。

【００７４】算術論理演算器ＡＬＵとインクリメンタＩ
ＮＣは、動作タイミングの異なった演算器であり、それ
ぞれ、オーバラップしつつ演算可能である。

【００７５】システムコントローラ３の限界値設定レジ
スタ（ｌｉｍｉｔ）２４の内容及びコンディションコー
ドレジスタＣＣＲのＶフラグ、Ｎフラグが前記セレクタ
ＳＥＬに入力される。セレクタＳＥＬの出力は算術論理
演算器ＡＬＵの入力となる。

【００７６】ＧＢ、ＤＢ、ＷＢの各バスはφ、φ＃の両
方で異なったデータを転送可能である。φ、φ＃は互い
にノーオーバラップの関係の２相クロックである。汎用
レジスタなども、φ、φ＃の両方でデータを入出力可能
である。

【００７７】レジスタセレクタＲＳＥＬ１、ＲＳＥＬ２
には、命令コードの一部に含まれるレジスタ指定フィー
ルドの情報ｒｓ，ｒｄが与えられる。この供給タイミン
グは、レジスタ指定フィールドの位置によって相違され
る。レジスタセレクタＲＳＥＬ１、ＲＳＥＬ２は出力タ
イミングの相違するレジスタ選択信号Ｒａ，Ｒｂを出力
する。例えば、１６ビット単位の命令コードのビット７
〜４が、情報ｒｓとしてレジスタセレクタＲＳＥＬ１に
与えられ、それよりも０．５ステート遅れてビット１１
〜８及び３〜０が情報ｒｄとしてレジスタセレクタＲＳ
ＥＬ２に与えられる。０．５ステートの遅延は遅延回路
ＤＥＬによって与えられる。

【００７８】ＣＰＵ２内部の回路ＤＢＷ、ＤＢＲ、ＡＬ
Ｕ、ＩＮＣ、ＥＲ０〜ＥＲ７、ＰＣ、ＣＣＲ、ＥＸＲ、
ＭＡＢは、バスＧＢ、ＤＢ、ＷＢによって相互に接続さ
れている。前記２つの演算器ＡＬＵ、ＩＮＣに対し、バ
スＧＢ、ＤＢからデータを入力し、バスＷＢにデータを
出力する。ライトデータバッファＤＢＷは内部データバ
スへの出力、リードデータバッファＤＢＲは内部データ
バスからの入力、アドレスバッファＭＡＢは内部アドレ
スバスへの出力、命令レジスタＩＲは内部データバスか
らの入力が可能であり、それぞれ内部バスに接続されて
いる。

【００７９】ライトデータバッファＤＢＷ及びリードデ
ータバッファＤＢＲは３２ビット構成とされる。ライト
データは３２ビット一括してライトデータバッファＤＢ
Ｗに書き込むことができ、所定のタイミングで、１６ビ
ットの内部データバスに出力される。また、内部データ
バスから読み出したデータを、リードデータバッファＤ
ＢＲに一旦格納して、３２ビットのリードデータを一括
して出力することができる。アドレスバッファＭＡＢは
＋２のインクリメント機能を有する。プログラムカウン
タＰＣはＣＰＵ２が次に実行する命令のアドレスを示し
ている。

【００８０】命令デコーダ・制御回路ＣＯＮＴは前記乗
算器ＭＵＬＴの制御も行なう。乗算器ＭＵＬＴは積和演
算に好適な回路構成を有し、バススイッチＢＳＷを介し
て内部データバスや前記バスＧＢ，ＷＢ，ＤＢとインタ
フェースされる。乗算器の状態はステータス信号ＢＵＳ
Ｙによって前記命令デコーダ・制御回路ＣＯＮＴに通知
される。

【００８１】図６にはＣＰＵ２のセレクタＳＥＬの論理
記述が示される。この論理記述は、ＲＴＬ（Register T
ransfer Level）若しくはＨＤＬ（Hardware Descriptio
n Language）記述と呼ばれ、公知の論理合成ツールによ
って、論理回路に論理展開できる。ＨＤＬはＩＥＥＥ１
３６４として標準化されている。これに示される論理記
述の構文は、イフ（ｉｆ）文とケース（ｃａｓｅ）文に
準拠してる。セレクタＳＥＬは、飽和値転送命令及び条
件付飽和命令で使用する。この結果が、算術論理演算器
ＡＬＵのデスティネーション側入力ａｌｕｉｎとキャリ
入力ｃｉｎとされる。本命令では、ソース側入力は０と
され、算術論理演算器ＡＬＵには加算が指示されるもの
とする。

【００８２】前記条件付飽和命令ＬＩＭＩＴでは、命令
デコーダ・制御回路ＣＯＮＴはその命令をデコードする
（ＩＲ［１５：６］＝１０’ｂ００００＿００００＿０
１）と、制御信号ｌｉｍｉｔを１として判定する。セレ
クタＳＥＬは制御信号ｌｉｍｉｔが１と判定されると、
コンディションコードレジスタＣＣＲのオーバフロー
（Ｖ）及びネガティブ（Ｎ）フラグを参照して、ａｌｕ
ｉｎ，ｃｉｎを選択する。

【００８３】Ｖ＝０であれば、内部バスＧＢに出力され
たデスティネーションレジスタの内容が選択され（ａｌ
ｕｉｎ＝ｇｂ）、キャリは０とされる（ｃｉｎ＝０）。
この結果、デスティネーションレジスタの内容が内部バ
スＷＢに出力され、デスティネーションレジスタに格納
される。

【００８４】Ｖ＝１、かつＮ＝１であれば、限界値設定
レジスタ２４の内容（ｌｉｍｉｔｄ）が選択され（ａｌ
ｕｉｎ＝ｌｉｍｉｔｄ）、キャリは０とされる（ｃｉｎ
＝０）。この結果、限界値設定レジスタ２４の内容、即
ち、正の最大値が内部バスＷＢに出力され、デスティネ
ーションレジスタに格納される。

【００８５】Ｖ＝１、かつＮ＝０であれば、限界値設定
レジスタ２４の内容（ｌｉｍｉｔｄ）の論理反転が選択
され（ａｌｕｉｎ＝〜ｌｉｍｉｔｄ）、キャリは１とさ
れる（ｃｉｎ＝１）。この結果、限界値設定レジスタ２
４の内容の符号反転（２の補数）、即ち、負の最小値が
内部バスＷＢに出力され、デスティネーションレジスタ
に格納される。

【００８６】命令デコーダ・制御回路ＣＯＮＴは、前記
正の飽和値転送命令ＭＯＶＰＬをデコードする（ＩＲ
［１５：６］＝１０’ｂ００００＿００００＿１０）
と、制御信号ｍｏｖｐｌを１として判定する。セレクタ
ＳＥＬは制御信号ｍｏｖｐｌが１と判定されると、限界
値設定レジスタ２４の内容（ｌｉｍｉｔｄ）が選択され
（ａｌｕｉｎ＝ｌｉｍｉｔｄ）、キャリは０とされる
（ｃｉｎ＝０）。この結果、限界値設定レジスタ２４の
内容、即ち、正の最大値が内部バスＷＢに出力され、デ
スティネーションレジスタに格納される。

【００８７】命令デコーダ・制御回路ＣＯＮＴは、負の
飽和値転送命令ＭＯＶＭＩをデコードする（ＩＲ［１
５：６］＝１０’ｂ００００＿００００＿１１）と、制
御信号ｍｏｖｍｉを１として判定する。セレクタＳＥＬ
は制御信号ｍｏｖｍｉが１と判定されると、限界値設定
レジスタ２４の内容（ｌｉｍｉｔｄ）の論理反転値が選
択され（ａｌｕｉｎ＝〜ｌｉｍｉｔｄ）、キャリは１と
される（ｃｉｎ＝１）。この結果、限界値設定レジスタ
２４の内容の符号反転、即ち、負の最小値が内部バスＷ
Ｂに出力され、デスティネーションレジスタに格納され
る。

【００８８】なお、キャリについては、図示はされない
ものの、前記セレクタＳＥＬの出力と他の命令に対応す
る制御信号とに基づいて、算術論理演算器ＡＬＵに入力
されるようにする。算術論理演算器ＡＬＵについては、
バイトサイズ、ワードサイズの場合は上位側を使用する
ものとし、不必要な下位側データは、デスティネーショ
ンレジスタのライト時に無視するものとする。

【００８９】図７には条件付飽和命令の別の例が示され
る。この例では、ソースデータとして入力した値を、正
の最大値として扱う。図７の条件付飽和命令は、デステ
ィネーションレジスタとソースレジスタの内容を入力し
て、オーバフローフラグ（Ｖ）とネガティブ（Ｎ）を参
照して、オーバフローしていれば、ソースレジスタの内
容を限界値を設定する。即ち、Ｖ＝０であれば、オーバ
フローが発生していないので、入力されたデスティネー
ションレジスタの内容をそのまま出力する。Ｖ＝１であ
れば、オーバフローが発生しており、Ｎ＝１であれば、
桁あふれの結果、符号が負になったものであるので、正
の最大値であるソースレジスタの内容を出力する。Ｎ＝
０であれば、桁あふれの結果、符号が正になったもので
あるので、ソースレジスタの符号反転して、負の最大値
を出力する。図７の条件付飽和命令を用いる場合には、
予め、ソースレジスタに、正の最大値を、一般の転送命
令などで設定しておく。この設定は、所望の処理の前に
実行しておき、サーボ制御などの演算のフラグに影響を
与えないようにする必要がある。

【００９０】図８には図７の条件付飽和命令をサポート
する為のセレクタＳＥＬの論理記述を例示する。この場
合には、図７の条件付飽和命令の変形例を実現するよう
に、限界値設定レジスタ２４の代りに、内部バスＤＢ上
に出力されているソースレジスタの内容を使用する。即
ち、｛Ｖ，Ｎ｝＝｛１，１｝のときａｌｕｉｎ＝ｄｂと
し、｛Ｖ，Ｎ｝＝｛１，０｝のときａｌｕｉｎ＝〜ｄｂ
とする。

【００９１】図９には条件付飽和命令の更に別の例とし
て命令ＬＩＭＩＴＰＬ、ＬＩＭＩＴＭＩが示される。そ
れら命令は、デスティネーションレジスタの内容を入力
して、ネガティブ（Ｎ）を参照して、限界値を設定す
る。

【００９２】即ち、ＬＩＭＩＴＭＩ命令は、Ｎ＝０であ
れば、入力されたデスティネーションレジスタの内容を
そのまま出力する。Ｎ＝１であれば、正の最大値である
限界値設定レジスタ２４の内容をディスティネーション
レジスタに出力する。ＬＩＭＩＴＰＬ命令は、Ｎ＝１で
あれば、入力されたデスティネーションレジスタの内容
をそのまま出力する。Ｎ＝０であれば、正の最大値であ
る限界値設定レジスタ２４の内容をディスティネーショ
ンレジスタに出力する。

【００９３】図９の条件付飽和命令ＬＩＭＩＴＭＩを用
いた処理は、例えばＣＭＰ．Ｌ＃ｌｉｍｉｔｄ，ＥＲ１ＬＩＭＩＴＭＩ．ＬＥＲ１とすることができる。即ち、ＥＲ１の内容が、ｌｉｍｉ
ｔｄより小さければ（Ｎ＝０）変更せず、大きければ
（Ｎ＝１）ｌｉｍｉｔｄを設定するものである。

【００９４】図９の条件付飽和命令ＬＩＭＩＴＰＬを用
いた処理は、例えばＣＭＰ．Ｌ＃ｌｉｍｉｔｄ，ＥＲ１ＬＩＭＩＴＰＬ．ＬＥＲ１とすることができる。即ち、ＥＲ１の内容が、ｌｉｍｉ
ｔｄより大きければ変更せず、小さければｌｉｍｉｔｄ
を設定するものである。

【００９５】図１０には更に別の命令ＡＤＤＭＡＣを示
す。同図に示される命令ＡＤＤＭＡＣは、レジスタＭＡ
Ｃをソースレジスタとし、汎用レジスタをデスティネー
ションレジスタとした加算命令である。減算命令を持っ
てもよいが、一方のデータを符号反転すれば加算命令で
代用可能であるから、最低限加算命令を持てばよい。ま
た、レジスタＭＡＣが３２ビット長であることから、ロ
ングワードサイズのみを持つ。積和演算（ＭＡＣ）命令
は、前記レジスタＳＹＳＣＲのＦＩＸＥＤビットによっ
て、飽和／非飽和を選択できるものとする。

【００９６】レジスタＭＡＣとの加算命令においても、
ＦＩＸＥＤビットによって、飽和／非飽和を選択する。
飽和を選択した場合には、加算でオーバフローが発生す
ると、正の最大値、または負の最小値が得られる。

【００９７】図１１には前記命令ＡＤＤＭＡＣのサポー
トに着目した場合に好適なＣＰＵ２ａを例示する。図５
のＣＰＵ２との相違点は、積和演算の飽和／非飽和を指
示する制御信号ＦＩＸＥＤが命令デコーダ・制御回路Ｃ
ＯＮＴに入力されている。また、算術論理演算器ＡＬＵ
の出力側にセレクタＳＥＬａが付加されている。その他
の点は図５と同じであるからその詳細な説明は省略す
る。

【００９８】図１２には図１１のＣＰＵ２ａにおけるセ
レクタＳＥＬａの論理記述が例示される。

【００９９】前記命令ＡＤＤＭＡＣによってレジスタＭ
ＡＣとの演算を行なうとき、命令デコーダ・制御回路Ｃ
ＯＮＴはその命令ＡＤＤＭＡＣのデコード結果によって
得られる制御信号ｍａｃｓｅｌを１と判定する。その制
御信号ａｄｄｍａｃが１と判定されると、オーバフロー
結果（ｖｏｕｔ）、ネガティブ出力（ｎｏｕｔ）によっ
て、出力（ｓｅｌｏｕｔ）が、算術論理演算器ＡＬＵの
演算結果（ａｌｕｏｕｔ）又は限界値ｌｉｍｉｔｄに選
択される。選択された結果は、内部バスＷＢに出力され
る。なお、ネガティブ出力（ｎｏｕｔ）は、演算結果
（ａｌｕｏｕｔ）の最上位ビットと同一である。

【０１００】積和演算（ＭＡＣ）命令に対して、非飽和
が指示されている場合には、ＦＩＸＥＤ＝０であり、算
術論理演算器ＡＬＵの演算結果（ａｌｕｏｕｔ）が出力
される。ｖｏｕｔ＝０であれば、算術論理演算器ＡＬＵ
の演算結果（ａｌｕｏｕｔ）が選択され、内部バスＷＢ
に出力され、デスティネーションレジスタに格納され
る。ｖｏｕｔ＝１、かつｎｏｕｔ＝１であれば、限界値
設定レジスタ２４の内容（ｌｉｍｉｔｄ）が選択され、
限界値設定レジスタ２４の内容、即ち、正の最大値が内
部バスＷＢに出力され、デスティネーションレジスタに
格納される。ｖｏｕｔ＝１、且つｎｏｕｔ＝０であれ
ば、限界値設定レジスタ２４の内容（ｌｉｍｉｔｄ）の
符号反転が選択され、限界値設定レジスタ２４の内容の
符号反転、即ち、負の最小値が内部バスＷＢに出力さ
れ、デスティネーションレジスタに格納される。

【０１０１】図１３には前記ＣＰＵ２の開発環境の概略
が示される。前記ＣＰＵ２，２ａは既存の所定のＣＰＵ
に対して上位互換ＣＰＵの関係を持つことになる。この
とき、既存のＣＰＵと上位互換ＣＰＵの開発環境を、以
下により共通化しようとするものである。

【０１０２】ＣＰＵ２，２ａの使用者は、各種エディタ
などを用いて、Ｃ言語乃至アセンブリ言語でプログラム
を作成する。これは通常、複数のモジュールに分割して
作成される。

【０１０３】Ｃコンパイラ３０は、使用者の作成したそ
れぞれのＣ言語ソースプログラムを入力し、アセンブリ
言語ソースプログラム乃至オブジェクトモジュールを出
力する。アセンブラ３１は、アセンブリ言語ソースプロ
グラムを入力し、オブジェクトモジュールを出力する。
リンケージエディタ３２は、上記Ｃコンパイラ３０やア
センブラ３１の生成した、複数のオブジェクトモジュー
ルを入力して、各モジュールの外部参照や相対アドレス
などの解決を行い、１つのプログラムに結合して、ロー
ドモジュールを出力する。

【０１０４】ロードモジュールは、シミュレータデバッ
ガ３３に入力して、パーソナルコンピュータなどのシス
テム開発装置上で、ＣＰＵの動作をシミュレーション
し、実行結果を表示し、プログラムの解析や評価を行な
うことができる。また、エミュレータ３４に入力して、
実際の応用システム上などで動作する、いわゆるインサ
ーキットエミュレーションを行ない、マイクロコンピュ
ータ全体としての、実動作の解析や評価を行なうことが
できる。

【０１０５】このほかに、ライブラリアンとして、汎用
的なサブルーチンなどを提供することもできる。

【０１０６】図１４には前記システム開発装置上でＣＰ
Ｕを選択する手法が例示される。ここでは、ＣＰＵのマ
キシマムモードを選択する場合について説明する。図１
４の（ａ）に示されるように、パーソナルコンピュータ
などのシステム開発装置上のディスプレイにプロンプト
が表示された状態で、例えば、“ＳＥＴＣＰＵ＝ＣＰ
Ｕ−２ＭＡＸ”と入力すればよいようにする。或いは、
（ｂ）に示されるように、プロンプトが表示された状態
で、“ＳＥＴＣＰＵ”とコマンドを入力し、これに対
して、ＣＰＵの種類及び動作モードのメニューを、例え
ば“ＣＰＵＮＡＭＥ（１．ＣＰＵ−１ＭＡＸ、２．
ＣＰＵ−１ＭＩＮ、３．ＣＰＵ−２ＭＡＸ、４．ＣＰＵ
−２ＭＩＮ）”と表示するとともに、メニュー番号の入
力を要求し、使用者がメニューの番号１〜４のいずれか
を入力すればよいようにする。ここで、ＣＰＵ−１ＭＡ
Ｘは既存ＣＰＵのマキシマムモード、ＣＰＵ−１ＭＩＮ
は既存ＣＰＵのミニマムモード、ＣＰＵ−２ＭＡＸは前
記ＣＰＵ２のマキシマムモード、ＣＰＵ−２ＭＩＮは前
記ＣＰＵ２のミニマムモード、を示すものとする。この
ほか、ウィンドウのドロップダウンメニューで選択可能
にしてもよいし、ワークステーションなどであれば、Ｃ
シェルコマンドとして入力することもできる。更に、ア
センブラやＣコンパイラなどの、ソースプログラムの制
御命令として、ＣＰＵの種類及び動作モードを入力する
ことができる。

【０１０７】アセンブラ３１は、選択されたＣＰＵの種
類及び動作モードに従って、入力されたアセンブリ言語
ソースプログラム上の記述を解釈し、オブジェクトモジ
ュールを生成したり、エラーがあればそれを表示したり
する。既存ＣＰＵを選択したとき、前記ＣＰＵ２に存在
して、既存ＣＰＵに存在しない命令、例えばＭＯＶＰＬ
を記述すると、エラーになるようにする。ＣＰＵ２は前
記既存のＣＰＵの命令を包含しているから、ＣＰＵ２に
適合するアセンブラ３１を開発し、既存ＣＰＵについて
は、ＣＰＵ２に存在して、既存ＣＰＵに存在しない命令
を検出する機能を追加する等して、アセンブラ３１をＣ
ＰＵ２と既存ＣＰＵに容易に共通化できる。既存ＣＰＵ
については、アセンブラが存在しているはずであるか
ら、これを容易に改造して、ＣＰＵ２に適用できること
は言うまでもない。

【０１０８】Ｃコンパイラ３０は、選択されたＣＰＵの
種類及び動作モードに従って、使用可能な、オペレーシ
ョン、データサイズ、アドレッシングモードの組合せで
示される命令や、汎用レジスタ、アドレス空間を判別し
て、Ｃ言語によるプログラムを、ＣＰＵの命令に変換
し、アセンブリ言語プログラムやオブジェクトモジュー
ルとして出力する。本発明の命令は関数として記述でき
るようにするとよい。Ｃコンパイラ３０自体には、Ｃ言
語によるプログラムを、ＣＰＵの命令に変換する機能の
他、Ｃ＋＋言語によるプログラムのコンパイルや、モジ
ュール間最適化などといった、ＣＰＵの命令セットとは
直接関係のない機能の向上が図られているが、ＣＰＵ毎
の個別のコンパイラでは、これらの機能向上を全ての個
別のコンパイラに適用しなければならない。本発明のよ
うに、共通のＣコンパイラ３０としておけば、前記、Ｃ
ＰＵ２の命令セットとは直接関係のない機能向上を図る
ことが容易になり、また、開発効率などを向上すること
ができる。

【０１０９】シミュレータデバッガ３３は、入力された
ロードモジュールのプログラムを解釈して、ＣＰＵの動
作をシミュレーションし、その中で、エラーがあればそ
れを表示したりする。例えば、既存ＣＰＵを選択し、前
記ＣＰＵ２に存在して、既存ＣＰＵに存在しない命令を
記述するとエラーになるようにする。命令コード及び命
令実行機能自体は前記ＣＰＵ２が包含しているから、こ
のためのシミュレータデバッガを開発し、既存ＣＰＵに
ついては、前記ＣＰＵ２に存在して、既存ＣＰＵに存在
しない命令を検出するような追加を行なうなどして、容
易に共通化できる。既存ＣＰＵについて、シミュレータ
デバッガが存在していれば、これを容易に改造して、前
記ＣＰＵ２に適用できることは言うまでもない。

【０１１０】図１５には前記ＣＰＵ２のアセンブラの出
力するリストが例示されている。リストには、行番号、
ロケーションカウンタ、オブジェクトコード、ソース行
番号、ソースステートメントが表示される。

【０１１１】図１５の（ａ）に示されるプログラムで
は、制御命令（．ＣＰＵ）で、ＣＰＵ−２ＭＡＸ、即
ち、本発明に係る前記ＣＰＵ２のマキシマムモードを指
定している。なお、ソースプログラム上で「．」で始ま
る命令は制御命令であり、マイクロコンピュータのプロ
グラムには直接の関係はない。また、ＳＴＡＣＫなどの
ラベルは、本プログラムのみでは解決されないので、オ
ブジェクトコード上の相当するフィールドは０とされて
いる。これらは、前記の通り、リンケージエディタで解
決される。

【０１１２】図１５の（ｂ）では、同一のプログラム
を、既存のＣＰＵ（ＣＰＵ−１ＭＡＸ）を指定してアセ
ンブルした例を示す。既存のＣＰＵには、ＬＩＭＩＴ．
Ｗ命令が存在しないため、エラーが表示され、オブジェ
クトコードは生成されない。

【０１１３】図１６には本発明に係るＣＰＵ２を有する
マイクロコンピュータのためのエミュレータ４７を示
す。

【０１１４】エミュレーション用プロセッサ４０は、マ
イクロコンピュータ部分にエミュレーション用インタフ
ェース６１を加えて構成される。前記マイクロコンピュ
ータ部分は、例えば図１のマイクロコンピュータ１の構
成に相当される。

【０１１５】コネクタ部４１がシングルチップマイクロ
コンピュータの代わりに応用システム（ターゲットシス
テム又はユーザシステムとも称する）４２のターゲット
マイクロコンピュータ搭載領域４３に装着される。エミ
ュレーション用プロセッサ４０は前記コネクタ部４１と
インタフェースケーブル４４を介して前記応用システム
４２と信号の入出力を行う。

【０１１６】特に制限はされないものの、前記応用シス
テム４２に、ユーザバス４５が存在し、ユーザメモリ４
６を接続することも可能とされる。この場合、エミュレ
ーション用プロセッサ４０が出力し、インタフェースケ
ーブル４４を介して供給されるユーザストローブ信号に
従って、ユーザメモリ４６はリード／ライトされる。

【０１１７】一方、エミュレーション用プロセッサ４０
は前記エミュレーションインタフェースを用いてエミュ
レーションバス５０に接続される。エミュレーションバ
ス５０には図示はされない状態信号・制御信号などを含
む。前記エミュレーションバス５０を用いて、エミュレ
ーション用プロセッサ４０から、応用システム４２とエ
ミュレーション用プロセッサ４０の内部状態に応じた情
報などが出力され、また、エミュレーション用プロセッ
サ４０に対し、エミュレーションのための各種信号が入
力される。エミュレーション用プロセッサ４０の、図示
はされないエミュレートモード端子が電源レベルに固定
され、エミュレーション用プロセッサ４０内部ではエミ
ュレートモードが設定される。

【０１１８】さらに、前記エミュレーションバス５０に
は、エミュレーションメモリ５１、ブレーク制御回路５
２、リアルタイムトレース回路５３などが接続される。
前記エミュレーションメモリ５１は、特に制限はされな
いものの、ＲＡＭなどによって構成され、前記のユーザ
プログラムを格納した領域と、エミュレーションのため
のプログラムを格納した領域とを持つ。前記ブレーク制
御回路５２は、エミュレーション用プロセッサ４０によ
る制御状態やエミュレーションバス５０の状態を監視し
て、その状態が予め設定された状態に達した時に、前記
エミュレータ専用割込みを入力して、エミュレーション
用プロセッサ４０のＣＰＵ（便宜上ＣＰＵ２と記す）に
よるユーザプログラムの実行を停止させ、エミュレーシ
ョン用プログラム実行状態に遷移させる（ブレークす
る）。前記リアルタイムトレース回路５３は、前記ＣＰ
Ｕ２のリード動作またはライト動作を示す信号、命令リ
ード動作を示す信号（ＣＰＵステータス信号）、エミュ
レーションバス５０に与えられるアドレスやデータさら
には制御信号を逐次蓄える。

【０１１９】前記エミュレーションメモリ５１、ブレー
ク制御回路５２、リアルタイムトレース回路５３はコン
トロールバス５４にも接続され、コントロールバス５４
を介してコントロールプロセッサ５５の制御を受けるよ
うになっている。前記コントロールバス５４は、前記コ
ントロールプロセッサ５５に接続されるとともに、ホス
トインタフェース回路５６を介して、特に制限はされな
いものの、前記パーソナルコンピュータなどのシステム
開発装置５７に接続される。

【０１２０】例えば、システム開発装置５７から入力さ
れたプログラム（ロードモジュール）をエミュレーショ
ンメモリ５１のユーザプログラム格納領域に転送し、内
蔵ＲＯＭ上に配置されるべきかかるプログラムをＣＰＵ
２がリードすると、エミュレーションメモリ５１上のプ
ログラムがリードされ、実行される。また、ブレーク条
件や、リアルタイムトレース条件などもシステム開発装
置５７から与えることができる。

【０１２１】コントロールプロセッサ５５は、応用シス
テム４２で本来使用するＣＰＵの種類の選択を行うため
のプログラムを、エミュレーションメモリ５１のエミュ
レーションプログラム格納領域に格納する。ＣＰＵ２
は、かかるプログラムを、所定の条件でブレークした状
態で、実行し、エミュレーションインタフェース６１内
の制御レジスタ６２の設定を行なうことで、エミュレー
ション上の必要な設定を行なう。この場合は、エミュレ
ーション用プログラムの実行モード、いわゆるブレーク
モードでのみライト可能にすると都合がよい。開発途上
にあるユーザのソフトウェアの誤動作によって、誤った
設定を行なってしまうことを抑止できる。また、制御レ
ジスタを用いることによって、応用システム４２で本来
使用するＣＰＵの種類の選択対象が増えたりしても、制
御レジスタの構成のみを変更すればよく、エミュレーシ
ョン用インタフェースを変更する必要がなく、エミュレ
ータ４７のハードウェアを変更しなくてよい。

【０１２２】エミュレーション用プロセッサ４０および
エミュレータ４７を複数のＣＰＵをサポート可能にする
ことによって、実際のマイクロコンピュータのみを開発
すればよく、開発効率を向上することができる。

【０１２３】エミュレータ４７においても、前記同様
に、ＣＰＵの種類を選択可能にする。選択方法は、パー
ソナルコンピュータなどのシステム開発装置５７上で、
図１４と同様に、行なえばよい。選択された内容は、コ
ントロールプロセッサ５５を介して、所定のプログラム
として、エミュレーションメモリ５１のエミュレーショ
ンプログラム格納領域に格納され、ＣＰＵ２は、かかる
プログラムを実行し、エミュレーションインタフェース
内の制御レジスタの設定を行なうことで、前記選択が実
行される。

【０１２４】このとき、同時に、エミュレーション用プ
ロセッサ４０の動作モードなどを同時に指定してもよ
い。エミュレーション用プロセッサ４０の動作モード
は、例えば、シングルチップモード、内蔵ＲＯＭ有効拡
張モード、内蔵ＲＯＭ無効拡張モードなどがあり、これ
に、ＣＰＵ２の動作モードを組合せて指定することがで
きる。

【０１２５】応用システム４２で本来使用するＣＰＵの
種類を指定可能にすることにより、同一のエミュレーシ
ョン用プロセッサ４０乃至同一のエミュレータ４７を以
って、内蔵機能モジュールや内蔵メモリの容量の組合せ
などで、多数の種類のシングルチップマイクロコンピュ
ータをエミュレーションできる。エミュレーション用プ
ロセッサ４０乃至エミュレータ４７の開発後でも、内蔵
している機能の組合せで実現できれば、エミュレーショ
ン用プロセッサ乃至エミュレータの開発を行なうことな
く、応用分野などの動向に合わせた、シングルチップマ
イクロコンピュータのみを開発していくことができる。
開発効率を向上することができる。

【０１２６】エミュレータに占めるエミュレーション用
プロセッサの費用は、少ないから、エミュレーション用
プロセッサにはなるべく多くの機能モジュールなどを内
蔵しておけばよい。

【０１２７】図１７には本発明に係るＣＰＵ２のための
エミュレータ４７によるトレースリストを例示する。こ
のトレースリストは、本発明に係るＣＰＵ２のＬＩＭＩ
Ｔ．ＬＥＲ１に相当する命令コードを、８０行目で、
２００番地から、命令リードを行い、既存のＣＰＵで未
定義の命令（ＤＡＴＡ．ＷＨ’００７１）として表示
する例が示されている。

【０１２８】トレースリストは、行番号（ＢＰ）、アド
レスバス（ＡＢ）、データバス（ＤＢ）、アドレスデコ
ード（ＭＡ）、リード／ライト（Ｒ／Ｗ）、ステータス
（ＳＴ）、割込み信号（ＮＭＩ、ＩＲＱ）を表示すると
ともに、実行した命令のアセンブリ言語によるリストを
示す。これは、データバスの状態と、図示はされないＣ
ＰＵ命令実行状態信号を解析して、逆アセンブラが表示
する。なお、行番号は、トレースリストの最後は０にな
る。また、アドレスデコード（ＭＡ）のＲＯＭは内蔵Ｒ
ＯＭへのアクセス、リード／ライト（Ｒ／Ｗ）のＲはリ
ードサイクル、ステータス（ＳＴ）のＰＲＧは命令を示
す。

【０１２９】更に、（ａ）で示されている、ＬＩＲ、Ｌ
ＩＤ信号は、エミュレーション用インタフェース６１に
含まれている、命令解析用の信号のトレース結果であ
る。通常、かかる信号は、トレースリスト上には表示さ
れないが、トレースメモリには格納され、逆アセンブラ
などの解析に用いられる。また、使用者には、通常公開
されないコマンドなどによって、表示することができ
る。

【０１３０】ＬＩＲ信号は当該バスサイクルが、命令リ
ードであることを示す。ＬＩＤ信号は命令実行開始を示
す。

【０１３１】例えば、２００行目は、１００番地から、
命令リードを行い、命令コードＨ’７Ａ０７を読み出し
たことを示す。１９９、１９８行目と合わせて、ＭＯ
Ｖ．Ｌ＃ＦＦＦＦＦＦ０Ｅ：３２，ＥＲ７を実行したこ
とが表示されている。逆アセンブラは、ＬＩＤ信号で命
令の第１ワードを判定して、Ｈ’７Ａ０７ＦＦＦＦＦＦ
０Ｅを、前記ＭＯＶ．Ｌ＃ＦＦＦＦＦＦ０Ｅ：３２，
ＥＲ７と解釈して表示するものである。

【０１３２】既存のＣＰＵのエミュレーション時に、逆
アセンブラは、ＣＰＵ２は持つが、既存ＣＰＵが持たな
い命令を実行すると、未定義の命令として、表示する。
未定義の命令として表示する場合は、データとして、命
令コードを表示する。

【０１３３】図１８には本発明を適用したマイクロコン
ピュータのエミュレーション用プロセッサのブロック図
を示す。

【０１３４】エミュレーション用プロセッサ４０は、図
１のシングルチップマイクロコンピュータ１の部分（マ
イクロコンピュータコア６０）と、エミュレーションイ
ンタフェース６１から構成される。なお、図１のタイマ
や入出力ポートなどは、Ｉ／Ｏとして代表させ、また、
内部バスの詳細とバスコントローラを図示している。な
お、図１のタイマ７や入出力ポート１１〜１９などは、
Ｉ／Ｏ６３、ユーザバッファ（ユーザＢＵＦ）６４とし
て代表させ、また、図１ではその詳細な図示を省略した
内部バスＩＤＢ，ＩＡＢ，ＰＤＢ，ＰＡＢの詳細とバス
コントローラ（ＢＳＣ）６５を図示している。ユーザイ
ンタフェース６６は前記Ｉ／Ｏ６３、ユーザバッファ６
４、及び図示を省略する入出力バッファなどを含む、ユ
ーザシステム（エミュレーション対象システムであるタ
ーゲットシステム）に接続されるインタフェース回路を
総称する。

【０１３５】マイクロコンピュータコア６０は、図２の
マイクロコンピュータ１に対して未定義命令検出回路６
８が追加されている。エミュレーションインタフェース
６１は、制御レジスタ６２を含む。制御レジスタ６２
は、ブレークモードでのみライト可能とされる。エミュ
レーションインタフェース６１から入出力される信号
は、アドレスバス、データバス、リード信号、ライト信
号、データサイズ信号、命令フェッチ信号などバスの状
態を表示するバスステータス信号、命令の実行開始を示
す信号、割込み処理の実行開始を示す信号などのＣＰＵ
２の実行状態を示すＣＰＵステータス信号、などを含
み、エミュレータによる、マイクロコンピュータの動作
解析に使用される。

【０１３６】未定義命令検出回路６８は、ＣＰＵ２に入
力される命令コードを解析し、選択されているＣＰＵ２
に存在しない命令が実行を開始したことを検出すると、
ＣＰＵ２にブレーク割込みを要求する。ＣＰＵ２に何れ
の機能が選択されるかは、制御レジスタ６２から指示さ
れる。例えば、既存のＣＰＵが選択されている場合に
は、前記条件付飽和命令等を実行すると、未定義命令と
して検出される。具体的には、命令コードを前記ＬＩＲ
信号でラッチして、解析し、未定義と解読された場合、
前記ＬＩＤ信号が発生した時点で、ブレーク割込みを要
求するようにすればよく、容易である。

【０１３７】エミュレーション用プロセッサ４０は、前
記の通り、本発明に係るＣＰＵ２を内蔵して、これを用
いて、サブセットの機能を持つ、既存のＣＰＵの代行を
させることもできる。

【０１３８】いずれにせよ、エミュレーション用インタ
フェースを共通化しておけば、ＣＰＵ乃至そのほかの機
能ブロックが変更になった場合にも、エミュレータ側の
ハードウェアの変更をする必要がなく、エミュレーショ
ン用プロセッサ４０のみを変更して、命令の動作を解析
して表示する際の逆アセンブラに、いずれのＣＰＵを対
象にするかを指示すればよい。逆アセンブラに対する指
示は、使用者がシステム開発装置から指定することもで
きるし、アセンブラなどからの入力情報によって、自動
的に選択されるようなものであってもよい。これによっ
てエミュレータの開発効率を向上し、逸早くエミュレー
タの開発環境を提供することができる。本発明では、限
定された命令を付加するようにしているので、ＣＰＵス
テータス信号を共通化し、エミュレータによる動作解析
も共通にすることが容易である。

【０１３９】図１９には前記シングルチップマイクロコ
ンピュータ１を用いたデータ処理システムを例示する。
マイクロコンピュータ１は図１に示されるものである。
マイクロコンピュータ１の他に、リードチャネル７０、
ＣＤ復調器（ＣＤ−ＤＡ）７１、ホストインタフェース
７２などの半導体集積回路を含む。リードチャネル７０
はプリアンプ、データストローブ回路を含み、ホストイ
ンタフェース７２はＣＤＲＯＭデコーダ、インタフェー
ス回路及びメモリを含む。

【０１４０】更にこのデータ処理システムは、信号を読
みとるピックアップ７３、ピックアップ７３を駆動する
アクチュエータモータ７４、ピックアップ７３とアクチ
ュエータモータ７４をスライドさせるスレッドモータ７
５、ＣＤ−ＲＯＭなどの光ディスク７６を回転させるス
ピンドルモータ７７、オーディオ出力を行うＤ／Ａ変換
器８０を含む。

【０１４１】その詳細は後述するが、シングルチップマ
イクロコンピュータ１は、トラッキングエラーや、フォ
ーカスエラーなどをエラー信号をＡ／Ｄ変換器９を介し
て入力し、Ｄ／Ａ変換器１０でドライバ７８，７９を介
してアクチュエータモータ（２軸）７４及びスレッドモ
ータ７５をサーボ制御する。マイクロコンピュータ１の
動作周波数を２０ＭＨｚとする。サーボの周期（搬送波
周期）は、例えばＣＤ−ＲＯＭの標準速の場合、４５４
０ステート（２２．７μｓ）［４４．１ｋＨｚ］とされ
る。

【０１４２】ピックアップ７３の位置はアクチュエータ
モータ７４とスレッドモータ７５によって制御される。
ピックアップ７３は、発光素子（レーザダイオード）に
よってレーザ出力を行い、光ディスク７６からの反射光
を受光素子（フォトダイオード）で検出する。

【０１４３】ピックアップ７３で読出された信号は、リ
ードチャネル７０のプリアンプで増幅された後、波形整
形回路でデジタル波形に整形される。この出力（ＥＦ
Ｍ）は、ＣＤ復調器７１で、デジタル復調され、デイン
タリーブされ、配列が元に戻され、エラー訂正や補間が
実施される。

【０１４４】オーディオデータの場合は、Ｄ／Ａ変換器
８０から音声信号が出力される。データの場合には、ホ
ストインタフェース７２のＣＤＲＯＭデコーダ部で、更
にデスクランブルや、誤り訂正などが行われ、一旦メモ
リに蓄えられた後、ホストインタフェース７２から出力
される。

【０１４５】ホストインタフェース７２は、エンハンス
ドＩＤＥバスなどのホストバスを介して、図示を省略す
るパーソナルコンピュータなどと接続され、コマンドな
どを入力し、ステータスなどの表示と、データの出力な
どを行う。

【０１４６】尚、スピンドルモータ７７の制御は、当該
モータ７７からの検出信号と基準信号との誤差に基づい
て、スピンドルモータ７７の回転速度が制御される。

【０１４７】マイクロコンピュータ１は、リードチャネ
ル７０に対して、ＳＣＩ８及びＩ／Ｏポートを用いて、
制御を行うとともに、ＶＲＥＦ、フォーカスエラー信号
（ＦＥ）、トラッキングエラー信号（ＴＥ）をＡ／Ｄ変
換器９で入力、トラックカウント信号をタイマ７の外部
イベント入力に入力する。

【０１４８】ＣＤ復調器７１に対して、データバス８１
を介して制御を行う。ホストインタフェース７２に対し
て、データバス８２を介して制御を行うとともに、入力
したコマンドなどを解析して、リセット要求などを、割
込み要求信号として入力し、これらに従った動作を、マ
イクロコンピュータ１及びそのほかの回路に指示して実
現する。

【０１４９】アクチュエータモータ７４に対しては、Ｄ
／Ａ変換器１０の出力で、ドライバ７８を介して制御す
る。アクチュエータモータ７４は２軸で、光ディスク７
６に垂直方向のフォーカス制御と、半径方向のトラッキ
ング制御を行うため、Ｄ／Ａ変換器１０において２個の
Ｄ／Ａ変換チャネルを用いる。

【０１５０】スレッドモータ７５に対しては、タイマ７
のＰＷＭタイマ機能の出力で、ドライバ７９を介して制
御する。スレッドモータ７５の制御には２種類がある。
第１は、再生の経過に従って、ピックアップ７３全体を
光ディスク７６の半径方向に移動させていく制御であ
り、これはトラッキング制御の低周波成分を検出して、
トラッキングを追従させるべく制御される。第２は、シ
ークであり、この場合には、トラッキングの追従は行わ
ず、所望のトラックへのジャンプを行う。

【０１５１】シークを高速化するためには、ピックアッ
プ７３などの特性にも適合するように、目標アドレスへ
の距離に応じて、モータの速度が異なる制御方法を組合
わせて実現され、例えば、外周方向への移動は正
（＋）、内周方向への移動は負（−）として、ＣＰＵ２
によって処理される。これをＰＷＭにライトすると、Ｐ
ＷＭパルスとして出力される。このとき、横切るトラッ
クの数は、リードチャネル７０の出力するトラックカウ
ント信号を、タイマ７のイベントカウント信号として検
出して、どれだけの距離を移動したかを知ることができ
る。光ディスク７６の図示を省略したトレイに対して、
オープンスイッチ、クローズスイッチをＩ／Ｏポートで
入力、イジェクトスイッチを割込み要求信号として入力
して、トレイ（ローディング）モータをＰＷＭタイマの
出力で駆動する。

【０１５２】上記によれば、フォーカス、トラッキン
グ、スレッドのサーボを、マイクロコンピュータ１のＡ
／Ｄ入力で入力し、サーボ演算をＣＰＵ２のソフトウェ
アで行い、出力をＤ／Ａ出力で制御を行うことができ、
全体的な論理規模の縮小や、部品点数の削減に寄与する
ことができる。

【０１５３】図２０には図１９のシステムにおけるＣＰ
Ｕ２のサーボ制御処理の一例が示されている。同図に示
される処理は、フォーカスサーボ処理である。この制御
は、所謂ＰＩＤ制御を採用している。図２０においてＺ
^-1は遅延要素、Ｇ，Ｃ，Ｒ，Ｎは係数、遅延要素Ｚ^-1を
介して加算結果が帰還される加算器＋は積分要素を構成
し、減算器−は微分要素を構成する。図２０に示される
処理はＣＰＵ2によって以下の手順で行なわれる。

【０１５４】先ず、マイクロコンピュータ１はフォーカ
スエラー信号（ＦＥ）をＡ／Ｄ変換器９に入力する。Ａ
／Ｄ変換結果はＭＯＶ．Ｂ＠ＡＤＤＲＡ，Ｒ０Ｈ（１）に示されるように、レジスタＡＤＤＲから所定の汎用レ
ジスタＲ０Ｈにロードされる。ロードされたＡ／Ｄ変換
結果に対しては、ＳＵＢ．ＢＶｒｅｆｓ，Ｒ０Ｈ（２）で示されるように、接地電位（ＡＶｓｓ）と基準電圧
（Ｖｒｅｆ）の間の値Ｖｒｅｆｓ（例えばＨ’８０）を
０とし、これより低い値を負数、これより大きい値を正
数とした、符号付のデータに変換される。

【０１５５】変換された符号データは、微分項の演算に
備え、ＭＯＶ．ＢＲ０Ｈ，Ｒ１Ｌ（３）ＥＸＴＳ．ＷＲ１（４）ＮＥＧ．ＷＲ１（５）ＭＯＶ．ＷＲ１，＠ＦＥ＿ＯＲＧ（６）の処理を経て、１６ビットに拡張されて、ＲＡＭに待避
される。

【０１５６】また、前記変換された符号データは、積分
項の演算に備え、ＮＥＧ．ＢＲ０Ｈ（７）ＭＯＶ．Ｂ＃００，Ｒ０Ｌ（８）ＭＯＶ．ＷＲ０，＠ＦＥ＿ＮＥＷ（９）の処理を経て、１６ビットに拡張されて、ＲＡＭに待避
される。

【０１５７】次に、図２０に示される比例項と積分項の
演算が行われる。その演算処理は、ＭＯＶ．Ｌ＠ＦＥＳ，ＥＲ１（１０）ＬＤＭＡＣＥＲ１，ＭＡＣ（１１）ＭＯＶ．Ｌ＃ＦＥ＿ＮＥＷ，ＥＲ２（１２）ＭＯＶ．Ｌ＃ＦＯＧ，ＥＲ３（１３）ＭＡＣ＠ＥＲ２＋，＠ＥＲ３＋（１４）ＭＡＣ＠ＥＲ２＋，＠ＥＲ３＋（１５）ＳＴＭＡＣＭＡＣ，ＥＲ１（１６）ＭＯＶ．ＷＲ０，＠（−２，ＥＲ２）（１７）である。この演算処理において、アドレスＦＯＧ、及び
ＦＯＧ＋２には、比例項及び積分項の計数が設定されて
いる。更に、ＭＡＣ命令には飽和演算が指示されてい
る。アドレスＦＥ＿ＮＥＷ＋２には、今回の入力値を保
持しておく。

【０１５８】次に、前回の微分項との加算をＭＯＶ．Ｌ＠ＦＮＳ，ＥＲ０（１８）ＡＤＤ．ＬＥＲ０，ＥＲ１（１９）によって行い、その後、ＬＩＭＩＴ．ＬＥＲ１（２０）によって、前記条件付き飽和命令による飽和処理を行
う。

【０１５９】更に、有効データを２４ビットへ桁合わせ
を行い、ＲＡＭに待避する処理を、Ｌ３：ＭＯＶ．Ｌ
ＥＲ１，ＥＲ０（２１）ＢＭＩＬ４（２２）ＡＮＤ．Ｗ＃００ＦＦ，Ｅ０（２３）ＢＲＡＬ５（２４）Ｌ４：ＯＲ．Ｗ＃ＦＦ００，Ｅ０（２５）Ｌ５：ＭＯＶ．ＬＥＲ０，＠ＦＮＳ（２６）によって行なう。

【０１６０】そして、ノイズシェーピング動作、桁合わ
せのためのシフト処理を、ＭＯＶ．Ｗ＠ＦＥ＿ＤＰ，Ｒ０（２７）Ｌ６：ＳＨＡＬ．ＬＥＲ１（２８）によって行い、飽和処理を、ＬＩＭＩＴ．ＬＥＲ１（２９）によって行う。条件付飽和命令は算術シフト命令につい
ても使用できる。更に処理は繰り返し継続する。演算結
果は、逐次Ｄ／Ａ変換器にライトされ、出力される。

【０１６１】図２１には更に別の命令のとして条件付論
理演算命令（ＬＯＧＩＣ）が示される。この命令を利用
する場合には、限界値設定レジスタと同様の論理値設定
レジスタを持ち、論理値を設定しておく。条件付論理演
算命令（ＬＯＧＩＣ）は、Ｎ＝１のとき、論理値レジス
タの内容とディスティネーションレジスタの内容との論
理和をディスティネーションレジスタに格納し、Ｎ＝０
のとき、論理値レジスタの内容の論理反転データとディ
スティネーションレジスタの内容との論理和をディステ
ィネーションレジスタに格納する、処理を行なう。この
条件付論理演算命令（ＬＯＧＩＣ）によって、前記（２
２）〜（２５）の処理を、ＬＯＧＩＣ．ＬＥＲ０
（３０）のように変更し、命令コード長を短縮し、実行
時間を短縮することができる。尚、Ｈ’ＦＦ０００００
０との論理和は、上位８ビットを１とし、下位２４ビッ
トは元のデータと同様とすることになる。Ｈ’００ＦＦ
ＦＦＦＦとの論理積は、上位８ビットを０とし、下位２
４ビットは元のデータと同様とすることになる。

【０１６２】図２２には更に別の命令としてユーザ定義
命令（ＵＤＩＦ）が示される。ユーザ定義命令（ＵＤＩ
Ｆ）を利用する場合には、演算動作を指定する命令定義
レジスタ（ＯＰＤＥＦ）と、使用するデータ定義レジス
タ（ＤＡＴＡＤＥＦ）とを持ち、ユーザ定義命令実行時
には、命令定義レジスタを参照して、算術論理演算器Ａ
ＬＵの演算内容を指示し、演算結果をデスティネーショ
ンレジスタに格納する。

【０１６３】図２３には前記命令定義レジスタ（ＯＰＤ
ＥＦ）とデータ定義レジスタ（ＤＡＴＡＤＥＦ）との一
例が示される。命令定義レジスタ（ＯＰＤＥＦ）は使用
する第１、第２フラグと処理内容を指定する。第１フラ
グは、ｏｐ［７：６］で指定し、無条件／オーバフロー
（Ｎ）とネガティブ（Ｎ）を選択できる。これに基づき
入力したデータをそのまま出力するか否かを判定する。
第２フラグは、ｏｐ［５：４］で指定し、無条件、キャ
リ（Ｃ）とネガティブ（Ｎ）を選択できる。これに基づ
き、データの使用方法を判定し、成立していれば設定デ
ータをそのまま使用するか、反転して使用するかを選択
する。演算は、ｏｐ［３：１］で指定し、算術転送、論
理転送、加算、減算、論理積、論理和を選択できる。ｏ
ｐ［０］は予約されている。

【０１６４】前記条件付飽和命令（ＬＩＭＩＴ）に相当
する命令は、第１フラグはオーバフロー（Ｖ）を、第２
フラグはネガティブ（Ｎ）を設定し、ｏｐ［７：４］＝
Ｂ’１０１０とすることによって定義することができ
る。第２フラグに対応する処理として、算術転送を設定
し、ｏｐ［３：１］＝Ｂ’０００とする。データ定義レ
ジスタに前記同様にＨ’７ＦＦＦＦＦＦＦを設定してお
く。第２フラグが成立している場合は、設定データが転
送され、不成立の場合は、設定データの符号反転が転送
される。

【０１６５】前記条件付飽和命令の別の変形例（ＬＩＭ
ＩＴＬＴ）に相当する命令は、第１フラグはネガティブ
（Ｎ）を、第２フラグは無条件を設定し、ｏｐ［７：
４］＝Ｂ’１１００とすることによって定義することが
できる。第２フラグに対応する処理として、算術転送を
設定し、ｏｐ［３：１］＝Ｂ’０００とする。データ定
義レジスタには所定の基準値を設定しておく。直前の比
較命令（ＣＭＰ）で基準値より大きい場合は、設定デー
タが転送され、小さい場合は、保持される。

【０１６６】前記条件付論理演算命令（ＬＯＧＩＣ）に
相当する命令は、第１フラグは無条件を、第２フラグは
ネガティブ（Ｎ）を設定し、ｏｐ［７：４］＝Ｂ’００
１０とすることによって定義することができる。第２フ
ラグに対応する処理として、論理和を設定し、ｏｐ
［３：１］＝Ｂ’１１０とする。データ定義レジスタに
前記同様にＨ’ＦＦ００００００を設定しておく。論理
和を指定しているので、第２フラグが成立している場合
は、設定データが使用され、不成立の場合は、設定デー
タの論理反転が使用され、対になる演算である論理積が
行われる。

【０１６７】正の最大値の飽和値転送命令（ＭＯＶＰ
Ｌ）に相当する命令は、第１、第２フラグに無条件を設
定し、ｏｐ［７：４］＝Ｂ’００００とすることによっ
て定義することができる。第２フラグに対応する処理と
して、算術転送を設定し、ｏｐ［３：１］＝Ｂ’０００
とする。データ定義レジスタに前記同様にＨ’７ＦＦＦ
ＦＦＦＦを設定しておく。常に、設定データが転送され
る。

【０１６８】符号無しデータの加算に引続いて、キャリ
が発生していれば、最大値Ｈ’ＦＦＦＦＦＦＦＦを設定
する場合には、第１フラグは無条件を、第２フラグはキ
ャリ（Ｃ）を設定し、ｏｐ［７：４］＝Ｂ’００１１と
する。第２フラグに対応する処理として、算術転送を設
定し、ｏｐ［３：１］＝Ｂ’０００とする。データ定義
レジスタにＨ’ＦＦＦＦＦＦＦＦを設定しておく。常
に、設定データが転送される。

【０１６９】図２４には更に別の構成を有するＣＰＵ２
ｂが示される。前記ＣＰＵ２との相違点は、ＡＬＵ制御
セレクタＣＳＥＬが設けられ、算術論理演算器ＡＬＵ及
びセレクタＳＥＬの制御を行う。ユーザ定義命令実行時
には、命令定義レジスタで指定された内容に応じて、セ
レクタＳＥＬ及び算術論理演算器ＡＬＵの制御が行われ
る。そのほかの命令実行時には、デコーダ・制御回路Ｃ
ＯＮＴの出力する制御信号に応じて、セレクタＳＥＬ及
び算術論理演算器ＡＬＵの制御が行われる。

【０１７０】図２５及び図２６には前記ＡＬＵ制御セレ
クタＣＳＥＬの論理記述の一部が示される。算術論理演
算器ＡＬＵは、ａｄｄ、ｏｒ、ｘｏｒ、ａｎｄの各論理
演算の指示制御信号（演算制御信号）で演算内容が指示
され、入力データａｌｕｘｉｎとａｌｕｙｉｎとに対し
て演算を行なう。

【０１７１】第１フラグ、第２フラグとも無条件で、算
術転送の場合（ｏｐ［７：２］＝Ｂ’０００００？）
は、Ｖ、Ｎ、Ｃフラグによらず、加算が指示され、０と
データ設定レジスタ（ｄａｔａｄｅｆ）の内容が入力さ
れ、その結果、ｄａｔａｄｅｆが出力される。加算の場
合（ｏｐ［７：２］＝Ｂ’００００１０）は、加算が指
示され、内部バスＧＢ上に出力されているデスティネー
ションレジスタの内容（ｇｂ）とデータ設定レジスタ
（ｄａｔａｄｅｆ）の内容が入力され、加算結果が出力
される。減算（ｏｐ［７：２］＝Ｂ’００００１１）の
場合は、加算が指示され、内部バスＧＢ上に出力されて
いるデスティネーションレジスタの内容（ｇｂ）とデー
タ設定レジスタの内容の論理反転（〜ｄａｔａｄｅｆ）
とキャリが入力され、減算結果が出力される。

【０１７２】上記説明した実施の態様によれば、以下の
作用効果を得ることができる。

【０１７３】〔１〕ＣＰＵ２は、命令セットに、飽和値
転送命令として、正の最大値、負の最小値をデスティネ
ーションのロケーションに転送する命令（ＭＯＶＰＬ，
ＭＯＶＭＩ）を備える。この命令は、正の最大値、負の
最小値を、イミディエイトデータなどのように命令コー
ド中に含まず、例えば限界値設定レジスタ（２４）の値
を暗黙的に指定する。これにより、イミディエイトデー
タの転送命令など、命令コード中にデータフィールド
や、実効アドレス計算用のフィールドを持つ場合に比較
して、命令コード長を短縮することができる。命令コー
ド長を短縮することによって、実行時間を短縮すること
ができる。

【０１７４】〔２〕条件付飽和命令として、演算結果の
フラグを参照して、このフラグの状態によって、正の最
大値、負の最小値、または、元の値のいずれかを選択す
る命令ＬＩＭＩＴを備えることによって、オーバーフロ
ーの回避を容易に行うことができる。正の最大値、負の
最小値を、イミディエイトデータなどのように命令コー
ド中に含まず、暗黙的に指定することにより、イミディ
エイトデータの転送命令など、命令コード中にデータフ
ィールドや、実効アドレス計算用のフィールドを持つ場
合に比較して、命令コード長を短縮することができる。
判定処理と飽和値転送とを単一の命令で実現することに
より、プログラムステップ数を短縮し、ひいては全体的
な命令コード長を短縮できる。命令コード長を短縮する
ことによって、実行時間を短縮することができる。

【０１７５】加算、減算、シフトなどの任意の算術的処
理に引続いて、条件付飽和命令を実行することによっ
て、オーバーフローの回避を行うことができる。単一の
条件付飽和命令によって、加算、減算、シフトなどに共
通に利用することができる。

【０１７６】共通に利用可能な条件付飽和命令とするこ
とによって、全ての算術的処理命令に、飽和／非飽和を
設定することに比較して、容易に命令を追加することが
できる。また、内部Ｉ／Ｏレジスタなどによって、算術
的処理命令の飽和／非飽和を選択することに比較して、
プログラムを容易にすることができる。

【０１７７】〔３〕限界値設定レジスタ２４を持つこと
により、任意の値を飽和値として使用できる。限界値設
定レジスタの符号反転を、対になる他方の飽和値とする
ことによって、内部Ｉ／Ｏレジスタや、内部Ｉ／Ｏレジ
スタとＣＰＵとの間の配線などの物理的規模を縮小でき
る。

【０１７８】〔４〕積和演算器などを持つとともに、積
和演算レジスタに対するそのほかの演算を行う命令ＡＤ
ＤＭＡＣを備え演算にオーバフローが発生した場合に
は、積和演算の飽和／非飽和の選択に応じて、正の最大
値、負の最小値をすることを選択可能にすることによ
り、オーバフロー回避のための命令などを必要としない
でよい。積和演算レジスタＭＡＣに応じて、命令数やデ
ータサイズの種類を限定できる。

【０１７９】〔５〕条件付論理演算命令ＬＯＧＩＣによ
って、プログラムを容易にし、命令コード長を短縮した
り、実行時間を短縮したりすることができる。特に、使
用するデータを暗黙的に指定することにより、命令コー
ド長を短縮することができる。

【０１８０】〔６〕使用者が定義可能な命令ＵＤＩＦ、
または、ＣＰＵのハードウェアを変更しないで、定義変
更可能な命令を備えることによって、応用分野や使用方
法に応じて、頻出する処理を随時定義して実行可能にす
ることができ、プログラムを容易にし、命令コード長を
短縮したり、実行時間を短縮したりすることができる。

【０１８１】フラグを参照し、複数の演算を切替えるこ
とによって、複数の分岐命令と複数の演算命令などを用
いる場合に比較して、プログラムを容易にし、命令コー
ド長を短縮したり、実行時間を短縮したりすることがで
きる。使用するデータを暗黙的に指定することによっ
て、命令コード長を短縮することができる。

【０１８２】〔７〕ソースプログラムレベルまたはオブ
ジェクトプログラムレベルで、既存のＣＰＵの命令セッ
トを包含した上で、上記命令を追加することによって、
ソフトウェア資産を有効に利用することができ、使用者
のソフトウェア開発効率を向上することができる。共通
に利用可能な条件付飽和命令や飽和値転送命令のみを追
加することによって、既存の命令セットを維持及び包含
することが容易にできる。

【０１８３】〔８〕既存のＣＰＵと、ソフトウェア開発
装置共通に利用可能にし、ＣＰＵを選択する手段を設け
ることによって、使用者の不所望の費用を抑止できる。
また、Ｃコンパイラなどは共通に機能向上などを行うこ
とが可能であるから、ソフトウェア開発装置の開発効率
を向上することができる。開発効率を向上することによ
って、開発に必要な資源を削減し、削減した資源を以っ
て、機能向上の頻度を高めることも可能になる。

【０１８４】

〔９〕既存のＣＰＵとＣＰＵ２との間で、
エミュレーション用インタフェース６１を共通化し、ひ
いては、同じエミュレータのハードウェアを共有でき
る。エミュレーション用インタフェースを共通化した
り、エミュレータのハードウェアを共通化することによ
って、逸早く開発環境を整えることができ、また、エミ
ュレータの開発に必要な資源を最小限にすることができ
る。飽和命令や飽和転送命令のみを追加することによっ
て、エミュレーション用インタフェースの共通化が容易
になる。

【０１８５】〔１０〕制御対象の、エラー値乃至ずれ量
をＡ／Ｄ変換器９などに入力して、ＣＰＵ２が、変換結
果をリードし、これに基づいて、上記命令を用いて、適
宜オーバフローを回避しつつ処理を行い、得られた補正
値を、Ｄ／Ａ変換器１０、ＰＷＭ出力などの出力手段に
設定して、サーボ制御を行うことを可能にするととも
に、シークなどの制御を、前記Ｄ／Ａ変換器、ＰＷＭ出
力などの出力手段によって行うことを可能にすることに
よって、サーボ制御の、ソフトウェア処理を容易にし、
プログラム容量を縮小するとともに、処理を高速するこ
とができる。

【０１８６】更に、シークの制御を、ＣＰＵの制御によ
って行うことによって、ピックアップなどの特性に合わ
せるなどといった柔軟な対応ができ、前記サーボ制御と
シークの制御を、同一のＤ／Ａ変換器、ＰＷＭ出力など
の出力手段で行うことにより、半導体集積回路の全体的
な論理的・物理的規模の縮小を図るとともに、マルチプ
レクサなどの部品を削減し、費用の低減に寄与すること
ができる。

【０１８７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１８８】例えば、ＣＰＵのレジスタ構成やバス構
成、詳細な論理構成などは任意にできる。必ずしも、他
のＣＰＵと命令セットを共通にしたり、開発環境を共通
にする必要はない。飽和値転送命令や、条件付飽和命令
等はいずれかを持てばよく、プログラム容量を短縮した
り、高速化を実現できる。例えば、条件付飽和命令３種
類のみを既存の命令セットに追加することは比較的容易
である。少なくとも、全ての算術演算命令に飽和／非飽
和の選択を追加するよりは容易である。条件付飽和命令
については、全てのデータサイズを持つ必要はなく、使
用頻度の高いデータサイズのみを可能としてもよい。

【０１８９】また、限界値設定レジスタを持たずに、
Ｈ’７ＦＦＦＦＦＦＦなどを固定的に用いるようにして
もよい。負の最小値を、正の最大値の符号反転とする必
要は必ずしもなく、正の最大値と負の最小値独立の値を
設定できるようにしてもよい。飽和値転送命令と条件付
飽和命令とで、独立した限界値設定レジスタを持っても
よい。

【０１９０】限界値設定レジスタや、論理値設定レジス
タ、命令定義レジスタは、内部Ｉ／Ｏレジスタとして持
つほか、マスクＲＯＭなどで構成し、製造工程で書込む
ようにしてもよいし、フラッシュメモリなどとして、使
用者が書込むようにしてもよい。必ずしも、アドレス空
間上に存在しなくてもよい。

【０１９１】シングルチップマイクロコンピュータのそ
の他の機能ブロックについても何等制約されない。Ａ／
Ｄ変換器、Ｄ／Ａ変換器やＰＷＭの構成、及び、そのほ
かの機能ブロックの組合わせなども、応用システムに則
して、種々変更可能である。応用システムは、ＣＤＲＯ
Ｍや光ディスクドライブに限定されず、カメラ一体型の
自動焦点などにも対応可能である。カメラのＣＣＤで光
電変換された結果を、Ａ／Ｄ変換に入力して、変換結果
をＣＰＵで処理し、処理結果に従ってＤ／Ａ変換或はＰ
ＷＭでレンズモータを駆動すればよい。

【０１９２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、命令を解
読して実行するデータ処理装置や半導体装置に広く適用
することができる。

【０１９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１９４】すなわち、命令の処理に使用するデータを
暗黙的に指定することにより、イミディエイトデータの
転送命令など、命令コード中にデータフィールドや、実
効アドレス計算用のフィールドを持つ場合に比較して、
命令コード長を短縮し、実行時間を短縮することができ
る。

【０１９５】フラグを参照し、複数の演算乃至データを
切替えることによって、複数の分岐命令と複数の演算命
令などを用いる場合に比較して、プログラムを容易に
し、命令コード長を短縮したり、実行時間を短縮したり
することができる。

【０１９６】共通に利用可能な命令とすることにより、
ソースプログラムレベルまたはオブジェクトプログラム
レベルで、既存のＣＰＵの命令セットを包含した上で、
かかる命令を追加することが容易にできる。ソフトウェ
ア資産を有効に利用することができ、使用者のソフトウ
ェア開発効率を向上することができる。

【図面の簡単な説明】

【図１】本発明の一例に係るシングルチップマイクロコ
ンピュータのブロック図である。

【図２】ＣＰＵのレジスタ構成を例示する説明図であ
る。

【図３】ＣＰＵの命令セットに含まれる飽和値転送命令
及び条件付飽和命令の説明図である。

【図４】図３に示される命令の命令コードを例示するフ
ォーマット図である。

【図５】ＣＰＵの詳細な一例を示すブロック図である。

【図６】ＣＰＵのセレクタＳＥＬの論理記述の一例を示
す説明図である。

【図７】条件付飽和命令の別の例を示す説明図である。

【図８】図７の条件付飽和命令をサポートする為のセレ
クタＳＥＬの論理記述を例示す説明図である。

【図９】条件付飽和命令の更に別の例である命令ＬＩＭ
ＩＴＰＬ、ＬＩＭＩＴＭＩの説明図である。

【図１０】命令ＡＤＤＭＡＣの説明図である。

【図１１】命令ＡＤＤＭＡＣのサポートに着目した場合
に好適なＣＰＵのブロック図である。

【図１２】図１１のＣＰＵにおけるセレクタの論理記述
を例示する説明図である。

【図１３】ＣＰＵの開発環境の概略を示す説明図であ
る。

【図１４】システム開発装置上でＣＰＵを選択する手法
を例示する説明図である。

【図１５】ＣＰＵのアセンブラの出力するリストを例示
する説明図である。

【図１６】エミュレータの一例を示すブロック図であ
る。

【図１７】エミュレータによるトレースリストを例示す
る説明図である。

【図１８】エミュレーション用プロセッサの一例を示す
ブロック図である。

【図１９】シングルチップマイクロコンピュータを用い
たデータ処理システムを例示するブロック図である。

【図２０】図１９のシステムにおけるＣＰＵのサーボ制
御処理の一例を示すブロック図である。

【図２１】条件付論理演算命令（ＬＯＧＩＣ）の説明図
である。

【図２２】ユーザ定義命令（ＵＤＩＦ）の説明図であ
る。

【図２３】命令定義レジスタ（ＯＰＤＥＦ）とデータ定
義レジスタ（ＤＡＴＡＤＥＦ）との一例を示すレジスタ
フォーマット図である。

【図２４】ユーザ定義命令の実行に好適なＣＰＵを例示
するブロック図である。

【図２５】ＡＬＵ制御セレクタ（ＣＳＥＬ）の論理記述
の一部を図２６と共に示す説明図である。

【図２６】ＡＬＵ制御セレクタ（ＣＳＥＬ）の論理記述
の一部を図２５と共に示す説明図である。

【符号の説明】

１シングルチップマイクロコンピュータ２ＣＰＵ３システムコントローラ４割込みコントローラ５ＲＯＭ６ＲＡＭ２４限界値設定レジスタ４０エミュレーション用プロセッサ４７エミュレータ６１エミュレーションインタフェース６２制御レジスタＣＣＲコンディションコードレジスタＭＡＣ積和演算レジスタＡＬＵ算術論理演算器ＳＥＬセレクタＳＥＬａセレクタＣＯＮＴ命令デコーダ・制御回路

Claims

【特許請求の範囲】

【請求項１】基本単位から構成される命令コードを読
み込んで動作するデータ処理装置であって、暗黙的に指定される所定のデータの転送を行なう転送命
令を実行させる命令制御手段を含み、前記所定のデータはクリア命令によって得られるデータ
の配列とは異なる配列を有するものであることを特徴と
するデータ処理装置。
【請求項２】前記転送命令は、イミディエイト値又は
実効アドレスを指定するフィールドをオペレーションコ
ードに付随して待たず、オペレーションコードの解読結
果にしたがってデータを指定するものであることを特徴
とする請求項1記載のデータ処理装置。
【請求項３】前記転送命令の命令コードの長さは、前
記所定のデータより大きく、命令コードの基本単位の整
数倍の長さより短いものであることを特徴とする請求項
１又は２記載のデータ処理装置。
【請求項４】前記命令制御手段は、前記所定のデータ
の内容が相異なる、複数の前記転送命令を実行させるも
のであることを特徴とする請求項１乃至３の何れか１項
記載のデータ処理装置。
【請求項５】前記相異なる所定のデータは、所定のデ
ータ把握方法上で、互いに対になるものであることを特
徴とする請求項４記載のデータ処理装置。
【請求項６】前記所定のデータの少なくとも一つを指
定する記憶手段を含んで成るものであることを特徴とす
る請求項１乃至５の何れか１項記載のデータ処理装置。
【請求項７】前記記憶手段は、データ処理装置のアド
レス空間上に存在するレジスタであることを特徴とする
請求項６記載のデータ処理装置。
【請求項８】前記命令は、複数種類のサイズを指定す
る領域を有し、短い方のサイズを指定した場合は、前記
所定のデータを指定する記憶手段の上位側の規定の一部
を使用するものであることを特徴とする請求項６又は７
記載のデータ処理装置。
【請求項９】フラグ手段を更に有し、前記命令制御手
段は、前記フラグ手段の所定のビットの状態に基づい
て、前記所定のデータを転送するかしないかを判定する
転送命令を実行させるものであることを特徴とする請求
項１乃至８の何れか１項記載のデータ処理装置。
【請求項１０】前記命令制御手段は、前記フラグ手段
の第１のビットの状態に応じて、前記所定のデータを転
送するかしないかを判定し、前記フラグ手段の第２のビ
ットが第１の状態であるとき、第１の所定のデータを転
送させ、第２の状態であるとき、第２の所定のデータを
転送させるするものであることを特徴とする請求項９記
載のデータ処理装置。
【請求項１１】命令を所定の手順にしたがって実行す
るデータ処理装置であって、複数の種類の演算命令と、前記複数の種類の演算命令の
複数に共通に利用可能な補正命令を実行させる命令制御
手段とを備え、前記複数の種類の演算命令に共通に利用可能な補正命令
は、符号付きデータのオーバーフローによる不所望な符
号変化を補正するものであることを特徴とするデータ処
理装置。
【請求項１２】前記命令制御手段は、フラグ手段の第
１のビットの状態に応じて、前記所定のデータを転送す
るかしないかを判定し、フラグ手段の第２のビットが第
１の状態であるとき、第１の所定のデータを転送させて
符号変化を補正し、前記第２のビットが第２の状態であ
るとき、第２の所定のデータを転送させて符号変化を補
正するものであることを特徴とする請求項１１記載のデ
ータ処理装置。
【請求項１３】相異なる第１、第２の所定のデータ
は、所定のデータ把握方法上で、互いに対になるもので
あることを特徴とする請求項１２記載のデータ処理装
置。
【請求項１４】前記補正命令は、前記第１、第２の所
定のデータを、命令コード中に含まず、暗黙的に指定す
るものであることを特徴とする請求項１２又は１３記載
のデータ処理装置。
【請求項１５】命令を所定の手順にしたがって実行す
るデータ処理装置であって、フラグ手段を有し、前記フ
ラグ手段の所定のビットが第１の状態であるとき第１の
処理を行い、第２の状態であるとき第２の処理を実行さ
せる命令制御手段を有し、前記相異なる第１、第２の処理は、所定のデータ演算処
理上で、互いに対になる演算であることを特徴とするデ
ータ処理装置。
【請求項１６】命令を所定の手順にしたがって実行す
るデータ処理装置であって、所定の命令による動作を定義するための記憶手段を有
し、前記記憶手段の状態を参照して前記所定の命令を実
行させる命令制御手段を備え、前記記憶手段は、前記命令制御手段が参照する複数のフ
ラグを有し、複数のフラグは、前記所定の命令による演
算の種類を指定するフラグと、演算に使用するデータを
指定するフラグとを含むものであることを特徴とするデ
ータ処理装置。
【請求項１７】請求項１乃至１６の何れか１項記載の
データ処理装置と、信号を入力する入力手段と、入力し
た信号を変換してディジタルデータを得る第１の変換手
段と、前記第１の変換手段による変換結果を保持する第
１のデータ保持手段と、第２のデータ保持手段と、前記
第２のデータ保持手段に保持したディジタルデータを出
力信号に変換する第２の変換手段と、出力信号を出力す
る出力手段とを含み、前記第１のデータ保持手段と前記第２のデータ保持手段
が、前記データ処理装置のアドレス空間上に配置されて
成るものであることを特徴とする半導体装置。
【請求項１８】請求項１７記載の半導体装置を用いた
データ処理システムであって、制御対象の所定の状態を検出する検出手段と、前記検出
手段の出力を前記入力手段に入力すると共に制御対象を
制御する制御手段を有し、前記出力手段の出力を前記制
御手段に入力するものであることを特徴とするデータ処
理システム。