【発明の詳細な説明】
電子式窃盗防止装置及び関連方法
本発明は、電子式窃盗防止装置と関連方法とに関し、特に、これに限られるの
ではないが、携帯型電子装置と共に用いる窃盗防止システムに関する。
残念なことに、今日の社会では、犯罪が増加しているように思われる。特に、
窃盗は、毎日の問題である。窃盗犯人は、しばしば、例えば、ポータブル・パソ
コン、ビデオ・カメラ、携帯電話等の、高価格の携帯型電子式消費者用装置を盗
む。このような装置は、代替に費用がかかるし、ポータブル・パソコンの場合に
は、盗まれたことが、コンピュータに記憶されている機密性の高い資料の潜在的
露見を意味し得る。本発明の目的は、特に上述のタイプの電子装置と共に用いる
のが適切である方法及び装置から構成される窃盗防止システムを提供することに
より、上述の問題を解決することである。ただし、本発明を、他のタイプの電子
装置と共に用いることも可能であることを、理解すべきである。
ドイツ特許出願公開ＤＥ−Ａ１−３８０３３５７（PHILIPS）には、携帯型電
子装置と共に用いるセキュリティ・システムが記載されている。このシステムは
、装置と共に用いるように設計されたバッテリ充電器(charger)から構成される
。この充電器は、コード送信機とコード受信機とを含む。コード受信機は、充電
器から受信するコードがそのコード受信機に記憶されているものと一致しない場
合には、装置をディセーブルする。
このシステムは、ビルトインされた再充電可能（rechargeable）なバッテリを
有する装置と共に用いる。記載されている従来技術によるシステムの短所は、エ
ネルギ源が枯渇すると、システムが再び使用可能になるまで、バッテリが再充電
する間に、かなりの時間が存在するということである。今日では、移動式の電子
装置の多くに、第２の再充電可能なバッテリが備わっており、それにより、ユー
ザは、枯渇したバッテリを充電されているバッテリと容易に交換することができ
る。そのような装置は、上述の再充電器と共には用いることができないが、その
理由は、バッテリを取り外すことができないからである。
従来技術によるシステムの別の短所としては、承認されていない（unauthoriz
ed）人間が、使い果たされたバッテリを物理的に取り外し(分離し)、「承認され
ていない」充電器を用いて充電されたバッテリに代えることができる点がある。
これが可能な理由は、充電されたバッテリの真正を確認する機構が存在していな
いからである。
本発明の第１の特徴によれば、取り外し可能なバッテリ・ユニットを受け取る
装置であって、前記バッテリ・ユニットは、再充電可能なバッテリとメモリ記憶
装置(memorystore)とを備えており、この装置に記憶されているセキュリティ・
コードと前記メモリ記憶装置によって与えられる承認（authorization）コード
とを比較する比較手段と、有効な承認コードを受け取るとこの装置を選択的にイ
ネーブルし、無効な承認コードを受け取るとこの装置をディセーブルする手段と
、を備えている装置が提供される。
いったんイネーブルされると、この電子装置は、正常に機能する。例えば、携
帯電話の場合には、コールを発し、及び／又は、コールを受けるのに用いること
ができる。しかし、セキュリティ・コードがバッテリ・ユニットによって供給さ
れる承認されたコードではない場合には、電子装置はディセーブルされる。すな
わち、装置は、「ジャミング」され(jammed)、したがって、意図された目的に用
いることができない。ディセーブル動作は、電子的に実行される。
本発明の別の特徴によると、電気又は電子装置であって、セキュリティ・コー
ド（記憶されたコード）を記憶する第１のデータ記憶装置と、承認コードを読み
出す手段と、承認コードを記憶されたコードと比較する手段と、前記承認コード
が有効な承認コードであるときにはこの装置をイネーブルする手段と、を備えて
おり、バッテリとメモリ記憶装置とを備えている取り外し可能で再充電可能なバ
ッテリ・ユニットを受け取るように構成されていることを特徴とする装置が提供
される。
バッテリは、例えば、ランダム・アクセス・メモリ（ＲＡＭ）などの揮発性メ
モリ、又は、例えば、消去可能なプログラマブル・リード・オンリ・メモリ（Ｅ
ＰＲＯＭ）などの消去可能でプログラマブルな記憶装置を有する再充電可能なバ
ッテリであるのが、便利である。
好ましくは、承認コードは、バッテリを再充電するのに用いられるバッテリ充
電器内に提供されたコード・ソースから生じ、再充電の間にメモリに送られる。
このように、この装置は、所有者の充電器を用いて、すなわち、「承認された
」充電器を用いて充電されたバッテリと共に用いるという目的に効果的に合致す
るように作られ、バッテリが放電すると直ぐに、正しい承認コードが再び供給さ
れなければ、装置を用いることができない。
ほとんどの携帯型の電気又は電子装置には、（重量とサイズとを減少させるた
めに）１又は複数の取り外し可能で再充電可能なバッテリと、別個のバッテリ充
電器（通常は、装置と共に持ち運ばれたりしまっておいたりはしない）とが供給
されているので、本発明は、ＤＥ−Ａ１−３８０３３５７に記載された上述のシ
ステムよりも安全性が高く、融通性を有している。
本発明の更なる特徴によると、バッテリを充電するバッテリ充電器が与えられ
、この充電器は、基本コード・ソースと、このコード・ソースに応答して承認セ
キュリティ・コードを、バッテリが再充電している間に、バッテリのデータ記憶
装置に送信する手段とを備えている。
好ましくは、このバッテリ充電器は、バッテリの再充電に必要な電力を供給し
ている間に、コードを供給する。また、承認セキュリティ・コードは、充電の前
に又は充電の後に供給することもできる。バッテリ・ユニットとバッテリ充電器
とは、充電サイクルの最初において、バッテリ・ユニットのメモリ記憶装置内の
記憶装置に依存として保持されている任意のセキュリティ・コードは、最初に消
去され、新たなセキュリティ・コードがバッテリ・ユニットの記憶装置に書き込
まれるように、構成されている。そのようなシステムは、より高レベルの安全性
を有する。同様にして、この電子又は電子装置には、バッテリ・ユニットにおけ
る記憶装置へのアクセスを得る試みがなされた場合には、メモリ記憶装置の中の
コードを自動的に消去する手段が備わっている。自動的な消去は、バッテリ・ユ
ニット又は装置の中の手段によって実行される。
本発明の更に別の特徴によれば、再充電可能なバッテリと、データ・メモリ記
憶装置（例えば、ＥＰＲＯＭ）とを備えたバッテリ・ユニットが提供され、この
データ・メモリ記憶装置の中に、承認セキュリティ・コードが書き込まれる。
好ましくは、承認セキュリティ・コードは、バッテリが再充電されている間に
、バッテリ・ユニットに送られる。
好ましくは、使用の前に、バッテリ・ユニットは、単一のサイクルを有するコ
ードを２回以上送ることが要求され、電子装置は、コードを２回以上受け取るよ
うに構成される。
セキュリティ・コードは、バッテリ・ユニット（「基本(primary)」コードを含
み、暗号化された形式の承認コードを提供する）とそのセキュリティ・コードを
含む電子装置（保護されるべきもの）との両方を有していることが、コードの任
意のものの識別を可能にしないように、暗号化することができる。
便宜的に、バッテリ・ユニットに位置する回路は、データを読みとるように動
作し、この回路は、バッテリ・ユニットの充電器への接続を識別する手段と、デ
ータを記憶し、記憶されるときにそのデータを消去する手段と、そのデータをデ
コードする手段と、所定の周期の後でデータが充電器によって提供されるときに
シリアル・データを記憶する手段と、を備えている。
好ましくは、バッテリ・ユニットの中に提供される回路は、データを電気又は
電子装置に書き込む手段を含み、この手段は、電子装置のバッテリ・ユニットへ
の接続を識別する手段と、記憶されたデータを読み出す手段と、データをエンコ
ードする手段と、エンコードされたデータを電子装置に送る手段と、を有する。
前記データは、シリアル・データ形式で用いられるのが効果的である。更に、
第２のデータ部分（コードの第２の部分）を読み出す手段と、疑似ランダム発生
器によって発生されたデータの継続部分に追加することによってデータをエンコ
ードする手段と、続いて発生された承認コードを電子装置に再送信する手段と、
も提供され得る。
バッテリ・ユニットが電子装置から取り外されるまで送信を停止するように構
成された手段を提供することができる。
本発明の更なる特徴によると、セキュリティ・コードがバッテリ・ユニットの
メモリ記憶装置に送信されることを特徴とする、再充電可能なバッテリの充電方
法が提供される。
次に本発明の実施例を、例だけを提供することによって、そして、次の図面を
参照することによって説明する。
図１は、本発明の概念を示す全体的なブロック図である。
図２は、バッテリ充電器の回路図である。
図３は、バッテリ・ユニットの回路図である。
図４は、電子装置の回路図である。
図１は、作業用の実現例を図解的に示しており、関係する原理を示すことだけ
を意図したものである。これは、本発明のより広い目的を達成する唯一の方法で
はない。
電子装置２４は、コードを記憶する第１のデータ記憶装置２６と、記憶された
コードを第２のデータ記憶装置２１から受け取られたセキュリティ・コードと比
較する手段２３と、セキュリティ・コードが有効な承認コードであるときに電子
装置２４をイネーブルする手段とを備えており、第２のデータ記憶装置２１が分
離可能であり再充電可能なバッテリ・ユニット１０の内部に配置されていること
を特徴とする。
図１は、電力ライン１２ａ及び１２ｂを介してバッテリ充電器１２（図２を参
照して後で詳細に説明する）に接続された再充電可能なバッテリ・ユニット１０
（図３を参照して後で詳細に説明する）を示している。バッテリ充電器１２は、
Ａ及びＢで主電源（mainssupply）に接続されている。キーパッドなどのデータ
入力手段１４が、一時的又は恒久的に、バッテリ充電器１２に接続されている。
データ入力手段１４は、コード化されたセキュリティ信号（承認コード）をバッ
テリ充電器１２に内部に配置されているメモリ記憶装置１６に送る。記憶装置１
６は、ランダム・アクセス・メモリ（ＲＡＭ）チップ（図示せず）などの電子メ
モリ・デバイスを含む。承認コード（又は、承認コード発生器）は、従って、バ
ッテリ充電器１２に記憶されている。コードは、別個のデータ・リンク１８を介
して、バッテリ・ユニット１０の中の記憶装置２１に送られる。また、承認コー
ドは、専用の接続１２ａ及び１２ｂを介して、バッテリ・ユニット１０に送るこ
ともできる。
図４は、携帯型パーソナル・コンピュータ又は電話である回路を示している。
電子装置２４の中にバッテリ・ユニット１０が配置されている。これは、合成
された携帯モジュール２５を囲む破線によって図解されている。バッテリ・ユニ
ット１０は、モジュール２５から分離可能かつ取り外し可能である。
図２から図４を参照して次に詳細に説明する実施例では、対応する「ランダム
な数」を有する僅かに４ビットのセキュリティを用いる。従って、これは、望ま
れる程度には安全ではない。当業者であれば理解するように、商業的な実現例で
は８、１２、又は１６ビットものランダムな数を用いるので、従って、ほんの僅
かにより複雑ではあるが、それ以外の点では同一である。しかし、その方が、よ
り高いセキュリティを提供する。
図２は、バッテリ・ユニットから移動電子装置２４への２つの４ビット・コー
ドが、充電器１２によって、１つの８ビット・ワードとして、バッテリ・ユニッ
ト１０にどのようにして書き込まれるかを示している。充電器１２は、レジスタ
３０と、キャパシタ３２と、シュミット・インバータ３４（ＩＣＩの一部分）と
を有する発振器を有する。これらが、クロック信号を生じる。更に、カウンタ４
０と、パラレル・シリアル・コンバータとして作用するシフト・レジスタ４２と
が存在する。ゲート手段４４が提供され、出力ピン４６において、シリアルなパ
ルス幅変調されたデータ・ストリームを生じる。
マスタ・クロック発振器４８（周波数ｆ）は、連続的に動作し、カウンタ４０
をクロックする。カウンタＱ１は、従って、ｆ／２の矩形波を生じる。カウンタ
Ｑ５は、ｆ／３２でカウントする。（カウンタＱ５の残りの段は、本発明には直
接には関係しない。）カウンタＱ５は、従って、１６のクロック・パルスから成
る最初の組に対してハイになり、１６のクロック・パルスの次の組に対してロー
になる。
シフト・レジスタ４２は、カウンタＱ１によって（すなわち、マスタ・クロッ
ク速度の半分であるｆ／２で）クロックされる。シフト・レジスタ４２のパラレ
ル入力ラインは、ハイ（ＶＤＤ）に接続されて１を表すか、ロー（ＶＳＳ）に接
続されてゼロを表し、８ビットのデータを表す。このように、２つの４ビット・
コード番号がバッテリ・ユニット１０によって用いられ、電子装置２４は、パラ
レル入力ラインをハイ又はローに接続することによって、プログラムされる。こ
れは、例えば、ディップ・スイッチ（図示せず）を用いることによって、達成さ
れる。
シフト・レジスタ４２のシリアル／パラレル選択ラインは、カウンタ４０のＱ
５ピンに接続される。Ｑ５がハイであるときには、シフト・レジスタの入力ライ
ン上のパラレル・データは、ジャミングされている(jammed in)。Ｑ５がローで
あるときには、データは、ＱＨからシーケンシャルに、ｆ／２で、シフト・アウ
トされる。従って、ＱＨは、カウンタＱ５がハイである１６のマスタ・クロック
・サイクルの間は、入力Ｈのレベルに留まる。Ｑ５がローになると、８ビットの
シリアル・データが、次の８クロック・サイクルの間のローの後に与えられる。
そして、このプロセスが反復される。
インバータ５０及び５２と、「ＡＮＤ」ゲート５４、５６、５８と、「ＯＲ」
ゲート６０、６２とが、マスタ・クロックをカウンタＱＬＱ５及びシフト・レジ
スタＱＨと組み合わせることにより、ｆ／２で、パルス幅変調されたシリアル・
データ・ストリームを生じる。パルス長は、表されているデータがゼロであると
きにはマスタ・クロック４８の周期の半分であり、データが１を表すときにはマ
スタ・クロック４８の周期の１．５倍である。
インバータ６４と「ＡＮＤ」ゲート６６とは、カウンタＱ５がハイであるとき
には、データをブロックし、それによって、出力４６において現れる唯一のデー
タは、Ｑ５がローになった後の要求される８ビットである。従って、バッテリ充
電器１２は、シフト・レジスタの入力ピンの上にプログラムされたデータを表す
８ビットのパルス幅変調されたデータ・ストリームを生じる。このデータは、マ
スタ・サイクル４８の３２サイクルごとに反復される。これには、８クロック・
サイクルが要求され、２４クロック・サイクルの間のポーズ（出力データ・ライ
ンは、ロー）が次に続く。
図２を参照して以上で説明した回路は、有効なデータが２回受信されることを
必要としない。この実施例に対するそのような変更は、当業者には広く知られて
いる。この回路は、この機能を実行するように容易に構成することができる。す
なわち、２組の正しいデータ・シーケンスを連続して受け取る際のデータの検証
が、装置をイネーブルするのに要求される。
図３は、バッテリ・ユニットの回路図を示している。バッテリ・ユニット１０
の中に位置している回路である。この回路は、２つの部分、すなわち、バッテリ
再充電器（recharger）１２からデータを読み出す回路と、データを電予装置２
４に書き込む回路と、を含む。
図３を詳細に参照すると、バッテリ・ユニット１０は、入力ライン６７に接続
され、インバータ７０の入力での電圧がＶＤＤまで上昇するようになっている。
インバータ７０の出力はローになり、インバータ７２の出力において正のパルス
を生じさせ、これが、カウンタ７４をリセットする。カウンタ７４のＱ１４は、
ローにリセットされ、そのクロックをＯＲゲート７６を介してイネーブルする。
シリアルなパルス幅変調されたデータが、モノステーブル（monostable）７８及
び８０（Ｍ／Ｓ７８及びＭ／Ｓ８０）に与えられる。特定の好適実施例では、タ
イミングは、マスタ・クロック（図示せず）から導くことができる。Ｍ／Ｓ７８
及びＭ／Ｓ８０は、入力波形の正方向のエッジによってトリガされる。Ｍ／Ｓ８
０は、再トリガ可能であり、入力データよりも僅かに大きな周期を有している。
従って、その「Ｑ」は、データの８ビットの最初でハイになり、その継続時間の
間はハイのままに維持される。Ｍ／Ｓ８０Ｑは、「Ｄ」タイプのラッチ８２をク
ロックし、（Ｄ８２は）そのデータ入力（カウンタ７４のＱ５に接続されている
）の状態をその「Ｑ」に、そして更に「ＡＮＤ」ゲート８４に転送する。カウン
タ７４Ｑ５がハイになるまでは、「Ｄ」タイプのラッチ８２のデータ・ピンは、
従って、そのＱは、ローであり、それによって、ＡＮＤゲート８４を介してのシ
フト・レジスタ８６及び８８への導かれたクロックの送信が、回避される。潜在
的に不正（corrupt）なデータは、従って、パワーオンの際にブロックされる。
それぞれの入力データ・ストリームの開始時において（いったんカウンタ７４
Ｑ５がハイになると）、Ｄタイプのラッチ８２のＮＯＴＱはローになり、リセッ
ト・パルスを、抵抗９０、キャパシタ９２及びインバータ９４を介して、シフト
・レジスタ８６及び８８に発生させる。このリセットは、エッジ・トリガするこ
とができ、タイミング素子を必要としない。カウンタ７４のＱ１３がハイになる
までは、導かれたクロックが、シフト・レジスタ８６及び８８に到達することは
、ＡＮＤゲート８４によって回避され、充電が４０９６クロックサイクルの周期
の間継続するまで、新たなデータが書き込まれることが回避される。この遅延は
、
安全性（セキュリティ）を強化するために、数分に設定することができる。
モノステーブル７８は、充電器クロックと同じ周期を有する。従って、モノス
テーブル７８のＮＯＴＱがハイになるとき（モノステーブル周期の最後）の「デ
ータ入力」ラインの状態は、バッテリ充電器１２からの設定されたデータを表す
。
ＡＮＤゲート８４を介しての導かれたクロックは、「データ入力」からのデー
タを、シフト・レジスタ８６及び８８の中へクロックする。従って、充電の間は
、カウンタ７４Ｑ１３がいったんハイになると、シフト・レジスタは、反復的に
リセットされ、データをロードされる。カウンタ７４Ｑ１４がハイになると、カ
ウンタ７４のクロックは、ＯＲゲート７６を介して禁止される。この時点でクロ
ックは停止し、送られた最後のデータの組を、シフト・レジスタ８６及び８８の
中に残す。バッテリ・ユニット１０は、次に、どちらかが充電器１２から取り除
かれるまでこの状態に留まり、電子装置２４に再接続（シーケンスが反復される
とき）又は接続される。
バッテリ・ユニットは、インバータ９８とキャパシタ１００と抵抗１０２とか
ら構成され連続的に動作するクロック発振器を含む。疑似ランダムシーケンス・
発生器（ＰＲＳ）が、シフト・レジスタ１０４と排他的ＯＲゲート１０６（ＸＯ
Ｒ１０６）とから形成される。ＯＲゲート１０８とＮＯＲゲート１１０とが、Ｐ
ＲＳは、すべてローである状態にラッチすることはできないことを保証している
。それは、（２n）−１の数の長さｎビットのシーケンスを生じる（ここで、ｎ
は、シフト・レジスタの段の数である）。バッテリ・ユニット１０が電子装置２
４から分離されると、ラインにおけるREQUESTが抵抗１１２を介してハイに留ま
り、リセット・カウンタ１１４と「Ｄ」タイプのラッチ１１６とを保持し、クロ
ックを、ＡＮＤゲート１１８を介して、疑似ランダム・シーケンス発生器にイネ
ーブルする。
バッテリ・ユニット１０が電子装置２４に接続されると、REQUESTラインは、
ローになり、リセット・ラインをリリースし、疑似ランダム・シーケンス発生器
クロックを、ＡＮＤゲート１１８及びＯＲゲート１２０を介して、ディセーブル
する。カウンタ１１４は、ＯＲゲート１２２を介してクロックされ、いったんリ
セットされリリースされると、そのクロックがＡＮＤゲート１２４及びＯＲゲー
ト１２２を介してディセーブルされるときにＱ９及びＱ１０の両方がハイになる
までカウントする。カウンタ１１４Ｑ９は、２から１（two-to-one）のライン・
セレクタ１３２の状態を制御し、従って、シフト・レジスタ８６又は８８の中の
データのどちらかを選択する。これらは、第１又は第２の４ビットの承認コード
を含む。最初は、カウンタ１１４Ｑ９は、ローであり、シフト・レジスタ８６か
らのデータが選択される。上述のように、疑似ランダム・シーケンス（ＰＲＳ）
発生器は、そのクロックがロー・リセット・ラインによって禁止されるときに、
停止する。４ビットの全加算器１３０は、ＰＲＳからの４ビットの出力データ（
Ｑ０からＱ３）と、シフト・レジスタ８６から選択された４ビットのデータとの
和を生じる。明らかに、より多くの保安システムがあれば、ビット長は大きくな
る。
この和は、シフト・レジスタ１２６の最初の４つのパラレル入力ラインに与え
られ、残りは、ローに固定される。データは、カウンタ１１４Ｑ８がハイである
ときには、レジスタ１２６の中でジャミングされ、Ｑ８がローであるときには、
ＱＨ（そのクロックと同期している）からシフトされる。Ｄタイプのラッチ１１
６とＯＲゲート１２８とは、カウンタ１１４Ｑ８がローに変化した後で、８クロ
ック・パルスから成るバーストを発生し、このデータ出力をクロックして、タロ
ック・パルスを電子装置に提供する。
このデータは、もちろん、バッテリ充電器１２が充電の間にデータをバッテリ
・ユニット１０に送信するのと全く同様に、そのクロックと共に、パルス幅変調
されたデータ・ストリームとして送信され得る。
カウンタ１１４Ｑ８がローになると、Ｑ９はハイになり、ＯＲゲート１２０を
介してＰＲＳを１回クロックして、次の４ビットの出力データを、加算器１３０
に与える。カウンタ１１４Ｑ９は現在ハイであるから、データ・セレクタ１３２
は、承認コードの第２の４ビットを、シフト・レジスタ88から４ビットの全加算
器１３０にルーティングする。
ＰＲＳとライン・セレクタとによって提供される４ビットの和は、再び、シフ
ト・レジスタ１２６に与えられ、カウンタ１１４Ｑ８がハイであるときには、ジ
ャミングがなされ、ローであるときには、シリアル・データとしてＱＨからシフ
ト・アウトされる。
カウンタ１１４Ｑ９及びＱ１０は現在ハイであり、カウンタ１１４のクロック
は、ＡＮＤゲート１２４とＯＲゲート１２２とを介してディセーブルされ、REQU
ESTラインがハイになり再びローになることが許される（すなわち、バッテリ・
ユニット１０が取り外され、電子装置２４にサイド接続される）まで、更なるデ
ータ送信が防止される。このように、第１の４ビットのコード・データが、ラン
ダムに得られた４ビット数に加算され、対応する数のクロック・パルスと共に、
電子装置に送信される。この次には、第２の４ビットのコード・データと発生さ
れたシーケンスにおける次の「ランダム」な４ビット数とが、を対応するクロッ
ク・パルスを用いて、加算される。
次に、電子装置の動作を、図４を参照して、詳細に説明するが、電子装置２４
は、予め設定した承認コード（充電器１２の中にプログラムされ、バッテリ・ユ
ニット１０に送られる２つの４ビット・コードと（この例では）数値的に同じ）
を読み出す電子手段と、データを、ＰＲＳ発生器によって発生された「ランダム
数」に加算し、その和を図３を参照して既に説明したようにバッテリ・ユニット
１０から送られたシリアル・データと比較する手段と、を備えている。
承認コードは、２から１（two-to-one）ライン・セレクタ１３３の８つの入力
を、ハイ又はローに接続することによって、予め設定される。このデータは、も
ちろん、商業的な実現例では、ＲＯＭ（図示せず）に記憶される。バッテリ・ユ
ニット１０が接続されているときには、パワーオンのリセットは、インバータ１
３４、抵抗１３６、キャパシタ１３８によって発生される。コード・データ（CO
DE）の最初の４ビットが選択され、４ビットの全加算器１４０によって、既に述
べたように、疑似ランダム・シーケンス発生器（ＰＲＳ）の出力に加算される。
「Ｄ」タイプのラッチ１４２のＮＯＴＱがＡＮＤゲート１４４を介してハイにリ
セットされているので、ＰＲＳは、連続的にクロックされる。発振器が、抵抗１
４６と、キャパシタ１４８と、インバータ１５０とによって、形成される。加算
器１４０の出力は、従って、第１のCODEとＰＲＳの連続的な出力との和を表す一
連の４ビット・ワードを与える。
シリアル・データとそのクロックとは、既に述べたようにバッテリ・ユニット
１０によって与えられ、シフト・レジスタ１３５の中にロードされる。これはま
た、再トリガが可能であり入来クロックの２倍の周期を有するモノステーブル１
３７をクロックし、それによって、そのＮＯＴＱは、データ受信の間ローになる
。４ビットのデータの最後では、ＮＯＴＱは、ハイに戻り、Ｄタイプのラッチ１
５２をハイにクロックする。ＡＮＤゲート１５２の出力は、従って、ハイになり
、４ビット・コンパレータの出力を、ＡＮＤゲート１５８を介してイネーブルす
る。それに続くデータの受信の間は、Ｍ／ＳＩＮＯＴＱがローであることにより
、ＡＮＤゲート１５４及び１５８を介しての比較がディセーブルされ、無効であ
るが正しい比較（ロードの間のデータの破壊に起因してなされる）がなされるこ
とが回避される。
加算器１４０の出力は、４ビットの大きさのコンパレータを用いて、バッテリ
・ユニット１０からのエンコードされたデータと比較される。データが同じとき
には、コンパレータ１５６の出力はハイになり、ＡＮＤゲート１５８を介して、
「Ｄ」タイプのラッチ１６０をクロックする。Ｄ１は状態を変化させていないた
め、「Ｄ」タイプのラッチのＱは、ローのままである（すなわち、不変）。電子
装置24におけるＰＲＳの出力は、最初の４ビットのコードをエンコードしている
ときには、バッテリ・ユニット１０のＰＲＳの状態と一致する。すなわち、２つ
のＰＲＳは、同期がとれている。ＰＲＳが、結果的に和と入力データとを等しく
する出力の１ステップ先にクロックされるときには、４ビットのコンパレータ１
５６の出力は、ローになり（戻り）、インバータ１６２を介して、ラッチ１４２
をクロックする。ラッチ１４２のＮＯＴＱは、ローになり、ＰＲＳクロックをデ
ィセーブルする。ラッチ１４２のＱは、ハイになり、ライン・セレクタを介して
、第２のCODEワードを選択する。従って、疑似ランダム・シーケンス発生器は、
同値を結果的に生じる、すなわち、バッテリ・ユニット１０において第２のCODE
をエンコードするのに用いられたのと同じ点の数の１ステップ先に停止する。第
２の電子装置CODEは、選択され、従って、その和は、バッテリ・ユニット１０か
ら次に予期されるエンコードされたデータが予測される。エンコードされたデー
タの第２の部分がバッテリ・ユニットから受け取られると、それは、加算器１４
０の出力（上述したように発生される）と比較され、２つのコードが同じ場合に
は、又は、バッテリ・ユニットによって提供されるコードが承認コードである
場合には、コンパレータ１５６の出力は、ハイになる。従って、ラッチ１６０が
クロックされ、そのＤ入力に存在するハイを、そのＱに転送し、受信されたデー
タが有効であり、従って、電子装置２５の動作を承認する。
第３の４ビット・ワードがバッテリ・ユニット１０から受け取られた場合には
、Ｄタイプのラッチ１６４は、その中にハイがクロックされる。ラッチ１４６及
び１６０が、ＯＲゲート１６６を介してリセットされ、承認が妨げられる。これ
は、承認されていないユーザがシステムを克服することを試みる場合にだけ生じ
る。
このようにして、２つの承認コードが、バッテリ充電器１２からバッテリ・ユ
ニット１０を介して電子装置に送られるが、バッテリ・ユニット１０では、両方
のコードは、有効であると承認され、その装置の使用が承認される。両方のコー
ドは、バッテリ・ユニットと電子装置との両方を有している非承認ユーザが、そ
れらの間のリンクに対して成功裏に問を発し承認コードを識別することが防止さ
れる。電子装置は、従って、バッテリが放電し費消されるまでは、窃盗犯人にと
ってのみ価値を有する。いったんこれが生じると、窃盗犯人がコードに関する知
識を有しなければ、バッテリの再充電は、その記憶されたコードの損失と関連付
けられ、従って、更なる使用が回避される。また、バッテリ・ユニットにおける
記憶装置に記憶されたコードは、消去される。
以上で、本発明は、例示によって説明されただけであり、本発明の範囲から逸
脱することなく、上述の実施例に対する変形を行うことができる。FIELD OF THE INVENTION The present invention relates to electronic anti-theft devices and related methods, and more particularly, but not exclusively, to anti-theft systems for use with portable electronic devices. About. Unfortunately, crime seems to be increasing in today's society. In particular, theft is a daily problem. Thieves often steal expensive portable electronic consumer devices, such as, for example, portable personal computers, video cameras, cell phones, and the like. Such devices are costly to replace and, in the case of portable personal computers, stolen can mean a potential exposure of sensitive material stored on the computer. It is an object of the present invention to solve the above-mentioned problems by providing an anti-theft system composed of methods and devices which are particularly suitable for use with electronic devices of the type described above. However, it should be understood that the invention can be used with other types of electronic devices. DE-A1-38033357 (PHILIPS) describes a security system for use with portable electronic devices. The system consists of a battery charger designed for use with the device. The charger includes a code transmitter and a code receiver. The code receiver disables the device if the code received from the charger does not match the one stored in the code receiver. This system works with devices that have a built-in rechargeable battery. A disadvantage of the described prior art system is that when the energy source is depleted, there is a significant amount of time between battery recharges until the system is available again. Today, many mobile electronic devices are equipped with a second rechargeable battery, which allows a user to easily replace a depleted battery with a charged battery. Such a device cannot be used with the recharger described above, since the battery cannot be removed. Another disadvantage of prior art systems is that an unauthorized person physically removes (separates) a spent battery and charges it using an "unauthorized" charger. There is a point that can be replaced with a battery that has been used. This is possible because there is no mechanism to verify the authenticity of the charged battery. According to a first aspect of the invention, there is provided a device for receiving a removable battery unit, the battery unit comprising a rechargeable battery and a memory store, Means for comparing the security code stored in the storage device with an authorization code provided by the memory storage device; and selectively enabling the device upon receipt of a valid authorization code, and disabling an invalid authorization code. Means for disabling the device upon receipt. Once enabled, the electronic device functions normally. For example, in the case of a mobile phone, it can be used to make and / or receive calls. However, if the security code is not an approved code provided by the battery unit, the electronic device is disabled. That is, the device is "jammed" and therefore cannot be used for its intended purpose. The disable operation is performed electronically. According to another aspect of the invention, an electrical or electronic device, wherein the first data storage device stores a security code (stored code), means for reading the authorization code, and the authorization code is stored. And a means for enabling the device when the authorization code is a valid authorization code, the removable and rechargeable battery comprising a battery and a memory storage device. An apparatus is provided that is configured to receive a unit. The battery is recharged with volatile memory such as, for example, random access memory (RAM) or with erasable and programmable storage such as, for example, erasable programmable read only memory (EROM). A convenient battery is convenient. Preferably, the authorization code originates from a code source provided in the battery charger used to recharge the battery and is sent to memory during the recharge. Thus, the device is made to effectively meet the purpose of using the battery charger using the owner's charger, i.e., using an "approved" charger, and the battery is Once discharged, the device cannot be used unless the correct authorization code is supplied again. Most portable electrical or electronic devices have one or more removable and rechargeable batteries (to reduce weight and size) and a separate battery charger (usually portable with the device). The invention is more secure and more flexible than the above-mentioned system described in DE-A1-3803357. According to a further feature of the present invention, there is provided a battery charger for charging a battery, the charger recharging a basic code source and an authorized security code in response to the code source. Means for transmitting data to the data storage device of the battery during the operation. Preferably, the battery charger supplies the cord while providing the power required to recharge the battery. Also, the authorization security code can be provided before or after charging. At the beginning of the charging cycle, the battery unit and the battery charger will first erase any security codes held as dependent on storage in the memory storage of the battery unit and re-install the new security code. The code is configured to be written to the storage of the battery unit. Such a system has a higher level of security. Similarly, the electronic or electronic device includes means for automatically erasing the code in the memory storage device when an attempt is made to gain access to the storage device in the battery unit. Automatic erasure is performed by means in the battery unit or device. In accordance with yet another aspect of the present invention, there is provided a battery unit comprising a rechargeable battery and a data memory storage device (e.g., an EPROM), wherein an approved battery is included in the data memory storage device. A security code is written. Preferably, the authorization security code is sent to the battery unit while the battery is being recharged. Preferably, prior to use, the battery unit is required to send a code having a single cycle more than once, and the electronic device is configured to receive the code more than once. The security code includes both the battery unit (including the "primary" code and providing an encrypted form of the authorization code) and the electronic device containing the security code (the one to be protected). Can be encrypted so that having no allows for identification of any of the codes. Conveniently, a circuit located on the battery unit operates to read the data, the circuit storing the data and a means for identifying the connection of the battery unit to the charger, and storing the data when stored. Means for erasing the data, means for decoding the data, and means for storing serial data when the data is provided by the charger after a predetermined period. Preferably, the circuitry provided in the battery unit includes means for writing data to the electrical or electronic device, the means for identifying the connection of the electronic device to the battery unit, and the stored data. , Means for encoding the data, and means for sending the encoded data to the electronic device. The data is advantageously used in a serial data format. Further, means for reading a second data portion (a second portion of code), means for encoding data by appending to a continuation portion of the data generated by the pseudo-random generator, and a subsequently generated acknowledgment. Means for retransmitting the code to the electronic device may also be provided. Means may be provided that are configured to stop transmitting until the battery unit is removed from the electronic device. According to a further feature of the present invention, there is provided a method of charging a rechargeable battery, wherein the security code is transmitted to a memory storage of the battery unit. Embodiments of the present invention will now be described by way of example only and with reference to the following drawings. FIG. 1 is an overall block diagram illustrating the concept of the present invention. FIG. 2 is a circuit diagram of the battery charger. FIG. 3 is a circuit diagram of the battery unit. FIG. 4 is a circuit diagram of the electronic device. FIG. 1 shows diagrammatically a working implementation and is only intended to illustrate the principles involved. This is not the only way to achieve the broader objects of the present invention. The electronic device 24 has a first data storage device 26 for storing the code, a means 23 for comparing the stored code with a security code received from the second data storage device 21, Means for enabling the electronic device 24 when it is an authorization code, wherein the second data storage device 21 is located inside the detachable and rechargeable battery unit 10. I do. FIG. 1 shows a rechargeable battery unit 10 (see FIG. 3 later) connected to a battery charger 12 (described in detail below with reference to FIG. 2) via power lines 12a and 12b. Will be described in detail below). The battery charger 12 is connected at A and B to a mains supply. A data input means 14 such as a keypad is temporarily or permanently connected to the battery charger 12. The data input means 14 sends the coded security signal (authorization code) to a memory storage device 16 located inside the battery charger 12. The storage device 16 includes an electronic memory device such as a random access memory (RAM) chip (not shown). The authorization code (or authorization code generator) is therefore stored in the battery charger 12. The code is sent to the storage device 21 in the battery unit 10 via a separate data link 18. The authorization code can also be sent to the battery unit 10 via dedicated connections 12a and 12b. FIG. 4 shows a circuit that is a portable personal computer or telephone. The battery unit 10 is arranged in the electronic device 24. This is illustrated by the dashed line surrounding the composite mobile module 25. The battery unit 10 is separable and removable from the module 25. The embodiment described in detail below with reference to FIGS. 2 to 4 uses only 4 bits of security with a corresponding "random number". Therefore, it is not as secure as desired. As those skilled in the art will appreciate, commercial implementations use random numbers of 8, 12, or even 16 bits, and are therefore slightly more complex, but otherwise identical. However, it offers higher security. FIG. 2 shows how two 4-bit codes from the battery unit to the mobile electronics 24 are written to the battery unit 10 by the charger 12 as one 8-bit word. I have. Charger 12 has an oscillator having a resistor 30, a capacitor 32, and a Schmitt inverter 34 (part of ICI). These produce the clock signal. Further, there is a counter 40 and a shift register 42 acting as a parallel-to-serial converter. Gating means 44 is provided to produce a serial pulse width modulated data stream at an output pin 46. The master clock oscillator 48 (frequency f) operates continuously and clocks the counter 40 1. Counter Q1 thus produces a square wave of f / 2. The counter Q5 counts at f / 32. (The remaining stages of counter Q5 are not directly relevant to the present invention.) Counter Q5 therefore goes high for the first set of 16 clock pulses and the next to 16 clock pulses. Go low for the pair. Shift register 42 is clocked by counter Q1 (ie, at f / 2, which is half the master clock rate). The parallel input line of the shift register 42 is connected high (VDD) to represent a one or low (VSS) to represent a zero and represent eight bits of data. Thus, two four-bit code numbers are used by the battery unit 10, and the electronic device 24 is programmed by connecting the parallel input lines high or low. This is achieved, for example, by using a dip switch (not shown). The serial / parallel select line of the shift register 42 is connected to the Q5 pin of the counter 40. When Q5 is high, the parallel data on the input line of the shift register is jammed in. When Q5 is low, data is shifted out of QH, sequentially, at f / 2. Thus, QH remains at the input H level for 16 master clock cycles when counter Q5 is high. When Q5 goes low, eight bits of serial data are provided after the low for the next eight clock cycles. This process is then repeated. Inverters 50 and 52, "AND" gates 54, 56, 58 and "OR" gates 60, 62 combine the master clock with counter QLQ5 and shift register QH to produce a pulse width of f / 2 Produces a modulated serial data stream. The pulse length is half the period of the master clock 48 when the data represented is zero and 1.5 times the period of the master clock 48 when the data represents one. Inverter 64 and "AND" gate 66 block data when counter Q5 is high, so that the only data appearing at output 46 is the required eight bits after Q5 goes low. is there. Thus, battery charger 12 produces an 8-bit pulse-width modulated data stream representing the programmed data on the input pins of the shift register. This data is repeated every 32 master cycles 48. This requires 8 clock cycles, followed by a pause (output data line low) for 24 clock cycles. The circuit described above with reference to FIG. 2 does not require that valid data be received twice. Such modifications to this embodiment are widely known to those skilled in the art. This circuit can be easily configured to perform this function. That is, verification of the data upon successive receipt of the two correct data sequences is required to enable the device. FIG. 3 shows a circuit diagram of the battery unit. This is a circuit located in the battery unit 10. This circuit includes two parts: a circuit that reads data from the battery recharger 12 and a circuit that writes data to the propulsion device 24. Referring in detail to FIG. 3, the battery unit 10 is connected to the input line 67 such that the voltage at the input of the inverter 70 rises to VDD. The output of inverter 70 goes low, producing a positive pulse at the output of inverter 72, which resets counter 74. Q14 of counter 74 is reset low, enabling its clock via OR gate 76. Serial pulse width modulated data is provided to monostables 78 and 80 (M / S 78 and M / S 80). In certain preferred embodiments, the timing can be derived from a master clock (not shown). M / S 78 and M / S 80 are triggered by the positive going edge of the input waveform. M / S 80 is retriggerable and has a slightly larger period than the input data. Thus, its "Q" goes high at the beginning of the eight bits of data and remains high for its duration. M / S 80Q clocks latch 82 of the "D" type, (D82) changes the state of its data input (connected to Q5 of counter 74) to its "Q", and further to "AND" gate 84. Transfer to Until counter 74Q5 goes high, the data pin of "D" type latch 82 will therefore have its Q low, thereby providing a shift register 86 and 88 through AND gate 84 to shift registers 86 and 88. Transmission of the derived clock is avoided. Potentially corrupt data is therefore blocked at power-on. At the beginning of each input data stream (once the counter 74 Q5 goes high), the NOTQ of the D-type latch 82 goes low, and a reset pulse is generated via resistor 90, capacitor 92 and inverter 94, It is generated by shift registers 86 and 88. This reset can be edge triggered and does not require a timing element. Until Q13 of counter 74 goes high, the derived clock is prevented from reaching shift registers 86 and 88 by AND gate 84, and a new clock is charged until charging continues for a period of 4096 clock cycles. Writing of unnecessary data is avoided. This delay can be set to a few minutes to enhance security. Monostable 78 has the same period as the charger clock. Accordingly, the state of the “data input” line when NOTQ of the monostable 78 goes high (at the end of the monostable cycle) represents the set data from the battery charger 12. The derived clock via AND gate 84 clocks the data from the "data input" into shift registers 86 and 88. Thus, during charging, once the counter 74Q13 goes high, the shift register is repeatedly reset and loaded with data. When the counter 74Q14 goes high, the clock of the counter 74 is inhibited via the OR gate 76. At this point the clock stops and leaves the last set of data sent in shift registers 86 and 88. The battery unit 10 then stays in this state until either is removed from the charger 12 and is reconnected (when the sequence is repeated) or connected to the electronic device 24. The battery unit includes a clock oscillator composed of an inverter 98, a capacitor 100, and a resistor 102 and operating continuously. A pseudo-random sequence generator (PRS) is formed from shift register 104 and exclusive OR gate 106 (XOR 106). OR gate 108 and NOR gate 110 ensure that PRS cannot be latched all low. It is (2 n ) -1 yields a sequence of length n bits, where n is the number of stages of the shift register. When the battery unit 10 is disconnected from the electronic device 24, REQUEST on the line remains high via the resistor 112, holding the reset counter 114 and the "D" type latch 116, and clocking the AND gate. Enable via 118 to the pseudo-random sequence generator. When the battery unit 10 is connected to the electronic device 24, the REQUEST line goes low, releasing the reset line, and the pseudo-random sequence generator clock is de-asserted via AND gate 118 and OR gate 120. Disable. Counter 114 is clocked through OR gate 122 and, once reset and released, until both Q9 and Q10 go high when that clock is disabled through AND gate 124 and OR gate 122. Count. Counter 114Q9 controls the state of two-to-one line selector 132, and therefore selects either data in shift register 86 or 88. These include the first or second 4-bit acknowledgment code. Initially, counter 114Q9 is low, and data from shift register 86 is selected. As mentioned above, the pseudo-random sequence (PRS) generator stops when its clock is inhibited by the low reset line. The 4-bit full adder 130 generates the sum of the 4-bit output data (Q0 to Q3) from the PRS and the 4-bit data selected from the shift register 86. Clearly, the more security systems, the greater the bit length. This sum is applied to the first four parallel input lines of shift register 126, and the rest are tied low. Data is jammed in register 126 when counter 114Q8 is high and shifted out of QH (synchronized with its clock) when Q8 is low. D-type latch 116 and OR gate 128 generate a burst of eight clock pulses after counter 114Q8 goes low and clock this data output to provide a turlock pulse to the electronic device. I do. This data can, of course, be transmitted as a pulse width modulated data stream with its clock, much like the battery charger 12 transmits data to the battery unit 10 during charging. When the counter 114Q8 goes low, Q9 goes high, clocking the PRS once through the OR gate 120 and providing the next four bits of output data to the adder 130. Since counter 114Q9 is currently high, data selector 132 routes the second four bits of the acknowledgment code from shift register 88 to 4-bit full adder 130. The 4-bit sum provided by the PRS and the line selector is again provided to the shift register 126 so that when the counter 114Q8 is high, jamming occurs and when the counter 114Q8 is low, the data is shifted from QH as serial data.・ It is out. Counters 114Q9 and Q10 are now high, and the clock of counter 114 is disabled via AND gate 124 and OR gate 122, allowing the REQUEST line to go high and go low again (ie, battery -Further data transmission is prevented until the unit 10 is removed and side-connected to the electronic device 24). Thus, the first 4-bit code data is added to the randomly obtained 4-bit number and transmitted to the electronic device with a corresponding number of clock pulses. This is followed by the addition of the second 4-bit code data and the next "random" 4-bit number in the generated sequence using the corresponding clock pulse. Next, the operation of the electronic device will be described in detail with reference to FIG. 4, but the electronic device 24 has a preset authorization code (programmed into the charger 12 and transmitted to the battery unit 10). Electronic means for reading the four 4-bit codes and (in this example, numerically the same) and adding the data to a "random number" generated by the PRS generator and summing the sum already with reference to FIG. Means for comparing with the serial data sent from the battery unit 10 as described above. The authorization code is preset by connecting the eight inputs of a two-to-one line selector 133 high or low. This data is, of course, stored in a ROM (not shown) in a commercial implementation. When the battery unit 10 is connected, a power-on reset is generated by the inverter 134, the resistor 136, and the capacitor 138. The first four bits of the code data (CODE) are selected and added to the output of the pseudo-random sequence generator (PRS) by a 4-bit full adder 140, as described above. PRS is continuously clocked since the NOTQ of the "D" type latch 142 has been reset high via AND gate 144. An oscillator is formed by resistor 146, capacitor 148, and inverter 150. The output of adder 140 thus provides a series of 4-bit words representing the sum of the first CODE and the continuous output of PRS. The serial data and its clock are provided by the battery unit 10 and loaded into the shift register 135 as described above. This also clocks the monostable 137, which can be retriggered and has twice the period of the incoming clock, so that its NOTQ goes low during data reception. At the end of the four bits of data, NOTQ returns high, clocking D-type latch 152 high. The output of AND gate 152 will therefore go high, enabling the output of the 4-bit comparator via AND gate 158. During the subsequent reception of data, the low through M / SINOTQ disables the comparison through AND gates 154 and 158, and the invalid but correct comparison (due to data corruption during the load). Is done). The output of adder 140 is compared with the encoded data from battery unit 10 using a 4-bit sized comparator. If the data is the same, the output of comparator 156 goes high, clocking "D" type latch 160 via AND gate 158. Since D1 has not changed state, the Q of the "D" type latch remains low (ie, unchanged). The output of the PRS at the electronic device 24 is consistent with the state of the PRS of the battery unit 10 when encoding the first 4-bit code. That is, the two PRSs are synchronized. When PRS is clocked one step ahead of the output that results in equalizing the sum and the input data, the output of 4-bit comparator 156 goes low (returns) and through inverter 162, latch 142 Clock. NOTQ of latch 142 goes low, disabling the PRS clock. The Q of latch 142 goes high, selecting the second CODE word via the line selector. Thus, the pseudo-random sequence generator results in an equivalency, ie, stops one step ahead of the same number of points used in the battery unit 10 to encode the second CODE. The second electronic device CODE is selected, so that the sum predicts the next expected encoded data from the battery unit 10. When a second portion of the encoded data is received from the battery unit, it is compared to the output of adder 140 (generated as described above) and if the two codes are the same, or If the code provided by the battery unit is an authorization code, the output of comparator 156 will go high. Thus, latch 160 is clocked, transferring the high present at its D input to its Q, and the data received is valid, thus acknowledging the operation of electronic device 25. If a third four-bit word is received from battery unit 10, D-type latch 164 is clocked high therein. Latches 146 and 160 are reset via OR gate 166, preventing approval. This only occurs if an unauthorized user attempts to overcome the system. In this way, two authorization codes are sent from the battery charger 12 via the battery unit 10 to the electronic device, where both codes are acknowledged as valid and the device Is approved for use. Both codes prevent unauthorized users having both the battery unit and the electronic device from successfully interrogating the link between them and identifying the authorized code. The electronic device is therefore of value only to the thief until the battery is discharged and consumed. Once this occurs, if the thief has no knowledge of the code, recharging the battery is associated with the loss of its stored code, thus avoiding further use. Further, the code stored in the storage device in the battery unit is deleted. The invention has been described by way of example only, and modifications may be made to the above-described embodiments without departing from the scope of the invention.
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【要約の続き】
リティ・コードがバッテリ・ユニットに送信されるよう
に、修正されることが好ましい。────────────────────────────────────────────────── ───
[Continuation of summary]
Security code is sent to the battery unit.
It is preferable that this be corrected.