JP2000513815A - ディジタル回路を走査試験可能にする方法 - Google Patents

Abstract

(57)【要約】 ディジタル回路(102)の走査試験を可能にするために表現を変更する方法であって、走査可能にすべき多数のメモリー素子を選択するステップ(106)を含む。このステップにおいては、回路が冗長構成を含むか否かを決定する。直列接続冗長構成(200)の場合は、この構成のメモリー素子(214,216,218,220)を走査可能メモリー素子にすべきものとして選択する。これにより、この構成は、走査試験に際して、擬似入力が具えられ、冗長性が除去される。組合せ冗長構成(406)の場合は、この構成をこの回路の他の部分に接続するメモリー素子(404)が、走査可能メモリー素子にすべきものとして選択され、このようにして、構成の冗長性の拡大を防ぐ。

Description

【発明の詳細な説明】 ディジタル回路を走査試験可能にする方法 本発明は、１又は複数の組合せ用サブ回路及び１又は複数のメモリー素子から なるディジタル回路について、走査試験を可能にするためにディジタル回路の表 現を変更する方法に関し、この方法は、メモリー素子から走査可能にすべき多数 のメモリー素子を選択する選択ステップ、選択されたメモリー素子をそれぞれ走 査可能のメモリー素子で置き換える置換ステップ、及び、走査可能メモリー素子 を１又は複数の走査チェーンに接続する接続ステップを具える。 回路を試験する場合は、回路が製造上の欠陥に由来する論理的な欠陥を含むか 否かが決定される。例えばフリップフロップのようなメモリー素子を含まない組 合せ回路は、回路の入力に多数のテストパターンを印加し、回路の出力に観測さ れる応答を期待される応答と比較することによって試験される。テストパターン は、回路中の可能性のある論理的欠陥により、少なくとも一つのテストパターン について期待される応答から外れた結果が得られるように選択される。テストパ ターン及び対応する応答は、所定の回路について、いわゆる自動テストパターン 発生器により発生することができる。試験すべき回路がメモリー素子を含む場合 には、全ての可能な欠陥をカバーするテストパターンのセットを発生することが 困難になる。これは、このような回路の出力に現れる応答が、現在入力に印加さ れているテストパターンによるものばかりではなく、メモリー素子の現在の内容 にもよるからである。このような回路のためのテストパターンは、いわゆるシー ケンシャルテストパターン発生器によって発生される。この発生器は、膨大な計 算量を必要とすることが知られている。この問題は、メモリー素子に通常機能モ ードに加えて走査モードを与える走査試験の方法によって解決される。走査モー ドにおいては、これらの走査可能メモリー素子が、回路の走査入力及び走査出力 に接続されている１又は複数の走査チェーンを形成し、それを通して、そのチェ ーン中に及びそのチェーンから、パターンをシフトすることができる。メモリー 素子を通して所望の入力値を回路に印加できるので、走査可能メモリー素子を回 路に対する擬似入力と見ることができる。同様に走査可能メモリー素子を擬似出 力と見ることができる。所定の回路について、全てのメモリー素子がそれぞれ走 査可能メモリー素子で置き換えられる場合、その結果の回路は、試験については 組合せ回路と見なすことができる。従って、一つの組合せ回路に対すると同様の 方法により、元の一次入力及び走査可能メモリーに適用されるべき回路について 全ての論理的欠陥をカバーするテストパターンを発生することができる。 回路の走査試験は、以下のステップを含む。 −メモリー素子を走査モードに設定するステップ、 −対応するメモリー素子が所望の値を受取るように、走査チェーンを通してパタ ーンをシフトするステップ、 −メモリー素子を機能モードに設定するステップ、 −選択された値を一次入力に印加し、回路中で一つのステップを実行し、一次入 力及びメモリー素子の値に基づいて応答を形成し、且つ、一次出力の応答を観測 するステップ、 −メモリー素子を走査モードに設定するステップ、 −走査チェーンからパターンをシフトし、メモリー素子中で形成される応答を観 測するステップ。 回路のメモリー素子をそれぞれ走査可能メモリー素子で置き換えることは、そ の結果の回路は組合せ回路であり、そのためのテストパターンはコンビネーショ ン自動テストパターン発生器によって発生することができるという利点をもたら す。しかしながら、走査試験はなお多くのコストを含む。即ち、 −走査可能メモリー素子は、通常のメモリー素子に比較して、集積回路上でより 多くのシリコン面積を必要とし、 −走査可能メモリー素子は、他の走査可能素子への接続のため及び走査可能メモ リー素子を走査モードに設定する走査制御のための追加の接続線を必要とし、 −走査可能メモリー素子は、追加の走査機能により、効率が低下し、更に −走査可能メモリー素子を含む走査チェーンが、複数の走査チェーンを用いる場 合であっても、一般的に非常に長く、これが、走査チェーンの中へ及び走査チェ ーンからパターンをシフトさせるための試験サイクルの数を大きくする原因にな る。 これらのコストを減らすため、回路のメモリー素子の一部分を走査回路メモリ ー素子で置き換える走査試験方法が開発されてきた。これは、元の回路について の場合に比較して、変更された回路についてのテストパターンを発生させること がより容易であるという利点を有する。これらの方法は不完全走査又は部分的走 査と呼ばれる。このような部分的走査方法は、論文「The BALLAST Methodology for Structured Partial Scan Design」(Rajesh Gupta，Rajiv Gupta及びMelvin A.Breuer,IEEE Transaction on Computers第39巻第４号第538-544頁、1990年4 月)に記載されている。元の直列接続回路がシーケンシャル自動テストパターン 発生器を必要としていたのに対し、この既知の方法においては、走査可能にする メモリー素子の選択が、変更された回路についてのテストパターンをコンビネー ション自動パターン発生器で発生できるように行われる。これは、回路の各方向 指示サイクルに少なくとも一つの走査可能メモリー素子を含むような方法で、走 査可能にするメモリー素子を選択することによって行われる。更に、この既知の 方法においては、走査可能にされないメモリー素子は、組合せサブ回路と共に、 平衡構成を形成する。この平衡構成のためのテストパターンは比較的容易に発生 することができる。既知の方法においては、テストパターンは、元の変更なしの 回路について理想的なシーケンシャル自動テストパターン発生器によって達成さ れる欠陥発見範囲と同一の欠陥発見範囲を持つように、コンビネーション自動テ ストパターン発生器で発生される。 本発明の目的は、既知の方法より良い欠陥発見範囲を有する種類の方法を提供 することにある。この目的は、本発明により、選択ステップが、更に、ディジタ ル回路が相互に等しい数のメモリー素子を有する少なくとも二つの再収束パスを 含む平衡再収束構成を含むか否かを決定し、存在する場合は、更に、続いて、平 衡再収束構成に基づいて、メモリー素子から他の走査可能にすべきメモリー素子 を選択する選択サブステップを含むことを特徴とする方法によって達成される。 再収束構成は、同一のソースから出る二つの信号パスを含む。二つの信号パスが 再収束する場合、即ち、再度結合される場合は、それぞれのパスからの信号を独 立に制御することはできない。この結果、これらの信号はいかなる組合せ値をも 与えることができない。欠陥を検出するためには各パスからのそれぞれの信号が 不可の値を与るべきであるとすると、この欠陥を検出することができない。そこ で、本発明によれば、メモリー素子を、信号値に対して全ての制御を行う走査可 能の状態にすることによって欠陥を検出できるようにし、欠陥発見範囲を増加さ せた。 本発明による方法の一つの実施例が請求項２に記載されている。この構成にお いては、それぞれ共通入力から始まり或る共通出力で終わる二つの再収束信号パ スが同数のメモリー素子を含む。この場合、出力値は両信号パスによって定めら れる。信号パスは同一入力から始まっているので、パスの終端における信号はい かなる値も与えられない。これは、欠陥の検出のためには信号パスの終端におい て信号値の組合せを発生することが必要であるにもかかわらず、これが不可能で あり、このような欠陥の発生を検出できないことを意味する。二つのパスのうち の一つのパスのメモリーを走査可能にすることにより、試験モードでパスからの 結果を個々に制御でき且つ所望の信号値を発生できるので、このような欠陥を検 出できるようになり、従って欠陥発見範囲を改善できる。 本発明による方法の一つの実施例が請求項３に記載されている。直列接続冗長 構成を持つ再収束信号パスを有する構成に限定することにより、より少ないメモ リー素子を走査可能にするだけで、欠陥発見範囲を増すという利点を保持するこ とができる。走査可能のメモリー素子を少なくすることは、走査チェーンが短く なるので、ディジタル回路のコストの減少及び走査試験の実行時間の短縮を意味 する。 本発明による方法の一つの実施例が請求項４に記載されている。メモリー素子 が走査可能の組合せサブ回路に信号を供給することにより、及び／又は、メモリ ー素子が走査可能の組合せサブ回路により信号を供給されるようにすることによ って、再収束信号パスを有する組合せサブ回路の欠陥発見範囲に対する負の影響 即ち、任意の信号値を通すことが不可能になる影響の拡がりを阻止することがで きる。これはこれらの点に対する完全制御を可能にし、前段及び／又は後段のサ ブ回路が組合せサブ回路によって影響されない。この影響が拡がると回路中の欠 陥の検出の可能性が少なくなり、この影響を阻止することにより欠陥発見範囲を 改善できる。 本発明による方法の一つの実施例が請求項５に記載されている。冗長構成を含 む再収束信号パスを有するサブ回路に限定することにより、より少ないメモリー 素子を走査可能にするだけで欠陥発見範囲を増すという利点を保持することがで きる。走査可能のメモリー素子を少なくすることは、走査チェーンが短くなるこ とにより、ディジタル回路のコストが減少し、走査試験の実行時間が短縮される ことを意味する。 本発明の目的は、これに代わり、選択ステップが、更に、ディジタル回路が冗 長構成を含むか否かを決定し、存在する場合は、続いて、冗長構成に基づいてメ モリー素子から他の走査可能にすべきメモリー素子を選択する選択サブステップ を含むことを特徴とする本発明の方法によって達成される。このようなメモリー 素子を走査可能にすることにより、冗長構成がマスクするために検出できなかっ たグループの欠陥の発生を検出することができる。これにより、既知の方法に比 較して欠陥発見範囲が改善された方法になる。ディジタル回路の冗長構成により 、或るグループのうちの特定の一つに欠陥が発生してもディジタル回路の論理的 動作が正しく行われるようになる。ディジタル回路が正常に論理的動作を行うと はいえ、製造工程及び製品の品質の観点から、このようなエラーを検出すること は重要である。このようなエラーの発生は製造工程の欠陥による可能性があり、 このような場合、これを検出してその工程を正常の動作に戻すように制御するこ とが重要である。更に、このようなエラーの発生は、ディジタル回路に対して望 ましくない影響、即ち、漏洩電流が大きくなる原因となる可能性がある。この場 合は、ディジタル回路は正常な論理的動作を行うが低品質である。 本発明の他の有利な実施例が他の従属請求項に記載されている。 本発明及びそれに付随する利点が、実施例及び添付図面の説明により、更に明 らかになろう。 図１は、本発明による方法の概要を説明する図である。 図２は、直列接続冗長構成の例を示す図である。 図３は、非冗長構成の二つの再収束信号パスを有する構成の例を示す図である 。 図４は、組合せ冗長構成サブ回路を有するディジタル回路の部分を示す図であ る。 図５は、組合せ冗長構成サブ回路を有するディジタル回路の部分の他の例を示 す図である。 図６は、組合せ冗長構成サブ回路の二つの例を示す図である。 図７は、非平衡再収束構成の例を示す図である。 図１は本発明による方法の概要を説明する図である。方法100は、入力として ディジタル回路102の表現を用い、これを多数のステップにより表現104に変換す る。後者の表現は後のディジタル回路の製造のための基礎として用いられる。表 現102は、通常は合成ソフトウェア又は同様のプログラムによって生成されるも のであり、適当なフォーマットで電子的に利用可能である。表現102は、後で製 造された回路を走査試験方法で試験可能にするために、種々のステップで変更さ れる。用語を簡単にするため、ディジタル回路及びその構成部分の表現に関して は、本明細書を通して、回路及びそれらの部分と表す。 ディジタル回路102は、例えばフリップフロップ又はラッチのような多数のメ モリー素子、及び、メモリー素子に接続された多数の組合せサブ回路を含む。方 法100は、製造された回路に対するいわゆる部分的走査試験を可能にするために 回路を変更し、走査可能にすべきメモリー素子を選択するためのステップ106を 含む。ステップ108では、選択されたこれらのメモリー素子が他の等価の走査可 能のメモリー素子で置き換えられる。ステップ110では、走査可能メモリー素子 が１又は複数の走査チェーンにまとめて接続される。その後のテストパターンの 発生においては、走査可能にされないメモリー素子は、単に遅延なしのバッファ として取扱われる。この方法を種々のステップに構成することは本発明の原理を 説明するために行われる。この方法を実行するための実際のプログラムでは、或 る複数のステップを組合せることができ、更に図１に図示されていない細部のサ ブステップを必要とする場合がある。 図２は直列接続冗長構成の例を示す図である。パス202はこの構成の入力204か ら始まり、ＡＮＤゲート208の入力206で終わる。パス210は同様に入力204から始 まり、ＡＮＤゲート208の入力212で終わる。パス202は、メモリー素子214及び21 6を含み、パス210は、メモリー素子218及び220、及びインバータ 222を含む。この例２では、両パスとも同数の直列接続のメモリー素子を含み、 従って独立には動作しないものである。その結果は、‘０’及び‘１’の全ての 組合せをＡＮＤゲート208の入力に印加することはできないということである。 図２に関する真値表は、 ２０６ ２１２ ２０４ （ｔ＝２） （ｔ＝０） ０ ０ ？ ０ １ ０ １ ０ １ １ １ ？ である。 二つの‘０’の組合せ及び二つの‘１’の組合せは実現されない。検出するた めにこれらの組合せが必要である欠陥は検出できない。そこで本発明によれば、 一つのパスの中の一つのメモリー素子が選択され、走査可能メモリー素子によっ て置き換えられる。走査試験においては、次に、それぞれのパスが走査チェーン を介して方向指示制御の下に置かれ、二つのパスはそれらの動作に関してもはや 従属関係にはなくなる。ＡＮＤゲートの入力に各々の所望の値を発生することが でき、以前は検出不可能の欠陥をいまや検出することができる。 直列接続冗長構成は一般的に、回路中の各点で信号値を完全に制御することが 困難であるという問題を生じる。これは、走査試験により全ての欠陥を検出でき るのではないことを意味する。本発明による方法は、ディジタル回路が図２に示 した種類の直列接続冗長構成を含むか否かを決定する。そのような構成が存在す る場合は、相互に冗長パスになっているパスの一つにある一つのメモリー素子を 走査可能にする。その結果、より多くの欠陥を検出できるようになり、従って走 査試験の欠陥発見範囲が増す。 一つの構成が真に冗長構成であるか否かを決定するためには大きな計算量を必 要とする。本発明の一つの実施例においては、真の直列接続冗長構成についての サーチは行わず、代わりに再収束信号パスを含む構成についてのサーチを行う。 これは、二つの信号パスが共通の入力から始まり、他の位置における共通の出力 で結合される構成である。このような構成が見出された場合及びそのパスが同数 の直列接続メモリー素子を有する場合は、この構成は、直列接続冗長構成に関与 しており、一つのメモリー素子が走査可能にされるものとして取扱われる。これ らの再収束信号パスを持つ構成についてのサーチの結果には、全ての冗長構成及 び潜在的な若干の非冗長構成が含まれる。図３は非冗長構成の二つの再収束信号 パスを有する構成の例を示す図である。この構成は図２の構成200と同様である が、パス202がここではＯＲゲート302を含む。このＯＲゲート302は、入力の一 つによりディジタル回路の他の部分からの信号を受取る。これは、両信号パスが 相互に独立に動作するようにしたもので、直列接続冗長ではない構成である。こ の特別な実施例においては、厳密には必要ではなく且つ欠陥発見範囲を増加させ ることはないが、一つのメモリー素子が走査可能とされる。これは、直列接続冗 長構成についてのより複雑で且つ時間のかかるサーチに代えて、より簡単で且つ 再収束構成に対するサーチを容易にするために役立つ。実際には、僅か数個のメ モリー素子を無駄に走査可能にするだけで、多くの型のディジタル回路について 、より簡単なサーチによって多くのサーチ時間が減少することが見出された。 図４は組合せ冗長構成サブ回路を有するディジタル回路の部分を示す図である 。このディジタル回路は第１組合せサブ回路402を含み、第１組合せサブ回路402 は、その信号をメモリー素子404を介して第２組合せサブ回路406に供給する。 この例においては、サブ回路406は二つの再収束矢印によって代表される冗長サ ブ回路である。図２の冗長構成と比較すると、冗長サブ回路406はメモリー素子 を全く含んでおらず、一部のメモリー素子を走査可能にすることによってその冗 長性を除去することができない。冗長性は、このサブ回路が各信号値を入力408 から出力410へ送ることができないという状態を生じさせることがある。この状 態の簡単な例が図６に示されている。走査試験の際にサブ回路402によってメモ リー素子404中に応答が発生され、且つこの応答がサブ回路406の冗長性のために それによって送ることができない場合は、サブ回路402中の欠陥の存在はマスク されることになる。従って、除去することができないサブ回路406の冗長性の影 響はそのサブ回路に限定されず、前段のサブ回路402に拡がる。ここで、本発明 の実施例によれば、この影響拡大の問題は、メモリー素子404を走査可能にす ることによって解決される。このようにすることにより、サブ回路402の応答は 走査チェーン中に捕捉され、走査チェーンからシフトさせることによって外部か ら観測できる。従来は検出できなかったサブ回路402中の欠陥は、いまや検出で きるようになり、走査試験の欠陥発見範囲が増加した。 組合せサブ回路が冗長構成か否かを決定することは、比較的大きい計算量を必 要とする。従って、上述したと同様の理由により、本発明の実施例においては、 ディジタル回路が共通入力から共通出力への再収束信号パスを有する組合せサブ 回路を含むか否かを決定する。このような再収束信号パスを有するサブ回路が見 出された場合、このサブ回路は冗長構成のサブ回路として取扱われ、前段にメモ リー素子が存在する場合はこれが走査可能にするものとして選択される。このよ うなサブ回路が冗長構成ではない場合に、必要ではないにもかかわらず、それぞ れのメモリー素子が走査可能にされる場合がある。しかしながら、再収束信号パ スに対するより簡単なサーチによってサーチ時間がより短くなることの利点は、 メモリー素子を走査可能メモリー素子で置き換えるための若干の追加のコストに 優る。 図５は組合せ冗長構成サブ回路を有するディジタル回路の部分の他の例を示す 図である。この例は図４の例と同様であるが、ここでは冗長組合せサブ回路502 がメモリー素子504を介して他のサブ回路506に接続される。サブ回路506中の或 る欠陥の検出のために冗長構成のサブ回路502を経て送ることができない信号値 が必要である場合は、このような欠陥は検出できない。これは、メモリー素子50 4を走査可能にすることによって解決される。これは、必要な信号値を走査チェ ーンを介してシフトする可能性を与える。従って、このような欠陥が検出可能に なり、欠陥発見範囲が増加した。上述したと同様に、冗長構成の組合せサブ回路 のサーチの代わりに、サーチは二つの再収束信号パスについて行うことができる 。 図６は組合せ冗長構成サブ回路の二つの例を示す図である。第１の例において は、二つの信号パスが入力602から始まりＡＮＤゲート604のそれぞれの入力で終 わる。一つの信号パスがインバータ606を含む。入力602が‘０’又は‘１’のい ずれを受取った場合も、ＡＮＤゲート604の出力は常に‘０’である。第２ の例においては、二つの信号パスが入力608から始まりＯＲゲート610のそれぞれ の入力で終わる。一つの信号パスがインバータ612を含む。入力608が‘０’又は ‘１’のいずれを受取った場合も、ＯＲゲート610の出力は常に‘１’である。 これらの例は極めて簡単であり原理の説明が容易であるが、実際には、更に複雑 な冗長構成のサブ回路が存在する。 本発明の実施例によれば、方向指示されたフィードバックサイクルについて、 ディジタル回路がメモリー素子と共にサーチされる。次に、選択ステップが、各 々のフィードバックサイクルが少なくとも一つの走査可能メモリー素子を含む方 法により、走査可能にするメモリー素子を選択する。走査試験のために、次に、 フィードバックがディジタル回路から除去され、コンビネーションパターン発生 器で回路についてのテストパターンが発生される。 図７は非平衡再収束構成の例を示す図である。パス702はこの構成の入力704か ら始まりＡＮＤゲート708の入力706で終わる。パス710は同様に入力704から始ま りＡＮＤゲート708の入力712で終わる。パス702はメモリー素子714及び716を含 み、パス710はメモリー素子718を含む。図２の構成200との相違は二つのパスが 同数の直列接続メモリー素子を含まず、従って、それらの動作は独立である点で ある。この結果、‘０’及び‘１’の全ての組合せを、ＡＮＤゲート708の入力 に印加できる。図７に関する真値表は、 ７０６ ７１２ ７０４ （ｔ＝２） （ｔ＝０） （ｔ＝１） ０ ０ ０ １ ０ １ ０ ０ １ ０ １ １ １ １ １ ０ である。 従って、構成700のメモリー素子を走査可能メモリー素子で置き換える必要は ないように見える。前述したように、走査可能になっていないメモリー素子は、 走査試験処理の残部であり、単純な遅延なしのバッファとして取扱われる。メモ リー素子がこのようなバッファで置き換えられる場合は、構成700は組合せ冗長 構成になる。これは、或る欠陥がもはや検出されないことを意味する。この問題 を除去するために、一つのメモリー素子を走査可能にし、これにより冗長構成を 除去する。これにより、本発明の実施例においては、ディジタル回路が非平衡再 収束構成を含むか否かを決定し、存在する場合は、この構成のメモリー素子を走 査可能なメモリー素子で置き換える。 ディジタル回路における冗長構成は、回路の開発のためのツールの使用による 場合がある。複雑な状態においては、ツールが冗長構成を認識しそのような構成 を除去することができない場合がある。このように、実際には複雑なディジタル 回路は大量の冗長構成を含んでいるので、本発明による方法が、このような回路 の走査試験のための欠陥発見範囲を改善する。

Claims (1)

1. 【特許請求の範囲】 １．１又は複数の組合せ用サブ回路及び１又は複数のメモリー素子からなるディ ジタル回路について、走査試験を可能にするためにディジタル回路の表現を変 更する方法であって、 メモリー素子から走査可能にすべき多数のメモリー素子を選択する選択ステ ップ、 選択されたメモリー素子をそれぞれ走査可能のメモリー素子で置き換える置 換ステップ、及び 走査可能メモリー素子を１又は複数の走査チェーンに接続する接続ステップ を具える方法において、 選択ステップが、更に、ディジタル回路が相互に等しい数のメモリー素子を 有する少なくとも二つの再収束パスを含む平衡再収束構成を含むか否かを決定 し、存在する場合は、更に、続いて、平衡再収束構成に基づいて、メモリー素 子から他の走査可能にすべきメモリー素子を選択する選択サブステップを含む ことを特徴とする方法。 ２．選択サブステップが、回路が各々少なくとも一つのメモリー素子を含み平衡 再収束構成の一つの入力から平衡再収束構成の一つの出力へのパスである二つ の平衡再収束信号パスを含むか否かを決定すること、及び、続いてパス中のメ モリー素子から走査可能にすべき他のメモリー素子を選択することを含む請求 項１に記載の方法。 ３．選択サブステップが、回路が各々少なくとも一つのメモリー素子を含む二つ の相互冗長パスを含む直列接続冗長構成を含むか否かを決定すること、及び、 続いてパス中のメモリー素子から走査可能にすべき他のメモリー素子を選択す ることを含む請求項２に記載の方法。 ４．選択サブステップが、ディジタル回路が組合せ冗長サブ回路の一つの入力か ら組合せ冗長サブ回路の一つの出力への再収束信号パスを二つ有する組合せサ ブ回路を含むか否かを決定すること、及び、続いて組合せ冗長サブ回路に接続 されたメモリー素子から走査可能にすべき他のメモリー素子を選択することを 含む請求項１に記載の方法。 ５．選択サブステップが、ディジタル回路が二つの相互冗長パスを含む組合せ冗 長サブ回路を含むか否かを決定すること、及び、続いて組合せ冗長サブ回路に 接続されたメモリー素子から走査可能にすべき他のメモリー素子を選択するこ とを含む請求項４に記載の方法。 ６．選択サブステップが、ディジタル回路が方向指示サイクルを含むか否かを決 定すること、及び、このサイクルが存在する場合に、方向指示サイクル中のメ モリー素子から走査可能にすべき他のメモリー素子を選択することを含む請求 項１に記載の方法。 ７．選択サブステップが、ディジタル回路が非平衡再収束構成を含むか否かを決 定すること、及び、この構成が存在する場合に、非平衡再収束構成中のメモリ ー素子から走査可能にすべき他のメモリー素子を選択することを含む請求項１ に記載の方法。 ８．１又は複数の組合せ用サブ回路及び１又は複数のメモリー素子からなるディ ジタル回路について、走査試験を可能にするためにディジタル回路の表現を変 更する方法であって、 メモリー素子から走査可能にすべき多数のメモリー素子を選択する選択ステ ップ、 選択されたメモリー素子をそれぞれ走査可能のメモリー素子で置き換える置 換ステップ、及び 走査可能メモリー素子を１又は複数の走査チェーンに接続する接続ステップ を具える方法において、 選択ステップが、更に、ディジタル回路が冗長構成を含むか否かを決定し、 存在する場合は、更に、続いて、冗長構成に基づいて、メモリー素子から他の 走査可能にすべきメモリー素子を選択する選択サブステップを含むことを特徴 とする方法。 ９．選択サブステップが、回路が各々少なくとも一つのメモリー素子を含む二つ の相互冗長パスを含む直列接続冗長構成を含むか否かを決定すること、及び、 続いてパス中のメモリー素子から走査可能にすべき他のメモリー素子を選択す ることを含む請求項８に記載の方法。 10．選択サブステップが、ディジタル回路が二つの相互冗長パスを含む組合せ冗 長サブ回路を含むか否かを決定すること、及び、続いて組合せ冗長サブ回路に 接続されたメモリー素子から走査可能にすべき他のメモリー素子を選択するこ とを含む請求項８に記載の方法。