JP2000507068A

JP2000507068A - Transmission system and recording system with simplified symbol detector

Info

Publication number: JP2000507068A
Application number: JP10527488A
Authority: JP
Inventors: デンエンデンヘイスベルトヨセフファン
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1996-02-01
Filing date: 1997-12-08
Publication date: 2000-06-06
Anticipated expiration: 2017-01-30
Also published as: JP2919612B2

Abstract

(57)【要約】伝送系もしくは記録系では、受信信号の品質を示す品質尺度を用いた検出器（１６，３０）が用いられる。従来の系と対照して区別すると、その品質尺度は、入力信号における変移位置の正常位置からのずれを含んでいる。この種の品質尺度を用いる利点は、品質を決定するのに必要な情報が、クロック再生に必要なＰＬＬ（位相ロック・ループ）（３４）ですでに用いられていることである。 (57) [Summary] In a transmission system or a recording system, a detector (16, 30) using a quality measure indicating the quality of a received signal is used. When distinguished in contrast to conventional systems, the quality measure includes the deviation of the transition position from the normal position in the input signal. The advantage of using this kind of quality measure is that the information needed to determine the quality is already used in the PLL (phase locked loop) (34) needed for clock recovery.

Description

【発明の詳細な説明】簡単化したシンボル検出器を有する伝送系および記録系本発明は、入力信号の品質尺度を決定するための品質尺度決定手段を備えて、再構成シンボルを入力信号および品質尺度から取出すように構成配置された検出器を備えた受信機に伝送チャネルを介してディジタル・シンボルを伝送する送信機を備えた伝送系に関するものである。本発明は、受信機、記録系、検出器および検出方法に関するものでもある。冒頭に述べた種類の伝送系は、国際特許出願公開公報ＷＯ９６／１３９０５から知られている。かかる伝送系は、例えば、公衆電話回線網を介してディジタル・シンボルを伝送し、電話交換局間で多重信号を伝送し、あるいは、自動車電話系でディジタル信号を伝送するのに用いられる。また、かかる記録系は、磁気テープもしくはハードディスクやフロッピーディスクのような磁気ディスクを用いたディジタル・シンボルの記録再生に用いられる。かかる記録系は、ＣＤ，ＣＤ−ＲＯＭあるいはＤＶＤ（ディジタル・ビデオ・ディスク）などの光学的もしくは光磁気ディスクとともに用いることもある。伝送チャネルを介して源シンボルを伝送し、もしくは、記録媒体に源シンボルを記録するためには、かかる源シンボルは、屡々、符号化シンボルに変換される。符号化の可能な目的は、特定の要件に適合した周波数スペクトルを有する一連の符号化シンボルを表わす信号を得ることにある。かかる要件の一つは、例えば、屡々用いられる幾多の伝送チャネルもしくは記録媒体は直流成分を伝送し得ないので、直流成分の欠除である。符号化の使用の他の理由は、伝送エラーの訂正の可能性である。従来周知の伝送系では、順次のシンボル毎にシンボル値について決定を行なう検出器が用いられる。その検出器の信頼性を増大させるために、その検出器は、伝送エラーを検出するエラー検出手段を備えている。その検出器は、また、検出したシンボルに組合わされた品質尺度に基づいて最も信頼し得ぬシンボルの値を訂正するためのエラー訂正手段も備えている。従来周知の伝送系では、かかる品質尺度は、シンボル値について決定が行なわれる時点においてアナログ信号値から取出される。品質尺度の決定に対するアナログ信号値の使用は、そのアナログ信号値を決定し、もしくは、蓄積するのに余分のハードウエアを必要とする。本発明の目的は、上述した余分のハードウエアを必要としない、冒頭に述べた種類の伝送系を提供することにある。そのために、本発明による伝送系は、伝送チャネルから受信した信号における変移位置から品質尺度を決定するように品質尺度決定手段を構成配置したことを特徴とする。本発明は、妨害信号は、決定時点における信号のアナログ値の変化を起こすのみならず、その信号の変移の位置にも変化を起こさせる、という認識に基づいたものである。変移の位置に対する尺度は、かかる伝送系には常時存在すべきクロック再生回路における位相検出器から極めて容易に得られる。入力信号における各シンボル毎に品質尺度を決定する必要はないことが判っている。変移が存在する場合には、品質尺度が決定される。シンボル毎に変移を有する符号が用いられる場合には、各シンボル毎に品質信号が用いられ、ビタービ検出器の使用が許される。かかる符号は、例えば、マンチェスタ符号である。本発明の実施例は、正常位置より遅れた位置を有する最新の変移を蓄積するとともに、正常位置より進んだ位置を有する最新の変移を蓄積するように前記品質尺度決定手段を構成配置したことを特徴とする。最新の変移に対応する位相エラーの位置を蓄積することのみにより、伝送系は、エラー訂正確率を低下させずに実質的に簡単化される。本発明は、つぎの添付図面を参照して説明される。図１は、本発明を適用し得る伝送系を示すブロック線図である。図２は、本発明を適用し得る記録系を示すブロック線図である。図３は、図１による伝送系もしくは図２による記録系で使用するための検出器を示すブロック線図である。図４は、実際の入力信号およびｄ＝１エラーの場合に対応するエラー信号を示す線図である。図５は、実際の入力信号およびｋ＝１１エラーの場合に対応するエラー信号を示す線図である。図６は、図３による検出器に用いるべき位相検出器３４の構成を示すブロック線図である。図７は、図３におけるエラー信号計算器４４の作用を行なうプログラマブル・プロセッサ用のプログラムを示すフローチャートである。図８は、図３におけるチェック・ユニット４０および訂正ユニット４２の作用を行なうプログラマブル・プロセッサ用のプログラムを示すフローチャートである。図１による伝送系においては、伝送すべきディジタル信号が送信機２のエンコーダ４に供給される。エンコーダ４の出力端は変調器６の入力端に接続してある。変調器６の出力端は送信機２の出力端を構成する。送信機２の出力端は、伝送媒体８を介し、受信機１０の入力端に接続してある。受信信号は、復調器１２の入力端に供給される。復調器１２の出力端は等化器１４の入力端に接続してある。等化器１４の出力端は検出器１６の入力端に接続してある。検出器１６の出力端には検出したシンボル群が現われる。エンコーダ４では、伝送すべきディジタル・シンボルが、エラー訂正符号を用いて符号化される。これは、例えば、リード・ソロモン符号のような旋回符号乃至ブロック符号である。また、いわゆる連鎖符号計画を用いることも考えられる。エンコーダ４の出力シンボルは、変調器６により搬送波を変調する。可能な変調方法は、例えば、ＱＰＳＫ、ＱＡＭもしくはＯＦＤＭである。被変調信号は、伝送媒体８を介し、受信機１０に伝送される。受信機１０では、受信信号が復調器１２により復調される。復調出力信号は、等化器により濾波されて、伝送媒体の帯域幅制限により生じたシンボル間干渉が消去される。検出器１６は、出力シンボルを等化出力信号から等化器１４の出力端に取出す。等化器１６の出力端には、受信機１０の出力シンボルが現われる。図２による記録系２０では、光学ディスクが読取りユニット２６により読出される。光学ディスクに書かれたデータは、コンパクト・ディスク標準に用いられるような８−１４ＥＦＭ符号化計画に従って符号化される。しかしながら、本発明は、ＤＶＤ（ディジタル・ビデオ・ディスク）標準に採用されるような８−１６ＥＦＭ＋符号化計画にも適用可能である。ＥＦＭ符号は、最小ランレングス（逆数値を有する連続ビット群により分離された同じ値を有する連続ビット群間の距離）３および最大ランレングス１１を有する。これは、本発明による系が、検出器を構成し直す必要なしにＥＦＭ信号とＥＦＭ＋信号とを処理し得るようにする。受信すべき符号の種類について検出器に知らせる必要さえなくなる。これは、ＥＦＭを用いる種々のＣＤ標準によるディスクと同様に、ＥＦＭ＋を用いるＤＶＤ標準によるディスクを演奏し得るようにしなければならないＤＶＤ演奏器には極めて有利である。本発明を用いないと、ＥＦＭとＥＦＭ＋とで別個の検出器が必要となる。読取りユニット２６の出力は、等化器２８で濾波されて、不所望のシンボル間干渉が消去される。等化器２８の出力信号は、検出器３０に加えられて、一連の検出出力シンボルを得る。検出器３０の作用は、さらに詳細に後述する。図３による検出器３０では、入力信号は、アナログ−ディジタル変換器３２に接続されている。アナログ−ディジタル変換器３２の出力端は、ディジタル位相ロック・ループ（ＰＬＬ）３４の入力端に接続されている。（未訂正の）再構成シンボルを運ぶディジタル・位相ロック・ループの第１出力端は、遅延ユニット３６の入力端およびエラー検出器３８の入力端に接続してある。位相ロック・ループ３４の入力信号の零交差の位置に対する尺度を運ぶＰＬＬ３４の第２出力端は、ここではエラー計算器４４とする、信頼性尺度決定手段に接続してある。エラー検出器３８の出力端は、エラー訂正手段４０の第１入力端に係合している。エラー計算器４４の出力端は、エラー訂正手段４０の第２入力端に接続してある。遅延ユニット３６の出力端は、エラー訂正手段４０の第３入力端に接続してある。エラー訂正手段４０の出力端には、（訂正済み）再構成シンボルが現われる。図３のアナログ−ディジタル変換器３２は、検出すべき信号のビット間隔をＴとした標本化周期３Ｔ／２で、等化器２８の出力端における信号を標本化する。標本化クロックは、ビットクロックに同期する必要はないが、自由走行発振器から取出し得ることが判る。位相ロック・ループ３４は、入力信号から、ビット間隔に等しい周期を有するディジタル・クロック信号を取出す。位相ロック・ループは、入力信号中に存在するシンボルの（予備）再構成も提供する。再構成ビット群は差分形式で表わされ、すなわち、「０」は位相検出器の入力端における信号の一定レベルを示し、「１」は位相検出器の入力端における信号の変化レベルを示す。位相検出器の第２出力端では、入力信号の実際の変移（零交差）の位置の、その変移に期待する位置からのずれを表わす信号が取出される。この位置ずれは、本発明による信頼性の尺度を決定するのに用いられる。本発明によれば、二つだけのエラー信号とそのそれぞれの位置の足跡を保持するのに十分である。使用したエラー信号は、零交差と直近の検出時点との間の距離を表わす。計算され、蓄積されるエラー信号には２種類がある。直近の検出時点を左側に有する零交差（検出時点が零交差より早い）が生ずる場合には、第１エラー信号「左エラー」が計算される。信号「左エラー」の値は、当該零交差と当該直近検出時点との間の距離に等しい。直近の検出時点を右側に有する零交差（検出時点が零交差より遅い）が生ずる場合には第２エラー信号「右エラー」が計算される。信号「右エラー」の値は、当該零交差と当該直近検出時点との間の距離に等しい。かかる２エラー信号の最新の更新時点に関する相対位置Ｄ１およびＤｒが蓄積される。かかるエラー信号は、エラーの場合に、最も起りそうな誤りシンボルを決定するのに用いることができる。かかるエラー信号は、位相ロック・ループ３４が提供する位相誤差から計算される。エラー検出器３８は、位相ロック・ループの出力端におけるビット群のランレングスが許容範囲内にあるか否かをチェックする。ＥＦＭ（もしくはＥＦＭ＋）の場合にランレングスが３より小さいと、エラー信号が生ずる。位相検出器の出力端における一連のビット群に連続「１１」もしくは「１０１」が検出されると、これが起る。ランクングスが１１に等しい場合には、エラーも検出される。位相検出器の出力端における一連のビット群に連続「１０００００００００００１」が検出されると、これが起る。エラー検出器３８は検出されたエラーの種類に関する信号をエラー訂正手段４０に送る。検出されたエラーの種類およびエラー計算器４４によって決定されたエラー信号から、最も信頼し得ないシンボルもしくはシンボル群が決定され、引続いて訂正される。位相検出器３４の出力端における一連のビット群が連続「１１」（ｄ＝１エラー）を含んでいる場合には、両ビットともに誤りである、と仮定する。同じ検出時点の近傍に２零交差があることをエラー信号が示した場合には、零交差が全く生じなかったものと仮定し、連続「１１」を反転させて訂正済みビット群を得る。かかる状態では、Ｄ₁およびＤｒの値は零に等しい。零交差相互間の距離がより大きい場合には、一方の「１」が右にシフトし、他方の「１」が左にシフトして、ランレングス条件に適合した連続「１００１」が得られるものとする。この状態では、Ｄ１およびＤｒの値の少なくとも一つは零とは異なってくる。位相検出器３４の出力端における一連のビット群が連続「１０１」（ｄ＝２エラー）を含んでいる場合には、「１」の一方が誤りであると仮定する。この場合には、二つの検出時点で分離された二つの零交差が存在する。この状態では、四つの場合が区分されなければならない。かかる四つの場合は、零交差の位置が直近の検出時点の前か後かによって異なる。つぎの表１では、かかる状態が対応するエラー尺度によって表わされている。両零交差がともに直近検出時点の前であれば、最もありそうな状態は、検出された第２の「１」が誤りであり、したがって、この１は右にシフトすべきである。これは、可能な２本の理想的入力信号ａおよびｂ（点線）と実際の入力信号（実線）とを示す図４のグラフ３１から判る。グラフ３１からは、入力信号における第１零交差と信号ａにおける第１零交差との間の距離Ｐは、入力信号における第２零交差と信号ｂにおける第２零交差との間の距離Ｑよりつねに大きいことが判る。妨害信号により、信号ｂの第２零交差は、入力信号の実際の零交差の位置までずれているようである。したがって、信号ｂは検出された系列の理想的な表現と見做され、訂正後のシンボル値は０１００１となる。両零交差がともに直近検出時点の後であれば、最もありそうな状態は、検出された第１の「１」が誤りであり、したがって、この１は左にシフトすべきである。これは、可能な２本の理想的入力信号ａおよびｂ（点線）と実際の入力信号（実線）とを再度示す図４のグラフ３３から判る。グラフ３３からは、入力信号における第１零交差と信号ａにおける第１零交差との間の距離Ｐは、入力信号における第２零交差と信号ｂにおける第２零交差との間の距離Ｑよりつねに小さいことが判る。妨害信号により、信号ａの第２零交差は、入力信号の実際の零交差の位置までずれているようである。したがって、信号ａは検出された系列の理想的表現と見做され、訂正後のシンボル値は１００１０となる。第１零交差が直近の零交差の前にあり、第２零交差が直近の零交差の後にある場合には、検出されたシンボルの両系列は可能である。両者間の決定は、信号左エラーと信号右エラーとの値に基づいている。左エラーが右エラーより小さい場合に、最もありそうな状態は、第１の「１」が誤りであり、したがって、この「１」は左にシフトすべきである。これは、図４のグラフ３５から判る。グラフ３５では、エラー信号左エラーがＬで示され、エラー信号右エラーがＲで示されている。グラフ３５からは、左エラー（Ｌ）が右エラー（Ｒ）より大きい場合には、信号ａの第１零交差と実際の入力信号の第１零交差との間の距離Ｐは、信号ｂの第２零交差と実際の入力信号の第２零交差との間の距離Ｑより大きいことが判る。この状態では、信号ｂは正しい系列のシンボル０１００１を表わしそうである。第１零交差が直近の零交差の前にあり、第２零交差が直近の零交差の後にある場合には、検出されたシンボルの両系列ともに可能である。両者間の決定は、信号左エラーと信号右エラーとの値に基づいている。左エラーが右エラーより小さい場合に最もありそうな状態は、第１の「１」が誤りであることであり、したがって、この「１」は左にシフトすべきである。そうでない場合に最もありそうな状態は、検出された第２の「１」が誤りであることであり、したがって、この「１」は右にシフトすべきである。これは、図５のグラフ３７から判る。グラフ３７では、エラー信号左エラーはＬで示され、エラー信号右エラーはＲで示されている。グラフ３７からは、左エラー（Ｌ）が右エラー（Ｒ）より大きい場合には、信号ａの第１零交差と実際の入力信号の第１零交差との間の距離Ｐは、信号ｂの第２零交差と実際の入力信号の第２零交差との間の距離Ｑより大きいことが判る。この状態では、信号ｂが正しい系列のシンボル０１００１を表わしそうである。位相検出器３４の出力端におけるビット群の系列が連続「０１０００００００００００１０」（ｋ＝１２エラー）を含んでいる場合はに、一方の「１」が誤った位置を占めているものと仮定する。この場合には、１２検出時点で分離された二つの零交差が存在する。再び四つの場合が区分されるべきである。かかる四つの場合は、零交差の位置が直近の検出時点より前か後かによって異なる。つぎの表２においては、かかる四つの場合が対応するエラー尺度によって表示されている。両方の零交差が直近の検出時点より前である場合に最もありそうな状態は、第１の「１」が誤りであることであり、したがって、この「１」は右にシフトすベきである。これは、実際の入力信号における第１零交差と信号ｂにおける第１零交差との間の距離Ｐが、実際の入力信号における第２の零交差と信号ａにおける第２の零交差との間の距離Ｑよりつねに小さいグラフ３９から判る。最もありそうな状態は、信号ｂにおける第１の零交差が（誤った）実際の位置までずれていることである。したがって、第１の零交差は右にシフトすべきである。両方の零交差が直近の検出時点より後である場合に最もありそうな状態は、検出された第２の「１」が誤りであることであり、したがって、この「１」は左にシフトすべきである。これは、実際の入力信号における第１の零交差と信号ｂにおける第１の零交差との間の距離Ｐが、実際の入力信号における第２の零交差と信号ａにおける第２の零交差との間の距離Ｑよりつねに大きいグラフ４１から判る。最もありそうな状態は、信号ａの第２の零交差がその（誤った）実際の位置までずれていることである。したがって、第２の零交差は左にシフトすべきである。第１の零交差が直近の零交差の後であり、第２の零交差が直近の零交差の前である場合には、検出されたシンボルの両系列が可能となる。両者間の決定は、信号左エラーおよび右エラーの値に基づいている。左エラーが右エラーより小さい場合に最もありそうな状態は、検出された第１の「１」が誤りであることであり、したがって、この零交差は右にシフトすべきである。図５のグラフ４３では、エラー信号左エラーがＬで示され、エラー信号右エラーがＲで示されている。グラフ４３からは、左エラー（Ｌ）が右エラー（Ｒ）より大きい場合には、信号ｂにおける第１の零交差と実際の入力信号における第１の零交差との間の距離Ｐが、信号ａにおける第２の零交差と実際の入力信号における第２の零交差との間の距離Ｑより小さいことが判る。この状態では、信号ｂが正しい系列のシンボル０１０００００００００００１を表わしそうである。第１の零交差が直近の零交差の前であり、第２の零交差が直近の零交差の後である場合にも、検出したシンボルの両系列が可能となる。両者間の決定は、信号左エラーおよび右エラーの値に基づいている。左エラーが右エラーより小さい場合に最もありそうな状態は、第２の「１」が誤りであることであり、したがって、この「１」は左シフトすべきである。そうでない場合に最もありそうな状態は、検出した第１の「１」が誤りであることであり、したがって、この零交差は右にシフトすべきである。図５のグラフ４５では、エラー信号左エラーがＬで示され、エラー信号右エラーがＲで示されている。グラフ４５からは、左エラー（Ｌ）が右エラーは（Ｒ）より大きい場合には、信号ｂにおける第１零交差と実際の入力信号における第１零交差との間の距離Ｐが、信号ａにおける第２零交差と実際の入力信号における第２零交差との間の距離Ｑより小さいことが変わる。この状態では、信号ｂが正しい系列のシンボル１０００００００００００１０を表わす。訂正手段４０では、位相検出器から受信したビット系列が上述したようにして訂正される。この訂正は、訂正系列を用いてＥＸＯＲ動作を行なうことによって達成される。図６による位相ロック・ループ３４では、位相ロック・ループの入力端が、遅延ユニット５０の第１入力端、補間器５２の第１入力端およびビット検出器６２の第１入力端に接続されている。遅延ユニット５０の出力端は、補間器５２の第２入力端に接続してある。補間器５２の第１出力端は、乗算器５４の第１入力端に接続してあり、出力信号ＣＲＯＳＳを運ぶ補間器５２の第２出力端は、ビット検出器６２の第２入力端に接続してある。乗算器５４の出力端は、加算器５５の第１入力端に接続してある。信号ＰＨＡＳＥを運ぶ加算器５５の出力端は、ビット検出器６２の第３入力端、位相検出器３４の出力端およびフィルタ６０の入力端に接続してある。フィルタ６０の出力端は、乗算器５４の第２入力端および加算器５６の第１入力端に接続してある。加算器５６の出力端は、加算器５５の第２入力端および遅延ユニット５８の入力端に接続してある。遅延ユニット５８の出力信号ＤＴＯを運ぶ出力端は、ビット検出器６２の第４入力端に接続してある。ディジタル位相ロック・ループ４３は、加算器５６および遅延ユニット５８を備えたディジタル発振器を用いている。加算器５６の入力端における信号は、そのディジタル発振器の周波数を表わす。各標本時点では、ディジタル発振器の位相がその周波数に対応した値だけ進んでいる。その周波数の値は、フィルタ６０により、実際の零交差とその零交差の正常位置との差に対応する位相誤差から取出される。フィルタ６０は、比例路と積分路との組合わせを備えている。フィルタ６０の伝達関数Ｈ（ｚ）は、ｚ／（ｚ−１）に等しい。位相検出器は、遅延ユニット５０と補間者５２との組合わせを備えている。位相ロック・ループ３４の入力信号は、Ｔをビット周期とした４／（３Ｔ）の周波数を有する自由走行クロック信号によって標本化される。補間器５２は、入力信号の連続２標本の符号を比較することにより、入力信号に零交差が存在するか否かを決定する。かかる零交差が生じた場合には、補間器５２は、信号ＣＲＯＳＳをビット検出器６２に向けて発生させる。補間器５２は、つぎの式（１）に従い、零交差の位置に対する尺度ＺＥＲＯを決定する。この式（１）において、Ｓ₁は零交差より前の入力標本の値であり、Ｓ₂は零交差より後の入力標本の値である。信号ＺＥＲＯは、０と１との間の値を有する。信号ＺＥＲＯには、正規化するために周波数を乗算する。この乗算は、乗算器５４で行なわれる。引続き、加算器５６の出力信号が乗算器５４の出力信号に加算されて、零交差の正常値からの距離に対する尺度となる位相誤差信号ＰＨＡＳＥを得る。この位相誤差信号ＰＨＡＳＥは、２の補数様式で表わされる。この位相誤差信号は、ディジタル発振器に対する制御信号を取出すのに用いられる。そのディジタル制御発振器は、入力信号の零交差の平均的位置において位相誤差が零に等しくなるようにして制御される。その周波数は、平均して、ビット周期毎に一回ディジタル発振器がオーバーフローするような値を有している。この（仮想の）オーバーフローは、決定時点でおこる。このオーバーフローは、標本が必ずしも正確に決定時点で現われないのであるから、仮想のものである。ビット検出器６２は、現下の標本の符号、零交差の存在を示す信号ＣＲＯＳＳ、位相誤差信号ＰＨＡＳＥ、並びに、加算器５６およびメモリ要素５８を備えたディジタル発振器の実際の出力信号ＤＴＯから現下のビットの値を決定する。このビット検出器６２は、（仮想の）決定時点における入力信号の符号を決定するように構成配置されている。まず、２標本間に決定時点が存在するか否か、を確立すべきである。これは、２標本間で信号ＤＴＯの最有意ビットが「０」から「１」に変るか否かを験すことにより決定することができる。当該最有意ビット（ＭＳＢ）が「１」から「０」に変わる状態を除き、４／（３Ｔ）の標本率でこれはつねに実現される。したがって、ビット検出器６２の出力信号は、古いＭＳＢ値が「１」に等しく、新たなＭＳＢ値が「０」に等しい場合にのみ妨げられる。零交差が（仮想の）検出時点より後に起った場合には、出力端まで通過すべきビット値は入力信号の符号に等しく、零交差が（仮想の）検出時点より前に起った場合には、出力端まで通過すべきビット値は入力信号の符号の反転値となる。これは、零交差の位置を示す位相誤差信号ＰＨＡＳＥから容易に決定される。一般に、（２の補数様式の）信号ＰＨＡＳＥが負であれば、零交差は検出時点より前に起り、信号ＰＨＡＳＥが正であれば、零交差は検出時点より後に起る。ディジタル発振器の（仮想の）オーバーフローが起った場合には用心しなければならない。かかる状態では、ディジタル発振器（ＤＴＯ）のＭＳＢの現下および以前の値に依存して決定が行なわれる。ＤＴＯのＭＳＢの以前の値が「０」であり、ＤＴＯのＭＳＢの現下の値が「１」であれば、オーバーロードは起らず、したがって、零交差の位置は、以上に説明したように、信号ＰＨＡＳＥのみから取出される。ＤＴＯのＭＳＢの以前の値が「１」であり、ＤＴＯのＭＳＢの現下の値も「１」であれば、オーバーロードが起る。この状態では、信号ＰＨＡＳＥが零より小さいか、信号ＰＨＡＳＥが以前のＤＴＯ値より大きければ、零交差は検出時点より前に起る。ＤＴＯのＭＳＢの以前の値が「１」であり、ＤＴＯのＭＳＢの現下の値が「０」であれば、オーバーロードが起る。この状態では、検出時点は存在せず、したがって、信号位相は全然考慮する必要がない。ＤＴＯのＭＳＢの以前の値が「０」であり、ＤＴＯのＭＳＢの現下の値も「０」であれば、再度オーバーロードが起る。この状態では、信号ＰＨＡＳＥが零より小さく、信号ＰＨＡＳＥが以前のＤＴＯ値より大きければ、零交差は検出時点より前に起る。ビット検出器６２の他の実施例では、信号ＰＨＡＳＥの表現が、標本化時点間でＤＴＯのオーバーフローが起ったことを示す余分のビットを備えている。信号ＰＨＡＳＥにおけるこの余分のビットは、零交差がＤＴＯのオーバーフロー時点より前にあれば値「０」を有し、零交差がオーバーフロー時点より後にあれば値「１」を有する。この余分のビットは、メモリ・ユニット５８の大きさを１ビットだけ増大させて新たなＭＳＢをオーバーフロー・ビットとして用いることによって得られる。零交差が検出時点より前にあることを示し、（したがって、ビット値が反転されるべきことを示す信号ＩＮＶは、つぎの式（２）に従って取出される。式（２）において、ＭＳＢ_DTO はＤＴＯの新たなＭＳＢであり、ＥＢ_PHASE は信号ＰＨＡＳＥの余分のビットであり、ＭＳＢ_PHASE は信号ＰＨＡＳＥのＭＳＢである。ＰＬＬ３４の出力ビット群の値は、差分形式で示され、「１」は値の変化を示し、「０」は受信ビット群の一定値を示す。図７によるフローチャートにおいては、各ブロックは、つぎの表による意味を有している。 No. 題名意味７０開始番組が開始され、全変数が初期化される。７１次の標本入力信号の次の標本が取上げられる。７２零交差？零交差が存在するか否かを験す。７３新規？決定時点が存在する否かを験す。７４ PHASE>0? 位相誤差信号が零より大きいか否かを験す。７５ Dr=Dr＋1; 左右の零交差の相対位置を歩進させる。 D1=D1＋１７６右エラー計算エラー信号右エラーを位相誤差から計算する。７８左エラー計算エラー信号左エラーを位相誤差から計算する。８０新規？以前と現下との標本間に決定時点が存在するか否かを験す。８２新規？決定時点が存在するか否かを験す。８４Ｄｒ＝０右零交差の相対位置を０に設定する。８６Ｄｒ＝１右零交差の相対位置を１に設定する。８８Ｄ１＝０左零交差の相対位置を０に設定する。９０Ｄ１＝１左零交差の相対位置を１に設定する。９２Ｄ１＝Ｄ１＋１左零交差の相対位置を歩進させる。９４Ｄｒ＝Ｄｒ＋１右零交差の相対位置を歩進させる。図７によるプログラムを、図３のエラー信号計算器４４の作用を歩進させるように構成する。使用する変数の初期化は、指令７０で行なわれる。そのプログラムは、位相ロック・ループ３４に存在する信号ＣＲＯＳＳ、ＰＨＡＳＥおよびＤＴＯを使用する。指令７１では、図３のＡ−Ｄ変換器３２により次の標本に対して行なわれるのを待機する。指令７２では、現下の標本と以前の標本との間に零交差が存在するか否かを験す。これは、ＰＬＬ３４内の信号ＣＲＯＳＳを験すことによって行なわれる。零交差が存在しない場合には、現在の標本と現下の標本との間に決定時点が存在するか否かを験す。信号ＤＴＯＣのＭＳＢが「１」に等しければ、そのとおりである。両標本間に決定時点が存在しなければ、このプログラムは指令７１で継続する。決定時点が存在する場合には、左右の零交差の相対位置は指令７５で歩進し、引続き、指令７１でプログラムが継続する。指令７２の実施が、現在の標本と以前の標本との間に零交差が存在することを明すと、指令７４で、信号ＰＨＡＳＥが零より大きいか否かを験す。そのとおりであった場合には、指令７６で、信号右エラーが、つぎの式（３）により信号ＰＨＡＳＥから計算される。右エラー＝MaxPhase−ＰＨＡＳＥ（３）式（３）において、MaxPhaseは、信号ＰＨＡＳＥがとり得る最大値である。指令８０では、入力信号の現在の標本と以前の標本との間に決定時点が存在するか否かを験す。かかる検出時点が存在しない場合には、指令８４で、直近の右零交差の位置Ｄｒを零に設定し、指令７１でプログラムを継続する。入力信号の現在の標本と以前の標本との間に検出時点が存在する場合には、指令８６で、位置Ｄｒを１に設定し、指令９２で、直近の左零交差の位置Ａ１の値を歩進させる。引続き、指令７１でプログラムを継続させる。指令７４でＰＨＡＳＥが零より大きくないことが確立すると、指令７８で、エラー信号左エラーをつぎの式（４）に従って計算する。左エラー＝MaxPhase＋ＰＨＡＳＥ（４）指令８２で、入力信号の現在の標本と以前の標本との間に決定時点が存在するか否かを験す。かかる検出時点が存在しない場合には、指令８８で、直近の右零交差の位置Ｄ１を零に設定し、指令７１でプログラムを継続させる。入力信号の現在の標本と以前の標本との間に決定時点が存在する場合には、指令９０で、位置Ｄ１を１に設定し、指令９２で、直近の左零交差の位置Ｄｒの値を歩進させる。引続き、指令７１でプログラムを継続させる。図８は、エラー検出器３８およびエラー訂正器４０の作用を実行させるためのプログラマブル・プロセッサのためのプログラムのフローチャートを示したものである。図８により番号を付した指令は、以下の表による意味を有している。図８によるフローチャートにおいては、指令１００で、このプログラムが開始される。指令１０２では、プログラムは、ＰＬＬ３４からの次の新たなビットを待機する。かかる新たなビットの存在は、ＰＬＬ３４の出力端における信号ＮＥＷが知らせる。この信号ＮＥＷは、ＰＬＬ３４における信号ＤＴＯのＭＳＢに対応するものである。指令１０４では、種々の型のエラーに対する訂正フラグ“Ｃ０，---，Ｃ６が計算される。訂正フラグＣ０は、ｄ＝１エラーに対応する。ｄ＝１エラーの場合に、ビット系列「０１１０」を「００００」に変えなければならないときに、このフラグが設定される。フラグＣ１，Ｃ２およびＣ３は、ｄ＝２エラーに対応する。かかるフラグは、ビット系列「０１０１０」を「１００１０」に変えなければならないことを示す。かかるフラッグ群は、表１を参照してすでに説明した条件のもとに設定される。フラグＣ４，Ｃ５およびＣ６は、ｋ＝１２エラーに対応する。かかるフラグは、ビット系列「１０００００００００００１」を「１００００００００００１０」に変えなければならないことを示す。かかるフラグは、表２を参照してすでに説明した条件のもとに設定される。指令１０６では、ＰＬＬ３４からのビット系列にｄ＝１エラーが存在するか否かを験す。この験しは、ビット系列「１１」を探すことによって達成される。かかるｄ＝１エラーが存在すれば、指令１０８で、フラグＣ０の値を用いて訂正マスクが決定される。引続き、指令１２０で、このプログラムは継続する。ｄ＝１エラーが存在しない場合には、指令１１０で、ＰＬＬ３４からのビット系列にｄ＝２エラーが存在するか否かを験す。この験しは、ビット系列「１０１」を探すことによって達成される。ｄ＝２エラーが存在すれば、指令１１２で、フラグＣ１，Ｃ２およびＣ３の値を用いて訂正マスクを決定する。引続き、指令１２０でこのプログラムを継続する。ｄ＝２エラーが存在しない場合には、指令１１４で、ＰＬＬ３４からのビット系列にｋ＝１２エラーが存在するか否かを験す。この験しは、ビット系列「１０００００００００００１」を探すことによって達成される。ｋ＝１２エラーが存在すれば、指令１１６で、フラグＣ４，Ｃ５およびＣ６の値を用いて訂正マスクを決定する。引続き、指令１２０でプログラムが継続する。ｋ＝１２エラーが存在しない場合には、指令１１８で、零の系列に対して訂正マスクを設定し、訂正を必要としないことを示す。プログラムは、指令１２０で継続される。指令１２０では、プログラムの以前の部分で決定した訂正マスクを、訂正済みビット系列を得るために、ＰＬＬ３４からのビット系列を用いてＥＸＯＲ（排他的オアにより処理）する。引続き、ＰＬＬ３４からの次のビットを処理するために、指令１０２で、このプログラムを継続する。The present invention relates to a transmission system and a recording system having a simplified symbol detector. The present invention comprises a quality measure determining means for determining a quality measure of an input signal, and converts a reconstructed symbol into an input signal and a quality signal. The invention relates to a transmission system comprising a transmitter for transmitting digital symbols over a transmission channel to a receiver comprising a detector arranged and arranged to take measures. The present invention also relates to a receiver, a recording system, a detector, and a detection method. A transmission system of the type mentioned at the outset is known from International Patent Application Publication No. WO 96/13905. Such transmission systems are used, for example, to transmit digital symbols over the public telephone network, to transmit multiplexed signals between telephone exchanges, or to transmit digital signals in the automotive telephone system. Such a recording system is used for recording and reproducing digital symbols using a magnetic tape or a magnetic disk such as a hard disk or a floppy disk. Such a recording system may be used together with an optical or magneto-optical disk such as a CD, CD-ROM or DVD (digital video disk). In order to transmit the source symbols over a transmission channel or to record the source symbols on a recording medium, such source symbols are often converted into coded symbols. A possible purpose of the encoding is to obtain a signal representing a sequence of encoded symbols having a frequency spectrum adapted to the specific requirements. One such requirement is the lack of a DC component, for example, because many transmission channels or recording media that are often used cannot transmit DC components. Another reason for using encoding is the possibility of correcting transmission errors. Conventionally known transmission systems use a detector that determines a symbol value for each successive symbol. In order to increase the reliability of the detector, the detector has error detecting means for detecting a transmission error. The detector also includes error correction means for correcting the value of the least reliable symbol based on a quality measure associated with the detected symbol. In transmission systems known in the art, such a quality measure is derived from the analog signal value at the time a decision is made on the symbol value. The use of analog signal values for determining quality measures requires extra hardware to determine or store the analog signal values. It is an object of the present invention to provide a transmission system of the kind mentioned at the outset, which does not require the extra hardware described above. For this purpose, the transmission system according to the present invention is characterized in that the quality measure determining means is configured and arranged so as to determine the quality measure from the transition position in the signal received from the transmission channel. The invention is based on the recognition that a jamming signal not only causes a change in the analog value of the signal at the time of the determination, but also changes the position of the transition of the signal. A measure for the position of the transition can be obtained very easily from a phase detector in the clock recovery circuit, which must always be present in such a transmission system. It has been found that it is not necessary to determine a quality measure for each symbol in the input signal. If a transition exists, a quality measure is determined. When a code having a transition for each symbol is used, a quality signal is used for each symbol, and the use of a Viterbi detector is allowed. Such a code is, for example, a Manchester code. The embodiment of the present invention is characterized in that the quality measure determining means is configured and arranged to accumulate the latest transition having a position delayed from the normal position and accumulate the latest transition having a position advanced from the normal position. Features. By only storing the position of the phase error corresponding to the latest transition, the transmission system is substantially simplified without reducing the error correction probability. The present invention will be described with reference to the following accompanying drawings. FIG. 1 is a block diagram showing a transmission system to which the present invention can be applied. FIG. 2 is a block diagram showing a recording system to which the present invention can be applied. FIG. 3 is a block diagram showing a detector for use in the transmission system according to FIG. 1 or the recording system according to FIG. FIG. 4 is a diagram showing an actual input signal and an error signal corresponding to the case of d = 1 error. FIG. 5 is a diagram showing an actual input signal and an error signal corresponding to the case of k = 11 error. FIG. 6 is a block diagram showing a configuration of the phase detector 34 to be used for the detector shown in FIG. FIG. 7 is a flowchart showing a program for a programmable processor which performs the operation of the error signal calculator 44 in FIG. FIG. 8 is a flowchart showing a program for a programmable processor that performs the operations of the check unit 40 and the correction unit 42 in FIG. In the transmission system according to FIG. 1, a digital signal to be transmitted is supplied to an encoder 4 of a transmitter 2. An output terminal of the encoder 4 is connected to an input terminal of the modulator 6. The output of modulator 6 constitutes the output of transmitter 2. The output end of the transmitter 2 is connected via a transmission medium 8 to the input end of a receiver 10. The received signal is supplied to an input terminal of the demodulator 12. The output of demodulator 12 is connected to the input of equalizer 14. The output of the equalizer 14 is connected to the input of a detector 16. At the output end of the detector 16, the detected symbol group appears. In the encoder 4, digital symbols to be transmitted are encoded using an error correction code. This is, for example, a turning code or a block code such as a Reed-Solomon code. It is also conceivable to use a so-called chain code scheme. An output symbol of the encoder 4 modulates a carrier by a modulator 6. Possible modulation methods are, for example, QPSK, QAM or OFDM. The modulated signal is transmitted to the receiver 10 via the transmission medium 8. In the receiver 10, the received signal is demodulated by the demodulator 12. The demodulated output signal is filtered by an equalizer to eliminate intersymbol interference caused by transmission medium bandwidth limitations. Detector 16 extracts the output symbols from the equalized output signal at the output of equalizer 14. At the output of the equalizer 16, the output symbols of the receiver 10 appear. In the recording system 20 according to FIG. 2, an optical disk is read by a reading unit 26. Data written on an optical disc is encoded according to the 8-14 EFM encoding scheme as used in the Compact Disc Standard. However, the invention is also applicable to the 8-16 EFM + coding scheme as adopted in the DVD (Digital Video Disc) standard. The EFM code has a minimum run length (distance between consecutive bits having the same value separated by consecutive bits having reciprocal values) 3 and a maximum run length 11. This allows the system according to the invention to process EFM and EFM + signals without having to reconfigure the detector. It is no longer necessary to inform the detector about the type of code to be received. This is very advantageous for DVD players that must be able to play disks according to the DVD standard using EFM +, as well as disks according to various CD standards using EFM. Without the present invention, separate detectors would be required for EFM and EFM +. The output of the read unit 26 is filtered by an equalizer 28 to eliminate unwanted intersymbol interference. The output signal of equalizer 28 is applied to detector 30 to obtain a series of detected output symbols. The operation of the detector 30 will be described in further detail below. In the detector 30 according to FIG. 3, the input signal is connected to an analog-to-digital converter 32. The output of the analog to digital converter 32 is connected to the input of a digital phase locked loop (PLL) 34. The first output of the digital phase locked loop carrying the (uncorrected) reconstructed symbols is connected to the input of a delay unit 36 and to the input of an error detector 38. A second output of the PLL 34, which carries a measure for the location of the zero crossings of the input signal of the phase locked loop 34, is connected to a reliability measure determining means, here an error calculator 44. An output end of the error detector 38 is engaged with a first input end of the error correction means 40. An output terminal of the error calculator 44 is connected to a second input terminal of the error correction means 40. The output of the delay unit 36 is connected to the third input of the error correction means 40. At the output end of the error correcting means 40, a (corrected) reconstructed symbol appears. The analog-digital converter 32 in FIG. 3 samples the signal at the output end of the equalizer 28 at a sampling period 3T / 2 where the bit interval of the signal to be detected is T 2. It can be seen that the sampling clock need not be synchronized to the bit clock, but can be derived from the free running oscillator. Phase locked loop 34 extracts from the input signal a digital clock signal having a period equal to the bit interval. The phase locked loop also provides (preliminary) reconstruction of the symbols present in the input signal. The reconstructed bits are represented in a differential form, ie "0" indicates a constant level of the signal at the input of the phase detector, and "1" indicates a change level of the signal at the input of the phase detector. At the second output of the phase detector, a signal is derived which represents the deviation of the position of the actual transition (zero crossing) of the input signal from the position expected for the transition. This misalignment is used to determine a measure of reliability according to the present invention. According to the present invention, it is sufficient to keep track of only two error signals and their respective positions. The error signal used represents the distance between the zero crossing and the last detection time. There are two types of error signals that are calculated and stored. If a zero crossing with the most recent detection time point to the left (the detection time point is earlier than the zero crossing) occurs, a first error signal "left error" is calculated. The value of the signal "left error" is equal to the distance between the zero crossing and the latest detection time. If a zero crossing with the most recent detection time point to the right (the detection time point is later than the zero crossing) occurs, a second error signal "right error" is calculated. The value of the signal "right error" is equal to the distance between the zero crossing and the latest detection time. The relative positions D1 and Dr relating to the latest update point of the two error signals are accumulated. Such an error signal can be used to determine the most likely error symbol in case of an error. Such an error signal is calculated from the phase error provided by the phase locked loop 34. Error detector 38 checks whether the run length of the bits at the output of the phase locked loop is within an acceptable range. If the run length is less than 3 in the case of EFM (or EFM +), an error signal is generated. This occurs when a series of "11" or "101" is detected in a series of bits at the output of the phase detector. If the rankings is equal to 11, then an error is also detected. This occurs when the sequence "10000000000001" is detected in a series of bits at the output of the phase detector. The error detector 38 sends a signal relating to the type of the detected error to the error correction means 40. From the type of error detected and the error signal determined by the error calculator 44, the least reliable symbol or symbols are determined and subsequently corrected. If the series of bits at the output of the phase detector 34 contains a series of “11” (d = 1 error), it is assumed that both bits are erroneous. If the error signal indicates that there are two zero crossings near the same detection time point, it is assumed that no zero crossing has occurred, and the sequence of “11” is inverted to obtain a corrected bit group. In such a state, D ₁ And the value of Dr is equal to zero. If the distance between zero crossings is greater, one "1" shifts to the right and the other "1" shifts to the left, resulting in a continuous "1001" that meets the run-length condition And In this state, at least one of the values of D1 and Dr is different from zero. If the series of bits at the output of the phase detector 34 contains a series of “101” (d = 2 errors), it is assumed that one of the “1” is erroneous. In this case, there are two zero crossings separated at the two detection times. In this situation, four cases must be distinguished. These four cases differ depending on whether the position of the zero crossing is before or after the latest detection time. In Table 1 below, such a situation is represented by a corresponding error measure. If both zero crossings are both before the most recent detection time, the most likely condition is that the second "1" detected is incorrect, and therefore this one should be shifted to the right. This can be seen from the graph 31 of FIG. 4 which shows two possible ideal input signals a and b (dotted lines) and the actual input signal (solid line). From graph 31, the distance P between the first zero crossing in the input signal and the first zero crossing in signal a is greater than the distance Q between the second zero crossing in the input signal and the second zero crossing in signal b. It turns out that it is always big. Due to the jamming signal, the second zero crossing of signal b appears to be shifted to the position of the actual zero crossing of the input signal. Therefore, the signal b is regarded as an ideal expression of the detected sequence, and the corrected symbol value is 01001. If both zero crossings are both after the most recent detection point, the most likely condition is that the first "1" detected is incorrect and therefore this one should be shifted to the left. This can be seen from the graph 33 of FIG. 4 again showing the two possible ideal input signals a and b (dotted lines) and the actual input signal (solid line). From graph 33, the distance P between the first zero crossing in the input signal and the first zero crossing in signal a is greater than the distance Q between the second zero crossing in the input signal and the second zero crossing in signal b. It turns out that it is always small. Due to the disturbing signal, the second zero crossing of signal a appears to be shifted to the position of the actual zero crossing of the input signal. Therefore, the signal a is regarded as an ideal expression of the detected sequence, and the corrected symbol value is 10010. If the first zero crossing is before the last zero crossing and the second zero crossing is after the last zero crossing, both sequences of detected symbols are possible. The decision between the two is based on the values of the left signal error and the right signal error. If the left error is less than the right error, the most likely condition is that the first "1" is incorrect, and this "1" should be shifted to the left. This can be seen from the graph 35 of FIG. In the graph 35, the error signal left error is indicated by L, and the error signal right error is indicated by R. From the graph 35, if the left error (L) is greater than the right error (R), the distance P between the first zero crossing of the signal a and the first zero crossing of the actual input signal will be It can be seen that it is greater than the distance Q between the second zero crossing and the second zero crossing of the actual input signal. In this situation, signal b is likely to represent the correct sequence of symbols 01001. If the first zero crossing is before the last zero crossing and the second zero crossing is after the last zero crossing, both sequences of detected symbols are possible. The decision between the two is based on the values of the left signal error and the right signal error. The most likely condition when the left error is less than the right error is that the first "1" is incorrect, and this "1" should be shifted to the left. Otherwise, the most likely condition is that the second "1" detected is incorrect, so this "1" should be shifted to the right. This can be seen from the graph 37 in FIG. In the graph 37, the error signal left error is indicated by L, and the error signal right error is indicated by R. From the graph 37, if the left error (L) is greater than the right error (R), the distance P between the first zero crossing of the signal a and the first zero crossing of the actual input signal is It can be seen that it is greater than the distance Q between the second zero crossing and the second zero crossing of the actual input signal. In this situation, signal b is likely to represent the correct sequence of symbols 01001. If the sequence of the bit group at the output end of the phase detector 34 includes a continuous “01000000000010” (k = 12 errors), it is assumed that one “1” occupies an incorrect position. In this case, there are two zero crossings separated at the time of 12 detections. Again, the four cases should be distinguished. These four cases differ depending on whether the position of the zero crossing is before or after the latest detection time. In Table 2 below, these four cases are indicated by the corresponding error measures. The most likely situation where both zero crossings are before the most recent detection point is that the first "1" is incorrect, so this "1" should be shifted right. is there. This is because the distance P between the first zero crossing in the actual input signal and the first zero crossing in the signal b is between the second zero crossing in the actual input signal and the second zero crossing in the signal a. From the graph 39, which is always smaller than the distance Q of. The most likely condition is that the first zero crossing in signal b has shifted to the (false) actual position. Therefore, the first zero crossing should be shifted to the right. The most likely condition when both zero crossings are after the most recent detection point is that the second "1" detected is incorrect, thus shifting this "1" to the left. Should. This means that the distance P between the first zero crossing in the actual input signal and the first zero crossing in the signal b is equal to the second zero crossing in the actual input signal and the second zero crossing in the signal a. Can be seen from the graph 41 which is always larger than the distance Q between. The most likely condition is that the second zero crossing of signal a has shifted to its (false) actual position. Therefore, the second zero crossing should be shifted to the left. If the first zero crossing is after the last zero crossing and the second zero crossing is before the last zero crossing, both sequences of detected symbols are possible. The decision between the two is based on the values of the signal left error and the right error. The most likely condition when the left error is less than the right error is that the first "1" detected is incorrect, so this zero crossing should be shifted to the right. In the graph 43 of FIG. 5, the error signal left error is indicated by L, and the error signal right error is indicated by R. From the graph 43, it can be seen that if the left error (L) is greater than the right error (R), the distance P between the first zero crossing in the signal b 1 and the first zero crossing in the actual input signal is It can be seen that the distance between the second zero crossing at a and the second zero crossing in the actual input signal is less than Q. In this situation, signal b is likely to represent the correct sequence of symbols 0 10000000000001. Even if the first zero crossing is before the nearest zero crossing and the second zero crossing is after the nearest zero crossing, both sequences of detected symbols are possible. The decision between the two is based on the values of the signal left error and the right error. The most likely condition when the left error is less than the right error is that the second "1" is incorrect, so this "1" should be left shifted. Otherwise, the most likely condition is that the first "1" detected is incorrect, so this zero crossing should be shifted to the right. In the graph 45 of FIG. 5, the error signal left error is indicated by L, and the error signal right error is indicated by R. From the graph 45, it can be seen that if the left error (L) is greater than the right error (R), the distance P between the first zero crossing in the signal b and the first zero crossing in the actual input signal is the signal a Is smaller than the distance Q between the second zero crossing at and the second zero crossing in the actual input signal. In this state, signal b represents the correct sequence of symbols 100000000000010. In the correcting means 40, the bit sequence received from the phase detector is corrected as described above. This correction is achieved by performing an EXOR operation using the correction sequence. In the phase locked loop 34 according to FIG. 6, the inputs of the phase locked loop are connected to the first input of the delay unit 50, the first input of the interpolator 52 and the first input of the bit detector 62. I have. An output of the delay unit 50 is connected to a second input of the interpolator 52. A first output of the interpolator 52 is connected to a first input of a multiplier 54, and a second output of the interpolator 52 carrying the output signal CROSS is connected to a second input of a bit detector 62. I have. An output terminal of the multiplier 54 is connected to a first input terminal of the adder 55. The output of adder 55 carrying signal PHASE is connected to the third input of bit detector 62, the output of phase detector 34 and the input of filter 60. An output terminal of the filter 60 is connected to a second input terminal of the multiplier 54 and a first input terminal of the adder 56. An output of the adder 56 is connected to a second input of the adder 55 and an input of the delay unit 58. The output of the delay unit 58 carrying the output signal DTO is connected to the fourth input of the bit detector 62. The digital phase locked loop 43 uses a digital oscillator with an adder 56 and a delay unit 58. The signal at the input of adder 56 represents the frequency of the digital oscillator. At each sampling time, the phase of the digital oscillator is advanced by a value corresponding to the frequency. The value of that frequency is derived by the filter 60 from the phase error corresponding to the difference between the actual zero crossing and the normal position of the zero crossing. The filter 60 has a combination of a proportional path and an integral path. The transfer function H (z) of the filter 60 is equal to z / (z-1). The phase detector comprises a combination of a delay unit 50 and an interpolator 52. The input signal of the phase locked loop 34 is sampled by a free running clock signal having a frequency of 4 / (3T), where T is the bit period. The interpolator 52 determines whether there is a zero crossing in the input signal by comparing the signs of two consecutive samples of the input signal. When such a zero crossing occurs, the interpolator 52 generates the signal CROSS to the bit detector 62. The interpolator 52 determines the scale ZERO for the position of the zero crossing according to the following equation (1). In this equation (1), S ₁ Is the value of the input sample before the zero crossing, and S _Two Is the value of the input sample after the zero crossing. The signal ZERO has a value between 0 and 1. The signal ZERO is multiplied by a frequency for normalization. This multiplication is performed by a multiplier 54. Subsequently, the output signal of the adder 56 is added to the output signal of the multiplier 54 to obtain a phase error signal PHASE which is a measure for the distance from the normal value of the zero crossing. This phase error signal PHASE is represented in two's complement format. This phase error signal is used to derive a control signal for the digital oscillator. The digitally controlled oscillator is controlled such that the phase error is equal to zero at the average position of the zero crossings of the input signal. The frequency has a value such that, on average, the digital oscillator overflows once every bit period. This (virtual) overflow occurs at the point of determination. This overflow is hypothetical because the sample does not always appear exactly at the time of the decision. The bit detector 62 determines the sign of the current sample, the signal CROSS indicating the presence of a zero crossing, the phase error signal PHASE, and the current bit DTO from the actual output signal DTO of the digital oscillator with adder 56 and memory element 58. Determine the value of. This bit detector 62 is arranged and arranged to determine the sign of the input signal at the (virtual) decision time. First, it should be established whether there is a decision point between the two samples. This can be determined by testing whether the most significant bit of the signal DTO changes from "0" to "1" between the two samples. This is always realized at a sampling rate of 4 / (3T), except for the state where the most significant bit (MSB) changes from "1" to "0". Thus, the output signal of bit detector 62 is only blocked if the old MSB value is equal to "1" and the new MSB value is equal to "0". If the zero crossing occurs after the (virtual) detection time, the bit value to pass to the output is equal to the sign of the input signal, and if the zero crossing occurs before the (virtual) detection time. , The bit value to be passed to the output terminal is the inverted value of the sign of the input signal. This is easily determined from the phase error signal PHASE indicating the location of the zero crossing. In general, if the signal PHASE (in two's complement format) is negative, the zero crossing occurs before the detection time, and if the signal PHASE is positive, the zero crossing occurs after the detection time. Beware if a (virtual) overflow of the digital oscillator occurs. In such a situation, a decision is made depending on the current and previous values of the digital oscillator (DTO) MSB. If the previous value of the DTO's MSB is "0" and the current value of the DTO's MSB is "1", no overload will occur, and therefore the location of the zero crossing will be as described above. , Derived from the signal PHASE only. If the previous value of the DTO's MSB is "1" and the current value of the DTO's MSB is also "1", an overload occurs. In this situation, if signal PHASE is less than zero or if signal PHASE is greater than the previous DTO value, the zero crossing occurs before the detection time. If the previous value of the DTO's MSB is "1" and the current value of the DTO's MSB is "0", an overload occurs. In this situation, there is no detection time point and therefore no signal phase needs to be considered. If the previous value of the MSB of the DTO is "0" and the current value of the MSB of the DTO is also "0", overloading occurs again. In this state, if signal PHASE is less than zero and signal PHASE is greater than the previous DTO value, the zero crossing occurs before the detection time. In another embodiment of the bit detector 62, the representation of the signal PHASE comprises an extra bit indicating that a DTO overflow has occurred between sampling times. This extra bit in signal PHASE has the value "0" if the zero crossing is before the DTO overflow point and has the value "1" if the zero crossing is after the overflow point. This extra bit is obtained by increasing the size of the memory unit 58 by one bit and using the new MSB as an overflow bit. The signal INV, which indicates that the zero crossing is before the detection time, and thus indicates that the bit value is to be inverted, is derived according to the following equation (2). In equation (2), MSB _DTO Is the new MSB of DTO, EB _PHASE Are the extra bits of the signal PHASE, MSB _PHASE Is the MSB of the signal PHASE. The value of the output bit group of the PLL 34 is shown in a difference format, “1” indicates a change in the value, and “0” indicates a constant value of the received bit group. In the flowchart according to FIG. 7, each block has the meaning according to the following table. No. Title Meaning 70 Start The program starts and all variables are initialized. 71 Next Sample The next sample of the input signal is taken. 72 Zero crossing? Test if a zero crossing exists. 73 New? Test if a decision point exists. 74 PHASE> 0? Test if the phase error signal is greater than zero. 75 Dr = Dr + 1; Advance the relative position of the left and right zero crossings. D1 = D1 + 1 76 Right error calculation The right error of the error signal is calculated from the phase error. 78 left error calculation The error signal left error is calculated from the phase error. 80 New? Test whether there is a decision point between the previous and current samples. 82 New? Test if a decision point exists. 84 Dr = 0 Sets the relative position of the right zero crossing to 0. 86 Dr = 1 The relative position of the right zero crossing is set to 1. 88 D1 = 0 The relative position of the left zero crossing is set to 0. 90 D1 = 1 Set the relative position of the left zero crossing to 1. 92 D1 = D1 + 1 Step the relative position of the left zero crossing. 94 Dr = Dr + 1 The relative position of the right zero crossing is advanced. The program according to FIG. 7 is designed to increase the operation of the error signal calculator 44 of FIG. Initialization of variables to be used is performed by a command 70. The program uses the signals CROSS, PHASE and DTO present in the phase locked loop 34. Command 71 waits for the next sample to be performed by AD converter 32 of FIG. Command 72 tests whether a zero crossing exists between the current sample and the previous sample. This is done by examining the signal CROSS in PLL 34. If there is no zero crossing, it tests whether there is a decision point between the current sample and the current sample. This is true if the MSB of the signal DTOC is equal to "1". If there is no decision point between the two samples, the program continues at command 71. If there is a decision point, the relative position of the left and right zero crossings is incremented by the command 75, and the program is continued by the command 71. If the implementation of command 72 reveals that a zero crossing exists between the current sample and the previous sample, command 74 tests whether signal PHASE is greater than zero. If so, at command 76, the signal right error is calculated from the signal PHASE by equation (3) below. Right error = MaxPhase−PHASE (3) In equation (3), MaxPhase is the maximum value that the signal PHASE can take. Command 80 tests whether there is a decision point between the current sample and the previous sample of the input signal. If such a detection time point does not exist, the position Dr of the nearest right-zero crossing is set to zero by the command 84, and the program is continued by the command 71. If a detection time point exists between the current sample and the previous sample of the input signal, the position Dr is set to 1 by a command 86, and the value of the position A1 of the latest left zero crossing is set by a command 92. Let me step forward. Subsequently, the program is continued by the command 71. If the command 74 establishes that PHASE is not greater than zero, then at a command 78 the error signal left error is calculated according to the following equation (4). Left error = MaxPhase + PHASE (4) Command 82 tests whether there is a decision point between the current sample and the previous sample of the input signal. If there is no such detection time point, the position D1 of the nearest right-zero crossing is set to zero by the command 88, and the program is continued by the command 71. If there is a decision point between the current sample and the previous sample of the input signal, command 90 sets the position D1 to 1 and command 92 sets the value of the position of the nearest left zero crossing Dr to command 92. Let me step forward. Subsequently, the program is continued by the command 71. FIG. 8 shows a flowchart of a program for a programmable processor for performing the operations of the error detector 38 and the error corrector 40. The commands numbered according to FIG. 8 have the meaning according to the following table. In the flowchart according to FIG. 8, the program is started by a command 100. At command 102, the program waits for the next new bit from PLL 34. The presence of such a new bit is signaled by the signal NEW at the output of the PLL 34. This signal NEW corresponds to the MSB of signal DTO in PLL 34. The command 104 calculates the correction flags “C 0,..., C 6” for the various types of errors. The correction flag C 0 corresponds to an error of d = 1. This flag is set when "0110" has to be changed to "0000". Flags C1, C2 and C3 correspond to d = 2 errors. Such a flag indicates that the bit sequence “01010” must be changed to “10010”. Such a flag group is set under the conditions already described with reference to Table 1. Flags C4, C5 and C6 correspond to k = 12 errors. Such a flag indicates that the bit sequence “10000000000001” must be changed to “100000000000010”. Such a flag is set under the conditions already described with reference to Table 2. The command 106 tests whether a d = 1 error exists in the bit sequence from the PLL 34. This test is achieved by looking for the bit sequence "11". If such a d = 1 error exists, a command 108 is used to determine a correction mask using the value of the flag C0. Subsequently, at command 120, the program continues. If there is no d = 1 error, command 110 tests whether there is a d = 2 error in the bit sequence from PLL 34. This test is accomplished by looking for the bit sequence "101". If d = 2 error exists, the command 112 determines the correction mask using the values of the flags C1, C2 and C3. Subsequently, this program is continued with the command 120. If there are no d = 2 errors, command 114 tests whether there is a k = 12 error in the bit sequence from PLL 34. This test is accomplished by looking for the bit sequence "1000000000001". If there are k = 12 errors, the instruction 116 determines the correction mask using the values of the flags C4, C5 and C6. Subsequently, the program continues at command 120. If there are no k = 12 errors, a command 118 sets a correction mask for the sequence of zeros, indicating that no correction is required. The program continues at command 120. Command 120 performs an EXOR (exclusive OR) on the correction mask determined in the previous part of the program using the bit sequence from PLL 34 to obtain a corrected bit sequence. The program then continues at command 102 to process the next bit from PLL 34.

Claims

[Claims] 1. A quality scale determining means for determining a quality scale of the input signal; With detectors arranged to extract the symbols from the input signal and the quality measure Transmitter for transmitting digital symbols to a receiver via a transmission channel Transmission system, the quality scale is measured from the transition position in the signal received from the transmission channel. A transmission system characterized in that a quality scale determining means is configured and arranged to determine a degree. 2. The detector detects at least one error in a reconstructed symbol Error detection means and the reconstructed symbol corresponding to the relevant portion of the input signal. A contractor comprising error correction means for correcting with a low quality measure. The transmission system according to claim 1. 3. Accumulate the latest transitions that have a position delayed from the normal position, and The quality measure determination means is configured to accumulate the latest transitions having more advanced positions. 3. The transmission system according to claim 1, wherein the transmission system is arranged. 4. A quality scale determining means for determining a quality scale of the input signal; With detectors arranged to extract the symbols from the input signal and the quality measure Receiver that receives digital symbols from the Quality measure to determine the quality measure from the transition location in the signal received from the channel A receiver comprising a determining means. 5. The detector detects at least one error in a reconstructed symbol Error detection means and the reconstructed symbol corresponding to the relevant portion of the input signal. A contractor comprising error correction means for correcting with a low quality measure. The receiver according to claim 4. 6. Readout to retrieve an input signal representing digital symbols stored on a medium Means for determining a quality measure of the input signal. And a stage configured to derive the reconstructed symbols from the input signal and the quality measure. For recovering digital symbols stored on a medium with a detector located Is the transition position in the signal received from the transmission channel Characterized by arranging and arranging quality scale determining means to determine a quality scale from Reproduction system. 7. The detector detects at least one error in a reconstructed symbol Error detection means for reconstructing the reconstructed symbol corresponding to the portion of the input signal. A contractor comprising error correction means for correcting with a low quality measure. The regeneration system according to claim 6. 8. A quality scale determining means for determining a quality scale of the input signal; Recording medium, arranged to extract the symbols from the input signal and the quality measure. Digital symbols reconstructed from signals representing digital symbols received from Transposition in the signal received from the transmission channel at the detector for extracting Characterized in that the quality scale determining means is configured and arranged so as to determine the quality scale from the position. Detector. 9. The detector detects at least one error in a reconstructed symbol Error detection means and the reconstructed symbol corresponding to the relevant portion of the input signal. A contractor comprising error correction means for correcting with a low quality measure. The detector according to claim 8. Ten. Extraction of input signal representing digital symbols, determination of quality measure of input signal Deriving a series of reconstructed symbols from the input signal and quality measure, A method for recovering digital symbols carried by an input signal, comprising: The determination of the quality measure from the transition position in the signal received from the how to. 11． Detection of at least one error in the reconstructed symbol and Correction with the lowest quality measure of the reconstructed symbol corresponding to the part. The method according to claim 10, wherein: