JP2000505264A - アドレス指定可能な高速カウンタアレイ - Google Patents

Abstract

(57)【要約】 複数の保持された接続のそれぞれのために、高速ネットワークスイッチ（１０）内の動作および統計情報を維持するための方法および装置が開示される。前記スイッチによって保持された接続のそれぞれに対する複数の高速レジスタを含んだ高速アレイ（７０）が提供される。セル／フレームを受信すると、ネットワークスイッチ内の接続を識別するための接続識別子が生成され、その接続識別子はインデックスレジスタ（７２）にストアされる。このインデックス内にストアされた接続識別子は、特定の接続に属したレジスタの高速レジスタアレイ内の複数のレジスタの選択に使用される。受信された各セル／フレームに属する情報は、セルを受信したときに生成されるか、またはそれぞれのセルヘッダから検索され、そして接続識別子によってアクセスされる複数のレジスタのそれぞれに対するオペランドの生成に使用される。

Description

【発明の詳細な説明】 発明の名称 アドレス指定可能な高速カウンタアレイ 発明の分野 本発明は、通信、特に高速ネットワークスイッチに関する。 発明の背景 非同期式伝送モード（ＡＴＭ）のネットワークの様なネットワークの管理で は、ネットワークスイッチによって保持されている接続のそれぞれに属する動作 および統計情報の維持が重要である。特に、アドレス指定可能なノード、エラー 、およびネットワーク内で発生した特別なイベント間で送信されたセル数の軌跡 を保持することは一般的である。例えば、ＡＴＭ環境では、保持された各接続に 対する０または１のセル損失優先度を保有するセル数の軌跡を保持することが望 ましい。将来のコンピュータネットワークの高速化に起因して、ネットワークト ラフィックを効率良く管理するために、ネットワーク動作に関する正確な情報を 維持することは極めて重要になる。 現在までの情報収集機能は、分散したカウンタの使用による小さいスケール で、あるいはソフトウエアによる大きなスケールで実現されてきた。毎秒４４． ７３６メガビットのデータレートを有するＤＳ３音声キャリアシステムを使用し たＡＴＭネットワークの様なネットワークでは、１つのＡＴＭセルがこのデータ レートでは約９．４７マイクロ秒（ｕｓ）で受信されるので、十分な情報を維持 することが可能である。この時間フレーム内にレジスタの更新がソフトウエアで 、あるいはシリアル方式のマイクロコードで実行されうる。 しかしながら、ＯＣ−１２およびＯＣ−４８のような光学キャリアリンクは 、それぞれ毎秒約６２２メガビットおよび２．４８８ギガビットのデータレート を有する。ＯＣ−１２通信リンクに関連したデータレートでは、１つのＡＴＭセ ルは約６８１ナノ秒（ｎｓ）で受信される。ＯＣ−４８通信リンクに関連したデ ータレートでは、１つのＡＴＭセルは約１７７ナノ秒（ｎｓ）で受信される。更 に、８つの異なるタイプの情報へのそれぞれの接続のために、１つのレジスタを 維持することが望ましかったと仮定すると、レジスタがＯＣ−１２環境でシリア ルに処理された場合には１つのレジスタの更新に約８５ｎｓが、そしてＯＣ−４ ８環境でシリアルに処理された場合には２２ｎｓが必要とされた。このような通 信環境では、現在知られている技術を使用して、受信したセルまたはフレーム上 の希望する動作および統計情報を維持することは可能ではない。 発明の要約 本発明によると、高速ネットワーク内のネットワークスイッチで受信された セルに属する情報を維持するための方法および装置が開示される。アドレス指定 可能な高速レジスタアレイを備えたネットワークアレイプロセッサが提供される 。 このネットワークアレイプロセッサは、ネットワークスイッチによって保持され た複数のネットワーク接続の１つを識別する値をストアするために使用されるイ ンデックスレジスタを有する。アドレス指定可能な高速レジスタアレイは、保持 された各接続のための複数のレジスタＲ₁〜Ｒ_nを有し、そして特定の複数のレジ スタは、インデックスレジスタ内の値によってアドレス指定される。レジスタア レイは、スタティックランダムアクセスメモリまたはその他の適当な高速メモリ アレイを備えることができる。かくして、１０２４の接続を保持し、且つ保持さ れた接続毎に８個のカウンタを有するネットワークスイッチ内では、高速カウン タアレイは８１９２個のレジスタ（１０２４×８）を含む。 加えて、ネットワークアレイプロセッサは、オペランドフィールドＯ₁〜Ｏ_n を有したオペランドレジスタを備える。各オペランドレジスタは、インデックス レジスタ内の値によって特定されるそれぞれのレジスタＲ₁〜Ｒ_n上で実行される 動作を特定する値を含むことができる。それぞれのレジスタをクリアしたり、選 択されたレジスタ内に全てのビットをセットしたり、選択されたレジスタをイン クリメントしたり、選択されたレジスタをデクリメントしたり、あるいはレジス タ内に同じ値を維持したりすることを可能にするオペランドが提供される。 複数のレジスタ内の各レジスタは、特定のデータタイプを含むように指定さ れる。例えば、１つのレジスタは特定の接続用に受信されたセルの数を計数する ために予約され、他の１つのレジスタはそれぞれの接続用に受信されたセルの数 の情報を保持するために、他の１つは接続に関連したエラーを計数するために、 他の１つは特定の接続のために受信されたセル損失優先度がゼロ（０）のセルを 計数するために、そして他の１つはセル損失優先度（１）を有するスイッチで受 信されたセルまたはネットワーク管理の目的から保持する価値があるように見え る他の情報を計数するために指定される。 セルを受信したら、そのセルのヘッダがデコードされ、そしてそれぞれのセ ルに関連した接続識別子がインデックスレジスタにストアされる。加えて、受信 したセルに由来しまたは関連した情報に基づいて、オペランドが生成され、オペ ランドレジスタのそれぞれのオペランドフィールドＯ₁〜Ｏ_nにストアされる。そ の後、それぞれの接続に対する複数のレジスタＲ₁〜Ｒ_nのそれぞれは、オペラン ドフィールドＯ₁〜Ｏ_n中に特定されたオペランドに従って並列に更新される。 上述したようにして、受信されたセル／フレームに関する大量の動作情報が リアルタイムで蓄積され得る大型のアドレス指定可能な高速カウンタアレイが提 供される。このようなアレイ内の情報は、ネットワークトラフィックを効率よく 管理するためにネットワークスイッチ内で有利に使用されうる。 加えて、１以上の状態値が、それぞれ保持された接続識別子用のレジスタア レイに提供される。この状態値は、それぞれの状態ビットのクリア、セット、ま たはプリセットを少なくとも提供する対応したオペランドフィールドを有する単 一または複数ビット値である。この状態値は、例えば特定の接続に属した情報が 有効であることを指示するために、あるいはレジスタアレイのそれぞれの状態値 配置中の単一または複数ビット値の使用によって他の状態情報を維持するために 使用されうる。 図面の簡単な説明 本発明は、以下の図面に関連した発明の詳細な説明の参照によってよりよく 理解される。図面において、 図１は、本発明に係る動作データ維持用高速アレイプロセッサのブロック図 であり、そして 図２は、図１の高速ネットワークアレイプロセッサで使用される高速レジス タアレイの代替実施例である。 発明の詳細な説明 本発明によると、ネットワークスイッチ内のトラフィックの流れに属した統 計および動作情報を維持するための高速ネットワークアレイプロセッサが開示さ れる。特に、図１を参照すると、ネットワークスイッチ１０は、通信リンク１４ 上のセルまたはフレームを受信するための１つの入力ポート１２を備える。受信 されたセル／フレームは、入力ポート１２から接続識別子プロセッサ１６へと通 過する。このプロセッサは、受信されたセル／フレーム中のヘッダデータをデコ ードし、またセル／フレームヘッダ内に含まれた発信元および宛先情報に基づい てネットワークスイッチ１０内の接続を独特に識別できる接続識別子を生成する 。 発信元および宛先アドレスの可能な宇宙は、通常極めて大きな数であるから、ネ ットワークスイッチは可能な接続の小さなサブセットを保持するたけであり、ま た保持される接続はスイッチ１０内で動的に管理される。例えば、典型的なスイ ッチは、１ｋ〜１６ｋの接続を保持できる。 ネットワークスイッチ１０は更に、入力ポート１２で受信されたセル／フレ ームに属する情報の蓄積に使用される高速レジスタアレイプロセッサ１８を備え る。このネットワークアレイプロセッサ１８は、オペランド制御論理部２０を有 する。このオペランド制御論理部は、それぞれのセルまたはフレームから情報を 検索し、そしてオペランド生成論理部２２，２４，２６，２８，３０，３２，３ ４，３６と共に、オペランドフィールド（Ｏ₁〜Ｏ₈）５４，５６，５８，６０， ６２，６４，６６，６８を有したオペランドレジスタ５３に格納するために、バ ス３８，４０，４２，４４，４６，４８，５０，５２上へ転送されるオペランド を生成する。ここに開示されている実施例では、オペランドバスは３ビット幅 であり、また８つのオペランドまで許容するようにオペランドフィールドＯ₁〜 Ｏ₈も同様に３ビット幅である。しかしながら、より小さい数のオペランドが使 用される場合には２ビットのオペランドフィールドが使用され、また逆により大 きな数のオペランドを保持する必要があるオペランドフィールドに対してはより 大きなビット数が使用され得る。 高速レジスタアレイ７０は、それぞれが３２ビット幅の、少なくとも８つの レジスタＲ₁〜Ｒ₈を構成するに十分な幅のスタティックラムを備える。このアレ イ７０の深さは、この例示的実施例では１０２４の接続を備えるスイッチ１０に よって保持されている接続の数に少なくとも等しい。かくして、本例のレジスタ アレイ７０は、２５６ビット幅×１０２４ビットである。 高速アレイプロセッサ１８は、バス７４を介してマルチプレクサ７５に結合 されたインデックスレジスタ７２を更に備える。マルチプレクサ７５の出力はバ ス７７を介してアレイ７０のアドレス入力線に結合されている。インデックスレ ジスタは、１０２４の接続を保持するに必要な１０ビットのアドレス値を構成す るために１０ビット幅であり、またバス７４および７７もまた同様に１０ビット 幅である。インデックスレジスタ７２は、接続識別子の値をストアするために使 用される。接続識別子は、インデックスレジスタ７２の出力からマルチプレクサ ７５を介してアレイアドレス入力線に送信され、そして特定の接続のためにアレ イ内の複数のレジスタＲ₁〜Ｒ₈を選択する。 ネットワークアレイプロセッサは、更新制御論理部７６と、ここでは７８， ８０，８２，８４，８６，８８，９０，９２でそれぞれ識別されるカウンタＣ１ 〜Ｃ８とを更に備える。 下記の表Ｉは例示的なオペランドビット指定を示し、また表IIはアレイ７０ のレジスタ内に格納する例示的なデータ類型を示している。 表 Ｉ オペランド ビットコード クリア ０００ ホールド ００１ インクリメント ０１０ デクリメント ０１１ 全ビットセット １１１ 表 II レジスタ 採点されたデータ Ｒ₁ 受信されたセル Ｒ₂ ＣＬＰ₀ Ｒ₃ ＣＬＰ₁ Ｒ₄ ＣＬＰ₀₊₁ Ｒ₅ ＰＴ₁ Ｒ₆ 輻幀 Ｒ₇ ＯＡＭセル計数 Ｒ₈ ＡＴＭのようなセルは、通信リンク１４を経由してネットワークスイッチ１ ０の入力ポート１２で受信されるので、セルヘッダ情報はバス１５上を入力ポー ト１２から接続識別子プロセッサ１６に転送され、そして接続識別子プロセッサ １６はセルヘッダに含まれる発信元および宛先アドレス情報から１０ビットの接 続識別子を導き出す。１０ビットの接続識別子は、１０ビットのレジスタを備え るインデックスレジスタ７２に格納するために、接続識別子プロセッサ１６によ ってバス１７上を転送される。インデックスレジスタ７２の出力はアレイのアド レス入力線に結合され、そしてそれぞれの接続に関連したレジスタＲ₁〜Ｒ₇の１ ０２４グループの１つを選択するために寄与する。受信されたセル用のセルヘッ ダはまた接続識別子プロセッサ１６からバス１９上をオペランド制御論理部２０ に転送される。このオペランド制御論理部は、オペランド生成部２２，２４，２ ６，２８，３０，３２，３４，３６と共に、レジスタ７２内にストアされた接続 識別子によって特定されるレジスタＲ₁〜Ｒ₈のそれぞれの更新を制御するために 使用されるオペランドを生成する。特に、セルを受信すると、オペランド制 御論理部２０はオペランド生成部２２と共にオペランド‘０１０’を生成部２２ の出力に生成し、そしてオペランドレジスタ５３のオペランドフィールド５４に 格納するために、そのオペランドをバス３８上に送信する。オペランド‘０１０ ’は、表Ｉに示したように、レジスタＲ₁がインクリメントされることを指示す る。加えて、受信されたセルが、セルはネットワークによって廃棄されるべきも のであることを示す‘１’のセル損失優先度（ＣＬＰ）ビットを含んでいる場合 には、オペランド制御論理部２０は、オペランド生成部２６と共に、オペランド ‘０１０’を生成する。このオペランドはオペランドレジスタ５３のオペランド フィールド５８に格納するためにバス４２上を送信される。更に、本例では、Ｃ ＬＰビットが０でなかったので、ＣＬＰ₀レジスタは更新されない。従って、オ ペランド制御論理部２０は、オペランド生成部２４と共に、特定の接続に対する レジスタＲ₂の値が維持されるべきものであることを示すオペランド‘００１’ を生成する。このオペランドは、オペランドレジスタ５３のオペランドフィール ド５６に格納するためにバス４０上を送信される。同様にして、オペランドは生 成され、そしてオペランドレジスタ５３の複数のオペランドフィールドのそれぞ れにストアされる。 オペランドの生成とそしてオペランドレジスタ５３のそれぞれのフィールド Ｏ₁〜Ｏ₈へのオペランドの格納の後に、オペランドはバス９４を介して更新制御 論理部７６に送信される。この実施例では、バス９４は２４ビットのデータバス と関連した制御信号とを備える。インデックスレジスタ７２にストアされている 接続識別子によって識別される接続に対するレジスタＲ₁〜Ｒ₈の内容は、アレイ ７０から読み出され、ここでは７８，８０，８２，８４，８６，８８，９０，６ ２としてそれぞれ示されるカウンタＣ₁〜Ｃ₈にそれぞれにストアされる。かくし て、本例では、インデックスレジスタ中の値によって特定される接続に対して受 信されたセルの数を含んだレジスタＲ₁の内容は読み出され、そしてカウンタＣ １にストアされる。‘０’のＣＬＰを有するそれぞれの接続に対して受信された セルの数を識別する値を含んだレジスタＲ₂の内容はアレイから読み出され、そ してカウンタＣ₂にストアされる。‘１’のＣＬＰを有するそれぞれの接続に対 して受信されたセルの数を識別する値を含んだレジスタＲ₃の内容はアレ イから読み出され、そしてカウンタＣ₃にストアされる。同様にして、残りのレ ジスタＲ₄〜Ｒ₈の内容はアレイ７０から読み出され、そしてそれぞれカウンタＣ₄ 〜Ｃ₈にストアされる。 次に更新制御論理部７６は、各カウンタＣ₁〜Ｃ₈がそれぞれのオペランドに 従って修正されるようにする。特に、カウンタＣ₁〜Ｃ₈は、バス９４を通してオ ペランド制御論理部７６で受信された対応するオペランドに従ってほぼ同時に更 新される。説明の便宜上、上記の参考例では、それぞれの接続に対して受信され たセル計数を含んだカウンタＣ₁は、特定されるオペランドが‘０１０’である ためインクリメントされる。‘０’であるＣＬＰビットを有する受信されたセル の数を含んだカウンタＣ₂は、特定されるオペランドが‘００１’であるため変 化しない。‘１’であるＣＬＰビットを有する受信されたセルの数を含んだカウ ンタＣＬＰは、特定されるオペランドが‘０１０’であるためインクリメントさ れる。 カウンタ内容の更新後に、更新されたカウンタ内容は、インデックスレジス タ７２によって特定されるアレイ７０のレジスタＲ₁〜Ｒ₈のそれぞれに書き込ま れる。 上述したようにして、毎秒６２２メガビットまたはそれ以上のデータレート でセルが受信される場合でさえも、ネットワークスイッチのトラフィックに属す る統計および動作情報が正確に維持される。 高速レジスタアレイ７０内にストアされたデータは、図１に単一ポートのラ ンダムアクセスメモリとして図示されたアレイから読み出される。レジスタアレ イからデータを読み出すことが必要な場合は、ホストプロセッサ９６がバス９８ を介して読み出し格納レジスタ９９にアドレスを送信する。読み出し格納レジス タ９９の出力はバス９７を介してマルチプレクサ７５に結合され、そしてマルチ プレクサ７５の出力はマルチプレクサ出力バス７７を介してアレイ７０のアドレ ス入力線に結合される。レジスタＲ₁〜Ｒ₈にストアされたデータはほぼ同時に並 列に読み出されるので、所望の接続に対するレジスタ内にストアされているデー タの正確な状況を所望の瞬間において得ることができる。アレイ内のデータが種 々のレジスタから順番に読み出される場合には、全てのレジスタの内容を読み 出すまでに、セルの順次受信に起因して、いくつかのレジスタ内のデータは変化 してしまうことが明記される。 その代わりに、アレイ７０のデータ出力インターフェースの幅を最小化する ために、アレイ７０にストアされているデータは、例えば連続読み出し動作で読 み出される。最初の読み出し動作では、各レジスタＲ₁〜Ｒ₈の最下位バイトがア クセスされ、そして続く３回の読み出し動作では、それぞれのレジスタの最上位 バイトがアクセスされる。このようにして、出力バスの幅は１／４に低減される 。レジスタに対する変化の大半は殆ど最下位バイト中で見出されるため、レジス タに対する最大の変化は上位のバイトにアクセスすることなく観測されうる。上 位のバイトは、レジスタがインクリメントされていること、そしてそのインクリ メントがバイトの境界を超える影響をレジスタに与えていると認識されたときに アクセスされる。 高速レジスタアレイ７０からのデータ読み出しを、アレイの更新に影響を与 えることなく促進するために、このアレイはデュアルポート型アレイとして実現 される。このようなイベントでは、読み出しアクセス用のレジスタの１つのセッ トを特定するために、アドレスバス９７はアレイ７０のアドレス入力線の１つの セットに結合される。そして、アレイ内で更新するためのレジスタの第２のセッ トを特定するために、アドレスバス７４はアレイ７０のアドレス入力線の第２の セットに結合される。 レジスタＲ₁〜Ｒ₈に加えて、ネットワークアレイプロセッサは、スイッチに よって保持された各接続に対して１以上の状態レジスタＳ１〜Ｓｎを備える。状 態レジスタのセットとリセットを可能にするために、アレイプロセッサ１８は状 態制御論理部１００と、本例では少なくとも２つのオペランドを生成するための オペランド生成論理部１０２，１０４等を備える。これらオペランドはそれぞれ バス上を送信され、状態オペランドレジスタ１０６，１０８にストアされる。好 ましい実施例では、状態レジスタＳ１，Ｓ２等は、インジケータ格納用の単一ビ ットのレジスタである。例えば、状態レジスタＳ１は、それぞれの接続に対する データが有効であり、使用可能であることを示す有効インジケータビットを含む ことができる。（使用されうる他のインジケータに詰め込む）。その代わりに 、ネットワークスイッチ内の動作状態情報に対する更なる細分性が要求される場 合には、状態レジスタＳ１，Ｓ２等は複数ビットのレジスタを備えることができ る。 アレイプロセッサ１８は、状態更新制御論理部１１０と、レジスタＳ１およ びＳ２が読み出し−修正−書き込みサイクルを通して修正された場合に、状態レ ジスタから読み出された情報を受信するための状態カウンタまたは更新レジスタ １１２，１１４とを備えることができる。状態レジスタＳ１およびＳ２が単にセ ットまたはリセットすることを意図したものである場合には、状態１１０，１１ ２が無しですませられることは明らかである。 状態レジスタＳ１，Ｓ２等はアレイ７０の延長として提供され、そして共通 のスタティックラムアレイ中にストアされるか、あるいは分離されたランダムア クセスメモリ内にストアされうる。いずれのイベントにおいても、アレイ７０と 状態レジスタアレイはインデックスレジスタ７２中の接続識別子の値によってイ ンデックス付けされ、特定の接続に対するレジスタの全ての内容が特定の接続に 対する状態情報と同様に同時にアクセスされる。 本発明の１つの代替実施例が図２に図示されている。図２において、アレイ はカウンタのアレイを備える。より複雑ではあるが、図２の実施例は、レジスタ 内容のより高速な更新と、そして、図１の実施例で達成されるものより高い通信 リンクのデータレートで受信されたセルに関連した情報をストアするためにここ に開示された技術の使用を可能にする。 特に、図２を参照すると、ネットワークアレイプロセッサは、図１に関連し て上述した手法によって接続識別子を受信するインデックスレジスタ１１６を備 える。このインデックスレジスタ１１６は、特定の接続用のカウンタに対応する カウンタアレイ１１８内の複数のカウンタＣ₁〜Ｃ_nを選択するために使用される 。このインデックスレジスタ１１６はまた、特定の接続に関連した状態レジスタ Ｓ１およびＳ２をアドレス指定する。 オペランドは、オペランド制御論理部２０とオペランド生成部２２，２４， ２６，２８，３０，３２，３４，３６に関連して前述した手法で生成され、そし てここではフィールド１２２，１２４，１２６，１２８，１３０，１３２，１３ ４，１３６として識別されるオペランド格納フィールドＯＳ₁〜ＯＳ₈を含んだオ ペランド格納レジスタ１２０にストアされる。各カウンタＣ₁〜Ｃ₈は、オペラン ド格納レジスタ１２０のそれぞれのオペランド格納フィールドに特定されたオペ ランドに基づいてほぼ同時に更新される。アレイ１１８がカウンタアレイを備え るという事実の結果から、特定の接続に対して選択された複数のカウンタは、図 １の実施例で使用された読み出し−修正−書き込みサイクルを介して導入される 遅延無しに、直接更新され得る。かくして、図２のアレイの実施例は、図１の実 施例で実現されるものより高速の通信リンクと共に使用されうる。 ここに開示されたネットワークアレイプロセッサは最初に非同期式伝送モー ドのスイッチでの使用に関して説明されたが、このようなプロセッサは、受信し たセル、パケットまたはフレームに属する動作データを維持することが望ましい 如何なる通信スイッチおよび如何なるプロトコルにも使用することができる。 上述した方法および装置は、ネットワークスイッチ内の極めて高いセルレー トでのセル／トラフィックの流れに関する統計および動作情報の維持を可能とす る新規なアレイプロセッサを記述するものである。この開示からの他の変形例、 実施例および出発は、ここに含まれた発明の概念から離れること無しに、当業者 には明らかになる。従って、本発明はここに開示された技術と装置に存在するか 保有されるそれぞれの、また全ての新規な特徴と新規な特徴の組み合わせとを包 含するようにみなされるべきものであり、そして添付の請求の範囲およびその精 神によってのみ制限されるようにみなされるべきである。

Claims (1)

1. 【特許請求の範囲】 １． 複数の接続を保持するコンピュータネットワークスイッチ内に情報を維持 するための高速レジスタプロセッサであって、 前記複数の接続のそれぞれに対する複数のレジスタＲ₁〜Ｒ_nを有したレジス タアレイと、 前記複数のレジスタの１つを識別するインデックス値を含んだインデックス レジスタと、 各オペランドがそれぞれのレジスタＲ₁〜Ｒ_nの内容に対して実行される動作 を規定する、複数のオペランドをストアするための複数のオペランドフィールド Ｏ₁〜Ｏ_nを有するオペランドレジスタと、 前記インデックスレジスタ内に含まれている前記インデックス値によって識 別されたそれぞれのレジスタＲ₁〜Ｒ_n上のオペランドフィールドＯ₁〜Ｏ_nによっ て特定された動作をほぼ同時に実行するためのレジスタ更新コントローラとを備 えることを特徴とする高速レジスタプロセッサ。 ２． 請求項１の高速レジスタコントローラにおいて、前記レジスタコントロー ラは、前記複数の接続のそれぞれに対する少なくとも１つの状態レジスタを更に 有し、前記オペランドレジスタは、少なくとも１つのオペランドフィールドＯ_{n+ 1} を有し、そして前記レジスタ更新コントローラは、インデックスレジスタ内に 含まれている値によって特定される接続のために、前記少なくとも１つの状態レ ジスタ上の前記少なくとも１つのオペランドフィールドＯ_n+1によって特定され る動作を、前記レジスタＲ₁〜Ｒ_n上のオペランドＯ₁〜Ｏ_nによって特定される前 記動作の実行とほぼ同時に実行するように動作することを特徴とする高速レジス タコントローラ。 ３． 請求項１の高速レジスタコントローラにおいて、前記レジスタ更新コント ローラは、前記インデックスレジスタ内の、クリアされ、インクリメントされ、 デクリメントされ、または維持される値によって特定される接続に関連した複数 のレジスタＲ₁〜Ｒ_nのそれぞれの内容を、前記オペランドレジスタのそれぞれの オペランドフィールド内のオペランドの値に基づいて発生することを特徴とする 高速レジスタコントローラ。 ４． 請求項１の高速レジスタコントローラにおいて、前記レジスタ更新コント ローラは、インデックスフィールド内の値によって特定される接続に対し、通信 リンク上の前記ネットワークスイッチで１データパケットを受信する時間より長 くない時間内で、読み出され、対応するオペランドフィールドＯ₁〜Ｏ_nに特定さ れるオペランドに従って動作され、そしてレジスタアレイのそれぞれのレジスタ に書き込まれる、レジスタＲ₁〜Ｒ_nのそれぞれの内容を発生するように動作する ことを特徴とする高速レジスタコントローラ。 ５． 請求項１の高速レジスタコントローラにおいて、前記レジスタＲ₁〜Ｒ_nの それぞれはｍビットの幅であり、そして前記レジスタアレイは、前記インデック スフィールドによって識別される接続に対し、全てのレジスタ内のデータが並列 に読み出されることを可能にするために（ｎ）×（ｍ）ビット幅の出力バスを有 することを特徴とする高速レジスタコントローラ。 ６． 少なくとも１つの通信リンク上でパケットを受信する高速ネットワークス イッチ内の通信情報を維持するための方法であって、 前記ネットワークスイッチでパケットを受信するステップと、 受信された前記パケットに対する接続識別子を決定するステップと、 受信された前記パケット内に含まれる情報をデコードして複数のオペランド Ｏ₁〜Ｏ_nを生成するステップと、 前記複数のオペランドをｎ個のオペランドフィールドを有するオペランドレ ジスタにストアするステップと、 レジスタアレイとなった複数のレジスタＲ₁〜Ｒ_n内に含まれたデータに対し ほぼ同時に動作するステップとを備え、 前記アレイ内の前記複数のレジスタは前記接続識別子によって特定され、そ してレジスタＲ₁〜Ｒ_n内の値のそれぞれに対して実行される動作は前記オペラン ドレジスタのそれぞれのオペランドフィールド内に含まれるオペランドＯ₁〜Ｏ_n の値に基づくことを特徴とする方法。 ７． 請求項６の方法において、前記デコードするステップは、複数のレジスタ Ｒ₁〜Ｒ_nのそれぞれ内の値を発生する前記複数のオペランドＯ₁〜Ｏ_nのそれぞれ に対する、クリアされ、維持され、インクリメントされ、またはデクリメントさ れる値を生成するステップを含むことを特徴とする方法。 ８． 請求項６の方法において、前記受信するステップは、所定の最大パケット 受信時間内で前記パケットを受信するステップを含み、そして前記動作するステ ップは、前記最大パケット受信時間内で前記複数のレジスタＲ₁〜Ｒ_nを更新する ステップを含むことを特徴とする方法。 ９． 請求項６の方法において、前記レジスタアレイ中の前記複数のレジスタの それぞれは並列出力バスを有し、そして前記方法は、特定の接続識別子のために 、前記複数のレジスタの出力バスを並列に読み込むステップを更に有することを 特徴とする方法。 １０． 請求項６の方法において、前記パケットはセルを備えることを特徴とす る方法。 １１． 請求項１０の方法において、前記セルは非同期式伝送モード（ＡＴＭ） セルを備えることを特徴とする方法。 １２． 請求項６の方法において、前記パケットはフレームを備えることを特徴 とする方法。