JP2000358066A - 並列スイッチングエンジン中で、パケット順序の完全性を維持する方法および装置 - Google Patents
並列スイッチングエンジン中で、パケット順序の完全性を維持する方法および装置Info
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Abstract
(57)【要約】
【課題】 到着パケットがスイッチング用並列処理エレ
メントの種々の処理エレメントに転送される、スイッチ
ングエンジン中でパケット順序の完全性を維持する方法
および装置を提供すること。 【解決手段】 各到着パケットごとに、同じソースから
の前のパケットが処理エレメントに係属中であるかどう
かをチェックし、チェックにより、そのようなパケット
が係属中であることが明らかになった場合に、この到着
パケットを前のパケットと同じ処理エレメントに転送す
ることにより、同じ会話に関するパケットの順序の保持
が保証される。
メントの種々の処理エレメントに転送される、スイッチ
ングエンジン中でパケット順序の完全性を維持する方法
および装置を提供すること。 【解決手段】 各到着パケットごとに、同じソースから
の前のパケットが処理エレメントに係属中であるかどう
かをチェックし、チェックにより、そのようなパケット
が係属中であることが明らかになった場合に、この到着
パケットを前のパケットと同じ処理エレメントに転送す
ることにより、同じ会話に関するパケットの順序の保持
が保証される。
Description
【０００１】
【発明の属する技術分野】本発明は、データスイッチン
グに関し、より詳細には、データ通信ネットワーク中で
複数のソースから複数の宛先にデータをスイッチするた
めにプロセッサアレイが使用される種類のデータスイッ
チングエンジンに関する。
グに関し、より詳細には、データ通信ネットワーク中で
複数のソースから複数の宛先にデータをスイッチするた
めにプロセッサアレイが使用される種類のデータスイッ
チングエンジンに関する。
【０００２】
【従来の技術】近年、高速データ通信スイッチングが、
主として特定用途向け集積回路（ＡＳＩＣ）において達
成されている。プログラム可能論理デバイスは、一般
に、主要なスイッチングエンジンとして利用するのには
遅すぎると考えられている。しかし、プログラム可能論
理技術の最近の改善に伴い、並列の多数のプログラム可
能論理デバイス、または並列プロセッサアレイを、主要
なデータスイッチングエンジンとして実現する傾向が、
今起こりつつあるように見える。
主として特定用途向け集積回路（ＡＳＩＣ）において達
成されている。プログラム可能論理デバイスは、一般
に、主要なスイッチングエンジンとして利用するのには
遅すぎると考えられている。しかし、プログラム可能論
理技術の最近の改善に伴い、並列の多数のプログラム可
能論理デバイス、または並列プロセッサアレイを、主要
なデータスイッチングエンジンとして実現する傾向が、
今起こりつつあるように見える。
【０００３】プロセッサアレイスイッチングエンジン
は、ＡＳＩＣスイッチングエンジンに対して、商品化ま
での時間、柔軟性および拡張性の点において一定の利点
を提供する。しかし、プロセッサアレイスイッチングエ
ンジンの「並列」の側面が、技術的な課題を作り出す。
これらの課題の中で筆頭は、アレイの資源をどのように
最適に割り振るかである。考えられる１つ目は、アレイ
内の各プロセッサを厳密に特定のグループのソース専用
にすることである。しかし、そのような専用プロセッサ
アレイは、該プロセッサが専用であるソースがパケット
を伝送していないとき、たとえ他のプロセッサが過負荷
状態であっても、プロセッサが利用されないので効率的
ではない。考えられる２つ目は、アレイ内の各プロセッ
サが、全てのソースによって共用されるようにすること
である。そのような共用プロセッサアレイならば、特に
到着パケットが現在充分に利用されていないプロセッサ
に伝送されることを保証する効率的な負荷バランシング
アルゴリズムと共に実現されるとき、全体のスイッチン
グ効率を非常に増加させるであろう。しかし、共用プロ
セッサアレイは、パケット順序の完全性をいかに保持す
るかなどの他の問題を引き起こす。
は、ＡＳＩＣスイッチングエンジンに対して、商品化ま
での時間、柔軟性および拡張性の点において一定の利点
を提供する。しかし、プロセッサアレイスイッチングエ
ンジンの「並列」の側面が、技術的な課題を作り出す。
これらの課題の中で筆頭は、アレイの資源をどのように
最適に割り振るかである。考えられる１つ目は、アレイ
内の各プロセッサを厳密に特定のグループのソース専用
にすることである。しかし、そのような専用プロセッサ
アレイは、該プロセッサが専用であるソースがパケット
を伝送していないとき、たとえ他のプロセッサが過負荷
状態であっても、プロセッサが利用されないので効率的
ではない。考えられる２つ目は、アレイ内の各プロセッ
サが、全てのソースによって共用されるようにすること
である。そのような共用プロセッサアレイならば、特に
到着パケットが現在充分に利用されていないプロセッサ
に伝送されることを保証する効率的な負荷バランシング
アルゴリズムと共に実現されるとき、全体のスイッチン
グ効率を非常に増加させるであろう。しかし、共用プロ
セッサアレイは、パケット順序の完全性をいかに保持す
るかなどの他の問題を引き起こす。
【０００４】パケット順序の完全性を保持する問題は、
共用プロセッサアレイにおいて、そのようなアレイの動
作サイクル内の所与のいずれかの時点で、パケットを処
理するのに必要な時間が、プロセッサごとに変動するた
めに生じる。したがって、パケットは、スイッチングの
ためにアレイに伝送された順序とは異なる順序でアレイ
からスイッチされる可能性がある。厳密な「先入れ先出
し：ＦＩＦＯ」手順からの逸脱は、異なる会話に適用さ
れるパケットに対しては問題ではないが、同じ会話に適
用されるパケットに対しては問題になる可能性がある。
共用プロセッサアレイにおいて、そのようなアレイの動
作サイクル内の所与のいずれかの時点で、パケットを処
理するのに必要な時間が、プロセッサごとに変動するた
めに生じる。したがって、パケットは、スイッチングの
ためにアレイに伝送された順序とは異なる順序でアレイ
からスイッチされる可能性がある。厳密な「先入れ先出
し：ＦＩＦＯ」手順からの逸脱は、異なる会話に適用さ
れるパケットに対しては問題ではないが、同じ会話に適
用されるパケットに対しては問題になる可能性がある。
【０００５】
【発明が解決しようとする課題】したがって、処理エレ
メントが全てのソース中で共用されているプロセッサア
レイにおいて、同じソースからのパケットが、そのパケ
ットが到着した順序でアレイから出ることを保証する方
法の必要がある。そして、スイッチング性能に高すぎる
犠牲を課すことなく、共通のソースからのパケットに対
するパケット順序を保持する必要がある。
メントが全てのソース中で共用されているプロセッサア
レイにおいて、同じソースからのパケットが、そのパケ
ットが到着した順序でアレイから出ることを保証する方
法の必要がある。そして、スイッチング性能に高すぎる
犠牲を課すことなく、共通のソースからのパケットに対
するパケット順序を保持する必要がある。
【０００６】
【課題を解決するための手段】本発明は、共用プロセッ
サアレイ内でパケット順序の完全性を保持する方法およ
び装置を提供する。同じ会話に関するパケットの順序
は、各到着パケットごとに、同じソースからの前のパケ
ットが処理エレメントに係属中であるかどうかを、到着
パケットをプロセッサアレイに転送する前にチェックす
ることによって維持される。チェックにより、そのよう
なパケットが係属中であることが明らかになった場合、
この到着パケットは、前のパケットと同じ処理エレメン
トに転送される。チェックにより、同じソースからのど
のパケットもいずれかの処理エレメントに係属中でない
ことが明らかになった場合、この到着パケットは、負荷
バランシングアルゴリズムに従って処理エレメントに転
送される。
サアレイ内でパケット順序の完全性を保持する方法およ
び装置を提供する。同じ会話に関するパケットの順序
は、各到着パケットごとに、同じソースからの前のパケ
ットが処理エレメントに係属中であるかどうかを、到着
パケットをプロセッサアレイに転送する前にチェックす
ることによって維持される。チェックにより、そのよう
なパケットが係属中であることが明らかになった場合、
この到着パケットは、前のパケットと同じ処理エレメン
トに転送される。チェックにより、同じソースからのど
のパケットもいずれかの処理エレメントに係属中でない
ことが明らかになった場合、この到着パケットは、負荷
バランシングアルゴリズムに従って処理エレメントに転
送される。
【０００７】本発明は、以下の詳細な説明を参照して、
以下に簡単に述べる添付の図面と共に考慮することによ
り、よりよく理解されよう。もちろん、本発明の実際の
範囲は、特許請求の範囲により定義される。
以下に簡単に述べる添付の図面と共に考慮することによ
り、よりよく理解されよう。もちろん、本発明の実際の
範囲は、特許請求の範囲により定義される。
【０００８】
【発明の実施の形態】図１に、データスイッチングアー
キテクチャ用の入力ユニット１１０および出力ユニット
１２０を示す。完全なアーキテクチャ（示されていな
い）では、１つまたは複数の入力ユニットおよび１つま
たは複数の出力ユニットが、スイッチ機構１３０を介し
て結合され、その結果、全ての物理的入力（およびその
関連入力ユニット）が全ての物理的出力（およびその関
連出力ユニット）にデータを転送することができる。所
与の任意の瞬間において、入力ユニットのサブセット
（または全て）が、出力ユニットのサブセット（または
全て）向けのデータを受け取る。したがって、データ
は、左から右に、例えば入力ユニット１１０から出力ユ
ニット１２０に流れると考えることができる。各入力ユ
ニットは、複数の物理的入力を有し、各出力ユニット
は、１つまたは複数の物理的出力を有する。このアーキ
テクチャを介して、可変長のパケット、固定長のセル、
またはこの両者で、データを伝送することができるが、
明確性と統一性のために、本明細書では、このような離
散的な単位のデータをすべて「パケット」と呼ぶ。入力
ユニット１１０と出力ユニット１２０の間の好ましいス
イッチング動作では、物理的入力の１つで受取り物理的
出力に向けられたパケットは、プロセッサアレイモジュ
ール１１２に到着し、入力バッファ１１４にスイッチさ
れ転送される。このパケットは最終的に、スイッチング
機構１３０への機構データバス１４２上に解放され、出
力バッファ１２２に到着し、出力バッファ１２２で、こ
のパケットは、物理的出力での最終的な配信まで格納さ
れ続ける。
キテクチャ用の入力ユニット１１０および出力ユニット
１２０を示す。完全なアーキテクチャ（示されていな
い）では、１つまたは複数の入力ユニットおよび１つま
たは複数の出力ユニットが、スイッチ機構１３０を介し
て結合され、その結果、全ての物理的入力（およびその
関連入力ユニット）が全ての物理的出力（およびその関
連出力ユニット）にデータを転送することができる。所
与の任意の瞬間において、入力ユニットのサブセット
（または全て）が、出力ユニットのサブセット（または
全て）向けのデータを受け取る。したがって、データ
は、左から右に、例えば入力ユニット１１０から出力ユ
ニット１２０に流れると考えることができる。各入力ユ
ニットは、複数の物理的入力を有し、各出力ユニット
は、１つまたは複数の物理的出力を有する。このアーキ
テクチャを介して、可変長のパケット、固定長のセル、
またはこの両者で、データを伝送することができるが、
明確性と統一性のために、本明細書では、このような離
散的な単位のデータをすべて「パケット」と呼ぶ。入力
ユニット１１０と出力ユニット１２０の間の好ましいス
イッチング動作では、物理的入力の１つで受取り物理的
出力に向けられたパケットは、プロセッサアレイモジュ
ール１１２に到着し、入力バッファ１１４にスイッチさ
れ転送される。このパケットは最終的に、スイッチング
機構１３０への機構データバス１４２上に解放され、出
力バッファ１２２に到着し、出力バッファ１２２で、こ
のパケットは、物理的出力での最終的な配信まで格納さ
れ続ける。
【０００９】図２に、プロセッサアレイモジュール１１
２をより詳細に示す。プロセッサアレイモジュール１１
２は、パケットを物理的入力から物理的出力にスイッチ
する責任を担う。その最も基本的特徴において、モジュ
ール１１２内で実行されるスイッチング動作は、パケッ
トヘッダ内に符号化されたアドレスなどのパケット制御
フィールドを解釈し変更して、適切な物理的出力上にパ
ケットを配信するよう保証することを含む。プロセッサ
アレイモジュール１１２は、物理的入力に接続されたＭ
個の入力制御装置２１０を有する。入力制御装置２１０
は、Ｌ個のモジュールデータバス２２０を介して、Ｌ個
の処理エレメントを含むプロセッサアレイ２３０に結合
される。モジュールデータバス２２０は、各処理エレメ
ントが特定のバス上のデータを受取り、各入力制御装置
が各バス上のデータを伝送することができるように構成
される。処理エレメント２３０は、パケットスイッチン
グ動作が完了した後にパケットを入力バッファ１１４に
転送するために、外部データバス１４２を共用する。
２をより詳細に示す。プロセッサアレイモジュール１１
２は、パケットを物理的入力から物理的出力にスイッチ
する責任を担う。その最も基本的特徴において、モジュ
ール１１２内で実行されるスイッチング動作は、パケッ
トヘッダ内に符号化されたアドレスなどのパケット制御
フィールドを解釈し変更して、適切な物理的出力上にパ
ケットを配信するよう保証することを含む。プロセッサ
アレイモジュール１１２は、物理的入力に接続されたＭ
個の入力制御装置２１０を有する。入力制御装置２１０
は、Ｌ個のモジュールデータバス２２０を介して、Ｌ個
の処理エレメントを含むプロセッサアレイ２３０に結合
される。モジュールデータバス２２０は、各処理エレメ
ントが特定のバス上のデータを受取り、各入力制御装置
が各バス上のデータを伝送することができるように構成
される。処理エレメント２３０は、パケットスイッチン
グ動作が完了した後にパケットを入力バッファ１１４に
転送するために、外部データバス１４２を共用する。
【００１０】本発明の重要な目的は、同じ会話に適用さ
れるパケットのシーケンスを保持する共用プロセッサア
レイを実現することである。このパケット順序の完全性
の保持は、好ましい実施形態において「委託と解放（ｃ
ｏｍｍｉｔ−ａｎｄ−ｒｅｌｅａｓｅ）」プロトコルを
実現することによって達成される。入力制御装置２１０
は、異なるソースからプロセッサアレイ２３０にパケッ
トを配信する。委託されていないソースは、このソース
から処理エレメントへの到着パケットを転送する際に、
アレイ２３０内の特定の処理エレメントに対して委託さ
れる。この委託が有効である間、このソースからのその
後の到着パケットは、全てこの処理エレメントに転送さ
れる。この委託は、このソースからの全てのパケット
が、このアレイからスイッチされ出て行った後に終了す
る。この「委託と解放」プロトコルは、同じ会話に適用
されるパケットが、スイッチング性能を過度に妨害する
ことなく、共用アレイプロセッサアレイからその到着順
にスイッチされることを保証する。この基本的な発明的
特徴に加えて、アレイ２３０内の入力制御装置２１０お
よび処理エレメントは、制御ラインによって結合され
る。図３を参照すると、代表の入力制御装置３１０およ
び処理エレメント３２０が、マスクリセット（ｍａｓｋ
ｒｅｓｅｔ）ライン３２２およびバックログ更新（ｂ
ａｃｋｌｏｇ ｕｐｄａｔｅ）ライン３２４によって結
合される。処理エレメント３２０は、入力制御装置３１
０に、処理エレメント３２０の現在の状態についてのフ
ィードバックを提供するために、ライン３２２、３２４
を呼び出す。入力制御装置３１０は、到着パケットを転
送するときにアレイ２３０内のどの処理エレメントを選
択すべきかを正しく決定するために、この状態を知らな
ければならない。特にマスクリセットライン３２２は、
処理エレメント３２０がこのソースからの係属中のパケ
ットをもう有していないことを入力制御装置３１０に指
示するために呼び出される。この指示が、実際に、処理
エレメント３２０に対する過去の委託からソースを解放
し、その結果、このソースからの次の到着パケットに対
する処理エレメントを、パケット順序を保持するために
関係する処理エレメント３２０を選択するのではなく、
効率性に基づいて選択することができる。バックログ更
新ライン３２４は、全ての入力制御装置２１０に関連付
けられたソースからの、処理エレメント３２０内に係属
中のパケットの現在のバックログについて、入力制御装
置３１０に伝えるために呼び出される。入力制御装置３
１０に関連付けられたソースが、委託されていない状態
にあるとき、入力制御装置３１０は、アレイ２３０内の
全ての処理エレメントによって提供されるバックログ情
報を比較し、このソースから処理エレメント３２０に、
到着パケットを転送する相対的な効率性を評価する。
れるパケットのシーケンスを保持する共用プロセッサア
レイを実現することである。このパケット順序の完全性
の保持は、好ましい実施形態において「委託と解放（ｃ
ｏｍｍｉｔ−ａｎｄ−ｒｅｌｅａｓｅ）」プロトコルを
実現することによって達成される。入力制御装置２１０
は、異なるソースからプロセッサアレイ２３０にパケッ
トを配信する。委託されていないソースは、このソース
から処理エレメントへの到着パケットを転送する際に、
アレイ２３０内の特定の処理エレメントに対して委託さ
れる。この委託が有効である間、このソースからのその
後の到着パケットは、全てこの処理エレメントに転送さ
れる。この委託は、このソースからの全てのパケット
が、このアレイからスイッチされ出て行った後に終了す
る。この「委託と解放」プロトコルは、同じ会話に適用
されるパケットが、スイッチング性能を過度に妨害する
ことなく、共用アレイプロセッサアレイからその到着順
にスイッチされることを保証する。この基本的な発明的
特徴に加えて、アレイ２３０内の入力制御装置２１０お
よび処理エレメントは、制御ラインによって結合され
る。図３を参照すると、代表の入力制御装置３１０およ
び処理エレメント３２０が、マスクリセット（ｍａｓｋ
ｒｅｓｅｔ）ライン３２２およびバックログ更新（ｂ
ａｃｋｌｏｇ ｕｐｄａｔｅ）ライン３２４によって結
合される。処理エレメント３２０は、入力制御装置３１
０に、処理エレメント３２０の現在の状態についてのフ
ィードバックを提供するために、ライン３２２、３２４
を呼び出す。入力制御装置３１０は、到着パケットを転
送するときにアレイ２３０内のどの処理エレメントを選
択すべきかを正しく決定するために、この状態を知らな
ければならない。特にマスクリセットライン３２２は、
処理エレメント３２０がこのソースからの係属中のパケ
ットをもう有していないことを入力制御装置３１０に指
示するために呼び出される。この指示が、実際に、処理
エレメント３２０に対する過去の委託からソースを解放
し、その結果、このソースからの次の到着パケットに対
する処理エレメントを、パケット順序を保持するために
関係する処理エレメント３２０を選択するのではなく、
効率性に基づいて選択することができる。バックログ更
新ライン３２４は、全ての入力制御装置２１０に関連付
けられたソースからの、処理エレメント３２０内に係属
中のパケットの現在のバックログについて、入力制御装
置３１０に伝えるために呼び出される。入力制御装置３
１０に関連付けられたソースが、委託されていない状態
にあるとき、入力制御装置３１０は、アレイ２３０内の
全ての処理エレメントによって提供されるバックログ情
報を比較し、このソースから処理エレメント３２０に、
到着パケットを転送する相対的な効率性を評価する。
【００１１】次に、プロセッサアレイモジュール２１０
の動作を、図４〜図１０を参照してさらに詳細に述べ
る。最初に図４を参照して、代表の入力制御装置４００
を示す。到着パケットが、物理的入力ＩＰ＿ＩＮ上の制
御装置４００に到着し、入力待ち行列４０４に書き込ま
れ、書き込みアドレスカウンタ４０６が、増分される。
ＰＥ決定論理回路４１２が、書き込みアドレスカウンタ
４０６および読み取りアドレスカウンタ４１０を監視す
る。到着パケットが、待ち行列４０４内に係属中である
とき、ＰＥ決定論理回路４１２が、処理エレメントを選
択し、パケット解放要求を、選択された処理エレメント
が傍受しているモジュールデータバスＰＥ＿Ｘ＿ＢＵＳ
に対する制御論理回路エレメントのＰＥ＿Ｘ＿ＢＵＳ制
御論理回路４２４に伝送する。最後に、論理回路４２４
がこの要求を認める。ＡＮＤゲート４１４が、イネーブ
ルにされ、到着パケットが、待ち行列４０４から読み取
られ、選択された処理エレメントに対するバスＰＥ＿Ｘ
＿ＢＵＳ上のソースポートＩＤレジスタ４０２から取り
出されたソース識別子とともに伝送される。例示した実
施形態の制御装置４００には、物理的入力が１つしかな
いが、他の実施形態の制御装置は、１つまたは複数の物
理的入力を有することができることに留意されたい。さ
らに例示した実施形態では、この物理的入力上の制御装
置４００に到着した全ての到着パケットは、同じソース
に帰属するが、共通の物理的入力上ではあるが異なるソ
ースアドレスを有する制御装置に到着する他の実施形態
の到着パケットは、異なるソースに帰属することができ
る。
の動作を、図４〜図１０を参照してさらに詳細に述べ
る。最初に図４を参照して、代表の入力制御装置４００
を示す。到着パケットが、物理的入力ＩＰ＿ＩＮ上の制
御装置４００に到着し、入力待ち行列４０４に書き込ま
れ、書き込みアドレスカウンタ４０６が、増分される。
ＰＥ決定論理回路４１２が、書き込みアドレスカウンタ
４０６および読み取りアドレスカウンタ４１０を監視す
る。到着パケットが、待ち行列４０４内に係属中である
とき、ＰＥ決定論理回路４１２が、処理エレメントを選
択し、パケット解放要求を、選択された処理エレメント
が傍受しているモジュールデータバスＰＥ＿Ｘ＿ＢＵＳ
に対する制御論理回路エレメントのＰＥ＿Ｘ＿ＢＵＳ制
御論理回路４２４に伝送する。最後に、論理回路４２４
がこの要求を認める。ＡＮＤゲート４１４が、イネーブ
ルにされ、到着パケットが、待ち行列４０４から読み取
られ、選択された処理エレメントに対するバスＰＥ＿Ｘ
＿ＢＵＳ上のソースポートＩＤレジスタ４０２から取り
出されたソース識別子とともに伝送される。例示した実
施形態の制御装置４００には、物理的入力が１つしかな
いが、他の実施形態の制御装置は、１つまたは複数の物
理的入力を有することができることに留意されたい。さ
らに例示した実施形態では、この物理的入力上の制御装
置４００に到着した全ての到着パケットは、同じソース
に帰属するが、共通の物理的入力上ではあるが異なるソ
ースアドレスを有する制御装置に到着する他の実施形態
の到着パケットは、異なるソースに帰属することができ
る。
【００１２】到着パケットに対する正しい処理エレメン
トを選択するために、ＰＥ決定論理回路４１２は、最初
に、この到着パケットに対するソースが、委託されてい
る状態か委託されていない状態かを判定する。この判定
は、ＰＥマスクレジスタ４０８内に保持されるビットマ
スクによって補助される。ＰＥマスクレジスタ４０８内
に保持されるマスクのフォーマット５００を、図５に示
す。プロセッサアレイ２３０内でアクティブ状態のＬ個
の処理エレメントのそれぞれに、このマスク内のビット
位置が割り当てられる。このマスクは、マスク読み取り
ライン４１８上で、ＰＥ決定論理回路４１２によって読
み取られる。ビットマスク内のビットがセットされてい
る場合、このソースは、現在、そのビットがセットされ
ている処理エレメントに委託され、ＰＥ決定論理回路４
１２は、その処理エレメントを選択する。しかし、マス
ク内のビットがセットされていない場合、このソース
は、現在、委託されておらず、ＰＥ決定論理回路４１２
は、効率性に基づいて処理エレメントを選択することが
できる。このイベントにおいて、ＰＥ決定論理回路４１
２は、バックログ更新ライン４２４上で、全ての処理エ
レメントから受取ったバックログ情報を比較し、現時点
でバックログが最小の処理エレメントを選択する。もち
ろん、委託されていないソースからの到着パケットに対
する処理エレメントを選択する際に、現在のバックログ
以外の要素が決定的である他の負荷バランシングアルゴ
リズムも可能である。
トを選択するために、ＰＥ決定論理回路４１２は、最初
に、この到着パケットに対するソースが、委託されてい
る状態か委託されていない状態かを判定する。この判定
は、ＰＥマスクレジスタ４０８内に保持されるビットマ
スクによって補助される。ＰＥマスクレジスタ４０８内
に保持されるマスクのフォーマット５００を、図５に示
す。プロセッサアレイ２３０内でアクティブ状態のＬ個
の処理エレメントのそれぞれに、このマスク内のビット
位置が割り当てられる。このマスクは、マスク読み取り
ライン４１８上で、ＰＥ決定論理回路４１２によって読
み取られる。ビットマスク内のビットがセットされてい
る場合、このソースは、現在、そのビットがセットされ
ている処理エレメントに委託され、ＰＥ決定論理回路４
１２は、その処理エレメントを選択する。しかし、マス
ク内のビットがセットされていない場合、このソース
は、現在、委託されておらず、ＰＥ決定論理回路４１２
は、効率性に基づいて処理エレメントを選択することが
できる。このイベントにおいて、ＰＥ決定論理回路４１
２は、バックログ更新ライン４２４上で、全ての処理エ
レメントから受取ったバックログ情報を比較し、現時点
でバックログが最小の処理エレメントを選択する。もち
ろん、委託されていないソースからの到着パケットに対
する処理エレメントを選択する際に、現在のバックログ
以外の要素が決定的である他の負荷バランシングアルゴ
リズムも可能である。
【００１３】ソースは、ＰＥマスクレジスタ４０８内の
マスクをセットおよびリセットすることによって、委託
されている状態と委託されていない状態の間で、切り換
えられる。このマスクは、委託されていないソースに対
する処理エレメントが効率性に基づいて選択されるとき
にセットされる。特に、処理エレメント用にマスク内に
確保されたビットは、マスクセットライン４１６を介し
てセットされる。このソースからの最後の係属中のパケ
ットがこのエレメントからスイッチされ出ていった後
に、以前に選択された処理エレメントがリセット指示を
制御装置４００に伝送するとき、このマスクがリセット
される。特に、リセット指示は、この処理エレメントに
よって駆動されるマスクリセットライン４２２のうちの
１ライン上で伝送され、マスクがリセットされる。
マスクをセットおよびリセットすることによって、委託
されている状態と委託されていない状態の間で、切り換
えられる。このマスクは、委託されていないソースに対
する処理エレメントが効率性に基づいて選択されるとき
にセットされる。特に、処理エレメント用にマスク内に
確保されたビットは、マスクセットライン４１６を介し
てセットされる。このソースからの最後の係属中のパケ
ットがこのエレメントからスイッチされ出ていった後
に、以前に選択された処理エレメントがリセット指示を
制御装置４００に伝送するとき、このマスクがリセット
される。特に、リセット指示は、この処理エレメントに
よって駆動されるマスクリセットライン４２２のうちの
１ライン上で伝送され、マスクがリセットされる。
【００１４】次に、図６を参照すると、代表の処理エレ
メント６００をより詳細に示す。パケット（ソース識別
子を含む）は、モジュールバス（例えば、ＰＥ＿Ｘ＿Ｂ
ＵＳ）からエレメント６００に到着し、パケット解析ユ
ニット６１０に書き込まれる。パケット解析ユニット６
１０は、パケットヘッダ（ソース識別子を含む）を取り
除き、到着ヘッダをヘッダバッファ６３０に預ける。こ
のパケットのペイロードは、データバッファ６４０に流
れる。プロセッサ論理回路６２０は、この到着ヘッダを
調査し、この到着ヘッダを、適切な物理的出力上にパケ
ットを配信することを保証するのに充分な出発ヘッダに
変換する。この出発ヘッダおよびこのパケットに対する
ペイロードは、最後にパケット再組立ユニット６５０に
解放され、ここで、この出発ヘッダは、ペイロードと共
に再組立され、再組立されたパケットは、外部データバ
ス１４２上に解放される。
メント６００をより詳細に示す。パケット（ソース識別
子を含む）は、モジュールバス（例えば、ＰＥ＿Ｘ＿Ｂ
ＵＳ）からエレメント６００に到着し、パケット解析ユ
ニット６１０に書き込まれる。パケット解析ユニット６
１０は、パケットヘッダ（ソース識別子を含む）を取り
除き、到着ヘッダをヘッダバッファ６３０に預ける。こ
のパケットのペイロードは、データバッファ６４０に流
れる。プロセッサ論理回路６２０は、この到着ヘッダを
調査し、この到着ヘッダを、適切な物理的出力上にパケ
ットを配信することを保証するのに充分な出発ヘッダに
変換する。この出発ヘッダおよびこのパケットに対する
ペイロードは、最後にパケット再組立ユニット６５０に
解放され、ここで、この出発ヘッダは、ペイロードと共
に再組立され、再組立されたパケットは、外部データバ
ス１４２上に解放される。
【００１５】処理エレメント６００は、エレメント６０
０に係属中の各ソースからのパケットのバックログを、
バックログレジスタ７００の手段を介して監視する。バ
ックログレジスタ７００の形態を、図７に示す。バック
ログレジスタは、プロセッサアレイモジュール２１０内
でアクティブ状態のＭ個のソースのそれぞれに割り当て
られる。各レジスタは、エレメント６００に係属中の特
定のソースからのパケットの現在の数を反映したバック
ログ数を保持する。エレメント６００に到着する特定の
ソースからのパケット全てに対して、プロセッサ論理回
路６２０は、このソース用に確保されたレジスタ内のバ
ックログ数を増分する。エレメント６００から解放され
た特定のソースからのパケット全てに対して、プロセッ
サ論理回路６２０は、このソース用に確保されたレジス
タ内のバックログ数を減分する。レジスタ内のバックロ
グ数が１から０に減分される場合、エレメント６００
は、マスクリセットライン６２２のうち適切な１ライン
上で、そのバックログ値が０に戻るソースに関連付けら
れた入力制御装置に、リセット指示を伝送し、エレメン
ト６００に対する委託からソースを解放する。エレメン
ト６００はまた、到着パケットに対するエレメントを効
率性に基づいて選択する際に、委託されていないソース
に、相対的なバックログの更新状況を提供するために、
定期的にバックログ更新ライン６２４も呼び出し、全て
の入力制御装置に、エレメント６００の現在の全体（す
なわち全てのソース）のバックログ数を伝える。
０に係属中の各ソースからのパケットのバックログを、
バックログレジスタ７００の手段を介して監視する。バ
ックログレジスタ７００の形態を、図７に示す。バック
ログレジスタは、プロセッサアレイモジュール２１０内
でアクティブ状態のＭ個のソースのそれぞれに割り当て
られる。各レジスタは、エレメント６００に係属中の特
定のソースからのパケットの現在の数を反映したバック
ログ数を保持する。エレメント６００に到着する特定の
ソースからのパケット全てに対して、プロセッサ論理回
路６２０は、このソース用に確保されたレジスタ内のバ
ックログ数を増分する。エレメント６００から解放され
た特定のソースからのパケット全てに対して、プロセッ
サ論理回路６２０は、このソース用に確保されたレジス
タ内のバックログ数を減分する。レジスタ内のバックロ
グ数が１から０に減分される場合、エレメント６００
は、マスクリセットライン６２２のうち適切な１ライン
上で、そのバックログ値が０に戻るソースに関連付けら
れた入力制御装置に、リセット指示を伝送し、エレメン
ト６００に対する委託からソースを解放する。エレメン
ト６００はまた、到着パケットに対するエレメントを効
率性に基づいて選択する際に、委託されていないソース
に、相対的なバックログの更新状況を提供するために、
定期的にバックログ更新ライン６２４も呼び出し、全て
の入力制御装置に、エレメント６００の現在の全体（す
なわち全てのソース）のバックログ数を伝える。
【００１６】次に、図８を参照すると、到着パケットを
処理エレメントに転送する前に、図２の入力制御装置で
実行されるチェックを流れ図で示す。パケットが物理的
入力上の入力制御装置で受信され（８１０）、ビットマ
スクが読み取られる（８２０）。マスク内のビットがセ
ットされているかどうかの判定がなされる（８３０）。
マスク内のビットがセットされている場合、このソース
は、現在、委託されており、このパケットが、パケット
順序の全ての問題を取り除くために、そのビットがセッ
トされている処理エレメントに転送される（８４０）。
しかし、マスク内のビットがセットされていない場合、
このソースは、現在、委託されていない。したがって、
処理エレメントに対するバックログ情報が参照され、パ
ケットは、最小のバックログを有する処理エレメントに
転送される（８３４）。しかし、そのような転送に先立
ち、その選択された処理エレメント用に確保されたマス
ク内のビットが、ソースをこの処理エレメントに委託す
るためにセットされる（８３２）。
処理エレメントに転送する前に、図２の入力制御装置で
実行されるチェックを流れ図で示す。パケットが物理的
入力上の入力制御装置で受信され（８１０）、ビットマ
スクが読み取られる（８２０）。マスク内のビットがセ
ットされているかどうかの判定がなされる（８３０）。
マスク内のビットがセットされている場合、このソース
は、現在、委託されており、このパケットが、パケット
順序の全ての問題を取り除くために、そのビットがセッ
トされている処理エレメントに転送される（８４０）。
しかし、マスク内のビットがセットされていない場合、
このソースは、現在、委託されていない。したがって、
処理エレメントに対するバックログ情報が参照され、パ
ケットは、最小のバックログを有する処理エレメントに
転送される（８３４）。しかし、そのような転送に先立
ち、その選択された処理エレメント用に確保されたマス
ク内のビットが、ソースをこの処理エレメントに委託す
るためにセットされる（８３２）。
【００１７】図９を参照すると、図２の処理エレメント
で実行されるパケットバックログ更新機能を流れ図で示
す。パケットがモジュールデータバスから処理エレメン
トで受信される（９１０）。ソースが識別され（９２
０）、識別されたソースに対するバックログ数が増分さ
れる（９３０）。
で実行されるパケットバックログ更新機能を流れ図で示
す。パケットがモジュールデータバスから処理エレメン
トで受信される（９１０）。ソースが識別され（９２
０）、識別されたソースに対するバックログ数が増分さ
れる（９３０）。
【００１８】最後に、図１０を参照すると、図２の処理
エレメントで実行されるパケットバックログ更新機能お
よびビットマスクリセット機能を流れ図で示す。パケッ
トがバッファから取り出され（１０１０）、ソースが識
別される（１０２０）。識別されたソースに対するバッ
クログ数が減分される（１０３０）。新たなバックログ
数が０かどうかの判定がなされる（１０４０）。新たな
バックログ数が０の場合、識別されたソース用のビット
マスクがリセットされる（１０５０）。
エレメントで実行されるパケットバックログ更新機能お
よびビットマスクリセット機能を流れ図で示す。パケッ
トがバッファから取り出され（１０１０）、ソースが識
別される（１０２０）。識別されたソースに対するバッ
クログ数が減分される（１０３０）。新たなバックログ
数が０かどうかの判定がなされる（１０４０）。新たな
バックログ数が０の場合、識別されたソース用のビット
マスクがリセットされる（１０５０）。
【００１９】本発明が、その精神または本質的特徴から
逸脱することなく、他の特定の形態で実施可能であるこ
とが、当業者には理解されよう。したがって、ここに述
べた実施形態は、全ての点で例示的であり、限定的では
ない。本発明の範囲は、特許請求の範囲で定義され、そ
の等価な範囲内に当たる全ての変更は、ここに含まれる
と意図する。
逸脱することなく、他の特定の形態で実施可能であるこ
とが、当業者には理解されよう。したがって、ここに述
べた実施形態は、全ての点で例示的であり、限定的では
ない。本発明の範囲は、特許請求の範囲で定義され、そ
の等価な範囲内に当たる全ての変更は、ここに含まれる
と意図する。
【図面の簡単な説明】
【図１】データ通信スイッチングアーキテクチャの一部
を示す図である。
を示す図である。
【図２】図１のプロセッサアレイモジュールをより詳細
に示す図である。
に示す図である。
【図３】図２の入力制御装置と処理エレメントの間の制
御フロー用の制御ラインを示す図である。
御フロー用の制御ラインを示す図である。
【図４】図２の入力制御装置をより詳細に示す図であ
る。
る。
【図５】図４のＰＥマスクレジスタ内に格納されたビッ
トマスクのフォーマットを示す図である。
トマスクのフォーマットを示す図である。
【図６】図２の処理エレメントをより詳細に示す図であ
る。
る。
【図７】図６のバックログレジスタのフォーマットをよ
り詳細に示す図である。
り詳細に示す図である。
【図８】パケットを処理エレメントに転送する前に、図
２の入力制御装置で実行されるチェックを示す流れ図で
ある。
２の入力制御装置で実行されるチェックを示す流れ図で
ある。
【図９】図２の処理エレメントで実行されるパケットバ
ックログ更新機能を示す流れ図である。
ックログ更新機能を示す流れ図である。
【図１０】図２の処理エレメントで実行されるパケット
バックログ更新機能およびビットマスクリセット機能を
示す流れ図である。
バックログ更新機能およびビットマスクリセット機能を
示す流れ図である。
１１０ 入力ユニット １１２ プロセッサアレイモジュール １１４ 入力バッファ １２０ 出力ユニット １２２ 出力バッファ １３０ スイッチング機構 １４２ データバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコツト・エイ・リーダー アメリカ合衆国、カリフオルニア・91403、 シエルマン・オークス、ウツドクリフ・ロ ード・3424
Claims (12)
- 【請求項１】 パケットがスイッチング用プロセッサア
レイ内の複数の処理エレメントの中の種々の処理エレメ
ントに転送されるスイッチングエンジン中でパケット順
序の完全性を保持する方法であって、 各到着パケットごとに、同じソースからの別のパケット
が、前記プロセッサアレイ内に係属中であるかどうか
を、前記到着パケットを前記プロセッサアレイに転送す
る前に、チェックするステップを含む方法。 - 【請求項２】 パケットが複数のスイッチング用並列処
理エレメントの種々の処理エレメントに転送されるスイ
ッチングエンジン中でパケット順序の完全性を保持する
方法であって、 到着パケットごとに、同じソースからの別のパケット
が、いずれかの処理エレメントに係属中であるかどうか
をチェックするステップと、 同じソースからの別のパケットが、いずれかの処理エレ
メントに係属中である場合に、前記到着パケットを、同
じソースからの別のパケットが係属中である処理エレメ
ントに転送するステップとを含む方法。 - 【請求項３】 いずれかの処理エレメントに係属中であ
る同じソースからのパケットが他にない場合に、前記到
着パケットを、所定のアルゴリズムに従って選択された
処理エレメントに転送するステップをさらに含む請求項
２に記載の方法。 - 【請求項４】 いずれかの処理エレメントに係属中であ
る同じソースからのパケットが他にない場合に、前記到
着パケットを、所定の負荷バランシングアルゴリズムに
従って選択された処理エレメントに転送するステップを
さらに含む請求項２に記載の方法。 - 【請求項５】 いずれかの処理エレメントに係属中であ
る同じソースからのパケットが他にない場合に、前記到
着パケットを、パケットのバックログが最小である処理
エレメントに転送するステップをさらに含む請求項２に
記載の方法。 - 【請求項６】 パケットがスイッチング用プロセッサア
レイ内の複数の処理エレメントの種々の処理エレメント
に転送されるスイッチングエンジン中でパケット順序の
完全性を保持する方法であって、 各到着パケットごとに、前記パケットのソースが、前記
プロセッサアレイ内の処理エレメントに委託されている
かどうかを、前記到着パケットを前記プロセッサアレイ
に転送する前に、チェックするステップを含む方法。 - 【請求項７】 パケットがスイッチング用プロセッサア
レイ内の複数の処理エレメントの種々の処理エレメント
に転送されるスイッチングエンジン中でパケット順序の
完全性を保持する方法であって、 到着パケットのソースが、いずれかの処理エレメントに
委託されているかどうかを判定するステップと、 前記到着パケットのソースが、いずれかの処理エレメン
トに委託されている場合に、前記到着パケットを、前記
ソースが委託されている処理エレメントに転送するステ
ップとを含む方法。 - 【請求項８】 前記到着パケットのソースが、どの処理
エレメントにも委託されていない場合に、前記到着パケ
ットを、所定のアルゴリズムに従って選択された処理エ
レメントに転送するステップをさらに含む請求項７に記
載の方法。 - 【請求項９】 前記到着パケットのソースが、どの処理
エレメントにも委託されていない場合に、前記到着パケ
ットを、所定の負荷バランシングアルゴリズムに従って
選択された処理エレメントに転送するステップをさらに
含む請求項７に記載の方法。 - 【請求項１０】 前記到着パケットのソースが、どの処
理エレメントにも委託されていない場合に、前記到着パ
ケットを、パケットのバックログが小である処理エレメ
ントに転送するステップをさらに含む請求項７に記載の
方法。 - 【請求項１１】 異なるソースからのパケットが複数の
スイッチング用並列処理エレメントの種々の処理エレメ
ントに転送されるスイッチングエンジン中で、パケット
順序の完全性を保持する方法であって、 ソースを、処理エレメントに委託するステップと、 前記委託が解放されるまで、前記ソースからの到着パケ
ットを、前記処理エレメントに転送し、他の処理エレメ
ントには転送しないステップとを含む方法。 - 【請求項１２】 前記ソースからの全ての到着パケット
が、前記処理エレメントからスイッチされ出ていったと
きに、前記委託が解放される請求項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/314,261 US6721309B1 (en) | 1999-05-18 | 1999-05-18 | Method and apparatus for maintaining packet order integrity in parallel switching engine |
| US314261 | 1999-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000358066A true JP2000358066A (ja) | 2000-12-26 |
| JP3394504B2 JP3394504B2 (ja) | 2003-04-07 |
Family
ID=23219247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142912A Expired - Fee Related JP3394504B2 (ja) | 1999-05-18 | 2000-05-16 | 並列スイッチングエンジン中で、パケット順序の完全性を維持する方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6721309B1 (ja) |
| EP (1) | EP1061695B1 (ja) |
| JP (1) | JP3394504B2 (ja) |
| AT (1) | ATE542335T1 (ja) |
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| EP2670099A1 (en) | 2012-05-31 | 2013-12-04 | Hitachi Ltd. | Communication apparatus and communication method |
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| AU2002257444A1 (en) * | 2001-05-17 | 2002-11-25 | Solidum Systems Corporation | Distributed packet processing system with internal load distribution |
| FR2858895B1 (fr) | 2003-08-13 | 2006-05-05 | Arteris | Procede et dispositif de gestion de priorite lors de la transmission d'un message |
| FR2862457B1 (fr) * | 2003-11-13 | 2006-02-24 | Arteris | Systeme et procede de transmission d'une sequence de messages dans un reseau d'interconnexions. |
| FR2867338B1 (fr) | 2004-03-02 | 2007-08-10 | Arteris | Procede et dispositif de commutation entre des agents |
| FR2890766B1 (fr) * | 2005-09-12 | 2007-11-30 | Arteris Sa | Systeme et procede de communication asynchrone sur circuit, entre des sous-circuits synchrones |
| FR2899413B1 (fr) * | 2006-03-31 | 2008-08-08 | Arteris Sa | Systeme de commutation de message |
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| FR2901437B1 (fr) * | 2006-05-16 | 2008-08-08 | Arteris Sa | Procede de realisation d'un circuit de synchronisation de donnees echangees de maniere asynchrone entre deux blocs synchrones, et circuit de synchronisation elabore a partir d'un tel procede |
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1999
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2000
- 2000-05-16 JP JP2000142912A patent/JP3394504B2/ja not_active Expired - Fee Related
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- 2000-05-18 EP EP00110566A patent/EP1061695B1/en not_active Expired - Lifetime
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