JP2000357952A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ユーザ論理部の使用効率を低下させることな
く、多数の入力ピンを備える論理集積回路装置等の入力
スキューを低減して、高速化を図り、これを含むコンピ
ュータシステム等のマシンサイクルを高速化する。 【解決手段】 多数の入力ピンＰＡＤ及び入力回路ＩＣ
１等を備えるＡＳＩＣ等の論理集積回路装置において、
入力回路ＩＣ１等のそれぞれに、その入力信号ＤＩＮ１
に対する伝達遅延時間を遅延制御信号Ｃ１〜Ｃｉに従っ
て選択的に切り換えうる入力遅延回路ＤＬを設けるとと
もに、例えば電源投入時やリセット時等に選択的に動作
状態となり、対応する入力遅延回路ＤＬの伝達遅延時間
を所定値に設定すべく遅延制御信号Ｃ１〜Ｃｉを生成す
る自動遅延制御回路ＡＤＬＣを設ける。また、これらの
入力遅延回路ＤＬ及び自動遅延制御回路ＡＤＬＣを含む
入力回路ＩＣ１等と、対応する出力回路とをもとに入出
力セルを構成し、論理集積回路装置が形成される半導体
基板面の四辺に沿って配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、多数の入力ピン（外部端子）及び入
力回路を備えるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓ
ｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
ｓ：特定用途向け集積回路）等の論理集積回路装置なら
びにその高速化に利用して特に有効な技術に関する。

【０００２】

【従来の技術】ランダムアクセスメモリ（ＲＡＭ）等の
マクロセルと、各種の標準的な論理ゲートセルが多数組
み合わされてなるユーザ論理部とを備えるＡＳＩＣ等の
論理集積回路装置がある。これらの論理集積回路装置
は、多数の入力ピンと、これらの入力ピンに対応して設
けられる多数の入力回路とを備える。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、多数の入力ピン及び入力回路を備える
論理集積回路装置の開発に従事し、次の問題点に気付い
た。すなわち、この論理集積回路装置は、図１２に例示
されるように、それぞれが例えば３個の入力インバータ
からなり、対応する入力ピンつまりボンディングパッド
ＰＡＤを介して入力データＤＩＮ１〜ＤＩＮｎをそれぞ
れ受ける入力回路ＩＣ１〜ＩＣｎと、ユーザ論理部ＵＬ
に設けられ、対応する入力回路ＩＣ１〜ＩＣｎの出力信
号つまり内部入力データＤＩＩ１〜ＤＩＩｎをラッチク
ロック信号ＦＣＬＫに従って取り込み、保持する入力フ
リップフロップＦＦ１〜ＦＦｎとを備える。入力フリッ
プフロップＦＦ１〜ＦＦｎの非反転出力信号は、ラッチ
入力データＤＩＦ１〜ＤＩＦｎとして論理回路ＬＣに伝
達され、所定の論理演算処理を受ける。

【０００４】近年における集積回路の高集積化技術の進
歩にともない、ＡＳＩＣ等の論理集積回路装置は大規模
化の一途にあり、その入力ピン数も増大傾向にある。こ
のため、各入力ピンを介して入力される入力データＤＩ
Ｎ１〜ＤＩＮｎには、図１３に例示されるように、伝送
線路の配線長や各入力回路のレイアウト位置等に起因す
る比較的大きなスキューが生じ、ラッチクロック信号Ｆ
ＣＬＫに対するタイミングマージンが少なくなって、入
力ラッチＦＦ１〜ＦＦｎに対するデータの取りこぼしが
生じる。この結果、ラッチクロック信号ＦＣＬＫの周期
を思うように短縮することができず、このことが論理集
積回路装置ひいてはこれを含むコンピュータシステム等
のマシンサイクルの高速化を妨げる一因となっている。

【０００５】また、これに対処するため、入力ピンに対
応する遅延回路をユーザ論理部内に設け、入力信号ごと
にその伝達遅延時間を制御して、各入力信号間のスキュ
ーを低減する方法が考えられるが、この方法をとった場
合、ユーザ論理部のオーバーヘッドが大きくなり、その
使用効率が低下してしまう。

【０００６】この発明の目的は、ユーザ論理部の使用効
率を低下させることなく、多数の入力ピンを備える論理
集積回路装置等の入力信号間のスキューを低減すること
にある。この発明の他の目的は、論理集積回路装置等の
高速化を図り、これを含むコンピュータシステム等のマ
シンサイクルを高速化することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、マクロセル及びユーザ論理部
を備え、多数の入力ピン及び入力回路を備えるＡＳＩＣ
等の論理集積回路装置において、入力回路のそれぞれ
に、その入力信号に対する伝達遅延時間を遅延制御信号
に従って選択的に切り換えうる入力遅延回路を設けると
ともに、例えば電源投入時やリセット時等に選択的に動
作状態となり、対応する入力遅延回路の伝達遅延時間を
所定値に設定すべく遅延制御信号を生成する自動遅延制
御回路を設ける。また、これらの入力遅延回路及び自動
遅延制御回路を含む入力回路と、対応する出力回路とを
もとに入出力セルを構成し、半導体基板面の四辺に沿っ
て配置する。

【０００９】上記した手段によれば、論理集積回路装置
等及びこれを含むコンピュータシステム等の接続形態を
変え、その動作を停止させることなく、自律的に各入力
遅延回路の伝達遅延時間を最適値に設定できる。この結
果、ユーザ論理部のオーバーヘッドを小さくしその使用
効率を高めつつ、多数の入力ピンを介して入力される入
力信号間のスキューを低減して、論理集積回路装置等の
高速化を図り、これを含むコンピュータシステム等のマ
シンサイクルを高速化できる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
論理集積回路装置（半導体集積回路装置）の一実施例の
基板配置図が示されている。同図をもとに、まずこの実
施例の論理集積回路装置の構成及び基板配置の概要につ
いて説明する。なお、この実施例の論理集積回路装置
は、特に制限されないが、ＡＳＩＣからなり、所定のコ
ンピュータシステムを構成する。論理集積回路装置の各
ブロックを構成する回路素子は、公知のＣＭＯＳ（相補
型ＭＯＳ。また、この明細書では、ＭＯＳＦＥＴつまり
金属酸化物半導体型電界効果トランジスタをして絶縁ゲ
ート型電界効果トランジスタの総称とする）集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板ＣＨＩＰ面上に形成される。また、基板配置に関す
る以下の説明では、図の位置関係をもって半導体基板Ｃ
ＨＩＰ面での上下左右を表す。

【００１１】図１において、この実施例の論理集積回路
装置は、各種の標準的な論理ゲートセルが多数組み合わ
されてなり、半導体基板ＣＨＩＰ面の中央部の大半を占
めて配置されるユーザ論理部ＵＬをその基本構成要素と
する。ユーザ論理部ＵＬの左方には、外部から供給され
るクロック信号をもとに所定の内部クロック信号を生成
するＰＬＬ回路ＰＬＬがマクロセルとして配置され、そ
の下方には、スタティック型ＲＡＭからなるランダムア
クセスメモリＲＡＭと所定数のレジスタからなるレジス
タファイルＲＥＧＦがやはりマクロセルとして配置され
る。

【００１２】論理集積回路装置は、さらに、ＵＩＯ１に
代表される多数の入出力セルが直線状に整列配置されて
なり、半導体基板ＣＨＩＰの四辺に沿って配置される４
個の入出力部ＩＯを備える。これらの入出力部ＩＯを構
成する入出力セルは、後述するように、入力回路及び出
力回路と、入出力用外部端子に対応するボンディングパ
ッドとをそれぞれ含む。また、入力回路は、遅延制御信
号に従って対応する入力信号を所定の伝達遅延時間だけ
遅延させる入力遅延回路と、電源投入時又はシステムリ
セット時等に対応する入力遅延回路の伝達遅延時間を所
定値に設定すべく遅延制御信号を選択的に生成する自動
遅延制御回路とを含む。

【００１３】図２には、図１の論理集積回路装置の入出
力部ＩＯに含まれる入出力セルＵＩＯ１の一実施例のブ
ロック図が示され、図３には、その一実施例の拡大配置
図が示されている。両図をもとに、入出力部ＩＯを構成
する入出力セルＵＩＯ１の構成及び動作ならびにその配
置について説明する。なお、以下の説明は、入出力セル
ＵＩＯ１を例に進めるが、その他の入出力セルについて
は、これと同一の回路構成とされるため、類推された
い。ただし、各入出力部ＩＯを構成する入出力セルの配
置方向は、そのボンディングパッドＰＡＤが半導体基板
面ＣＨＩＰの外側つまり対応する辺側に近接すべく、そ
れぞれ異なる向きをとる。

【００１４】図２において、入出力セルＵＩＯ１は、図
示されないボンディングワイヤを介して対応するリード
フレームつまり入出力用外部端子（入力ピン）に結合さ
れるボンディングパッドＰＡＤと、入力回路ＩＣ１及び
出力回路ＯＣ１とを含む。このうち、入力回路ＩＣ１
は、所定段の入力インバータが直列結合されてなる入力
バッファＩＢと、入力遅延回路ＤＬ及び自動遅延制御回
路ＡＤＬＣとを含む。また、出力回路ＯＣ１は、図示さ
れない大型の出力ＭＯＳＦＥＴを含む出力バッファＯＢ
と、その前段に設けられるプリ出力バッファＰＯＢとを
含む。

【００１５】入力回路ＩＣ１を構成する入力バッファＩ
Ｂの入力端子は、図示されない静電保護回路を介してボ
ンディングパッドＰＡＤに結合され、その出力端子は、
入力遅延回路ＤＬの入力端子に結合される。また、入力
遅延回路ＤＬの出力信号は、内部入力データＤＩＩ１と
してユーザ論理部ＵＬに供給されるとともに、自動遅延
制御回路ＡＤＬＣに供給される。自動遅延制御回路ＡＤ
ＬＣには、さらに図示されないユーザ論理部ＵＬの共通
制御部からリセット信号ＲＳＴ，セット信号ＳＥＴなら
びに遅延制御クロック信号ＴＣＫが供給され、その出力
信号たるｉビットの遅延制御信号Ｃ１〜Ｃｉは、入力遅
延回路ＤＬに供給される。

【００１６】一方、出力回路ＯＣ１を構成するプリ出力
バッファＰＯＢの入力端子には、ユーザ論理部ＵＬの前
段回路から内部出力データＤＯＩ１が供給されるととも
に、ユーザ論理部ＵＬの共通制御部から出力制御信号Ｄ
ＯＣが供給される。プリ出力バッファＰＯＢの出力端子
は、出力バッファＯＢの入力端子に結合され、出力バッ
ファＯＢの出力端子は、ボンディングパッドＰＡＤに結
合される。

【００１７】ここで、入力回路ＩＣ１の入力バッファＩ
Ｂは、外部装置から対応する入出力用外部端子つまり入
力ピンを介して入力される入力データ（入力信号）を取
り込み、入力遅延回路ＤＬに伝達する。また、入力遅延
回路ＤＬは、入力バッファＩＢから伝達される入力デー
タを、自動遅延制御回路ＡＤＬＣから供給される遅延制
御信号Ｃ１〜Ｃｉに対応する所定の伝達遅延時間だけ遅
延させた後、内部入力データＤＩＩ１としてユーザ論理
部ＵＬに伝達する。さらに、自動遅延制御回路ＡＤＬＣ
は、論理集積回路装置又はこれを含むコンピュータシス
テムの電源投入時又はリセット時等に選択的に動作状態
となり、入力遅延回路ＤＬの伝達遅延時間が予め定めら
れた所定値となるべく遅延制御信号Ｃ１〜Ｃｉを選択的
にハイレベルとする。なお、入力遅延回路ＤＬ及び自動
遅延制御回路ＡＤＬＣを含む入力回路ＩＣ１の具体的構
成については、後で詳細に説明する。

【００１８】一方、出力回路ＯＣ１のプリ出力バッファ
ＰＯＢは、ユーザ論理部ＵＬの共通制御部から供給され
る出力制御信号ＤＯＣのハイレベルを受けて選択的に動
作状態となり、ユーザ論理部ＵＬの前段回路から供給さ
れる内部出力データＤＯＩを出力バッファＯＢに伝達す
る。また、出力バッファＯＢは、上記出力制御信号ＤＯ
Ｃのハイレベルを受けて実質選択的に動作状態となり、
プリ出力バッファＰＯＢから伝達される内部出力データ
を、対応するボンディングパッドＰＡＤつまり入出力用
外部端子を介して外部装置に出力する。

【００１９】この実施例において、出力バッファＯＢ
は、例えばユーザ論理部ＵＬの標準的なＣＭＯＳ論理ゲ
ートセルを構成するＭＯＳＦＥＴの数百倍程度の大きな
サイズとされる出力ＭＯＳＦＥＴを含み、そのレイアウ
ト所要面積は、図３に示されるように、入出力セル全体
のレイアウト所要面積の約７割程度を占める。各入出力
セルの外側、つまり半導体基板ＣＨＩＰの四辺に近接す
る位置には、ボンディングパッドＰＡＤが配置される。
また、出力バッファＯＢの内側には、入力バッファＩＢ
及びプリ出力バッファＰＯＢを含むプリバッファが配置
され、その内側には、入力遅延回路ＤＬ及び自動遅延制
御回路ＡＤＬＣが配置される。

【００２０】前述のように、この実施例の入力回路ＩＣ
１は、入力遅延回路ＤＬと、入力遅延回路ＤＬの伝達遅
延時間が予め定められた所定値となるべく遅延制御信号
Ｃ１〜Ｃｉを選択的に生成する自動遅延制御回路ＡＤＬ
Ｃとを備え、多数の入力ピンを介して入力される入力デ
ータのスキューを低減して、論理集積回路装置ひいては
これを含むコンピュータシステムのマシンサイクルを高
速化する方法がとられる。しかし、その実現のため各入
出力セルごとに追加される入力遅延回路ＤＬ及び自動遅
延制御回路ＡＤＬＣは、ユーザ論理部ＵＬの標準的な論
理ゲートセルを構成するＭＯＳＦＥＴと同様に小さなサ
イズで形成される。したがって、そのレイアウト所要面
積は、図３から明らかなように、入出力セル全体の１０
％程度で済み、論理集積回路装置のチップサイズへの影
響は少ない。むしろ、入力遅延回路ＤＬ及び自動遅延制
御回路ＡＤＬＣがユーザ論理部ＵＬではなく入出力部Ｉ
Ｏに設けられることで、ユーザ論理部ＵＬのオーバーヘ
ッドを少なくすることができ、これによってその使用効
率を高めることができるものとなる。

【００２１】図４には、図１の論理集積回路装置の入力
部の一実施例の接続図が示され、図５には、その一実施
例の信号波形図が示されている。両図をもとに、この実
施例の論理集積回路装置の入力部の接続形態とその特徴
について説明する。

【００２２】図４において、この実施例の論理集積回路
装置の入力部は、特に制限されないが、入出力部ＩＯに
設けられるｎ個の入力回路ＩＣ１〜ＩＣｎと、ユーザ論
理部ＵＬに設けられるｎ個の入力フリップフロップＦＦ
１〜ＦＦｎとを含む。入力回路ＩＣ１〜ＩＣｎには、外
部装置から対応する伝送線路ならびに入出力用外部端子
つまりボンディングパッドＰＡＤを介して入力データＤ
ＩＮ１〜ＤＩＮｎがそれぞれ供給され、その出力信号
は、内部入力データＤＩＩ１〜ＤＩＩｎとしてユーザ論
理部ＵＬの対応する入力フリップフロップＦＦ１〜ＦＦ
ｎのデータ入力端子にそれぞれ供給される。入力フリッ
プフロップＦＦ１〜ＦＦｎのクロック入力端子には、ユ
ーザ論理部ＵＬの共通制御部からラッチクロック信号Ｆ
ＣＬＫが共通に供給され、各入力フリップフロップの非
反転出力信号は、ラッチ入力データＤＩＦ１〜ＤＩＦｎ
としてユーザ論理部ＵＬに供給される。

【００２３】ここで、外部装置から対応する伝送線路と
入出力用外部端子つまりボンディングパッドＰＡＤとを
介して入出力部ＩＯの入力回路ＩＣ１〜ＩＣｎに入力さ
れる入力データＤＩＮ１〜ＤＩＮｎは、伝送線路の配線
長や各入力回路のレイアウト位置等に起因して、図５の
上段に示されるような比較的大きなスキューを呈し、こ
れらの入力データのレベル遷移時には、例えば入出力用
外部端子の接続部における反射等によるゆれも生じる。
したがって、入力データＤＩＮ１〜ＤＩＮｎをそのまま
ユーザ論理部ＵＬの入力フリップフロップＦＦ１〜ＦＦ
ｎに取り込んだ場合、前記のように、ラッチクロック信
号ＦＣＬＫに対するタイミングマージンが少なくなっ
て、データの取りこぼしが起きる可能性がある。

【００２４】これに対処するため、この実施例の論理集
積回路装置では、図４に再掲されるように、入力回路Ｉ
Ｃ１〜ＩＣｎを構成する入力バッファＩＢの後段に、遅
延制御信号に従ってその対応する入力データＤＩＮ１〜
ＤＩＮｎに対する伝達遅延時間を選択的に切り換えうる
入力遅延回路ＤＬと、遅延制御信号を選択的に生成する
図示されない自動遅延制御回路ＡＤＬＣとが設けられ
る。

【００２５】これにより、各入力回路の入力遅延回路Ｄ
Ｌの出力信号たる内部入力データＤＩＩ１〜ＤＩＩｎ
は、図５の中段に示されるように、そのレベル遷移のタ
イミングがラッチクロック信号ＦＣＬＫの立ち下がりエ
ッジ、すなわち入力フリップフロップＦＦ１〜ＦＦｎの
取り込みタイミングとなるラッチクロック信号ＦＣＬＫ
の立ち上がりエッジのほぼ中間点に揃えられる。この結
果、内部入力データＤＩＩ１〜ＤＩＩｎのラッチクロッ
ク信号ＦＣＬＫに対するタイミングマージンが充分に大
きくして、論理集積回路装置ひいてはこれを含むコンピ
ュータシステムのマシンサイクルを高速化することがで
きるものとなる。

【００２６】入力回路ＩＣ１〜ＩＣｎに設けられる入力
遅延回路ＤＬ及び自動遅延制御回路ＡＤＬＣの具体的構
成及び動作については、以下に詳細に説明する。

【００２７】図６には、図４の入力部に含まれる入力回
路ＩＣ１の一実施例の回路図が示され、図７には、その
一実施例の信号波形図が示されている。両図をもとに、
この実施例の論理集積回路装置の入力部つまり入出力部
ＩＯに含まれる入力回路ＩＣ１〜ＩＣｎの、特に入力バ
ッファＩＢ及び入力遅延回路ＤＬの具体的構成及び動作
ならびにその特徴について説明する。なお、以下の説明
は、入力回路ＩＣ１を例に進めるが、その他の入力回路
ＩＣ２〜ＩＣｎについてはこれと同一構成とされるた
め、類推されたい。また、入力回路ＩＣ１に含まれる自
動遅延制御回路ＡＤＬＣの具体的構成及び動作等につい
ては、後で説明する。

【００２８】図６において、入力回路ＩＣ１は、入力バ
ッファＩＢ，入力遅延回路ＤＬならびに自動遅延制御回
路ＡＤＬＣを含む。このうち、入力バッファＩＢは、特
に制限されないが、直列結合されとされる３個のインバ
ータＶ１〜Ｖ３からなり、図示されない入出力用外部端
子からボンディングパッドＰＡＤを介して入力される入
力データＤＩＮ１を取り込み、入力遅延回路ＤＬに伝達
する。

【００２９】次に、入力遅延回路ＤＬは、特に制限され
ないが、ｉ個の単位入力遅延回路ＵＤＬ１〜ＵＤＬｉと
もう１個の単位入力遅延回路ＵＤＬｊとを含む。このう
ち、単位入力遅延回路ＵＤＬ１〜ＵＤＬｉは、３個の２
入力ナンド（ＮＡＮＤ）ゲートＧ１１〜Ｇ１３ないしＧ
ｉ１〜Ｇｉ３をそれぞれ含み、単位入力遅延回路ＵＤＬ
ｊは、２個の２入力ナンドゲートＧｊ１〜Ｇｊ２を含
む。

【００３０】単位入力遅延回路ＵＤＬ１を構成するナン
ドゲートＧ１１及びＧ１３の第２の入力端子（ここで、
図の上方又は左方の端子から順に、各ゲートの第１ない
し第２の入力端子等と称する。以下同様）には、入力バ
ッファＩＢを構成するインバータＶ３の出力信号が共通
に供給される。また、ナンドゲートＧ１１の第１の入力
端子には、自動遅延制御回路ＡＤＬＣから第１ビットの
遅延制御信号Ｃ１が供給され、ナンドゲートＧ１３の第
１の入力端子には、そのインバータＶ４による反転信号
が供給される。ナンドゲートＧ１２の第２の入力端子に
は、ナンドゲートＧ１１の出力信号が供給され、その第
１の入力端子には、後段の単位入力遅延回路ＵＤＬ２の
ナンドゲートＧ２２の出力信号が供給される。ナンドゲ
ートＧ１２の出力信号は、入力遅延回路ＤＬの出力信号
つまり内部入力データＤＩＩ１として自動遅延制御回路
ＡＤＬＣ及びユーザ論理部ＵＬに供給される。

【００３１】一方、単位入力遅延回路ＵＤＬ２を構成す
るナンドゲートＧ２１及びＧ２３の第２の入力端子に
は、前段の単位入力遅延回路ＵＤＬ１を構成するナンド
ゲートＧ１３の出力信号が共通に供給される。また、ナ
ンドゲートＧ２１の第１の入力端子には、自動遅延制御
回路ＡＤＬＣから第２ビットの遅延制御信号Ｃ２が供給
され、ナンドゲートＧ２３の第１の入力端子には、その
インバータＶ５による反転信号が供給される。ナンドゲ
ートＧ２２の第２の入力端子には、ナンドゲートＧ２１
の出力信号が供給され、その第１の入力端子には、後段
の単位入力遅延回路ＵＤＬ３を構成するナンドゲートＧ
３２の出力信号が供給される。ナンドゲートＧ２２の出
力信号は、上記のように、前段の単位入力遅延回路ＵＤ
Ｌ１を構成するナンドゲートＧ１２の第１の入力端子に
供給される。

【００３２】同様に、単位入力遅延回路ＵＤＬ３〜ＵＤ
Ｌｉを構成するナンドゲートＧ３１及びＧ３３ないしＧ
ｉ１及びＧｉ３の第２の入力端子には、前段の単位入力
遅延回路ＵＤＬ２〜ＵＤＬｉ−１を構成するナンドゲー
トＧ２３〜Ｇｉ−１３の出力信号がそれぞれ共通に供給
される。また、ナンドゲートＧ３１〜Ｇｉ１の第１の入
力端子には、自動遅延制御回路ＡＤＬＣから対応する遅
延制御信号Ｃ３〜Ｃｉがそれぞれ供給され、ナンドゲー
トＧ３３〜Ｇｉ３の第１の入力端子には、そのインバー
タＶ６ないしＶ７による反転信号がそれぞれ供給され
る。

【００３３】単位入力遅延回路ＵＤＬ３ないしＵＤＬｉ
を構成するナンドゲートＧ３２〜Ｇｉ２の第２の入力端
子には、対応するナンドゲートＧ３１〜Ｇｉ１の出力信
号がそれぞれ供給され、その第１の入力端子には、後段
の単位入力遅延回路ＵＤＬ４〜ＵＤＬｊを構成するナン
ドゲートＧ４２〜Ｇｊ２の出力信号がそれぞれ供給され
る。ナンドゲートＧ３２〜Ｇｉ２の出力信号は、上記記
述から類推できるように、前段の単位入力遅延回路ＵＤ
Ｌ２〜ＵＤＬｉ−１を構成するナンドゲートＧ２２〜Ｇ
ｉ−１２の第１の入力端子にそれぞれ供給される。

【００３４】さらに、最後段の単位入力遅延回路ＵＤＬ
ｊを構成するナンドゲートＧｊ１の第１及び第２の入力
端子には、前段の単位入力遅延回路ＵＤＬｉを構成する
ナンドゲートＧｉ３の出力信号が共通に供給される。ま
た、ナンドゲートＧｊ２の第２の入力端子には、ナンド
ゲートＧｊ１の出力信号が供給され、その第１の入力端
子には、電源電圧ＶＤＤが供給される。なお、ナンドゲ
ートＧｊ２は、論理的にはインバータに置き換えること
ができるが、そのファンイン数を他の単位入力遅延回路
ＵＤＬ１〜ＵＤＬｉを構成するナンドゲートＧ１２ない
しＧｉ２に合わせ、単位入力遅延回路ＵＤＬｊの遅延時
間を他の単位入力遅延回路ＵＤＬ１〜ＵＤＬｉと同じに
するため、あえて２入力ナンドゲートとされる。

【００３５】ここで、遅延制御信号Ｃ１〜Ｃｉは、後述
する自動遅延制御回路ＡＤＬＣのカウンタの計数値のデ
コード結果として生成され、特に制限されないが、カウ
ンタの計数値がゼロである場合、遅延制御信号Ｃ１〜Ｃ
ｉの全ビットが論理“１”つまりハイレベルとされる。
また、カウンタの計数値が１０進“１”である場合、最
下位ビットの遅延制御信号Ｃ１のみが論理“０”つまり
ロウレベルとされ、カウンタの計数値がその最大値つま
り全ビット“１”とされる場合には、遅延制御信号Ｃ１
〜Ｃｉの全ビットが論理“０”つまりロウレベルとされ
る。

【００３６】なお、カウンタＣＣＴＲは、後述するよう
に、実際には自動遅延制御回路ＡＤＬＣを用いた自動遅
延制御が開始される当初で、その計数値が最大値となる
ようにリセットされた後、所定のパルス信号を受けてカ
ウントダウンされる。したがって、遅延制御信号Ｃ１〜
Ｃｉは、実際にはまずその全ビットがロウレベルとされ
た後、上位ビットから順にハイレベルに変化される形を
とる。

【００３７】自動遅延制御回路ＡＤＬＣのカウンタの計
数値がゼロとされ、遅延制御信号Ｃ１〜Ｃｉの全ビット
が論理“１”とされるとき、入力遅延回路ＤＬでは、単
位入力遅延回路ＵＤＬ１〜ＵＤＬｉを構成するナンドゲ
ートＧ１１，Ｇ２１ないしＧｉ１が伝達状態とされ、ナ
ンドゲートＧ１３，Ｇ２３ないしＧｉ３は非伝達状態と
される。したがって、ボンディングパッドＰＡＤから入
力バッファＩＢを介して入力される入力データＤＩＮ１
は、単位入力遅延回路ＵＤＬ１のナンドゲートＧ１１及
びＧ１２を経て内部入力データＤＩＩとなり、入力回路
ＩＣ１としての伝達遅延時間は、図７に示されるよう
に、入力バッファＩＢの伝達遅延時間Ｔｐｄ（ＩＢ）
と、単位入力遅延回路ＵＤＬ１のナンドゲートＧ１１及
びＧ１２の伝達遅延時間Ｔｐｄ（Ｇ１１＋Ｇ１２）とを
加えた短いものとなる。

【００３８】自動遅延制御回路ＡＤＬＣのカウンタの計
数値が１０進値の“１”とされ、最下位ビットの遅延制
御信号Ｃ１のみが論理“０”とされ、その他の遅延制御
信号Ｃ２〜Ｃｉがすべて論理“１”とされるとき、入力
遅延回路ＤＬでは、単位入力遅延回路ＵＤＬ１のナンド
ゲートＧ１３と単位入力遅延回路ＵＤＬ２〜ＵＤＬｉの
ナンドゲートＧ２１〜Ｇｉ１とが伝達状態とされ、単位
入力遅延回路ＵＤＬ１のナンドゲートＧ１１と単位入力
遅延回路ＵＤＬ２〜ＵＤＬｉのナンドゲートＧ２３〜Ｇ
ｉ３はすべて非伝達状態とされる。

【００３９】したがって、入力データＤＩＮ１は、単位
入力遅延回路ＵＤＬ１のナンドゲートＧ１３から単位入
力遅延回路ＵＤＬ２のナンドゲートＧ２１及びＧ２２，
ならびに単位入力遅延回路ＵＤＬ１のナンドゲートＧ１
２を経て内部入力データＤＩＩ１となり、入力回路ＩＣ
１としての伝達遅延時間は、入力バッファＩＢの伝達遅
延時間Ｔｐｄ（ＩＢ）と、単位入力遅延回路ＵＤＬ１の
ナンドゲートＧ１３，単位入力遅延回路ＵＤＬ２のナン
ドゲートＧ２１及びＧ２２ならびに単位入力遅延回路Ｕ
ＤＬ１のナンドゲートＧ１２の伝達遅延時間Ｔｐｄ（Ｇ
１３＋Ｇ２１＋Ｇ２２＋Ｇ１２）とを加えた値となる。

【００４０】同様に、自動遅延制御回路ＡＤＬＣのカウ
ンタの計数値が１０進値の“２”とされ、遅延制御信号
Ｃ１及びＣ２が論理“０”とされ、遅延制御信号Ｃ３〜
Ｃｉが論理“１”とされるとき、入力遅延回路ＤＬで
は、単位入力遅延回路ＵＤＬ１〜ＵＤＬ２のナンドゲー
トＧ１３〜Ｇ２３と単位入力遅延回路ＵＤＬ３〜ＵＤＬ
ｉのナンドゲートＧ３１ないしＧｉ１とが伝達状態とさ
れ、単位入力遅延回路ＵＤＬ１〜ＵＤＬ２のナンドゲー
トＧ１１〜Ｇ２１と単位入力遅延回路ＵＤＬ３〜ＵＤＬ
ｉのナンドゲートＧ３３〜Ｇｉ３は非伝達状態とされ
る。

【００４１】したがって、入力データＤＩＮ１は、単位
入力遅延回路ＵＤＬ１のナンドゲートＧ１３から単位入
力遅延回路ＵＤＬ２のナンドゲートＧ２３，単位入力遅
延回路ＵＤＬ３のナンドゲートＧ３１及びＧ３２，単位
入力遅延回路ＵＤＬ２のナンドゲートＧ２２，ならびに
単位入力遅延回路ＵＤＬ１のナンドゲートＧ１２を経て
内部入力データＤＩＩ１となる。この結果、入力回路Ｉ
Ｃ１としての伝達遅延時間は、入力バッファＩＢの伝達
遅延時間Ｔｐｄ（ＩＢ）と、単位入力遅延回路ＵＤＬ１
のナンドゲートＧ１３，単位入力遅延回路ＵＤＬ２のナ
ンドゲートＧ２３，単位入力遅延回路ＵＤＬ２のナンド
ゲートＧ３１及びＧ３２，単位入力遅延回路ＵＤＬ２の
ナンドゲートＧ２２，ならびに単位入力遅延回路ＵＤＬ
１のナンドゲートＧ１２の伝達遅延時間Ｔｐｄ（Ｇ１３
＋Ｇ２３＋Ｇ３１＋Ｇ３２＋Ｇ２２＋Ｇ１２）とを加え
た値となる。

【００４２】一方、自動遅延制御回路ＡＤＬＣのカウン
タの計数値が最大値とされ、遅延制御信号Ｃ１〜Ｃｉが
すべて論理“０”とされるとき、入力遅延回路ＤＬで
は、単位入力遅延回路ＵＤＬ１〜ＵＤＬｉのナンドゲー
トＧ１３〜Ｇｉ３がすべて伝達状態とされ、ナンドゲー
トＧ１１〜Ｇｉ１はすべて非伝達状態とされる。

【００４３】したがって、入力データＤＩＮ１は、ｉ個
の単位入力遅延回路ＵＤＬ１〜ＵＤＬｉのナンドゲート
Ｇ１３〜Ｇｉ３と、単位入力遅延回路ＵＤＬｊのナンド
ゲートＧｊ１及びＧｊ２と、同じくｉ個の単位入力遅延
回路ＵＤＬｉ〜ＵＤＬ１のナンドゲートＧｉ２〜Ｇ１２
とを経て内部入力データＤＩＩ１となる。この結果、入
力回路ＩＣ１としての伝達遅延時間は、入力バッファＩ
Ｂの伝達遅延時間Ｔｐｄ（ＩＢ）と、単位入力遅延回路
ＵＤＬ１〜ＵＤＬｉのナンドゲートＧ１３〜Ｇｉ３，単
位入力遅延回路ＵＤＬｊのナンドゲートＧｊ１及びＧｊ
２，ならびに単位入力遅延回路ＵＤＬｉ〜ＵＤＬ１のナ
ンドゲートＧｊ２〜Ｇ１２の伝達遅延時間Ｔｐｄ（Ｇ１
３＋Ｇ２３＋Ｇ３３＋……＋Ｇｉ３＋Ｇｊ１＋Ｇｊ２＋
Ｇｉ２＋……Ｇ３２＋Ｇ２２＋Ｇ１２）とを加えた最大
値となる。

【００４４】以上のように、入力遅延回路ＤＬを構成す
るｉ個の単位入力遅延回路ＵＤＬ１〜ＵＤＬｉは、遅延
制御信号Ｃ１〜Ｃｉの対応するビットがハイレベルとさ
れることで選択的に直列形態とされ、これによって入力
遅延回路ＤＬの入力データＤＩＮ１つまり内部入力デー
タＤＩＩ１に対する伝達遅延時間が選択的に切り換えら
れる。なお、単位入力遅延回路ＵＤＬ１〜ＵＤＬｉのナ
ンドゲートＧ１１〜Ｇ１３ないしＧｉ１〜Ｇｉ３ならび
にＧｊ１〜Ｇｊ２を構成するＭＯＳＦＥＴのサイズを適
切な値とすることで、単位入力遅延回路ＵＤＬ１〜ＵＤ
Ｌｉの単位遅延量を同一値に設定できる。また、単位入
力遅延回路の設置数変えることで、入力遅延回路ＤＬの
伝達遅延時間の制御範囲を調整することができる。

【００４５】図８には、図６の入力回路ＩＣ１に含まれ
る自動遅延制御回路ＡＤＬＣの一実施例の回路図が示さ
れている。また、図９には、図１の論理集積回路装置の
自動遅延制御時の一実施例の接続図が示されている。さ
らに、図１０には、図８の自動遅延制御回路ＡＤＬＣの
自動遅延制御時の制御開始時における一実施例の信号波
形図が示され、図１１には、その遅延マッチング時の一
実施例の信号波形図が示されている。これらの図をもと
に、自動遅延制御回路ＡＤＬＣの具体的構成と自動遅延
制御時における動作ならびにその特徴について説明す
る。なお、図１０には、自動遅延制御時の遅延制御クロ
ック信号ＴＣＫからみたサイクルＴ１及びＴ２が例示さ
れる。また、図１１には、そのサイクルＴｐ−１及びＴ
ｐが例示され、このサイクルＴｐで、自動遅延制御回路
ＡＤＬＣによる自動遅延制御動作つまりは入力遅延回路
ＤＬにおける遅延量の設定動作が終了する。

【００４６】まず、図８において、自動遅延制御回路Ａ
ＤＬＣは、特に制限されないが、入力遅延回路ＤＬの出
力信号つまり内部入力データＤＩＩ１をそのデータ入力
端子に受けるフリップフロップＦＦＣ１（第１のフリッ
プフロップ）と、上記内部入力データＤＩＩ１をその入
力端子に受ける遅延回路ＤＬ４（第４の遅延回路）とを
含む。遅延回路ＤＬ４の出力信号つまり内部信号Ｓ４
は、フリップフロップＦＦＣ２（第２のフリップフロッ
プ）のデータ入力端子に供給される。また、フリップフ
ロップＦＦＣ１の非反転出力信号つまり内部信号Ｓ５
は、排他的論理和回路ＥＯ１の第１の入力端子に供給さ
れ、フリップフロップＦＦＣ２の非反転出力信号つまり
内部信号Ｓ６は、排他的論理和回路ＥＯ１の第２の入力
端子に供給される。フリップフロップＦＦＣ１及びＦＦ
Ｃ２のクロック入力端子には、遅延制御クロック信号Ｔ
ＣＫの遅延回路ＤＬ１（第１の遅延回路）による遅延信
号つまり内部信号Ｓ１（第１の遅延クロック信号）が共
通に供給される。

【００４７】ここで、自動遅延制御回路ＡＤＬＣを用い
た入力遅延回路ＤＬの自動遅延制御が行われるとき、自
動遅延制御回路ＡＤＬＣを含む受信側論理集積回路装置
ＬＳＩＲのボンディングパッドＰＡＤつまり入出力用外
部端子ＤＩＮ１には、例えば図９に示されるように、送
信側論理集積回路装置ＬＳＩＳの出力バッファＯＢから
入出力用外部端子ＤＯＵＴ１ならびに所定の伝送線路を
介して、出力フリップフロップＦＦＯの非反転出力信号
が入力される。このとき、送信側論理集積回路装置ＬＳ
ＩＳ及び受信側論理集積回路装置ＬＳＩＲのクロック入
力用外部端子ＴＣＫには、クロック発生回路ＣＬＫＧか
ら所定の遅延制御クロック信号ＴＣＫが入力される。こ
の遅延制御クロック信号ＴＣＫは、送信側論理集積回路
装置ＬＳＩＳの出力フリップフロップＦＦＯのクロック
入力端子に供給され、受信側論理集積回路装置ＬＳＩＲ
の自動遅延制御回路ＡＤＬＣにも供給される。

【００４８】この実施例において、遅延制御クロック信
号ＴＣＫは、特に制限されないが、所定の周期で散発的
にロウレベルとされるいわゆるネガティブパルスとされ
る。また、送信側論理集積回路装置ＬＳＩＳの出力フリ
ップフロップＦＦＯは、いわゆるトグルフリップフロッ
プであって、その非反転出力信号は、そのデータ入力端
子が電源電圧ＶＤＤに結合されることから、遅延制御ク
ロック信号ＴＣＫの立ち上がりエッジを受けて交互にハ
イレベル又はロウレベルとされる。

【００４９】自動遅延制御時、受信側論理集積回路装置
ＬＳＩＲの入力回路ＩＣ１の自動遅延制御回路ＡＤＬＣ
には、さらに受信側論理集積回路装置ＬＳＩＲの図示さ
れない制御回路からセット信号ＳＥＴ及びリセット信号
ＲＳＴが供給される。このうち、セット信号ＳＥＴは、
自動遅延制御回路ＡＤＬＣによる自動遅延制御が開始さ
れるときハイレベルとされ、リセット信号ＲＳＴは、セ
ット信号ＳＥＴがハイレベルとされる当初において一時
的にハイレベルとされる。前述のように、入出力用外部
端子ＤＩＮ１を介して入力される入力データＤＩＮ１
は、入力回路ＩＣ１の入力バッファＩＢを経て入力遅延
回路ＤＬに供給される。また、入力遅延回路ＤＬの出力
信号たる内部入力データＤＩＩ１は、自動遅延制御回路
ＡＤＬＣに供給されるとともに、後段のユーザ論理部Ｕ
Ｌに供給される。

【００５０】なお、自動遅延制御回路ＡＤＬＣ及び入力
遅延回路ＤＬは、論理集積回路装置の入出力部ＩＯのす
べての入力回路ＩＣ１〜ＩＣｎに個別に設けられ、上記
接続形態下における自動遅延制御は、これらの入力回路
ＩＣ１〜ＩＣｎのすべてにおいて同時にかつ並行して行
われる。また、自動遅延制御回路ＡＤＬＣによる自動遅
延制御は、例えば論理集積回路装置を含むコンピュータ
システムの電源投入時又はシステムリセット時等に自律
的に行われ、しかも論理集積回路装置を接続状態とした
まま、すなわちコンピュータシステムの接続形態を変え
ることなく、例えば温度変化時等にはコンピュータシス
テムの通常動作を停止させることなく、自動遅延制御動
作を行うことが可能とされる。

【００５１】図８において。入力回路ＩＣ１の自動遅延
制御回路ＡＤＬＣを構成する排他的論理和回路ＥＯ１の
反転出力信号つまり内部信号Ｓ７は、フリップフロップ
ＦＦＣ３のデータ入力端子に供給され、このフリップフ
ロップＦＦＣ３の非反転出力信号は、フリップフロップ
ＦＦＣ４を経て内部信号Ｓ８となる。なお、フリップフ
ロップＦＦＣ４はトグルフリップフロップであるが、自
動遅延制御回路ＡＤＬＣでは、自動遅延制御終了後もフ
リップフロップＦＦＣ３の非反転出力信号のロウレベル
を保持するための保持ラッチとして作用する。

【００５２】フリップフロップＦＦＣ３のクロック入力
端子には、前記内部信号Ｓ１の遅延回路ＤＬ２（第２の
遅延回路）による遅延信号つまり内部信号Ｓ２（第２の
遅延クロック信号）が供給され、フリップフロップＦＦ
Ｃ４の出力信号つまり内部信号Ｓ８は、アンドゲートＡ
Ｇ１の第２の入力端子に供給される。アンドゲートＡＧ
１の第１の入力端子には、内部信号Ｓ２の遅延回路ＤＬ
３（第３の遅延回路）による遅延信号つまり内部信号Ｓ
３（第３の遅延クロック信号）が供給され、その第３の
入力端子には、前記セット信号ＳＥＴが供給される。

【００５３】アンドゲートＡＧ１の出力信号つまり内部
信号Ｓ９は、カウンタＣＣＴＲのクロック入力端子に供
給される。このカウンタＣＣＴＲのリセット端子には、
前記リセット信号ＲＳＴが供給され、その計数値たる所
定ビットの出力信号は、デコーダＣＤＥＣに供給され
る。デコーダＣＤＥＣのデコード結果となるｉビットの
遅延制御信号Ｃ１〜Ｃｉは、入力遅延回路ＤＬに供給さ
れる。カウンタＣＣＴＲは、アンドゲートＡＧ１の出力
信号たる内部信号Ｓ９の立ち上がりエッジを受けてカウ
ントダウン動作を行うバイナリーカウンタからなり、デ
コーダＣＤＥＣはカウンタＣＣＴＲの出力信号をデコー
ドして、遅延制御信号Ｃ１〜Ｃｉの各ビットを前記所定
の条件で選択的にハイレベル又はロウレベルとする。

【００５４】自動遅延制御回路ＡＤＬＣによる自動遅延
制御が開始されるとき、受信側論理集積回路装置ＬＳＩ
Ｒでは、図１０に示されるように、まずセット信号ＳＥ
Ｔがハイレベルとされる。また、その当初でリセット信
号ＲＳＴが一時的にハイレベルとされ、これを受けて自
動遅延制御回路ＡＤＬＣのカウンタＣＣＴＲが、その計
数値が最大値となるべくリセットされる。これにより、
デコーダＣＤＥＣの出力信号たる遅延制御信号Ｃ１〜Ｃ
ｉが全ビット論理“０”つまりロウレベルとされ、入力
遅延回路ＤＬの伝達遅延時間が最大値に設定される。

【００５５】次に、リセット信号ＲＳＴがロウレベルに
戻されて所定時間が経過した時点から、遅延制御クロッ
ク信号ＴＣＫが所定の周期をもって散発的にかつ一時的
にロウレベルとされる。また、遅延制御クロック信号Ｔ
ＣＫのサイクルＴ１での最初の立ち下がりを受けて、送
信側論理集積回路装置ＬＳＩＳの出力フリップフロップ
ＦＦＯの非反転出力信号、つまり送信側論理集積回路装
置ＬＳＩＳからみた出力データＤＯＵＴ１がロウレベル
からハイレベルに変化される。

【００５６】受信側論理集積回路装置ＬＳＩＲでは、送
信側論理集積回路装置ＬＳＩＳの出力データＤＯＵＴ１
がハイレベルに変化されてから伝送線路の遅延時間が経
過した時点で、入出力用外部端子ＤＩＮ１における入力
データＤＩＮ１のレベルがロウレベルからハイレベルに
変化される。また、さらに入力遅延回路ＤＬの最大遅延
時間Ｔｄ１が経過した時点で、入力遅延回路ＤＬの出力
信号たる内部入力データＤＩＩ１がロウレベルからハイ
レベルに変化される。

【００５７】受信側論理集積回路装置ＬＳＩＲの自動遅
延制御回路ＡＤＬＣでは、遅延制御クロック信号ＴＣＫ
が一時的にロウレベルとされてから遅延回路ＤＬ１の遅
延時間が経過した時点で、遅延回路ＤＬ１の出力信号た
る内部信号Ｓ１が対応する期間だけ一時的にロウレベル
とされる。また、さらに遅延回路ＤＬ２の遅延時間が経
過した時点で、遅延回路ＤＬ２の出力信号たる内部信号
Ｓ２が一時的にロウレベルとされ、さらに遅延回路ＤＬ
３の遅延時間が経過した時点で、遅延回路ＤＬ３の出力
信号たる内部信号Ｓ３が一時的にロウレベルとされる。

【００５８】上記のように、サイクルＴ１における受信
側論理集積回路装置ＬＳＩＲの入力遅延回路ＤＬの伝達
遅延時間は最大値とされ、内部入力データＤＩＩ１は、
入力データＤＩＮ１がハイレベルとされてから入力遅延
回路ＤＬの最大遅延時間が経過した時点でハイレベルと
される。そして、遅延回路ＤＬ４の遅延時間が経過した
時点で、遅延回路ＤＬ４の出力信号たる内部信号Ｓ４が
ハイレベルに変化される。なお、この遅延回路ＤＬ４の
遅延時間は、入力遅延回路ＤＬの単位入力遅延回路ＵＤ
Ｌ１〜ＵＤＬｉの単位遅延量よりもわずかに長くされ
る。

【００５９】内部入力データＤＩＩ１及び内部信号Ｓ４
のハイレベル変化は、内部信号Ｓ１に従ってフリップフ
ロップＦＦＣ１及びＦＦＣ２に取り込まれるが、このサ
イクルＴ１の時点では、伝送線路の遅延時間と入力遅延
回路ＤＬの遅延時間Ｔｄ１との合計値が遅延回路ＤＬ１
の遅延時間より長いため、フリップフロップＦＦＣ１及
びＦＦＣ２の非反転出力信号つまり内部信号Ｓ５及びＳ
６はロウレベルのままとされる。したがって、排他的論
理和回路ＥＯ１の反転出力信号つまり内部信号Ｓ７がハ
イレベルのままとなり、フリップフロップＦＦＣ３及び
ＦＦＣ４の非反転出力信号たる内部信号Ｓ８もハイレベ
ルのままとされる。

【００６０】以上の結果、セット信号ＳＥＴ，フリップ
フロップＦＦＣ４の出力信号たる内部信号Ｓ８ならびに
遅延回路ＤＬ３の出力信号たる内部信号Ｓ３の論理積信
号であるアンドゲートＡＧ１の出力信号つまり内部信号
Ｓ９が、内部信号Ｓ３のロウレベル期間だけロウレベル
とされ、これを受けてカウンタＣＣＴＲが最大計数値か
ら一つカウントダウンされる。このため、遅延制御信号
Ｃ１〜Ｃｉ−１はハイレベルのまま、最上位ビットの遅
延制御信号Ｃｉがロウレベルとされ、入力遅延回路ＤＬ
の伝達遅延時間は最大値の次に長いＴｄ２に変化され
る。

【００６１】なお、上記説明から明らかなように、自動
遅延制御回路ＡＤＬＣのカウンタＣＣＴＲは、内部入力
データＤＩＩ１の論理レベルが遷移される前にカウント
ダウンされ、入力遅延回路ＤＬの伝達遅延時間も、内部
入力データＤＩＩ１の論理レベルが遷移される前に変化
されるが、特に問題とはならない。

【００６２】以下、サイクルＴ１ないしＴｐ−１では、
自動遅延制御回路ＡＤＬＣの排他的論理和回路ＥＯ１の
反転出力信号つまり内部信号Ｓ７がロウレベルとされな
いまま、アンドゲートＡＧ１の出力信号たる内部信号Ｓ
９が繰り返し一時的にロウレベルとされ、カウンタが順
次デクリメントされる。

【００６３】ところが、サイクルＴｐでは、図１１に示
されるように、伝送線路の遅延時間と入力遅延回路ＤＬ
の遅延時間Ｔｄｐとの合計値が遅延回路ＤＬ１の遅延時
間より短くなるため、内部入力データＤＩＩ１の論理レ
ベルは、内部信号Ｓ１がハイレベルに戻される前にハイ
レベルからロウレベルに変化される。このため、フリッ
プフロップＦＦＣ１の出力信号たる内部信号Ｓ５が、内
部入力データＤＩＩ１のサイクルＴｐ−１でのハイレベ
ルを受けてハイレベルとはならずに、サイクルＴｐでの
最新のロウレベルを受けてロウレベルのままとされる。
しかし、内部信号Ｓ１がロウレベルとされる期間は、遅
延回路ＤＬ４の遅延時間より充分に短くされるため、遅
延回路ＤＬ４の出力信号たる内部信号Ｓ４を受けるフリ
ップフロップＦＦＣ２の出力信号つまり内部信号Ｓ６
は、内部入力データＤＩＩ１のサイクルＴｐ−１でのハ
イレベルを受けてハイレベルに変化される。

【００６４】これにより、排他的論理和回路ＥＯ１の反
転出力信号つまり内部信号Ｓ７がロウレベルとなり、内
部信号Ｓ２の立ち上がりエッジを受けてフリップフロッ
プＦＦＣ３及びＦＦＣ４の非反転出力信号たる内部信号
Ｓ８がハイレベルからロウレベルに変化される。また、
この内部信号Ｓ８のロウレベルを受けてアンドゲートＡ
Ｇ１の出力信号たる内部信号Ｓ９がハイレベルに固定さ
れ、カウンタＣＣＴＲのカウントダウン動作が停止され
る。内部信号Ｓ８のロウレベルは、遅延制御クロック信
号ＴＣＫが停止された後もフリップフロップＦＦＣ４に
より保持され、カウンタＣＣＴＲは、停止された時点で
の計数値を保持し続ける。

【００６５】これらのことから、論理集積回路装置の入
出力部ＩＯを構成するすべての入力回路ＩＣ１〜ＩＣｎ
の入力遅延回路ＤＬの出力信号たる内部入力データＤＩ
Ｉ１〜ＤＩＩｎのレベル遷移のタイミングが、遅延制御
クロック信号ＴＣＫに対してほぼ同一の時間関係を持つ
ものとなって遅延マッチング状態となり、そのスキュー
が大幅に低減される。この結果、相応して内部入力デー
タＤＩＩ１〜ＤＩＩｎの前記ラッチクロック信号ＦＣＬ
Ｋに対するタイミングマージンを大きくすることがで
き、これによって論理集積回路装置ひいては論理集積回
路装置を含むコンピュータシステム等のマシンサイクル
を高速化できるものである。

【００６６】なお、遅延制御クロック信号ＴＣＫがロウ
レベルとされる期間つまりそのパルス幅は、特に制限さ
れないが、前記ラッチクロック信号ＦＣＬＫの周期の二
分の一とされる。このため、自動遅延制御回路ＡＤＬＣ
による内部入力データＤＩＩ１〜ＤＩＩｎのラッチクロ
ック信号ＦＣＬＫに対する合わせこみポイントは、図１
１に例示されるように、内部入力データＤＩＩ１〜ＤＩ
Ｉｎのレベル遷移が前記図４の入力フリップフロップＦ
Ｆ１〜ＦＦｎの取り込みタイミングとなるラッチクロッ
ク信号ＦＣＬＫの立ち上がりエッジのほぼ中間となるよ
うに設定され、これによってタイミングマージンを最大
値に設定することができる。

【００６７】一方、自動遅延制御を実現すべく論理集積
回路装置の入出力部ＩＯの入力回路ＩＣ１〜ＩＣｎに個
別に設けられる自動遅延制御回路ＡＤＬＣ及び入力遅延
回路ＤＬのレイアウト所要面積は、前述のように、各入
力回路のレイアウト所要面積の約１０％程度に過ぎな
い。また、自動遅延制御回路ＡＤＬＣ及び入力遅延回路
ＤＬが入出力部ＩＯに設けられることで、論理集積回路
装置のユーザ論理部ＵＬのオーバーヘッドが低減され、
その使用効率が高められる。

【００６８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）マクロセル及びユーザ論理部を備え、多数の入力
ピン及び入力回路を備えるＡＳＩＣ等の論理集積回路装
置において、入力回路のそれぞれに、その入力信号に対
する伝達遅延時間を遅延制御信号に従って選択的に切り
換えうる入力遅延回路を設けるとともに、例えば電源投
入時やリセット時等に選択的に動作状態となり、対応す
る入力遅延回路の伝達遅延時間を所定値に設定すべく遅
延制御信号を生成する自動遅延制御回路を設けること
で、論理集積回路装置等及びこれを含むコンピュータシ
ステム等の動作を停止させることなく、各入力遅延回路
の伝達遅延時間を最適値に設定できるという効果が得ら
れる。

【００６９】（２）上記（１）項により、多数の入力ピ
ンを介して入力される入力信号間のスキューを大幅に低
減することができるという効果が得られる。 （３）上記（１）項及び（２）項により、多数の入力ピ
ン及び入力回路を備える論理集積回路装置等の高速化を
図り、これを含むコンピュータシステム等のマシンサイ
クルを高速化することができるという効果が得られる。

【００７０】（４）上記（１）項ないし（３）項におい
て、入力遅延回路及び自動遅延制御回路を含む入力回路
と、対応する出力回路とをもとに入出力セルを構成し、
半導体基板面の四辺に沿って配置することで、ユーザ論
理部のオーバーヘッドを小さくし、その使用効率を高め
ることができるという効果が得られる。

【００７１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置は、他の各種のマ
クロセルを任意数搭載することができるし、半導体基板
ＣＨＩＰの形状や各部の具体的レイアウト等は、種々の
実施形態をとりうる。図２において、入力回路ＩＣ１及
び出力回路ＯＣ１は、それぞれ別個のセルとすることが
できるし、入出力用外部端子つまりボンディングパッド
ＰＡＤも、それぞれ入力用及び出力用として専用化する
ことができる。図３において、入出力セルの具体的な配
置は、本実施例による制約を受けないし、各部の絶対的
なサイズ及び形状等も、本発明の主旨に制約を与えな
い。

【００７２】図４において、入力フリップフロップＦＦ
１〜ＦＦｎは、所定数をもってグループ分割し、それぞ
れ異なるラッチクロック信号ＦＣＬＫを供給してもよ
い。図５において、内部入力データＤＩＩ１〜ＤＩＩｎ
のレベル遷移とラッチクロック信号ＦＣＬＫとの間の時
間関係は、任意に設定できる。また、入力フリップフロ
ップＦＦ１〜ＦＦｎは、ラッチクロック信号ＦＣＬＫの
立ち下がりエッジに同期して入力データＤＩＮ１〜ＤＩ
Ｎｎを取り込むものであってもよい。図６において、入
力バッファＩＢ及び入力遅延回路ＤＬの具体的な回路構
成は、種々の実施形態をとりうるし、遅延制御信号Ｃ１
〜Ｃｉ，リセット信号ＲＳＴならびにセット信号ＳＥＴ
等の有効レベルも、任意に設定できる。

【００７３】図８において、自動遅延制御回路ＡＤＬＣ
の具体的構成は、その基本的な論理条件が変わらない限
り、種々の実施形態をとりうる。図９において、自動遅
延制御のためのクロック発生回路ＣＬＫＧは、通常のク
ロック発生回路の動作モードを切り換えて使用してもよ
い。送信側論理集積回路装置ＬＳＩＳの出力部の論理構
成やフリップフロップの型式ならびに信号経路の構成等
は、本実施例の制約を受けない。図１０及び図１１にお
いて、各信号の有効レベルならびに具体的なレベル及び
時間関係等は、本発明の主旨に制約を与えない。

【００７４】以上の実施例では、入力回路ＩＣ１〜ＩＣ
ｎのそれぞれに自動遅延制御回路ＡＤＬＣを設け、遅延
制御信号Ｃ１〜Ｃｉを生成・保持しているが、これらの
遅延制御信号は、例えばレジスタファイルＲＥＧＦに格
納してもよい。

【００７５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＡＳ
ＩＣからなる論理集積回路装置に適用した場合について
説明したが、それに限定されるものではなく、例えば、
スタティック型ＲＡＭ等のメモリ集積回路装置やこれを
含むシングルチップマイクロコンピュータ等にも適用で
きる。この発明は、少なくとも多数の入力ピン及び入力
回路を備える半導体集積回路装置ならびにこれを含む装
置又はシステムに広く適用できる。

【００７６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マクロセル及びユーザ論理
部を備え、多数の入力ピン及び入力回路を備えるＡＳＩ
Ｃ等の論理集積回路装置において、入力回路のそれぞれ
に、その入力信号に対する伝達遅延時間を遅延制御信号
に従って選択的に切り換えうる入力遅延回路を設けると
ともに、例えば電源投入時やリセット時等に選択的に動
作状態となり、対応する入力遅延回路の伝達遅延時間を
所定値に設定すべく遅延制御信号を生成する自動遅延制
御回路を設ける。また、これらの入力遅延回路及び自動
遅延制御回路を含む入力回路と、対応する出力回路とを
もとに入出力セルを構成し、論理集積回路装置等が形成
される半導体基板面の四辺に沿って配置する。

【００７７】これにより、論理集積回路装置等及びこれ
を含むコンピュータシステム等の接続形態を変えその通
常動作を停止させることなく、自律的に各入力遅延回路
の伝達遅延時間を最適値に設定することができる。この
結果、ユーザ論理部のオーバーヘッドを小さくしその使
用効率を高めつつ、多数の入力ピンを介して入力される
入力信号間のスキューを低減して、論理集積回路装置等
の高速化を図り、これを含むコンピュータシステム等の
マシンサイクルを高速化できる。

【図面の簡単な説明】

【図１】この発明が適用された論理集積回路装置の一実
施例を示す基板配置図である。

【図２】図１の論理集積回路装置の入出力部に含まれる
入出力セルの一実施例を示すブロック図である。

【図３】図２の入出力セルの一実施例を示す拡大配置図
である。

【図４】図１の論理集積回路装置の入力部の一実施例を
示す接続図である。

【図５】図４の入力部の一実施例を示す信号波形図であ
る。

【図６】図４の入力部に含まれる入力回路の一実施例を
示す回路図である。

【図７】図６の入力回路の一実施例を示す信号波形図で
ある。

【図８】図６の入力回路の自動遅延制御回路の一実施例
を示す回路図である。

【図９】図１の論理集積回路装置の自動遅延制御時の一
実施例を示す接続図である。

【図１０】図８の自動遅延制御回路の自動遅延制御時の
制御開始時における一実施例を示す信号波形図である。

【図１１】図８の自動遅延制御回路の自動遅延制御時の
遅延マッチング時における一実施例を示す信号波形図で
ある。

【図１２】この発明に先立って本願発明者等が開発した
論理集積回路装置の入力部の一例を示す接続図である。

【図１３】図１２の入力部の一例を示す信号波形図であ
る。

【符号の説明】

ＣＨＩＰ……半導体基板（チップ）、ＩＯ……入出力
部、ＵＩＯ１……入出力セル、ＵＬ……ユーザ論理部、
ＰＬＬ……ＰＬＬ回路、ＲＡＭ……ランダムアクセスメ
モリ、ＲＥＧＦ……レジスタファイル。ＰＡＤ……ボン
ディングパッド、ＤＩＮ１……入力データ、ＩＣ１……
入力回路、ＩＢ……入力バッファ、ＤＬ……入力遅延回
路、ＤＩＩ１……内部入力データ、ＡＤＬＣ……自動遅
延制御回路、ＳＥＴ……セット信号、ＲＳＴ……リセッ
ト信号、ＴＣＫ……遅延制御クロック信号、Ｃ１〜Ｃｉ
……遅延制御信号、ＯＣ１……出力回路、ＤＯＩ１……
内部出力データ、ＤＯＣ……出力制御信号、ＰＯＢ……
プリ出力バッファ、ＯＢ……出力バッファ。ＤＩＮ１〜
ＤＩＮｎ……入力データ、ＩＣ１〜ＩＣｎ……入力回
路、ＤＩＩ１〜ＤＩＩｎ……内部入力データ、ＦＦ１〜
ＦＦｎ……入力フリップフロップ、ＦＣＬＫ……ラッチ
クロック信号、ＤＩＦ１〜ＤＩＦｎ……ラッチ入力デー
タ（入力フリップフロップ出力信号）、ＬＣ……論理回
路。ＵＤＬ１〜ＵＤＬｉ……単位入力遅延回路、Ｖ１〜
Ｖ７……インバータ、Ｇ１１〜Ｇ１３ないしＧｉ１〜Ｇ
ｉ３，Ｇｊ１〜Ｇｊ２……ナンドゲート。Ｔｐｄ……遅
延時間。ＤＬ１〜ＤＬ４……遅延回路、ＦＦＣ１〜ＦＦ
Ｃ４……フリップフロップ、ＥＯ１……排他的論理和回
路、ＡＧ１……アンドゲート、ＣＣＴＲ……カウンタ、
ＣＤＥＣ……デコーダ、Ｓ１〜Ｓ９……内部信号。ＣＬ
ＫＧ……クロック発生回路、ＬＳＩＳ……送信側論理集
積回路装置、ＦＦＯ……出力フリップフロップ、ＤＯＵ
Ｔ１……出力データ、ＬＳＩＲ……受信側論理集積回路
装置。Ｔ１〜Ｔｐ……サイクル、Ｔｄ１〜Ｔｄｐ……遅
延時間。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 守田 実 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (72)発明者 高橋 敏郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5J001 AA05 BB00 BB02 BB06 BB08 BB10 BB12 BB13 BB21 CC00 DD04 5J056 AA01 BB02 BB21 CC00 CC05 CC14 CC17 DD13 DD29 KK02

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号に対する伝達遅延時間をそれぞ
   れ個別に設定しうる複数の入力回路を具備することを特
   徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記入力信号は、対応する外部端子を介して入力される
   ものであって、 上記入力回路のそれぞれは、 対応する上記入力信号を受ける入力バッファと、 所定ビットの遅延制御信号を受け、上記入力バッファの
   出力信号を上記遅延制御信号に従った伝達遅延時間だけ
   遅延させ、内部入力信号として伝達する入力遅延回路と
   を含むものであることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１又は請求項２において、 上記入力回路のそれぞれは、その対応する上記入力信号
   に対する伝搬遅延時間を所定値に自動設定するための自
   動遅延制御回路を含むものであって、 上記遅延制御信号は、該自動遅延制御回路の出力信号と
   して得られるものであることを特徴とする半導体集積回
   路装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記自動遅延制御回路を用いた上記伝達遅延時間の設定
   時、上記外部端子のそれぞれには、所定の遅延制御クロ
   ック信号に従ってレベル遷移される入力信号が対応する
   伝送線路を介して入力されるものであって、 上記自動遅延制御回路のそれぞれは、 上記遅延制御クロック信号をもとに第１の遅延クロック
   信号を生成する第１の遅延回路と、 該第１の遅延クロック信号をもとに第２の遅延クロック
   信号を生成する第２の遅延回路と、 該第２の遅延クロック信号をもとに第３の遅延クロック
   信号を生成する第３の遅延回路と、 上記入力遅延回路の出力信号を上記第１の遅延クロック
   信号に従って取り込む第１のフリップフロップと、 上記入力遅延回路の出力信号の第４の遅延回路による遅
   延信号を上記第１の遅延クロック信号に従って取り込む
   第２のフリップフロップと、 上記第１及び第２のフリップフロップの非反転出力信号
   を受ける排他的論理和回路と、 該排他的論理和回路の反転出力信号を上記第２の遅延ク
   ロック信号に従って取り込む第３のフリップフロップ
   と、 上記伝達遅延時間の設定開始時、対応する上記入力遅延
   回路の伝達遅延時間が最大となるべく最大計数値に初期
   設定され、上記第３のフリップフロップの出力信号，上
   記第３の遅延制御クロック信号ならびにセット信号の論
   理積信号を受けてデクリメントされるカウンタと、 該カウンタの出力信号をデコードして、上記遅延制御信
   号の各ビットを対応する組み合わせで選択的にハイレベ
   ルとするデコーダとを含むものであり、 上記入力遅延回路のそれぞれは、 上記遅延制御信号の対応するビットがハイレベルとされ
   ることで選択的に直列形態とされる複数の単位入力遅延
   回路を含むものであることを特徴とする半導体集積回路
   装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体集積回路装置は、半導体基板面の中央部の大
   半を占めて配置される所定のマクロセル及びユーザ論理
   部を具備するものであって、 上記自動遅延制御回路を含む入力回路は、対応する出力
   回路とともに入出力セルをそれぞれ構成し、かつ半導体
   基板面の四辺に沿って配置されるものであることを特徴
   とする半導体集積回路装置。