JP2000357780A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000357780A JP2000357780A JP11167725A JP16772599A JP2000357780A JP 2000357780 A JP2000357780 A JP 2000357780A JP 11167725 A JP11167725 A JP 11167725A JP 16772599 A JP16772599 A JP 16772599A JP 2000357780 A JP2000357780 A JP 2000357780A
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Abstract
(57)【要約】
【課題】 応力に起因したウェハ割れを防止し、歩留ま
り及び信頼性の低下を抑制する。 【解決手段】 半導体装置は、電荷蓄積用下部電極（リ
ンドープポリシリコン）１４と、拡散層領域２との間の
層間膜である第１層間膜９、第２層間膜１０に酸化膜を
用い、上層の第２層間膜１０上に、ウエットエッチング
ストップ層となる窒化膜１１が積層された構造を有する
ものである。その製造工程中、緩和処理を行う。応力緩
和処理は、電荷蓄積用下部電極１４と拡散層領域２を接
続する容量コンタクト７の開口に先立ち、ウェットエッ
チングストップ層となる窒化膜１１に、イオン注入１２
を行う処理である。窒化膜１１の応力を緩和させること
により、応力に起因したウェハ割れが防止される。
り及び信頼性の低下を抑制する。 【解決手段】 半導体装置は、電荷蓄積用下部電極（リ
ンドープポリシリコン）１４と、拡散層領域２との間の
層間膜である第１層間膜９、第２層間膜１０に酸化膜を
用い、上層の第２層間膜１０上に、ウエットエッチング
ストップ層となる窒化膜１１が積層された構造を有する
ものである。その製造工程中、緩和処理を行う。応力緩
和処理は、電荷蓄積用下部電極１４と拡散層領域２を接
続する容量コンタクト７の開口に先立ち、ウェットエッ
チングストップ層となる窒化膜１１に、イオン注入１２
を行う処理である。窒化膜１１の応力を緩和させること
により、応力に起因したウェハ割れが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＤＲＡＭのメモリセルを構成するキャパシタ
の製造方法に関する。
方法、特にＤＲＡＭのメモリセルを構成するキャパシタ
の製造方法に関する。
【０００２】
【従来の技術】近年、製造技術、装置の進歩とともに、
半導体記憶装置の高集積化、微細化の試みがなされてい
る。なかでも、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、１つのメモリセルが１つのトラン
ジスタと１つの電荷蓄積部（キャパシタ）で構成されて
いるという単純な構造であることから、微細化に好適な
記憶装置として開発、製品化が進められている。
半導体記憶装置の高集積化、微細化の試みがなされてい
る。なかでも、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、１つのメモリセルが１つのトラン
ジスタと１つの電荷蓄積部（キャパシタ）で構成されて
いるという単純な構造であることから、微細化に好適な
記憶装置として開発、製品化が進められている。
【０００３】ところが、素子の微細化が進むにつれ、キ
ャパシタの面積も小さくなり、したがって容量も小さく
なる傾向にある。メモリセルに蓄えられる容量が小さく
なると、キャパシタに蓄えられた電荷を読み出す際にビ
ット線の電位に与える変化量がそれに比例して小さくな
るため、データの読み出しマージンが小さくなり、最悪
のときには、誤ったデータを読み出すことになる。
ャパシタの面積も小さくなり、したがって容量も小さく
なる傾向にある。メモリセルに蓄えられる容量が小さく
なると、キャパシタに蓄えられた電荷を読み出す際にビ
ット線の電位に与える変化量がそれに比例して小さくな
るため、データの読み出しマージンが小さくなり、最悪
のときには、誤ったデータを読み出すことになる。
【０００４】したがって、素子の微細化を行ってもキャ
パシタの容量をできるだけ大きくする必要がある。その
方法の一つとして、セルのキャパシタの下部電極構造
を、単純な２次元構造から３次元構造にすることによ
り、電極の表面積を増加させる方法が検討されている。
３次元構造のキャパシタとしては、シリンダ型、フィン
型等が挙げられる。
パシタの容量をできるだけ大きくする必要がある。その
方法の一つとして、セルのキャパシタの下部電極構造
を、単純な２次元構造から３次元構造にすることによ
り、電極の表面積を増加させる方法が検討されている。
３次元構造のキャパシタとしては、シリンダ型、フィン
型等が挙げられる。
【０００５】ここではその一例として従来法によるシリ
ンダ型キャパシタの製法を図１および図４を参照に説明
する。図１は、一般的なＣＯＢ（Ｃａｐａｃｉｔｏｒ−
Ｏｖｅｒ−Ｂｉｔｌｉｎｅ）構造のＤＲＡＭメモリセル
アレイ部の平面図である。図１に示すように、１つのメ
モリセルは、１つのＮチャネルＭＯＳトランジスタと１
つの電荷蓄積部（キャパシタ）とによって構成される。
ンダ型キャパシタの製法を図１および図４を参照に説明
する。図１は、一般的なＣＯＢ（Ｃａｐａｃｉｔｏｒ−
Ｏｖｅｒ−Ｂｉｔｌｉｎｅ）構造のＤＲＡＭメモリセル
アレイ部の平面図である。図１に示すように、１つのメ
モリセルは、１つのＮチャネルＭＯＳトランジスタと１
つの電荷蓄積部（キャパシタ）とによって構成される。
【０００６】ｐ型シリコン基板１の主面上に複数本のワ
ード線４と、ビット線６とが互いに直交するように配置
されている。ｎ型拡散層領域２は、ワード線４と直交す
る方向に所定の間隔を隔てて形成されている。
ード線４と、ビット線６とが互いに直交するように配置
されている。ｎ型拡散層領域２は、ワード線４と直交す
る方向に所定の間隔を隔てて形成されている。
【０００７】また、ｎ型拡散層領域２は、素子分離用絶
縁膜３で互いに電気的に分離されている。
縁膜３で互いに電気的に分離されている。
【０００８】ビット線６は、ビットコンタクト５を介し
てｎ型拡散層領域２と接続されている。キャパシタの下
部電極８は、容量コンタクト７を介してｎ型拡散層領域
２と接続されている。キャパシタの上部電極は、図示を
省略するが、メモリセルアレイ部全域を覆うように配置
されている。
てｎ型拡散層領域２と接続されている。キャパシタの下
部電極８は、容量コンタクト７を介してｎ型拡散層領域
２と接続されている。キャパシタの上部電極は、図示を
省略するが、メモリセルアレイ部全域を覆うように配置
されている。
【０００９】図４（ａ）〜（ｅ）は、図１のＡ−Ａ線に
相当する部分の断面図であり、従来法による製造工程を
順に示している。図４（ａ）は、ｐ型シリコン基板１
に、公知の方法により素子分離絶縁膜３を形成し、次い
でｎ型拡散領域２およびワード線４を形成した後に、第
１層間絶縁膜（酸化膜）９を介してビットコンタクト
５、ビット線６を形成し、さらに第２層間絶縁膜（酸化
膜）１０上に、シリンダ型キャパシタの製造においてウ
ェットエッチングストップ層となる窒化膜１１を、例え
ば１００ｎｍ堆積させた状態を示している。
相当する部分の断面図であり、従来法による製造工程を
順に示している。図４（ａ）は、ｐ型シリコン基板１
に、公知の方法により素子分離絶縁膜３を形成し、次い
でｎ型拡散領域２およびワード線４を形成した後に、第
１層間絶縁膜（酸化膜）９を介してビットコンタクト
５、ビット線６を形成し、さらに第２層間絶縁膜（酸化
膜）１０上に、シリンダ型キャパシタの製造においてウ
ェットエッチングストップ層となる窒化膜１１を、例え
ば１００ｎｍ堆積させた状態を示している。
【００１０】次に、図４（ｂ）に示すように、容量コン
タクト７を形成するため、まず、フォトレジストを塗布
し（図示せず）、露光、現像し、これをマスクに、ｎ型
拡散層領域２が露出するまで異方性ドライエッチングを
行い、その後、フォトレジストを剥離する。
タクト７を形成するため、まず、フォトレジストを塗布
し（図示せず）、露光、現像し、これをマスクに、ｎ型
拡散層領域２が露出するまで異方性ドライエッチングを
行い、その後、フォトレジストを剥離する。
【００１１】図４（ｃ）において、次に、容量コンタク
ト７とワード線４、あるいはビット線６との短絡を防止
するため、容量コンタクト７の内壁に酸化膜サイドウォ
ール１３を形成する。
ト７とワード線４、あるいはビット線６との短絡を防止
するため、容量コンタクト７の内壁に酸化膜サイドウォ
ール１３を形成する。
【００１２】その形成法として、まずコンフォーマルな
成膜が可能なＬＰＣＶＤ法により、酸化膜をウェハ全面
に５０ｎｍ堆積する。
成膜が可能なＬＰＣＶＤ法により、酸化膜をウェハ全面
に５０ｎｍ堆積する。
【００１３】続いて異方性ドライエッチングにより容量
コンタクト７底部のｎ型拡散層領域２が露出するまでエ
ッチバックし、図４（ｃ）に示す構造を得る。
コンタクト７底部のｎ型拡散層領域２が露出するまでエ
ッチバックし、図４（ｃ）に示す構造を得る。
【００１４】図４（ｄ）において、次に、容量コンタク
ト７と窒化膜１１の一部とに跨り、リンドープポリシリ
コン１４を５００ｎｍ堆積し、容量コンタクト７を埋設
し、表面平坦化のため、４００ｎｍエッチバックする。
ト７と窒化膜１１の一部とに跨り、リンドープポリシリ
コン１４を５００ｎｍ堆積し、容量コンタクト７を埋設
し、表面平坦化のため、４００ｎｍエッチバックする。
【００１５】残った１００ｎｍのリンドープポリシリコ
ン１４層は、シリンダ型キャパシタの下部電極底部とな
る。さらに、リンドープポリシリコン１４形成領域上
に、シリンダ型キャパシタを形成する上でコア酸化膜と
なるＢＰＳＧ１５を８００ｎｍ堆積した後に、フォトレ
ジストを堆積（図示せず）、露光、現像後、これをマス
クにＢＰＳＧ１５、リンドープポリシリコン１４を順次
異方性ドライエッチングし、図４（ｄ）に示す構造を得
る。
ン１４層は、シリンダ型キャパシタの下部電極底部とな
る。さらに、リンドープポリシリコン１４形成領域上
に、シリンダ型キャパシタを形成する上でコア酸化膜と
なるＢＰＳＧ１５を８００ｎｍ堆積した後に、フォトレ
ジストを堆積（図示せず）、露光、現像後、これをマス
クにＢＰＳＧ１５、リンドープポリシリコン１４を順次
異方性ドライエッチングし、図４（ｄ）に示す構造を得
る。
【００１６】次に、再びリンドープポリシリコンを５０
ｎｍウェハ全面に堆積した後、窒化膜１１が露出するま
で、これをエッチバックし、コアＢＰＳＧ１５の周りに
リンドープポリシリコンサイドウォール１６を形成す
る。
ｎｍウェハ全面に堆積した後、窒化膜１１が露出するま
で、これをエッチバックし、コアＢＰＳＧ１５の周りに
リンドープポリシリコンサイドウォール１６を形成す
る。
【００１７】その後、希釈した弗酸を用いて、酸化膜ウ
ェットエッチングを行い、コアＢＰＳＧ１５を完全に除
去する。これにより、図４（ｅ）に示すシリンダ型キャ
パシタの下部電極構造が得られる。
ェットエッチングを行い、コアＢＰＳＧ１５を完全に除
去する。これにより、図４（ｅ）に示すシリンダ型キャ
パシタの下部電極構造が得られる。
【００１８】ここで、リンドープポリシリコン１４及び
リンドープポリシリコンサイドウオール１６の下層の窒
化膜１１は、ウェットエッチングのストップ層として機
能し、下地配線とのショートや、シリンダ型キャパシタ
の倒壊を防ぐ。
リンドープポリシリコンサイドウオール１６の下層の窒
化膜１１は、ウェットエッチングのストップ層として機
能し、下地配線とのショートや、シリンダ型キャパシタ
の倒壊を防ぐ。
【００１９】
【発明が解決しようとする課題】 しかしながら、従来
法によるシリンダ型キャパシタの製法には以下に示すよ
うな問題点がある。この問題点を図４（ｃ）を参照して
説明する。
法によるシリンダ型キャパシタの製法には以下に示すよ
うな問題点がある。この問題点を図４（ｃ）を参照して
説明する。
【００２０】図４（ｃ）において、第２層間膜１０に開
口された容量コンタクト７に短絡防止用の酸化膜サイド
ウオール１３を堆積すると、ウェットエッチングストッ
プ層である窒化膜１１の応力に起因して、酸化膜堆積時
に、容量コンタクト７の開口部からウェハ割れ１７が生
じ、これにより製品の歩留りおよび信頼性が低下すると
いう問題が生ずるのである。
口された容量コンタクト７に短絡防止用の酸化膜サイド
ウオール１３を堆積すると、ウェットエッチングストッ
プ層である窒化膜１１の応力に起因して、酸化膜堆積時
に、容量コンタクト７の開口部からウェハ割れ１７が生
じ、これにより製品の歩留りおよび信頼性が低下すると
いう問題が生ずるのである。
【００２１】本発明は、このような問題点を解決すべく
なされたものであり、ウェットエッチングストップ層と
なる窒化膜の応力を緩和させることにより、応力に起因
したウェハ割れを防止し、歩留まり及び信頼性の低下を
抑制することを目的としている。
なされたものであり、ウェットエッチングストップ層と
なる窒化膜の応力を緩和させることにより、応力に起因
したウェハ割れを防止し、歩留まり及び信頼性の低下を
抑制することを目的としている。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置の製造方法においては、応
力緩和処理を有する半導体装置の製造方法であって、半
導体装置は、ウエットエッチングストップ層となる窒化
膜を有するものであり、応力緩和処理は、ウェットエッ
チングストップ層となる窒化膜に、イオン注入を行う処
理である。
め、本発明による半導体装置の製造方法においては、応
力緩和処理を有する半導体装置の製造方法であって、半
導体装置は、ウエットエッチングストップ層となる窒化
膜を有するものであり、応力緩和処理は、ウェットエッ
チングストップ層となる窒化膜に、イオン注入を行う処
理である。
【００２３】また、応力緩和処理を有する半導体装置の
製造方法であって、半導体装置は、電荷蓄積用下部電極
と、拡散層領域との層間膜に酸化膜を用い、層間膜上
に、ウエットエッチングストップ層となる窒化膜が積層
された構造を有するものであり、応力緩和処理は、電荷
蓄積用下部電極と拡散層領域を接続するコンタクトの開
口に先立ち、ウェットエッチングストップ層となる窒化
膜に、イオン注入を行う処理である。
製造方法であって、半導体装置は、電荷蓄積用下部電極
と、拡散層領域との層間膜に酸化膜を用い、層間膜上
に、ウエットエッチングストップ層となる窒化膜が積層
された構造を有するものであり、応力緩和処理は、電荷
蓄積用下部電極と拡散層領域を接続するコンタクトの開
口に先立ち、ウェットエッチングストップ層となる窒化
膜に、イオン注入を行う処理である。
【００２４】また、上記応力緩和処理において、窒化膜
に注入するイオン種は、窒素、アルゴン、フッ素、シリ
コン、ゲルマニウム等の不活性不純物、リン、ヒ素、ア
ンチモン等のｎ型不純物、ボロン、インジウム、ガリウ
ム、アルミニウム等のｐ型不純物あるいは、これらの不
純物を併用したものである
に注入するイオン種は、窒素、アルゴン、フッ素、シリ
コン、ゲルマニウム等の不活性不純物、リン、ヒ素、ア
ンチモン等のｎ型不純物、ボロン、インジウム、ガリウ
ム、アルミニウム等のｐ型不純物あるいは、これらの不
純物を併用したものである
【００２５】また、応力緩和処理を有する半導体装置の
製造方法であって、半導体装置は、電荷蓄積用下部電極
と、拡散層領域との層間膜に酸化膜を用い、層間膜上
に、ウエットエッチングストップ層となる窒化膜が積層
された構造を有するものであり、応力緩和処理は、電荷
蓄積用下部電極と拡散層領域を接続するコンタクトを開
口後、ウェットエッチングストップ層となる窒化膜に、
イオン注入を行う処理である。
製造方法であって、半導体装置は、電荷蓄積用下部電極
と、拡散層領域との層間膜に酸化膜を用い、層間膜上
に、ウエットエッチングストップ層となる窒化膜が積層
された構造を有するものであり、応力緩和処理は、電荷
蓄積用下部電極と拡散層領域を接続するコンタクトを開
口後、ウェットエッチングストップ層となる窒化膜に、
イオン注入を行う処理である。
【００２６】また、上記応力緩和処理において、窒化膜
に注入するイオン種は、、窒素、アルゴン、フッ素、シ
リコン、ゲルマニウム等の不活性不純物、リン、ヒ素、
アンチモン等のｎ型不純物、あるいは、これらの不純物
を併用したものである。
に注入するイオン種は、、窒素、アルゴン、フッ素、シ
リコン、ゲルマニウム等の不活性不純物、リン、ヒ素、
アンチモン等のｎ型不純物、あるいは、これらの不純物
を併用したものである。
【００２７】また、上記応力緩和処理におけるイオン注
入は、開口されたコンタクト下部に拡散層を形成するイ
オンの注入を兼ねるものである。
入は、開口されたコンタクト下部に拡散層を形成するイ
オンの注入を兼ねるものである。
【００２８】また、応力緩和処理において、窒化膜に注
入するイオンの注入エネルギーは、窒化膜厚の中央に各
元素の飛程がくるように設定するものである。
入するイオンの注入エネルギーは、窒化膜厚の中央に各
元素の飛程がくるように設定するものである。
【００２９】また、応力緩和処理において、窒化膜に注
入するイオンの注入量は、１Ｅ１２〜１Ｅ１６ｃｍ-2の
範囲であり、２つ以上のイオン種を組み合わせて注入す
る場合は、２つ以上のイオン種の量を足し合わせて１Ｅ
１２〜１Ｅ１６ｃｍ-2の範囲内に収まるように設定され
るものである。
入するイオンの注入量は、１Ｅ１２〜１Ｅ１６ｃｍ-2の
範囲であり、２つ以上のイオン種を組み合わせて注入す
る場合は、２つ以上のイオン種の量を足し合わせて１Ｅ
１２〜１Ｅ１６ｃｍ-2の範囲内に収まるように設定され
るものである。
【００３０】
【発明の実施の形態】本発明による半導体装置の製造方
法においては、応力緩和処理を有している。半導体装置
は、ウエットエッチングストップ層となる窒化膜を有す
るものであり、応力緩和処理は、ウェットエッチングス
トップ層となる窒化膜にイオン注入を行う処理である。
法においては、応力緩和処理を有している。半導体装置
は、ウエットエッチングストップ層となる窒化膜を有す
るものであり、応力緩和処理は、ウェットエッチングス
トップ層となる窒化膜にイオン注入を行う処理である。
【００３１】本発明は、半導体装置、特にシリンダ型キ
ャパシタの製造工程において、ウェットエッチングスト
ップ層となる窒化膜の応力に起因したウェハ割れを防止
するものであり、容量コンタクト開口前、あるいは容量
コンタクト開口後に窒化膜にイオン注入を行うことによ
り、窒化膜の応力を緩和し、ウェハ割れによる製品の歩
留まり及び信頼性の低下を抑制するものである。
ャパシタの製造工程において、ウェットエッチングスト
ップ層となる窒化膜の応力に起因したウェハ割れを防止
するものであり、容量コンタクト開口前、あるいは容量
コンタクト開口後に窒化膜にイオン注入を行うことによ
り、窒化膜の応力を緩和し、ウェハ割れによる製品の歩
留まり及び信頼性の低下を抑制するものである。
【００３２】（実施形態１）以下、図１および図２を参
照して、本発明による半導体装置の製造方法の第１の実
施形態を説明する。図１は、一般的なＣＯＢ（Ｃａｐａ
ｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔｌｉｎｅ）構造のＤＲＡ
Ｍメモリセルアレイ部の平面図である。
照して、本発明による半導体装置の製造方法の第１の実
施形態を説明する。図１は、一般的なＣＯＢ（Ｃａｐａ
ｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔｌｉｎｅ）構造のＤＲＡ
Ｍメモリセルアレイ部の平面図である。
【００３３】図１において、１つのメモリセルは、１つ
のＮチャネルＭＯＳトランジスタと、１つの電荷蓄積部
（キャパシタ）によって構成される。
のＮチャネルＭＯＳトランジスタと、１つの電荷蓄積部
（キャパシタ）によって構成される。
【００３４】ｐ型シリコン基板１の主面上に複数本のワ
ード線４とビット線６が互いに直交するように配置され
ている。ｎ型拡散層領域２は、ワード線４と直交する方
向に所定の間隔を隔てて形成され、素子分離用絶縁膜３
で互いに電気的に分離されている。
ード線４とビット線６が互いに直交するように配置され
ている。ｎ型拡散層領域２は、ワード線４と直交する方
向に所定の間隔を隔てて形成され、素子分離用絶縁膜３
で互いに電気的に分離されている。
【００３５】ビット線６は、ビットコンタクト５を介し
てｎ型拡散層領域２と接続されている。キャパシタの下
部電極８は容量コンタクト７を介してｎ型拡散層領域２
と接続されている。
てｎ型拡散層領域２と接続されている。キャパシタの下
部電極８は容量コンタクト７を介してｎ型拡散層領域２
と接続されている。
【００３６】キャパシタの上部電極は、メモリセルアレ
イ部全域を覆うように配置されている（図中省略）。
イ部全域を覆うように配置されている（図中省略）。
【００３７】図２（ａ）〜（ｅ）は、図１のＡ−Ａ線で
切った工程断面図である。図２（ａ）は、公知の方法に
より素子分離絶縁膜３、ワード線４を形成した後に、第
１層間絶縁膜（酸化膜）９を介してビットコンタクト
５、ビット線６を形成し、さらに第２層間絶縁膜（酸化
膜）１０上に、シリンダ型キャパシタの製造においてウ
ェットエッチングストップ層となる窒化膜１１を、例え
ば１００ｎｍ堆積させることによって得られる。
切った工程断面図である。図２（ａ）は、公知の方法に
より素子分離絶縁膜３、ワード線４を形成した後に、第
１層間絶縁膜（酸化膜）９を介してビットコンタクト
５、ビット線６を形成し、さらに第２層間絶縁膜（酸化
膜）１０上に、シリンダ型キャパシタの製造においてウ
ェットエッチングストップ層となる窒化膜１１を、例え
ば１００ｎｍ堆積させることによって得られる。
【００３８】ここで、窒化膜１１の応力を緩和させるた
め、応力緩和処理を行う。応力緩和処理は、ウェハ全面
（窒化膜１１、および予定された容量コンタクト７を開
口すべき面）にイオン注入１２を行う処理である。
め、応力緩和処理を行う。応力緩和処理は、ウェハ全面
（窒化膜１１、および予定された容量コンタクト７を開
口すべき面）にイオン注入１２を行う処理である。
【００３９】この実施形態において、注入するイオン種
は、窒素、アルゴン、フッ素、シリコン、ゲルマニウム
等の不活性な元素であっても良いし、リン、ヒ素、アン
チモンといったｎ型不純物、あるいはボロン、インジウ
ム、ガリウム、アルミニウムといったｐ型不純物となる
元素でも良い。もしくはこれらの元素を組み合わせて用
いても良い。
は、窒素、アルゴン、フッ素、シリコン、ゲルマニウム
等の不活性な元素であっても良いし、リン、ヒ素、アン
チモンといったｎ型不純物、あるいはボロン、インジウ
ム、ガリウム、アルミニウムといったｐ型不純物となる
元素でも良い。もしくはこれらの元素を組み合わせて用
いても良い。
【００４０】注入エネルギーは、注入するイオン種によ
って変化するが、窒化膜の中央にイオンの飛程がくるよ
うにするのが最も好ましく、窒化膜厚が１００ｎｍで注
入する不純物がリンの場合には、７０ｋｅＶとなる。
って変化するが、窒化膜の中央にイオンの飛程がくるよ
うにするのが最も好ましく、窒化膜厚が１００ｎｍで注
入する不純物がリンの場合には、７０ｋｅＶとなる。
【００４１】注入ドーズ量は、１Ｅ１２〜１Ｅ１６ｃｍ
-2の範囲で、好ましくは３Ｅ１５ｃｍ-2程度が好まし
い。元素を組み合わせて用いる場合は、足し合わせて上
記範囲内に収まるようにするのが好ましい。
-2の範囲で、好ましくは３Ｅ１５ｃｍ-2程度が好まし
い。元素を組み合わせて用いる場合は、足し合わせて上
記範囲内に収まるようにするのが好ましい。
【００４２】次に図２（ｂ）に示すように、容量コンタ
クト７を開口するため、フォトレジストを塗布し（図示
せず）、露光、現像し、これをマスクに異方性ドライエ
ッチングを拡散層領域が露出するまで行い、フォトレジ
ストを剥離する。
クト７を開口するため、フォトレジストを塗布し（図示
せず）、露光、現像し、これをマスクに異方性ドライエ
ッチングを拡散層領域が露出するまで行い、フォトレジ
ストを剥離する。
【００４３】次に、図２（ｃ）において、容量コンタク
ト７とワード線６、あるいはビット線６との短絡を防止
するため、予め、酸化膜サイドウォール１３を形成す
る。酸化膜サイドウォール１３の形成法として、まずコ
ンフォーマルな成膜が可能なＬＰＣＶＤ法により酸化膜
をウェハ全面に５０ｎｍ堆積する。
ト７とワード線６、あるいはビット線６との短絡を防止
するため、予め、酸化膜サイドウォール１３を形成す
る。酸化膜サイドウォール１３の形成法として、まずコ
ンフォーマルな成膜が可能なＬＰＣＶＤ法により酸化膜
をウェハ全面に５０ｎｍ堆積する。
【００４４】続いて異方性ドライエッチングにより、容
量コンタクト７の底部のｎ型拡散層領域２が露出するま
でエッチバックし、図２（ｃ）に示す構造を得る。ＬＰ
ＣＶＤ酸化膜堆積前に窒化膜の応力を緩和しているので
ウェハ割れが生じない。
量コンタクト７の底部のｎ型拡散層領域２が露出するま
でエッチバックし、図２（ｃ）に示す構造を得る。ＬＰ
ＣＶＤ酸化膜堆積前に窒化膜の応力を緩和しているので
ウェハ割れが生じない。
【００４５】図２（ｄ）において、次にリンドープポリ
シリコン１４を５００ｎｍ堆積し、容量コンタクト７を
埋設し、その平坦化のため、４００ｎｍエッチバックす
る。
シリコン１４を５００ｎｍ堆積し、容量コンタクト７を
埋設し、その平坦化のため、４００ｎｍエッチバックす
る。
【００４６】残った１００ｎｍのリンドープポリシリコ
ン１４は、シリンダ型キャパシタの下部電極底部とな
る。さらに、シリンダ型キャパシタを形成する上でコア
酸化膜となるＢＰＳＧ１５を８００ｎｍ堆積した後に、
フォトレジストを堆積（図示せず）、露光、現像後、こ
れをマスクにＢＰＳＧ１５、リンドープポリシリコン１
４を順次異方性ドライエッチングして、図２（ｄ）に示
す構造を得る。
ン１４は、シリンダ型キャパシタの下部電極底部とな
る。さらに、シリンダ型キャパシタを形成する上でコア
酸化膜となるＢＰＳＧ１５を８００ｎｍ堆積した後に、
フォトレジストを堆積（図示せず）、露光、現像後、こ
れをマスクにＢＰＳＧ１５、リンドープポリシリコン１
４を順次異方性ドライエッチングして、図２（ｄ）に示
す構造を得る。
【００４７】次に、再びリンドープポリシリコン１６を
５０ｎｍウェハ全面に堆積した後、窒化膜１１が露出す
るまで、これをエッチバックし、コアＢＰＳＧ１５の周
りにリンドープポリシリコンサイドウォール１６を形成
する。
５０ｎｍウェハ全面に堆積した後、窒化膜１１が露出す
るまで、これをエッチバックし、コアＢＰＳＧ１５の周
りにリンドープポリシリコンサイドウォール１６を形成
する。
【００４８】その後、希釈した弗酸を用いて、酸化膜ウ
ェットエッチングを行い、コアＢＰＳＧ１５を完全に除
去する。これにより、図２（ｅ）に示すシリンダ型キャ
パシタの下部電極構造を得る。
ェットエッチングを行い、コアＢＰＳＧ１５を完全に除
去する。これにより、図２（ｅ）に示すシリンダ型キャ
パシタの下部電極構造を得る。
【００４９】ここで、リンドープポリシリコン１４及び
リンドープポリシリコンサイドウォール１６の下層の窒
化膜１１は、ウェットエッチングのストップ層として機
能し、下地配線とのショートや、シリンダ型キャパシタ
の倒壊を防ぐ。
リンドープポリシリコンサイドウォール１６の下層の窒
化膜１１は、ウェットエッチングのストップ層として機
能し、下地配線とのショートや、シリンダ型キャパシタ
の倒壊を防ぐ。
【００５０】本発明によればＬＰＣＶＤ酸化膜堆積前
に、応力緩和処理を施し、イオン注入によって窒化膜の
応力を緩和するので、酸化膜堆積時に窒化膜の応力に起
因したウェハ割れが生じないので歩留まりおよび信頼性
の低下を防ぐことができる。
に、応力緩和処理を施し、イオン注入によって窒化膜の
応力を緩和するので、酸化膜堆積時に窒化膜の応力に起
因したウェハ割れが生じないので歩留まりおよび信頼性
の低下を防ぐことができる。
【００５１】（実施形態２）次に、図３（ａ）〜（ｅ）
を参照して本発明による第２の実施形態を説明する。図
３（ａ）〜（ｅ）も図２と同様に、図１のＡ−Ａ線で切
った工程断面図である。特にことわりがない場合以外、
図２と同じ記号を用いる。
を参照して本発明による第２の実施形態を説明する。図
３（ａ）〜（ｅ）も図２と同様に、図１のＡ−Ａ線で切
った工程断面図である。特にことわりがない場合以外、
図２と同じ記号を用いる。
【００５２】図３（ａ）は、公知の方法により素子分離
絶縁膜３、ワード線４を形成した後に、第１層間絶縁膜
（酸化膜）９を介してビットコンタクト５、ビット線６
を形成し、さらに第２層間絶縁膜（酸化膜）１０上に、
シリンダ型キャパシタの製造においてウェットエッチン
グストップ層となる窒化膜１１を、例えば１００ｎｍ堆
積させることによって得られる。
絶縁膜３、ワード線４を形成した後に、第１層間絶縁膜
（酸化膜）９を介してビットコンタクト５、ビット線６
を形成し、さらに第２層間絶縁膜（酸化膜）１０上に、
シリンダ型キャパシタの製造においてウェットエッチン
グストップ層となる窒化膜１１を、例えば１００ｎｍ堆
積させることによって得られる。
【００５３】次に図３（ｂ）に示すように、容量コンタ
クト７を形成するため、フォトレジストを塗布し（図示
せず）、露光、現像し、これをマスクに異方性ドライエ
ッチングをｎ型拡散層領域２が露出するまで行い、フォ
トレジストを剥離する。
クト７を形成するため、フォトレジストを塗布し（図示
せず）、露光、現像し、これをマスクに異方性ドライエ
ッチングをｎ型拡散層領域２が露出するまで行い、フォ
トレジストを剥離する。
【００５４】ここで、窒化膜１１の応力を緩和させるた
め、ウェハ全面（窒化膜１１、および容量コンタクト７
の開口部）に応力緩和処理として、イオン注入１２を行
う。
め、ウェハ全面（窒化膜１１、および容量コンタクト７
の開口部）に応力緩和処理として、イオン注入１２を行
う。
【００５５】この実施形態において、注入するイオン種
は、窒素、アルゴン等の不活性な元素であっても良い
し、リン、ヒ素、アンチモンと言ったｎ型不純物となる
元素でも良い。もしくは、これらの元素を組み合わせて
用いても良い。
は、窒素、アルゴン等の不活性な元素であっても良い
し、リン、ヒ素、アンチモンと言ったｎ型不純物となる
元素でも良い。もしくは、これらの元素を組み合わせて
用いても良い。
【００５６】また、注入エネルギーは、注入するイオン
種によって変化するが、窒化膜の中央にイオンの飛程が
くるようにするのが応力緩和の観点から最も好ましく、
窒化膜厚が１００ｎｍで注入する不純物がリンの場合に
は、７０ｋｅＶとなる。
種によって変化するが、窒化膜の中央にイオンの飛程が
くるようにするのが応力緩和の観点から最も好ましく、
窒化膜厚が１００ｎｍで注入する不純物がリンの場合に
は、７０ｋｅＶとなる。
【００５７】ここで行うイオン注入は、容量コンタクト
下部に拡散層を形成する注入とも兼ねることになるの
で、必要とされる拡散層深さに合わせて注入を行っても
良い。
下部に拡散層を形成する注入とも兼ねることになるの
で、必要とされる拡散層深さに合わせて注入を行っても
良い。
【００５８】注入ドーズ量は、１Ｅ１２〜１Ｅ１６ｃｍ
-2の範囲で、好ましくは１Ｅ１３ｃｍ−２程度注入す
る。元素を組み合わせて用いる場合は、足し合わせて上
記範囲内に収まるようにするのが好ましい。
-2の範囲で、好ましくは１Ｅ１３ｃｍ−２程度注入す
る。元素を組み合わせて用いる場合は、足し合わせて上
記範囲内に収まるようにするのが好ましい。
【００５９】次に、容量コンタクト７とワード線４、あ
るいはビット線６との短絡を防止するため、酸化膜サイ
ドウォール１３を形成する。形成法として、まずコンフ
ォーマルな成膜が可能なＬＰＣＶＤ法により酸化膜をウ
ェハ全面に５０ｎｍ堆積する。
るいはビット線６との短絡を防止するため、酸化膜サイ
ドウォール１３を形成する。形成法として、まずコンフ
ォーマルな成膜が可能なＬＰＣＶＤ法により酸化膜をウ
ェハ全面に５０ｎｍ堆積する。
【００６０】続いて異方性ドライエッチングにより容量
コンタクト底部の拡散層領域が露出するまでエッチバッ
クし、図３（ｃ）に示す構造を得る。この実施形態２に
おいても、ＬＰＣＶＤ酸化膜１３の堆積前に窒化膜１１
の応力を緩和しているのでウェハ割れが生じない。
コンタクト底部の拡散層領域が露出するまでエッチバッ
クし、図３（ｃ）に示す構造を得る。この実施形態２に
おいても、ＬＰＣＶＤ酸化膜１３の堆積前に窒化膜１１
の応力を緩和しているのでウェハ割れが生じない。
【００６１】以下、図３（ｄ）、（ｅ）に示したよう
に、リンドープポリシリコン１３を５００ｎｍ堆積し、
容量コンタクト７を埋設し、平坦化のため、４００ｎｍ
エッチバックする処理、を行い、さらにシリンダ型キャ
パシタを形成する上でコア酸化膜となるＢＰＳＧ１５を
８００ｎｍ堆積する。
に、リンドープポリシリコン１３を５００ｎｍ堆積し、
容量コンタクト７を埋設し、平坦化のため、４００ｎｍ
エッチバックする処理、を行い、さらにシリンダ型キャ
パシタを形成する上でコア酸化膜となるＢＰＳＧ１５を
８００ｎｍ堆積する。
【００６２】その後に、フォトレジストを堆積（図示せ
ず）、露光、現像後、これをマスクにＢＰＳＧ１５、リ
ンドープポリシリコンを順次異方性ドライエッチングを
行い、リンドープポリシリコン１６を５０ｎｍウェハ全
面に堆積した後、窒化膜１１が露出するまで、これをエ
ッチバックし、コアＢＰＳＧ１５の周りにリンドープポ
リシリコンサイドウォール１６を形成する。
ず）、露光、現像後、これをマスクにＢＰＳＧ１５、リ
ンドープポリシリコンを順次異方性ドライエッチングを
行い、リンドープポリシリコン１６を５０ｎｍウェハ全
面に堆積した後、窒化膜１１が露出するまで、これをエ
ッチバックし、コアＢＰＳＧ１５の周りにリンドープポ
リシリコンサイドウォール１６を形成する。
【００６３】その後、希釈した弗酸を用いて、酸化膜ウ
ェットエッチングを行い、コアＢＰＳＧ１５を完全に除
去してシリンダ型キャパシタの下部電極構造を得る。図
３（ｄ）、（ｅ）に示す処理の要領は、前実施形態と同
じである。
ェットエッチングを行い、コアＢＰＳＧ１５を完全に除
去してシリンダ型キャパシタの下部電極構造を得る。図
３（ｄ）、（ｅ）に示す処理の要領は、前実施形態と同
じである。
【００６４】本実施形態においては、窒化膜の応力緩和
処理として、イオン注入と、容量コンタクト開口部に拡
散層を形成するためのイオン注入を兼ねることができる
ので、工程を増やすことなくウェハ割れに伴う歩留まり
及び信頼性の低下を防止することができる。
処理として、イオン注入と、容量コンタクト開口部に拡
散層を形成するためのイオン注入を兼ねることができる
ので、工程を増やすことなくウェハ割れに伴う歩留まり
及び信頼性の低下を防止することができる。
【００６５】
【発明の効果】本発明によれば、半導体装置、特に、シ
リンダ型キャパシタ製造において、応力緩和処理とし
て、ウェットエッチングストップ層である窒化膜にイオ
ンを注入し、ウェットエッチングストップ層である窒化
膜の応力を緩和するので、応力に起因したウェハ割れを
防止することができ、したがって、歩留まり及び信頼性
の低下を抑制することができる。
リンダ型キャパシタ製造において、応力緩和処理とし
て、ウェットエッチングストップ層である窒化膜にイオ
ンを注入し、ウェットエッチングストップ層である窒化
膜の応力を緩和するので、応力に起因したウェハ割れを
防止することができ、したがって、歩留まり及び信頼性
の低下を抑制することができる。
【００６６】また、イオン注入する元素にリン、ヒ素あ
るいはアンチモンといったｎ型不純物を用いることによ
って、容量コンタクト下部に拡散層を形成するためのイ
オン注入と兼ねることができ、工程を増やすことなく窒
化膜の応力を緩和することができる。
るいはアンチモンといったｎ型不純物を用いることによ
って、容量コンタクト下部に拡散層を形成するためのイ
オン注入と兼ねることができ、工程を増やすことなく窒
化膜の応力を緩和することができる。
【図１】一般的なＣＯＢ（Ｃａｐａｃｉｔｏｒ−Ｏｖｅ
ｒ−Ｂｉｔｌｉｎｅ）構造のＤＲＡＭメモリセルアレイ
部の平面図である。
ｒ−Ｂｉｔｌｉｎｅ）構造のＤＲＡＭメモリセルアレイ
部の平面図である。
【図２】（ａ）〜（ｅ）は、図１のＡ−Ａ線に相当する
部分の断面図であり、本発明による第１の実施形態を工
程順に示す図である。
部分の断面図であり、本発明による第１の実施形態を工
程順に示す図である。
【図３】（ａ）〜（ｃ）は、図１のＡ−Ａ線に相当する
部分の断面図であり、本発明による第２の実施形態の一
部を工程順に示す図である。
部分の断面図であり、本発明による第２の実施形態の一
部を工程順に示す図である。
【図４】（ａ）〜（ｅ）は、図１のＡ−Ａ線に相当する
部分の断面図であり、従来法による製造工程を順に示す
図である。
部分の断面図であり、従来法による製造工程を順に示す
図である。
１ ｐ型シリコン基板 ２ ｎ型拡散層領域 ３ 素子分離用絶縁膜 ４ ワード線 ５ ビットコンタクト ６ ビット線 ７ 容量コンタクト ８ 下部電極 ９ 第１層間絶縁膜（酸化膜） １０ 第２層間絶縁膜（酸化膜） １１ 窒化膜 １２ イオン注入 １３ 酸化膜サイドウォール １４、１６ リンドープポリシリコン １５ コアＢＰＳＧ １６ リンドープシリコンサイドウオール
Claims (8)
- 【請求項１】 応力緩和処理を有する半導体装置の製造
方法であって、 半導体装置は、ウエットエッチングストップ層となる窒
化膜を有するものであり、 応力緩和処理は、ウェットエッチングストップ層となる
窒化膜に、イオン注入を行う処理であることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 応力緩和処理を有する半導体装置の製造
方法であって、 半導体装置は、電荷蓄積用下部電極と、拡散層領域との
層間膜に酸化膜を用い、層間膜上に、ウエットエッチン
グストップ層となる窒化膜が積層された構造を有するも
のであり、 応力緩和処理は、電荷蓄積用下部電極と拡散層領域を接
続するコンタクトの開口に先立ち、ウェットエッチング
ストップ層となる窒化膜に、イオン注入を行う処理であ
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 応力緩和処理において、窒化膜に注入す
るイオン種は、窒素、アルゴン、フッ素、シリコン、ゲ
ルマニウム等の不活性不純物、リン、ヒ素、アンチモン
等のｎ型不純物、ボロン、インジウム、ガリウム、アル
ミニウム等のｐ型不純物あるいは、これらの不純物を併
用したものであることを特徴とする請求項２に記載の半
導体装置の製造方法。 - 【請求項４】 応力緩和処理を有する半導体装置の製造
方法であって、 半導体装置は、電荷蓄積用下部電極と、拡散層領域との
層間膜に酸化膜を用い、層間膜上に、ウエットエッチン
グストップ層となる窒化膜が積層された構造を有するも
のであり、 応力緩和処理は、電荷蓄積用下部電極と拡散層領域を接
続するコンタクトを開口後、ウェットエッチングストッ
プ層となる窒化膜に、イオン注入を行う処理であること
を特徴とする半導体装置の製造方法。 - 【請求項５】 応力緩和処理において、窒化膜に注入す
るイオン種は、窒素、アルゴン、フッ素、シリコン、ゲ
ルマニウム等の不活性不純物、リン、ヒ素、アンチモン
等のｎ型不純物、あるいは、これらの不純物を併用した
ものであることを特徴とする請求項３に記載の半導体装
置の製造方法。 - 【請求項６】 イオン注入は、開口されたコンタクト下
部に拡散層を形成するイオンの注入を兼ねるものである
ことを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項７】 応力緩和処理において、窒化膜に注入す
るイオンの注入エネルギーは、窒化膜厚の中央に各元素
の飛程がくるように設定するものであることを特徴する
請求項１、２又は３に記載の半導体装置の製造方法。 - 【請求項８】 応力緩和処理において、窒化膜に注入す
るイオンの注入量は、１Ｅ１２〜１Ｅ１６ｃｍ-2の範囲
であり、２つ以上のイオン種を組み合わせて注入する場
合は、２つ以上のイオン種の量を足し合わせて１Ｅ１２
〜１Ｅ１６ｃｍ-2の範囲内に収まるように設定されるも
のであることを特徴とする請求項１，２又は３に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16772599A JP3425896B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16772599A JP3425896B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357780A true JP2000357780A (ja) | 2000-12-26 |
| JP3425896B2 JP3425896B2 (ja) | 2003-07-14 |
Family
ID=15855019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16772599A Expired - Fee Related JP3425896B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3425896B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186262A (ja) * | 2004-12-28 | 2006-07-13 | Matsushita Electric Ind Co Ltd | 固体撮像装置及びその製造方法 |
| JP2010503212A (ja) * | 2006-09-01 | 2010-01-28 | イーストマン コダック カンパニー | シャロウ・トレンチ・アイソレーション角部の注入領域 |
-
1999
- 1999-06-15 JP JP16772599A patent/JP3425896B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186262A (ja) * | 2004-12-28 | 2006-07-13 | Matsushita Electric Ind Co Ltd | 固体撮像装置及びその製造方法 |
| JP4674894B2 (ja) * | 2004-12-28 | 2011-04-20 | パナソニック株式会社 | 固体撮像装置及びその製造方法 |
| JP2010503212A (ja) * | 2006-09-01 | 2010-01-28 | イーストマン コダック カンパニー | シャロウ・トレンチ・アイソレーション角部の注入領域 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3425896B2 (ja) | 2003-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |