JP2000338525A - Matrix array substrate and its production - Google Patents

Matrix array substrate and its production

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JP2000338525A
JP2000338525A JP11152137A JP15213799A JP2000338525A JP 2000338525 A JP2000338525 A JP 2000338525A JP 11152137 A JP11152137 A JP 11152137A JP 15213799 A JP15213799 A JP 15213799A JP 2000338525 A JP2000338525 A JP 2000338525A
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JP
Japan
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switching element
forming
pixel electrode
array substrate
layer
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JP11152137A
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Japanese (ja)
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Shigehiro Uesono
重広 上園
Nobushige Omoto
信繁 大本
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Toshiba Corp
Toshiba Development and Engineering Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Engineering Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To make significantly decreasable the number of production processes and the production cost, to make formable the columnar spacer with more uniform height of projections, and to make improvable the stability of the product quality, in a matrix array substrate equipped with a columnar spacer and a flattening film and in a production method of the substrate. SOLUTION: After a TFT1 and a metal wiring pattern are formed, an acrylic resin 21, 22 is first made to have uniform height by coating. Then, a resist is formed on the region where the TFT1 is present, and subjected to reactive ion etching using a mixture gas of CF4 gas and oxygen gas (with 10% volume concn. of CF4). Under the aforementioned etching conditions, an etching-resistant deposit is formed except for the region near the spacer projection 2. Thereby, the thickness of the resin layer is reduced by etching to form a flattening film 25 in forming the spacer projection 2, and a through hole 23 as a surrounding groove is formed around the spacer projection.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるマトリクスアレイ基板及びそ
の製造方法に関する。特には、柱状のスペーサ突起、及
び平坦化膜を備えたマトリクスアレイ基板に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a matrix array substrate used for a flat panel display device such as a liquid crystal display device and a method of manufacturing the same. In particular, the present invention relates to a matrix array substrate provided with columnar spacer protrusions and a flattening film.

【0002】[0002]

【従来の技術】近年、CRTディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力、目の疲れの少なさ等の
利点から特に注目を集めている。
2. Description of the Related Art In recent years, flat-panel display devices replacing CRT displays have been actively developed. Among them, liquid crystal display devices have attracted particular attention because of their advantages such as light weight, thinness, low power consumption, and low eye fatigue. I am collecting.

【0003】例えば、各表示画素毎にスイッチ素子が配
置されたアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板は、ガラスや石
英等の透明絶縁基板上に複数本の信号線と走査線とが格
子状に配置され、各交点部分にアモルファスシリコン
(以下、a−Si:Hと略称する。)等の半導体薄膜を
用いた薄膜トランジスタ(以下、TFTと略称する。)
が接続されている。そしてTFTのゲート電極は走査線
に、ドレイン電極は信号線にそれぞれ電気的に接続さ
れ、さらにソース電極は画素電極を構成する透明導電材
料、例えばITO(Indium-Tin-Oxide)に電気的に接続さ
れている。
For example, an active matrix type liquid crystal display device in which a switch element is disposed for each display pixel will be described as an example. The active matrix type liquid crystal display device has a configuration in which a liquid crystal layer is held between an array substrate and a counter substrate via an alignment film. In the array substrate, a plurality of signal lines and scanning lines are arranged in a grid on a transparent insulating substrate such as glass or quartz, and amorphous silicon (hereinafter abbreviated as a-Si: H) is provided at each intersection. (Hereinafter abbreviated as TFT) using a semiconductor thin film of
Is connected. The gate electrode of the TFT is electrically connected to the scanning line, the drain electrode is electrically connected to the signal line, and the source electrode is electrically connected to a transparent conductive material constituting the pixel electrode, for example, ITO (Indium-Tin-Oxide). Have been.

【0004】対向基板は、ガラス等の透明絶縁基板上に
ITOから成る対向電極が配置されている。
The counter substrate has a counter electrode made of ITO disposed on a transparent insulating substrate such as glass.

【0005】ここで、カラー表示を実現するのであれ
ば、カラーフィルタ層が対向基板またはアレイ基板上に
あって少なくとも画素電極に対応する個所に配置され
る。また、両基板の間には、これら基板の間の間隔を一
定にするための多数のスペーサが配置される。
Here, if a color display is to be realized, a color filter layer is disposed on a counter substrate or an array substrate at least at a position corresponding to a pixel electrode. In addition, a number of spacers are arranged between the two substrates to keep the distance between the substrates constant.

【0006】スペーサとしては、樹脂やシリカからなる
直径が均一な球を、いずれかの基板に予め散布しておく
のが最も一般的であった。しかし、このように非固定型
で散布式のスペーサ(球状スペーサ)であると、スペー
サの移動による配向膜へのダメージや、スペーサからの
光漏れによる表示品位の低下などの問題を抱えていた。
[0006] As a spacer, it has been the most general practice to previously disperse spheres made of resin or silica and having a uniform diameter on one of the substrates. However, the non-fixing and scattering spacers (spherical spacers) have problems such as damage to the alignment film due to the movement of the spacers and deterioration in display quality due to light leakage from the spacers.

【0007】そのため、最近、固定型の柱状のスペーサ
が用いられるようになっている。この柱状のスペーサ
は、(1)平坦化膜を形成した上、または、着色パターン
層をフォトリソグラフィーにより形成した上に、コーテ
ィング等により厚い樹脂層を設け、さらにフォトリソグ
ラフィーにより特定の個所のみ残す方法、または、(2)
顔料を含む樹脂層のコーティング、及びフォトリソグラ
フィーによるパターニングを3回繰り返して、レッド、
ブルー及びグリーンの着色パターン層をそれぞれ形成す
るとともに、これら着色パターン層を特定の個所で重ね
合わせる方法が用いられていた。
For this reason, recently, fixed columnar spacers have been used. This columnar spacer is formed by (1) forming a flattening film, or forming a colored pattern layer by photolithography, providing a thick resin layer by coating, etc., and leaving only specific places by photolithography. , Or (2)
By repeating the coating of the resin layer containing the pigment and patterning by photolithography three times, the red,
A method has been used in which blue and green colored pattern layers are formed, and these colored pattern layers are superimposed at specific locations.

【0008】[0008]

【発明が解決しようとする課題】しかし、柱状のスペー
サを作成するにあたり、このように、フォトリソグラフ
ィーによるパターニングを繰り返して樹脂層を重ねる方
式では、柱状スペーサの突起高さを充分に制御すること
が困難であった。また、コーティング工程やパターニン
グ工程を繰り返す必要があるため、マトリクスアレイ基
板の製造コストの低減、及び、製造工程の信頼性の向上
を図ることが困難であった。
However, in producing a columnar spacer, in the method of repeating the patterning by photolithography and overlapping the resin layers as described above, it is necessary to sufficiently control the projection height of the columnar spacer. It was difficult. Further, since the coating step and the patterning step need to be repeated, it has been difficult to reduce the manufacturing cost of the matrix array substrate and to improve the reliability of the manufacturing step.

【0009】本発明は上記問題点に鑑みなされたもので
あり、柱状スペーサ及び平坦化膜を備えたマトリクスア
レイ基板、及びその製造方法において、製造工程数及び
製造コストを大幅に削減することができ、また、柱状ス
ペーサの突起高さをより均一にでき、これにより製品の
品質安定性を向上することができるものを提供するもの
である。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and in a matrix array substrate provided with a columnar spacer and a flattening film, and a method of manufacturing the same, the number of manufacturing steps and manufacturing cost can be significantly reduced. Another object of the present invention is to provide a columnar spacer in which the height of protrusions can be made more uniform, thereby improving the quality stability of a product.

【0010】[0010]

【課題を解決するための手段】本発明の請求項1の発明
は、画像表示領域にマトリクス状に配列される複数の画
素電極と、この画素電極ごとに配置されるスイッチング
素子と、このスイッチング素子を介して画素電極に映像
信号を供給するための複数の信号線と、この信号線に略
直交するように配列され、スイッチング素子のスイッチ
ング動作を駆動する複数の走査線と、少なくとも前記画
素電極の個所に配置される平坦化膜と、スペーサ突起と
を備えた、平面表示装置用のマトリクスアレイ基板にお
いて、前記スペーサ突起は前記平坦化膜と同一のコーテ
ィング層または堆積層を含み、前記スイッチング素子と
前記画素電極とを電気的に接続するための、前記平坦化
膜のスルーホールと、前記スペーサ突起とが同一工程で
作成されることを特徴とする。
According to a first aspect of the present invention, there are provided a plurality of pixel electrodes arranged in a matrix in an image display area, a switching element arranged for each pixel electrode, and a switching element. A plurality of signal lines for supplying a video signal to a pixel electrode through the pixel electrode, a plurality of scanning lines arranged to be substantially orthogonal to the signal line and driving a switching operation of a switching element, and at least the pixel electrode In a matrix array substrate for a flat panel display device, comprising a flattening film disposed at a position and a spacer projection, the spacer projection includes the same coating layer or deposition layer as the flattening film, and the switching element It is required that through holes in the planarizing film and the spacer protrusions for electrically connecting the pixel electrodes are formed in the same step. And butterflies.

【0011】上記構成により、製造工程数及び製造コス
トを大幅に削減することができる。しかも、柱状スペー
サの突起高さをより均一にでき、これにより製品の品質
安定性を向上することができる。
With the above configuration, the number of manufacturing steps and manufacturing cost can be significantly reduced. In addition, the heights of the protrusions of the columnar spacers can be made more uniform, thereby improving the quality stability of the product.

【0012】[0012]

【発明の実施の形態】本発明の実施例について図1〜5
を用いて説明する。
BRIEF DESCRIPTION OF THE DRAWINGS FIG.
This will be described with reference to FIG.

【0013】まず、図1〜2を用いて、実施例のマトリ
クスアレイ基板の構造について説明する。
First, the structure of a matrix array substrate according to an embodiment will be described with reference to FIGS.

【0014】アレイ基板3においては、ガラス基板18
上に、上層の金属配線パターンからなる2400本の信
号線11と、下層の金属配線パターンからなる600本
の走査線13とが絶縁膜14(ゲート絶縁膜)を介して
格子状に配置され、格子の各マス目に相当する領域に透
明導電膜として例えばITO(Indium-Tin-Oxide)からな
る画素電極3が配される。そして、この格子の各マス目
における一の角部には、各画素電極を制御するスイッチ
ング素子としてTFT1が配置される。TFT1のゲー
ト電極は走査線に、ドレイン電極は信号線にそれぞれ電
気的に接続され、さらにソース電極は画素電極に電気的
に接続されている。
In the array substrate 3, a glass substrate 18
Above, 2400 signal lines 11 composed of an upper metal wiring pattern and 600 scanning lines 13 composed of a lower metal wiring pattern are arranged in a grid via an insulating film 14 (gate insulating film). A pixel electrode 3 made of, for example, ITO (Indium-Tin-Oxide) is disposed as a transparent conductive film in a region corresponding to each grid of the lattice. Then, a TFT 1 is disposed as a switching element for controlling each pixel electrode at one corner of each grid of the grid. The gate electrode of the TFT 1 is electrically connected to the scanning line, the drain electrode is electrically connected to the signal line, and the source electrode is electrically connected to the pixel electrode.

【0015】図示の例で、TFT1はバックチャネルカ
ット型であり、TFT1の半導体層19は、アモルファ
スシリコン層の上層部分がリンドープされたものであ
る。また、下層の金属配線パターン中にあって、隣り合
う二つの走査線の間にはこれら走査線に略平行に延びる
補助容量線17(Cs線)がそれぞれ配置されている。
In the example shown in the figure, the TFT 1 is of a back channel cut type, and the semiconductor layer 19 of the TFT 1 is such that the upper layer portion of the amorphous silicon layer is doped with phosphorus. In the lower metal wiring pattern, auxiliary capacitance lines 17 (Cs lines) extending substantially parallel to the two adjacent scanning lines are arranged between two adjacent scanning lines.

【0016】図1に示すように、TFT1の個所を除
き、ガラス基板18から上面までの高さが一様な、単一
の平坦化膜25が配置される。平坦化膜25は、着色さ
れた第1の樹脂層21(カラーフィルター層)と、これ
を覆う無色透明の第2の樹脂層(保護膜)とからなり、
第1の樹脂層21は、所定領域ごとに、レッド、ブルー
及びグリーンの染料により着色されて着色パターン(カ
ラーフィルター)をなしている。
As shown in FIG. 1, a single flattening film 25 having a uniform height from the glass substrate 18 to the upper surface except for the TFT 1 is disposed. The flattening film 25 includes a colored first resin layer 21 (color filter layer) and a colorless and transparent second resin layer (protective film) covering the first resin layer 21.
The first resin layer 21 is colored with red, blue and green dyes to form a colored pattern (color filter) for each predetermined region.

【0017】一方、図1に示すように、TFT1の個所
には、平坦化膜25と同一材料にて同一の工程により作
成される柱状のスペーサ突起が配置されている。スペー
サ突起は、平坦化膜25と同じく第1の樹脂層21と第
2の樹脂層とからなり、スペーサ突起における第1の樹
脂層21の上面の高さは、平坦化膜25のそれと全く同
一である。したがって、スペーサ突起と平坦化膜25と
では、第2の樹脂層の厚さが大きく異なる。
On the other hand, as shown in FIG. 1, a columnar spacer projection made of the same material as that of the flattening film 25 by the same process is disposed at the location of the TFT 1. The spacer protrusions are composed of the first resin layer 21 and the second resin layer as in the case of the flattening film 25, and the height of the upper surface of the first resin layer 21 in the spacer protrusions is exactly the same as that of the flattening film 25. It is. Therefore, the thickness of the second resin layer is largely different between the spacer protrusion and the flattening film 25.

【0018】スペーサ突起と平坦化膜25の領域との境
界の個所、すなわち、スペーサ突起を四周から囲む個所
には、第1及び第2の樹脂層を貫く周溝状(環壕状)の
スルーホールが設けられている。
At the boundary between the spacer protrusion and the region of the flattening film 25, that is, at the position surrounding the spacer protrusion from four sides, a circumferential groove-like (groove-like) through hole penetrating the first and second resin layers is provided. A hall is provided.

【0019】なお、図1に示すように、第1の樹脂層2
1に覆われる領域の全体には、パッシベーション膜15
が配置されており、周溝状のスルーホール23がソース
電極12上を横切る個所には、予め、ソース電極12上
面を露出させるスルーホールが設けられている。すなわ
ち、ソース電極12上には、第1及び第2の樹脂層2
1,22とパッシベーション膜15とを貫く、直線溝状
のスルーホール16が形成されている。
As shown in FIG. 1, the first resin layer 2
1 is covered with a passivation film 15.
Are provided, and a through hole for exposing the upper surface of the source electrode 12 is provided in advance at a location where the circumferential groove-shaped through hole 23 crosses over the source electrode 12. That is, the first and second resin layers 2 are formed on the source electrode 12.
A straight groove-shaped through-hole 16 penetrating through the passivation film 15 is formed.

【0020】画素電極3は、図1に示すように、平坦化
膜25の上面に形成され、直線溝状のスルーホール16
の内面を覆う部分により、ソース電極12の上面に直接
接続されて、電気的に導通している。また、図2に示す
ように、各画素電極3は、これを囲む二つの走査線及び
二つの信号線とオーバーラップするように配置され、こ
れらとの間で光漏れは生じない。すなわち、平坦化膜2
5上に画素電極3を配置する方式であるため、画素電極
3を囲むブラックマトリクスを配置する必要がなく、開
口率を高く保つことができる。
As shown in FIG. 1, the pixel electrode 3 is formed on the upper surface of the flattening film 25, and has a through hole 16 having a linear groove shape.
Is directly connected to the upper surface of the source electrode 12 by the portion covering the inner surface of the source electrode 12, and is electrically conductive. Further, as shown in FIG. 2, each pixel electrode 3 is arranged so as to overlap with two scanning lines and two signal lines surrounding it, and no light leakage occurs between them. That is, the planarizing film 2
Since the pixel electrode 3 is arranged on the pixel 5, there is no need to arrange a black matrix surrounding the pixel electrode 3, and the aperture ratio can be kept high.

【0021】次に、図2〜5、及び図1を用いて、製造
方法の要部について説明する。
Next, the main part of the manufacturing method will be described with reference to FIGS.

【0022】(1)予め、走査線、信号線、及びTFT1
を含むパターンを作成し、これらを覆う、窒化シリコン
膜等の無機絶縁膜から成るパッシベーション膜15を堆
積し、また、ソース電極12上にパッシベーション膜1
5を貫くスルーホール16を形成しておく。
(1) Scan lines, signal lines, and TFTs 1
Is formed, and a passivation film 15 made of an inorganic insulating film such as a silicon nitride film is deposited thereon so as to cover them, and the passivation film 1 is formed on the source electrode 12.
5 are formed.

【0023】(2)まず、パッシベーション膜15上に、
第1の一様な樹脂層21をコーティングにより形成し、
続いて、この樹脂層21を染色して着色パターンを形成
する。詳しくは、まず、感光剤を含むアクリル系共重合
樹脂をスピンナーにより約1μm塗布する。その後、例
えば、インクジェット描画方式により、所定領域ごとに
レッド(R)、グリーン(G)、及びブルー(B)の各
色の染料が吐出されて、3色に塗り分けられた着色パタ
ーンが形成される。
(2) First, on the passivation film 15,
Forming a first uniform resin layer 21 by coating;
Subsequently, the resin layer 21 is dyed to form a colored pattern. More specifically, first, an acrylic copolymer resin containing a photosensitive agent is applied by a spinner to about 1 μm. Thereafter, for example, red (R), green (G), and blue (B) dyes are ejected for each predetermined region by an ink-jet drawing method to form a colored pattern that is painted in three colors. .

【0024】(3)次いで、第2の樹脂層22を形成すべ
く、感光剤を含むアクリル樹脂(JSR社製オプトマー
SS6699G)を、スピンナーにより乾燥・硬化後の
膜厚が約5μmとなるよう均一に塗布し、光照射により
硬化する。そして、安定のために熱を加えてアニール処
理を行う。
(3) Next, in order to form the second resin layer 22, an acrylic resin containing a photosensitizer (Optomer SS6699G manufactured by JSR) is uniformly coated with a spinner so that the film thickness after drying and curing is about 5 μm. And cured by light irradiation. Then, annealing is performed by applying heat for stability.

【0025】(4)この第2の樹脂層22の上に、レジス
ト4(東京応化工業(株)製OFPR5000)をスピ
ンナーにより数μm塗布し、TFT1の個所すなわちス
ペーサ突起2を形成する個所にのみ残すようにパターニ
ングを行った。このパターニングの後の状態を図3に示
す。
(4) A resist 4 (OFPR5000 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied on the second resin layer 22 with a thickness of several μm by a spinner, and is applied only to the location of the TFT 1, that is, the location where the spacer projection 2 is formed. Patterning was performed so as to leave. The state after this patterning is shown in FIG.

【0026】(5)このように得られた樹脂層21,22
に対して、反応性イオンエッチング装置(RIE装置、
ULVAC社製CSE−1210)によりドライエッチ
ングを行った。この際、エッチング室に導入するガスと
しては、CFガスと酸素ガスとの導入流量(scc
m)の比を45:5に設定して得られる混合ガス(CF
の体積濃度10%)を用いた。
(5) The resin layers 21 and 22 thus obtained
In response, reactive ion etching equipment (RIE equipment,
Dry etch by ULVAC CSE-1210)
Was performed. At this time, the gas introduced into the etching chamber
So, CF4Introducing flow rate of gas and oxygen gas (scc
m) is set at 45: 5 to obtain a mixed gas (CF
4Of 10%).

【0027】図4には、エッチング開始直後の状態を示
す。
FIG. 4 shows a state immediately after the start of etching.

【0028】第2の樹脂層22の成分とエッチングガス
(CFと酸素との混合ガス)との反応により、このエ
ッチング剤に対して耐エッチング性をもつレジスト性堆
積物5が樹脂層の上に形成される。このため、このレジ
スト性堆積物5が堆積されるにつれて、エッチングの速
度は減少する。一方、エッチングの際にレジスト4の上
面も若干ながらエッチングを受け、特に、図中に示すよ
うにレジスト4のエッジの上部の角がとれる。このレジ
スト4に由来する成分の作用その他の作用により、レジ
スト4に近接した個所では、樹脂層22上面にレジスト
性堆積物5が形成されない。したがって、樹脂層22の
エッチングは、レジスト4に近接した個所において、そ
の他の個所に比べて速く進行し、図4中に示すように、
周溝23aが形成されていくこととなる。
By the reaction between the components of the second resin layer 22 and the etching gas (mixed gas of CF 4 and oxygen), a resist deposit 5 having an etching resistance to this etching agent is formed on the resin layer. Formed. For this reason, as the resist deposit 5 is deposited, the etching rate decreases. On the other hand, at the time of etching, the upper surface of the resist 4 is slightly etched, and particularly, the upper corner of the edge of the resist 4 is removed as shown in the figure. Due to the action of the components derived from the resist 4 and other actions, the resist deposit 5 is not formed on the upper surface of the resin layer 22 at a location close to the resist 4. Therefore, the etching of the resin layer 22 progresses faster at a portion close to the resist 4 than at other portions, and as shown in FIG.
The peripheral groove 23a is formed.

【0029】このような周溝23aが形成されるために
は、例えば、酸素ガス、または、CFガスの体積濃度
が25%以下の、CFと酸素との混合ガスを用いるこ
とが望ましい。CFガスの体積濃度が25%を越える
と、レジスト性堆積物5が形成されづらく、必要なエッ
チング選択性(エッチング速度比)が得にくい。エッチ
ングのための混合ガスにおけるCFガスの体積濃度
は、好ましくは5〜15%である。
In order to form such a circumferential groove 23a, it is desirable to use, for example, an oxygen gas or a mixed gas of CF 4 and oxygen having a volume concentration of CF 4 gas of 25% or less. If the volume concentration of the CF 4 gas exceeds 25%, the resist deposit 5 is not easily formed, and it is difficult to obtain a necessary etching selectivity (etching rate ratio). The volume concentration of CF 4 gas in the mixed gas for etching is preferably 5 to 15%.

【0030】図5には、エッチング終了時の状態を示
す。
FIG. 5 shows a state at the end of the etching.

【0031】図に示すように、スペーサ突起2の四周に
は、第1及び第2の樹脂層を貫く、周溝状のスルーホー
ルが形成され、スペーサ突起近傍以外では、第2の樹脂
層の厚さが減じられて、均一な高さの平坦化膜25が形
成される。エッチング終了後、薬液を用いて、あるいは
他のエッチングガスを用いてレジスト4、及び、レジス
ト性堆積物5が除去される。
As shown in the figure, a circumferential groove-shaped through hole penetrating the first and second resin layers is formed on the four circumferences of the spacer protrusion 2, and except for the vicinity of the spacer protrusion, the through hole of the second resin layer is formed. The thickness is reduced, and a flattening film 25 having a uniform height is formed. After the etching is completed, the resist 4 and the resist deposit 5 are removed by using a chemical solution or another etching gas.

【0032】(6)最後に、画素電極を形成する体積及び
パターニングの工程が行われる。このようにして、図1
〜2に示すマトリクスアレイ基板が完成する。
(6) Finally, a volume and patterning step for forming a pixel electrode is performed. Thus, FIG.
2 are completed.

【0033】以上に説明した実施例によると、単一のパ
ターニング工程により、すなわち、レジスト層塗布→リ
ソグラフィー→現像→エッチング→レジスト除去の1サ
イクルの工程により、柱状のスペーサ突起2と、溝状ス
ルーホール23と、これらの個所以外の略全体にわたる
平坦化膜25とを、同時に形成することができる。した
がって、製造工程数を大幅に削減でき、製造コストを著
しく削減することができる。また、柱状のスペーサ突起
2の厚さを、一つの樹脂コーティングのみで決めること
ができるため、柱状スペーサの高さを均一にすることが
でき、製造されるマトリクスアレイ基板の品質安定性を
向上することができる。
According to the embodiment described above, the columnar spacer projection 2 and the groove-like through-hole are formed by a single patterning step, that is, by a step of one cycle of resist layer coating → lithography → development → etching → resist removal. The hole 23 and the flattening film 25 covering substantially the entire area other than these portions can be formed at the same time. Therefore, the number of manufacturing steps can be significantly reduced, and the manufacturing cost can be significantly reduced. Further, since the thickness of the columnar spacer projection 2 can be determined by only one resin coating, the height of the columnar spacer can be made uniform, and the quality stability of the manufactured matrix array substrate can be improved. be able to.

【0034】以上の実施例においては、平坦化膜25を
構成する第1の樹脂層21が着色パターンの層をなすも
のとして説明したが、マトリクスアレイ基板上に着色パ
ターンを設けない場合にもほぼ同様の効果を得ることが
できる。
In the above embodiment, the first resin layer 21 constituting the flattening film 25 has been described as forming a colored pattern layer. However, even when the colored pattern is not provided on the matrix array substrate, the first resin layer 21 is substantially formed. Similar effects can be obtained.

【0035】[0035]

【発明の効果】柱状スペーサ及び平坦化膜を備えたマト
リクスアレイ基板、及びその製造方法において、製造工
程数及び製造コストを大幅に削減することができる。し
かも、柱状スペーサの突起高さをより均一にでき、これ
により製品の品質安定性を向上することができる。
As described above, in the matrix array substrate provided with the columnar spacers and the flattening film and the manufacturing method thereof, the number of manufacturing steps and the manufacturing cost can be greatly reduced. In addition, the heights of the protrusions of the columnar spacers can be made more uniform, thereby improving the quality stability of the product.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施例のマトリクスアレイ基板の積層構造を模
式的に示す部分縦断面図である。図2のX−X’の個所
の切断面である。
FIG. 1 is a partial longitudinal sectional view schematically showing a laminated structure of a matrix array substrate according to an embodiment. It is a cut surface of the part of XX 'of FIG.

【図2】実施例のマトリクスアレイ基板の画素部分の配
線構造を模式的に示す部分平面図である。
FIG. 2 is a partial plan view schematically illustrating a wiring structure of a pixel portion of a matrix array substrate according to an example.

【図3】平坦化膜及び柱状のスペーサ突起を設けるため
の一様な樹脂層の上にレジストパターンが配置された様
子を示す、図1に対応する部分縦断面図である。
FIG. 3 is a partial longitudinal sectional view corresponding to FIG. 1, showing a state where a resist pattern is arranged on a uniform resin layer for providing a flattening film and columnar spacer protrusions.

【図4】エッチング開始直後の様子を示す、図1及び図
3に対応する部分縦断面図である。
FIG. 4 is a partial longitudinal sectional view corresponding to FIGS. 1 and 3, showing a state immediately after the start of etching.

【図5】エッチング終了直後の様子を示す、図1及び図
3に対応する部分縦断面図である。
FIG. 5 is a partial longitudinal sectional view corresponding to FIGS. 1 and 3, showing a state immediately after the completion of etching.

【符号の説明】 1 TFT 10 樹脂層形成前の積層構造 12 ソース電極 15 パッシベーション膜 16 パッシベーション膜のスルーホール 2 スペーサ突起 21 第1の樹脂層(カラーフィルタ層) 22 第2の樹脂層(保護膜) 22a エッチングにより厚さが減少した後の第2の樹
脂層 23 周溝状スルーホール 25 平坦化膜 3 画素電極
[Description of Signs] 1 TFT 10 Laminated structure before forming resin layer 12 Source electrode 15 Passivation film 16 Through hole of passivation film 2 Spacer protrusion 21 First resin layer (color filter layer) 22 Second resin layer (Protective film) 22a) second resin layer 23 whose thickness is reduced by etching 23 peripheral groove-shaped through hole 25 flattening film 3 pixel electrode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大本 信繁 神奈川県川崎市川崎区日進町7番地1 東 芝電子エンジニアリング株式会社内 Fターム(参考) 2H048 BA64 BB02 BB03 BB28 BB42 2H089 LA09 NA14 NA15 NA17 NA24 PA05 QA12 QA14 TA09 TA12 2H090 HA03 HB07X HC05 HC12 HC19 HD03 LA02 LA04 LA15 2H091 FA02Y FB04 FC05 FC23 FC26 FD04 GA07 GA08 GA13 GA16 LA12 LA15 LA20 2H092 JA24 JA46 JB57 JB58 KA05 KB26 MA10 MA19 MA37 NA19 NA27 PA03 PA08  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Nobuge Omoto 7-1 Nisshin-cho, Kawasaki-ku, Kawasaki-shi, Kanagawa F-term in Toshiba Electronics Engineering Co., Ltd. (Reference) 2H048 BA64 BB02 BB03 BB28 BB42 2H089 LA09 NA14 NA15 NA17 NA24 PA05 QA12 QA14 TA09 TA12 2H090 HA03 HB07X HC05 HC12 HC19 HD03 LA02 LA04 LA15 2H091 FA02Y FB04 FC05 FC23 FC26 FD04 GA07 GA08 GA13 GA16 LA12 LA15 LA20 2H092 JA24 JA46 JB57 JB58 KA05 KB26 MA10 MA19 MA37 NA19 NA27

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】画像表示領域にマトリクス状に配列される
複数の画素電極と、この画素電極ごとに配置されるスイ
ッチング素子と、このスイッチング素子を介して画素電
極に映像信号を供給するための複数の信号線と、この信
号線に略直交するように配列され、スイッチング素子の
スイッチング動作を駆動する複数の走査線と、少なくと
も前記画素電極と前記スイッチング素子との間に配され
る平坦化膜と、スペーサ突起とを備えた、平面表示装置
用のマトリクスアレイ基板において、 前記スペーサ突起は前記平坦化膜と同一のコーティング
層または堆積層を含み、 前記スイッチング素子と前記画素電極とを電気的に接続
するための、前記平坦化膜のスルーホールと、前記スペ
ーサ突起とが同一工程で作成されることを特徴とするマ
トリクスアレイ基板。
1. A plurality of pixel electrodes arranged in a matrix in an image display area, a switching element arranged for each pixel electrode, and a plurality of pixels for supplying a video signal to the pixel electrode via the switching element. A plurality of scanning lines arranged to be substantially orthogonal to the signal line and driving a switching operation of a switching element, and a flattening film disposed at least between the pixel electrode and the switching element. A matrix array substrate for a flat panel display device, comprising: a spacer projection, wherein the spacer projection includes the same coating layer or deposition layer as the planarizing film, and electrically connects the switching element and the pixel electrode. Wherein the through hole of the planarizing film and the spacer projection are formed in the same step. Rei board.
【請求項2】画像表示領域にマトリクス状に配列される
複数の画素電極と、この画素電極ごとに配置されるスイ
ッチング素子と、このスイッチング素子を介して画素電
極に映像信号を供給するための複数の信号線と、この信
号線に略直交するように配列され、スイッチング素子の
スイッチング動作を駆動する複数の走査線と、少なくと
も前記画素電極と前記スイッチング素子との間に配され
る平坦化膜と、スペーサ突起とを備えた、平面表示装置
用のマトリクスアレイ基板において、 前記スペーサ突起を囲む個所に、前記平坦化膜を貫通す
る溝状スルーホールが形成され、この溝状スルーホール
を介して前記スイッチング素子と前記画素電極とが電気
的に接続されることをことを特徴とするマトリクスアレ
イ基板。
2. A plurality of pixel electrodes arranged in a matrix in an image display area, a switching element arranged for each pixel electrode, and a plurality of pixels for supplying a video signal to the pixel electrode via the switching element. A plurality of scanning lines arranged to be substantially orthogonal to the signal line and driving a switching operation of a switching element, and a flattening film disposed at least between the pixel electrode and the switching element. A matrix array substrate for a flat panel display device, comprising: a spacer projection; and a groove-shaped through-hole penetrating the flattening film is formed at a position surrounding the spacer projection. A matrix array substrate, wherein a switching element and the pixel electrode are electrically connected.
【請求項3】前記平坦化膜は、着色層とこれを覆う非着
色層とを含むことを特徴とする請求項1または2記載の
マトリクスアレイ基板。
3. The matrix array substrate according to claim 1, wherein the flattening film includes a colored layer and a non-colored layer covering the colored layer.
【請求項4】複数の走査線、これに略直交する複数の信
号線、及び、これらの各交点近傍に配置されるスイッチ
ング素子を形成するための一連の工程と、 少なくともこのスイッチング素子を覆うように、平坦化
膜をなす層をコーティングまたは堆積により形成する工
程と、 前記スイッチング素子の端子部上に、前記平坦膜のスル
ーホールをエッチングにより形成する工程と、 画像表示領域にマトリクス状に配列され、前記スルーホ
ールを介して前記スイッチング素子と電気的に接続され
る画素電極を形成する工程と、 を含むマトリクスアレイ基板の製造方法において、 前記スルーホールをエッチングにより形成する工程にお
いて、同時に、前記平坦化膜をなす層を含む層からスペ
ーサ突起が形成されることを特徴とするマトリクスアレ
イ基板の製造方法。
4. A series of steps for forming a plurality of scanning lines, a plurality of signal lines substantially orthogonal to the scanning lines, and a switching element disposed in the vicinity of each of the intersections, and at least covering the switching element. Forming a layer forming a flattening film by coating or depositing; forming a through hole in the flat film by etching on a terminal portion of the switching element; and forming a matrix in an image display area in a matrix. Forming a pixel electrode electrically connected to the switching element through the through hole; and forming the through hole by etching. Matrix array characterized in that spacer projections are formed from a layer including a layer forming a passivation film Method of manufacturing the plate.
【請求項5】前記平坦膜がアクリル系樹脂からなり、 前記エッチングが、酸素ガス、または、CF濃度が2
5体積%以下の、CF と酸素との混合ガスを用いるド
ライエッチングであることを特徴とする請求項4記載の
マトリクスアレイ基板の製造方法。
5. The method according to claim 1, wherein the flat film is made of an acrylic resin, and the etching is performed using oxygen gas or CF.4Concentration 2
5% by volume or less of CF 4Using a mixed gas of
5. The method according to claim 4, wherein the lithographic etching is performed.
A method for manufacturing a matrix array substrate.
【請求項6】前記平坦化膜をなす層を形成する工程は、
さらに、第1の樹脂層をコーティングにより形成する工
程と、この第1の樹脂層を染色して着色パターンを形成
する工程と、この上に第2の樹脂層をコーティングによ
り形成する工程とからなることを特徴とする請求項4記
載のマトリクスアレイ基板の製造方法。
6. The step of forming a layer forming the planarizing film,
Further, the method includes a step of forming a first resin layer by coating, a step of dyeing the first resin layer to form a colored pattern, and a step of forming a second resin layer thereon by coating. The method for manufacturing a matrix array substrate according to claim 4, wherein:
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