JP2000332779A - Ａｔｍセル同期回路 - Google Patents
Ａｔｍセル同期回路Info
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- JP2000332779A JP2000332779A JP11137553A JP13755399A JP2000332779A JP 2000332779 A JP2000332779 A JP 2000332779A JP 11137553 A JP11137553 A JP 11137553A JP 13755399 A JP13755399 A JP 13755399A JP 2000332779 A JP2000332779 A JP 2000332779A
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- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 瞬時にセル同期を確立することができるＡＴ
Ｍセル同期回路を実現する。設計が容易なＡＴＭセル同
期回路を実現する。動作時の温度管理が容易なＡＴＭセ
ル同期回路を実現する。 【解決手段】 クロック信号をマンチェスタ符号に重畳
して送信し、受信側ではこのクロック信号をマンチェス
タ符号から抽出し、ＡＴＭセル同期に用いる。
Ｍセル同期回路を実現する。設計が容易なＡＴＭセル同
期回路を実現する。動作時の温度管理が容易なＡＴＭセ
ル同期回路を実現する。 【解決手段】 クロック信号をマンチェスタ符号に重畳
して送信し、受信側ではこのクロック信号をマンチェス
タ符号から抽出し、ＡＴＭセル同期に用いる。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ(Asynchronous Tr
ansfer Mode：非同期転送モード)に利用する。本発明は
セルの位相同期に利用する。特に、バースト的にセル位
相が揺らいで到着するＡＴＭセルを瞬時にシステムクロ
ックに同期させる技術に関する。
ansfer Mode：非同期転送モード)に利用する。本発明は
セルの位相同期に利用する。特に、バースト的にセル位
相が揺らいで到着するＡＴＭセルを瞬時にシステムクロ
ックに同期させる技術に関する。
【０００２】
【従来の技術】従来のビット位相同期回路を図８を参照
して説明する。図８は従来のＰＬＬ(Phase Locked Loo
p）回路を用いたビット位相同期回路の構成を示す図で
ある。図８に示すように、従来のビット位相同期はＰＬ
Ｌ回路を用い、伝送データから信号成分を抽出してそれ
に同期したクロック信号を抽出し、データをリタイミン
グすることにより行われている。
して説明する。図８は従来のＰＬＬ(Phase Locked Loo
p）回路を用いたビット位相同期回路の構成を示す図で
ある。図８に示すように、従来のビット位相同期はＰＬ
Ｌ回路を用い、伝送データから信号成分を抽出してそれ
に同期したクロック信号を抽出し、データをリタイミン
グすることにより行われている。
【０００３】このようなＰＬＬ技術は、古くから確立さ
れた技術であり、正確に周波数追尾を行なうものであ
る。図８に示すように、ＰＬＬ回路は、位相検出器（Ｐ
Ｄ）、低域濾波器（ＬＰＦ）、電圧制御発振器（ＶＣ
Ｏ）から構成される閉ループサーボ機構である。ＰＬＬ
の動作は、まず入出力間の位相差を比較し、その誤差信
号で電圧制御発振器を制御する。もし、電圧制御発振器
の出力または入力基準信号のどちらかに位相変化が起こ
ると、位相検出器で両者の位相の変化方向と大きさを検
出し、この位相変化は低域濾波器で直流誤差電圧とな
り、電圧制御発振器の発振周波数が、この直流誤差電圧
により変化し、再び同期状態に引き込む。このようにし
て位相誤差をなくすようにループは動作し、位相差が零
になると低域濾波器の出力は一定となりｆｏとｆｉとが
一致して安定状態となる。
れた技術であり、正確に周波数追尾を行なうものであ
る。図８に示すように、ＰＬＬ回路は、位相検出器（Ｐ
Ｄ）、低域濾波器（ＬＰＦ）、電圧制御発振器（ＶＣ
Ｏ）から構成される閉ループサーボ機構である。ＰＬＬ
の動作は、まず入出力間の位相差を比較し、その誤差信
号で電圧制御発振器を制御する。もし、電圧制御発振器
の出力または入力基準信号のどちらかに位相変化が起こ
ると、位相検出器で両者の位相の変化方向と大きさを検
出し、この位相変化は低域濾波器で直流誤差電圧とな
り、電圧制御発振器の発振周波数が、この直流誤差電圧
により変化し、再び同期状態に引き込む。このようにし
て位相誤差をなくすようにループは動作し、位相差が零
になると低域濾波器の出力は一定となりｆｏとｆｉとが
一致して安定状態となる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＰＬＬ方式は、同期が確立するまでに数十μｓｅｃ
程度の時間を要し、瞬時にセル同期を必要とするアプリ
ケーションでは使用できないという大きな問題点があ
る。またＰＬＬ方式は、同期確立にかかる時間が一般の
デジタル回路に比べて著しく長いため、現在の計算機能
力では設計時に１週間以上の時間を費やしている。さら
に、ＰＬＬ回路はアナログ動作中のフィードバック動作
が構成素子温度の影響を受け易く、実装上温度管理を厳
しくしなければならない問題があり、装置の簡略化を妨
げている。
うなＰＬＬ方式は、同期が確立するまでに数十μｓｅｃ
程度の時間を要し、瞬時にセル同期を必要とするアプリ
ケーションでは使用できないという大きな問題点があ
る。またＰＬＬ方式は、同期確立にかかる時間が一般の
デジタル回路に比べて著しく長いため、現在の計算機能
力では設計時に１週間以上の時間を費やしている。さら
に、ＰＬＬ回路はアナログ動作中のフィードバック動作
が構成素子温度の影響を受け易く、実装上温度管理を厳
しくしなければならない問題があり、装置の簡略化を妨
げている。
【０００５】本発明は、このような背景に行われたもの
であって、瞬時にセル同期を確立することができるＡＴ
Ｍセル同期回路を提供することを目的とする。本発明
は、設計が容易なＡＴＭセル同期回路を提供することを
目的とする。本発明は、動作時の温度管理が容易なＡＴ
Ｍセル同期回路を提供することを目的とする。
であって、瞬時にセル同期を確立することができるＡＴ
Ｍセル同期回路を提供することを目的とする。本発明
は、設計が容易なＡＴＭセル同期回路を提供することを
目的とする。本発明は、動作時の温度管理が容易なＡＴ
Ｍセル同期回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明はＡＴＭセル同期
回路であって、本発明の特徴とするところは、ＮＲＺ(N
one Return to Zero)信号およびクロック信号を入力し
マンチェスタ符号信号を出力する第一の排他的論理和回
路を含む送信部と、このマンチェスタ符号信号およびこ
のマンチェスタ符号信号を遅延させた信号を入力とする
排他的否定論理和回路と、この排他的否定論理和回路の
出力をクロック入力とし前記マンチェスタ符号信号を遅
延させた信号を入力データとするＤ−ＦＦ（フリップフ
ロップ）回路と、このＤ−ＦＦ回路の出力および前記マ
ンチェスタ符号信号を遅延させた信号を入力し再生され
た前記送信部のクロック信号を出力する第二の排他的論
理和回路とを含む受信部とを備えたところにある。
回路であって、本発明の特徴とするところは、ＮＲＺ(N
one Return to Zero)信号およびクロック信号を入力し
マンチェスタ符号信号を出力する第一の排他的論理和回
路を含む送信部と、このマンチェスタ符号信号およびこ
のマンチェスタ符号信号を遅延させた信号を入力とする
排他的否定論理和回路と、この排他的否定論理和回路の
出力をクロック入力とし前記マンチェスタ符号信号を遅
延させた信号を入力データとするＤ−ＦＦ（フリップフ
ロップ）回路と、このＤ−ＦＦ回路の出力および前記マ
ンチェスタ符号信号を遅延させた信号を入力し再生され
た前記送信部のクロック信号を出力する第二の排他的論
理和回路とを含む受信部とを備えたところにある。
【０００７】このように、クロック信号をマンチェスタ
符号に重畳して送信し、受信側ではこのクロック信号を
マンチェスタ符号から抽出して用いることにより、従来
のＰＬＬを用いる場合と比較して、クロック再生に要す
る時間をきわめて短くすることができる。したがって、
瞬時に同期を確立することが要求されるＡＴＭセル同期
回路に最適なクロック再生を行うことができる。
符号に重畳して送信し、受信側ではこのクロック信号を
マンチェスタ符号から抽出して用いることにより、従来
のＰＬＬを用いる場合と比較して、クロック再生に要す
る時間をきわめて短くすることができる。したがって、
瞬時に同期を確立することが要求されるＡＴＭセル同期
回路に最適なクロック再生を行うことができる。
【０００８】前記送信部は、前記第一の排他的論理和回
路に入力されるＮＲＺ信号のデータ先頭にワード同期パ
ターンを挿入する手段を含み、前記受信部は、このワー
ド同期パターンにしたがって受信データのデータ先頭を
検出する手段を含み、この検出する手段は、前記第二の
排他的論理和回路から出力される再生された前記送信部
のクロック信号にしたがって前記ワード同期パターンを
検出する手段を含む構成とすることが望ましい。
路に入力されるＮＲＺ信号のデータ先頭にワード同期パ
ターンを挿入する手段を含み、前記受信部は、このワー
ド同期パターンにしたがって受信データのデータ先頭を
検出する手段を含み、この検出する手段は、前記第二の
排他的論理和回路から出力される再生された前記送信部
のクロック信号にしたがって前記ワード同期パターンを
検出する手段を含む構成とすることが望ましい。
【０００９】このように、本発明のマンチェスタ符号に
よる再生クロック信号を用いることにより、ワード同期
パターンの抽出を瞬時に行うことができるため、ＡＴＭ
セル同期もまた瞬時に行うことができる。
よる再生クロック信号を用いることにより、ワード同期
パターンの抽出を瞬時に行うことができるため、ＡＴＭ
セル同期もまた瞬時に行うことができる。
【００１０】前記送信部は、入力されるＮＲＺ信号を１
／２Ｎ（Ｎは自然数）に分離する手段と、この分離する
手段により分離された２Ｎ個のＮＲＺ信号のデータ先頭
にワード同期パターンをそれぞれ挿入する手段と、この
２Ｎ個のＮＲＺ信号がそれぞれ入力される２Ｎ個の前記
第一の排他的論理和回路とを含み、前記受信部は、この
ワード同期パターンにしたがって並列に受信した２Ｎ個
の受信データのデータ先頭をそれぞれ検出する手段を含
み、この検出する手段は、前記第二の排他的論理和回路
から出力される再生された前記送信部のクロック信号に
したがって前記ワード同期パターンを検出する手段を含
む構成とすることもできる。
／２Ｎ（Ｎは自然数）に分離する手段と、この分離する
手段により分離された２Ｎ個のＮＲＺ信号のデータ先頭
にワード同期パターンをそれぞれ挿入する手段と、この
２Ｎ個のＮＲＺ信号がそれぞれ入力される２Ｎ個の前記
第一の排他的論理和回路とを含み、前記受信部は、この
ワード同期パターンにしたがって並列に受信した２Ｎ個
の受信データのデータ先頭をそれぞれ検出する手段を含
み、この検出する手段は、前記第二の排他的論理和回路
から出力される再生された前記送信部のクロック信号に
したがって前記ワード同期パターンを検出する手段を含
む構成とすることもできる。
【００１１】このように、一つの入力データを１／２Ｎ
に分離して並列伝送し、受信側でこれを合成することに
より、送信部と受信部との間の伝送速度を低減させるこ
とができる。また、送受信に用いるクロック信号周波数
も低減させることができる。特に、マンチェスタ符号を
用いる伝送は、マンチェスタ符号化を行う前のＮＲＺ信
号の２倍の伝送速度を必要とするので、このように伝送
速度を低減させる構成を用いることはハードウェアの負
担を軽減させる上で有効である。
に分離して並列伝送し、受信側でこれを合成することに
より、送信部と受信部との間の伝送速度を低減させるこ
とができる。また、送受信に用いるクロック信号周波数
も低減させることができる。特に、マンチェスタ符号を
用いる伝送は、マンチェスタ符号化を行う前のＮＲＺ信
号の２倍の伝送速度を必要とするので、このように伝送
速度を低減させる構成を用いることはハードウェアの負
担を軽減させる上で有効である。
【００１２】また、別の構成として、前記送信部は、前
記第一の排他的論理和回路に入力されるＮＲＺ信号にそ
のデータ先頭を論理的に検出するための８Ｂ１０Ｂ符号
化を施す手段を含み、前記受信部は、この８Ｂ１０Ｂ符
号を復号し受信データのデータ先頭を検出する手段を含
み、この検出する手段は、前記第二の排他的論理和回路
から出力される再生された前記送信部のクロック信号に
したがって前記８Ｂ１０Ｂ符号を復号する手段を含む構
成とすることもできる。
記第一の排他的論理和回路に入力されるＮＲＺ信号にそ
のデータ先頭を論理的に検出するための８Ｂ１０Ｂ符号
化を施す手段を含み、前記受信部は、この８Ｂ１０Ｂ符
号を復号し受信データのデータ先頭を検出する手段を含
み、この検出する手段は、前記第二の排他的論理和回路
から出力される再生された前記送信部のクロック信号に
したがって前記８Ｂ１０Ｂ符号を復号する手段を含む構
成とすることもできる。
【００１３】このように、本発明のマンチェスタ符号に
よる再生クロック信号を用いることにより、８Ｂ１０Ｂ
符号の復号を瞬時に行うことができるため、ＡＴＭセル
同期もまた瞬時に行うことができる。
よる再生クロック信号を用いることにより、８Ｂ１０Ｂ
符号の復号を瞬時に行うことができるため、ＡＴＭセル
同期もまた瞬時に行うことができる。
【００１４】前記送信部は、入力されるＮＲＺ信号を１
／２Ｎに分離する手段と、この分離する手段により分離
された２Ｎ個のＮＲＺ信号にそのデータ先頭を論理的に
検出するための８Ｂ１０Ｂ符号化をそれぞれ施す手段
と、この２Ｎ個のＮＲＺ信号がそれぞれ入力される２Ｎ
個の前記第一の排他的論理和回路とを含み、前記受信部
は、この８Ｂ１０Ｂ符号を復号し並列に受信した２Ｎ個
の受信データのデータ先頭をそれぞれ検出する手段を含
み、この検出する手段は、前記第二の排他的論理和回路
から出力される再生された前記送信部のクロック信号に
したがって前記８Ｂ１０Ｂ符号を復号する手段を含む構
成とすることもできる。
／２Ｎに分離する手段と、この分離する手段により分離
された２Ｎ個のＮＲＺ信号にそのデータ先頭を論理的に
検出するための８Ｂ１０Ｂ符号化をそれぞれ施す手段
と、この２Ｎ個のＮＲＺ信号がそれぞれ入力される２Ｎ
個の前記第一の排他的論理和回路とを含み、前記受信部
は、この８Ｂ１０Ｂ符号を復号し並列に受信した２Ｎ個
の受信データのデータ先頭をそれぞれ検出する手段を含
み、この検出する手段は、前記第二の排他的論理和回路
から出力される再生された前記送信部のクロック信号に
したがって前記８Ｂ１０Ｂ符号を復号する手段を含む構
成とすることもできる。
【００１５】前述したように、一つの入力データを１／
２Ｎに分離して並列伝送し、受信側でこれを合成するこ
とにより、送信部と受信部との間の伝送速度を低減させ
ることができる。また、送受信に用いるクロック信号周
波数も低減させることができる。特に、マンチェスタ符
号を用いる伝送は、マンチェスタ符号化を行う前のＮＲ
Ｚ信号の２倍の伝送速度を必要とするので、このように
伝送速度を低減させる構成を用いることはハードウェア
の負担を軽減させる上で有効である。
２Ｎに分離して並列伝送し、受信側でこれを合成するこ
とにより、送信部と受信部との間の伝送速度を低減させ
ることができる。また、送受信に用いるクロック信号周
波数も低減させることができる。特に、マンチェスタ符
号を用いる伝送は、マンチェスタ符号化を行う前のＮＲ
Ｚ信号の２倍の伝送速度を必要とするので、このように
伝送速度を低減させる構成を用いることはハードウェア
の負担を軽減させる上で有効である。
【００１６】前記検出する手段により検出された２Ｎ個
のデータ先頭について相互の遅延を補償する手段を備え
る構成とすることもできる。
のデータ先頭について相互の遅延を補償する手段を備え
る構成とすることもできる。
【００１７】これにより、並列伝送を用いた場合の並列
信号間の遅延バラツキを補償することができる。したが
って、システム設計における配線等長化などの遅延バラ
ツキ抑制に係わる労力を削減することができる。
信号間の遅延バラツキを補償することができる。したが
って、システム設計における配線等長化などの遅延バラ
ツキ抑制に係わる労力を削減することができる。
【００１８】
【発明の実施の形態】本発明のクロック信号再生部の実
施例について図１および図２を参照して説明する。図１
はクロック信号再生部の要部ブロック構成図である。図
２は、図１に示すクロック信号再生部の主要部の動作を
示すタイムチャートである。
施例について図１および図２を参照して説明する。図１
はクロック信号再生部の要部ブロック構成図である。図
２は、図１に示すクロック信号再生部の主要部の動作を
示すタイムチャートである。
【００１９】本発明はＡＴＭセル同期回路であって、本
発明の特徴とするところは、図１に示すように、ＮＲＺ
信号およびクロック信号ＣＫ（Ｓ）を入力しマンチェス
タ符号信号を出力する第一の排他的論理和回路（ＥＸＯ
Ｒ）１を含む送信部Ｔと、このマンチェスタ符号信号Ｄ
（Ｉ）およびこのマンチェスタ符号信号Ｄ（Ｉ）を遅延
回路２により遅延させた信号Ｄ（１）を入力とする排他
的否定論理和回路（ＥＸＮＯＲ）６と、この排他的否定
論理和回路６の出力をクロック信号入力とし信号Ｄ１を
入力データとするＤ−ＦＦ回路４と、このＤ−ＦＦ回路
４の出力およびマンチェスタ符号信号Ｄ（Ｉ）を遅延回
路３により遅延させた信号Ｄ２を入力し再生された送信
部Ｔのクロック信号を出力する第二の排他的論理和回路
（ＥＸＯＲ）５とを含む受信部Ｒとを備えたところにあ
る。なお、以降、図１に示す受信部Ｒの構成をクロック
信号再生部５０として説明する。
発明の特徴とするところは、図１に示すように、ＮＲＺ
信号およびクロック信号ＣＫ（Ｓ）を入力しマンチェス
タ符号信号を出力する第一の排他的論理和回路（ＥＸＯ
Ｒ）１を含む送信部Ｔと、このマンチェスタ符号信号Ｄ
（Ｉ）およびこのマンチェスタ符号信号Ｄ（Ｉ）を遅延
回路２により遅延させた信号Ｄ（１）を入力とする排他
的否定論理和回路（ＥＸＮＯＲ）６と、この排他的否定
論理和回路６の出力をクロック信号入力とし信号Ｄ１を
入力データとするＤ−ＦＦ回路４と、このＤ−ＦＦ回路
４の出力およびマンチェスタ符号信号Ｄ（Ｉ）を遅延回
路３により遅延させた信号Ｄ２を入力し再生された送信
部Ｔのクロック信号を出力する第二の排他的論理和回路
（ＥＸＯＲ）５とを含む受信部Ｒとを備えたところにあ
る。なお、以降、図１に示す受信部Ｒの構成をクロック
信号再生部５０として説明する。
【００２０】次に、本発明のクロック信号再生部５０の
動作を説明する。送信部Ｔでは、排他的論理和回路（Ｅ
ＸＯＲ）１により、ＮＲＺ信号にクロック信号ＣＫ
（Ｓ）を掛け合わせることにより、マンチェスタ符号化
された送信信号Ｄ（Ｏ）を送信する。
動作を説明する。送信部Ｔでは、排他的論理和回路（Ｅ
ＸＯＲ）１により、ＮＲＺ信号にクロック信号ＣＫ
（Ｓ）を掛け合わせることにより、マンチェスタ符号化
された送信信号Ｄ（Ｏ）を送信する。
【００２１】一方、クロック信号再生部５０に入力され
たマンチェスタ符号化された入力信号Ｄ（Ｉ）は、遅延
回路２によりその入力信号から１周期だけ遅延された入
力信号Ｄ１とともに排他的否定論理和回路（ＥＸＮＯ
Ｒ）６に入力される。排他的否定論理和回路６では、入
力信号Ｄ１およびＤ（Ｉ）の排他的論理和をとったのち
その反転信号をＤ−ＦＦ回路４のクロック端子ＣＫへ入
力する。Ｄ−ＦＦ回路４のデータ端子Ｄには遅延回路２
により遅延された入力信号Ｄ１が入力される。このとき
Ｄ−ＦＦ回路４の出力端子ＯＵＴにマンチェスタ符号か
ら復号されたＮＲＺ信号が出力される。排他的論理和回
路５は、この出力信号ＯＵＴと、入力信号Ｄ（Ｉ）を遅
廷回路３によって遅延した入力信号Ｄ２との排他的論理
和をとり、これをマンチェスタ符号化された入力信号Ｄ
（Ｉ）から抽出した再生された送信部Ｔのクロック信号
ＣＫ（Ｒ）として出力する。
たマンチェスタ符号化された入力信号Ｄ（Ｉ）は、遅延
回路２によりその入力信号から１周期だけ遅延された入
力信号Ｄ１とともに排他的否定論理和回路（ＥＸＮＯ
Ｒ）６に入力される。排他的否定論理和回路６では、入
力信号Ｄ１およびＤ（Ｉ）の排他的論理和をとったのち
その反転信号をＤ−ＦＦ回路４のクロック端子ＣＫへ入
力する。Ｄ−ＦＦ回路４のデータ端子Ｄには遅延回路２
により遅延された入力信号Ｄ１が入力される。このとき
Ｄ−ＦＦ回路４の出力端子ＯＵＴにマンチェスタ符号か
ら復号されたＮＲＺ信号が出力される。排他的論理和回
路５は、この出力信号ＯＵＴと、入力信号Ｄ（Ｉ）を遅
廷回路３によって遅延した入力信号Ｄ２との排他的論理
和をとり、これをマンチェスタ符号化された入力信号Ｄ
（Ｉ）から抽出した再生された送信部Ｔのクロック信号
ＣＫ（Ｒ）として出力する。
【００２２】このように、本発明のクロック信号再生部
５０によれば、マンチェスタ符号化されて伝送された入
力信号をＮＲＺ信号に復号すると同時に、マンチェスタ
符号信号がバースト的に到着しても常にこの復号された
ＮＲＺ信号に同期した再生クロック信号を抽出すること
が可能となる。
５０によれば、マンチェスタ符号化されて伝送された入
力信号をＮＲＺ信号に復号すると同時に、マンチェスタ
符号信号がバースト的に到着しても常にこの復号された
ＮＲＺ信号に同期した再生クロック信号を抽出すること
が可能となる。
【００２３】（第一実施例）上記本発明のクロック信号
再生部５０を用いたＡＴＭセル同期回路の第一実施例を
図３を参照して説明する。図３は本発明第一実施例のＡ
ＴＭセル同期回路の要部ブロック構成図である。
再生部５０を用いたＡＴＭセル同期回路の第一実施例を
図３を参照して説明する。図３は本発明第一実施例のＡ
ＴＭセル同期回路の要部ブロック構成図である。
【００２４】本発明第一実施例のＡＴＭセル同期回路
は、図３に示すように、送信部Ｔは、排他的論理和回路
１に入力されるＮＲＺ信号のデータ先頭にワード同期パ
ターンを挿入する手段としてのワード同期パターン挿入
回路２０を含み、受信部Ｒは、このワード同期パターン
にしたがって受信データのデータ先頭を検出する手段と
してのワード同期回路３０を含み、このワード同期回路
３０は、クロック信号再生部５０の排他的論理和回路５
から出力される再生された送信部Ｔのクロック信号にし
たがって前記ワード同期パターンを検出する。
は、図３に示すように、送信部Ｔは、排他的論理和回路
１に入力されるＮＲＺ信号のデータ先頭にワード同期パ
ターンを挿入する手段としてのワード同期パターン挿入
回路２０を含み、受信部Ｒは、このワード同期パターン
にしたがって受信データのデータ先頭を検出する手段と
してのワード同期回路３０を含み、このワード同期回路
３０は、クロック信号再生部５０の排他的論理和回路５
から出力される再生された送信部Ｔのクロック信号にし
たがって前記ワード同期パターンを検出する。
【００２５】次に、本発明第一実施例のＡＴＭセル同期
回路の動作を説明する。図１で示したクロック信号再生
部５０を図３中のハッチをつけた部分で用いる。本発明
第一実施例は、送信部Ｔで、ワード同期パターン挿入回
路２０により、入力データとしてのＮＲＺ信号のデータ
先頭に受信部ＲでＡＴＭセル先頭を特定するためのワー
ド同期パターンを挿入する。以降の動作は図１で示した
送信部Ｔの動作と同様である。
回路の動作を説明する。図１で示したクロック信号再生
部５０を図３中のハッチをつけた部分で用いる。本発明
第一実施例は、送信部Ｔで、ワード同期パターン挿入回
路２０により、入力データとしてのＮＲＺ信号のデータ
先頭に受信部ＲでＡＴＭセル先頭を特定するためのワー
ド同期パターンを挿入する。以降の動作は図１で示した
送信部Ｔの動作と同様である。
【００２６】受信部Ｒでは、図３中のクロック信号再生
部５０によって出力される受信データとしてのＮＲＺ信
号および再生クロック信号をＤ−ＦＦ回路７で一旦波形
整形した後、分周器８により分周された再生クロック信
号の分周クロック信号を用いて分離器（ＤＥＭＵＸ）９
により分離し、さらに、この分周クロック信号を書き込
みクロック信号としてエラスティックメモリ１０に受信
データを書き込んだ後、分周器１１により分周された受
信側システムクロック信号の分周クロック信号を読み出
しクロック信号としてワード同期回路３０によりエラス
ティックメモリ１０から受信データを読み出し、この受
信データ中に挿入されたワード同期パターンを検出し、
ＡＴＭセル先頭を特定した後、多重器（ＭＵＸ）１２に
より受信データを多重して出力する。なお、この回路の
利用方法として点線Ａで示すインタフェースで切って点
線Ａより右側の部分を削除して使用してもよい。
部５０によって出力される受信データとしてのＮＲＺ信
号および再生クロック信号をＤ−ＦＦ回路７で一旦波形
整形した後、分周器８により分周された再生クロック信
号の分周クロック信号を用いて分離器（ＤＥＭＵＸ）９
により分離し、さらに、この分周クロック信号を書き込
みクロック信号としてエラスティックメモリ１０に受信
データを書き込んだ後、分周器１１により分周された受
信側システムクロック信号の分周クロック信号を読み出
しクロック信号としてワード同期回路３０によりエラス
ティックメモリ１０から受信データを読み出し、この受
信データ中に挿入されたワード同期パターンを検出し、
ＡＴＭセル先頭を特定した後、多重器（ＭＵＸ）１２に
より受信データを多重して出力する。なお、この回路の
利用方法として点線Ａで示すインタフェースで切って点
線Ａより右側の部分を削除して使用してもよい。
【００２７】本発明第一実施例によれば、エラスティッ
クメモリ１０への書き込みクロック信号は、送信されて
きたマンチェスタ符号に重畳されていたものを抽出した
ものを用いているため、マンチェスタ符号がバースト的
に到着しても書き込みに失敗することがないため、ＰＬ
Ｌ回路を用いずに瞬時のＡＴＭセル同期が可能になる。
クメモリ１０への書き込みクロック信号は、送信されて
きたマンチェスタ符号に重畳されていたものを抽出した
ものを用いているため、マンチェスタ符号がバースト的
に到着しても書き込みに失敗することがないため、ＰＬ
Ｌ回路を用いずに瞬時のＡＴＭセル同期が可能になる。
【００２８】（第二実施例）本発明第二実施例のＡＴＭ
セル同期回路を図４を参照して説明する。図４は本発明
第二実施例のＡＴＭセル同期回路の要部ブロック構成図
である。
セル同期回路を図４を参照して説明する。図４は本発明
第二実施例のＡＴＭセル同期回路の要部ブロック構成図
である。
【００２９】本発明第二実施例のＡＴＭセル同期回路
は、図４に示すように、送信部Ｔは、排他的論理和回路
１に入力されるＮＲＺ信号にそのデータ先頭を論理的に
検出するための８Ｂ１０Ｂ符号化を施す手段としての８
Ｂ１０Ｂ符号化回路２１を含み、受信部Ｒは、この８Ｂ
１０Ｂ符号を復号し受信データのデータ先頭を検出する
手段としての８Ｂ１０Ｂ復号回路３１を含み、この８Ｂ
１０Ｂ復号回路３１は、クロック信号再生部５０の排他
的論理和回路５から出力される再生された送信部Ｔのク
ロック信号にしたがって前記８Ｂ１０Ｂ符号を復号す
る。
は、図４に示すように、送信部Ｔは、排他的論理和回路
１に入力されるＮＲＺ信号にそのデータ先頭を論理的に
検出するための８Ｂ１０Ｂ符号化を施す手段としての８
Ｂ１０Ｂ符号化回路２１を含み、受信部Ｒは、この８Ｂ
１０Ｂ符号を復号し受信データのデータ先頭を検出する
手段としての８Ｂ１０Ｂ復号回路３１を含み、この８Ｂ
１０Ｂ復号回路３１は、クロック信号再生部５０の排他
的論理和回路５から出力される再生された送信部Ｔのク
ロック信号にしたがって前記８Ｂ１０Ｂ符号を復号す
る。
【００３０】次に、本発明第二実施例のＡＴＭセル同期
回路の動作を説明する。本発明のクロック信号再生部５
０を図４中のハッチを付けた部分で用いる。第二実施例
では、送信部Ｔで、８Ｂ１０Ｂ符号化回路２１により、
入力データに対し、受信部ＲでＡＴＭセル先頭を特定す
るための８Ｂ１０Ｂ符号化を施す。以降の動作は図１に
示す送信部Ｔの動作と同様である。
回路の動作を説明する。本発明のクロック信号再生部５
０を図４中のハッチを付けた部分で用いる。第二実施例
では、送信部Ｔで、８Ｂ１０Ｂ符号化回路２１により、
入力データに対し、受信部ＲでＡＴＭセル先頭を特定す
るための８Ｂ１０Ｂ符号化を施す。以降の動作は図１に
示す送信部Ｔの動作と同様である。
【００３１】受信部Ｒでは、第一実施例で示したものと
同様の動作により復号およびクロック信号乗せ変えを行
なう。第一実施例との違いは、ワード同期の替わりに８
Ｂ１０Ｂ復号回路３１を用いることによって送信部から
送られてきたＡＴＭセルのセル先頭を検知したのち多重
器（ＭＵＸ）１２によりデータを多重して出力する。な
お、この回路の利用方法として点線Ａで示すインタフェ
ースで切って点線Ａより右側の部分を削除してもよい。
同様の動作により復号およびクロック信号乗せ変えを行
なう。第一実施例との違いは、ワード同期の替わりに８
Ｂ１０Ｂ復号回路３１を用いることによって送信部から
送られてきたＡＴＭセルのセル先頭を検知したのち多重
器（ＭＵＸ）１２によりデータを多重して出力する。な
お、この回路の利用方法として点線Ａで示すインタフェ
ースで切って点線Ａより右側の部分を削除してもよい。
【００３２】本発明第二実施例によれば、エラスティッ
クメモリ１０への書き込みクロック信号は、送信されて
きたマンチェスタ符号に重畳されていたものを抽出した
ものを用いているため、マンチェスタ符号がバースト的
に到着しても書き込みに失敗することがないため、ＰＬ
Ｌ回路を用いずに瞬時のＡＴＭセル同期が可能になる。
第一実施例と基本的動作は同じであり、８Ｂ１０Ｂ符
号を用いることによりペイロード中に如何なるパターン
が現れても、誤ってセル先頭と認識する誤動作を防ぐこ
とが可能となる。
クメモリ１０への書き込みクロック信号は、送信されて
きたマンチェスタ符号に重畳されていたものを抽出した
ものを用いているため、マンチェスタ符号がバースト的
に到着しても書き込みに失敗することがないため、ＰＬ
Ｌ回路を用いずに瞬時のＡＴＭセル同期が可能になる。
第一実施例と基本的動作は同じであり、８Ｂ１０Ｂ符
号を用いることによりペイロード中に如何なるパターン
が現れても、誤ってセル先頭と認識する誤動作を防ぐこ
とが可能となる。
【００３３】（第三実施例）本発明第三実施例のＡＴＭ
セル同期回路を図５を参照して説明する。図５は本発明
第三実施例のＡＴＭセル同期回路の要部ブロック構成図
である。
セル同期回路を図５を参照して説明する。図５は本発明
第三実施例のＡＴＭセル同期回路の要部ブロック構成図
である。
【００３４】本発明第三実施例のＡＴＭセル同期回路
は、図４に示すように、送信部Ｔは、入力されるＮＲＺ
信号を１／２に分離する手段としての分離器６０と、こ
の分離器６０により分離された２個のＮＲＺ信号のデー
タ先頭にワード同期パターンをそれぞれ挿入する手段と
してのワード同期パターン挿入回路２０−１および２０
−２と、この２個のＮＲＺ信号がそれぞれ入力される２
個の排他的論理和回路１とを含み、受信部Ｒは、このワ
ード同期パターンにしたがって並列に受信した２個の受
信データのデータ先頭をそれぞれ検出する手段としての
ワード同期回路３０−１および３０−２を含み、このワ
ード同期回路３０−１および３０−２は、クロック信号
再生部５０の排他的論理和回路５から出力される再生さ
れた送信部Ｔのクロック信号にしたがって前記ワード同
期パターンを検出する。
は、図４に示すように、送信部Ｔは、入力されるＮＲＺ
信号を１／２に分離する手段としての分離器６０と、こ
の分離器６０により分離された２個のＮＲＺ信号のデー
タ先頭にワード同期パターンをそれぞれ挿入する手段と
してのワード同期パターン挿入回路２０−１および２０
−２と、この２個のＮＲＺ信号がそれぞれ入力される２
個の排他的論理和回路１とを含み、受信部Ｒは、このワ
ード同期パターンにしたがって並列に受信した２個の受
信データのデータ先頭をそれぞれ検出する手段としての
ワード同期回路３０−１および３０−２を含み、このワ
ード同期回路３０−１および３０−２は、クロック信号
再生部５０の排他的論理和回路５から出力される再生さ
れた送信部Ｔのクロック信号にしたがって前記ワード同
期パターンを検出する。
【００３５】次に、本発明第三実施例のＡＴＭセル同期
回路の動作を説明する。本発明第一および第二実旋例に
示したマンチェスタ符号を用いる伝送は、マンチェスタ
符号化を行なう前のＮＲＺ信号の２倍の伝送速度を必要
とするため、ハードウェアの負担が大きくなる。そこ
で、第三実施例は伝送する際にデータを分離することに
より伝送速度を１／２に低減して伝送し、受信部Ｒでデ
ータを多重することにより再び速度を上げる。ワード同
期回路３０−１および３０−２の出力の際に、ｄａｔａ
ＡおよびｄａｔａＢのそれぞれのデータ先頭を示す位置
にフレームを同時に出力する。なお、この回路の利用方
法として点線Ａで示すインタフェースで切って点線Ａよ
り右側の部分を削除して使用してもよい。
回路の動作を説明する。本発明第一および第二実旋例に
示したマンチェスタ符号を用いる伝送は、マンチェスタ
符号化を行なう前のＮＲＺ信号の２倍の伝送速度を必要
とするため、ハードウェアの負担が大きくなる。そこ
で、第三実施例は伝送する際にデータを分離することに
より伝送速度を１／２に低減して伝送し、受信部Ｒでデ
ータを多重することにより再び速度を上げる。ワード同
期回路３０−１および３０−２の出力の際に、ｄａｔａ
ＡおよびｄａｔａＢのそれぞれのデータ先頭を示す位置
にフレームを同時に出力する。なお、この回路の利用方
法として点線Ａで示すインタフェースで切って点線Ａよ
り右側の部分を削除して使用してもよい。
【００３６】本発明第三実施例によれば、送信部Ｔから
受信部Ｒへの信号伝送時に速度を１／２に落とすため、
送受信回路の性能によって伝送速度が制約されることを
防ぐことが可能になる。
受信部Ｒへの信号伝送時に速度を１／２に落とすため、
送受信回路の性能によって伝送速度が制約されることを
防ぐことが可能になる。
【００３７】（第四実施例）本発明第四実施例を図６を
参照して説明する。図６は本発明第四実施例のＡＴＭセ
ル同期回路の要部ブロック構成図である。
参照して説明する。図６は本発明第四実施例のＡＴＭセ
ル同期回路の要部ブロック構成図である。
【００３８】本発明第四実施例のＡＴＭセル同期回路
は、図６に示すように、送信部Ｔは、入力されるＮＲＺ
信号を１／２に分離する手段としての分離器６０と、こ
の分離器６０により分離された２個のＮＲＺ信号にその
データ先頭を論理的に検出するための８Ｂ１０Ｂ符号化
をそれぞれ施す手段としての８Ｂ１０Ｂ符号化回路２１
−１および２１−２と、この２個のＮＲＺ信号がそれぞ
れ入力される２個の排他的論理和回路１とを含み、受信
部Ｒは、この８Ｂ１０Ｂ符号を復号し並列に受信した２
個の受信データのデータ先頭をそれぞれ検出する手段と
しての８Ｂ１０Ｂ復号回路３１−１および３１−２を含
み、この８Ｂ１０Ｂ復号回路３１−１および３１−２
は、クロック信号再生部５０の排他的論理和回路５から
出力される再生された送信部Ｔのクロック信号にしたが
って前記８Ｂ１０Ｂ符号を復号する。
は、図６に示すように、送信部Ｔは、入力されるＮＲＺ
信号を１／２に分離する手段としての分離器６０と、こ
の分離器６０により分離された２個のＮＲＺ信号にその
データ先頭を論理的に検出するための８Ｂ１０Ｂ符号化
をそれぞれ施す手段としての８Ｂ１０Ｂ符号化回路２１
−１および２１−２と、この２個のＮＲＺ信号がそれぞ
れ入力される２個の排他的論理和回路１とを含み、受信
部Ｒは、この８Ｂ１０Ｂ符号を復号し並列に受信した２
個の受信データのデータ先頭をそれぞれ検出する手段と
しての８Ｂ１０Ｂ復号回路３１−１および３１−２を含
み、この８Ｂ１０Ｂ復号回路３１−１および３１−２
は、クロック信号再生部５０の排他的論理和回路５から
出力される再生された送信部Ｔのクロック信号にしたが
って前記８Ｂ１０Ｂ符号を復号する。
【００３９】次に、本発明第四実施例のＡＴＭセル同期
回路の動作を説明する。基本的考え方は、第三実施例に
同じであるが、ｄａｔａＡおよびｄａｔａＢのデータ先
頭を知るためにワード同期回路３０−１および３０−２
の代わりに８Ｂ１０Ｂ符号化回路２１−１および２１−
２、８Ｂ１０Ｂ復号回路３１−１および３１−２を設け
る。８Ｂ１０Ｂ復号回路３１−１および３１−２の出力
の際に、ｄａｔａＡおよびｄａｔａＢのそれぞれのデー
タ先頭を示す位置にフレームを同時に出力する。なお、
この回路の利用方法として点線Ａで示すインタフェース
で切って点線Ａより右側の部分を削除して使用してもよ
い。
回路の動作を説明する。基本的考え方は、第三実施例に
同じであるが、ｄａｔａＡおよびｄａｔａＢのデータ先
頭を知るためにワード同期回路３０−１および３０−２
の代わりに８Ｂ１０Ｂ符号化回路２１−１および２１−
２、８Ｂ１０Ｂ復号回路３１−１および３１−２を設け
る。８Ｂ１０Ｂ復号回路３１−１および３１−２の出力
の際に、ｄａｔａＡおよびｄａｔａＢのそれぞれのデー
タ先頭を示す位置にフレームを同時に出力する。なお、
この回路の利用方法として点線Ａで示すインタフェース
で切って点線Ａより右側の部分を削除して使用してもよ
い。
【００４０】本発明第四実施例によれば、第三実施例と
同様に送信部Ｔから受信部Ｒへの信号伝送時に速度を１
／２に落とすため、送受信回路の性能によって伝送速度
が制約されることを防ぐことが可能になる。
同様に送信部Ｔから受信部Ｒへの信号伝送時に速度を１
／２に落とすため、送受信回路の性能によって伝送速度
が制約されることを防ぐことが可能になる。
【００４１】（第五実施例）本発明第五実施例を図７を
参照して説明する。図７は本発明第五実施例の要部ブロ
ック構成図である。
参照して説明する。図７は本発明第五実施例の要部ブロ
ック構成図である。
【００４２】本発明第五実施例のＡＴＭセル同期回路
は、図７に示すように、８Ｂ１０Ｂ復号回路３１−１お
よび３１−２により検出された２個のデータ先頭につい
て相互の遅延を補償する手段としてのシフトレジスタ４
０−１および４０−２を備えている。図７に示す８Ｂ１
０Ｂ復号回路３１−１および３１−２に替えて、図５に
示すワード同期回路３０−１および３０−２を用いても
同様に構成することができる。
は、図７に示すように、８Ｂ１０Ｂ復号回路３１−１お
よび３１−２により検出された２個のデータ先頭につい
て相互の遅延を補償する手段としてのシフトレジスタ４
０−１および４０−２を備えている。図７に示す８Ｂ１
０Ｂ復号回路３１−１および３１−２に替えて、図５に
示すワード同期回路３０−１および３０−２を用いても
同様に構成することができる。
【００４３】次に、本発明第五実施例の動作を説明す
る。第三実施例または第四実施例に示したＡＴＭセル同
期回路は、送信部Ｔと受信部Ｒの伝送に複数の信号線を
用いるためその信号線の遅延バラツキが大きい場合の補
正を施す。ここでは、第四実施例に対して補正を施す場
合の例を示す。８Ｂ１０Ｂ復号回路３１−１および３１
−２から出力されるｄａｔａＡおよびｄａｔａＢの先頭
を示すフレーム（＃１、＃２）の遅延時間をカウンタ
（＃１、＃２）によりカウントし、そこに遅延差がある
場合は、８Ｂ１０Ｂ復号回路３１−１または３１−２の
出力信号をシフトレジスタ４０−１および４０−２によ
って遅延させ、多重器（ＭＵＸ）１２の直前でｄａｔａ
ＡおよびｄａｔａＢを揃える。
る。第三実施例または第四実施例に示したＡＴＭセル同
期回路は、送信部Ｔと受信部Ｒの伝送に複数の信号線を
用いるためその信号線の遅延バラツキが大きい場合の補
正を施す。ここでは、第四実施例に対して補正を施す場
合の例を示す。８Ｂ１０Ｂ復号回路３１−１および３１
−２から出力されるｄａｔａＡおよびｄａｔａＢの先頭
を示すフレーム（＃１、＃２）の遅延時間をカウンタ
（＃１、＃２）によりカウントし、そこに遅延差がある
場合は、８Ｂ１０Ｂ復号回路３１−１または３１−２の
出力信号をシフトレジスタ４０−１および４０−２によ
って遅延させ、多重器（ＭＵＸ）１２の直前でｄａｔａ
ＡおよびｄａｔａＢを揃える。
【００４４】本発明第五実施例によれば、マンチェスタ
符号信号の送受信を並列伝送を用いた場合の並列信号間
の遅延バラツキを補償することが可能であり、システム
設計における配線等長化などの遅廷バラツキ抑制に係わ
る労力を削減することが可能になる。
符号信号の送受信を並列伝送を用いた場合の並列信号間
の遅延バラツキを補償することが可能であり、システム
設計における配線等長化などの遅廷バラツキ抑制に係わ
る労力を削減することが可能になる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
瞬時にセル同期を確立することができるＡＴＭセル同期
回路を実現することができる。設計が容易なＡＴＭセル
同期回路を実現することができる。動作時の温度管理が
容易なＡＴＭセル同期回路を実現することができる。
瞬時にセル同期を確立することができるＡＴＭセル同期
回路を実現することができる。設計が容易なＡＴＭセル
同期回路を実現することができる。動作時の温度管理が
容易なＡＴＭセル同期回路を実現することができる。
【図１】本発明のクロック信号再生部の要部ブロック構
成図。
成図。
【図２】本発明のクロック信号再生部の要部動作を示す
タイムチャート。
タイムチャート。
【図３】本発明第一実施例のＡＴＭセル同期回路の要部
ブロック構成図。
ブロック構成図。
【図４】本発明第二実施例のＡＴＭセル同期回路の要部
ブロック構成図。
ブロック構成図。
【図５】本発明第三実施例のＡＴＭセル同期回路の要部
ブロック構成図。
ブロック構成図。
【図６】本発明第四実施例のＡＴＭセル同期回路の要部
ブロック構成図。
ブロック構成図。
【図７】本発明第五実施例のＡＴＭセル同期回路の要部
ブロック構成図。
ブロック構成図。
【図８】従来のＰＬＬ回路の動作を説明するための図。
１、５ 排他的論理和回路 ２、３ 遅延回路 ４、７ Ｄ−ＦＦ回路 ６ 排他的否定論理和回路 ８、１１ 分周器 ９、６０ 分離器 １０ エラスティックメモリ １２ 多重器 ２０、２０−１、２０−２ ワード同期パターン挿入回
路 ３０、３０−１、３０−２ ワード同期回路 ２１、２１−１、２１−２ ８Ｂ１０Ｂ符号化回路 ３１、３１−１、３１−２ ８Ｂ１０Ｂ復号回路 ４０−１、４０−２ シフトレジスタ ５０ クロック信号再生部 Ｒ 受信部 Ｔ 送信部
路 ３０、３０−１、３０−２ ワード同期回路 ２１、２１−１、２１−２ ８Ｂ１０Ｂ符号化回路 ３１、３１−１、３１−２ ８Ｂ１０Ｂ復号回路 ４０−１、４０−２ シフトレジスタ ５０ クロック信号再生部 Ｒ 受信部 Ｔ 送信部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 直明 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5J056 AA03 AA39 BB02 BB28 CC14 5K030 GA01 HB15 HB29 KA21 5K047 AA02 BB16 FF02 FF05 FF17 HH12 HH43 JJ02 MM28 MM53
Claims (6)
- 【請求項１】 ＮＲＺ(None Return to Zero)信号およ
びクロック信号を入力しマンチェスタ符号信号を出力す
る第一の排他的論理和回路を含む送信部と、 このマンチェスタ符号信号およびこのマンチェスタ符号
信号を遅延させた信号を入力とする排他的否定論理和回
路と、この排他的否定論理和回路の出力をクロック入力
とし前記マンチェスタ符号信号を遅延させた信号を入力
データとするＤ−ＦＦ（フリップフロップ）回路と、こ
のＤ−ＦＦ回路の出力および前記マンチェスタ符号信号
を遅延させた信号を入力し再生された前記送信部のクロ
ック信号を出力する第二の排他的論理和回路とを含む受
信部とを備えたことを特徴とするＡＴＭセル同期回路。 - 【請求項２】 前記送信部は、前記第一の排他的論理和
回路に入力されるＮＲＺ信号のデータ先頭にワード同期
パターンを挿入する手段を含み、 前記受信部は、このワード同期パターンにしたがって受
信データのデータ先頭を検出する手段を含み、 この検出する手段は、前記第二の排他的論理和回路から
出力される再生された前記送信部のクロック信号にした
がって前記ワード同期パターンを検出する手段を含む請
求項１記載のＡＴＭセル同期回路。 - 【請求項３】 前記送信部は、入力されるＮＲＺ信号を
１／２Ｎ（Ｎは自然数）に分離する手段と、この分離す
る手段により分離された２Ｎ個のＮＲＺ信号のデータ先
頭にワード同期パターンをそれぞれ挿入する手段と、こ
の２Ｎ個のＮＲＺ信号がそれぞれ入力される２Ｎ個の前
記第一の排他的論理和回路とを含み、 前記受信部は、このワード同期パターンにしたがって並
列に受信した２Ｎ個の受信データのデータ先頭をそれぞ
れ検出する手段を含み、 この検出する手段は、前記第二の排他的論理和回路から
出力される再生された前記送信部のクロック信号にした
がって前記ワード同期パターンを検出する手段を含む請
求項１記載のＡＴＭセル同期回路。 - 【請求項４】 前記送信部は、前記第一の排他的論理和
回路に入力されるＮＲＺ信号にそのデータ先頭を論理的
に検出するための８Ｂ１０Ｂ符号化を施す手段を含み、 前記受信部は、この８Ｂ１０Ｂ符号を復号し受信データ
のデータ先頭を検出する手段を含み、 この検出する手段は、前記第二の排他的論理和回路から
出力される再生された前記送信部のクロック信号にした
がって前記８Ｂ１０Ｂ符号を復号する手段を含む請求項
１記載のＡＴＭセル同期回路。 - 【請求項５】 前記送信部は、入力されるＮＲＺ信号を
１／２Ｎに分離する手段と、この分離する手段により分
離された２Ｎ個のＮＲＺ信号にそのデータ先頭を論理的
に検出するための８Ｂ１０Ｂ符号化をそれぞれ施す手段
と、この２Ｎ個のＮＲＺ信号がそれぞれ入力される２Ｎ
個の前記第一の排他的論理和回路とを含み、 前記受信部は、この８Ｂ１０Ｂ符号を復号し並列に受信
した２Ｎ個の受信データのデータ先頭をそれぞれ検出す
る手段を含み、 この検出する手段は、前記第二の排他的論理和回路から
出力される再生された前記送信部のクロック信号にした
がって前記８Ｂ１０Ｂ符号を復号する手段を含む請求項
１記載のＡＴＭセル同期回路。 - 【請求項６】 前記検出する手段により検出された２Ｎ
個のデータ先頭について相互の遅延を補償する手段を備
えた請求項３または５記載のＡＴＭセル同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137553A JP2000332779A (ja) | 1999-05-18 | 1999-05-18 | Ａｔｍセル同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137553A JP2000332779A (ja) | 1999-05-18 | 1999-05-18 | Ａｔｍセル同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332779A true JP2000332779A (ja) | 2000-11-30 |
Family
ID=15201413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137553A Pending JP2000332779A (ja) | 1999-05-18 | 1999-05-18 | Ａｔｍセル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198940A (ja) * | 2000-12-27 | 2002-07-12 | Advantest Corp | 集積回路実装基板における信号伝送方法、集積回路実装基板及び半導体試験装置 |
-
1999
- 1999-05-18 JP JP11137553A patent/JP2000332779A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198940A (ja) * | 2000-12-27 | 2002-07-12 | Advantest Corp | 集積回路実装基板における信号伝送方法、集積回路実装基板及び半導体試験装置 |
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