JP2000332590A - 配線路の駆動受信方式 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、半導体集積回路における配線路の
駆動受信方式に係り、信号遅延が存在する線路の受信端
で高速化を図ることを目的とする。 【解決手段】駆動端側が、入力信号を遅延し反転信号を
出力する回路１と、入力信号と回路１の出力とに基づ
き、遅延期間内における入力信号のレベル変化に応答し
て駆動端をその入力信号の反転レベルで駆動し、遅延期
間経過後から次の遅延期間開始時までの所定期間、駆動
端を高インピーダンスに保持する回路２とを備え、受信
端側が、駆動端が高インピーダンスである期間における
受信端レベルを第１レベルに保持し、駆動端のレベル変
化に応じて当該受信端レベル変化を逆向きに誘導する回
路３と、回路３が操作した受信端のレベル変化に応じ
て、第１レベルと電源電圧の間の第２レベルで低レベル
を出力し、第１レベルとアース電位の間の第３レベルで
高レベルを出力する回路４とを備えることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おいて駆動端が配線路に信号を送出し受信端が配線路か
ら信号を取り込む配線路の駆動受信方式に係り、特に信
号遅延が問題となるような長配線路の駆動受信方式に関
する。

【０００２】

【従来の技術】近年、半導体集積回路は、製造技術の向
上により、高集積化、大面積化が可能となってきたが、
それに伴い論理回路間を結ぶ信号伝送用配線は、経路が
長くならざるを得ない場合が多くなってきた。また、高
集積化のため配線幅が微細化し、配線抵抗も増加してき
ている。したがって、半導体集積回路では、伝送路の配
線長が長くなるのに伴い配線容量や配線抵抗が大きくな
り、信号遅延も増加する。

【０００３】半導体集積回路では、前段の論理回路（駆
動端）が配線路を高レベルと低レベルに駆動し、後段の
論理回路（受信端）が配線路からの受信レベルを反転し
て取り込むが、配線路に信号遅延があると、受信端での
レベル変化の急峻さが劣化し、高速化の阻害要因とな
る。配線路が、反転回路（インバータ）の２段ないし３
段を通ったときの遅延量を超えるような遅延を生ずる長
配線路である場合には、高速動作を図る上で問題となる
程の信号遅延を生ずる。

【０００４】具体的には、経路長が、例えば四角い回路
チップの一辺の長さを超える５mm以上となるような配線
路である。特に、大容量メモリでは、チップサイズが大
きくなるので、入力パッドの位置とそれに対する入力信
号の位置がチップの反対側となる場合には、配線長も相
当に長くなり、信号遅延が顕著に現れる。

【０００５】このような長配線による信号遅延の問題を
解決する方策として、従来、例えば特開平７−１４７０
９２号公報（半導体集積回路装置）では、同公報の第１
１図に示されるように、受信回路を電流センスアンプの
ように構成し、受信信号の変動を小さく押さえることに
より、遅れを改善する技術を提案している。

【０００６】

【解決しようとする課題】ところで、信号遅延が存在す
る線路の受信端で高速化を図る１つの方策として、受信
端の入力レベルの振幅を小さくすることが考えられる。
即ち、受信端の入力レベルとして、電源電圧Vccに対しV
cc＞ViHなる電圧ViHと、アース電位GND対しGND＜ViLな
る電圧ViLとを採用するのである。

【０００７】この場合、上記公報記載の技術では、駆動
端は配線路をVccレベルとGNDレベルに駆動するので、そ
れを受信端の受信回路で反転出力するときには、Vccレ
ベルからGNDレベルに近いViLレベルまで、GNDレベルか
らVccレベルに近いViHレベルまで変化することになり、
配線路の信号遅延の影響が残る。

【０００８】一方、配線路の信号遅延を小さくしようと
して駆動能力を上げると、受信端の信号レベルがVccレ
ベル、GNDレベルに近づくので、受信回路の入力レベル
（ViH／ViL）から離れてしまい、受信端の入力レベルの
振幅を小さくすることができなくなる。

【０００９】本発明の目的は、信号遅延が存在する線路
の受信端で高速化を図ることができる配線路の駆動受信
方式を提供することにある。

【００１０】

【課題を解決する手段】請求項１に記載の発明に係る配
線路の駆動受信方式は、配線路の駆動端側が、入力信号
を遅延し反転した信号を出力する遅延回路と、前記入力
信号と前記遅延回路の出力とに基づき、前記遅延回路の
遅延期間内における前記入力信号のレベル変化に応答し
て前記配線路の駆動端をその入力信号の反転レベルで駆
動し、前記遅延期間経過後から次の遅延期間開始時まで
の所定期間、前記配線路の駆動端を高インピーダンスに
保持する出力回路とを備え、前記配線路の受信端側が、
前記配線路の駆動端が高インピーダンスである期間にお
ける受信端レベルを第１レベルに保持し、前記配線路の
駆動端のレベル変化に応じて当該受信端レベル変化を逆
向きに誘導する入力回路と、前記入力回路が操作する受
信端レベルが高レベルに向かって変化するとき前記第１
レベルと電源電圧の間の第２レベルで低レベルを出力
し、前記受信端レベルが低レベルに向かって変化すると
き前記第１レベルとアース電位の間の第３レベルで高レ
ベルを出力するヒステリシス回路とを備えることを特徴
とする。

【００１１】請求項１に記載の発明では、駆動回路は、
入力信号に変化があったとき配線路を駆動し、入力信号
の変化が止むと配線路の駆動を止めて配線路を受信回路
の適宜な入力レベルに保持する。受信回路では、適宜な
入力レベルとしてヒステリシス回路の特性で定まる第１
レベルを基準に、ヒステリシス回路が受信端のレベル変
化を取り込む。レベル変化幅が小さくなるので、高速化
が図れる。

【００１２】請求項２に記載の発明に係る配線路の駆動
受信方式は、配線路の駆動端側が、入力信号を遅延し反
転した信号を出力する遅延回路と、前記入力信号と前記
遅延回路の出力とに基づき、前記遅延回路の遅延期間に
おける前記入力信号のレベル変化に応答して前記配線路
の駆動端をその入力信号の反転レベルで駆動し、前記遅
延期間経過後から次の遅延期間開始時までの所定期間、
前記配線路の駆動端を高インピーダンスに保持する出力
回路と、前記配線路の駆動端の駆動レベルを前記入力信
号のレベルを反転したレベルに誘導する反転回路とを備
え、前記配線路の受信端側が、前記受信端レベルが所定
レベルから一方のレベルに変化するときその受信端レベ
ルを他方のレベルに向けて誘導する入力回路と、前記入
力回路が操作する配線路の受信端の受信レベルを反転し
て出力する反転回路とを備えることを特徴とする。

【００１３】請求項２に記載の発明では、請求項１に記
載の発明において、駆動回路に反転回路を設け、出力回
路が配線路の駆動を止めても、反転回路が配線路のレベ
ルを駆動時に保持するので、受信回路はヒステリシス回
路を不要にでき、簡単な構成となる。

【００１４】請求項３に記載の発明に係る配線路の駆動
受信方式は、配線路として、第１の配線路と第２の配線
路とを設けるととともに、配線路の駆動端側が、入力信
号を遅延し反転した信号を出力する遅延回路と、前記入
力信号と前記遅延回路の出力とに基づき、前記遅延回路
の遅延期間内における前記入力信号が低レベルに変化す
るとき前記第１の配線路の駆動端を高レベルで駆動し、
前記入力信号が高レベルに変化するとき前記第２の配線
路の駆動端を低レベルで駆動し、前記遅延期間経過後か
ら次の遅延期間開始時までの所定期間、前記第１及び第
２の配線路の駆動端を高インピーダンスに保持する出力
回路とを備え、前記配線路の受信端が、前記第１及び第
２の配線路の駆動端が高インピーダンスである期間にお
ける前記第１及び第２の配線路の受信端レベルを第１レ
ベルに保持し、前記第１の配線路の駆動端が高レベルに
変化するとき当該受信端レベルを低レベルに誘導し、前
記第２の配線路の駆動端が低レベルに変化するとき当該
受信端レベルを高レベルに誘導する入力回路と、前記入
力回路が操作する第２の配線路の受信端レベルが前記高
レベルに向かって変化するとき前記第１レベルと電源電
圧の間の第２レベルで低レベルを出力し、前記入力回路
が操作する第１の配線路の受信端レベルが低レベルに向
かって変化するとき前記第１レベルとアース電位の間の
第３レベルで高レベルを出力するヒステリシス回路とを
備えることを特徴とする。

【００１５】請求項３に記載の発明では、請求項１に記
載の発明において、駆動端、受信端を２つに分離し、そ
れぞれを個別の配線路で接続するようにしたので、ＤＣ
電流を少なくでき、一層の高速化が図れる。

【００１６】請求項４に記載の発明に係る配線路の駆動
受信方式は、配線路として、第１の配線路と第２の配線
路とを設けるととともに、配線路の駆動端側が、入力信
号を遅延し反転した信号を出力する遅延回路と、前記入
力信号と前記遅延回路の出力とに基づき、前記遅延回路
の遅延期間内における前記入力信号が低レベルに変化す
るとき前記第１の配線路の駆動端を高レベルで駆動し、
前記入力信号が高レベルに変化するとき前記第２の配線
路の駆動端を低レベルで駆動し、前記遅延期間経過後か
ら次の遅延期間開始時までの所定期間、前記第１及び第
２の配線路の駆動端を高インピーダンスに保持する出力
回路と、前記入力信号が低レベルに変化するとき前記第
１の配線路の駆動端を高レベルに誘導し、前記入力信号
が高レベルに変化するとき前記第２の配線路の駆動端を
低レベルで誘導する反転回路とを備え、前記配線路の受
信端側が、前記第１の配線路の駆動端が高レベルに変化
するとき当該受信端レベルを低レベルに誘導し、前記第
２の配線路の駆動端が低レベルに変化するとき当該受信
端レベルを高レベルに誘導する入力回路と、前記入力回
路が操作する配線路の受信端の受信レベルを反転して出
力する反転回路とを備えることを特徴とする。

【００１７】請求項４に記載の発明では、請求項２に記
載の発明において、駆動端、受信端を２つに分離し、そ
れぞれを個別の配線路で接続するようにしたので、ＤＣ
電流を少なくでき、一層の高速化が図れる。

【００１８】請求項５に記載の発明に係る配線路の駆動
受信方式は、配線路の駆動端側が、前記配線路の駆動端
の駆動レベルを前記入力信号のレベルを反転したレベル
に誘導する反転回路を備え、前記配線路の受信端側が、
前記受信端のレベルが一方のレベルに変化するのを検出
する第１コンデンサ及び前記受信端のレベルが他方のレ
ベルに変化するのを検出する第２コンデンサと、前記第
１コンデンサの信号検出に応答して当該第１コンデンサ
の検出出力端を他方のレベルに誘導し、前記第２コンデ
ンサの信号検出に応答して当該第２コンデンサの検出出
力端を一方のレベルに誘導する入力回路と、前記入力回
路が操作する第１コンデンサの検出出力端が高レベルに
向かって変化するとき電源電圧以下の第１レベルで低レ
ベルを出力し、前記入力回路が操作する第２コンデンサ
の検出出力端が低レベルに向かって変化するときアース
電位よりも高い第２レベルで高レベルを出力するヒステ
リシス回路とを備えることを特徴とする。

【００１９】請求項５に記載の発明では、配線路と受信
回路を容量結合としたので、駆動回路を簡易な反転回路
で構成できる。

【００２０】請求項６に記載の発明に係る配線路の駆動
受信方式は、配線路の駆動端側が、前記配線路の駆動端
の駆動レベルを前記入力信号のレベルを反転したレベル
に誘導する反転回路を備え、前記配線路の受信端側が、
前記受信端のレベル変化検出するコンデンサと、前記コ
ンデンサが、前記受信端のレベルが一方のレベルに変化
するのを検出するのに応答して当該コンデンサの検出出
力端を他方のレベルに誘導し、前記受信端のレベルが他
方のレベルに変化するのを検出するのに応答して当該コ
ンデンサの検出出力端を一方のレベルに誘導する入力回
路と、前記入力回路が操作するコンデンサの検出出力端
が高レベルに向かって変化するとき電源電圧以下の第１
レベルで低レベルを出力し、前記入力回路が操作するコ
ンデンサの検出出力端が低レベルに向かって変化すると
きアース電位よりも高い第２レベルで高レベルを出力す
るヒステリシス回路とを備えることを特徴とする。

【００２１】請求項６に記載の発明では、配線路と受信
回路を容量結合としたので、駆動回路を簡易な反転回路
で構成できる。

【００２２】請求項７に記載の発明に係る配線路の駆動
受信方式は、配線路の駆動端側が、前記配線路の駆動端
の駆動レベルを前記入力信号のレベルを反転したレベル
に誘導する反転回路 を備え、前記配線路の受信端側
が、前記配線路の受信端の受信レベルを反転して出力す
る第１反転回路と、前記第１反転回路の出力信号を遅延
し逆相の信号を出力する遅延回路と、前記遅延回路の出
力信号を受けて、当該出力信号が高レベルに向かって変
化するとき前記第１反転回路が操作する配線路の受信端
の受信レベルをアース電位に向かって誘導し、当該出力
信号が低レベルに向かって変化するとき前記第１反転回
路が操作する配線路の受信端の受信レベルを電源電圧に
向かって誘導する第２反転回路とを備えることを特徴と
する。

【００２３】請求項７に記載の発明では、受信回路を、
入力を遅延した後に逆のレベルに引くように構成したの
で、入力レベル変化の振幅を小さく抑え、かつ、変化速
度を速くすることができる。

【００２４】請求項８に記載の発明に係る配線路の駆動
受信方式は、請求項７に記載の配線路の駆動受信方式に
おいて、前記配線路の受信端側が、前記第１反転回路に
代えて、前記受信端レベルが高レベルに向かって変化す
るとき電源電圧以下の第１レベルで低レベルを出力し、
前記受信端レベルが低レベルに向かって変化するときア
ース電位よりも高い第２レベルで高レベルを出力するヒ
ステリシス回路を備えることを特徴とする。

【００２５】請求項８に記載の発明では、請求項７に記
載の発明において、ヒステリシス回路を設けてある。同
様の作用が得られる。

【００２６】請求項９に記載の発明に係る配線路の駆動
受信方式は、請求項７または請求項８に記載の配線路の
駆動受信方式において、前記配線路の受信端における前
記第２反転回路は、定電流回路を備えることを特徴とす
る。

【００２７】請求項９に記載の発明では、定電流回路に
より、受信端のレベル変化を早めることができる。

【００２８】請求項１０に記載の発明に係る配線路の駆
動受信方式は、配線路の駆動端側が、前記配線路の駆動
端の駆動レベルを前記入力信号のレベルを反転したレベ
ルに誘導する反転回路を備え、前記配線路の受信端側
が、前記配線路の受信端の受信レベルを反転して出力す
る第１反転回路と、前記第１反転回路の出力信号を遅延
し同相の信号を出力する遅延回路と、前記遅延回路の出
力信号を受けて、当該出力信号が高レベルに向かって変
化するとき前記第１反転回路の出力レベルをアース電位
に向かって誘導し、当該出力信号が低レベルに向かって
変化するとき前記第１反転回路の出力レベルを電源電圧
に向かって誘導する第２反転回路とを備えることを特徴
とする。

【００２９】請求項１０に記載の発明では、ヒステリシ
ス特性の電圧の大小関係を逆にしたので、受信速度を速
くできる。

【００３０】請求項１１に記載の発明に係る配線路の駆
動受信方式は、配線路の駆動端側が、前記配線路の駆動
端の駆動レベルを前記入力信号のレベルを反転したレベ
ルに誘導する反転回路を備え、前記配線路の受信端側
が、前記配線路の受信端の受信レベルを反転して出力す
る第１反転回路と、前記第１反転回路の出力信号が高レ
ベルに向かって変化するとき電源電圧以下の第１レベル
で低レベルを出力し、前記第１反転回路の出力信号が低
レベルに向かって変化するときアース電位よりも高い第
２レベルで高レベルを出力するヒステリシス回路と、前
記ヒステリシス回路出力信号を遅延し反転して出力する
遅延回路と、前記遅延回路の出力信号を受けて、当該出
力信号が高レベルに向かって変化するとき前記第１反転
回路の出力レベルをアース電位に向かって誘導し、当該
出力信号が低レベルに向かって変化するとき前記第１反
転回路の出力レベルを電源電圧に向かって誘導する第２
反転回路とを備えることを特徴とする。

【００３１】請求項１１に記載の発明では、請求項１０
に記載の発明において、ヒステリシス回路を設けてあ
る。同様の作用が得られる。

【００３２】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００３３】図１は、本発明の第１実施形態に係る配線
路の駆動受信方式の構成を示す。本第１実施形態は、請
求項１に対応する。

【００３４】図１において、半導体集積回路上の配線路
は、一般に、配線抵抗Ｒと配線容量Ｃで構成されるＲＣ
分布定数線路であるが、長配線路は、信号遅延が問題と
なる程に配線経路が長い配線路である。

【００３５】この長配線路の駆動端側に設けられる駆動
回路は、遅延回路１と出力回路２とを備える。遅延回路
１は、図示例では、３個であるが、一般には奇数個の反
転回路（インバータ）を直列接続して構成される。この
遅延回路１の入力端には、入力信号Ａｉが印加され、出
力端が出力回路２に接続される。

【００３６】出力回路２は、電源（電圧Vcc）とアース
（ＧＮＤ）間に、２個のｐ型トランジスタＰ１，Ｐ２
と、２個のｎ型トランジスタＮ１，Ｎ２とを直列に配置
して構成される。

【００３７】具体的には、電源（電圧Vcc）には、トラ
ンジスタＰ１のドレインが接続され、トランジスタＰ１
のソースは、トランジスタＰ２のドレインに接続され
る。トランジスタＰ２のソースは、トランジスタＮ１の
ドレインに接続される。このトランジスタＰ２のソース
とトランジスタＮ１のドレインの接続端は、当該出力回
路１の出力端であり、長配線路の駆動端Ａｉｄが接続さ
れる。

【００３８】トランジスタＮ１のソースは、トランジス
タＮ２のドレインに接続され、トランジスタＮ２のソー
スは、アース（ＧＮＤ）に接続される。そして、トラン
ジスタＰ１とトランジスタＮ２のゲートが共通に遅延回
路１の出力端に接続される。また、トランジスタＰ２と
トランジスタＮ１のゲートには、共通に入力信号Ａｉが
印加される。

【００３９】また、長配線路の受信端側の受信回路は、
入力回路３とヒステリシス回路４とを備える。入力回路
３は、電源（電圧Vcc）とアース（ＧＮＤ）間に、ｐ型
トランジスタＰ１１とｎ型トランジスタＮ２１を直列に
配置して構成される。具体的には、電源（電圧Vcc）に
は、トランジスタＰ１１のドレインが接続される。トラ
ンジスタＰ１１のソースは、トランジスタＮ２１のドレ
インに接続される。トランジスタＮ２１のソースは、ア
ース（ＧＮＤ）に接続される。また、トランジスタＰ１
１とトランジスタＮ２１は、ゲートが共通に接続され
る。

【００４０】そして、トランジスタＰ１１とトランジス
タＮ２１のゲート接続端と、トランジスタＰ１１のソー
スとトランジスタＮ２１のドレインの接続端とが、共通
に長配線路の受信端Ａｒに接続され、またヒステリシス
回路４の入力端に接続される。

【００４１】また、ヒステリシス回路４は、２個のｐ型
トランジスタＰ１２，Ｐ１３と、２個のｎ型トランジス
タＮ２２，Ｎ２３と、反転回路（インバータ）Ｇ１とで
構成される。２個のｐ型トランジスタＰ１２，Ｐ１３
は、ドレインが共通に電源（電圧Vcc）に接続され、ま
た２個のｎ型トランジスタＮ２２，Ｎ２３は、ソースが
共通に接地される。２個のｐ型トランジスタＰ１２，Ｐ
１３のソースと２個のｎ型トランジスタＮ２２，Ｎ２３
のドレインとは、共通にゲートＧ１の入力端に接続され
る。

【００４２】トランジスタＰ１２のゲートとトランジス
タＮ２２のゲートは、共通に接続され、長配線路の受信
端Ａｒが接続される入力端となっている。また、トラン
ジスタＰ１３のゲートとトランジスタＮ２３のゲート
は、それぞれゲートＧ１の出力端に接続される。このゲ
ートＧ１の出力端は、当該ヒステリシス回路４の出力端
である。

【００４３】このヒステリシス回路４は、電源電圧Vcc
に対しVcc＞ViHなる電圧ViHと、アース電位GND対しGND
＜ViLなる電圧ViLとで動作するヒステリシス特性を有す
る。電圧ViHと電圧ViLは、２個のｐ型トランジスタＰ１
２，Ｐ１３と、２個のｎ型トランジスタＮ２２，Ｎ２３
との導通抵抗比を操作することにより得られる。

【００４４】そして、入力回路３は、ヒステリシス回路
４の入力端のレベルを電圧ViHと電圧ViLの中間のレベル
に誘導する動作を行うように設定してある。

【００４５】以下、図１，図２を参照して第１実施形態
の動作を説明する。なお、図２は、第１実施形態の動作
タイムチャートである。

【００４６】図において、入力信号Ａｉは、デジタル信
号や２値レベル信号であるが、図２（１）では、それら
の一部として高レベルから低レベルに降下し、その低レ
ベルを所定期間維持し、再び高レベルに戻る波形を示し
てある。出力回路２では、入力信号Ａｉが高レベルのと
きトランジスタＮ１が導通状態となり、低レベルのとき
トランジスタＰ２が導通状態となる。

【００４７】遅延回路１は、入力信号を３段の反転回路
で所定量遅延し、反転した信号を出力する（図２
（２））。出力回路２では、遅延回路１の出力信号Ａｉ
ｂが高レベルのときトランジスタＮ２が導通状態とな
り、低レベルのときトランジスタＰ１が導通状態とな
る。

【００４８】つまり、出力回路２では、入力信号Ａｉと
遅延回路１の出力信号Ａｉｂが、共に高レベルのときト
ランジスタＮ１，Ｎ２が導通状態となり、長配線路の駆
動端Ａｉｄを低レベル（ＧＮＤ電位）に引き込む。ま
た、入力信号Ａｉと遅延回路１の出力信号Ａｉｂが、共
に低レベルのときトランジスタＰ１，Ｐ２が導通状態と
なり、長配線路の駆動端Ａｉｄを高レベル（電源電圧Vc
c）に引き上げる。そして、入力信号Ａｉと遅延回路１
の出力信号Ａｉｂが異なるレベルであるときは、長配線
路の駆動端Ａｉｄを高インピーダンスに保持する。

【００４９】したがって、出力回路２では、入力信号Ａ
ｉが高レベルから低レベルに立ち下がった後、遅延回路
１の出力信号Ａｉｂが低レベルから高レベルに立ち上が
るまでの遅延期間において長配線路の駆動端Ａｉｄを高
レベルに駆動し、その後入力信号Ａｉが低レベルである
期間（次の遅延期間開始時までの期間）では配線路の駆
動端Ａｉｄを高インピーダンスに保持し、入力信号Ａｉ
が低レベルから高レベルに立ち上がった後、遅延回路１
の出力信号Ａｉｂが高レベルから低レベルに立ち下がる
までの遅延期間において長配線路の駆動端Ａｉｄを低レ
ベルに駆動する。

【００５０】要するに、長配線路の駆動端側は、入力信
号に変化があったときに所定期間（遅延期間）だけ長配
線路を駆動し、変化後、高レベル、低レベルである期間
では、長配線路を高インピーダンスに保持するようにし
ている。したがって、長配線路の受信端側には、遅延期
間に信号変化が伝達され、入力信号が変化後高レベル、
低レベルである期間では、無信号状態となる。

【００５１】入力回路３は、長配線路が高インピーダン
スである期間では、信号変化が無いので、受信端Ａｒの
レベルを電圧ViHと電圧ViLの中間のレベルに保持してい
る。そして、受信端Ａｒのレベルが低レベル（ＧＮＤレ
ベル）に向かって変化すると、トランジスタＰ１１が導
通状態へ変化し、受信端Ａｒのレベルを高レベル（電源
電圧Vcc）に引き込み、受信端Ａｒのレベル変化が止む
と再び受信端Ａｒを電圧ViHと電圧ViLの中間のレベルに
保持する。

【００５２】同様に、受信端Ａｒのレベルが高レベル
（電源電圧Vcc）に向かって変化すると、トランジスタ
Ｎ２１が導通状態へ変化し、受信端Ａｒのレベルを低レ
ベル（ＧＮＤレベル）に引き込み、受信端Ａｒのレベル
変化が止むと再び受信端Ａｒを電圧ViHと電圧ViLの中間
のレベルに保持する。

【００５３】要するに、入力回路３は、受信端Ａｒのレ
ベル変化の振幅を抑制しつつ、遅延期間における受信端
Ａｒのレベル変化を逆向きの変化にしてヒステリシス回
路４の入力端に与えるように動作する。

【００５４】ヒステリシス回路４では、入力レベルが高
レベル（電源電圧Vcc）に向かって変化し、電圧ViHを過
ぎると（図２（３））、トランジスタＮ２２が導通状態
へ変化し、これに伴い反転回路Ｇ１が出力を高レベルに
し、トランジスタＮ２３が導通状態へ変化する。これに
より、反転回路Ｇ１が出力を高レベルに保持する。

【００５５】同様に、受信端Ａｒのレベルが低レベル
（ＧＮＤレベル）に向かって変化し、電圧ViLを過ぎる
と（図２（３））、トランジスタＰ１２が導通状態へ変
化し、これに伴い反転回路Ｇ１が出力を低レベルにし、
トランジスタＰ１３が導通状態へ変化する。これによ
り、反転回路Ｇ１が出力を低レベルに保持する。つま
り、ヒステリシス回路４の出力には、入力信号Ａｉを反
転した信号Ａｏが得られる（図２（４））。

【００５６】ここに、ヒステリシス回路４の入力レベル
の変化は、電圧ViHと電圧ViLの中間のレベルからの変化
であるので、高レベル（電源電圧Vcc）に向かって変化
するときは早々と電圧ViHに到達し、また低レベル（Ｇ
ＮＤレベル）に向かって変化するときは早々と電圧ViL
に到達する。したがって、ヒステリシス回路４は、入力
信号Ａｉの変化タイミングから大幅に遅れることなく、
少しの遅れでもって反転信号Ａｏを出力できることにな
る。

【００５７】次に、図３は、本発明の第２実勢形態に係
る配線路の駆動受信方式の構成を示す。本第２実勢形態
は、請求項２に対応する。

【００５８】本第２実勢形態では、第１実施形態におい
て、駆動端側に反転回路５を追加し、受信端側にヒステ
リシス回路４に代えて反転回路Ｇ２を設けたたものであ
る。なお、受信端側の入力回路６は、第１実施形態の入
力回路３と同様の機能を有するが、説明の便宜から異な
る符号で示してある。したがって、入力回路６の接続関
係は、第１実施形態の入力回路３と同様であるので説明
を省略する。追加した反転回路５のみの接続関係を説明
する。

【００５９】反転回路５は、電源（電圧Vcc）とアース
（ＧＮＤ）間に、オン抵抗の高いｐ型トランジスタＰ１
４とｎ型トランジスタＮ２４を直列に配置して構成され
る。具体的には、電源（電圧Vcc）には、トランジスタ
Ｐ１４のドレインが接続される。トランジスタＰ１４の
ソースは、トランジスタＮ２４のドレインに接続され
る。トランジスタＮ２４のソースは、アース（ＧＮＤ）
に接続される。

【００６０】また、トランジスタＰ１４とトランジスタ
Ｎ２４のゲート接続端は、出力回路２の入力端ととも
に、入力信号Ａｉが印加される。トランジスタＰ１４の
ソースとトランジスタＮ２４のドレインの接続端は、出
力回路２の出力端とともに、長配線路の駆動端Ａｉｄに
接続される。

【００６１】以下、図３，図４を参照して第２実施形態
に係る部分の動作を説明する。なお、図４は、第２実施
形態の動作タイムチャートである。

【００６２】図において、反転回路５では、入力信号Ａ
ｉが高レベルのときトランジスタＮ２４が導通状態とな
り、長配線路の駆動端Ａｉｄを低レベル（ＧＮＤレベ
ル）に引き込む。また、入力信号Ａｉが低レベルのとき
トランジスタＰ１４が導通状態となり、長配線路の駆動
端Ａｉｄを高レベル（電圧Vcc）に引き込む。

【００６３】出力回路２は、前述した通りの動作を行う
が、遅延期間における動作内容は、反転回路５と同様と
なる。反転回路５は、出力回路２が高インピーダンス状
態である期間、出力回路２が駆動端Ａｉｄを駆動したレ
ベルを維持するように動作する。

【００６４】受信端側では、入力回路６は、出力回路２
の出力が高インピーダンスである期間では、受信端Ａｒ
のレベルを反転回路Ｇ２の入力レベルＶｐに近くなるよ
うに動作するが、出力回路２が駆動端Ａｉｄを低レベ
ル、高レベルに駆動すると、反転回路５と引き合って受
信端Ａｒのレベルを反転回路Ｇ２の入力レベルＶｐから
少し低めのレベルＶＡｒＬ、少し高めのＶＡｒＨにする
（図４（３））。

【００６５】即ち、受信端側では、入力回路６は、出力
回路２の出力が高インピーダンスである期間では、駆動
力の低い駆動回路５と引き合っている。入力信号Ａｉが
高レベルのときは、反転回路５は、駆動端Ａｉｄを低レ
ベルに引くので、入力回路６は、受信端Ａｒのレベルを
反転回路Ｇ２の入力レベルＶｐから少し下がったレベル
ＶＡｒＬにしている。

【００６６】そして、入力信号Ａｉが高レベルから低レ
ベルに変化すると、駆動力の高い出力回路２が遅延回路
１の遅延期間内動作し、駆動端Ａｉｄを高レベル（電圧
Vcc）に引き込む。受信端Ａｒのレベルは、電圧ＶＡｒ
Ｌから上昇する。

【００６７】受信端Ａｒのレベルが、反転回路Ｇ２の動
作電圧Ｖｐ（例えば２．５Ｖ）を過ぎてある電圧レベル
に達した時点で、出力回路２が駆動端Ａｉｄの駆動を止
める。すると、入力回路６は、受信端Ａｒのレベルを電
圧Ｖｐの近くに引くが、反転回路５が駆動端Ａｉｄをそ
のまま高レベルに引き続けるので、それらの釣り合いか
ら定まる所定値ＶＡｒＨ（例えば３Ｖ）に落ち着く（図
４（３））。

【００６８】同様に、入力信号Ａｉが高レベルに変化す
ると、駆動能力の高い出力回路２が遅延回路１の遅延期
間内動作し、駆動端Ａｉｄを低レベル（ＧＮＤ）に引き
込む。受信端Ａｒのレベルは、電圧ＶＡｒＨから降下す
る。

【００６９】受信端Ａｒのレベルが、反転回路Ｇ２の動
作電圧Ｖｐ（例えば２．５Ｖ）を過ぎて電圧ＶＡｒＬを
超えたある電圧レベルに達した時点で、出力回路２が駆
動端Ａｉｄの駆動を止める。すると、入力回路６は、受
信端Ａｒのレベルを電圧Ｖｐの近くに引くが、反転回路
５が駆動端Ａｉｄをそのまま低レベルに引き続けるの
で、それらの釣り合いから定まる所定値ＶＡｒＬ（例え
ば２Ｖ）に落ち着く（図４（３））。

【００７０】反転回路Ｇ２は、受信端Ａｒのレベルが動
作電圧Ｖｐを過ぎた時点で反転動作をするので、図４
（４）に示すように入力信号Ａｉを反転した信号Ａｏを
出力する。なお、出力信号Ａｏが、矩形でないのは、反
転回路Ｇ２が１段のみだからである。

【００７１】本第２実施形態でも第１実施形態と同様に
入力信号Ａｉの変化タイミングから大幅に遅れることな
く、少しの遅れでもって反転信号Ａｏを出力できること
になる。

【００７２】次に、図５は、本発明の第３実勢形態に係
る配線路の駆動受信方式の構成を示す。本第３実施形態
は、請求項３に対応する。なお、本第３実施形態は、第
１実施形態の変更例であるので、符号は便宜上同一にし
てある。

【００７３】本第３実施形態では、第１実施形態におい
て、駆動端側の出力回路２をｐ型トランジスタＰ１，Ｐ
２と、ｎ型トランジスタＮ１，Ｎ２とに分離して２つの
駆動端Ａｄｐ，Ａｄｎを設けてある。同様に、受信端側
の入力系をｐ型トランジスタＰ１１，Ｐ１２と、ｎ型ト
ランジスタＮ１１，Ｎ１２とに分離して２つの受信端Ａ
ｒｐ，Ａｒｎを設けてある。そして、長配線路を２系統
設け、ｐ型トランジスタＰ２のソース（駆動端Ａｄｐ）
とｎ型トランジスタＮ２１，Ｎ２２のベース（受信端Ａ
ｒｎ）を一方の長配線路で接続し、ｎ型トランジスタＮ
１のソース（駆動端Ａｄｎ）とｐ型トランジスタＰ１
１，Ｐ１２のベース（受信端Ａｒｐ）を他方の長配線路
で接続してある。なお、２つの受信端Ａｒｐ，Ａｒｎ間
は、抵抗Ｒ１で接続される。

【００７４】以下、図５，図６を参照して第３実施形態
に係る部分の動作を説明する。なお、図６は、第３実施
形態の動作タイムチャートである。

【００７５】図において、出力回路２は、入力信号Ａｉ
が高レベルから低レベルへ変化すると、駆動端Ａｄｐを
遅延期間において高レベルに駆動し、その後高インピー
ダンスに保持する。次いで、入力信号Ａｉが低レベルか
ら高レベルへ変化すると、出力回路２は、駆動端Ａｄｎ
を遅延期間において低レベルに駆動し、その後高インピ
ーダンスに保持する。

【００７６】受信回路の入力回路３では、駆動端Ａｄ
ｐ、Ａｄｎが高インピーダンスである期間において、ト
ランジスタＰ１１が受信端Ａｒｐのレベルを電圧Vccか
ら閾値Ｖｔｐ分を引いたレベルに保持し、トランジスタ
Ｎ２１が受信端Ａｒｎのレベルを閾値Ｖｔｎ分だけＧＮ
Ｄレベルから持ち上げて保持している（図６（３）
（４））。

【００７７】そして、駆動端Ａｄｐが高レベルで駆動さ
れるのに伴い受信端Ａｒｎのレベルが閾値Ｖｔｎから高
レベルに向かって変化すると、トランジスタＮ２１が導
通状態となり、高レベルへの変化幅を抑制する（図６
（４））。ヒステリシス回路４では、トランジスタＮ２
２が速やかに導通状態となり、反転回路Ｇ１の入力レベ
ルを低レベルに引き下げ、その後トランジスタＮ２３が
導通状態となりその低レベル状態を保持する（図６
（５））。

【００７８】その後、駆動端Ａｄｎが低レベルで駆動さ
れるのに伴い受信端ＡｒｐのレベルがVcc−Vtpから低レ
ベルに向かって変化すると、トランジスタＰ１１が導通
状態となり、低レベルへの変化幅を抑制する（図６
（３））。ヒステリシス回路４では、トランジスタＰ１
２が速やかに導通状態となり、反転回路Ｇ１の入力レベ
ルを高レベルに引き上げ、その後トランジスタＰ１３が
導通状態となりその高レベル状態を保持する（図６
（５））。

【００７９】したがって、ヒステリシス回路４では、短
時間に入力レベル変化に応答して反転動作をし、反転信
号Ａｏを出力することができる（図６（６））。

【００８０】本第３実施形態では、受信端Ａｒｐ、Ａｒ
ｎ間を接続する抵抗Ｒ１の値を大きくすることによりＤ
Ｃ電流を低減できる。また、ＤＣ電流を小さくできるの
で、入力回路３を大きなトランジスタで構成でき、駆動
速度をさらに高めることができる。

【００８１】次に、図７は、本発明の第４実勢形態に係
る配線路の駆動受信方式の構成を示す。本第４実施形態
は、請求項４に対応する。なお、本第４実施形態は、第
２実施形態の変更例であるので、符号は便宜上同一にし
てある。

【００８２】本第４実施形態では、第１実施形態に対す
る第３実施形態と同様に、第２実施形態において、駆動
端側の出力回路２及び反転回路５をｐ型トランジスタＰ
１，Ｐ２、Ｐ１４と、ｎ型トランジスタＮ１，Ｎ２，Ｎ
２４とに分離して２つの駆動端Ａｄｐ，Ａｄｎを設けて
ある。

【００８３】同様に、受信端側の入力系をｐ型トランジ
スタＰ１５、Ｐ１２と、ｎ型トランジスタＮ２５，Ｎ２
２とに分離して２つの受信端Ａｒｐ，Ａｒｎを設けてあ
る。そして、長配線路を２系統設け、一方の長配線路で
トランジスタＰ２，Ｐ１４のソース（駆動端Ａｄｐ）と
トランジスタＮ２５のベース（受信端Ａｒｎ）・ソ−ス
及びトランジスタＮ２２のベースとを接続し、他方の長
配線路でトランジスタＮ１，Ｎ２４のソース（駆動端Ａ
ｄｎ）とトランジスタＰ１５のベース（受信端Ａｒｐ）
・ドレイン及びトランジスタＰ１２のベースとを接続し
てある。２つの受信端Ａｒｐ，Ａｒｎ間は、抵抗Ｒ１で
接続される。そして、トランジスタＰ１２のソースとト
ランジスタＮ２２のドレインを共通に反転回路Ｇ２の入
力端に接続してある。

【００８４】動作は、第３実施形態と第２実施形態の動
作から推測できるので、説明を割愛する。本第４実施形
態でも、第３実施形態と同様に、ＤＣ電流を低減でき、
速度を向上させることができる。

【００８５】次に、図８は、本発明の第５実勢形態に係
る配線路の駆動受信方式の構成を示す。本第５実施形態
は、請求項５に対応する。

【００８６】本第５実施形態では、駆動回路は、通常の
反転回路（インバータ）７で構される。即ち、反転回路
７は、ｐ型トランジスタＰ１６とｎ型トランジスタＮ２
６とで構成される。トランジスタＰ１６は、ドレインが
電源（電圧Vcc）に接続され、トランジスタＮ２６は、
ソースがアース（ＧＮＤ）に接続される。そして、トラ
ンジスタＰ１６とトランジスタＮ２６のベースが共通に
接続され、入力信号Ａｉが印加される入力端を構成して
いる。また、トランジスタＰ１６のソースとトランジス
タＮ２６のドレインが共通に長配線路の駆動端Ａｉｄに
接続される。

【００８７】受信回路は、第３実施形態（図５）の受信
回路で構成してある。そして、長配線路の受信端Ａｒと
トランジスタＰ１１，Ｐ１２のベース（受信端Ａｒｐ）
とをコンデンサＣ１を介して接続し、また受信端Ａｒと
トランジスタＮ２１，Ｎ２２のベース（受信端Ａｒｎ）
とをコンデンサＣ２を介して接続してある。

【００８８】以下、本第５実施形態の動作を図８、図９
を参照して説明する。なお、図９は、第５実施形態の動
作タイムチャートである。

【００８９】図において、反転回路７は、入力信号Ａｉ
（図９（１））が、高レベルにあるときは、トランジス
タＮ２６が導通状態となり、低レベルにあるときは、ト
ランジスタＰ１６が導通状態となることにより、長配線
路の駆動端Ａｉｄを入力信号Ａｉを反転したレベルに駆
動する。

【００９０】長配線路の受信端Ａｒには、駆動端Ａｉｄ
の信号変化が遅延して伝達されるので、受信端Ａｒでの
信号は、図９（２）に示すように、傾斜して立ち上が
り、立ち下がる波形となる。受信端Ａｒのレベルが、高
レベル、低レベルに向かって変化すると、その変化がコ
ンデンサＣ１，Ｃ２を介して受信回路の受信端Ａｒｐ、
Ａｒｎに伝達される。

【００９１】受信回路の入力回路３では、受信端Ａｒ
ｐ、Ａｒｎのレベル変化がない定常時では、トランジス
タＰ１１が受信端Ａｒｐのレベルを電源電圧Vccから閾
値Ｖｔｐ分を引いたレベルに保持し、トランジスタＮ２
１が受信端Ａｒｎのレベルを閾値Ｖｔｎ分だけＧＮＤレ
ベルから持ち上げて保持している（図９（３）
（４））。

【００９２】そして、受信端Ａｒのレベルが高レベルに
向かって変化すると、受信端ＡｒｐのレベルがVcc−Vtp
から高レベルに向かって変化し、また、受信端Ａｒｎの
レベルが閾値Ｖｔｎから高レベルに向かって変化する
が、この変化に対し、トランジスタＮ２１が導通状態と
なり、高レベルへの変化幅を抑制する（図９（４））。
ヒステリシス回路４では、トランジスタＮ２２が速やか
に導通状態となり、反転回路Ｇ１の入力レベルを低レベ
ルに引き下げ、その後トランジスタＮ２３が導通状態と
なりその低レベル状態を保持する（図９（５））。

【００９３】その後、受信端Ａｒのレベルが低レベルに
向かって変化すると、受信端ＡｒｐのレベルがVcc−Vtp
から低レベルに向かって変化し、また、受信端Ａｒｎの
レベルが閾値Ｖｔｎから低レベルに向かって変化する
が、この変化に対し、今度はトランジスタＰ１１が導通
状態となり、低レベルへの変化幅を抑制する（図９
（３））。

【００９４】ヒステリシス回路４では、トランジスタＰ
１２が速やかに導通状態となり、反転回路Ｇ１の入力レ
ベルを高レベルに引き上げ、その後トランジスタＰ１３
が導通状態となりその高レベル状態を保持する（図９
（５））。

【００９５】したがって、ヒステリシス回路４では、短
時間に入力レベル変化に応答して反転動作をし、反転信
号Ａｏを出力することができる（図９（６））。

【００９６】次に、図１０は、本発明の第６実勢形態に
係る配線路の駆動受信方式の構成を示す。本第６実施形
態は、請求項６に対応する。

【００９７】本第６実施形態では、駆動回路は、第５実
施形態と同様に、通常の反転回路（インバータ）７で構
成される。受信回路は、第１実施形態（図１）の受信回
路で構成してある。そして、長配線路の受信端Ａｒと受
信回路の受信端（入力回路３の入力端）Ａｒｂとをコン
デンサＣ３を介して接続してある。

【００９８】以下、本第６実施形態の動作を図１０、図
１１を参照して説明する。なお、図１１は、第６実施形
態の動作タイムチャートである。

【００９９】図において、長配線路の受信端Ａｒには、
駆動端Ａｉｄの信号変化が遅延して伝達されるので、受
信端Ａｒでの信号は、図１１（２）に示すように、傾斜
して立ち上がり、立ち下がる波形となる。受信端Ａｒの
レベルが、高レベル、低レベルに向かって変化すると、
その変化がコンデンサＣ３を介して受信回路の受信端Ａ
ｒｂに伝達される。

【０１００】受信回路の入力回路３では、受信端Ａｒｂ
のレベル変化がない定常時では、受信端Ａｒｂのレベル
を、前述したようにヒステリシス回路４のヒステリシス
値である電圧ViＨと電圧ViLの中間のレベルに保持して
いる（図１１（３））。

【０１０１】そして、受信端Ａｒのレベルが高レベルに
向かって変化すると、受信端Ａｒｂのレベルが電圧ViＨ
と電圧ViLの中間のレベルから高レベルに向かって変化
するが、この変化に対し、トランジスタＮ２１が導通状
態となり、高レベルへの変化幅を抑制する（図９
（４））。ヒステリシス回路４では、トランジスタＮ２
２が電圧ViＨで速やかに導通状態となり、反転回路Ｇ１
の入力レベルを低レベルＡｈに引き下げ（図１１
（４））、その後トランジスタＮ２３が導通状態となり
その低レベル状態を保持する。

【０１０２】その後、受信端Ａｒのレベルが低レベルに
向かって変化すると、受信端Ａｒｂのレベルが電圧ViＨ
と電圧ViLの中間のレベルから低レベルに向かって変化
するが、この変化に対し、今度はトランジスタＰ１１が
導通状態となり、低レベルへの変化幅を抑制する（図１
１（３））。ヒステリシス回路４では、トランジスタＰ
１２が電圧ViLで速やかに導通状態となり、反転回路Ｇ
１の入力レベルＡｈを高レベルに引き上げ（図１１
（４））、その後トランジスタＰ１３が導通状態となり
その高レベル状態を保持する。

【０１０３】したがって、ヒステリシス回路４では、短
時間に入力レベル変化に応答して反転動作をし、反転信
号Ａｏを出力することができる（図１１（５））。

【０１０４】次に、図１２は、本発明の第７実勢形態に
係る配線路の駆動受信方式の構成を示す。本第７実施形
態は、請求項７に対応する。

【０１０５】本第７施形態では、駆動回路は、第５、第
６の実施形態と同様に、通常の反転回路（インバータ）
７で構成される。受信回路は、反転回路（インバータ）
８、Ｇ３と遅延回路９とで構成してある。

【０１０６】反転回路Ｇ３は、入力端が受信端Ａｒに接
続され、出力端が遅延回路９の入力端に接続される。遅
延回路９は、図示例では、３個であるが、一般には奇数
個の反転回路（インバータ）を直列接続して構成され
る。

【０１０７】反転回路８は、オン抵抗の大きいｐ型トラ
ンジスタＰ１７とｎ型トランジスタＮ２７とで構成され
る。トランジスタＰ１７は、ドレインが電源（電圧Vc
c）に接続され、トランジスタＮ２７は、ソースがアー
ス（ＧＮＤ）に接続される。そして、トランジスタＰ１
７のソースとトランジスタＮ２７のドレインが共通に長
配線路の受信端Ａｒに接続される。また、トランジスタ
Ｐ１６とトランジスタＮ２６のベースは、それぞれ遅延
回路９の出力端に接続される。

【０１０８】以下、図１２，図１３を参照して第７実施
形態の動作を説明する。なお、図１３は、第７実施形態
の動作タイムチャートである。

【０１０９】図において、受信回路では、受信端Ａｒの
レベル変化が反転回路Ｇ３を介した遅延回路９で遅延さ
れ、そのレベル変化と同相の遅延信号Ａｂが反転回路８
の入力信号となる。反転回路８は、ある抵抗値で導通状
態となり、受信端Ａｒのレベルを逆向きに引き込む動作
をする。

【０１１０】受信端Ａｒが高レベルに変化すると、反転
回路Ｇ３は、受信端レベルがある動作電圧Ｖｐを超えた
時点で出力を高レベルから低レベルに立ち下げ（図１３
（３））、遅延回路９に信号変化を伝達する。

【０１１１】遅延回路９は、入力した信号変化を所定量
遅延し高レベルの反転信号Ａｂを出力する（図１３
（４））。これにより、トランジスタＰ１７がオフし、
トランジスタＮ２７がある抵抗値で導通状態となり、受
信端Ａｒのレベルを低レベル側へ引き込む。

【０１１２】このとき、遅延回路９が高レベルの遅延信
号Ａｂ（図１３（４））を出力するまでの間、トランジ
スタＰ１７がある抵抗値で導通状態となっているので、
受信端Ａｒが高レベルに変化するこのタイミングでは、
受信端Ａｒのレベルは、電源電圧Vccに引かれて早々と
電源電圧Vccのレベルになる。したがって、反転回路Ｇ
３は、迅速に出力を低レベルにする。

【０１１３】そして、受信端Ａｒのレベルは、図１３
（２）に示すように、遅延回路９での遅延時間の間は、
高レベル（電圧Vcc）に早々と到達しその状態を保持
し、遅延時間の経過とともに、高レベル（電圧Vcc）か
ら少し低下し、次の信号変化までその状態を維持する。
この低下したレベルは、反転回路Ｇ３の動作電圧Ｖｐよ
りも高いレベルとなるようにしてある。

【０１１４】また、受信端Ａｒが低レベルに変化する
と、反転回路Ｇ３は、受信端レベルがある動作電圧Ｖｐ
を過ぎた時点で出力を低レベルから高レベルに立ち上げ
（図１３（３））、遅延回路９に信号変化を伝達する。
このとき、遅延回路９が低レベルの遅延信号Ａｂ（図１
３（４））を出力するまでの間、トランジスタＮ２７が
ある抵抗値で導通状態となっているので、受信端Ａｒが
低レベルに変化するこのタイミングでは、受信端Ａｒの
レベルは、ＧＮＤ電位に引かれて早々とＧＮＤ電位にな
る。したがって、反転回路Ｇ３は、迅速に出力を高レベ
ルにする。

【０１１５】受信端Ａｒのレベルは、図１３（２）に示
すように、遅延回路９が低レベルの遅延信号Ａｂ（図１
３（４））を出力するまでの間、トランジスタＮ２７に
より低レベル（ＧＮＤ）を維持する。そして、遅延回路
９が低レベルの遅延信号Ａｂ（図１３（４））を出力す
ると、トランジスタＮ２７がオフし、今度はトランジス
タＰ１７がある抵抗値で導通状態となり、受信端Ａｒの
レベルを高レベル（電圧Vcc）側に引き上げる動作をす
る。受信端Ａｒのレベルは、図１３（２）に示すよう
に、ＧＮＤ電位から少し高くなった動作電圧Ｖｐ以下の
所定値で安定しその状態を維持する。

【０１１６】なお、図１４は、本発明の第８実勢形態に
係る配線路の駆動受信方式の構成を示す。本第８実勢形
態は、請求項８に対応する。図１４に示すように、図１
２の受信回路において、反転回路Ｇ３に代えてヒステリ
シス回路４を設けることもできる。同様の動作が得られ
る。

【０１１７】次に、図１５は、本発明の第９実勢形態に
係る配線路の駆動受信方式の構成を示す。本第９実勢形
態は、請求項９に対応する。

【０１１８】本第９実勢形態では、第７実施形態（図１
２）において、反転回路８に定電流回路（Ｐ１８，Ｎ２
８）を設けたものである。トランジスタＰ１８は、ドレ
インが電源（電圧Vcc）に接続され、ゲートとソースが
トランジスタＰ１７のゲートに接続される。また、トラ
ンジスタＮ２８は、ソースがアース（ＧＮＤ）に接続さ
れ、ゲートとドレインがトランジスタＮ２７のゲートに
接続される。なお、遅延回路９の出力端とトランジスタ
Ｐ１７，Ｎ２７のゲート間には、所定値の抵抗Ｒ３を挿
入してある。

【０１１９】以下、本第９実勢形態の動作を図１５，図
１６を参照して説明する。なお、図１６は、第９実施形
態の動作タイムチャートである。

【０１２０】基本動作は、第７実施形態（図１２）と同
様である。本第９実施形態では、遅延回路９の出力Ａｂ
が低レベルのときは、トランジスタＰ１８が導通状態と
なり、トランジスタＰ１７のゲート電位ＡｂｐをVcc−
Ｖｔｐに抑制する（図１６（５））。また、遅延回路９
の出力Ａｂが高レベルのときは、トランジスタＮ２８が
導通状態となり、トランジスタＮ２７のゲート電位Ａｂ
ｎをＶｔｎに抑制する。

【０１２１】したがって、本第９実施形態によれば、受
信端Ａｒのレベル変化を早めることができる。なお、上
記第８実施形態においても、反転回路８に同様の定電流
回路を設けることができる。

【０１２２】次に、図１７は、本発明の第１０実勢形態
に係る配線路の駆動受信方式の構成を示す。本第１０実
勢形態は、請求項１０に対応する。

【０１２３】本第１０実勢形態では、第７実施形態（図
１２）において、受信回路の反転回路Ｇ３を反転回路８
の入力段に前置し、ヒステリシス特性の電圧ViHと電圧V
iLの関係を、ViH＜ViLとしたものである。なお、遅延回
路１０は、偶数個の反転回路を直列に接続し、入力と同
相の信号を出力するようにしてある。

【０１２４】以下、本第１０実勢形態の動作を図１７、
図１８を参照して説明する。なお、図１８は、第１０実
施形態の動作タイムチャートである。

【０１２５】受信端Ａｒが低レベルから高レベルへ変化
すると（図１８（２））、反転回路Ｇ４により、遅延回
路１０の入力レベルが低レベルになる。遅延回路１０の
遅延期間では出力Ａｂは低レベルであるので、トランジ
スタＰ１７が導通状態にあり、出力Ａｏは、高レベル
（Vcc）に引き込まれているが、反転回路Ｇ４の出力レ
ベルの低下に伴い低レベル（ＧＮＤ）に引き込まれる
（図１８（３））。

【０１２６】この過程では、電圧ViHは、ＧＮＤレベル
の近くにあるので、受信端Ａｒが低レベル（ＧＮＤ）か
ら高レベルへ変化すると、早々と電圧ViHを通過するこ
とになり（図１８（２））、出力Ａｏは、急速に高レベ
ルから低レベルへ反転する。そして、遅延回路１０が出
力Ａｂを高レベルになると、トランジスタＮ２７が導通
状態になり、出力Ａｏは、低レベルで安定する。

【０１２７】遅延回路１０が出力Ａｂを高レベルにして
いる期間内に、受信端Ａｒが高レベルから低レベルへ変
化すると（図１８（２））、反転回路Ｇ４により、遅延
回路１０の入力レベルが高レベルになる。これに伴い、
出力Ａｏは、低レベルから高レベル（Vcc）へ立ち上が
る。

【０１２８】この過程では、電圧ViLは、Vccレベルの近
くにあるので、受信端Ａｒが高レベルから低レベルへ変
化すると、早々と電圧ViLを通過することになり（図１
８（２））、出力Ａｏは、急速に低レベルから高レベル
へ反転する。そして、遅延回路１０が出力Ａｂを低レベ
ルにすると、トランジスタＰ１７が導通状態になり、出
力Ａｏは、高レベルで安定する。

【０１２９】次に、図１９は、本発明の第１１実勢形態
に係る配線路の駆動受信方式の構成を示す。本第１１実
勢形態は、請求項１１に対応する。本第１１実施形態で
は、第１０実施形態（図１７）において、反転回路Ｇ４
の出力段と遅延回路との間に、ヒステリシス回路４を設
けたものである。なお、遅延回路は、第１０実施形態
（図１７）の遅延回路１０ではなく、第９実施形態（図
１５）の遅延回路９のように入力を反転出力する回路で
ある。

【０１３０】動作は、第１０実施形態（図１７）や第１
実施形態（図１）等から推測できるので説明を省略する
が、本第１１実勢形態によれば、反転回路８は、第２実
施形態（図３）の入力回路６よりも小さい抵抗値で、受
信端のレベルをVcc、ＧＮＤに引き込むことができる。

【０１３１】次に、図２０は、受信回路で用いるヒステ
リシス回路の他の構成例である。図２０において、２個
のｐ型トランジスタＰ１８，Ｐ１９のゲートと、２個の
ｎ型トランジスタＮ２８，Ｎ２９のゲートとは、共通に
接続され、受信端を構成している。

【０１３２】トランジスタＰ１８は，ドレインが電源
（電圧Vcc）に接続され、ソースがトランジスタＰ１
９、Ｐ２０のドレインに接続される。トランジスタＰ１
９は，ソースが遅延回路１１の入力端とトランジスタＮ
２８のドレインとに接続される。

【０１３３】トランジスタＮ２８は、ソースがトランジ
スタＮ２９のドレインとトランジスタＮ３０のソースと
に接続される。トランジスタＮ２９、Ｐ３０のソースは
アース（ＧＮＤ）に接続され、トランジスタＮ３０のド
レインは電源（Vcc）に接続される。トランジスタＰ２
０とトランジスタＮ３０は、ベースが共通に遅延回路１
１の出力端に接続される。

【０１３４】以下、このヒステリシス回路の動作を図２
０，図２１を参照して説明する。なお、図２１は、ヒス
テリシス特性図である。

【０１３５】図において、入力端への印加電圧Ｖｉが、
高レベルのときは、２個の直列トランジスタＮ２８，Ｎ
２９が導通状態で、２個の直列トランジスタＰ１８，Ｎ
１９が非導通状態であるので、出力Ｖｏは０Ｖである。
この出力Ｖｏは、遅延回路１１で所定の遅延を受けてト
ランジスタＰ２０、Ｎ３０のベースに印加される。これ
により、抵抗の高いトランジスタＰ２０が導通状態とな
り、トランジスタＮ３０は非導通状態のままである。

【０１３６】次に、印加電圧Ｖｉが低レベルへ変化する
と、トランジスタＰ２０が、トランジスタＰ１８、Ｐ１
９の直列接続端Ｍｐをアースに引いているので、まず、
トランジスタＰ１８が導通状態になる。そして、印加電
圧Ｖｉがさらに低下してくると、トランジスタＰ１８の
オン抵抗が小さくなり直列接続端Ｍｐのレベルが高くな
ってくる。

【０１３７】そうすると、トランジスタＰ１９も導通状
態となってくる。印加電圧Ｖｉがさらに低下してくる
と、２個の直列トランジスタＮ２８，Ｎ２９のオン抵抗
が高くなりトランジスタＰ１９のオン抵抗が低下し、出
力Ｖｏが上昇してくる。この出力Ｖｏが遅延回路１１の
入力レベル以上になると、遅延回路１１の出力は高レベ
ルになり、トランジスタＰ２０が非導通状態、トランジ
スタＮ３０が導通状態となる。出力Ｖｏは、Vccのレベ
ルになる。このように、トランジスタＰ１９がなかなか
導通しないために、ViLが低くなる。

【０１３８】印加電圧Ｖｉが０Ｖから高くなると、トラ
ンジスタＮ２８，Ｎ２９が上記動作を行い、トランジス
タＮ３０が導通状態にあるためにトランジスタＮ２８，
Ｎ２９がなかなか導通状態にならず、ViHが高くなる。

【０１３９】なお、このヒステリシス回路を、第１実施
形態（図１）、第３実施形態（図５）、第４実施形態
（図８）、第６実施形態（図１０）等で用いる場合に
は、遅延回路１１は無くとも良い。また、第１１実施形
態（図１９）で用いる場合は、ある程度の遅れ時間が必
要となる。

【０１４０】次に、図２２は、駆動回路で用いる出力回
路の他の構成例である。この出力回路は、第１実施形態
（図１）、第２実施形態（図３）、第３実施形態（図
５）の駆動回路の出力回路２において、トランジスタＰ
１、Ｎ２のソースとドレイン間に、抵抗Ｒ４をそれぞれ
設けたものであり、同様に動作する。

【０１４１】なお、本実施形態は、受信レベルの変化幅
を極力抑制して高速化を図るものであるので、ノイズと
の関係が問題となる。この問題に対しては、隣接信号線
との間隔を広げる、平行に走る距離を短くする、ＧＮＤ
線を隣接線との間に設けシールドする、などの措置を採
るようにしている。

【０１４２】

【発明の効果】以上説明したように、請求項１乃至請求
項４に記載の発明では、駆動回路は、入力信号が変化し
たある期間だけ配線路を強く駆動し、変化のない期間は
配線路の電位を受信回路の入力レベル近くに保持する。
したがって、駆動回路が配線路を少し駆動するだけで、
受信回路は入力レベルの変化を受信できるので、配線路
の遅れの影響を少なくできる。

【０１４３】請求項５、６に記載の発明では、配線路と
受信回路とを容量結合したので、駆動回路は簡単な反転
回路で構成できる。したがって、複数の入力回路への配
線が枝別れしていても、それが駆動回路の近くであれば
そのままの反転回路を使用できる。

【０１４４】請求項７乃至請求項１１に記載の発明で
は、受信回路の入力振幅を抑制し、同時に変化速度を速
くしたので、受信速度の高速化が図れる。

【図面の簡単な説明】

【図１】本発明の第１実勢形態に係る配線路の駆動受信
方式の構成図である。

【図２】第１実施形態の動作タイムチャートである。

【図３】本発明の第２実勢形態に係る配線路の駆動受信
方式の構成図である。

【図４】第２実施形態の動作タイムチャートである。

【図５】本発明の第３実勢形態に係る配線路の駆動受信
方式の構成図である。

【図６】第３実施形態の動作タイムチャートである。

【図７】本発明の第４実勢形態に係る配線路の駆動受信
方式の構成図である。

【図８】本発明の第５実勢形態に係る配線路の駆動受信
方式の構成図である。

【図９】第５実施形態の動作タイムチャートである。

【図１０】本発明の第６実勢形態に係る配線路の駆動受
信方式の構成図である。

【図１１】第６実施形態の動作タイムチャートである。

【図１２】本発明の第７実勢形態に係る配線路の駆動受
信方式の構成図である。

【図１３】第７実施形態の動作タイムチャートである。

【図１４】本発明の第８実勢形態に係る配線路の駆動受
信方式の構成図である。

【図１５】本発明の第９実勢形態に係る配線路の駆動受
信方式の構成図である。

【図１６】第９実施形態の動作タイムチャートである。

【図１７】本発明の第１０実勢形態に係る配線路の駆動
受信方式の構成図である。

【図１８】第１０実施形態の動作タイムチャートであ
る。

【図１９】本発明の第１１実勢形態に係る配線路の駆動
受信方式の構成図である。

【図２０】受信回路で用いるヒステリシス回路の他の構
成例である。

【図２１】ヒステリシス特性図である。

【図２２】駆動回路で用いる出力回路の他の構成例であ
る。

【符号の説明】

１，９，１０，１１ 遅延回路 ２ 出力回路 ３，６ 入力回路 ４ ヒステリシス回路 ５，７，８ 反転回路（インバータ） Ｇ１，Ｇ２，Ｇ３，Ｇ４ 反転回路（インバータ） Ｐ１，Ｐ２、Ｐ１１〜Ｐ２０ ｐ型トランジスタ Ｎ１，Ｎ２、Ｎ２１〜Ｎ３０ ｎ型トランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA01 AA04 AA39 BB02 CC05 DD13 DD28 DD51 EE07 EE11 EE13 FF08 FF09 GG12 KK00 5K029 AA11 DD04 GG07 HH01 JJ08 LL08 LL11

Claims (11)

【特許請求の範囲】
1. 【請求項１】 配線路の駆動端側が、入力信号を遅延し
   反転した信号を出力する遅延回路と、 前記入力信号と前記遅延回路の出力とに基づき、前記遅
   延回路の遅延期間内における前記入力信号のレベル変化
   に応答して前記配線路の駆動端をその入力信号の反転レ
   ベルで駆動し、前記遅延期間経過後から次の遅延期間開
   始時までの所定期間、前記配線路の駆動端を高インピー
   ダンスに保持する出力回路とを備え、 前記配線路の受信端側が、 前記配線路の駆動端が高インピーダンスである期間にお
   ける受信端レベルを第１レベルに保持し、前記配線路の
   駆動端のレベル変化に応じて当該受信端レベル変化を逆
   向きに誘導する入力回路と、 前記入力回路が操作する受信端レベルが高レベルに向か
   って変化するとき前記第１レベルと電源電圧の間の第２
   レベルで低レベルを出力し、前記受信端レベルが低レベ
   ルに向かって変化するとき前記第１レベルとアース電位
   の間の第３レベルで高レベルを出力するヒステリシス回
   路とを備えることを特徴とする配線路の駆動受信方式。
2. 【請求項２】 配線路の駆動端側が、 入力信号を遅延し反転した信号を出力する遅延回路と、 前記入力信号と前記遅延回路の出力とに基づき、前記遅
   延回路の遅延期間における前記入力信号のレベル変化に
   応答して前記配線路の駆動端をその入力信号の反転レベ
   ルで駆動し、前記遅延期間経過後から次の遅延期間開始
   時までの所定期間、前記配線路の駆動端を高インピーダ
   ンスに保持する出力回路と、 前記配線路の駆動端の駆動レベルを前記入力信号のレベ
   ルを反転したレベルに誘導する反転回路とを備え、 前記配線路の受信端側が、 前記受信端レベルが所定レベルから一方のレベルに変化
   するときその受信端レベルを他方のレベルに向けて誘導
   する入力回路と、 前記入力回路が操作する配線路の受信端の受信レベルを
   反転して出力する反転回路とを備えることを特徴とする
   配線路の駆動受信方式。
3. 【請求項３】 配線路として、第１の配線路と第２の配
   線路とを設けるととともに、 配線路の駆動端側が、 入力信号を遅延し反転した信号を出力する遅延回路と、 前記入力信号と前記遅延回路の出力とに基づき、前記遅
   延回路の遅延期間内における前記入力信号が低レベルに
   変化するとき前記第１の配線路の駆動端を高レベルで駆
   動し、前記入力信号が高レベルに変化するとき前記第２
   の配線路の駆動端を低レベルで駆動し、前記遅延期間経
   過後から次の遅延期間開始時までの所定期間、前記第１
   及び第２の配線路の駆動端を高インピーダンスに保持す
   る出力回路とを備え、 前記配線路の受信端が、 前記第１及び第２の配線路の駆動端が高インピーダンス
   である期間における前記第１及び第２の配線路の受信端
   レベルを第１レベルに保持し、前記第１の配線路の駆動
   端が高レベルに変化するとき当該受信端レベルを低レベ
   ルに誘導し、前記第２の配線路の駆動端が低レベルに変
   化するとき当該受信端レベルを高レベルに誘導する入力
   回路と、 前記入力回路が操作する第２の配線路の受信端レベルが
   前記高レベルに向かって変化するとき前記第１レベルと
   電源電圧の間の第２レベルで低レベルを出力し、前記入
   力回路が操作する第１の配線路の受信端レベルが低レベ
   ルに向かって変化するとき前記第１レベルとアース電位
   の間の第３レベルで高レベルを出力するヒステリシス回
   路とを備えることを特徴とする配線路の駆動受信方式。
4. 【請求項４】 配線路として、第１の配線路と第２の配
   線路とを設けるととともに、 配線路の駆動端側が、 入力信号を遅延し反転した信号を出力する遅延回路と、 前記入力信号と前記遅延回路の出力とに基づき、前記遅
   延回路の遅延期間内における前記入力信号が低レベルに
   変化するとき前記第１の配線路の駆動端を高レベルで駆
   動し、前記入力信号が高レベルに変化するとき前記第２
   の配線路の駆動端を低レベルで駆動し、前記遅延期間経
   過後から次の遅延期間開始時までの所定期間、前記第１
   及び第２の配線路の駆動端を高インピーダンスに保持す
   る出力回路と、 前記入力信号が低レベルに変化するとき前記第１の配線
   路の駆動端を高レベルに誘導し、前記入力信号が高レベ
   ルに変化するとき前記第２の配線路の駆動端を低レベル
   で誘導する反転回路とを備え、 前記配線路の受信端側が、 前記第１の配線路の駆動端が高レベルに変化するとき当
   該受信端レベルを低レベルに誘導し、前記第２の配線路
   の駆動端が低レベルに変化するとき当該受信端レベルを
   高レベルに誘導する入力回路と、 前記入力回路が操作する配線路の受信端の受信レベルを
   反転して出力する反転回路とを備えることを特徴とする
   配線路の駆動受信方式。
5. 【請求項５】 配線路の駆動端側が、 前記配線路の駆動端の駆動レベルを前記入力信号のレベ
   ルを反転したレベルに誘導する反転回路を備え、 前記配線路の受信端側が、 前記受信端のレベルが一方のレベルに変化するのを検出
   する第１コンデンサ及び前記受信端のレベルが他方のレ
   ベルに変化するのを検出する第２コンデンサと、 前記第１コンデンサの信号検出に応答して当該第１コン
   デンサの検出出力端を他方のレベルに誘導し、前記第２
   コンデンサの信号検出に応答して当該第２コンデンサの
   検出出力端を一方のレベルに誘導する入力回路と、 前記入力回路が操作する第１コンデンサの検出出力端が
   高レベルに向かって変化するとき電源電圧以下の第１レ
   ベルで低レベルを出力し、前記入力回路が操作する第２
   コンデンサの検出出力端が低レベルに向かって変化する
   ときアース電位よりも高い第２レベルで高レベルを出力
   するヒステリシス回路とを備えることを特徴とする配線
   路の駆動受信方式。
6. 【請求項６】 配線路の駆動端側が、 前記配線路の駆動端の駆動レベルを前記入力信号のレベ
   ルを反転したレベルに誘導する反転回路を備え、 前記配線路の受信端側が、 前記受信端のレベル変化を検出するコンデンサと、 前記コンデンサが、前記受信端のレベルが一方のレベル
   に変化するのを検出するのに応答して当該コンデンサの
   検出出力端を他方のレベルに誘導し、前記受信端のレベ
   ルが他方のレベルに変化するのを検出するのに応答して
   当該コンデンサの検出出力端を一方のレベルに誘導する
   入力回路と、 前記入力回路が操作するコンデンサの検出出力端が高レ
   ベルに向かって変化するとき電源電圧以下の第１レベル
   で低レベルを出力し、前記入力回路が操作するコンデン
   サの検出出力端が低レベルに向かって変化するときアー
   ス電位よりも高い第２レベルで高レベルを出力するヒス
   テリシス回路とを備えることを特徴とする配線路の駆動
   受信方式。
7. 【請求項７】 配線路の駆動端側が、 前記配線路の駆動端の駆動レベルを前記入力信号のレベ
   ルを反転したレベルに誘導する反転回路を備え、 前記配線路の受信端側が、 前記配線路の受信端の受信レベルを反転して出力する第
   １反転回路と、 前記第１反転回路の出力信号を遅延し逆相の信号を出力
   する遅延回路と、 前記遅延回路の出力信号を受けて、当該出力信号が高レ
   ベルに向かって変化するとき前記第１反転回路が操作す
   る配線路の受信端の受信レベルをアース電位に向かって
   誘導し、当該出力信号が低レベルに向かって変化すると
   き前記第１反転回路が操作する配線路の受信端の受信レ
   ベルを電源電圧に向かって誘導する第２反転回路とを備
   えることを特徴とする配線路の駆動受信方式。
8. 【請求項８】 請求項７に記載の配線路の駆動受信方式
   において、 前記配線路の受信端側が、前記第１反転回路に代えて、 前記受信端レベルが高レベルに向かって変化するとき電
   源電圧以下の第１レベルで低レベルを出力し、前記受信
   端レベルが低レベルに向かって変化するときアース電位
   よりも高い第２レベルで高レベルを出力するヒステリシ
   ス回路を備えることを特徴とする配線路の駆動受信方
   式。
9. 【請求項９】 請求項７または請求項８に記載の配線路
   の駆動受信方式において、 前記配線路の受信端における前記第２反転回路は、定電
   流回路を備えることを特徴とする配線路の駆動受信方
   式。
10. 【請求項１０】 配線路の駆動端側が、 前記配線路の駆動端の駆動レベルを前記入力信号のレベ
    ルを反転したレベルに誘導する反転回路を備え、 前記配線路の受信端側が、 前記配線路の受信端の受信レベルを反転して出力する第
    １反転回路と、 前記第１反転回路の出力信号を遅延し同相の信号を出力
    する遅延回路と、 前記遅延回路の出力信号を受けて、当該出力信号が高レ
    ベルに向かって変化するとき前記第１反転回路の出力レ
    ベルをアース電位に向かって誘導し、当該出力信号が低
    レベルに向かって変化するとき前記第１反転回路の出力
    レベルを電源電圧に向かって誘導する第２反転回路とを
    備えることを特徴とする配線路の駆動受信方式。
11. 【請求項１１】 配線路の駆動端側が、 前記配線路の駆動端の駆動レベルを前記入力信号のレベ
    ルを反転したレベルに誘導する反転回路を備え、 前記配線路の受信端側が、 前記配線路の受信端の受信レベルを反転して出力する第
    １反転回路と、 前記第１反転回路の出力信号が高レベルに向かって変化
    するとき電源電圧以下の第１レベルで低レベルを出力
    し、前記第１反転回路の出力信号が低レベルに向かって
    変化するときアース電位よりも高い第２レベルで高レベ
    ルを出力するヒステリシス回路と、前記ヒステリシス回
    路出力信号を遅延し反転して出力する遅延回路と、 前記遅延回路の出力信号を受けて、当該出力信号が高レ
    ベルに向かって変化するとき前記第１反転回路の出力レ
    ベルをアース電位に向かって誘導し、当該出力信号が低
    レベルに向かって変化するとき前記第１反転回路の出力
    レベルを電源電圧に向かって誘導する第２反転回路とを
    備えることを特徴とする配線路の駆動受信方式。