JP2000332160A - Cavity-down semiconductor package - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明はキャビティダウン
型半導体パッケージに関し、特に設計が容易なキャビテ
ィダウン型半導体パッケージに関する。The present invention relates to a cavity-down type semiconductor package, and more particularly to a cavity-down type semiconductor package which is easy to design.
【0002】[0002]
【従来の技術】半導体用パッケージには種々の形態があ
るが、近年、小型・薄型化、多端子化、高密度化、低コ
スト化などの要求から、PBGA(プラスチックボール
グリッドアレイ)が多く使用されている。2. Description of the Related Art PBGA (plastic ball grid array) is often used due to demands for miniaturization, thinning, multi-terminals, high density, and low cost. Have been.
【0003】図7に示すように、PBGAは、両面にC
u箔(導体層231)を貼ってパターン形成された絶縁
基板(絶縁層221)の中央に、半導体チップ201を
搭載するための半導体チップ搭載部223を備える。そ
の半導体チップ搭載部223の周辺部には、半導体チッ
プ201とワイヤ209で接続を行なうためのボンディ
ングパッド部225が形成されている。As shown in FIG. 7, PBGA has C
A semiconductor chip mounting portion 223 for mounting the semiconductor chip 201 is provided at the center of an insulating substrate (insulating layer 221) on which a u foil (conductor layer 231) is pasted and patterned. A bonding pad portion 225 for connecting the semiconductor chip 201 with the wire 209 is formed around the semiconductor chip mounting portion 223.
【0004】半導体チップ搭載部223の反対の面に
は、PBGAをPCB(プリントサーキットボード)に
接続するための格子状に並んだはんだパッド(はんだボ
ール205が設けられる部分)が形成されている。パッ
ケージの表と裏との導体層231は、めっきされたスル
ーホール(ヴィアホール)217により電気的に接続さ
れている。On a surface opposite to the semiconductor chip mounting portion 223, solder pads (portions on which solder balls 205 are provided) arranged in a grid for connecting the PBGA to a PCB (printed circuit board) are formed. The conductor layers 231 on the front and back of the package are electrically connected by plated through holes (via holes) 217.
【0005】半導体チップ搭載部223、ボンディング
パッド部225、およびはんだパッドを除くPBGAの
表面には、導体パターンを保護するためのはんだレジス
ト膜215が形成されている。半導体チップ201は、
Agペーストなどからなる接着剤によりPBGAにダイ
ボンディングされる。また、半導体チップ201は、ワ
イヤ209によりPBGAの導体パターンに接続され
る。また、半導体チップ201は、モールド樹脂211
により封止される。[0005] A solder resist film 215 for protecting the conductor pattern is formed on the surface of the PBGA excluding the semiconductor chip mounting portion 223, the bonding pad portion 225, and the solder pad. The semiconductor chip 201
Die bonding to the PBGA is performed using an adhesive such as Ag paste. The semiconductor chip 201 is connected to a PBGA conductor pattern by a wire 209. Further, the semiconductor chip 201 includes a molding resin 211.
Sealed.
【0006】このようにして作られたPBGAは、小型
・薄型で多端子、高密度な配線を実現できるという特徴
を有している。[0006] The PBGA thus manufactured has the characteristics that it is small and thin, and can realize multiple terminals and high-density wiring.
【0007】さらに、上述のPBGAの電気的特性を向
上させるため、多層構造としたPBGAも広く使用され
ている。Further, in order to improve the electrical characteristics of the above-mentioned PBGA, a PBGA having a multilayer structure is widely used.
【0008】しかしながら、そのようなPBGAでは、
BTレジン、FR−4といった熱伝導率の比較的悪い材
料を絶縁層に用いているため、放熱性が悪いといった問
題があった。However, in such a PBGA,
Since a material having relatively low thermal conductivity such as BT resin and FR-4 is used for the insulating layer, there is a problem that heat dissipation is poor.
【0009】このような問題を解決するために、特開平
7−321250号公報においては、熱伝導体を備える
玉格子アレイ集積回路パッケージ(積層PBGA)が提
案されている。この玉格子アレイ集積回路パッケージの
構成を、図8に示す。In order to solve such a problem, Japanese Patent Application Laid-Open No. 7-321250 proposes a ball grid array integrated circuit package (stacked PBGA) having a heat conductor. FIG. 8 shows the configuration of this ball grid array integrated circuit package.
【0010】図8を参照して、積層PBGAの半導体チ
ップ実装部には、キャビティ(凹部)Cが設けられる。
配線層(導体層)231aと同じ層にはんだボール20
5が設けられるはんだパッドが形成される。配線層23
1aと反対の側の全面に金属板(放熱板)203が接着
される。このような構造は、キャビティダウン構造と呼
ばれる。Referring to FIG. 8, a cavity (recess) C is provided in the semiconductor chip mounting portion of the laminated PBGA.
The solder balls 20 are formed on the same layer as the wiring layer (conductor layer) 231a.
5 is formed. Wiring layer 23
A metal plate (heat radiating plate) 203 is bonded to the entire surface on the side opposite to 1a. Such a structure is called a cavity down structure.
【0011】半導体チップ201は、配線層231aの
側から露出した金属板203に直接接着されるため、半
導体チップ201の熱は直接金属板203に放熱され
る。よって、より高発熱な半導体チップを搭載すること
ができる。Since the semiconductor chip 201 is directly bonded to the metal plate 203 exposed from the wiring layer 231a, heat of the semiconductor chip 201 is directly radiated to the metal plate 203. Therefore, a semiconductor chip with higher heat generation can be mounted.
【0012】また、配線層231aの下にグランド(G
ND)ベタ層231bを設けることにより、電気特性の
改善が行なわれている(インダクタンス低減、クロスト
ークノイズの低減、特性インピーダンスのコントロール
など)。A ground (G) is provided under the wiring layer 231a.
By providing the ND) solid layer 231b, electric characteristics are improved (reduction of inductance, reduction of crosstalk noise, control of characteristic impedance, etc.).
【0013】配線層231aには、GND用のリングパ
ターンが形成され、半導体チップ201とはワイヤ20
9を介して接続されている。また、GND用のリングパ
ターンとGNDベタ層231bとは、キャビティCの側
面に形成された銅のパターンにより接続される。GND
ベタ層231bは、GND用はんだパッドに対してスル
ーホールにより接続される。このスルーホールは、ドリ
ル加工により形成される。スルーホールの壁面は銅めっ
きされる。A ring pattern for GND is formed on the wiring layer 231a.
9. The GND ring pattern and the GND solid layer 231b are connected by a copper pattern formed on the side surface of the cavity C. GND
The solid layer 231b is connected to the GND solder pad by a through hole. This through hole is formed by drilling. The wall surfaces of the through holes are plated with copper.
【0014】通常、半導体チップ201と配線層231
aとの高さを調整するため、放熱板203とGNDベタ
層231bとの間に金属リング233が積層される。Normally, the semiconductor chip 201 and the wiring layer 231
In order to adjust the height of “a”, a metal ring 233 is stacked between the heat sink 203 and the GND solid layer 231b.
【0015】以上のようにして構成された、熱伝導体
(金属板203)を備える玉格子アレイ集積回路パッケ
ージは、放熱性、電気特性に優れている。The ball grid array integrated circuit package having the heat conductor (metal plate 203) configured as described above has excellent heat dissipation and electrical characteristics.
【0016】[0016]
【発明が解決しようとする課題】しかしながら、従来の
技術における半導体パッケージは以下の問題点を有して
いた。However, the semiconductor package in the prior art has the following problems.
【0017】配線層の上面を半導体チップ上面よりも高
くするために、ビルドアップ配線層間に金属リングなど
を挿入する必要があった(図8)。この場合、金属リン
グの挿入によりさらに積層数が増加することとなり、コ
スト高となっていた。また、上記の方法によりパッケー
ジを形成した場合、金属リングと絶縁樹脂層との間で剥
離が生じる可能性があるため、パッケージの信頼性が低
下するという問題があった。In order to make the upper surface of the wiring layer higher than the upper surface of the semiconductor chip, it was necessary to insert a metal ring or the like between the build-up wiring layers (FIG. 8). In this case, the number of laminations is further increased by inserting the metal ring, and the cost is increased. Further, when a package is formed by the above method, there is a possibility that peeling may occur between the metal ring and the insulating resin layer, so that there has been a problem that the reliability of the package is reduced.
【0018】一方、BTレジンで配線層を形成した場合
は(図8)、絶縁層が厚くなるため、特性インピーダン
スを制御するためには配線幅を大きくする必要があっ
た。また、配線層はサブトラクティブ法(銅張積層板を
出発材料として銅箔を溶解除去する方法)で形成されて
いるため配線幅が大きくなっていた。したがって、これ
らの理由によりパッケージ配線の高密度化を図ることが
できなかった。高密度化の対策として配線層を積層化す
ることが考えられるが、前述と同様にコスト高、信頼性
の点で問題があった。On the other hand, when the wiring layer is formed of BT resin (FIG. 8), the thickness of the insulating layer is increased, so that it is necessary to increase the wiring width in order to control the characteristic impedance. Further, since the wiring layer is formed by a subtractive method (a method of dissolving and removing a copper foil using a copper-clad laminate as a starting material), the wiring width has been increased. Therefore, for these reasons, it has not been possible to increase the density of the package wiring. As a countermeasure for high density, it is conceivable to laminate wiring layers, but there were problems in terms of cost and reliability as described above.
【0019】これらの問題を解決する方法として、絶縁
層の薄膜化、および配線層の微細化がなされたビルドア
ップ法が有効であるが、配線層を多層積層した場合、2
層目以降の信号線がグランドベタ層から離れて、かつ下
層配線層の上側に存在している。したがって、特性イン
ピーダンスの調整のため、また下層配線層とのクロスト
ークを防止するため、グランドベタ層を新たに設ける必
要があった。これは、さらに積層数が増加するため上記
のような問題があった。As a method of solving these problems, a build-up method in which an insulating layer is made thinner and a wiring layer is made finer is effective.
The signal lines on and after the first layer are separated from the ground solid layer and exist above the lower wiring layer. Therefore, in order to adjust the characteristic impedance and to prevent crosstalk with the lower wiring layer, it is necessary to newly provide a solid ground layer. This has the above-mentioned problem because the number of layers further increases.
【0020】また、新たなグランドベタ層を設けない場
合には、上記の場合に比べて、積層数は増加しないが、
特性インピーダンス調整のため2層目以降の信号線幅を
大きくする必要があり、下層配線層とのクロストークを
防止するため、配線の微妙な調整が必要になるなど、配
線設計が複雑であった。When no new solid ground layer is provided, the number of stacked layers does not increase as compared with the above case.
Wiring design was complicated, for example, it was necessary to increase the signal line width of the second and subsequent layers for characteristic impedance adjustment, and fine adjustment of wiring was required to prevent crosstalk with the lower wiring layer. .
【0021】この発明は、上述の問題点を解決すること
ができるキャビティダウン型半導体パッケージを提供す
ることをその目的としている。An object of the present invention is to provide a cavity-down type semiconductor package which can solve the above-mentioned problems.
【0022】[0022]
【課題を解決するための手段】上記目的を達成するため
この発明のある局面に従うと、キャビティダウン型半導
体パッケージは、半導体チップを搭載するための凹部が
形成された金属板と、金属板の上に形成される絶縁層と
を備え、絶縁層の上に1層の配線層が形成されているこ
とを特徴とする。According to one aspect of the present invention, there is provided a cavity-down type semiconductor package comprising: a metal plate having a concave portion for mounting a semiconductor chip; And an insulating layer formed on the insulating layer, and one wiring layer is formed on the insulating layer.
【0023】この発明によると、積層工程数を大幅に省
略することによりコストの低減化を図り、特性インピー
ダンス調整やクロストークを防止するための配線設計が
容易となるキャビティダウン型半導体パッケージを提供
することが可能となる。また、層間剥離を低減させ、信
頼性の高いキャビティダウン型半導体パッケージを提供
することが可能となる。さらに、金属板に凹部を形成し
ているため、金属リングなどの部材を省略できるという
利点がある。According to the present invention, there is provided a cavity-down type semiconductor package in which cost can be reduced by largely eliminating the number of laminating steps, and wiring design for preventing characteristic impedance adjustment and crosstalk can be facilitated. It becomes possible. Further, delamination can be reduced, and a highly reliable cavity-down type semiconductor package can be provided. Furthermore, since the concave portion is formed in the metal plate, there is an advantage that members such as a metal ring can be omitted.
【0024】好ましくは、金属板はグランド電位に保た
れる。さらに好ましくは、半導体チップのグランド端子
と金属板とはボンディングワイヤで接続される。Preferably, the metal plate is kept at the ground potential. More preferably, the ground terminal of the semiconductor chip and the metal plate are connected by a bonding wire.
【0025】さらに好ましくは、絶縁層は、感光性樹脂
液または感光性樹脂フィルムにより形成される。More preferably, the insulating layer is formed of a photosensitive resin liquid or a photosensitive resin film.
【0026】このように感光性薄膜を使用すると、配線
幅を細くでき、高密度化が可能なキャビティダウン型半
導体パッケージを提供することが可能となる。The use of the photosensitive thin film makes it possible to provide a cavity-down type semiconductor package in which the wiring width can be reduced and the density can be increased.
【0027】さらに好ましくは、絶縁層の層厚は50μ
m以下であり、配線層の配線幅は50μm以下、かつ配
線層の配線間の距離は50μm以下であることを特徴と
する。More preferably, the thickness of the insulating layer is 50 μm.
m or less, the wiring width of the wiring layer is 50 μm or less, and the distance between the wirings of the wiring layer is 50 μm or less.
【0028】[0028]
【発明の実施の形態】以下に、本発明の実施の形態の1
つにおけるキャビティダウン型半導体パッケージについ
て説明する。本実施の形態におけるキャビティダウン型
半導体パッケージは、凹型に加工された放熱板(金属
板)を有し、その放熱板の片面に感光性樹脂(感光性樹
脂液または感光性樹脂フィルム)によりリング状に形成
された絶縁層を有する。その絶縁層の表面には、配線
層、はんだボール実装用パッドおよびワイヤボンディン
グ用パッドがめっきにより形成される。はんだボール実
装用パッドおよびワイヤボンディング用パッド部を除い
てその表面ははんだレジストにより保護される。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, one embodiment of the present invention will be described.
A cavity-down type semiconductor package will be described. The cavity-down type semiconductor package according to the present embodiment has a heat sink (metal plate) processed into a concave shape, and a ring shape is formed on one surface of the heat sink by a photosensitive resin (a photosensitive resin liquid or a photosensitive resin film). Has an insulating layer formed thereon. On the surface of the insulating layer, a wiring layer, solder ball mounting pads, and wire bonding pads are formed by plating. Except for the solder ball mounting pad and the wire bonding pad, the surface is protected by the solder resist.
【0029】半導体チップの信号および電源パッドは、
ワイヤによりパッケージ表層に形成されたワイヤボンデ
ィング用パッド部に接続される。The signal and power supply pads of the semiconductor chip are
The wire is connected to a wire bonding pad formed on the surface of the package.
【0030】半導体チップのGNDパッドは、ワイヤに
より放熱板に接続される。GNDのはんだボール実装用
パッドは、絶縁層に形成されたヴィアホールにより放熱
板に接続される。The GND pad of the semiconductor chip is connected to a heat radiating plate by a wire. The GND solder ball mounting pad is connected to the heat sink through via holes formed in the insulating layer.
【0031】半導体チップは、放熱板の凹部にダイボン
ディングされ、モールド樹脂により封止される。また、
半導体チップ実装部の周囲にはモールド樹脂の流出を防
止するためのリング状ダムが設けられる。The semiconductor chip is die-bonded to the concave portion of the heat sink and is sealed with a mold resin. Also,
A ring dam is provided around the semiconductor chip mounting portion to prevent the mold resin from flowing out.
【0032】図1は、本発明の実施の形態の1つにおけ
るキャビティダウン型半導体パッケージの構成を示す断
面図である。FIG. 1 is a sectional view showing the structure of a cavity-down type semiconductor package according to one of the embodiments of the present invention.
【0033】図を参照して、キャビティダウン型半導体
パッケージは、半導体チップを搭載するための凹部(キ
ャビティ)Cが形成された放熱板(金属板)103と、
放熱板103の上に形成される絶縁層121とを備え、
絶縁層121の上に1層の配線層119が形成されてい
ることを特徴とする。Referring to the figure, a cavity-down type semiconductor package includes a heat radiating plate (metal plate) 103 in which a concave portion (cavity) C for mounting a semiconductor chip is formed,
An insulating layer 121 formed on the heat sink 103;
One wiring layer 119 is formed over the insulating layer 121.
【0034】また、放熱板103はグランド電位に保た
れる。そして、半導体チップ101のグランド端子と放
熱板103とがボンディングワイヤ109で接続され
る。The heat sink 103 is kept at the ground potential. Then, the ground terminal of the semiconductor chip 101 and the heat sink 103 are connected by bonding wires 109.
【0035】そして絶縁層121は、感光性樹脂液また
は感光性樹脂フィルムにより形成される。The insulating layer 121 is formed of a photosensitive resin liquid or a photosensitive resin film.
【0036】放熱板103の半導体チップ101を搭載
する側の表面は、絶縁層121との密着性を向上させる
ために化学的に粗化されている。The surface of the heat sink 103 on the side on which the semiconductor chip 101 is mounted is chemically roughened in order to improve the adhesion with the insulating layer 121.
【0037】放熱板103の外周部には、感光性の樹脂
により絶縁層121が形成されている。また、絶縁層1
21の表面にはめっきにより形成された配線層119が
設けられている。配線層119には、半導体チップ10
1とパッケージとをワイヤ109で接続するためのワイ
ヤボンディング用パッドおよびパッケージをPCBに実
装するためのはんだパッドが形成されている。An insulating layer 121 made of a photosensitive resin is formed on the outer periphery of the heat sink 103. Also, the insulating layer 1
On the surface of 21, a wiring layer 119 formed by plating is provided. The wiring layer 119 includes the semiconductor chip 10
A wire bonding pad for connecting the package 1 to the package with a wire 109 and a solder pad for mounting the package on a PCB are formed.
【0038】放熱板103は、半導体チップ101のG
NDパッドとワイヤで接続され、配線層119に形成さ
れた信号トレースに対し良好なGND導体として働く。
また、絶縁層121には、配線層119に形成されたG
ND用はんだパッドと放熱板103とを電気的に接続す
るためのヴィア117が形成される。The heat radiating plate 103 is formed by the G of the semiconductor chip 101.
It is connected to the ND pad by a wire and serves as a good GND conductor for the signal trace formed on the wiring layer 119.
The insulating layer 121 has a G layer formed on the wiring layer 119.
Vias 117 for electrically connecting the ND solder pads and the heat sink 103 are formed.
【0039】ワイヤボンディングパッド部、およびはん
だパッド部を除く配線層119の表面には、はんだボー
ル105実装時のはんだ流れを防止するためのはんだレ
ジスト115が塗布される。The surface of the wiring layer 119 excluding the wire bonding pad portion and the solder pad portion is coated with a solder resist 115 for preventing a solder flow when the solder ball 105 is mounted.
【0040】半導体チップ101は、パッケージに搭載
された後、ワイヤ109によりパッケージに接続され
る。そして、半導体チップ101は樹脂(モールド樹
脂)111によりモールドされる。パッケージには、モ
ールド樹脂の流れを防止するためのリング状のダム11
3が設けられている。After being mounted on the package, the semiconductor chip 101 is connected to the package by wires 109. Then, the semiconductor chip 101 is molded with a resin (mold resin) 111. The package has a ring-shaped dam 11 for preventing the flow of the mold resin.
3 are provided.
【0041】図2は、図1のキャビティダウン型半導体
パッケージにおける半導体チップ101と配線層119
との関係を示す平面図である。また、図3はキャビティ
ダウン型半導体パッケージのはんだパッド部の平面図で
ある。FIG. 2 shows the semiconductor chip 101 and the wiring layer 119 in the cavity-down type semiconductor package of FIG.
FIG. 6 is a plan view showing the relationship with FIG. 3 is a plan view of a solder pad portion of the cavity-down type semiconductor package.
【0042】図2を参照して、配線層119には信号線
119aと電源線119bとが含まれる。半導体チップ
101の端子のそれぞれと配線層119のパッドとはワ
イヤ109により接続される。また、半導体チップ10
1のGND端子が、放熱板103にワイヤ109により
接続される。Referring to FIG. 2, wiring layer 119 includes a signal line 119a and a power supply line 119b. Each terminal of the semiconductor chip 101 is connected to a pad of the wiring layer 119 by a wire 109. In addition, the semiconductor chip 10
One GND terminal is connected to the heat sink 103 by a wire 109.
【0043】図3を参照して、はんだパッド123はは
んだレジスト開口部131により露出される。はんだパ
ッド123同士の間には、信号トレース119aが付設
される。ここでは、はんだパッド123同士の間に、6
本の信号トレース119aを設けることとしている。Referring to FIG. 3, solder pad 123 is exposed by solder resist opening 131. A signal trace 119a is provided between the solder pads 123. Here, between the solder pads 123, 6
The signal trace 119a is provided.
【0044】また、従来技術で行なわれていたようにエ
ッチングにより回路形成を行なった場合、L/S=80
/50μmが限界であるのに対し、本実施の形態におい
ては、めっき法により回路形成を行なうため、L/S=
40/40μm程度までの高密度化が可能となってい
る。When a circuit is formed by etching as in the prior art, L / S = 80.
/ 50 μm is the limit, whereas in the present embodiment, since the circuit is formed by the plating method, L / S =
It is possible to increase the density to about 40/40 μm.
【0045】たとえば、10×10mm程度の半導体チ
ップをパッケージに搭載することを仮定すると、従来技
術におけるPBGAではI/Oの数が約300までしか
対応できないのに対し、本実施の形態におけるPBGA
では、I/Oの数を約500とすることができる。For example, assuming that a semiconductor chip of about 10 × 10 mm is mounted on a package, the PBGA of the prior art can handle only up to about 300 I / Os, whereas the PBGA of the present embodiment can handle only about 300 I / Os.
Then, the number of I / Os can be about 500.
【0046】図4は、本実施の形態におけるキャビティ
ダウン型半導体パッケージの製造工程を説明するための
図である。FIG. 4 is a view for explaining a manufacturing process of the cavity-down type semiconductor package according to the present embodiment.
【0047】まず、(A)に示されるように、プレス加
工により凹型に形成された金属板103の片面を、マイ
クロエッチングや粗化めっきなどを用いることにより粗
面化させる。First, as shown in (A), one surface of the metal plate 103 formed into a concave shape by press working is roughened by using microetching, rough plating, or the like.
【0048】次に、(B)に示されるように、粗面化さ
れた金属板の表面に感光性の液状樹脂を塗布する。これ
により、絶縁層121を形成する。なお、絶縁層の形成
にあたっては、感光性樹脂シートを圧着してもよい。Next, as shown in (B), a photosensitive liquid resin is applied to the surface of the roughened metal plate. Thereby, the insulating layer 121 is formed. In forming the insulating layer, a photosensitive resin sheet may be pressed.
【0049】次に、(C)に示されるように、露光と現
像とを行なうことにより、キャビティC部分における不
要な樹脂を取除くとともに、所定の位置にヴィア117
を形成する。キャビティ部Cやヴィア117の底の金属
面をきれいにする目的でデスミア処理を施す。Next, as shown in (C), by performing exposure and development, unnecessary resin in the cavity C portion is removed, and the via 117 is placed at a predetermined position.
To form Desmearing is performed to clean the cavity C and the bottom metal surface of the via 117.
【0050】次に、(D)に示されるように、セミアデ
ィティブ、フルアディティブ法といった公知のめっき法
を用いた配線形成処理により、配線の形成およびヴィア
のめっきを施す。Next, as shown in (D), wiring is formed and the via is plated by a wiring forming process using a known plating method such as a semi-additive method or a full-additive method.
【0051】次に、(E)に示されるように、配線を保
護するため、はんだレジスト115を配線層表面に塗布
する。そして、露光、現像によりワイヤボンディングパ
ッド部とはんだパッド部とに塗布された余分なはんだレ
ジストを取除く。Next, as shown in (E), a solder resist 115 is applied to the surface of the wiring layer to protect the wiring. Then, excess solder resist applied to the wire bonding pad portion and the solder pad portion by exposure and development is removed.
【0052】次に、(F)に示されるように、所定の位
置にモールド樹脂のためのダム113を形成する。この
ようにして、キャビティダウン型半導体パッケージを製
造することが可能となる。Next, as shown in (F), a dam 113 for a mold resin is formed at a predetermined position. In this manner, a cavity-down type semiconductor package can be manufactured.
【0053】また、上述の実施の形態においては、プレ
ス加工により金属板を凹型に形成することとしたが、図
5に示されるように、予め孔C1,C2をあけた金属シ
ート103aを樹脂層103bを介して金属シート10
3cに接着することにより、その断面形状が図6に示さ
れるようなキャビティCを有する金属板を形成し、これ
を用いてもよい。In the above-described embodiment, the metal plate is formed into a concave shape by press working. However, as shown in FIG. 5, the metal sheet 103a having holes C1 and C2 previously formed thereon is formed of a resin layer. 103b through the metal sheet 10
A metal plate having a cavity C whose cross-sectional shape is as shown in FIG. 6 may be formed by bonding to 3c, and this may be used.
【0054】本実施の形態における半導体パッケージに
よれば、半導体チップが放熱板に直接実装されるため、
放熱性に優れるという利点がある。また、放熱板は凹型
に加工されるため、半導体チップとワイヤボンディング
パッド部との高さを容易に調整することができるという
利点がある。According to the semiconductor package of this embodiment, since the semiconductor chip is directly mounted on the heat sink,
There is an advantage of being excellent in heat dissipation. Further, since the heat sink is processed into a concave shape, there is an advantage that the height between the semiconductor chip and the wire bonding pad can be easily adjusted.
【0055】また、半導体チップのGNDパッドはワイ
ヤにより直接放熱板に接続される。このため、半導体パ
ッケージの表層に形成する信号トレースや電源トレース
の配線密度を向上させることができる。また、放熱板は
表層の信号トレースに対して良好なGND導体として働
くため、信号トレースの特性インピーダンスを制御で
き、クロストークノイズなどの対策を行なうことができ
る。The GND pad of the semiconductor chip is directly connected to a heat radiating plate by a wire. Therefore, the wiring density of signal traces and power traces formed on the surface layer of the semiconductor package can be improved. Further, since the heat sink acts as a good GND conductor for the signal trace on the surface layer, the characteristic impedance of the signal trace can be controlled, and countermeasures such as crosstalk noise can be taken.
【0056】さらに、放熱板はその厚みがベタ層に比べ
て厚いため、GNDの抵抗をより小さくすることがで
き、電源電圧降下をより小さくすることができる。Further, since the thickness of the heat radiating plate is larger than that of the solid layer, the resistance of GND can be further reduced, and the power supply voltage drop can be further reduced.
【0057】さらに、表層の配線層はめっきにより形成
されるため、エッチングにより配線層を形成する従来の
BGAパッケージに比べ、配線の高密度化が図れる。よ
って、多層化を行なう必要がなく、製造コストを下げる
ことができるという利点も有している。Further, since the surface wiring layer is formed by plating, the wiring density can be increased as compared with the conventional BGA package in which the wiring layer is formed by etching. Therefore, there is also an advantage that it is not necessary to perform multi-layering and the manufacturing cost can be reduced.
【0058】なお、絶縁層(図1における絶縁層12
1)の層厚は50μm以下とし、配線層(図1における
配線層119)の配線幅は50μm以下とし、かつ配線
層の配線間の距離は50μm以下とすることがパッケー
ジ配線の高密度化の観点から望ましい。The insulating layer (the insulating layer 12 in FIG. 1)
The layer thickness of 1) is 50 μm or less, the wiring width of the wiring layer (the wiring layer 119 in FIG. 1) is 50 μm or less, and the distance between the wiring layers is 50 μm or less. Desirable from a viewpoint.
【0059】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。It should be noted that the embodiments disclosed this time are merely examples in all respects and are not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【図1】本発明の実施の形態の1つにおけるキャビティ
ダウン型半導体パッケージの構成を示す断面図である。FIG. 1 is a cross-sectional view illustrating a configuration of a cavity-down type semiconductor package according to an embodiment of the present invention.
【図2】図1のパッケージの半導体チップと配線層との
接続を説明するための平面図である。FIG. 2 is a plan view for explaining connection between a semiconductor chip and a wiring layer of the package of FIG. 1;
【図3】図1のパッケージのはんだパッド部の構成を示
す平面図である。FIG. 3 is a plan view showing a configuration of a solder pad portion of the package of FIG.
【図4】図1のパッケージの製造工程を説明するための
断面図である。FIG. 4 is a cross-sectional view for explaining a manufacturing process of the package of FIG. 1;
【図5】放熱板の他の形成方法を説明するための斜視図
である。FIG. 5 is a perspective view for explaining another method for forming a heat sink.
【図6】図5の工程により製造される放熱板の断面図で
ある。FIG. 6 is a sectional view of a heat sink manufactured by the process of FIG. 5;
【図7】従来のPBGAの構成を示す断面図である。FIG. 7 is a cross-sectional view illustrating a configuration of a conventional PBGA.
【図8】従来の玉格子アレイ集積回路パッケージの構成
を示す断面図である。FIG. 8 is a cross-sectional view showing a configuration of a conventional ball grid array integrated circuit package.
101 半導体チップ 103 放熱板(金属板) 105 はんだボール 107 ワイヤボンディングパッド 109 ボンディングワイヤ 111 モールド樹脂 113 ダム 115 はんだレジスト 117 ヴィア 119 配線層 121 絶縁層 C キャビティ(凹部) Reference Signs List 101 semiconductor chip 103 heat sink (metal plate) 105 solder ball 107 wire bonding pad 109 bonding wire 111 mold resin 113 dam 115 solder resist 117 via 119 wiring layer 121 insulating layer C cavity (recess)
フロントページの続き (72)発明者 山本 利重 兵庫県尼崎市扶桑町1番8号 住友金属工 業株式会社エレクトロニクス技術研究所内 Fターム(参考) 4M109 AA01 BA04 CA06 DB03 DB06 GA05 Continued on the front page (72) Inventor Toshige Yamamoto 1-8 Fuso-cho, Amagasaki-shi, Hyogo Sumitomo Metal Industries, Ltd. Electronics Technology Research Laboratory F-term (reference) 4M109 AA01 BA04 CA06 DB03 DB06 GA05
Claims (5)
成された金属板と、 前記金属板の上に形成される絶縁層とを備え、 前記絶縁層の上に1層の配線層が形成されていることを
特徴とする、キャビティダウン型半導体パッケージ。1. A semiconductor device comprising: a metal plate having a recess for mounting a semiconductor chip; and an insulating layer formed on the metal plate, wherein one wiring layer is formed on the insulating layer. A cavity-down type semiconductor package.
請求項1に記載のキャビティダウン型半導体パッケー
ジ。2. The metal plate is maintained at a ground potential.
The cavity-down type semiconductor package according to claim 1.
金属板とはボンディングワイヤで接続されることを特徴
とする、請求項1または2に記載のキャビティダウン型
半導体パッケージ。3. The cavity-down type semiconductor package according to claim 1, wherein a ground terminal of the semiconductor chip and the metal plate are connected by a bonding wire.
樹脂フィルムにより形成される、請求項1から3のいず
れかに記載のキャビティダウン型半導体パッケージ。4. The cavity-down type semiconductor package according to claim 1, wherein said insulating layer is formed of a photosensitive resin liquid or a photosensitive resin film.
り、前記配線層の配線幅は50μm以下、かつ前記配線
層の配線間の距離は50μm以下であることを特徴とす
る、請求項1に記載のキャビティダウン型半導体パッケ
ージ。5. The semiconductor device according to claim 1, wherein the thickness of the insulating layer is 50 μm or less, the wiring width of the wiring layer is 50 μm or less, and the distance between the wirings of the wiring layer is 50 μm or less. 3. The cavity-down type semiconductor package according to 1.
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