JP4037520B2

JP4037520B2 - Manufacturing method of semiconductor package

Info

Publication number: JP4037520B2
Application number: JP15619598A
Authority: JP
Inventors: 直人石田; 篤史庄田; 輝代隆塚田
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1998-06-04
Filing date: 1998-06-04
Publication date: 2008-01-23
Anticipated expiration: 2018-06-04
Also published as: JPH11354671A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップを搭載するための収納凹部が形成された多層配線基板からなる半導体パッケージの製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体チップの高機能化および高集積化に伴い、その半導体チップに対応したパッケージの多ピン化、小型化は重要な課題となっている。多ピン化、小型化に適したパッケージとして、片側面に多数のＩ／Ｏピンが立設されたＰＧＡ（ピン・グリッド・アレイ）がもっとも普及している。この系列とは別に、更にファイン化したものとしてＢＧＡ（ボール・グリッド・アレイ）がより適したパッケージとして注目されている。
【０００３】
ＢＧＡは、例えば、図９に示すような多層プリント基板３０を用いている。該多層プリント基板３０は中間基板３１，３２及び最外層となる基板３３，３４とが接着層３５，３６，３７を介して積層された後、加圧接着された構造となっている。
【０００４】
中間基板３１，３２は、絶縁基材３８，３９の表裏に配線パターン４０，４１，４２，４３が形成された両面基板であり、図９に示すように貫通孔３１ａ，３２ａを備えている。そして、該貫通孔３１ａ，３２ａの側壁部にも配線パターン４０ａ，４２ａが形成されている。基板３３および基板３４も絶縁基材４４，４５からなり、基板３４には貫通孔３４ａが形成され、基板３３には半導体チップを搭載する搭載部３３ａが設けられている。
【０００５】
詳しくは、この貫通孔３１ａ，３２ａ，３４ａ及び搭載部３３ａによって半導体チップの収納凹部４６が形成され、各貫通孔３１ａ，３２ａ，３４ａは搭載部３３ａから遠いものほど大きな開口面積を有している。つまり、中間基板３１，３２の貫通孔３１ａ，３２ａの周縁が階段状に露出している。そして、配線パターン４０，４１，４２，４３の露出部分における端部には、複数のボンディングパッド４７が形成され、該パッド４７と収納凹部４６上に置かれる半導体チップとがボンディングワイヤを用いて接続されるようになっている。
【０００６】
さらに、多層プリント基板３０の表裏となる面にはランド４８が設けられており、該ランド４８および配線パターン４０，４１，４２，４３間を接続するためのスルーホール４９が形成されている。詳しくは、スルーホール４９には導体層５０が形成され、ランド４８とスルーホール４９とは導体層５０により電気的に接続するようになっている。
【０００７】
また、図９に示すように半導体パッケージ（ＢＧＡ）の上面のランド４８には、ボールパッド部４８ａが設けられており、このボールパッド部４８ａ上にはんだボール５１が形成され、図示しないマザーボード（主基板）側との導通を図るようになっている。より詳しくは、スルーホール４９内には図９に示すように絶縁樹脂５２が充填され、スルーホール４９からズレた位置に配置するボールパッド部４８ａ上に、はんだボール５１が形成されている。
【０００８】
この半導体パッケージにおいて、収納凹部４６に半導体チップが搭載されたときには、該チップの電極とボールパッド部４８ａとは、ボンディングパッド４７、配線パターン４０，４１，４２，４３、スルーホール４９を介して電気的に接続するようになっている。
【０００９】
なお、本例において配線パターン４０はグランドＶｓｓであり、配線パターン４１，４３は信号線である。さらに、配線パターン４２は電源Ｖｄｄである。
【００１０】
【発明が解決しようとする課題】
ところで、このような半導体パッケージを形成する場合では、図９に示すように収納凹部４６における貫通孔３１ａ，３２ａの周縁が階段状に露出し、ボンディングパッド４７及び配線パターン４０，４１，４２，４３が露出した状態となるので、最外層となる基板３３，３４の表面に配線パターン等、つまり、本例では、ランド４８を形成する場合やスルーホール４９に導体層５０を形成する場合には、露出しているボンディングパッド４７や配線パターン４０，４１，４２，４３をエッチング液やめっき液等から保護する必要がある。このため、ランド４８やスルーホール４９の導体層５０の形成が終了するまでは、図９の２点鎖線に示すように、基板３４の貫通孔３４ａとなるべき箇所が蓋部３４ｂで覆われた状態となっている。そして、ランド４８やスルーホール４９の導体層５０を形成した後、蓋部３４ｂを座ぐり加工により除去（蓋取り加工）することで、収納凹部４６における配線パターン４０，４１，４２，４３及びボンディングパッド４７を露出するようにしていた。
【００１１】
このように図９に示す半導体パッケージでは、露出しているボンディングパッド４７や配線パターン４０，４１，４２，４３をエッチング液等から保護するために、最外層の基板３３，３４が必要となっていた。つまり、配線パターン４０，４１，４２，４３は電源Ｖｄｄ、グランドＶｓｓおよび信号線のための配線パターンを形成すればよいため、配線の高密度化を行うことができれば、２つの両面基板３１，３２のみで実施することが可能であるが、前述のような製造方法の制約、即ち、露出部におけるボンディングパッド４７や配線パターン４０，４１，４２，４３を保護する必要があるため、最外層の基板３３，３４が必要となっていた。
【００１２】
これに加え、この最外層の基板３４における貫通孔３４ａの側壁部は、蓋取り加工法にて形成されるので加工時にドリル等の刃が当たることになり、この側壁部には図９に示すように配線パターンを形成することができず、多層プリント基板３０の表裏に形成されるランド４８と配線パターン４０，４１，４２，４３との接続はスルーホール４９や図示しないビアホールにて行わねばならなかった。その結果、スルーホール４９やビアホールの形成による実装面積の増加や配線の自由度の低下を伴うため、多層プリント基板３０における配線パターン４０，４１，４２，４３の高密度化を行うことができなかった。このため、半導体パッケージの小型化を達成することができなかった。
【００１３】
本発明は上記の課題を解決するためなされたものであり、その目的は、基板の配線の高密度化を行うとともに小型化することのできる半導体パッケージの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明では、半導体チップの収納凹部となる側壁部に配線パターンが形成された両面基板を接着層を介して圧着することにより多層プリント配線板を形成し、前記多層プリント配線板にスルーホール形成用孔を形成し、前記スルーホール形成用孔が形成された多層プリント配線板を無電解めっき液に浸漬することにより多層プリント配線板の全体に無電解めっき層を形成し、その後、当該多層プリント配線板の表面にスルーホール形成用孔部分を開口させたレジストを形成し、次いで、電気めっきを行うことにより前記無電解めっき層が形成されたスルーホール形成用孔にめっき層を形成し、前記レジストを剥離した後に、多層プリント配線板に露出している無電解めっき層を除去するエッチングを行うことでスルーホールを完成させ、前記スルーホール内に導電性樹脂を埋め込んだ後に、めっき処理を施すことにより前記スルーホールの開口部にボールパッドを形成し、さらに、多層プリント配線板に接着層を介して放熱板を接合することをその要旨としている。
【００１６】
以下、本発明の「作用」を説明する。
請求項１に記載の発明によれば、配線パターンが形成された複数の基板を積層することにより、半導体チップを収納する収納凹部を有する半導体パッケージが形成される。該半導体パッケージにおいて、最外層となる基板は配線パターンが表裏面に形成された両面基板であって、収納凹部の一部をなす最外層となる両面基板の側壁には配線パターンが形成されている。
【００１７】
その結果、従来技術の蓋取り加工法で必要であった内層の配線パターンを保護するために設けられていた最外層の基板が不要となる。つまり、基板層数の低減が可能となり、製造工程を低減でき、生産効率の向上を図ることができる。
【００１８】
また、スルーホール上に、はんだボールを形成するためのボールパッドを形成でき、配線の高密度化を図ることができる。
【００１９】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づき詳細に説明する。
図１に示すように本半導体パッケージ１は、多層プリント基板２と放熱板３とから構成されている。多層プリント基板２は表裏に導体層が形成された２つの両面基板４，５を絶縁材からなる接着層６を介して積層して形成されている。つまり、多層プリント基板２は４つの導体層を持ついわゆる４層基板である。両面基板４，５は、例えば、ガラスエポキシ製の基材からなる絶縁基材７，８と、その基材７，８の表裏に設けられた配線パターン（導体層）１０，１１，１２，１３とからなる。なお、本実施の形態においては、中間基板となる基板が設けられておらず、両面基板４，５がともに最外層の基板となっている。
【００２０】
図１に示すように放熱板３と多層プリント基板２とは接着層１４により接合され、半導体チップの収納凹部１５が形成されている。詳しくは、両面基板４に貫通孔４ａが設けられ、両面基板５の前記貫通孔４ａに対応する位置に、貫通孔４ａよりも開口面積の大きな貫通孔５ａが設けられている。つまり、両面基板４の上面に形成されている配線パターン１１において、貫通孔４ａの周縁に形成されている配線パターン部分１１ａが露出するようになっている。加えて、両面基板４の下面に形成されている配線パターン１０は、収納凹部１５となる基板４の側壁に沿って上面まで延設されており、図１に示すように、配線パターン１０の側壁部１０ａと、上面部１０ｂも露出している。さらに、配線パターン１０，１１の露出部分における端部には、複数のボンディングパッド１６が設けられている。そして、放熱板３において多層プリント基板２との接合部を形成しない部分が半導体チップの搭載部３ａとなり、該搭載部３ａに半導体チップが搭載され、半導体チップとボンディングパッド１６とはボンディングワイヤを用いて接続するようになっている。このように、貫通孔４ａ，５ａおよび搭載部３ａにより半導体チップの収納凹部１５が形成される。
【００２１】
この多層プリント基板２には、配線パターン１０，１１，１２，１３を電気的に接続するためのスルーホール１７が前記半導体チップの収納凹部１５の周囲に多数かつ千鳥状に形成されている。スルーホール１７はスルーホール形成用孔に銅めっき層１８，１９を析出させることによって形成される。さらに、スルーホール１７には導電性樹脂２０が充填されており、この導電性樹脂２０の表面部に金めっき処理を行うことでボールパッド２１が形成されている。つまり、スルーホール１７の開口部にボールパッド２１が形成される。
【００２２】
さらに、本実施形態においては、最外層（最上層）となる両面基板５の下面に形成されている配線パターン１２は、収納凹部１５となる基板５の側壁に沿って上面まで延設されている。つまり、図１に示すように、配線パターン１２の側壁部１２ａと、上面部１２ｂが形成されている。そして、配線パターン１２の上面部１２ｂの端部には、複数のボンディングパッド１６が設けられ、さらに、配線パターン１３の収納凹部１５側の端部１３ａにも、複数のボンディングパッド１６が設けられている。即ち、配線パターン１２の上面部１２ｂの端部に設けられたボンディングパッド１６は側壁部の配線パターン１２ａを介して両面基板５の下面に形成されている配線パターン１２と接続されるようになっている。そして、両面基板５の上面に形成されるボンディングパッド１６も、両面基板４の上面に形成されるボンディングパッド１６と同様に、収納凹部１５に搭載される半導体チップとボンディングワイヤを用いて接続されるようになっている。
【００２３】
このような半導体パッケージ１に半導体チップが搭載されたときには、半導体チップと、ボールパッド２１とは、ボンディングパッド１６、配線パターン１０，１１，１２，１３、スルーホール１７、図示しないビアホールにより電気的に接続される。そして、ボールパッド２１にはんだボール（バンプ）２２が形成され、該はんだボール２２により図示しないマザーボード（主基板）の配線と接続される。
【００２４】
なお、本実施形態においては、配線パターン１０はグランドＶｓｓであり、配線パターン１１，１３は信号線である。また、配線パターン１２は電源Ｖｄｄである。半導体パッケージ１に搭載される半導体チップのＩ／Ｏ端子の数は通常、３００〜７００個であり、本実施形態では４００個のものにおいて実施され、各信号の割合は、およそＶｓｓ端子１５％、Ｖｄｄ端子１５％、信号線７０％である。さらに、半導体チップにおける電源Ｖｄｄ端子およびグランドＶｓｓ端子は、共通配線に接続することが可能であるので、本実施形態では、配線パターンの簡素化のためグランドＶｓｓと電源Ｖｄｄ用の配線パターン１０，１２は両面基板４，５の下面の一面に設けられている。つまり、配線パターン１０，１２はプレーン層となるように形成されている。このようにすれば、半導体パッケージ１の実効インダクタンスを低減でき、スイッチングノイズを低減できる。
【００２５】
次に、半導体パッケージ１の製造方法を図２〜図８を用いて説明する。
図２に示すように、公知のサブトラクティブ等により絶縁基材７，８に配線パターン１０，１０ａ，１０ｂ，１１，１１ａ，１２，１２ａ，１２ｂ，１３，１３ａが形成された両面基板４，５を、絶縁材からなる接着層６を介して圧着することにより多層プリント基板２を形成する。正確には、ボンディングパッド１６やボールパッド２１となる部分も形成する。ここで用いられる絶縁基材７，８としては、積層セラミック基板またはガラス・エポキシ樹脂製のプリント板があり、ガラス・エポキシ樹脂製のものはセラミック基板と比較して低コストであるという点から、主に量産用として用いられる。
【００２６】
次に、図３に示すように、スルーホール形成用孔１７ａを形成するために、ドリル等によって多層プリント基板２の所定箇所を孔あけする。具体的には、後にボールパッド２１が形成される位置に孔をあける。
【００２７】
そして、多層プリント基板２を無電解めっき液に浸漬することにより、図４に示すように基板２全体に無電解銅めっきを施し、例えば、２μｍ程度の薄い無電解銅めっき層１８を形成する。このとき、配線パターン１０，１１，１２，１３の露出部分に無電解銅めっき層１８が形成されるため、配線パターン１０，１１，１２，１３間は導通状態となる。その後、スルーホール形成用孔１７ａ内にのみ電気めっき層を形成するために、ドライフィルムを用いてスルーホール１７部分を開口させたレジスト（めっきレジスト）２３を形成する。
【００２８】
次いで、図５に示すように電気めっきを施すことで、スルーホール形成用孔内１７ａに銅めっき層１９を析出させる。つまり、収納凹部１５はレジスト２３に覆われているので、この収納凹部１５には電気めっきによる銅めっき層１９が形成されず、スルーホール形成用孔内１７ａでは、無電解銅めっき層１８が電気めっき層１９の下地となる。そして、図６に示すように不要となったレジスト２３を剥離させ、先に形成した無電解銅めっき層１８を軽いエッチングを行うことで除去する。その結果、配線パターン１０，１１，１２，１３の露出部分における無電解銅めっき層１８による導通は非導通状態となり、スルーホール１７が完成する。
【００２９】
引き続き、印刷法により、例えば銀−エポキシ系の導電性樹脂２０を、図７に示すようにスルーホール１７に充填して硬化させた後に、その表面を研磨し平坦化して、めっき処理（例えば、ニッケル−金めっき層を形成するめっき処理）を施すことでボールパッド２１を形成する。そして、このボールパッド２１に、はんだボール２２を形成する。
【００３０】
さらに、図８に示すように絶縁性の接着層１４を介して放熱板３としての銅板を接合することによって、半導体パッケージ１を製造する。なお、半導体パッケージ１に半導体チップを搭載して使用するときには絶縁性樹脂にて電気的接続部分（例えば、半導体チップの電極とボンディングパッド１６との接続部分等）の封止（樹脂モールド）が行われる。
【００３１】
さて、以下に本実施形態において特徴的な作用効果を列挙する。
（１）配線パターン１０，１１，１２，１３が形成された２つの両面基板４，５を積層することにより、半導体チップを収納する収納凹部１５を有する半導体パッケージ１が形成され、該半導体パッケージ１において、最外層（最上層）となる両面基板５には、収納凹部１５の一部をなす側壁に配線パターン１２ａが形成されている。さらに、最外層（最下層）となる両面基板４には、収納凹部１５の一部をなす側壁に配線パターン１０ａが形成されている。
【００３２】
その結果、図１のように、両面基板５は最外層（最上層）となるために、従来は前述したように収納凹部１５の一部をなす側壁には配線パターン１２ａを形成することができず、両面基板５の外側面に設けられたボンディングパッド１６と両面基板５の内側面に設けられている配線パターン１２との接続は、スルーホール１７やビアホールを用いて行わねばならなかったが、本実施形態では、スルーホール１７やビアホールによる接続に加え、側壁部の配線パターン１２ａを用いて行うことができ、配線の高密度化を図ることができる。
【００３３】
同様に、本実施形態では、両面基板４は最外層（最下層）となるが、両面基板４の内側面に設けられたボンディングパッド１６と両面基板４の外側面に設けられている配線パターン１０との接続を、側壁部の配線パターン１０ａを用いて行うことができる。
【００３４】
つまり、スルーホール１７やビアホールを用いて行っていた接続を両面基板４，５の側壁部に形成された配線パターン１０ａ，１２ａにより行うことが可能となり、スルーホール１７やビアホールの数を減少させることができる。従って、スルーホール１７やビアホールを形成することによる実装面積の増加や、配線の引き回し等による実装面積の増加を防止でき、半導体パッケージ１の小型化を図ることができる。
【００３５】
（２）従来は、図９のようにスルーホール４９に絶縁樹脂５２を充填しているため、はんだ濡れ性に劣っている絶縁樹脂上には、はんだ層が形成できず、スルーホール４９からずれた位置にボールパッド部４８ａを形成し、該ボールパッド部４８ａに、はんだボール（はんだバンプ）５１を形成するようにしていたが、図１に示すようにスルーホール１７に導電性樹脂２０を充填しているので、スルーホール１７の開口部にはんだ濡れ性に優れる金めっき層を形成して、はんだボール２２と接続可能なボールパッド２１を形成することができ、ボールパッド２１の狭ピッチ化や配線パターン１３の高密度化が可能となり、半導体パッケージ１を小型化することができる。つまり、本パッケージ１においては大型化を回避しつつ多ピン化を達成することができる。
【００３６】
（３）グランドＶｓｓおよび電源Ｖｄｄのための配線パターン１０，１２をプレーン層としているので、配線の引き回しが不要となり、回路設計に好都合なものとなる。加えて、実効インダクタンスが低減でき、スイッチングノイズが低減できるので、電気的にも信頼性が高いものとなる。詳しくは、電源パターン及びグランドパターンには大電流が流れ、ノイズが発生しやすいが、電源及びグランド用の配線パターン１０，１２をプレーン層とすることによりノイズを低減することができる。即ち、周辺機器へ与える電磁波妨害及び周辺機器から受ける電磁波の影響を、ともに軽減できる。また、電源線及びグランド線に流れる電流による発熱も抑制できる。
【００３７】
さらに、放熱板３が設けられているので半導体チップにて発生する熱が放熱板３を介して放散されるとともに好適なノイズ対策となる。
従って、本パッケージ１は搭載される半導体チップの高機能化に伴う多ピン化や処理の高速化によるスイッチングノイズ等を低減でき、より好ましいものとなる。
【００３８】
（４）図９を用いて説明した蓋取り加工法のように、多層プリント基板３０の内部に空洞部がある状態でスルーホール４９やランド４８（ボールパッド４８ａ）を形成するのではなく、多層プリント基板２の外層に配線パターン１３が形成されている状態からスルーホール１７を形成している。つまり、従来は、２枚の中間基板としての両面基板３１，３２を保護するために、上下に絶縁基材としての基板３３，３４が必要となり４枚の基材３８，３９，４４，４５が必要であったが、本実施形態においては、両面基板４，５を構成する２枚の絶縁基材７，８にて形成される。このように上記製造方法にて本パッケージ１を製造した場合では、基板層数を低減でき、薄くすることができる。さらに、製造工程のプロセスも減少するのでコストの低減を行うことができる。
【００３９】
さらには、従来技術の図９に示す半導体パッケージ（ＢＧＡ）に、放熱板３を取り付けようとした場合には、半導体チップが搭載される基板３３もざぐり加工により開口させる必要があるが、本実施形態では、開口させるための加工も必要なく、容易に放熱板３を接合することができる。従って、製造工程を低減でき、生産効率の向上を図ることができる。
【００４０】
また、無電解銅めっき層１８が電気めっき層１９の下地層となっているため、スルーホール１７内に電気めっき層１９を確実に析出することができ、さらに、めっき層１８，１９がともに銅めっき層であることから、ヒートサイクルによるめっき層１８，１９間の剥離等を防止することができる。
【００４１】
なお、本発明の実施形態は以下のように変更してもよい。
・本実施形態では、両面基板４，５を２枚積層したものにおいて実施していたが、これに限定せず、複数の基板を積層するものにおいて実施してもよい。例えば、図１に示す両面基板４，５の間に、さらに両面基板を介在させて形成し、３枚、４枚・・・の両面基板を積層したものにおいて実施してもよい。さらには、内側に介在させる基板は両面基板に限らず、絶縁基材と配線パターンが交互に積層された多層基板を用いてもよい。つまり、最外層の基板において収納凹部となる側壁に配線パターンが形成されたもので有ればよい。
【００４２】
・本実施形態では、導電性樹脂２０をスルーホール１７に充填することによってスルーホール１７上にボールパッド２１を形成し、実装密度を高めるものであったが、側壁の配線パターン１０ａ，１２ａを形成することにより、必要な実装密度の向上を得ることができれば、図９に示す従来技術のように絶縁樹脂５２を充填してもよい。
【００４３】
・スルーホール１７に形成される銅めっき層１８，１９の代わりに、例えば、銅−ニッケル複合めっき層、銅−コバルトめっき層、ニッケルめっき層を形成してもよい。しかし、実施形態のような銅めっき層１８，１９であるほうが、電気的特性、放熱性およびコスト性等の観点から好ましい。
【００４４】
・本実施形態では、銀−エポキシ樹脂の導電性樹脂２０を用いたがこれに限定せず、例えばシリコン系の導電性樹脂等の材料を用いてもよい。
・放熱板３として銅板が用いられていたが、これに限定せず、例えば、りん青銅板、アルミニウム板、アルマイト板等の金属板を使用することができ、また、金属板のみに限定されることはなく、例えばアルミナ板、セラミックス基板を用いることができる。
【００４５】
・グランドＶｓｓ用の配線パターン１０と放熱板３は絶縁性の接着層１４を介して接合されていたが、導電性の接着層を用いて行ってもよく、さらに、はんだ等により接続固定するものであってもよい。このようにすれば、放熱性、耐ノイズ性により優れたものとなる。
【００４６】
・外部に露出している部分の配線パターン（ボールパッド部分は除く）１０，１３を湿気等から保護するために、レジスト等によって被覆するようにしてもよい。
【００４７】
・上記実施形態では、ＢＧＡに具体化したが、それ以外のタイプのパッケージ、例えば、片側面に多数のＩ／Ｏピンが立設されたＰＧＡ（ピン・グリッド・アレイ）において実施してもよい。
【００５１】
【発明の効果】
以上詳述したように、請求項１に記載の発明によれば、従来技術の蓋取り加工法で必要であった内層の配線パターンを保護するために設けられていた最外層の基板が不要となる。つまり、基板層数の低減が可能となり、製造工程を低減でき、生産効率の向上を図ることができる。
【００５２】
また、スルーホール上に、はんだボールを形成するためのボールパッドを形成でき、配線の高密度化を図ることができる。
【図面の簡単な説明】
【図１】実施形態の半導体パッケージの断面図。
【図２】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図３】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図４】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図５】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図６】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図７】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図８】実施形態の半導体パッケージの製造方法を示す部分概略断面図。
【図９】従来技術における半導体パッケージの断面図。
【符号の説明】
１…半導体パッケージ、４，５…両面基板、１０，１１，１２，１３…配線パターン、１５…収納凹部。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor package comprising a multilayer wiring board in which a housing recess for mounting a semiconductor chip is formed.Manufacturing methodIt is about.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with higher functionality and higher integration of a semiconductor chip, it has become an important issue to increase the number of pins and reduce the size of a package corresponding to the semiconductor chip. As a package suitable for increasing the number of pins and reducing the size, a PGA (pin grid array) in which a large number of I / O pins are erected on one side is most popular. Apart from this series, BGA (Ball Grid Array) is attracting attention as a more suitable package as a further refined one.
[0003]
The BGA uses, for example, a multilayer printed board 30 as shown in FIG. The multilayer printed circuit board 30 has a structure in which intermediate substrates 31 and 32 and substrates 33 and 34 which are outermost layers are laminated through adhesive layers 35, 36 and 37 and then pressure-bonded.
[0004]
The intermediate substrates 31 and 32 are double-sided substrates in which wiring patterns 40, 41, 42, and 43 are formed on the front and back of the insulating bases 38 and 39, and have through holes 31a and 32a as shown in FIG. Wiring patterns 40a and 42a are also formed on the side walls of the through holes 31a and 32a. The substrate 33 and the substrate 34 are also made of insulating bases 44 and 45, the substrate 34 is formed with a through hole 34a, and the substrate 33 is provided with a mounting portion 33a for mounting a semiconductor chip.
[0005]
Specifically, a semiconductor chip housing recess 46 is formed by the through holes 31a, 32a, 34a and the mounting portion 33a, and each through hole 31a, 32a, 34a has a larger opening area as it is farther from the mounting portion 33a. . That is, the peripheral edges of the through holes 31a and 32a of the intermediate substrates 31 and 32 are exposed stepwise. A plurality of bonding pads 47 are formed at the end portions of the exposed portions of the wiring patterns 40, 41, 42, 43, and the pads 47 and the semiconductor chip placed on the housing recess 46 are connected using bonding wires. It has come to be.
[0006]
Furthermore, lands 48 are provided on the front and back surfaces of the multilayer printed circuit board 30, and through holes 49 for connecting the lands 48 and the wiring patterns 40, 41, 42, 43 are formed. Specifically, the conductor layer 50 is formed in the through hole 49, and the land 48 and the through hole 49 are electrically connected by the conductor layer 50.
[0007]
Further, as shown in FIG. 9, a ball pad portion 48a is provided on the land 48 on the upper surface of the semiconductor package (BGA), and a solder ball 51 is formed on the ball pad portion 48a. It is designed to conduct to the (substrate) side. More specifically, the through hole 49 is filled with an insulating resin 52 as shown in FIG. 9, and the solder ball 51 is formed on the ball pad portion 48 a disposed at a position shifted from the through hole 49.
[0008]
In this semiconductor package, when a semiconductor chip is mounted in the housing recess 46, the electrode of the chip and the ball pad portion 48a are electrically connected via the bonding pad 47, the wiring patterns 40, 41, 42, 43, and the through hole 49. Are connected to each other.
[0009]
In this example, the wiring pattern 40 is the ground Vss, and the wiring patterns 41 and 43 are signal lines. Furthermore, the wiring pattern 42 is a power supply Vdd.
[0010]
[Problems to be solved by the invention]
By the way, in the case of forming such a semiconductor package, as shown in FIG. 9, the peripheral edges of the through holes 31a and 32a in the housing recess 46 are exposed stepwise, and the bonding pad 47 and the wiring patterns 40, 41, 42, and 43 are exposed. In this example, when the land 48 is formed or when the conductor layer 50 is formed in the through hole 49, the surface of the substrates 33 and 34 which are the outermost layers is exposed. It is necessary to protect the exposed bonding pads 47 and wiring patterns 40, 41, 42, and 43 from an etching solution and a plating solution. For this reason, until the formation of the conductor layer 50 of the land 48 and the through hole 49 is completed, the portion to be the through hole 34a of the substrate 34 is covered with the lid portion 34b as shown by the two-dot chain line in FIG. It is in a state. Then, after the conductor layer 50 of the land 48 and the through hole 49 is formed, the cover portion 34b is removed by spot facing (cover removal processing), whereby the wiring patterns 40, 41, 42, 43 and the bonding in the storage recess 46 are bonded. The pad 47 was exposed.
[0011]
As described above, in the semiconductor package shown in FIG. 9, the outermost substrates 33 and 34 are required to protect the exposed bonding pads 47 and wiring patterns 40, 41, 42, and 43 from an etching solution and the like. It was. That is, the wiring patterns 40, 41, 42, and 43 only need to form wiring patterns for the power supply Vdd, the ground Vss, and the signal lines. Therefore, if the wiring density can be increased, the two double-sided boards 31 and 32 can be formed. However, since it is necessary to protect the bonding pads 47 and the wiring patterns 40, 41, 42, and 43 in the exposed portions as described above, the outermost substrate can be used. 33 and 34 were required.
[0012]
In addition, since the side wall portion of the through hole 34a in the outermost substrate 34 is formed by a capping process, a blade such as a drill hits during processing, and this side wall portion is shown in FIG. Thus, the wiring pattern cannot be formed, and the lands 48 formed on the front and back of the multilayer printed board 30 and the wiring patterns 40, 41, 42, 43 must be connected through the through holes 49 or via holes (not shown). There wasn't. As a result, the formation of the through holes 49 and via holes is accompanied by an increase in mounting area and a reduction in the degree of freedom of wiring, so that the wiring patterns 40, 41, 42, and 43 in the multilayer printed circuit board 30 cannot be densified. It was. For this reason, miniaturization of the semiconductor package could not be achieved.
[0013]
  The present invention has been made to solve the above-described problems, and an object of the present invention is to increase the density of wiring on a substrate and reduce the size of the semiconductor package.Manufacturing methodIs to provide.
[0014]
[Means for Solving the Problems]
  In order to solve the above-mentioned problem, in the invention according to claim 1, the double-sided substrate in which the wiring pattern is formed on the side wall portion serving as the housing concave portion of the semiconductor chip is pressure-bonded via the adhesive layer.Form a multilayer printed wiring board,For the multilayer printed wiring boardForm holes for through-hole formationShi,A multilayer printed wiring board in which the through-hole forming hole is formedElectroless platingliquidInElectroless to the whole multilayer printed wiring board by soakingForm plating layerAnd then on the surface of the multilayer printed wiring boardForms a resist with an opening for through-hole formationShi,Subsequently, the electroless plating layer was formed by performing electroplating.Through-hole forming holeA plating layer is formed onAfter stripping the resist,Electroless exposed on multilayer printed wiring boardEtching to remove plating layerTo complete the through hole,SaidConductive resin is embedded in the through holeAfter platingBall pad is formed in the opening of the through holeFurthermore, a heat sink is joined to the multilayer printed wiring board through an adhesive layer.That is the gist.
[0016]
Hereinafter, the “action” of the present invention will be described.
According to the first aspect of the present invention, a semiconductor package having a storage recess for storing a semiconductor chip is formed by stacking a plurality of substrates on which wiring patterns are formed. In the semiconductor package, the substrate that is the outermost layer is a double-sided substrate in which a wiring pattern is formed on the front and back surfaces, and the wiring pattern is formed on the side wall of the double-sided substrate that is a part of the housing recess. .
[0017]
  as a result,The outermost substrate provided for protecting the inner layer wiring pattern required in the conventional capping process is not required. That is, the number of substrate layers can be reduced, manufacturing steps can be reduced, and production efficiency can be improved.
[0018]
  AlsoIn addition, a ball pad for forming solder balls can be formed on the through hole, and the density of the wiring can be increased.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described in detail with reference to the drawings.
As shown in FIG. 1, the semiconductor package 1 includes a multilayer printed board 2 and a heat sink 3. The multilayer printed circuit board 2 is formed by laminating two double-sided boards 4 and 5 having conductor layers formed on the front and back sides through an adhesive layer 6 made of an insulating material. That is, the multilayer printed board 2 is a so-called four-layer board having four conductor layers. The double-sided substrates 4 and 5 include, for example, insulating base materials 7 and 8 made of a glass epoxy base material, and wiring patterns (conductor layers) 10, 11, 12 and 13 provided on the front and back of the base materials 7 and 8. It consists of. In the present embodiment, no substrate serving as an intermediate substrate is provided, and both double-sided substrates 4 and 5 are the outermost substrates.
[0020]
As shown in FIG. 1, the heat sink 3 and the multilayer printed board 2 are joined by an adhesive layer 14 to form a semiconductor chip housing recess 15. Specifically, the double-sided substrate 4 is provided with a through-hole 4a, and the double-sided substrate 5 is provided with a through-hole 5a having a larger opening area than the through-hole 4a at a position corresponding to the through-hole 4a. That is, in the wiring pattern 11 formed on the upper surface of the double-sided substrate 4, the wiring pattern portion 11a formed on the periphery of the through hole 4a is exposed. In addition, the wiring pattern 10 formed on the lower surface of the double-sided substrate 4 extends to the upper surface along the side wall of the substrate 4 serving as the housing recess 15, and as shown in FIG. The part 10a and the upper surface part 10b are also exposed. Further, a plurality of bonding pads 16 are provided at the end portions of the exposed portions of the wiring patterns 10 and 11. A portion of the heat sink 3 that does not form a junction with the multilayer printed board 2 is a semiconductor chip mounting portion 3a. The semiconductor chip is mounted on the mounting portion 3a, and the semiconductor chip and the bonding pad 16 use bonding wires. To connect. In this manner, the semiconductor chip housing recess 15 is formed by the through holes 4a and 5a and the mounting portion 3a.
[0021]
The multilayer printed circuit board 2 is provided with a large number of through holes 17 for electrically connecting the wiring patterns 10, 11, 12, 13 around the housing recess 15 of the semiconductor chip. The through hole 17 is formed by depositing copper plating layers 18 and 19 in the through hole forming hole. Further, the through hole 17 is filled with a conductive resin 20, and a ball pad 21 is formed by performing a gold plating process on the surface portion of the conductive resin 20. That is, the ball pad 21 is formed in the opening of the through hole 17.
[0022]
Furthermore, in the present embodiment, the wiring pattern 12 formed on the lower surface of the double-sided substrate 5 serving as the outermost layer (uppermost layer) extends to the upper surface along the side wall of the substrate 5 serving as the housing recess 15. . That is, as shown in FIG. 1, the side wall part 12a and the upper surface part 12b of the wiring pattern 12 are formed. A plurality of bonding pads 16 are provided at the end portion of the upper surface portion 12b of the wiring pattern 12, and a plurality of bonding pads 16 are also provided at the end portion 13a of the wiring pattern 13 on the housing recess 15 side. Yes. That is, the bonding pad 16 provided at the end of the upper surface portion 12b of the wiring pattern 12 is connected to the wiring pattern 12 formed on the lower surface of the double-sided substrate 5 through the wiring pattern 12a on the side wall portion. Yes. And the bonding pad 16 formed on the upper surface of the double-sided substrate 5 is also connected to the semiconductor chip mounted in the housing recess 15 using bonding wires, like the bonding pad 16 formed on the upper surface of the double-sided substrate 4. It is like that.
[0023]
When a semiconductor chip is mounted on such a semiconductor package 1, the semiconductor chip and the ball pad 21 are electrically connected to each other by a bonding pad 16, wiring patterns 10, 11, 12, 13, a through hole 17, and a via hole (not shown). Connected. Then, solder balls (bumps) 22 are formed on the ball pads 21 and connected to wiring of a mother board (main substrate) (not shown) by the solder balls 22.
[0024]
In the present embodiment, the wiring pattern 10 is the ground Vss, and the wiring patterns 11 and 13 are signal lines. The wiring pattern 12 is a power supply Vdd. The number of I / O terminals of the semiconductor chip mounted on the semiconductor package 1 is normally 300 to 700, and in this embodiment, the number of I / O terminals is 400, and the ratio of each signal is approximately 15% of the Vss terminal, The Vdd terminal is 15% and the signal line is 70%. Furthermore, since the power supply Vdd terminal and the ground Vss terminal in the semiconductor chip can be connected to the common wiring, in the present embodiment, the wiring patterns 10 and 12 for the ground Vss and the power supply Vdd are provided for the sake of simplifying the wiring pattern. Is provided on one surface of the lower surfaces of the double-sided substrates 4 and 5. That is, the wiring patterns 10 and 12 are formed to be a plane layer. In this way, the effective inductance of the semiconductor package 1 can be reduced, and switching noise can be reduced.
[0025]
Next, a method for manufacturing the semiconductor package 1 will be described with reference to FIGS.
As shown in FIG. 2, double-sided substrates 4, 5 in which wiring patterns 10, 10a, 10b, 11, 11a, 12, 12a, 12b, 13, 13a are formed on insulating base materials 7, 8 by a known subtractive or the like. The multilayer printed circuit board 2 is formed by pressure-bonding the above through an adhesive layer 6 made of an insulating material. Precisely, portions to be the bonding pads 16 and the ball pads 21 are also formed. As the insulating base materials 7 and 8 used here, there is a laminated ceramic substrate or a printed board made of glass / epoxy resin, and those made of glass / epoxy resin are low in cost compared to the ceramic substrate, Mainly used for mass production.
[0026]
Next, as shown in FIG. 3, in order to form the through-hole forming hole 17a, a predetermined portion of the multilayer printed board 2 is drilled with a drill or the like. Specifically, a hole is made at a position where the ball pad 21 is formed later.
[0027]
Then, by immersing the multilayer printed board 2 in an electroless plating solution, electroless copper plating is applied to the entire board 2 as shown in FIG. 4 to form a thin electroless copper plating layer 18 of about 2 μm, for example. At this time, since the electroless copper plating layer 18 is formed on the exposed portions of the wiring patterns 10, 11, 12, 13, the wiring patterns 10, 11, 12, 13 are in a conductive state. Thereafter, in order to form an electroplating layer only in the through-hole forming hole 17a, a resist (plating resist) 23 having a through-hole 17 portion opened is formed using a dry film.
[0028]
Next, as shown in FIG. 5, the electroplating is performed to deposit the copper plating layer 19 in the through hole forming hole 17a. That is, since the storage recess 15 is covered with the resist 23, the copper plating layer 19 by electroplating is not formed in the storage recess 15, and the electroless copper plating layer 18 is electrically formed in the through-hole forming hole 17a. It becomes the base of the plating layer 19. Then, as shown in FIG. 6, the resist 23 that is no longer needed is peeled off, and the previously formed electroless copper plating layer 18 is removed by light etching. As a result, the conduction by the electroless copper plating layer 18 in the exposed portions of the wiring patterns 10, 11, 12, 13 becomes a non-conduction state, and the through hole 17 is completed.
[0029]
Subsequently, for example, a silver-epoxy conductive resin 20 is filled in the through-hole 17 and cured as shown in FIG. 7 by a printing method, and then the surface is polished and flattened, and a plating process (for example, The ball pad 21 is formed by performing a plating process for forming a nickel-gold plating layer. Then, solder balls 22 are formed on the ball pad 21.
[0030]
Furthermore, as shown in FIG. 8, the semiconductor package 1 is manufactured by joining the copper plate as the heat sink 3 through the insulating adhesive layer 14. When a semiconductor chip is mounted on the semiconductor package 1, sealing (resin molding) of an electrical connection portion (for example, a connection portion between the electrode of the semiconductor chip and the bonding pad 16) is performed with an insulating resin. Is called.
[0031]
Now, the characteristic effects of the present embodiment will be listed below.
(1) By stacking the two double-sided substrates 4 and 5 on which the wiring patterns 10, 11, 12, and 13 are formed, a semiconductor package 1 having a storage recess 15 for storing a semiconductor chip is formed, and the semiconductor package 1 In the double-sided substrate 5 that is the outermost layer (uppermost layer), a wiring pattern 12 a is formed on the side wall that forms part of the housing recess 15. Further, the double-sided substrate 4 that is the outermost layer (lowermost layer) has a wiring pattern 10 a formed on the side wall that forms part of the housing recess 15.
[0032]
As a result, since the double-sided substrate 5 becomes the outermost layer (uppermost layer) as shown in FIG. 1, conventionally, the wiring pattern 12a can be formed on the side wall forming a part of the housing recess 15 as described above. First, the connection between the bonding pad 16 provided on the outer side surface of the double-sided substrate 5 and the wiring pattern 12 provided on the inner side surface of the double-sided substrate 5 had to be made using the through holes 17 and via holes. In the present embodiment, in addition to the connection using the through hole 17 and the via hole, the wiring pattern 12a on the side wall portion can be used, and the wiring density can be increased.
[0033]
Similarly, in the present embodiment, the double-sided substrate 4 is the outermost layer (lowermost layer), but the bonding pad 16 provided on the inner side surface of the double-sided substrate 4 and the wiring pattern 10 provided on the outer side surface of the double-sided substrate 4. Can be connected using the wiring pattern 10a on the side wall.
[0034]
That is, the connection that has been made using the through holes 17 and via holes can be made by the wiring patterns 10a and 12a formed on the side walls of the double-sided substrates 4 and 5, and the number of through holes 17 and via holes can be reduced. Can do. Therefore, it is possible to prevent an increase in mounting area due to the formation of the through hole 17 and the via hole and an increase in mounting area due to wiring routing, and the semiconductor package 1 can be reduced in size.
[0035]
  (2) Conventionally, since the through hole 49 is filled with the insulating resin 52 as shown in FIG. 9, a solder layer cannot be formed on the insulating resin having poor solder wettability, and the through hole 49 is displaced. A ball pad portion 48a is formed at a predetermined position, and a solder ball (solder bump) 51 is formed on the ball pad portion 48a. As shown in FIG.17Conductive resin20Therefore, it is possible to form the ball pad 21 that can be connected to the solder ball 22 by forming a gold plating layer having excellent solder wettability at the opening of the through hole 17. And the wiring pattern 13 can be increased in density, and the semiconductor package 1 can be reduced in size. That is, in the present package 1, it is possible to achieve an increase in the number of pins while avoiding an increase in size.
[0036]
(3) Since the wiring patterns 10 and 12 for the ground Vss and the power supply Vdd are formed as a plane layer, wiring is not required, which is convenient for circuit design. In addition, since effective inductance can be reduced and switching noise can be reduced, electrical reliability is also high. Specifically, although a large current flows through the power supply pattern and the ground pattern and noise is likely to occur, noise can be reduced by using the wiring patterns 10 and 12 for the power supply and ground as a plane layer. That is, it is possible to reduce both the electromagnetic interference to the peripheral device and the influence of the electromagnetic wave received from the peripheral device. Further, heat generation due to current flowing in the power supply line and the ground line can be suppressed.
[0037]
Further, since the heat radiating plate 3 is provided, heat generated in the semiconductor chip is dissipated through the heat radiating plate 3 and is a suitable noise countermeasure.
Therefore, the present package 1 is more preferable because it can reduce the number of pins and the switching noise caused by the high-speed processing due to the high functionality of the mounted semiconductor chip.
[0038]
(4) Instead of forming the through holes 49 and the lands 48 (ball pads 48a) in a state where there is a cavity inside the multilayer printed circuit board 30 as in the capping method described with reference to FIG. The through hole 17 is formed from the state in which the wiring pattern 13 is formed on the outer layer of the printed board 2. That is, conventionally, in order to protect the double-sided substrates 31 and 32 as the two intermediate substrates, the substrates 33 and 34 as the insulating base materials are required on the upper and lower sides, and the four base materials 38, 39, 44 and 45 are provided. Although necessary, in this embodiment, it is formed by the two insulating base materials 7 and 8 constituting the double-sided substrates 4 and 5. Thus, when this package 1 is manufactured with the said manufacturing method, the number of substrate layers can be reduced and it can be made thin. Furthermore, since the number of manufacturing processes is reduced, the cost can be reduced.
[0039]
Furthermore, when the heat sink 3 is to be attached to the semiconductor package (BGA) shown in FIG. 9 of the prior art, the substrate 33 on which the semiconductor chip is mounted needs to be opened by counterboring. In the embodiment, there is no need for processing for opening, and the heat sink 3 can be easily joined. Therefore, the manufacturing process can be reduced and the production efficiency can be improved.
[0040]
In addition, since the electroless copper plating layer 18 is a base layer for the electroplating layer 19, the electroplating layer 19 can be reliably deposited in the through hole 17, and the plating layers 18 and 19 are both made of copper. Since it is a plating layer, the peeling between the plating layers 18 and 19 by a heat cycle can be prevented.
[0041]
In addition, you may change embodiment of this invention as follows.
-In this embodiment, although it implemented in what laminated | stacked the double-sided substrates 4 and 5, it is not limited to this, You may implement in what laminates | stacks several board | substrates. For example, a double-sided substrate may be interposed between the double-sided substrates 4 and 5 shown in FIG. Furthermore, the substrate interposed inside is not limited to a double-sided substrate, and a multilayer substrate in which insulating base materials and wiring patterns are alternately stacked may be used. That is, it is only necessary that the wiring pattern is formed on the side wall that becomes the housing recess in the outermost substrate.
[0042]
In this embodiment, the ball pad 21 is formed on the through hole 17 by filling the through hole 17 with the conductive resin 20 to increase the mounting density. However, the wiring patterns 10a and 12a on the side walls are formed. If the required mounting density can be improved by doing so, the insulating resin 52 may be filled as in the prior art shown in FIG.
[0043]
-Instead of the copper plating layers 18 and 19 formed in the through hole 17, for example, a copper-nickel composite plating layer, a copper-cobalt plating layer, or a nickel plating layer may be formed. However, the copper plating layers 18 and 19 as in the embodiment are preferable from the viewpoints of electrical characteristics, heat dissipation and cost.
[0044]
In the present embodiment, the silver-epoxy resin conductive resin 20 is used. However, the present invention is not limited to this. For example, a material such as a silicon-based conductive resin may be used.
-Although the copper plate was used as the heat sink 3, it is not limited to this, For example, metal plates, such as a phosphor bronze plate, an aluminum plate, an anodized plate, can be used, and it is limited only to a metal plate. For example, an alumina plate or a ceramic substrate can be used.
[0045]
The wiring pattern 10 for the ground Vss and the heat sink 3 are bonded via the insulating adhesive layer 14, but may be performed using a conductive adhesive layer, and further connected and fixed by soldering or the like. It may be. If it does in this way, it will become more excellent by heat dissipation and noise resistance.
[0046]
In order to protect the wiring patterns (excluding the ball pad portion) 10 and 13 exposed to the outside from moisture and the like, they may be covered with a resist or the like.
[0047]
In the above embodiment, the BGA is embodied. However, other types of packages, for example, a PGA (pin grid array) in which a large number of I / O pins are erected on one side surface may be used. .
[0051]
【The invention's effect】
  As detailed above, according to the invention described in claim 1,The outermost substrate provided for protecting the inner layer wiring pattern required in the conventional capping process is not required. That is, the number of substrate layers can be reduced, manufacturing steps can be reduced, and production efficiency can be improved.
[0052]
  AlsoIn addition, a ball pad for forming solder balls can be formed on the through hole, and the density of the wiring can be increased.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor package of an embodiment.
FIG. 2 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 3 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 4 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 5 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 6 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 7 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 8 is a partial schematic cross-sectional view showing the method for manufacturing the semiconductor package of the embodiment.
FIG. 9 is a cross-sectional view of a conventional semiconductor package.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor package, 4, 5 ... Double-sided board 10, 11, 12, 13 ... Wiring pattern, 15 ... Storage recessed part.

Claims

A multilayer printed wiring board is formed by pressure-bonding a double-sided substrate with a wiring pattern formed on a side wall portion serving as a housing recess of a semiconductor chip through an adhesive layer,
Wherein a through hole forming holes formed in the multilayer printed wiring board,
An electroless plating layer is formed on the entire multilayer printed wiring board by immersing the multilayer printed wiring board in which the through-hole forming holes are formed in an electroless plating solution, and then a through-hole is formed on the surface of the multilayer printed wiring board. forming a resist was opened hole forming hole portion,
Then, a plating layer formed in the through hole forming hole through which the electroless plating layer is formed by performing electroplating,
After peeling off the resist , the through hole is completed by performing etching to remove the electroless plating layer exposed on the multilayer printed wiring board ,
After said I embed a conductive resin into the through-hole, the ball pad is formed in the opening of the through hole by plating process,
Furthermore, the manufacturing method of the semiconductor package characterized by joining a heat sink to a multilayer printed wiring board through an adhesive layer .