JP2000330826A - デバッグ命令を実行するデータ処理装置及びそのデータ処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロック速度を切り換えることなく、最大ク
ロック速度でデバッグを実行するデータ処理装置及びそ
の機能を得るデータ処理方法を提供する。 【解決手段】 メイン・プロセッサ・クロック周波数に
あるメイン・プロセッサ・クロック信号により駆動され
るメイン・プロセッサ（４）と、少なくとも一部分（１
２）が前記メイン・プロセッサ・クロック信号（ｃｌ
ｋ）の周波数と異なり、かつ非同期のデバッグ・クロッ
ク信号（ｔｃｋ）により駆動されるデバッグ・ロジック
（６、１２）と、前記デバッグ・ロジックによりデータ
処理命令が転送され、かつ前記メイン・プロセッサによ
り前記データ処理命令が読み出される命令転送レジスタ
とを備え、通常モードからデバッグ・モードへ切り換え
るときに、前記データ処理命令が命令転送レジスタ内に
来るまでは、前記メイン・プロセッサ（４）がノー・オ
ペレーション命令を実行し続ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置及
びデータ処理方法に関する。特に、本発明は、デバッグ
機構に関連し、かつこのようなサブシステムがデバッグ
命令を実行するようにしたデータ処理装置及びデータ処
理方法に関する。

【０００２】

【従来の技術】新しいデータ処理ハードウェア及びソフ
トウェアの開発を容易にするために、専用のデバッグ機
構を備えることが知られている。このような機構は、典
型的には、診断データを復元できるように、かつデバッ
グ命令を実行できるように、例えば、複数の命令を診断
データとしてアクセス可能とされる位置にデータ値を復
元できるようにする。加えて、デバッグされるシステム
の特定の構成、又は複数部分を使用して、これら特定の
構成又は部分の動作をテストする特定の命令を実行する
のが望ましいと思われる。

【０００３】いくつかの公知のデータ処理システムは、
通常の動作速度より（典型的には、遅い）異なるクロッ
ク速度に切り換え、次いで異なるクロック速度にとどま
っている間に実行すべき所望の命令又は複数の命令をロ
ードして、デバッグ・モードにより動作する。前記異な
るクロック速度は、命令を（例えば、直列スキャン・チ
ェーン経由）システムにロードするのを容易にするにす
る一方、その通常の速度で命令が実行されず、従って診
断動作の評価を低くする欠点がある。

【０００４】

【発明が解決しようとする課題】他の公知のシステム
は、異なるクロック速度で命令をロードし、そのときに
異なるクロック速度に切り換えて戻す前に、フル・クロ
ック速度に切り換えてその命令を実行することにより、
この問題に対処している。これは、診断動作の精度及び
有用性を高める一方、クロック速度間での切り換え、ク
ロックの同期及びこれらのに関連する回路を必要とする
欠点がある。

【０００５】

【発明を解決するための手段】本発明は、一特徴によれ
ば、データ処理装置を提供するものであって、前記装置
は、メイン・プロセッサ・クロック周波数にあるメイン
・プロセッサ・クロック信号により駆動されるメイン・
プロセッサと、少なくとも一部分がデバッグ・クロック
周波数にあるデバッグ・クロック信号により駆動される
デバッグ・ロジックであって、前記デバッグ・クロック
周波数が前記メイン・プロセッサ・クロック周波数と異
なり、かつ前記メイン・プロセッサ・クロック信号が前
記デバッグ・クロック信号と非同期である前記デバッグ
・ロジックと、前記デバッグ・ロジックによりデータ処
理命令が転送可能にされ、かつ前記メイン・プロセッサ
により前記データ処理命令が読み出し可能にされた命令
転送レジスタとを備え、通常モードからデバッグ・モー
ドへ切り換えるときは、前記データ処理命令が前記命令
転送レジスタ内に存在するまで、前記メイン・プロセッ
サが前記メイン・プロセッサ・クロック信号により駆動
され続けてノー・オペレーション命令を実行し、前記メ
イン・プロセッサ・クロック信号により駆動されている
間に、前記デバッグ・ロジックが前記メイン・プロセッ
サをトリガして前記データ処理命令を読み出し、かつ実
行するものである。

【０００６】本発明は、メイン・プロセッサがロードし
た命令の実行を待機させてノー・オペレーションを実行
するように、前記メイン・プロセッサを構成することに
より、命令をロードしている間に、前記メイン・プロセ
ッサがその通常のクロック速度で動作したままにするこ
とが可能なことが解る。ロードした命令が命令転送レジ
スタ内に存在するときは、クロックの切り換え又は再同
期を必要とすることなく、これを通常のクロック速度で
メイン・プロセッサに発行して実行することができる。

【０００７】前記メイン・プロセッサが命令パイプライ
ンを含む場合に、本発明の好ましい一実施例は、デバッ
グ命令を命令転送レジスタから発行してメイン・プロセ
ッサにより実行する前に、デバッグ・モードに入ったと
きに命令パイプライン内に待機している命令を命令パイ
プラインから除去することを前記デバッグ・ロジックに
より検出する動作をする。

【０００８】デバッグ・モードへのエントリは、種々の
異なる方法により実行可能とされる。これらの例には、
デバッグ・モードへの切り換えを指令するブレークポイ
ント命令の実行、（割り込みと同様の）外部デバッグ信
号の印加、又はプログラム・ブレークポイント又はウォ
ッチポイントのトリガがある。

【０００９】命令転送レジスタをロードする好ましい機
構は、直列スキャン・チェーンを介する。メイン・プロ
セッサがその通常のクロック速度で動作し続けてノー・
オペレーション命令を実行する方法は、前記メイン・プ
ロセッサに対して調整する必要がないので、前記直列ス
キャン・チェーン機構の構成をより簡単にする。

【００１０】更に、前記メイン・プロセッサにデータ処
理命令を伝達すると同様に、多くの場合で、メイン・プ
ロセッサにデータ値を伝達することが望ましい。これを
容易にするために、デバッグ・クロック周波数で動作す
るデバッグ・ロジックと、メイン・プロセッサ・クロッ
ク周波数で動作するメイン・プロセッサとの両者により
アクセス可能なデータ転送レジスタが提供される。

【００１１】このデータ転送レジスタは、潜在的なデー
タ競合を避ける一方、便宜的に直列スキャン・チェーン
を介してアクセスされてもよく、双方向通信を得るため
に、２つのデータ転送レジスタの形成に分割されてもよ
い。

【００１２】好ましい実施例では、デバッグ・ロジック
の少なくとも一部分がデバッグ・クロック信号を使用し
て動作する間に、前記デバッグ・ロジックがコプロセッ
サ・インターフェースを介して前記メイン・プロセッサ
に接続され、かつメイン・プロセッサ・クロック速度を
使用して動作するデバッグ・プロセッサを付加的に含
む。

【００１３】他の特徴によれば、本発明は、データ処理
方法を提供するものであって、前記方法は、メイン・プ
ロセッサ・クロック周波数にあるメイン・プロセッサ・
クロック信号によりメイン・プロセッサを駆動するステ
ップと、前記デバッグ・クロック周波数にあるデバッグ
・クロック信号によりデバッグ・ロジックを駆動するス
テップであって、前記デバッグ・クロック周波数は、前
記メイン・プロセッサ・クロック周波数と異なり、かつ
前記メイン・プロセッサ・クロック信号は、前記デバッ
グ・クロック信号と非同期であるステップと、前記デバ
ッグ・ロジックを使用して、データ処理命令を命令転送
レジスタに転送するステップと、前記メイン・プロセッ
サを使用して、前記命令転送レジスタから前記データ処
理命令を読み出すステップとを備え、通常モードからデ
バッグ・モードへ切り換えるときに、前記メイン・プロ
セッサは、データ処理命令が前記命令転送レジスタ内に
存在するまで、前記メイン・プロセッサ・クロック信号
により駆動され続けてノー・オペレーションを実行し、
かつ前記デバッグ・ロジックは、前記メイン・プロセッ
サ・クロック信号により駆動されている間に、前記メイ
ン・プロセッサをトリガして前記データ処理命令を読み
出し、かつ実行するものである。

【００１４】以下、添付図面を参照して、本発明を単な
る一実施例による概要図により説明する。

【００１５】

【発明の実施の形態】図１は、メイン・プロセッサ４、
デバッグ・コプロセッサ（及びシステム・コプロセッ
サ）６、及び浮動小数点ユニット・コプロセッサ８を含
むデータ処理システム２を示す。メイン・プロセッサ４
は、コプロセッサ・バスＣＰの形式にあったコプロセッ
サ・インターフェースを介してデバッグ・コプロセッサ
６及び浮動小数点ユニット・プロセッサ８に接続されて
いる。このコプロセッサ・バスＣＰの形式は、標準的な
コプロセッサ・バス、例えば（英国ケンブリッジのＡＲ
Ｍ有限会社製造のマイクロプロセッサに使用されてい
る）ＡＲＭコプロセッサ・バスとほぼ同一である。

【００１６】メイン・プロセッサ４は、データ・バスＤ
Ｂと、プリフェッチ・ユニット（ｐｒｅｆｅｔｃｈ ｕ
ｎｉｔ）１０を介して命令バスＩＢとに接続されてい
る。データ・バスＤＢ及び命令バスＩＢの両者は、ブレ
ークポイント及びウォッチポイントをそれぞれ識別する
ためにデバッグ・コプロセッサ６により監視されるアド
レス部を含む。

【００１７】メイン・プロセッサ４、デバッグ・コプロ
セッサ６及び浮動小数点ユニット・プロセッサ８は、全
てメイン・プロセッサのクロック周波数で共通メイン・
プロセッサ・クロック信号ｃｌｋにより駆動される。ス
キャン・チェーン・コントローラ１２は、更にデバッグ
・コプロセッサと共にデバッグ・ロジックの一部を形成
する。スキャン・チェーン・コントローラ１２は、メイ
ン・プロセッサ・クロック信号ｃｌｋと典型的に異なる
周波数を有するデバッグ・クロック信号ｔｃｋにより駆
動され、かつメイン・プロセッサ・クロック信号ｃｌｋ
と非同期である。

【００１８】データ転送レジスタ（ｄａｔａ ｔｒａｎ
ｓｆｅｒ ｒｅｇｉｓｔｅｒ）ＤＴＲ及び命令転送レジ
スタ（ｉｎｓｔｒｕｃｔｉｏｎ ｔｒａｎｓｆｅｒ ｒ
ｅｇｉｓｔｅｒ）ＩＴＲは、いずれも個別的な直列スキ
ャン・チェーンにより書き込み及び読み出しができるよ
うにスキャン・チェーン・コントローラ１２に接続され
ている。図示していないが、いくつかのモードにおい
て、データ転送レジスタＤＴＲ及び命令転送レジスタＩ
ＴＲの個別的なスキャン・チェーンは、単一のスキャン
・チェーンを形成するように互いに連結されてもよい。
スキャン・チェーン・コントローラ１２は、ＩＥＥＥ１
１４９．１ＪＴＡＧ標準において規定された形式のもの
である。このシステムは、スキャン・チェーン・コント
ローラ１２がＴＡＰコントローラ・ステート内のＲｕｎ
−Ｔｅｓｔステートを通るときはいつも、命令転送レジ
スタＩＴＲがその内容を、メイン・プロセッサ４のパイ
プライン１４に伝達されて有効な命令ラインを主張する
ことにより実行される命令として、プリフェッチ・ユニ
ット１０に発行するように制御される。プリフェッチ・
ユニット１０からメイン・プロセッサ４に伝達された命
令は、メイン・プロセッサ４それ自身により、又はコプ
ロセッサ・バスＣＰを介してメイン・プロセッサ４に接
続されたデバッグ・コプロセッサ６、浮動小数点ユニッ
ト・コプロセッサ８のうちの１つを意図したものによ
り、実行される命令であってもよい。

【００１９】２つの公開命令ＨＡＬＴ及び再起動ＲＥＳ
ＴＡＲＴは、以下で更に説明するようにメイン・プロセ
ッサの通常オペレーションを停止させるため、及び再起
動させるために通常のＪＴＡＧ命令に付加された。

【００２０】図２はデバッグ・コプロセッサ６を更に詳
細に示す。メイン・プロセッサ４よりもコプロセッサに
より実行することを意図したコプロセッサ命令は、コプ
ロセッサ番号オペランド・フィールドを含む。このよう
にして、コプロセッサ番号に一致したコプロセッサのみ
がコプロセッサ命令に応答してこれを実行する。この場
合に、デバッグ・コプロセッサにはコプロセッサ番号Ｃ
Ｐ１４が与えられる。ＡＲＭメイン・プロセッサに通常
関連されるシステム・コプロセッサには、コプロセッサ
番号ＣＰ１５が与えられ、かつ種々の制御レジスタが含
まれる。図２はデバッグ・コプロセッサＣＰ１４を示
す。

【００２１】デバッグ・コプロセッサ６は、１バンクの
ウォッチポイント・レジスタ１６及び１バンクのブレー
クポイント・レジスタ１８を含む。デバッグ・コプロセ
ッサ６内のウォッチポイント・レジスタ１６及びブレー
クポイント・レジスタ１８は、ウォッチポイント及びブ
レークポイント・アドレスをそれぞれ記憶する。各ウォ
ッチポイント・レジスタ１６及びブレークポイント・レ
ジスタ１８には、それぞれの制御レジスタ２０、２２が
関連されている。これらの制御レジスタ２０、２２は、
命令バスＩＢ及びデータ・バスＤＢとそれぞれのブレー
クポイント及びウォッチポイント値との比較のために適
用されるマスク値のような制御データを記憶する。更
に、これらの制御レジスタは、ブレークポイント又はウ
ォッチポイントが活性となるのはどの動作モードかを表
す値と共に、関連されるブレークポイント又はウォッチ
ポイントをエネーブル又はディセーブル（ｄｉｓａｂｌ
ｅ：不能状態）にするフラグを記憶することができる。

【００２２】ウォッチポイント・レジスタ１６からのウ
ォッチポイント値は、それぞれのウォッチポイント比較
器２４によりデータ・バスＤＢ上のデータ・アドレスと
比較され、一方、ブレークポイント・レジスタ１８から
のブレークポイント値は、ブレークポイント比較器２６
により命令バスＩＢ上の命令アドレスと比較される。ウ
ォッチポイントの一致又はブレークポイントの一致が確
認されると、これがウォッチポイント・ヒット信号ＷＰ
Ｈ又はブレークポイント・ヒット信号ＢＰＨにより残り
の回路に通知される。更に、デバッグ・エネーブル信号
ＤＥが発生される。ウォッチポイント・ヒット信号ＷＰ
Ｈ、ブレークポイント・ヒット信号ＢＰＨに及びデバッ
グ・エネーブル信号ＤＥは、デバッグ・コプロセッサ６
とメイン・プロセッサ４との間に存在するインターフェ
ースの一部とみなすことができ、メイン・プロセッサ・
ステータスを示すため、コアは停止すべきことを示すた
め、又はコアは再起動すべきことを示すために付加的な
信号を含めることもできる。

【００２３】更に、デバッグ・コプロセッサ６は、コプ
ロセッサ・バスＣＰに接続されたデバッグ・ステータス
制御レジスタＤＳＣＲを含む。以上で説明したウォッチ
ポイント・レジスタ１６、ブレークポイント・レジスタ
１８、制御レジスタ２０、２２、デバッグ・ステータス
及び制御レジスタ（ＤＳＣＲ）２８は、全てＡＲＭＭＣ
Ｒ及びＭＲＣ命令のようなコプロセッサ命令により、書
き込み及び読み出しが可能とされる。これは、メイン・
プロセッサ４に付加的な回路を追加してこれに関連した
潜在性によりクリティカル・パスを低速にすることな
く、デバッグ・コプロセッサがコプロセッサ・インター
フェースを介して構築されるのを可能にする。

【００２４】図３はデータ転送レジスタＤＴＲを更に詳
細に示す。特に、データ転送レジスタＤＴＲは、２つの
レジスタ３０、３２から形成される。第１のレジスタ３
０は、スキャン・チェーン入力ｔｄｉを介して書き込み
可能であり、かつメイン・プロセッサ４により読み出し
可能である。第２のレジスタ３２は、スキャン・チェー
ン出力ｔｄｏを介して読み出し可能であり、かつメイン
・プロセッサ４により書き込み可能である。第１のレジ
スタ３０及び第２のレジスタ３２は、相互に書き込みの
競合が発生し得ない双方向通信チャネルを形成してい
る。

【００２５】第２のレジスタ３２は、３２ビットのデー
タを記憶し、かつマルチプレクサ３４により形成された
３３番目のビットを有する。マルチプレクサ３４は、コ
ントローラ３６の制御により、４入力のうちの１つを選
択するように動作する。第１の入力は、第２のレジスタ
３２の主要部からの出力であり、これは、第２のレジス
タ３２の主要部の内容を直列にスキャン出力するときに
選択される。マルチプレクサ３４に対する他の３入力
は、メイン・プロセッサ・クロック信号ｃｌｋ領域にお
いて動作しているシステムの一部と、デバッグ・クロッ
ク信号ｔｃｋ領域において動作しているシステムの一部
との間でハンドシェーキングを取り扱う。特に、これら
の信号は、ｔｄｏを介して外部デバッグ回路により読み
出せるように調整されて、データ転送レジスタは一杯に
なる前に外部デバッグ回路に読み出さないようにされ、
同様に、データ転送レジスタは正しくロードされるまで
はメイン・プロセッサ４により読み出さないようにされ
る。更に、外部デバッグ回路は、更なる試行を行ってデ
ータをデータ転送レジスタＤＴＲにロードする前に、デ
ータ転送レジスタＤＴＲ内に配置したデータがメイン・
プロセッサ４により使用されたか否かを判断するため
に、３３番目のビットを読み出すことができる。同一の
ことは、メイン・プロセッサ４がデータ転送レジスタＤ
ＴＲにデータをロードしようとするのを、外部デバッグ
回路により収集される前に、阻止することについてもい
える。更に、ＰｉｐｅＥｍｐｔｙ信号は、メイン・プロ
セッサ４の命令パイプライン１４が空であり、実行され
るべき保留中の命令がないことを判断するために、デバ
ッグ・システムによりポーリング可能な３３番目ビット
としてマルチプレクサ３４により選択されてもよい。

【００２６】動作において、ラインｔｄｉ上のデータが
直列に第１のレジスタ３０にスキャン入力されるに従っ
て、第２のレジスタ３２からのデータ・ビットがライン
ｔｄｏにスキャン出力される。更に、その逆にデータが
第２のレジスタ３２からラインｔｄｏに直列にスキャン
出力されるに従って、ラインｔｄｉ上のデータ・ビット
が第１のレジスタ３０に入力されることにも云える。従
って、データが同時的にデータ転送レジスタＤＴＲから
再生され、またこれに書き込まれてもよく、これによっ
てデバッグ・オペレーションの速度が増加する。

【００２７】図４はスキャン・チェーン・コントローラ
１２によりメイン・プロセッサ４に供給されるデバッグ
命令の実行を示す。メイン・プロセッサ４はメイン・プ
ロセッサ・クロック信号ｃｌｋにより駆動され続けると
共に、スキャン・チェーン・コントローラはデバッグ・
クロック信号ｔｃｋにより駆動される。ステップ３８に
おいて、ブレークポイント命令の実行、外部的に供給さ
れるブレークポイント信号、又はブレークポイント若し
くはウォッチポイント・トリガの検出のように、デバッ
グ・トリガが発生する。ステップ４０において、デバッ
グ・トリガは、メイン・プロセッサ４に通常の処理を中
断させる。次に、命令パイプライン１４は、ステップ４
４、４６から形成されるループにおける１シーケンスの
ノー・オペレーション命令を実行する前に、ステップ４
２において、存在する命令を空にする。ステップ４６
は、スキャン・チェーン・コントローラ１２は、（この
実施例では、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅステートを通
る結果として）命令転送レジスタＩＴＲの内容が命令と
して命令パイプライン１４に発行されるべきことを示し
ているか否かを調べる。

【００２８】ステップ４６を通過する前に、ステップ４
８において、デバッグ・クロック信号ｔｃｋの制御によ
り動作しているスキャン・チェーン・システムを含むシ
ステムのデバッグ側は、まず、命令を命令転送レジスタ
ＩＴＲへスキャン入力するために使用される。命令がス
キャン入力されたときは、ステップ５０において、キャ
ン・チェーン・コントローラは、Ｒｕｎ／Ｉｄｌｅステ
ートを通って遷移し、システムのメイン・プロセッサ側
に対して、命令が命令パイプライン１４を下って発行さ
れるように命令転送レジスタＩＴＲにレディー（ｒｅａ
ｄｙ：実行可能）状態であることを示す。

【００２９】ステップ５０が完了したときは、ステップ
５２が命令を命令転送レジスタＩＴＲから命令パイプラ
イン１４に伝達するように機能し、ステップ５４におい
てこの命令が実行される。この命令が完了したときは、
デバッグ命令完了信号がデバッグ側に返送されので（ス
テップ５６）、デバッグ側は、命令転送レジスタＩＴＲ
に配置された命令が完了したこと、更に所望ならば命令
を命令転送レジスタＩＴＲに配置できることを知る。ス
テップ５８において、デバッグ側は、デバッグ命令完了
信号の発行を認識し、ステップ６０において、主張した
信号をクリアして、命令転送レジスタＩＴＲ内に実行さ
れるのを待機している有効な命令が存在することを表示
する。ステップ６２において、メイン・プロセッサ側
は、デバッグ側が信号をクリアしたことを認識し、次い
で処理をループ４４、４６に戻す。ステップ５６、５
８、６０、６２は、異なるクロック領域内で動作する部
分間のハンドシェーキング動作を効果的に実行し、これ
によって周波数差及び未知の位相関係を適合させる。

【００３０】従って、回路のデバッグ部はデバッグ・ク
ロック信号ｔｃｋにより動作し、一方、回路のメイン・
プロセッサ部はメイン・プロセッサ・クロック信号ｃｌ
ｋにより動作し、かつノー・オペレーション命令を実行
することにより、及びハンドシェーキング処理により、
異なるクロック速度に対処する。

【００３１】図５はデバッグ命令の多重実行を示す。ス
テップ６４において、ＡＲＴ ＳＴＣ命令のような命令
は、命令転送レジスタＩＴＲにスキャン入力される。ス
テップ６６において、データ値はデータ転送レジスタＤ
ＴＲにスキャン入力される。ステップ６８において、ス
キャン・チェーン・コントローラ１２は、Ｒｕｎ−Ｔｅ
ｓｔ／Ｉｄｌｅステートを介して遷移してデバッグ命令
発行信号をセットする。メイン・プロセッサ側は、デバ
ッグ命令発行信号のセットを検出し、かつステップ７０
において、データ転送レジスタＤＴＲからメモリ（メモ
リ回路は図示なしの）へデータ値を移動させることによ
り、命令転送レジスタＩＴＲ（図４を参照すること）に
記憶した命令を実行する。この命令が完了したときは、
ステップ７２において、これをデバッグ側に知らせ、デ
バッグ側は更なるデータ値をデータ転送レジスタにスキ
ャン入力する。命令転送レジスタＩＴＲ内に記憶した命
令は、外部システムにより変更される必要はなく、従っ
て他の命令の転送に時間が掛からない。次のデータ値が
所定位置にあるときは、ステップ７４において、スキャ
ン・チェーン・コントローラ１２は、Ｒｕｎ−Ｔｅｓｔ
／Ｉｄｌｅステートを介してを遷移して処理を続ける。
ステップ６８及び７０と同一のステップは、ブロック・
メモリ転送を効率的に実行するために、多数回実行され
てもよい。

【００３２】図６はデバッグ・コプロセッサ６の一部を
他の形式により示す。コプロセッサ命令は、バスＣＰｉ
ｎｓｔｒを介してデバッグ・コプロセッサ６に伝達され
て命令レジスタ７６に記録される。ラッチされた命令
は、デコーダ７８に伝達され、デコーダ７８は更にデバ
ッグ・コプロセッサ６の種々のレジスタ用及び出力マル
チプレクサ８０用の制御信号を発生する。レジスタの書
き込みは、ＡＲＭ ＭＣＲ命令に応答して行われ、また
レジスタの読み出しは、ＡＲＭ ＭＣＲ命令に応答して
行われる。レジスタの書き込みを実行すると、適当なレ
ジスタのレジスタ・エネーブル信号が主張される。レジ
スタの読み出しを実行しているときは、適当なレジスタ
出力がエネーブルされ、かつマルチプレクサ８０は、こ
の出力を選択するように切り換えられる。

【００３３】レジスタ８２は、システム・コプロセッサ
ＣＰ１５レジスタであり、このレジスタは、デバッグ中
にキャッシュ及びＭＭＵオペレーションを実行するため
に、外部デバッグ回路により使用可能にされている。デ
バッグ・ステータス制御レジスタ（ＤＳＣＲ）２８は、
コプロセッサＣＰ１４レジスタＲ１として取り扱われ、
書き込み、及び読み出しが共に可能とされている。命令
転送レジスタＩＴＲは、図１に示したスキャン・チェー
ンのみによって書き込みが可能とされる。データ転送レ
ジスタＤＴＲは、書き込み及び読み出しが可能とされ
る。データ転送レジスタは、コプロセッサＣＰ１４レジ
スタＲ５として取り扱われる。

【００３４】ブレークポイント・レジスタ１８及びウォ
ッチポイント・レジスタ１６は、それぞれ１つが示され
ている。これらは、それぞれの制御レジスタ２２、２０
に関連されている。比較器２４、２６は、これらのレジ
スタに関連されて、デバッグ・イベント（ｄｅｂｕｇ
ｅｖｅｎｔ）信号ＤＥを発生するために用いられる。

【００３５】図７はスキャン・チェーン・システムの一
部を概要的に示す。通常のＪＴＡＧオペレーションに従
ってＴＡＰコントローラ８４が設けられている。外部直
列データ及び出力は、ラインｔｄｉ及びｔｄｏにより得
られる。ＪＴＡＧ命令は、命令レジスタＩＲ８６内に登
録されてもよい。特定のスキャン・チェーンは、マルチ
プレクサ９０、８８に連係して動作するスキャン・チェ
ーン選択レジスタ９２を使用して選択されてもよい。２
つの部分のデータ転送レジスタ３０、３２は、相互に単
一のスキャン・チェーンを構成している。更に、命令転
送レジスタＩＴＲと、デバッグ・ステータス及び制御レ
ジスタＤＳＣＲ２８は、個別的にスキャン・チェーンを
形成している。更に、読み出し専用のＩＤＣｏｄｅスキ
ャン・チェーン及びＢｙｐａｓｓスキャン・チェーンも
設けられている。

【００３６】図８は、データ転送レジスタＤＴＲの一部
である第２のｗＤＴＲレジスタ３２の制御に係わるハン
ドシェーキングの一部として、スキャン・チェーン・コ
ントローラ１２とメイン・プロセッサ４との間で伝達さ
れる信号のタイミングを１例により示す。図８におい
て、ｓｅｔ ｔｅｒｍ（タームをセット）は、メイン・
プロセッサ・クロック信号領域において動作しているメ
イン・プロセッサ４により制御されており、またｃｌｅ
ａｒ ｔｅｒｍ（タームをクリア）は、デバッグ・クロ
ック信号領域において動作しているスキャン・チェーン
・コントローラ１２により制御されている。更に詳細に
は、ｓｅｔ ｔｅｒｍ及びｃｌｅａｒ ｔｅｒｍは、こ
れら自身４ステートのステート・マシン（ｓｔａｔｅ
ｍａｃｈｉｎｅ）によりそれぞれ制御されている（異な
るそれらのステートは、図８に２ディジットの２進数に
より表されている）。

【００３７】動作において、メイン・プロセッサ４は、
まずｗＤＴＲレジスタ３２に書き込み、ｓｅｔ ｔｅｒ
ｍをローからハイに遷移させて、ｗＤＴＲフルを主張さ
せる（ここでは、ＤＴＲレジスタの３３番目ビットとし
て、ｗＤＴＲフル信号をマルチプレクサ３４により選択
することができる）。ｗＤＴＲフル・インジケータの特
定バージョンは、ｔｃｋ領域のみに存在する。外部デバ
ッグ回路は、ＤＴＲレジスタの３３番目ビットをポーリ
ングして収集すべきデータが存在することを示すこの遷
移について監視する。更に、メイン・プロセッサ４がそ
のｃｌｋ領域において使用するためのインジケータも存
在する。

【００３８】そこで、デバッグ側は、ｗＤＴＲレジスタ
３２を読み出し、これが完了すると、ｃｌｅａｒ ｔｅ
ｒｍがローからハイへ遷移してｓｅｔ ｔｅｒｍステー
ト・マシンに対してデータを読み出したことを表示す
る。ｃｌｅａｒ ｔｅｒｍにおける遷移は、シンクロナ
イザを介してｓｅｔ ｔｅｒｍステート・マシンに伝達
され、これがｓｅｔ ｔｅｒｍをハイからローに遷移さ
せることにより応答して、ｃｌｅａｒ ｔｅｒｍにおけ
る変化を認識したことをｃｌｅａｒ ｔｅｒｍステート
・マシンに対して表示する。ハイからローへのｓｅｔ
ｔｅｒｍにおける遷移は、シンクロナイザによりｃｌｅ
ａｒ ｔｅｒｍステート・マシンへ逆に伝達され、ｗＤ
ＴＲレジスタ３２を読み出したという情報が肯定応答さ
れたときに、このステート・マシンがｃｌｅａｒ ｔｅ
ｒｍをハイからローへ遷移させる。ハイからローへのク
リア信号の遷移は、最終的にシンクロナイザにより、ｃ
ｌｅａｒ ｔｅｒｍステート・マシンからｓｅｔ ｔｅ
ｒｍステート・マシンへ伝達されて、ｓｅｔ ｔｅｒｍ
ステート・マシンをリセットさせるので、所望のときは
他の値をｗＤＴＲレジスタ３２に書き込めるようにメイ
ン・プロセッサ４に対してシステムがレディーとなる。

【００３９】図３に示すｒＤＴＲＦｕｌｌインジケータ
は、ｒＤＴＲレジスタ３０に関連し、かつｔｃｋ及びｃ
ｌｋ信号が交換されると共に、読み出し及び書き込みが
交換されると同様に作成されてもよい。

【００４０】図９は、（デバッグＲＥＳＴＡＲＴ命令に
応答して）図４及び図５に示すように動作しているデバ
ッグ・ステートからメイン・プロセッサ４を再起動させ
るときに、メイン・プロセッサ４とデバッグ・システム
との間で伝達されるハンドシェーキング信号のタイミン
グを示す。

【００４１】ＲｅｓｔａｒｔＣｏｒｅ信号はｔｃｋ領域
に存在し、ＤｂｇＩｎＤｅｂｕｇ及びＣｏｒｅＩｎＤｅ
ｂｕｇ信号はｃｌｋ領域に存在する。再起動オペレーシ
ョンにおける第１ステップとして、デバッグ制御ロジッ
クは、ＣｏｒｅＲｅｓｔａｒｔｅｄビットを０にセット
し、かつＲｅｓｔａｒｔＣｏｒｅ信号をローからハイに
遷移することにより、ＲＥＳＡＲＴ信号に対して応答す
る。ＲｅｓｔａｒｔＣｏｒｅにおけるこの遷移は、シン
クロナイザを介してメイン・プロセッサ４に伝達され、
メイン・プロセッサ４はＤｂｇＩｎＤｅｂｕｇ信号をハ
イからローへ遷移させることにより応答する。このビッ
トは、続いてシンクロナイザを通ってデバッグ制御ロジ
ックに逆に伝達され、デバッグ制御ロジックではＣｏｒ
ｅＲｅｓｔａｒｔｅｄ信号を非主張にする。ＣｏｒｅＲ
ｅｓｔａｒｔｅｄビットは、コアが再起動されたことを
確認するために外部デバッグ回路によりポーリングされ
る。ＲｅｓｔａｒｔＣｏｒｅ信号における遷移は、シン
クロナイザを介してメイン・プロセッサ４に伝達され、
メイン・プロセッサ４はＣｏｒｅＩｎＤｅｂｕｇ信号を
ハイからローに遷移させることにより応答して、メイン
・プロセッサ４をデバッグ・ステートから通常ステート
に遷移する。

【００４２】図８及び９は、メイン・プロセッサ・クロ
ック信号領域において動作しているメイン・プロセッサ
側とデバッグ・クロック信号において動作しているデバ
ッグ側との間で伝達されるハンドシェーキング制御信号
の２例を示す。同様にして、更なる制御信号間のハンド
シェーキングを取り扱うことができる。

【００４３】以上で説明したデバッグ機構の更に詳細な
図は、概要的にＡＲＭ１０マイクロプロセッサ及びＡＲ
Ｍマイクロプロセッサのアーキテクチャーに関係する以
下のマイクロアーキテクチャー仕様により提供される。

【００４４】１．０ 基本目的 １）多数の実施を通して展開するＡＲＭプロセッサに対
して将来の証明デバッグ・インターフェースを提供す
る、 ２）ＪＴＡＧハードウェア及び対象に基づくソフトウェ
アからハードウェアデバッグ設備へのアクセスを提供す
る。

【００４５】２．０ 背景 ＡＲＭ１０内のデバッグ・ロジックは、イン・サーキッ
ト・エミュレータに見られるものと同様の機能をサポー
トする能力、即ちブレークポイント及びウォッチポイン
トを設定する能力をユーザに提供して、プロセッサ及び
システム・ステートを点検して変更し、かつ関係するポ
イント周辺のプロセッサ活動のトレースを調べる。通
常、ホスト・コンピュータ上のソフトウェアは、デバッ
ガに対するインターフェースとして機能して、オン・チ
ップ・ロジックが要求する特定のプロトコルからエンド
・ユーザを完全に取り除く。

【００４６】ＡＲＭ１０は、ＡＲＭ７及びＡＲＭ９によ
り提供されるデバッグ・インターフェースをクリーン・
アップするための機会である。即ち、未使用の機能を削
除し、かつ新しい機能を付加することである。ＡＲＭ１
０のパイプラインの複雑性のために、命令をパイプライ
ンに詰め込むＡＲＭ７及びＡＲＭ９の方法は、２つの損
失がある。即ち、ＩＣＥｍａｎソフトウェアをより複雑
化し、またＡＲＭ１０が避けなければならないハードウ
ェア・クリティカル・パスの包含がある。

【００４７】ＡＲＭ１０にマスク・レジスタ、チェーン
又はレンジ機能は存在しない。データに依存するウォッ
チポイントやブレークポイントも存在しない。しかしな
がら、ＡＲＭ１０は、ブレークポイント命令を実施し
て、ごく一般的な使用をデータ依存性に置き換え、これ
が命令ストリームにおけるブレークポイントに対するユ
ーザ指定命令を認識させる。われわれはより実際的なブ
レークポイント・レジスタを利用することによりマスク
・レジスタを削除した。

【００４８】３．０ ＡＲＭ１０デバッグの使用 ＡＲＭ１０についてのデバッグ及び将来マシン（以下単
にＡＲＭ１０デバッグと呼ぶ）は、コプロセッサ１４
（ＣＰ１４）周辺に集められている。対象について実行
されるソフトウェア、即ちデバッグ・モニタ、又はオペ
レーティング・システム・デバッグ（以下デバッグ・タ
スクと呼ぶ）は、単にＣＰ１４レジスタに書き込むこと
によりデバッグ・ハードウェア機能をアクセスすること
ができる。レジスタ・ブレークポイントは、例外を発生
させることができ、対象ハンドラーがレジスタ・ブレー
クポイントをヒットしたときに制御権を取獲得できるよ
うにする。デバッグ機能は、対象上のソフトウェア及び
ＪＴＡＧポートの両者を通ってアクセスされる。ＪＴＡ
Ｇプログラミングは、１度に１プロセッサ命令を供給す
ることにより実行され、オプションによりデータ・バー
ストが続く。しかし、デバッグ・ステップに入る、抜け
出す及び実行するためのインターフェースは、はるかに
明確かつより正確に定義される。

【００４９】３．１コプロセッサ１４ ３．１．１ ＣＰ１４インターフェース コプロセッサ・インターフェースは、ＡＲＭコアとデバ
ッガとの間の共通機構として動作し、ＣＰ１４及びＣＰ
１５の両者のアクセスは、このブロックにより処理され
る。このコプロセッサ・インターフェースは、ＶＦＰコ
プロセッサ・インターフェースと同様であるが、しかし
少数の制御信号及び狭帯域バスを有する。このインター
フェースは、次の信号を含む。 入力： 説明： ＡＳＴＯＰＣＰＥ 実行中のＡＲＭストール（ｓｔａｌｌ）を表示 ＡＳＴＯＰＣＰＤ デコード中のＡＲＭストールを表示 ＡＣＡＮＣＥＬＣＰ ＣＰでの命令を取り消す ＡＦＵＬＳＨＣＰ コプロセッサ・パイプラインをフラッシュ ＬＤＣＭＣＲＤＡＴＡ ＡＲＭコアからの入力データを含むバス ＣＰＩＮＳＴＲ［３１：０］ ＡＲＭからコプロセッサへの命令 ＣＰＳＵＰＥＲ コプロセッサ・スーパバイザ・モード ＣＰＬＳＬＥＮ ＬＳＵに対する長さインジケータ ＣＰＬＳＳＷＡＰ ＬＳＵに対するインジケータを入れ換え ＣＰＩＮＳＴＲＶ ＣＰに対する有効命令を表示する ＣＰＲＳＴ コプロセッサのリセット ＣＰＣＬＫ コプロセッサ・クロック 出力： ＣＰＢＵＳＹＤ デコードにおけるビジー待機 ＣＰＢＵＳＹＥ 実行中のビジー待機 ＣＰ１５ＳＥＲＩＡＬＩＺＥ コアにデコードにおける命令を強制的にホールド ＣＰＢＯＵＮＣＥＥ ＣＰは命令を拒否 ＳＴＣＭＲＣＤＡＴＡ バスはＡＲＭコアに対しての出力データを含む

【００５０】３．１．２ＣＰ１４レジスタ／マップ 全てのデバッグ・ステートはレジスタとしてＣＰ１４に
マッピングされる。３ＣＰ１４レジスタ（Ｒ０、Ｒ１、
Ｒ５）は、特権モードにおいてデバッグ・タスクにより
アクセス可能とされ、また４レジスタ（Ｒ０、Ｒ１、Ｒ
４、Ｒ５）は、スキャン・チェーンとしてアクセス可能
である。残りのレジスタは、特権モードでのみデバッグ
・タスクからアクセス可能である。空間は１６ブレーク
ポイント及び１６ウォッチポイントまで確保されてい
る。特定の実施計画を２から１６までの任意の数で実施
することができる。ＡＲＭ１０のときは、６命令側ブレ
ークポイント及び２データ側ウォッチポイントが存在す
る。

【００５１】ブレークポイント・レジスタは、特権モー
ドにおいてリセットから起動し、ディセーブルされる。
Ｄｅｂｕｇ ＩＤ Ｒｅｇｉｓｔｅｒ（Ｒ０）は読み出
し専用であることに注意すべきである。更に、ブレーク
ポイント及びウォッチポイント・レジスタにおける一致
ビットは、プログラマが適当なビットをセットすること
により１フィールド（例えば、サイズ、スーパバイザ／
ユーザ）を指定できるようにする符号化を含むことも認
識すべきである。ユーザは、一致についてフィールドが
考慮されていないときは、ビットを全て１にセットする
必要がある。

【００５２】デバッギングのディセーブルには、２つの
方法がある。ＤＳＣＲにおけるＧｌｏｂａｌ Ｅｎａｂ
ｌｅビットは、ソフトウェアを介して全てデバッグ機能
をエネーブル又はディセーブルするために使用される。
このビットは、リセットによりクリアされ、これは、全
てのデバッグ機能がディセーブルされることを意味す
る。全ての外部デバッグ要求はコアにより無視され、ま
たＢＫＰＴ命令はノー・オペレーションとして処理され
る。このモードの目的は、オペレーティング・システム
がタスク・スイッチング・シーケンスの一部として個々
のタスクについてのデバッグ処理を速やかにエネーブル
及びディセーブル可能にすることである。加えて、ＤＢ
ＧＥＮピンは、ＡＲＭ１０のデバッグ機能をディセーブ
ル可能にする。デバッグ処理を必要としないときにの
み、この信号をＬＯＷに接続する必要がある。

【００５３】多数のレジスタをサポートするために、Ｃ
Ｒｍ及びｏｐｃｏｄｅ２フィールドは、デバッグ・レジ
スタ番号を符号化するために使用される。ただし、この
レジスタ番号は、｛ｏｐｃｏｄｅ２，ＣＲｍ｝である。

【００５４】Ｒ０：Ｒｅｂｕｇ ＩＤ Ｒｅｇｉｓｔｅ
ｒ ＤＤＩＲ［３１：２４］ ＣＰ１５ Ｒ０のような設計
者コード ＤＤＩＲ［２３：２０］ ゼロ ＤＤＩＲ［１９：１６］ デバッグ・アーキテクチャー
のバージョン、ＡＲＭ１０＝０ｂ０００ ＤＤＩＲ［１５：１２］ 実施したレジスタ・ブレーク
ポイント数 ＤＤＩＲ［１１：１８］ 実施したウォッチポイント数 ＤＤＩＲ［７：４］ ゼロ ＤＤＩＲ［３：０］ 改訂番号

【００５５】Ｒ１：デバッグ・ステータス及び制御レジ
スタ（ＤＳＣＲ） ＤＳＣ［１：０］ 予備 ＤＳＣ［４：２］ デバッグ・エントリ方法−読み出し
専用 ０００ ＪＴＡＧ ＨＡＬＴ命令が発生 ００１ レジスタ・ブレークポイントが発生 ０１０ ウォッチポイントが発生 ０１１ ＢＫＰＴ命令が発生 １００ 外部デバッグ要求が発生 １０１ ベクトルキャッチが発生 １１０，１１１ 予備 ＤＳＣＲ［５］ 予備 ＤＳＣＲ［６］ ｗＤＴＲバッファが空−読み出し専
用 このビットは、ｗＤＴＲバッファがデータの書き込みに
対してレディーのときにセットされる。ゼロは、デバッ
ガによりデータが未だ読み出されていないことを示す。 ＤＳＣＲ［７］ ｒＤＴＲバッファ・フル−読み出し
専用 このビットは、通常、ＪＴＡＧデバッガがこのバッファ
にデータを書き込んだ結果としてコア用のｒＤＴＲに読
み出すデータが存在するときに、セットされる。ゼロは
バッファ内に読み出すデータがないことを示す。 ＤＳＣＲ［１５：８］ 予備 ＤＳＣＲ［１６］ ベクトル・トラップ・エネーブル
（Ｖｅｃｔｏｒ Ｔｒａｐ Ｅｎａｂｌｅ）−リセット ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［１７］ ベクトル・トラップ・エネーブル
−未定義命令 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［１８］ ベクトル・トラップ・エネーブル
−ＳＷＩ ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［１９］ ベクトル・トラップ・エネーブル
−フェッチ中断（ａｂｏｒｔ） ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［２０］ ベクトル・トラップ・エネーブル
−データ中断 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［２１］ 予備 ＤＳＣＲ［２２］ ベクトル・トラップ・エネーブル
−ＩＲＱ ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［２３］ ベクトル・トラップ・エネーブル
−ＦＩＱ ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット状態
のときはリセットされる。 ＤＳＣＲ［３０：２４］ 予備 ＤＳＣＲ［３１］ グローバル・デバッグ・エネーブ
ル（Ｇｌｏｂａｌ Ｄｅｂｕｇ Ｅｎａｂｌｅ）−シス
テム・リセットによりリセットされる ０＝全てのデバッグ処理機能（ブレークポイント、ウォ
ッチポイント等）をディセーブルする。 １＝全てのデバッグ処理機能をエネーブルする。 注意：ベクトル捕捉はブレークポイントよりも高い優先
順位を有する。

【００５６】Ｒ２−Ｒ４：予備 Ｒ５：データ転送レジスタ（Ｄａｔａ Ｔｒａｎｓｆｅ
ｒ Ｒｅｇｉｓｔｅｒ） ＤＴＲ［３１：０］ データ （注意：ＤＴＲは、物理的に個別的な２レジスタ、即ち
ｒＤＴＲ（読み出し）及びｗＤＴＲ（書き込み）からな
る。これらの使用の説明については３．２．７及び３．
２．１０を参照すべきである。） Ｒ６−Ｒ６３：予備 Ｒ６４−Ｒ７９：レジスタ・ブレークポイント（Ｒｅｇ
ｉｓｔｅｒ Ｂｒｅａｋｐｏｉｎｔ）値

【００５７】ＢＶ［３１：０］ レジスタ・ブレー
クポイント値 Ｒ８０−Ｒ９６：レジスタ・ブレークポイント制御レジ
スタ（Ｒｅｇｉｓｔｅｒ Ｂｒｅａｋｐｏｉｎｔ Ｃｏ
ｎｔｒｏｌ Ｒｅｇｉｓｔｅｒｓ） ＢＣＲ［０］ システム・リセットによるクリアをエネ
ーブル ０＝レジスタをディセーブル １＝レジスタをエネーブル ＢＣＲ［２：１］ スーパバイザ（Ｔｒａｎｓ） アク
セス ００−予備 １０−特権付き ０１−ユーザ １１−不定 ＢＣＲ［４：３］ サム（Ｔｈｕｍｂ）モード ００−予備 １０−ＡＲＭ命令 ０１−サム命令 １１−不定 Ｒ９６−Ｒ１１１ ウォッチポイント値 ＷＶ［３１：０］ ウォッチポイント値 Ｒ１１２−Ｒ１２７：ウォッチポイント制御レジスタ ＷＣＲ［０］ エネーブル ０＝レジスタをディセーブル（システム・リセットによ
りクリア） １＝レジスタをエネーブル ＷＣＲ［２：１］ スーパバイザ（Ｔｒａｎｓ） ００−予備 １０−特権付き ０１−ユーザ １１−不定 ＷＣＲ［４：３］ ロード／ストア／不定 ００−予備 １０−ロード ０１−ストア（Ｓｔｏｒｅ） １１−不定 ＷＣＲ［７：５］ バイト／ハーフワード／ワード／不
定サイズ ０００−予備 ００１−バイト ０１０−ハーフワード ０１１−バイト又はハーフワード １００−ワード １０１−ワード又はバイト １１０−ワード又はハーフワード １１１−任意のサイズ ＷＣＲ［８］ 予備 ＷＣＲ［１０：９］ Ａｄｄｒ［１：０］へのアドレス
・マスク ０＝比較にビットを含む １＝比較にビットを除外 ＷＣＲ［１１］ 予備

【００５８】３．１．３ ＣＰ１４命令 下記はＡＲＭ１０におけるＣＰ１４用の適正命令専用で
ある。ＬＤＣ及びＳＴＣ命令は、ＤＴＲレジスタに対し
てのみ有効である。他の全ての命令は、拒絶（ｂｏｕｎ
ｃｅ）される。

【００５９】

【表１】

【００６０】３．２ デバッグに対するハードウェア・
インターフェース ３．２．１ ホールト（Ｈａｌｔ）・モードへの進行及
び抜け出し ホールト・モードは、ＤＳＣＲの１〜３０ビットを書き
込むことによりエネーブルされ、ＪＴＡＧデバッガによ
ってのみ実行可能にされる。このモードがエネーブルに
された場合に、下記の事象のうちの１つが発生したとき
は、プロセッサはホールトになる（ソフトウェアにおい
て例外となることに対比される）。 ａ）ＥＤＢＧＲＱを主張 ｂ）ＪＴＡＧインターフェースを介してＨＡＬＴ命令を
スキャン入力した。ＴＡＰコントローラは、コアにＨＡ
ＬＴコマンドを発行するためにＲｕｎ／Ｉｄｌｅを伝達
する必要がある。 ｃ）例外が発生し、かつ対応するベクトル・トラップ・
エネーブル・ビットをセット ｄ）レジスタ・ブレークポイントをヒット ｅ）ウォッチポイントをヒット ｆ）ＢＫＰＴ命令がＡＲＭパイプラインの実行段に到達

【００６１】デバッグ・ステートに入ると、ＤＳＣＲに
おけるコア・ホールト（ＣｏｒｅＨａｌｔｅｄ）ビット
がセットされる。デバッガは、推定により、このビット
がハイになるまで、Ｃａｐｔｕｒｅ−ＤＲ及びＳｈｉｆ
ｔ−ＤＲを通過することによりＤＳＣＲをポーリングす
る。この時点において、デバッガは、なぜコアはホール
トしたのかを判断し、かつマシン・ステートを保存す
る。ＭＳＲ命令はモードを変更し、マシンに全てバンク
済みのレジスタに対するアクセスを獲得をするために使
用されてもよい。デバッグ・ステートにある間は、ＰＣ
は増加されず、外部割り込みは無視され、かつ全ての命
令は、命令転送レジスタ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｔ
ｒａｎｓｆｅｒ Ｒｅｇｉｓｔｅｒ）から読み出される
（スキャン・チェーン４）。

【００６２】デバッグ・ステートからの抜け出しは、再
起動（ＲＥＳＴＡＲＴ）命令においてＪＴＡＧインター
フェースを介してスキャン入力することにより、実行さ
れる。デバッガは、再起動する前にコアがデバッグ・ス
テートに入る方法に従ってＰＣを調整する。下記の表
は、コアが各場合についてホールトする時点でＰＣの値
を表示する。

【００６３】

【表２】

【００６４】ステート・マシンがＲｕｎ−Ｔｅｓｔ／Ｉ
ｄｌｅステートに入ると、通常の動作が再開する。ステ
ート・マシンがＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅとなるまで
待機する遅延は、マイクロプロセッサ・システムにおけ
る他の装置に、直接影響することなく、条件を設定可能
にする。全てのプロセッサは、Ｒｕｎ−Ｔｅｓｔ／Ｉｄ
ｌｅステートに入ると、一斉にオペレーションを再開す
る。ＲＥＳＴＡＲＴシーケンスを完了すると、コア再起
動（Ｃｏｒｅ Ｒｅｓｔａｒｔｅｄ）ビットがセットさ
れる。

【００６５】コアは、ＲＥＳＴＡＲＴコマンドを発行す
る前に、「命令完了」（Ｉｎｓｔｒｕｃｔｉｏｎ Ｃｏ
ｍｐｌｅｔｅ）ビット（ｗＤＴＲ［０］）をポーリング
して最後の命令を何らの問題（可能とする中断など）な
しに完了したことを確認する必要があることに注意すべ
きである。デバッガは、コアにＲＥＳＴＡＲＴ命令を発
行した後に、何か他のことを実行する前は、ポーリング
して実際に再起動したことを調べる必要がある。デバッ
グ・ロジックにはシンクロナイザ及びハンドシェク・ラ
インが存在し、デバッグ・ロジックはこれらのハンドシ
ェーキング・ラインをクリアできるようにクロック（特
に、ＴＣＫ）を備えている必要がある。デバッグ・ロジ
ックがＤｂｄＲｅｓｔａｒｔラインをクリアする機会が
来る前に、クロックをターン・オフすれば、コアはデバ
ッグ・ステートにとどまって再度起動しない。コア再起
動ビットを読み出す操作は、必要なラインをクリアする
のに十分なクロックを供給する。

【００６６】３．２．２ ＪＴＡＧポート及びテスト・
データ・レジスタ ロジックのＪＴＡＧ部は、ＩＥＥＥ１１４９．１インタ
ーフェースを実施し、かつ装置ＩＤレジスタ、バイパス
・レジスタ、及び４ビットの命令レジスタをサポートす
る。加えて、下記の公開命令がサポートされる。

【００６７】

【表３】

【００６８】デバッグ・レジスタに対するアクセスは、
ソフトウェア（ＭＣＲ命令による）又はＪＴＡＧポート
を通して得られる。ハードウェア・デバッグ機構は、基
本的に、ＡＲＭ７／ＡＲＭ９と同様であるが、しかしＡ
ＲＭ１０デバッグは全てのクロッキングを隠し、かつデ
バッガからパイプラインの深さを発行する。

【００６９】ＪＴＡＧ（Ｒ１、Ｒ５）を介してアクセス
可能なＣＰ１４内のレジスタは、ＥＸＴＥＳＴ命令を使
用して書き込まれる。レジスタＲ０、Ｒ１及びＲ５は、
ＩＮＴＥＳＴ又はＥＸＴＥＳＴ命令により読み出され
る。これは、ＩＮＳＴ命令のみが使用され、かつチェー
ンにおけるｒ／ｗビットが実行されるべきオペレーショ
ンを決定した点でＡＲＭ９と異なる。

【００７０】３．２．２．１ バイパス・レジスタ 目的：ＴＤＩとＴＤＯとの間にパスを設けることにより
スキャン・テスト中の装置をバイパスする。 長さ：１ビット 動作モード：バイパス命令が命令レジスタにおける現在
命令であるときは、直列データがＳｈｉｆｔ−ＤＲステ
ートにおける１ＴＣＫサイクルの遅延により、ＴＤＩか
らＴＤＯへ転送される。バイパス・レジスタからの並列
出力は存在しない。ロジック０は、Ｃａｐｕｔｕｒｅ−
ＤＲ（ＤＲの捕捉）ステートにおいてバイパス・レジス
タの並列入力からロードされる。 順序：ＴＤＩ−［０］−ＴＤ０

【００７１】３．２．２．２ 装置ＩＤ Ｃｏｄｅ レ
ジスタ 目的：ＡＲＭ７Ｔ及びＡＲＭ９ＴからＡＲＭ１０を識別
するために、ＴＡＰコントローラＩＤが固有なので、Ｍ
ｕｌｔｉ−ＩＣＥがどのプロセッサに接続されているの
かを容易に調べることができる。このＩＤレジスタは、
チップの縁に経路設定されるので、相手側はピンをハイ
値又はロー値へ接続することにより、これら自身のＩＤ
番号を作成することができる。ＡＲＭ１０２００用の総
称ＩＤは、初期的には、０ｘ０１０２０Ｆ０Ｆとなる。
全ての相手側−特定装置は、下記形式のＩＤ番号により
識別される。 バージョン 部品番号 製造者ＩＤ ＬＳＢ ［３１：２８］ ［２７：１２］ ［１１：１］ １

【００７２】長さ：３２ビット 動作モード：ＩＤＣＯＤＥ命令が現在値であるときは、
ＴＤＩ及びＴＤＯとの間の直列パスとして、ＩＤレジス
タが選択される。ＩＤレジスタからの並列出力は存在し
ない。３２ビットのＩＤコードは、Ｃａｐｔｕｒｅ−Ｄ
Ｒステート中に並列入力からレジスタにロードされる。 順序：ＴＤＩ−［３１］［３０］．．．［１］［０］−
ＴＤ０

【００７３】３．２．２．３ 命令レジスタ 目的：現在のＴＡＰ命令を変更する 長さ：４ビット 動作モード：Ｓｈｉｆｔ−ＤＲステートのときは、命令
レジスタがＴＤＩとＴＤＯとの間に直列パスとして選択
される。Ｃａｐｔｕｒｅ−ＤＲステートでは、０００１
二進値がこのレジスタにロードされる。これは、Ｓｈｉ
ｆｔ−Ｉ中に（最下位ビットが最初に）シフト出力さ
れ、一方新しい命令が（最下位ビットが最初に）スキャ
ン入力される。Ｕｐｄａｔｅ−ＩＲステートでは、命令
レジスタ内の値が現在命令となる。リセットにより、Ｉ
ＤＣＯＤＥが現在命令となる。 順序：ＴＤＩ−［３］［２］［１］［０］−ＴＤ０

【００７４】３．２．２．４ スキャン・チェーン選択
（Ｓｃａｎ Ｃｈａｉｎ Ｓｅｌｅｃｔ）レジスタ 目的：現在の活性スキャン・チェーンを変更する。 長さ：５ビット 動作モード：現在命令としてＳＣＡＮ Ｎを選択した
後、Ｓｈｉｆｔ−ＤＲステートのときは、ＴＤＩとＴＤ
Ｏとの間の直列パスとしてスキャン・チェーン選択レジ
スタが選択される。Ｃａｐｔｕｒｅ−ＤＲステートで
は、１００００二進値がこのレジスタにロードされる。
Ｓｈｉｆｔ−ＤＲでは、これが（最下位ビットが最初
に）シフト出力され、同時に、（最下位ビットを最初に
して）新しい値がシフト入力される。Ｕｐｄａｔｅ−Ｄ
Ｒステートでは、レジスタ内の値は、レジスタにおける
値がスキャン・チェーンを選択して現在活性のスキャン
・チェーンになる。ＩＮＴＥＳＴのような更なる全ての
命令は、このスキャン・チェーンに適用される。現在の
選択されたスキャン・チェーンは、ＳＣＡＮ Ｎ命令が
実行されたとき、又はリセットが発生したときにのみ、
変更される。リセットにより、スキャン・チェーン３が
活性なスキャン・チェーンとして選択される。現在の選
択されたスキャン・チェーン数は、ＳＣＲＥＧ［４：
０］出力バスに反映される。ＴＡＰコントローラは、Ａ
ＲＭ１０２０マイクロセル内のものに加えて、外部スキ
ャン・チェーンを駆動するために使用されてもよい。外
部スキャン・チェーンは、これに対して番号及び制御信
号が割り付けられる必要があり、ＳＣＲＥＧ［４：
０］、ＩＲ［３：０］、ＴＡＰＳＭ［３：０］、及びＴ
ＣＫから導き出されてもよい。 順序：ＴＤＩ−［４］［３］［２］［１］［０］−ＴＤ
０

【００７５】３．２．２．５ Ｓｃａｎ Ｃｈａｉｎ
０ 目的：デバッグ。 長さ：３２ビット このＳｃａｎ Ｃｈａｉｎは、ＣＰ１４ Ｒｅｇｉｓｔ
ｅｒ ０、ＤｅｂｕｇＩＤ Ｒｅｇｉｓｔｅｒである。 順序：ＴＤＩ−［３１］［３０］．．．［１］［０］−
ＴＤ０

【００７６】３．２．２．６ Ｓｃａｎ Ｃｈａｉｎ
１ 目的：デバッグ。 長さ：３２ビット このＳｃａｎ Ｃｈａｉｎは、ＣＰ１４ Ｒｅｇｉｓｔ
ｅｒ １、ＤＳＣＲである。ＤＳＣＲ［１５：０］のみ
が読み出されることに注意すべきである。下記のビット
は、Ｃｈａｉｎ １に対して定義される。 ＤＳＣ［０］ Ｃｏｒｅ Ｈａｌｔｅｄ−読み出し専
用 ＤＳＣ［１］ Ｃｏｒｅ Ｒｅｓｔａｒｔｅｄ−読み
出し専用 ＤＳＣ［４：２］ デバッグ・エントリ方法−読み出し
専用 ０００ ＪＴＡＧ ＨＡＬＴ命令が発生 ００１ レジスタ・ブレークポイントが発生 ０１０ ウォッチポイントが発生 ０１１ ＢＫＰＴ命令が発生 １００ 外部デバッグ要求が発生 １０１ ベクトル捕捉が発生 １１０，１１１ 予備 ＤＳＣＲ［５］ 過去にしばしば破棄が発生−ＭＣＲ
によってのみ書き込み可能 ＭＣＲ このビットは容易ではない。これはＭＣ
ＲによりＭＳＣＲにクリアされ、ここで、このビットは
０である。 ｎＴＲＳＴ＝０のとき、又はＴＡＰコントローラがリセ
ット・ステートときはリセット ＤＳＣＲ［６］ ｗＤＴＲバッファが空−読み出し専
用 このビットは、ｗＤＴＲバッファが空であり、コアが更
にデータが書き込めることを意味するコアのインジケー
タである。これは、ＪＴＡＧデバッガがＥＸＴＥＳＴに
よりＣａｐｔｕｒｅＤＲを通ることによりＤＴＲをポー
リングするのか否かを調べる反転ビットである。ＪＴＡ
Ｇ信号とコア信号との間のタイミングは異なっているの
で、デバッガは、このビットを使用してｗＤＴＲが空で
あるか又はフルであるかを判断してはならない。 ＤＳＣＲ［７］ ｒＤＴＲバッファ・フル−読み出し
専用 このビットは、ｒＤＴＲバッファがフルであり、デバッ
ガがこれにデータが書き込んだことを意味するコアのイ
ンジケータである。これは、ＪＴＡＧデバッガがＩＮＴ
ＥＳＴによりＣａｐｔｕｒｅＤＲを通ることにより、Ｄ
ＴＲをポーリングするのか否かを調べる反転ビットであ
る。ＪＴＡＧ信号とコア信号との間のタイミングは異な
っているので、デバッガはこのビットを使用してｗＤＴ
Ｒが空であるか又はフルであるかを判断してはならな
い。 ＤＳＣＲ［１５：８］ 予備 ＤＳＣＲ［１６］ ベクトル・トラップ・エネーブル
−リセット−読み出し専用 ｎＴＲＳＴ＝０のときはリセット、ＴＡＰコントローラ
がリセット・ステートのときは、リセット ＤＳＣＲ［１７］ ベクトル・トラップ・エネーブル
−未定義命令−読み出し専用 ｎＴＲＳＴ＝０のときはリセット、ＴＡＰコントローラ
がリセット・ステートのときは、リセット ＤＳＣＲ［１８］ ベクトル・トラップ・エネーブル
−ＳＷＩ−読み出し専用 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［１９］ ベクトル・トラップ・エネーブル
−プリフェッチ中断（Ｐｒｅｆｅｔｃｈ Ａｂｏｒｔ）
−読み出し専用 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［２０］ ベクトル・トラップ・エネーブル
−データ中断−読み出し専用 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［２１］ ベクトル・トラップ・エネーブル
−予備 ＤＳＣＲ［２２］ ベクトル・トラップ・エネーブル
−ＩＲＱ−読み出し専用 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［２３］ ベクトル・トラップ・エネーブル
−ＦＩＱ−読み出し専用 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［２６：２４］ 予備 ＤＳＣＲ［２７］ Ｃｏｍｍｓチャネル・モー
ド ０＝Ｃｏｍｍｓチャネル不作動 １＝Ｃｏｍｍｓチャネル作動 ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［２８］ サム・モード・インジケー
タ（５．０項を参照のこと） ＤＳＣＲ［２９］ ＩＴＲ選択において命令を
実行 ０＝ディセーブル １＝ＪＴＡＧ状態マシンがＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅ
を通過するときは、ＩＴＲにおける命令をプリフェッチ
・ユニットに送出 ｎＴＲＳＴ＝０のとき、又は、ＴＡＰコントローラがリ
セット・ステートのときは、セット ＤＳＣＲ［３０］ Ｈａｌｔ／Ｍｏｎｉｔｏｒ
（ホールト／モニタ）モード選択 ０＝モニタ・モードをエネーブ １＝ホールト・モードをエネーブル ｎＴＲＳＴ＝０又はＴＡＰコントローラがリセット・ス
テートのときは、リセット ＤＳＣＲ［３１］ グローバル・デバッグ・エネーブ
ル（Ｇｌｏｂａｌ Ｄｅｂｕｇ Ｅｎａｂｌｅ）−シス
テム・リセットによりクリア ０＝全てのデバッグ処理機能（ブレークポイント、ウォ
ッチポイント等）をディセーブルにする。 １＝全てのデバッグ処理機能をエネーブルにする。 ｎＲＥＳＥＴ＝０のときは、リセット（コアのリセット
・ライン） これらのビットがコア用で、デバッガ用でないＤＳＣＲ
を反映しているので、通信チャネル・ビット、ｒＤＴＲ
フル及びｗＤＴＲ空は、デバッガから見えるものの反転
であることに注意すべきである。 順序：ＴＤＩ−［３１］［３０］．．．［１］［０］−
ＴＤ０

【００７７】３．２．２．７ Ｓｃａｎ Ｃｈａｉｎ
２ 目的：デバッグ 長さ：６５ビット このスキャン・チェーンは、ＣＰ１４レジスタ４及び５
の組み合わせである。レジスタ４内の命令完了（Ｉｎｓ
ｔｒｕｃｔｉｏｎ Ｃｏｍｐｌｅｔｅ）ビットは、この
チェーンに含まれないことに注意すべきである。これ
は、チェーン４にのみ現れる。 順序：ＴＤＩ−Ｒｅｇ４［３２］Ｒｅｇ４［３
１］．．．Ｒｅｇ４［１］Ｒｅｇ５［３２］Ｒｅｇ５
［３１］．．．Ｒｅｇ５［０］−ＴＤ０

【００７８】１．２．２．８ Ｓｃａｎ Ｃｈａｉｎ
３ 目的：外部境界スキャン・テストに使用できる。装置間
テスト（ｉｎｔｅｒ−ｄｅｖｉｃｅ ｔｅｓｔｉｎｇ
：ＥＸＴＥＳＴ）及びコアのテスト（ＩＮＴＥＳＴ）
に使用される。 長さ：不定

【００７９】３．２．２．９ Ｓｃａｎ Ｃｈａｉｎ
４ 目的：デバッグ 長さ：３３ビット このスキャン・チェーンは、命令転送レジスタであり、
かつフェッチ・ユニットを介してコアに命令を送出する
ために使用される。このチェーンは、３２ビットの情報
＋付加的なビットからなり、コアに送出された命令の完
了を示す。 順序：ＴＤＩ−［３２］［３１］［３０］．．．［１］
［０］−ＴＤ０

【００８０】３．２．２．１０ Ｓｃａｎ Ｃｈａｉｎ
５ 目的：デバッグ 長さ：３３ビット このスキャン・チェーンは、ＣＰ１４ Ｒｅｇｉｓｔｅ
ｒ ５、データ転送レジスタである。このレジスタは、
物理的に２つの個別的なレジスタ、即ち読み出し専用レ
ジスタＤＴＲ（ｒＤＴＲ）及び書き込み専用レジスタＤ
ＴＲ（ｗＤＴＲ）からなる。このレジスタは、ソフトウ
ェアによる双方向通信チャネルの作成を容易にするよう
に分離されている。ｒＤＴＲは、ＪＴＡＧポートを介し
てのみロード可能とされ、かつＭＲＣ命令を介してコア
によってのみ読み出し可能とされる。ｗＤＴＲは、ＭＲ
Ｃ命令を介してコアによってのみロード可能とされ、ま
だＪＴＡＧポートを介してのみ読み出し可能とされる。
ＴＡＰコントローラの能力から、１レジスタ（Ｃｈａｉ
ｎ ５）のみを認識するが、しかしどの命令を使用する
のか（ＩＮＴＥＳＴ又はＥＸＴＥＳＴ）に従って適当な
レジスタが選択される。

【００８１】ｗＤＴＲチェーンそれ自体は、３２ビット
の情報＋通信チャネルに関する１付加ビットからなる。
ビット０の定義は、現在のＪＴＡＧ命令がＩＮＴＥＳＴ
であるか、又はＥＸＴＥＳＴであるかに従う。現在の命
令がＥＸＴＥＳＴであれば、デバッガはｒＤＴＲに書き
込むことができ、またビット０は、キューにまだ有効な
データがあるか否かを表示している。このビットがクリ
アされていれば、デバッガは新しいデータを書き込むこ
とができる。コアがＤＴＲの読み出しを実行するとき
は、ビット０が自動的にクリアされる。逆に、ＪＴＡＧ
命令がＩＮＴＥＳＴであれば、ビット０は、ｗＤＴＲに
読み出す現在有効なデータが存在するか否かを表示して
いる。ビットがセットされていれば、ＪＴＡＧは、ｗＤ
ＴＲの内容を読み出す必要があり、続いてこのビットを
クリアする。次いで、このコアは、ビット０をサンプリ
ングすることができ、このビットが再びクリアされると
新しいデータを書き込むことができる。ｒＤＴＲチェー
ンは、３２ビットの情報＋通信チャネルに関する１付加
ビットを含む。 順序：ＴＤＩ−ｒＤＴＲ［３２］ｒＤＴＲ［３
１］．．．ｒＤＴＲ［１］ｒＤＴＲ［０］ ｗＤＴＲ［３２］ｗＤＴＲ［３１］．．．ｗＤＴＲ
［１］ｗＤＴＲ［０］−ＴＤＯ

【００８２】３．２．２．１１スキャン・チェーン６−
１５ 予備

【００８３】３．２．２．１２スキャン・チェーン１６
−３１ 割り付けなし

【００８４】３．２．３ コアに対する命令の送出 ＣＰ１４内の２レジスタは、ＡＲＭ１０プロセッサ、命
令転送レジスタ（ＩＴＲ）及びデータ転送レジスタ（Ｄ
ＴＲ）と通信するために使用される。ＩＴＲは、命令を
プロセッサ・パイプラインに詰め込むために使用され
る。デバッグ状態では、プロセッサの殆どの時間は、Ｉ
ＴＲがレディーになるまで、無効命令を効果的に実行す
ることに費やされる。ハードウェア・デバッグ状態で
は、ＰＣは命令を実行するに従って増加しないが、それ
でも分岐はＰＣを変化させることになる。

【００８５】ＤＳＣＲ［２９］は自動実行機能（ａｕｔ
ｏｅｘｃｕｔｅ ｆｕｎｃｔｉｏｎ）を制御する。この
ビットがセットされると、各ＪＴＡＧ ＴＡＰコントロ
ーラは、Ｒｕｎ／Ｉｄｌｅステートに入り、ＩＴＲに現
在存在する命令は、コアによる実行のためにプリフェッ
チ・ユニットに送出される。このビットがクリアされて
いるときは、命令はプリフェッチ・ユニットに送出され
ない。ＪＴＡＧ ＩＲレジスタ内の命令は、ＩＮＴＥＳ
Ｔ又はＥＸＴＥＳＴでなければならない。

【００８６】自動実行機能は、データの速いアップロー
ド及びダウンロードを可能にさせる。例えば、ダウンロ
ードシーケンスは、下記のいかなるものでもよい。ま
ず、ＳｃａｎＮＲｅｇにスキャン・チェーン２、スキャ
ン・チェーン４及び５の組み合わせを選択し、次いで、
書き込みのためにＪＴＡＧ命令をＥＸＴＥＳＴにセット
する。コア書き込み命令（ＳＴＣ）及び関連するデータ
をＩＴＲ及びＤＴＲにそれぞれ直列にスキャン入力す
る。ＴＡＰコントローラがＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅ
ステートを通過すると、ＩＴＲ内の命令をコアに発行す
る。次に、スキャン・チェーンをＤＴＲのみ（チェーン
５）に切り換え、Ｃａｐｔｕｒｅ−ＤＲステート、次い
でＳｈｉｆｔ−ＤＲステートとなることにより、ポーリ
ングする。このステータス・ビットが命令の完了を示す
まで、このチェーンにおける最下位ビット、即ちビット
ｗＤＴＲ［０］を調べる。更に多くのデータをＤＴＲに
ロードして、命令をＲｕｎ−Ｔｅｓｔ／Ｉｄｌｅを通過
することにより再実行することができる。ここで、更
に、我々は、アドレスが自動的に更新されるように、Ｓ
ＴＣ命令が基本アドレス書き戻しを指定するものと仮定
する。

【００８７】アップロードのパフォーマンスを増加させ
るためには、同じような機構を使用することができる。
第１に、ＪＴＡＧ命令をＥＸＴＥＳＴに変更する。チェ
ーン２を使用して、ＬＤＣのような読み出す命令をＩＴ
Ｒにスキャン入力することができる。次に、読み込みの
ためにＪＴＡＧ命令をＩＮＴＥＳＴに切り換える。そこ
で、スキャン・チェーンをＤＴＲに切り換えて命令が完
了するまでポーリングすることができる。Ｒｕｎ−Ｔｅ
ｓｔ／Ｉｄｌｅステートを通ってＳｈｉｆｔ−ＤＲ（ポ
ーリングのため）となる過程で、コアに対してＩＴＲを
発行する。以下、最後のワードを読み出すまで、この処
理を繰り返す。

【００８８】Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅを通って命令
を実行したことにより、ＪＴＡＧクロックの周波数に接
近した周波数にあるコア・クロックを動作させる問題に
取り組む。コアに命令を発行し、かつデータが捕捉でき
ないときは、エミュレータは、データが得られるまで、
ステート・マシン・ループを単に周りポーリングをす
る。そのようになると、ステート・マシン・ループをも
う一回巡回し、データを捕捉し、次いでこれをスキャン
出力させることができる。内側ループにおいて自動実行
機構を他のステートに設定すると、他の命令を発送する
のを早過ぎるものにし、多分、他のデータを重ね書きす
るのを強いる。Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅは内側ルー
プ外に留まり、１ステート遷移のみとなり、通過するこ
とに殆ど不都合はない。プロセッサ・クロックがＪＴＡ
Ｇクロックよりもかなり速いシステムでは、通常、ＴＡ
ＰコントローラがＲｕｎ−Ｔｅｓｔ／ＩｄｌｅからＣａ
ｐｔｕｒｅ−ＤＲとなる十分前に、データを得られるの
で、内側ループを１回通ってデータを捕捉し、次いでス
キャン出力する。

【００８９】ＣＰ１４は、ＡＲＭ９が行うと同様にバス
を監視しないので、コアのレジスタ・ファイルの内容を
読み出すには、ＬＤＭ／ＳＴＭ命令を使用する代わり
に、ＡＲＭレジスタからＣＰ１４レジスタ５に個別的な
移動を必要とすることに注意すべきである。そこで、情
報をＤＴＲからスキャン出力することができる。

【００９０】バイト及びハーフワードの転送は、プロセ
ッサにアドレス及びデータの両方を転送し、次に適当な
ＡＲＭ命令を実行することにより、実行される。

【００９１】コプロセッサへ及びからの転送は、ＡＲＭ
レジスタを介してデータを移動することにより実行可能
とされる。これは、全てのＡＲＭ１０コプロセッサがＭ
ＲＣ及びＭＣＲを介してアクセス可能な全てのデータを
有する必要があるということを意味する（そうでないと
きは、書き込み可能なメモリにおけるデータ・バッファ
を使用する必要がある）。

【００９２】３．２．４ ブレークポイント・レジスタ
及びウォッチポイント・レジスタの読み出し及び書き込
み ハードウェア・ブレークポイント及びウォッチポイント
は、データをＡＲＭレジスタに転送し、次いでデータを
適当なブレークポイント・レジスタ又はウォッチポイン
ト・レジスタに移動させることにより、書き込まれる。
たとえばブレークポイントレジスタＲ６４へのロードを
考える。 ＩＴＲにスキャン入力：ＭＲＣ ｐ１４，０，Ｒｄ，ｃ
０，ｃ３，０ ＤＴＲにスキャン入力：ブレークポイント／レジスタＲ
６４にデータをロードデータコマンドを実行 ＩＴＲにスキャン入力：ＭＲＣ ｐ１４，０，Ｒｄ，ｃ
０，ｃ０，４

【００９３】以上の例では、最初のＭＲＣ命令はデータ
をＤＴＲレジスタ（ＣＰ１４内のＲ５）からＡＲＭ内の
他のレジスタに移動する。このデータが移動されると、
ＭＣＲ命令はデータをＡＲＭレジスタからブレークポイ
ント・レジスタ（ＣＰ１４内のＲ６４）に転送する。

【００９４】ブレークポイント・レジスタを読み出すた
めに逆の処理を使用することができる。ブレークポイン
ト・レジスタ及びウォッチポイント・レジスタは、実施
コストを最小化するためにスキャン・チェーンから直接
アクセス不可能である。

【００９５】プリフェッチ・ユニットことにより発行さ
れた命令アドレスは、常時、ビット０が０にセットされ
ている。サム・モードにおいて、ビット１はアドレスの
奇数ワードのアドレスを表している。一方、ＡＲＭモー
ドにおいて、ビット１は常時、０にセットされている。
ブレークポイント・レジスタは、サム・モードにおいて
ブレークポイント及びウォッチポイントに対する比較の
ために、全３２ビット・フィールドを有するが、ユーザ
は、このレジスタに絶対に一致しない値、例えばビット
０を１とした値にセットしないように注意すべきであ
る。

【００９６】ブレークポイント及びウォッチポイント制
御レジスタ内のビットは、自明である必要がある。

【００９７】３．２．５ ソフトウェア・ロックアウト
機能 ＪＴＡＧデバッガが評価ボード又はテスト・システムに
取り付けられているときは、その存在は、ＤＳＣＲ内の
ホールト／モニタ・モード（Ｈａｌｔ／Ｍｏｎｉｔｏｒ
Ｍｏｄｅ）をセットすることにより表示される。この
場合に、ホールト・モードである間は、デバッガにより
ブレークポイント・レジスタ及びウォッチポイント・レ
ジスタを書き込み及び読み出すことができる。ブレーク
ポイント・レジスタ及びウォッチポイント・レジスタが
構築されてしまうと、デバッガが制御権を保持している
ので、ホールト／モニタ・モードのビットがハイのまま
であれば、ソフトウェアによりプロセッサ側からこれら
レジスタを変更することはできない。しかしながら、コ
アは、依然として通信チャネル・レジスタに書き込み可
能である。

【００９８】３．２．６ 外部信号 デバッグに関連した１外部信号ＥＤＢＧＲＱが存在し、
これによって、システムはＡＲＭ１０２０にデバッグ・
ステートに入るように要求する。外部ロジックは、この
ラインを使用してマルチプロセッサ・システムにおける
ＡＲＭ１０２０をホールトするように、又は起動時に直
接、プロセッサをデバッグ・ステートに強制設定するよ
うに要求してもよい。

【００９９】３．２．７ ステートのセーブ及びリスト
ア デバッグ処理の前に、エミュレータは、制御のセッティ
ング、レジスタ値、又はエミュレーションの過程で変更
される恐れのある他のステートをセーブする必要があ
る。このため、デバッグを抜け出す前に、これらの元の
ステートに全ての条件をリストアするように考慮する必
要がある。デバッグ・エントリ後に読み出されるＰＣ値
は、全ての場合でＰＣ＋０Ｘ８となる。即ち、ベクトル
は、ＢＫＰＴ命令、レジスタ・ブレークポイント、ＪＴ
ＡＧからのＨＡＬＴ命令等を捕捉する。

【０１００】ＤＴＲは２レジスタに分割されたので、ｒ
ＤＴＲ及びｗＤＴＲステート情報をセーブすることが必
要がある。セーブ及びリストア・シーケンスは下記のよ
うに見える。 （ハードウェアはＪＴＡＧを通ってＨＡＬＴ命令を実行
する。） コアをホールトした（Ｃｏｒｅ Ｈａｌｔｅｄ）が主張
されるまで、ポーリングする 主張されれば、ｗＤＴＲを捕捉してスキャン出力する ＪＴＡＧ ＩＲをＥＸＴＥＳＴへ変更及びジャンク（ｊ
ｕｎｋ）をｗｐｒＤＴＲへスキャン入力−これはｒＤＴ
Ｒステータス・ビットを強制的に出力させる。 （他のレジスタをセーブする） ． ． ． （デバッグ処理を終了） 古いＣＰＳＲをｒＤＴＲにスキャン入力 ＭＲＣによりＩＴＲをロードし、ＭＲＣはｒＤＴＲをＲ
０に転送して実行 ＭＳＲによりＩＴＲをロードし、ＭＲＣはＲ０をＣＰＳ
Ｒに転送 古いＰＣをｒＤＴＲにスキャン入力 ＭＲＣによりＩＴＲをロードし、ＭＲＣはｒＤＴＲをＲ
０に転送して実行 ＭＯＶによりＩＴＲをロードし、ＭＯＶはＲ０をＰＣに
転送 古いＲ０をｒＤＴＲにスキャン入力 ＭＲＣによりＩＴＲをロードし、ＭＲＣはｒＤＴＲをＲ
０に転送 （レジスタをリストア） セーブしたｒＤＴＲステータス・ビットがレジスタがフ
ルであったことを示しているときは、古いｒＤＴＲ情報
をｒＤＴＲにスキャン入力 ＲＥＳＴＡＲＴコマンドを発行 Ｃｏｒｅ Ｒｅｓｔａｒｔｅｄが主張されるまでポーリ
ング

【０１０１】３．３ デバッグに対するソフトウェアイ
ンタフェース モニタ・モードは、レジスタのブレークポイント、これ
らのブレークポイントに対する応答、及び更にコアをホ
ールトを構築するように使用されるこれらのＡＲＭオペ
レーションを説明する。モニタ・モードは、情報を収集
するためにコアをホールトできないときにリアル・タイ
ム・システムにおいても有用である。例には、エンジン
制御、及び部品を物理的に損傷することなくコードを停
止できないハード・ドライブ・コントローラにおけるサ
ーボ機構がある。命令ストリームに小さな挿入を許容す
る状況では、モニタ・モードは理想的である。この技術
を使用して、ステート情報及び重要な変数をセーブする
のに十分な時間割り込みによりコードを一時停止させる
事ができる。コードは例外ハンドラーが終了すれば再度
続行する。

【０１０２】３．３．１ モニタ・モードへの進行及び
抜け出し モニタ・モードは、ＤＳＣＲのビット３０に０を書き込
むことにより、エネーブルされる。モニタ・モードがエ
ネーブルされたときに、下記の事象のうちの１つが発生
すると、プロセッサは（ホールトすることよりも）例外
となる。 １）レジスタのブレークポイントをヒット ２）ウォッチポイントをヒット ３）ブレークポイント命令がＡＲＭパイプラインの実行
段階に到達 ４）例外に行き、対応するベクトル・トラップ・ビット
をセット

【０１０３】ＤＳＣＲ内のグローバル・デバッグ・エネ
ーブル（Ｇｌｏｂａｌ ＤｅｂｕｇＥｎａｂｌｅ）ビッ
トをセットしなければ、無操作となることに注意すべき
である。例外ハンドラーからの抜け出しは、通常の形
式、例えばプリフェッチ例外のためにＰＣを（Ｒ１４−
０Ｘ４）にリストアし、ＢＲＰＴ命令に対してＲ１４を
ＰＣに移動させることにより、実行する必要がある。な
ぜならば、これらはスキップ等が実行されるためであ
る。以下の表は、コアが例外となるときのＰＣの値を表
示する。

【０１０４】

【表４】

【０１０５】３．３．２ ブレークポイント・レジスタ
及びウォッチポイント・レジスタの読み出し及び書き込
み モニタ・モードのときは、全てのブレークポイント・レ
ジスタ及びウォッチポイント・レジスタを特権処理モー
ドからのＭＣＲ及びＭＣＲ命令により読み出し及び書き
込みが可能である。

【０１０６】レジスタ・フィールドの符号化の説明につ
いては、３．１．２項及び３．２．４項を参照された
い。

【０１０７】３．３．３ ＢＫＰＴ命令 ＡＲＭデバッグ・アーキテクチャーは、ＡＲＭ及びサム
の両者に対するブレークポイント命令を定義する。これ
らの命令のうちの一つの実行は、レジスタ・ブレークポ
イントをヒットすることと同一の効果を有する。モニタ
・モードでは、プリフェッチ中断が実行され、ホールト
・モードでは、コアがホールトする。各デバッグ命令
は、個々のブレークポイントを識別するためにデバッガ
ことにより使用可能にされた１未使用フィールド、サム
に対して８ビット、及びＡＲＭに対して１２ビットを有
する。ＡＲＭのオプコードは３２′ｈＥ１２ｘｘｘ７
ｘ、サムのオプコードは１６′ｈｂｅｘｘであり、ｘは
未使用フィールドである。

【０１０８】３．３．４ Ｃｏｍｍｓチャネル ＡＲＭ１０におけるｃｏｍｍｓ（通信）チャネルは、物
理的に独立した２つのデータ転送レジスタ（ＤＴＲ）及
び各レジスタを増加するために１ビットを使用し、双方
向直列ポートを形成することにより実施された。この付
加ビットは、有効データがデータ・レジスタに存在する
ことを表示する。協定により、対象ソフトウェアは、書
き込みＤＴＲ（ｗＤＴＲ）を保有し、またホスト・ソフ
トウェアは、読み出しＤＴＲ（ｒＤＴＲ）を保有する。
換言すれば、ｗＤＴＲはコアにより書き込まれ、次いで
情報はホストによりＪＴＡＧポートを通ってスキャン出
力される。ｗＤＴＲはＴＤＯ接続を有する唯一のレジス
タであり、スキャン・チェーン５のビット０は、ＪＴＡ
Ｇ命令レジスタにおける現在命令（ＩＮＴＥＳＴ又はＥ
ＸＴＥＳＴ）により選択される。ｃｏｍｍｓチャネルの
活動のデバッグをしているときに、ＤＳＣＲのビット２
７は、セットされて、ここで、ｗＤＴＲの最下位ビット
が命令の完了よりもｃｏｍｍｓチャネル・レジスタのス
テートを表示していることをデバッグ・ロジックに表示
する。

【０１０９】デバッガがそれを意図するデータを読み出
しているときに、ＩＮＴＥＳＴをＩＲにロードしｗＤＴ
Ｒの内容をスキャン出力する。３３ビットのデータ・パ
ケットの最下位ビットがセットされていれば、このデー
タは有効である。次いで、この読み出しによりｗＤＴＲ
内のビット０をクリアする。このビットがクリアされて
おり、コアに新しいデータが書き込まれていないことを
意味しているときは、デバッガは、コアがホールトした
か否かを調べるためにＤＳＣＲのポーリングを希望する
こともできる。

【０１１０】同様に、ＥＸＴＥＳＴは、デバッガにより
ｒＤＴＲにデータを書き込むために使用され、またこの
動作は有効データを示すビット０をこのレジスタ用にセ
ットする。デバッガが見るものは、実際には、このビッ
トの反転であるので、デバッガは更にデータを書き込み
をするときに、ビット０は、セットされて、コアがｒＤ
ＴＲを読み出したことを意味しているか否かを見るため
に、チェックされる必要がある。このビットがゼロであ
り、ｒＤＴＲが依然としてフルであり、かつコアが古い
データを読み出していなかったときは、シフト入力され
た新しいデータは、ｒＤＴＲにロードされない。これを
多数回行った後に、コアがホールトしたか否かをデバッ
ガがチェックしたいときは、ステータス・ビットは、ｒ
ＤＴＲ内のデータと共に有効に存続する。これは、スキ
ャン出力されて、デバッガが後で単にスキャン入力によ
り戻せるようにセーブしたステート情報と置換される必
要がある。データをｒＤＴＲからコア・レジスタに、次
いでｗＤＴＲに移動してスキャン出力するこのような操
作は、ｒＤＴＲの全ビットを制御しているステート・マ
シンをクリアすることになる。

【０１１１】これらの付加ビットは実際にＤＳＣＲに反
映されるので、コアはこれらビットを読み出すためにＭ
ＲＣを使用することができる。しかしながら、これらの
ビットは、コア用なので、デバッガから見えるビットの
論理反転である。

【０１１２】ホールト・モード及びモニタ・モードは、
互いに排他的であるので、転送レジスタは、モニタ・モ
ードにおいて他の目的用に使用されていない。

【０１１３】４．０ デバッグ及び例外、ベクトル捕捉 ４．１ 命令ブレークポイント 命令ブレークポイントは、命令データと同時にコアにク
ロッキングされる。ブレークポイントは、中断がペンデ
ィングでないと仮定して、命令がパイプラインの実行段
に入ると直ちに処理される。このブレークポイントは、
命令がその条件コードに失敗したか否かについて処理さ
れる。

【０１１４】ブレークポイント命令は、これに関連した
プリフェッチ中断を有してもよい。その通りであれば、
プリフェッチ中断が優先し、ブレークポイントは無視さ
れる。ＳＷＩ及び未定義命令は、これにセットされたブ
レークポイントを有し得る他の命令と同様に処理され
る。従って、ブレークポイントはＳＷＩ又は未定義命令
に対して優先する。

【０１１５】命令の境界にブレークポイントの命令及び
割り込み（ＦＩＱ又はＩＲＱ）が存在するときは、割り
込みが実行され、ブレークポイントの命令はすてられ
る。割り込みがサービスされると、実行フローは元のプ
ログラムに戻される。これは、前にブレークポイントし
た命令が再びフェッチされたことを意味し、このブレー
クポイントが依然としてセットされているときに、プロ
セッサがパイプラインの実行段に到達すれば、プロセッ
サはデバッグ・ステートに入る。

【０１１６】４．２ ウォッチポイント ウォッチポイントのメモリアクセスに続くデバッグ・ス
テートへのエントリは、命令ストリーム・アクセスと比
較して不正確である。これは、パイプラインの性質及び
コアに行くウォッチポイント信号のタイミングのためで
ある。プロセッサは、ウォッチポイント・トリガ後に実
行される、ウォッチポイントの命令が実行を開始した後
の数命令となり得る次の命令で停止することになる。

【０１１７】ウォッチポイントと共にデータ・アクセス
による中断があると、中断例外エントリ・シーケンスを
実行し、次いでプロセッサはデバッグ・ステートに入
る。割り込みの待機があると、再び、プロセッサは、例
外エントリ・シーケンスが発生できるようにし、デバッ
グ・ステートに入る。次の命令を中断したときは、中断
は実行されない。

【０１１８】ＣＰ１５内のフォールト・ステータス・レ
ジスタ（Ｆａｕｌｔ ＳｔａｔｕｓＲｅｇｉｓｔｅｒ：
ＦＳＲ）は、ＭＭＵとアクセスを中断するデバッグ・シ
ステムとの間を区別する。データ中断が発生すると、Ｆ
ＳＲ［３：０］フィールドのビット９がゼロに強制設定
される。データ中断がなく、ウォッチポイントが発生す
ると、ＤＦＳＲ［９］を１に強制設定する。ソフトウェ
アがこのレジスタを読み出し、かつＤＦＳＲ［９］が１
にセットされているのを認識したときは、残りのビット
を無視する必要がある。

【０１１９】４．３ 割り込み プロセッサがデバッグ・ステートに入れば、更なる割り
込みが実行された命令に影響しないことが重要である。
このために、プロセッサがデバッグ・ステートに入れ
ば、割り込みがディセーブルされるが、ＰＳＲにおける
Ｉ及びＦビットのステートは、影響されない。

【０１２０】４．４ 例外 ＡＲＭ１０コアにおける例外の優先順位は、以下のよう
である。

【０１２１】

【表５】

【０１２２】下記の表６は、ホールト及びモニタ・モー
ドの両者におけるデバッグ・ロジックの動きの要約であ
る。

【０１２３】

【表６】

【０１２４】モニタ・モードにおいて、ブレークポイン
トをヒットした、又はＢＫＲＰ命令を実行したときは、
プリフェッチ中断の例外となる。ウォッチポイントをヒ
ットしたときは、データ中断の例外となる。ＣＰ１５内
のフォールト・ステータス・レジスタ（ＦＳＲ）は、Ｍ
ＭＵとデバッグ・システムとの間を区別してアクセスを
中断するために使用される。ＦＳＲにウォッチポイント
ヒットを示す符号が加えられる。Ｒ１４ ａｂｏｒｔは
実行されなかった命令後の第１の命令をポイントする。
２つの異常例、即ち「フェッチ中断上にベクトル・トラ
ップのセット」、又は「データの中断が許可されない」
がディセーブルされた。如何なる状況であっても、ＪＴ
ＡＧ ＨＡＬＴ命令を、ソフトウェア・モードにある間
に、デバッグ・ロジックがＤｂＨａｌｔライン〜Ｄｂｇ
ＩｎＤｅｂｕｇラインをクリアするために使用するハン
ドシェーク・ラインとして、決して現れない部分にスキ
ャン入力されるようなことがあれば、プロセッサを（現
在Ｒｅｖ０ハードウェア実施により）連続的にプリフェ
ッチ中断させることになる。

【０１２５】ウォッチポイントをセットしたロード／ス
トア多重命令の場合に、他の命令は、多分（かつ大抵
は）その下で動作することができる。デバッガはロード
／ストア多重命令のＰＣ値と共に復帰ＰＣ値（ｒｅｔｕ
ｒｎ ＰＣ）を知る必要があるので、ウォッチポイント
のデータ・アドレスは、Ｄ側のフォールト・アドレス・
レジスタ（ＦＡＲ）に記憶され、ウォッチポイント命令
それ自身のＰＣ（＋０Ｘ８）は、Ｉ側ＦＡＲに記憶され
る。再起動ＰＣは、通常のようにＲ１４に保持される。

【０１２６】コアがデバッグ・ステートにある間に未定
義の命令例外となるときは、即ちデバッグ・ステートに
ある間に、デバッガが、未定義命令をコアにスキャン入
力するときは、コアはモードを変更し、かつＰＣを未定
義命令トラップ・ベクトルに変更する。デバッガはこの
情報を使用して未定義命令を何時コアが見たかを判断す
ることができる。１例は、与えられた実施に対してサポ
ートされていないために、拒絶するコプロセッサ命令が
考えられる。

【０１２７】４．５ ベクトル捕捉 ＡＲＭ１０デバッグ・ユニットは、例外中にベクトルか
らフェッチの効率的なトラッピングを可能にするロジッ
クを含む。これは、ＤＳＣＲに位置するベクトル捕捉エ
ネーブル（Ｖｅｃｔｏｒ Ｃａｔｃｈ Ｅｎａｂｌｅ）
により制御される。このレジスタ・フィールドにおける
複数ビットのうちの１ビットがハイにセットされ、かつ
対応する例外が発生すると、プロセッサは、レジスタ・
ブレークポイントが関係する例外ベクトルからの命令フ
ェッチにセットされたかのように作動し、次いでホール
トする。ベクトル捕捉エネーブルは、ＭＣＲ命令，ＪＴ
ＡＧポート又はソフトフェアのどちらかを介して書き込
み可能である。

【０１２８】例えば、プロセッサがホールト・モードに
あり、かつＤＳＣＲ［１８］がセットされている間にＳ
ＷＩ命令を実行するときは、ＡＲＭ１０が０Ｘ８から命
令をフェッチする。ベクトル捕捉ハードウェアは、この
アクセスを検出し、かつ内部ブレークポイント信号をセ
ットしてコアを強制的に停止させる。

【０１２９】ベクトル捕捉ロジックは例外エントリ中に
ベクトルからのフェッチに対してのみ感応する。従っ
て、通常のオペレーション中に、コードがベクトル内の
アドレスに分岐し、かつ対応するベクトル捕捉エネーブ
ル・ビットがセットされると、プロセッサはデバッグ・
ステートに強制されない。レジスタ・ブレークポイント
は、ベクトルからの命令フェッチを捕捉するために使用
されてもよい。

【０１３０】ブレークポイントを経由する割り込みのス
テート優先度は、ＡＲＭ９におけるベクトル捕捉バグの
原因であった。ＡＲＭ１０の場合に、ベクトルが捕捉し
た例外ベクトルからフェッチされた命令の発行中に割り
込み要求が発生するときは、コアはベクトル・トラップ
を最初に処理する。コアが再起動すると、プロセッサは
割り込み要求を処理する。

【０１３１】５．０ サム デバッグ・ステートにおいて、ＣＰＳＲのＴビットは、
デバッガにより読み出され／書き込まれ、かつデバッグ
・ステートに入る又は出るときに変更されない。更に、
これは、デバッグ・ステートにある間に実行される命令
形式に影響されない。デバッグ・ステートを抜け出すと
きは、ＣＰＳＲ Ｔビットは、ＡＲＭ又はサム命令が実
行されるのかを決定する。

【０１３２】ＤＳＣＲにおけるＴビットは、プリフェッ
チ・ユニットに送出される各命令と共に送出されるの
で、コアをホールトすると、デバッガが実行しようと
し、かつプロセッサをＡＲＭモード又はサム・モードに
強制設定するために使用可能とされる命令形式（ＡＲＭ
又はサム）を表示する。換言すれば、ＤＳＣＲにおける
Ｔビットは、ＩＴＲにおける命令のデコードを制御す
る。デバッグ・ステートのエントリ後に、デバッガは、
ＤＳＣＲにおけるＴビットをクリアしてＡＲＭ１０にＡ
ＲＭ１０命令を発行できることを確認する必要がある。
デバッガに対するエントリ・シーケンスは、以下のよう
に見ることになるであろう。 （ホールト・モードによりデバッグ・ステートに入る） ０をＣＰ１４のレジスタ１のＴビットにスキャン入力
（ＤＳＣＲ） ＡＲＭモードによりＣＰＳＲを読み出してＴビット情報
を得る（オプション） ＡＲＭモードによりＭＣＲを実行してＡＲＭステート情
報を抽出 ・ ・ ＭＲＣを使用して全てのＡＲＭをリストア 再起動ＰＣ値をＲ０に移動 ＡＲＭ ＭＯＶ Ｒ０，ＰＣを実行 リストアＲ０ （命令が完了したことを確認するためにポーリング） （ＪＴＡＧを通ってＲＥＳＴＲＴコマンドを発行するこ
とによりデバッグ・ステートを抜け出す） Ｃｏｒｅ Ｒｅｓｔａｒｔビットをポーリング

【０１３３】コアは、デバッグ・ステートを抜け出す際
に現在モードとしてＣＰＳＲにおけるＴビットを使用す
る。

【０１３４】６．０ 実施発行 デバッグ構造は、２クロック領域、即ち高速プロセッサ
・クロック及び低速ＪＴＡＧクロックにより実施される
ことを意図している。大抵のデバッグ・ハードウェア
は、高速クロック速度で動作し、両者間の同期は、命令
として実行され、データ転送レジスタは、ＪＴＡＧスキ
ャン・チェーンから読み出され、またＪＴＡＧスキャン
・チェーンに書き込まれる。これは、コア・クロックよ
り速くＪＴＡＧクロックを動作させることができる。

【０１３５】データ転送用のソース及び宛先としてＣＰ
１４を使用し、ＡＲＭ内の既存のパスを再使用して、デ
ータ・バスに付加付加的な入力を追加する必要性をなく
している。ＡＲＭ１０には、フェッチ・ユニットにおけ
る初期命令入力として命令レジスタが設けられている。

【０１３６】少数のマルチＩＣＥは、ＪＴＡＧハードウ
ェア内の更新機構に付加されるわずかな調整を必要とす
る設計の過程で発生する。コアに命令を発行する間に、
マルチＩＣＥソフトウェアは、前に発行した命令が完了
したか否かを検定するためにＣａｐｔｕｒｅＤＲステー
トを通過後にビットをスキャン出力する。命令が完了し
ていないときは、デバッグ・ロジックは、２つの事象が
発生するのを防止する。第１に、ＴＡＰステート・マシ
ンがＵｐｄａｔｅＤＲステートを通過するときに、スキ
ャン・チェーン５にシフトされた値がｒＤＴＲにロード
されない。第２に、ＴＡＰステート・マシンがＲｕｎ−
Ｔｅｓｔ／Ｉｄｌｅステートを通過して現在ＩＴＲ内の
命令を発行するので、この命令がコアに発行されない。
ｒＤＴＲの３３番目のビットは、「更新する」（ｄｏ
ｕｐｄａｔｅ）ビットを作成するために登録され、この
「更新する」ビットは命令の発行及びｒＤＴＲの更新を
阻止するために使用される。

【０１３７】特に、このロジックは以下の場合に使用さ
れる。極端に速いダウンロードを試行するために、マル
チＩＣＥは、データをｒＤＴＲにスキャン入力して、Ｒ
ｕｎ−Ｔｅｓｔ／Ｉｄｌｅを通ることによりコアに対し
て書き込みを発行することにより、起動する。次の各書
き込みオペレーションにおいて、ｒＤＴＲのビット０を
調べて前の命令が完了したか否かを判断する。この命令
が完了していないときは、デバッガは再び同一のデータ
を与える。所定数の試行後に、命令が未だ完了していな
いときは、デバッガはＤＳＣＲ内の中断発生（Ａｂｏｒ
ｔ Ｏｃｃｕｒｒｅｄ）ビットを調べて中断がどこかの
点に発生したのか否かを判断する。メモリ・アクセス中
に中断が発生したときは、「更新する」ビットをクリア
することにより、次の命令が実行されてメモリをアクセ
スしようとする他の可能性を除去する。特に、これは、
中断のためにモードが突然変化し、かつユーザ・モード
ではアクセスできないメモリが特権モードにおいてアク
セス可能となるときに、重要となる。

【０１３８】次に実行すべき命令の後の位置に配置され
たＢＫＰＴ命令を使用して、ここで、コードによる単一
ステップを実行することが必要となる。更に、レジスタ
・ブレークポイントも使用することができる。

【０１３９】ＬＤＣはワード長のみである。バイト／ハ
ーフワード・アクセスのためにコアに読み出し／書き込
みを強制させ、次いでスキャン出力又はその逆のために
データをＲ５に移動させる。

【０１４０】７．０ キャッシュ（ＣＰ１５）及びメモ
リ動作 デバッグ・ユニットは、ＣＰ１４及びＣＰ１５がいくつ
かの機能を共有しているので、ＴＬＢ情報と共にキャッ
シュ情報を読み出すことができる。パイプライン・フォ
ロワ及びコプロセッサ・インターフェースは、全て同一
ブロック内に存在する。これは、ＣＰ１４がＣＰ１５内
のＦＳＲを非常に簡単に更新可能にする。ＣＰ１５は１
６のレジスタを含み、その一つ（Ｒ１５）はデバッガ用
のインターフェースとして使用される。ＭＲＣ命令及び
ＭＣＲ命令を使用してＲ１５の読み出し及び書き込みに
より、デバッグ・ユニットは、キャッシュの完全な可視
性を有する。キャッシュについての更なる情報は、ＡＲ
Ｍ１０２０μＡ仕様を参照されたい。

【０１４１】マシンのステートをデバッグ・ステートに
変更した後、メモリからのデータの読み出しにより、Ｉ
キャッシュ又はＤキャッシュがキャッシュに新しいエン
トリを挿入させることはない。換言すれば、キャッシュ
可能として処理されるアクセスはない。これは、キャッ
シュをキャッシュ不能、バッファ不能に強制設定するこ
とにより達成される。キャッシュ・ミスは、デバッグ・
ステートにある間に、ＨＵＭバッファにより無視される
ので、ライン・フルは発生しない。

【０１４２】命令データを変更するプログラム（例え
ば、自己変更コード）は、一貫性を保持するために、Ｄ
キャッシュによる書き込み後に、Ｉキャッシュをフラッ
シュする必要がある。

【０１４３】デバッグ・モードでは、ユーザ・モードに
よるメモリ・アクセスがメモリ・システム及びＭＭＵに
対するユーザ・モード・アクセスのように見える。特権
モードにおけるメモリ・アクセスは、特権アクセスのよ
うに見える。

【０１４４】

【表７】

【０１４５】

【表８】

【図面の簡単な説明】

【図１】デバッグ機構を含むデータ処理システムを概要
的に示す図である。

【図２】図１のデータ処理システムのデバッグ機構の一
部であるデバッグ・コプロセッサを概要的に示す図であ
る。

【図３】図１のデータ処理システムのデバッグ機構の一
部であるデータ転送レジスタを概要的に示す図である。

【図４】デバッグ命令の実行を示すフロー・チャートで
ある。

【図５】デバッグ命令の繰り返し実行を示すフロー・チ
ャートである。

【図６】図２のデバッグ・コプロセッサの他の概要ブロ
ック図である。

【図７】図１のデータ処理システムのデバッグ機構の一
部であるスキャン・チェーン・コントローラを示す概要
ブロック図である。

【図８】図３に示すデータ転送レジスタのハンドシェー
キング制御の一部を説明するタイミング図である。

【図９】ハードウェア・デバッグ・モードと通常モード
との間の切り換えを制御しているメイン・プロセッサと
デバッグ・システムとの間のハンドシェーキング信号を
説明するタイミング図である。

【符号の説明】

２ データ処理システム ４ メイン・プロセッサ（コア） ６ デバッグ・コプロセッサ（コプロセッサ） １０ プリフェッチ・ユニット １２ スキャン・チェーン・コントローラ １４ 命令パイプライン ７８ デコーダ ２８ デバッグ・ステータス及び制御レジスタ（ＤＳＣ
Ｒ） １６ ウォッチポイント・レジスタ １８ ブレークポイント・レジスタ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データ処理装置において、 メイン・プロセッサ・クロック周波数にあるメイン・プ
   ロセッサ・クロック信号により駆動されるメイン・プロ
   セッサと、 少なくとも一部分がデバッグ・クロック周波数にあるデ
   バッグ・クロック信号により駆動されるデバッグ・ロジ
   ックであって、前記デバッグ・クロック周波数が前記メ
   イン・プロセッサ・クロック周波数と異なり、かつ前記
   メイン・プロセッサ・クロック信号が前記デバッグ・ク
   ロック信号と非同期である前記デバッグ・ロジックと、 前記デバッグ・ロジックによりデータ処理命令が転送さ
   れ、かつ前記メイン・プロセッサにより前記データ処理
   命令が読み出される命令転送レジスタとを備え、 通常モードからデバッグ・モードへ切り換えるときは、
   前記データ処理命令が前記命令転送レジスタ内に存在す
   るまで、前記メイン・プロセッサが前記メイン・プロセ
   ッサ・クロック信号により駆動され続けてノー・オペレ
   ーション命令を実行し、前記メイン・プロセッサ・クロ
   ック信号により駆動されている間に、前記デバッグ・ロ
   ジックが前記メイン・プロセッサをトリガして前記デー
   タ処理命令を読み出し、かつ実行するデータ処理装置。
2. 【請求項２】 前記メイン・プロセッサは、命令パイプ
   ラインを含み、かつ前記通常モードから前記デバッグ・
   モードに切り換えるときは、前記デバッグ・ロジック
   は、任意のデータ処理命令が前記メイン・プロセッサに
   より前記命令転送レジスタから読み出される前に、前記
   命令パイプラインを空にするように前記メイン・プロセ
   ッサを制御する請求項１記載の装置。
3. 【請求項３】 前記デバッグ・ロジックは、ブレークポ
   イント命令の実行、外部ブレークポイント信号、ブレー
   クポイント・トリガ及びウォッチポイント・トリガのう
   ちの１以上に応答して、前記通常モードから前記デバッ
   グ・モードへの切り換えをトリガする請求項１及び２の
   うちのいずれかの項記載の装置。
4. 【請求項４】 前記データ処理命令が直列スキャン・チ
   ェーン経由で前記命令転送レジスタにロードされる請求
   項１、２及び３のうちのいずれかの項記載の装置。
5. 【請求項５】 前記デバッグ・ロジックによりデータ値
   が書き込み可能とされ、かつデータ値が読み出し可能と
   されるデータ転送レジスタを備え、前記メイン・プロセ
   ッサは、前記メイン・プロセッサ・クロック信号により
   駆動されている間に、前記データ転送レジスタに対する
   アクセスを有する前記請求項のいずれかの項記載の装
   置。
6. 【請求項６】 前記データ値は、直列スキャン・チェー
   ン経由で前記データ転送レジスタへ及びこのレジスタか
   ら転送される請求項５記載の装置。
7. 【請求項７】 前記データ転送レジスタは、前記直列ス
   キャン・チェーンから書き込み可能とされ、かつ前記メ
   イン・プロセッサにより読み出し可能とされる第１のデ
   ータ転送レジスタと、前記直列スキャン・チェーンによ
   り読み出し可能とされ、かつ前記メイン・プロセッサか
   ら書き込み可能とされる第２のデータ転送レジスタとを
   備えた請求項６記載の装置。
8. 【請求項８】 前記デバッグ・ロジックは、コプロセッ
   サ・バスを介して前記メイン・プロセッサに接続され、
   かつ前記メイン・プロセッサ・クロック信号により駆動
   されるデバッグ・コプロセッサを含む前記請求項のうち
   のいずれかの項記載の装置。
9. 【請求項９】 前記デバッグ・ロジックは、前記デバッ
   グ・クロック信号により駆動されたスキャン・チェーン
   ・コントローラを含む請求項８に記載の装置。
10. 【請求項１０】 データ処理方法において、 メイン・プロセッサ・クロック周波数にあるメイン・プ
    ロセッサ・クロック信号によりメイン・プロセッサを駆
    動するステップと、 前記デバッグ・クロック周波数にあるデバッグ・クロッ
    ク信号によりデバッグ・ロジックを駆動するステップで
    あって、前記デバッグ・クロック周波数は、前記メイン
    ・プロセッサ・クロック周波数と異なり、かつ前記メイ
    ン・プロセッサ・クロック信号は、前記デバッグ・クロ
    ック信号と非同期であるステップと、 前記デバッグ・ロジックを使用して、データ処理命令を
    命令転送レジスタに転送するステップと、 前記メイン・プロセッサを使用して、前記命令転送レジ
    スタから前記データ処理命令を読み出すステップとを備
    え、通常モードからデバッグ・モードへ切り換えるとき
    に、前記メイン・プロセッサは、データ処理命令が前記
    命令転送レジスタ内に存在するまで、前記メイン・プロ
    セッサ・クロック信号により駆動され続けてノー・オペ
    レーションを実行し、かつ前記デバッグ・ロジックは、
    前記メイン・プロセッサ・クロック信号により駆動され
    ている間に、前記メイン・プロセッサをトリガして前記
    データ処理命令を読み出し、かつ実行するデータ処理方
    法。
11. 【請求項１１】 請求項１に記載され、かつ添付図面を
    参照して以上で実質的に説明したデータ処理装置。
12. 【請求項１２】 請求項１０に記載され、かつ添付図面
    を参照して以上で実質的に説明したデータ処理装置。