【書類名】 明細書
【発明の名称】 有極性ＲＴＺ信号用データ受信回路
【特許請求の範囲】
【請求項１】
有極性ＲＴＺ信号に用いるデータ受信回路であって、
入力信号振幅の１０％以上５０％以下のオフセット値を持つ２つの電圧比較器と、
１つのＲＳフリップフロップ回路とを有し、
前記２つの電圧比較器からの出力端子のそれぞれが、前記ＲＳフリップフロップのＳｅｔ入力端子とＲｅｓｅｔ入力端子に接続され、
有極性ＲＴＺ信号をＮＲＺ信号に変換することを特徴とする有極性ＲＴＺ信号用データ受信回路。
【請求項２】
請求項１記載の有極性ＲＴＺ信号用データ受信回路であって、
前記電圧比較器には、オフセット電圧を制御するためのオフセット電圧制御回路を有し、
前記オフセット電圧制御回路によりオフセット電圧が可変であることを特徴とする有極性ＲＴＺ信号用データ受信回路。
【請求項３】
有極性ＲＴＺ信号に用いるデータ受信回路であって、
入力信号振幅の２０％以上１００％以下のヒステリシス電圧を持つヒステリシスアンプと、
ヒステリシス電圧を制御するための制御回路とを有し、
前記制御回路によりヒステリシス電圧が可変であることを特徴とする有極性ＲＴＺ信号用データ受信回路。
【請求項４】
請求項１、２または３のいずれかに記載の有極性ＲＴＺ信号用データ受信回路であって、
データを入力するための２本の入力端子を有し、
前記入力端子に差動信号を入力することを特徴とする有極性ＲＴＺ信号用データ受信回路。
【請求項５】
請求項１、２、３または４のいずれかに記載の有極性ＲＴＺ信号用データ受信回路を備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
本発明は、非接触バス用のデータ受信回路、および、それらを備えた情報処理装置に関する。
【従来の技術】
【０００２】
近年、バスシステムを備えた、コンピュータをはじめとする情報処理装置において、バスの高速化やメモリの大容量化が進み、バスシステムにおける転送レートは、数百メガｂｐｓからギガｂｐｓ台が要求されている。さらに、同バスシステムに接続される機能モジュール数も多くなってきている。例えば、メモリモジュールだと、総容量がギガバイト台にもなるシステムが要求されている。
【０００３】
バス配線に接続される機能モジュール数が増えると、バス配線の実効的特性インピーダンスが低下し、機能モジュールとバス配線との間でインピーダンスミスマッチが生じて信号波形の歪みが大きくなる。これはバスシステムの高速化を行うときの障害となる。
【０００４】
この問題を解決する技術として、日本国特許・特開平７−１４１０７９号公報に示される技術がある。この技術は、バス配線に接続されている機能モジュールを、クロストークを用いて、非接触で結合するものである。この技術の構成例を図８に示す。
【０００５】
１３０ａはバス配線である。１３０ｂはスタブ配線であり、長さＬの区間だけ、バス配線１３０ａと配線が近接しており、バス配線１３０ｂ中の配線長Lを持つ部分に方向性結合器（または単に、結合器）を形成している。１３１ａ、１３１ｂは機能モジュールであり、それぞれバス配線１３０ａ、および、スタブ配線１３０ｂに接続されている。１３２ａ、１３２ｂは集積回路であり、それぞれ、機能モジュール１３１ａ、１３１ｂに設けられている。１３３ａ、１３３ｂは送信回路であり、集積回路１３２ａ、１３２ｂに内蔵されている。１３４ａ、１３４ｂは受信回路であり、同様に集積回路１３２ａ、１３２ｂに内蔵されている。１３５ａ、１３５ｂは終端抵抗であり、終端抵抗１３５ａの一端はバス配線１３０ａに、もう一端は終端電源に接続されている。また終端抵抗１３５ｂの一端はスタブ配線１３０ｂに、もう一端は終端電源に接続されている。終端抵抗１３５ａ、１３５ｂには、電圧Ｖｔの終端電圧が供給されている。この電圧Ｖｔは、０Ｖから電源電圧（出力信号の波形振幅）までで設定した電圧である。
【０００６】
この例では、バス配線１３０ａとスタブ配線１３０ｂとの、長さＬの区間で近接している部分において、クロストークが発生する。このクロストーク信号は、送信回路１３３ａまたは１３３ｂが出力するパルス信号が、方向性結合器を通過する際に発生する。この例では、発生するクロストーク信号のうち、後方クロストークを受信する構成となっている。
【０００７】
スタブ配線１３０ｂ中の配線長Lを持つ方向性結合器における、バス配線１３０ａおよびスタブ配線１３０ｂに信号が入出力されるタイミングを、図４に示す。
【０００８】
送信回路１３３ａがバス配線１３０ａに（または、送信回路１３３ｂがスタブ配線１３０ｂに）出力する信号（DRV）は、Ｈレベル、もしくはＬレベル（ゼロレベル）のどちらかの信号レベル状態で表される。データの遷移が発生しない期間は、同じ信号レベルを保持する。このような信号は、一般にＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号と呼ばれる。
【０００９】
他方、方向性結合器によってスタブ配線１３０ｂ（または、バス配線１３０ａ）に生じるクロストーク信号４１、４２は、データの遷移が発生しない期間においてはゼロレベル（または、終端電圧Ｖｔ）を保持していて、データの遷移が起こるとレベルが変化する。信号レベル変化後、一定時間が経過すると、信号レベルは元のゼロレベルに戻る。このような信号は、一般にＲＴＺ（Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ）信号と呼ばれる。このクロストーク信号のレベルは、方向性結合器を通過するＮＲＺ信号がレベル遷移する方向によって、ゼロレベルよりも高いレベル（＋）、もしくは低いレベル（−）の二通りに遷移する。このような信号を、有極性ＲＴＺ信号と呼ぶ。
【００１０】
このクロストーク信号４１、４２（有極性ＲＴＺ信号）を、受信回路１３４ａ、１３４ｂにより受信し、元の信号（OUT）に復号する。
【００１１】
なお、この例では、バス配線１３０ａは１本しかないが、実際のシステムのデータバスに用いる場合において、例えばデータバス幅が６４ビットであった場合、バス配線は６４組存在する。また、この例では、スタブ配線１３０ｂは１つしか記載していないが、実際のシステムにおいては、バス配線１３０ａに接続されるモジュール数だけ存在する。また、ここでは図示していないが、バス配線１３０ａおよびスタブ配線１３０ｂは、バックプレーン基板等に設けられており、さらに、モジュール１３１ａおよび１３１ｂも、このバックプレーン基板に接続されている。また、集積回路１３２ａ、１３２ｂのいずれか、または両方を、前記バックプレーン基板に直接設けても構わない。
【００１２】
もし仮に、通常のバス配線と同じく、バス配線１３０ａとスタブ配線１３０ｂが直接接続されている場合には、スタブ配線１３０ｂが負荷容量として作用するため、バス配線１３０ａの実効的特性インピーダンスが、スタブ配線の分岐部分で大きく低下する。これは、バス配線１３０ａを通る信号の波形歪みの原因となる。さらに、バス配線１３０ａに接続されるモジュール数が増えることで、この波形歪みは更に大きくなる。
【００１３】
本技術を使うことで、波形歪みの原因である、実効的特性インピーダンスの低下を抑えることができる。さらに、モジュール数が増えても、波形歪みを低く抑えることが可能であり、バスシステムの多モジュール化と高速化を同時に図ることが可能となる。
【発明が解決しようとする課題】
【００１４】
従来技術において、バス配線を介して送られてくるクロストーク信号のレベルは、後方クロストークを用いた場合でも、クロストーク前の信号レベルの２０％以下程度である。また、信号レベルが、外部からのノイズや電源電圧の変動等で、クロストーク後の信号波形が歪み、場合によってはデータを正常に受信できない可能性がある。
【００１５】
本発明の目的は、有極性ＲＴＺ信号を扱う非接触バスシステムにおいて、データ伝送を確実に行うことのできる受信回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の一態様の有極性ＲＴＺ信号に用いるデータ受信回路では、入力信号振幅の１０％以上５０％以下のオフセット値を持つ電圧比較器を２つと、ＲＳフリップフロップ回路を１つを有し、前記２つの電圧比較器からの出力信号をそれぞれ前記ＲＳフリップフロップのＳｅｔ入力端子とＲｅｓｅｔ入力端子に接続し、有極性ＲＴＺ信号をＮＲＺ信号に変換する。
【発明の実施の形態】
【００１７】
本発明の第１の実施形態について説明する。
【００１８】
図１は、本発明によるデータ受信回路の構成図である。
【００１９】
本実施形態では、受信回路は、前述の構成例、図８の集積回路１３４ａおよび１３４ｂに内蔵した場合について説明する。
【００２０】
１０は入力端子であり、図８のバス配線１３０ａまたはスタブ配線１３０ｂに接続されている。この入力端子１０には、送信回路１３３ａまたは１３３ｂから出力された信号が、バス配線１３０ａ、スタブ配線１３０ｂ間を伝達したときに発生するクロストーク波形が入力される。
【００２１】
１１は基準電圧供給配線である。この基準電圧供給配線１１は、ここでは図示していない他の回路にも接続される、共通配線である。この基準電圧供給配線１１の電圧は、終端抵抗１３５ａおよび１３５ｂに供給されている終端電圧と同じ電圧にする。
【００２２】
１２および１３は、電圧比較器である。電圧比較器１２、１３は、２つの入力端子（正入力端子（＋）および負入力端子（−））と、１つの出力端子を備えている。
【００２３】
１４は、ＲＳフリップフロップ（ＲＳ−ＦＦ）である。ＲＳ−ＦＦ１４は、セット入力端子（Ｓ）、リセット入力端子（Ｒ）、および、出力端子（Ｑ）を備えている。セット入力端子ＳにＨレベルが入力されると、出力端子ＱのレベルをＨレベルにする。また、リセット入力端子ＲにＨレベルが入力されると、出力端子ＱのレベルをＬレベルにする。セット入力端子Ｓ、および、リセット入力端子Ｒの、両方のレベルがＬの場合（定常状態）には、出力端子Ｑのレベルは、前の状態を維持する。
【００２４】
前記入力端子１０は、電圧比較器１２の正入力端子と、電圧比較器１３の負入力端子に接続されている。また、基準電圧供給配線１１は、電圧比較器１２の負入力端子と、電圧比較器１３の正入力端子に接続されている。
【００２５】
電圧比較器１２、１３の出力端子は、それぞれ、ＲＳ−ＦＦ１４のセット入力端子（Ｓ）、および、リセット入力端子（Ｒ）に接続されている。ＲＳ−ＦＦ１４の出力端子（Ｑ）に、本受信回路のデータ出力端子１６が設けられている。
【００２６】
電圧比較器１２の入出力電圧特性を示すグラフを図３に示す。なお、電圧比較器１３は、電圧比較器１２と同じ特性を持っているが、受信する信号波形に合わせて電圧比較器１２または１３の特性に差を持たせても良い。
【００２７】
図３のグラフの横軸は、入力端子１０の電圧（電圧比較器１２の正入力端子の電圧、入力電圧）であり、縦軸は、電圧比較器１２の出力端子の電圧である。
【００２８】
電圧比較器１２の負入力端子には、基準電圧供給配線により基準電圧が供給されている。本実施形態では、この基準電圧をＶｒｅｆであるとする。
【００２９】
電圧比較器１２は、入力電圧がしきい電圧よりも低い場合には、出力端子からＬレベルを出力する。また、入力電圧がしきい電圧よりも高い場合には、出力端子からＨレベルを出力する。
【００３０】
ここで、この電圧比較器１２のしきい電圧は、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｆｓを加算した電圧である。
【００３１】
なお、一般的な電圧比較器（コンパレータ）においては、しきい電圧は基準電圧Ｖｒｅｆとほぼ同じであり、オフセット電圧はほぼ０である。本発明で用いる電圧比較器では、このオフセット電圧Ｖｏｆｆｓが設けられているところが、一般的な電圧比較器と異なる。
【００３２】
次に、この受信回路の動作を図４を用いて説明する。
【００３３】
図４は、図８の各部の信号波形４３，４４と波形４１、４２の電圧関係を加えた図であり、図１の受信回路の各部分における、信号レベルの遷移を示すタイミングチャートである。
【００３４】
図４の各段の波形は、上から、送信回路１３３ａまたは１３３ｂの出力端子（ＤＲＶ）、入力端子１０（ＩＮ）、電圧比較器１２の出力（Ａ）、電圧比較器１３の出力（Ｂ）、出力端子１５（ＯＵＴ）で観測したものである。以下、各観測点を、ＤＲＶ、ＩＮ、Ａ、Ｂ、ＯＵＴと呼ぶことにする。
【００３５】
送信回路１３３ａより、図４のＤＲＶに示すようなデータが出力された場合、バス配線１３０ａ、スタブ配線１３０ｂ間でクロストークが生じ、そのクロストーク波形が受信回路１３４ｂ内の入力端子１０に入力される。その波形を図４のＩＮに示す。このＩＮにおけるクロストーク波形は、送信回路１３３ａの出力が、ＬレベルからＨレベルに遷移するところでは、４１に示すパルス信号が発生する。また、送信回路１３３ａの出力が、ＨレベルからＬレベルに遷移するところでは、４２に示すパルス信号が発生する。送信回路１３３ａからの出力信号がＨレベル、Ｌレベル間を遷移しないところ（定常状態時）では、ＩＮにおける信号レベルは終端電圧Ｖｔの状態に保たれている。
【００３６】
ＩＮにおけるパルス信号４１、４２について、それぞれの場合における動作を説明する。なお、受信回路に供給される基準電圧Ｖｒｅｆは、前記終端電圧Ｖｔと同じ電圧に設定されているものとする。
【００３７】
入力端子１０にパルス信号４１が入力された場合、パルス信号の振幅の絶対値が電圧比較器１２のオフセット電圧Ｖｏｆｆｓを越えると、電圧比較器１２の出力端子（Ａ）より、４３のようなパルス信号が出力される。
【００３８】
このパルス信号４３は、ＩＮにおける信号振幅の絶対値がオフセット電圧Ｖｏｆｆｓを越えている期間だけ発生する。ＩＮおけるパルス信号が定常状態に戻ると、Ａにおける波形は、Ｌレベルに戻る。
【００３９】
電圧比較器１２の出力端子よりパルス信号４３が発生することで、ＲＳ−ＦＦ１４の出力Ｑ、および、出力端子１６の電圧が、Ｈレベルに設定される。
【００４０】
入力端子１０にパルス信号４２が入力された場合、パルス信号の振幅の絶対値が電圧比較器１３のオフセット電圧Ｖｏｆｆｓを越えると、電圧比較器１３の出力端子（Ｂ）より、４４のようなパルス信号が出力される。
【００４１】
このパルス信号４４は、ＩＮにおける信号振幅の絶対値がオフセット電圧Ｖｏｆｆｓを越えている期間だけ発生する。ＩＮおけるパルス信号が定常状態に戻ると、Ｂにおける波形は、Ｌレベルに戻る。
【００４２】
電圧比較器１３の出力端子よりパルス信号４４が発生することで、ＲＳ−ＦＦ１４の出力Ｑ、および、出力端子１６の電圧が、Ｌレベルに設定される。
【００４３】
ここで、電圧比較器オフセット電圧Ｖｏｆｆｓは、バス配線１３０ａ、スタブ配線１３０ｂで発生するクロストーク波形の振幅の絶対値よりも、低い電圧になるように設定する。また、ノイズや終端電圧の変動が考えられる場合には、この電圧変動も考慮する必要がある。例えば、クロストーク波形の振幅が終端電圧を中心に２００ｍＶ、ノイズ等の電圧変動が５０ｍＶである場合、オフセット電圧Ｖｏｆｆｓは、５０ｍＶから１５０ｍＶの間になるよう設定すると良い。
【００４４】
この２つの動作により、本実施形態の受信回路において、クロストーク信号を、元の信号に復号することができる。
【００４５】
次に、電圧比較器１２の構成を、図５を用いて説明する。なお、電圧比較器１３は、電圧比較器１２と同じ構成である。すなわちこれは、一般的な電圧比較器（コンパレータ）と同じ配線を持つ回路である。
【００４６】
図５は、電圧比較器１２を、ＭＯＳ−ＦＥＴで構成した場合の構成図である。
【００４７】
５１、５２は、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと呼ぶ）である。５３、５４、５５は、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）である。
【００４８】
１つのＭＯＳＦＥＴには、ゲート端子（Ｇ）、ソース端子（Ｓ）、ドレイン端子（Ｄ）が、それぞれ１本ずつ備わっている。図中では、横方向に出ている端子がゲート端子、縦方向に出ている端子がソース端子、および、ドレイン端子である。ＰＭＯＳにおいて、高電位側の端子（電源供給端子に近い側）がソース端子である。また、ＮＭＯＳにおいて、低電位側の端子（接地端子に近い側）がソース端子である。
【００４９】
ＰＭＯＳ５１およびＰＭＯＳ５２のソース端子は、電源（ＶＤＤ）に接続されている。
【００５０】
ＰＭＯＳ５１のゲート端子とドレイン端子間は接続されている。
【００５１】
ＰＭＯＳ５１のドレイン端子と、ＮＭＯＳ５３のドレイン端子とが接続されている。また、ＰＭＯＳ５２のドレイン端子とＮＭＯＳ５４のドレイン端子同士が接続されている。さらに、ＰＭＯＳ２２、ＮＭＯＳ２４のドレイン端子に、本電圧比較器の出力端子を設けている。
【００５２】
ＮＭＯＳ５３のゲート端子に、本電圧比較器の正入力端子を設けている。また、ＮＭＯＳ５４のゲート端子に、本電圧比較器の負入力端子を設けている。
【００５３】
ＰＭＯＳ５５のゲート端子には、バイアス電圧、あるいは、電源電圧（ＶＤＤ）を供給する。
【００５４】
ＮＭＯＳ５５のソース端子は接地（ＧＮＤに接続）されている。
【００５５】
本電圧比較器において、ＮＭＯＳ５３とＮＭＯＳ５４のチャネル幅は、同値に設定されている。
【００５６】
ここで、一般的な電圧比較器と異なる点は、ＰＭＯＳ５１のチャネル幅をＷ１、ＰＭＯＳ５２のチャネル幅をＷ２とすると、Ｗ１とＷ２は、次式の関係になるように設定されていることである。
【００５７】
Ｗ１＞Ｗ２ …（数１）
このように設定することで、電圧比較器１２にオフセット電圧Ｖｏｆｆｓを持たせることができる。Ｗ１、Ｗ２の差を大きくすることで、オフセット電圧Ｖｏｆｆｓを大きくすることができる。
【００５８】
本発明の受信回路においては、定常状態における電圧比較器の正入力端子と負入力端子の電圧が同じであるため、オフセット電圧を待たない通常の電圧比較器では出力が不定となる。
【００５９】
電圧比較器にオフセット電圧Ｖｏｆｆｓを持たせることで、受信回路の定常状態時においても、電圧比較器の出力を安定に保つことができる。
【００６０】
次に、電圧比較器の別な構成例を、図６を用いて説明する。
【００６１】
図６は、本実施形態で用いる電圧比較器であって、電圧比較器のオフセット電圧が可変である場合の構成例を示す図である。
【００６２】
本構成の図５と異なる点は、図５の回路にＰＭＯＳ６０、ＰＭＯＳ６１、および、オフセット電圧Ｖｏｆｆｓを設定するための入力端子（ＣＴＲＬ）が設けられていることである。
【００６３】
ＣＴＲＬの電圧を、０Ｖ（ＧＮＤ電圧）から電源電圧ＶＤＤまでの間の値に設定することで、ＣＴＲＬの電圧に対応した、電圧比較器のオフセット電圧Ｖｏｆｆｓを設定することが可能となる。
電圧比較器をこのように構成することで、動的にオフセット電圧Ｖｏｆｆｓが設定可能となるため、本受信回路を装置に搭載後でも、信号振幅に合わせてオフセット電圧を調整することが可能となる。
なお、実施形態の受信回路は、電圧比較器１２および電圧比較器１３のオフセット電圧によるヒステリシス電圧Ｖｈｙｓを持つ、ヒステリシスアンプとしても使用することが出来る。このヒステリシス電圧Ｖｈｙｓは、電圧比較器１２のオフセット電圧と、電圧比較器１３のオフセット電圧を加算した電圧である。
【００６４】
以上のように、本発明の受信回路を用いることで、クロストーク信号のような微弱な有極性ＲＴＺ信号の受信が可能となり、高速化と多モジュール化が可能な非接触バスシステムを実現することができる。
次に、本発明の第２の実施形態について図２を用いて説明する。
第１の実施形態においては、図８のバス配線１３０ａおよびスタブ配線１３０ｂが１本で構成される場合（シングルエンド）について説明したが、バス配線１３０ａおよびスタブ配線１３０ｂが、２本１組の差動線路である場合にも、本発明を適用することができる。
差動線路に適用する場合の構成図を図２に示す。本構成では、図８のバス配線１３０ａおよびスタブ配線１３０ｂは、差動信号であり、送信回路１３３ａ，１３３ｂに対応する送信回路も差動信号を送信する。
本実施形態において、２本で１組の差動配線が正論理、負論理配線があるとしている。そのため、２本のスタブ配線図２の受信回路に接続されている。
【００６５】
図２の受信回路９１では、図１の基準電圧供給配線１１の代わりに、もう一つの負論理データ入力端子２０が設けられている。この負論理データ入力端子２０は、入力端子１０と同様に、受信回路毎に設けられている。
【００６６】
バス配線の正論理側は入力端子１０に、バス配線の負論理側は負論理データ入力端子２０に、それぞれ接続する。
【００６７】
以上のように、差動配線の場合でも本発明の受信回路を適用することができ、また、同じ受信回路で単線（シングルエンド）と差動線路の両方に対応することができる。
【００６８】
次に、本発明の第３の実施形態について図７７を用いて説明する。
【００６９】
図７には、非接触バスを用いて構成された情報処理装置の例が示されている。１２１に示すプロセッサボード（ＰＢ）は、１２２に示す中央処理装置（ＣＰＵ）と、１２３に示すキャッシュメモリと、１２４に示すバスブリッジを備えている。ＣＰＵ１２２、キャッシュメモリ１２３、バスブリッジ１２４は、バス配線１２０ｃによって相互に接続されている。このバス配線１２０ｃは、プロセッサバスと呼ぶことがある。
【００７０】
１２０ａ、１２０ｂはバス配線であり、このバス配線１２０ａ、１２０ｂは、システムバスと呼ぶことがある。
バス配線１２０ａには、プロセッサボード１２１、１２９に示すバスブリッジが接続されている。図示しないが、プロセッサボード１２１以外にも、さらに別なボードや装置を追加しても良い。
【００７１】
バス配線１２０ｂには、バスブリッジ１２７を備えたメモリボード１２５（ＭＢ）と、バスブリッジ１２８、および１２９が接続されている。図示しないが、メモリボード１２５、バスブリッジ１２８以外にも、さらに別のボードや装置を追加しても良い。
【００７２】
メモリボード１２５内のメモリモジュール１２６とバスブリッジ１２７は、バス配線１２０ｄによって接続されている。このメモリボード１２５内のバス配線１２０ｄは、メモリバスと呼ぶことがある。図示しないが、メモリモジュール１２６は、例えば、１個以上のメモリ素子を実装したプリント配線基板で構成されているものである。
【００７３】
バス配線１２０ａ、１２０ｂ、１２０ｃおよび１２０ｄは非接触バスで構成されていて、このバス配線によるデータ転送は、ＮＲＺ信号および有極性ＲＴＺ信号で行われる。
【００７４】
本発明を、バス配線１２０ａ、１２０ｂ、１２０ｃ、１２０ｄに接続されている装置、バスブリッジ１２４、１２７、１２８、１２９、メモリモジュール１２６、ＣＰＵ１２２およびキャッシュメモリ１２３をはじめとする、非接触バスに接続されている回路に本発明を適用することで、高速かつ高信頼性なシステムを構築することが可能となる。
【発明の効果】
【００７５】
本発明により、有極性ＲＴＺ信号を用いたバスシステムにおけるデータ伝送を高速に、かつ確実に行うことが可能となり、高速化と高信頼性のバスシステムを構築することが可能となる。
【図面の簡単な説明】
【００７６】
【図１】
本発明の第１の実施形態の概略を示す構成図である。
【図２】
第２の実施形態を示す構成図である。
【図３】
第１の実施形態で用いる電圧比較器の特性を示すグラフである。
【図４】
第１の実施形態における動作を説明するためのタイミングチャートである。
【図５】
第１の実施形態で用いる電圧比較器の構成図である。
【図６】
第１の実施形態で用いる電圧比較器の構成図である。
【図７】
本発明の第３の実施形態の概略を示す構成図である。
【図８】
従来技術の動作を説明する構成図である。
【符号の説明】
【００７７】
１０…入力端子、１１…基準電圧供給配線、１２、１３…電圧比較器、１４、１４ａ…ＲＳフリップフロップ（ＲＳ−ＦＦ）、１５…出力端子、２０…負論理データ入力端子、４１、４２、４３、４４…パルス信号、５１、５２、６１、６２…ＰチャネルＭＯＳＦＥＴ、５３、５４、５５…ＮチャネルＭＯＳＦＥＴ、１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ…バス配線、１２１…プロセッサボード、１２２…中央処理装置（ＣＰＵ）、１２３…キャッシュメモリ、１２４、１２７、１２８、１２９…バスブリッジ、１２５…メモリボード、１２６…メモリモジュール、１３０ａ…バス配線、１３０ｂ…スタブ配線、１３１ａ、１３１ｂ…モジュール、１３２ａ、１３２ｂ…集積回路、１３３ａ、１３３ｂ…送信回路、１３４ａ、１３４ｂ…受信回路、１３５ａ、１３５ｂ…終端抵抗。
[Document name] Specification [Title of invention] Data receiving circuit for polar RTZ signal [Claims]
[Claim 1]
A data receiving circuit used for polar RTZ signals .
And two voltage comparators having 50% or less of the offset value of 10% or more of the input signal amplitude,
It has one RS flip-flop circuit and
Each of the output terminals from the two voltage comparators is connected to the Set input terminal and the Reset input terminal of the RS flip-flop.
A data receiving circuit for a polar RTZ signal , characterized in that a polar RTZ signal is converted into an NRZ signal.
2.
The data receiving circuit for a polar RTZ signal according to claim 1.
The voltage comparator has an offset voltage control circuit for controlling the offset voltage.
A polar RTZ signal data receiving circuit characterized in that the offset voltage is variable by the offset voltage control circuit.
3.
A data receiving circuit used for polar RTZ signals .
A hysteresis amplifier with a hysteresis voltage of 20% or more and 100% or less of the input signal amplitude,
And a control circuit for controlling the hysteresis voltage,
A data receiving circuit for a polar RTZ signal , characterized in that the hysteresis voltage is variable by the control circuit.
4.
The polar RTZ signal data receiving circuit according to claim 1, 2 or 3 .
It has two input terminals for inputting data,
A data receiving circuit for a polar RTZ signal , characterized in that a differential signal is input to the input terminal.
5.
The information processing apparatus characterized by comprising a polar RTZ signal data receiving circuit according to any one of claims 1, 2, 3 or 4.
Description: TECHNICAL FIELD [Detailed description of the invention]
[Technical field to which the invention belongs]
[0001]
The present invention relates to a data receiving circuit for a non-contact bus and an information processing device including the data receiving circuit.
[Conventional technology]
0002.
In recent years, in information processing devices such as computers equipped with a bus system, the speed of the bus and the capacity of the memory have been increasing, and the transfer rate in the bus system is required to be in the gigabps range from several hundred megabps. There is. Furthermore, the number of functional modules connected to the bus system is increasing. For example, in the case of memory modules, there is a demand for a system with a total capacity in the gigabyte range.
0003
As the number of functional modules connected to the bus wiring increases, the effective characteristic impedance of the bus wiring decreases, an impedance mismatch occurs between the functional modules and the bus wiring, and the distortion of the signal waveform increases. This becomes an obstacle when speeding up the bus system.
0004
As a technique for solving this problem, there is a technique shown in Japanese Patent Application Laid-Open No. 7-1410779. This technique uses crosstalk to connect functional modules connected to bus wiring in a non-contact manner. Shows a configuration example of this technique is shown in FIG.
0005
Reference numeral 130a is bus wiring. Reference numeral 130b is a stub wiring, and the bus wiring 130a and the wiring are close to each other only in the section of the length L, and a directional coupler (or simply a coupler) is formed in the portion of the bus wiring 130b having the wiring length L. doing. 131a and 131b are functional modules, which are connected to the bus wiring 130a and the stub wiring 130b, respectively. 132a and 132b are integrated circuits, which are provided in the functional modules 131a and 131b, respectively. 133a and 133b are transmission circuits, which are built in the integrated circuits 132a and 132b. 134a and 134b are receiving circuits, and are similarly incorporated in the integrated circuits 132a and 132b. 135a and 135b are terminating resistors, and one end of the terminating resistor 135a is connected to the bus wiring 130a and the other end is connected to the terminating power supply. One end of the terminating resistor 135b is connected to the stub wiring 130b , and the other end is connected to the terminating power supply. A terminating voltage of voltage Vt is supplied to the terminating resistors 135a and 135b. This voltage Vt is a voltage set from 0 V to the power supply voltage (waveform amplitude of the output signal).
0006
In this example, crosstalk occurs in a portion of the bus wiring 130a and the stub wiring 130b that are close to each other in a section of length L. This crosstalk signal is generated when the pulse signal output by the transmission circuit 133a or 133b passes through the directional coupler. In this example, among the generated crosstalk signals, the rearward crosstalk is received.
0007
FIG. 4 shows the timing at which signals are input and output to the bus wiring 130a and the stub wiring 130b in the directional coupler having the wiring length L in the stub wiring 130b.
0008
The transmitting circuit 133a is bus line 130a (or the transmission circuit 133b is the stub line 13 0b) signal to be output (DRV) is represented by either of the signal-level state of H-level or L-level, (zero level) .. The same signal level is maintained during the period when no data transition occurs. Such a signal is generally called an NRZ (Non Return to Zero) signal.
0009
On the other hand, the crosstalk signals 41 and 42 generated in the stub wiring 130b (or the bus wiring 130a ) by the directional coupler hold the zero level (or the termination voltage Vt) during the period when the data transition does not occur. , The level changes when data transition occurs. After a certain period of time elapses after the signal level changes, the signal level returns to the original zero level. Such a signal is generally called an RTZ (Return To Zero) signal. The level of this crosstalk signal changes in two ways, a level higher than the zero level (+) and a level lower than the zero level (−), depending on the direction in which the NRZ signal passing through the directional coupler makes a level transition. Such a signal is called a polar RTZ signal.
0010
The crosstalk signals 41 and 42 (polarized RTZ signals) are received by the receiving circuits 134a and 134b and decoded into the original signal ( OUT).
0011
In this example, there is only one bus wiring 130a , but when it is used for the data bus of an actual system, for example, when the data bus width is 64 bits, there are 64 sets of bus wiring. Further, in this example, only one stub wiring 130b is described, but in an actual system, there are as many modules as the number of modules connected to the bus wiring 130a. Although not shown here, the bus wiring 130a and the stub wiring 130b are provided on a backplane board or the like, and the modules 131a and 131b are also connected to the backplane board. Further, either or both of the integrated circuits 132a and 132b may be provided directly on the backplane substrate.
0012
If the bus wiring 130a and the stub wiring 130b are directly connected as in the normal bus wiring, the stub wiring 130b acts as a load capacitance, so that the effective characteristic impedance of the bus wiring 130a is the stub wiring. It drops significantly at the branching part of. This causes waveform distortion of the signal passing through the bus wiring 130a. Further, as the number of modules connected to the bus wiring 130a increases, this waveform distortion becomes even larger.
0013
By using this technology, it is possible to suppress the decrease in effective characteristic impedance, which is the cause of waveform distortion. Further, even if the number of modules increases, the waveform distortion can be suppressed to a low level, and it is possible to increase the number of modules and the speed of the bus system at the same time.
[Problems to be Solved by the Invention]
0014.
In the prior art, the level of the crosstalk signal transmitted via the bus wiring is about 20% or less of the signal level before the crosstalk even when the rear crosstalk is used. In addition, the signal level may be distorted after crosstalk due to external noise, fluctuations in the power supply voltage, etc., and in some cases, data may not be received normally.
0015.
An object of the present invention is to provide a receiving circuit capable of reliably performing data transmission in a non-contact bus system that handles a polar RTZ signal.
[Means for solving problems]
0016.
In the data receiving circuit used for the polar RTZ signal of one aspect of the present invention for achieving the above object, two voltage comparators having an offset value of 10% or more and 50% or less of the input signal amplitude and an RS flip-flop circuit are used. The output signals from the two voltage comparators are connected to the Set input terminal and the Reset input terminal of the RS flip-flop, respectively, and the polar RTZ signal is converted into an NRZ signal.
BEST MODE FOR CARRYING OUT THE INVENTION
[0017]
The first embodiment of the present invention will be described.
0018
FIG. 1 is a block diagram of a data receiving circuit according to the present invention.
0019
In the present embodiment, the case where the receiving circuit is built in the above-mentioned configuration example, the integrated circuits 134a and 134b of FIG. 8 will be described.
0020
Reference numeral 10 denotes an input terminal, which is connected to the bus wiring 130a or the stub wiring 130b in FIG. The input terminal 10, a signal output from the transmission circuit 133a or 133b is, bus lines 130a, crosstalk waveform generated when transferring between stub line 130b is input.
0021.
Reference numeral 11 is a reference voltage supply wiring. The reference voltage supply wiring 11 is a common wiring that is also connected to other circuits (not shown here). The voltage of the reference voltage supply wiring 11 is set to the same voltage as the terminating voltage supplied to the terminating resistors 135a and 135b.
0022.
Reference numeral 12 and 13 are voltage comparators. The voltage comparators 12 and 13 include two input terminals (positive input terminal (+) and negative input terminal (−)) and one output terminal.
[0023]
Reference numeral 14 denotes an RS flip-flop (RS-FF). The RS-FF14 includes a set input terminal (S), a reset input terminal (R), and an output terminal (Q). When the H level is input to the set input terminal S, the level of the output terminal Q is set to the H level. When the H level is input to the reset input terminal R, the level of the output terminal Q is set to the L level. When both the levels of the set input terminal S and the reset input terminal R are L (steady state), the level of the output terminal Q maintains the previous state.
0024
The input terminal 10 is connected to a positive input terminal of the voltage comparator 12 and a negative input terminal of the voltage comparator 13. Further, the reference voltage supply wiring 11 is connected to the negative input terminal of the voltage comparator 12 and the positive input terminal of the voltage comparator 13.
0025
The output terminals of the voltage comparators 12 and 13 are connected to the set input terminal (S) and the reset input terminal (R) of RS-FF14, respectively. A data output terminal 16 of this receiving circuit is provided at the output terminal (Q) of the RS-FF14.
0026
A graph showing the input / output voltage characteristics of the voltage comparator 12 is shown in FIG. Although the voltage comparator 13 has the same characteristics as the voltage comparator 12, the characteristics of the voltage comparator 12 or 13 may be different according to the received signal waveform.
[0027]
The horizontal axis of the graph of FIG. 3 is the voltage of the input terminal 10 (voltage of the positive input terminal of the voltage comparator 12, input voltage), and the vertical axis is the voltage of the output terminal of the voltage comparator 12.
[0028]
A reference voltage is supplied to the negative input terminal of the voltage comparator 12 by a reference voltage supply wiring. In this embodiment, this reference voltage is assumed to be Vref.
[0029]
The voltage comparator 12 outputs the L level from the output terminal when the input voltage is lower than the threshold voltage. If the input voltage is higher than the threshold voltage, the H level is output from the output terminal.
[0030]
Here, the threshold voltage of the voltage comparator 12 is a voltage obtained by adding the offset voltage Voffs to the reference voltage Vref.
0031
In a general voltage comparator (comparator), the threshold voltage is substantially the same as the reference voltage Vref, and the offset voltage is substantially zero. The voltage comparator used in the present invention is different from a general voltage comparator in that the offset voltage Voffs are provided.
[0032]
Next, the operation of this receiving circuit will be described with reference to FIG.
0033
FIG. 4 is a diagram in which the voltage relationships of the signal waveforms 43 and 44 of each part of FIG. 8 and the waveforms 41 and 42 are added, and is a timing chart showing the transition of the signal level in each part of the receiving circuit of FIG.
0034
The waveforms of each stage in FIG. 4 are, from the top, the output terminal (DRV) of the transmission circuit 133a or 133b , the input terminal 10 (IN), the output of the voltage comparator 12 (A), and the output of the voltage comparator 13 (B). , It was observed at the output terminal 15 (OUT). Hereinafter, each observation point will be referred to as DRV, IN, A, B, and OUT.
0035.
Input from the transmission circuit 133a, when data is output, as shown in DRV of Fig. 4, bus lines 130a, crosstalk occurs between stub line 130b, the input terminal 10 of the crosstalk waveform in the reception circuit 13 4b Will be done. The waveform is shown in IN of FIG. In the crosstalk waveform at IN, the pulse signal shown in 41 is generated where the output of the transmission circuit 133a transitions from the L level to the H level. Further, where the output of the transmission circuit 133a transitions from the H level to the L level, the pulse signal shown in 42 is generated. Where the output signal from the transmission circuit 133a does not transition between the H level and the L level (in the steady state), the signal level at IN is maintained at the terminal voltage Vt.
0036
The operation of the pulse signals 41 and 42 in IN in each case will be described. It is assumed that the reference voltage Vref supplied to the receiving circuit is set to the same voltage as the termination voltage Vt.
0037
When the pulse signal 41 is input to the input terminal 10, when the absolute value of the amplitude of the pulse signal exceeds the offset voltage Voffs of the voltage comparator 12, a pulse such as 43 is transmitted from the output terminal (A) of the voltage comparator 12. A signal is output.
[0038]
This pulse signal 43 is generated only during the period when the absolute value of the signal amplitude at IN exceeds the offset voltage Voffs. When the pulse signal at IN returns to the steady state, the waveform at A returns to the L level.
[0039]
When the pulse signal 43 is generated from the output terminal of the voltage comparator 12, the output Q of the RS-FF14 and the voltage of the output terminal 16 are set to the H level.
0040
When the pulse signal 42 is input to the input terminal 10, when the absolute value of the amplitude of the pulse signal exceeds the offset voltage Voffs of the voltage comparator 13, a pulse such as 44 is transmitted from the output terminal (B) of the voltage comparator 13. A signal is output.
[0041]
This pulse signal 44 is generated only during the period when the absolute value of the signal amplitude at IN exceeds the offset voltage Voffs. When the pulse signal at IN returns to the steady state, the waveform at B returns to the L level.
[0042]
When the pulse signal 44 is generated from the output terminal of the voltage comparator 13, the output Q of RS-FF14 and the voltage of the output terminal 16 are set to the L level.
[0043]
Here, the voltage comparator offset voltage Voffs is set to be lower than the absolute value of the amplitude of the crosstalk waveform generated in the bus wiring 130a and the stub wiring 130b. In addition, when noise or fluctuation of the terminal voltage is considered, it is necessary to consider this voltage fluctuation. For example, when the amplitude of the crosstalk waveform is 200 mV centered on the terminal voltage and the voltage fluctuation such as noise is 50 mV, the offset voltage Voffs may be set to be between 50 mV and 150 mV.
[0044]
By these two operations, the crosstalk signal can be decoded into the original signal in the receiving circuit of the present embodiment.
0045
Next, the configuration of the voltage comparator 12 will be described with reference to FIG. The voltage comparator 13 has the same configuration as the voltage comparator 12. That is, this is a circuit having the same wiring as a general voltage comparator (comparator).
[0046]
FIG. 5 is a configuration diagram when the voltage comparator 12 is composed of a MOS-FET.
[0047]
Reference numerals 51 and 52 are P-channel MOSFETs (hereinafter referred to as MPa). Reference numerals 53, 54, and 55 are N-channel MOSFETs (hereinafter referred to as NMOSs).
0048
One MOSFET is provided with one gate terminal (G), one source terminal (S), and one drain terminal (D). In the figure, the terminals protruding in the horizontal direction are the gate terminal, the terminals protruding in the vertical direction are the source terminal, and the drain terminal. In MIMO, the terminal on the high potential side (the side closer to the power supply terminal) is the source terminal. Further, in the NMOS, the terminal on the low potential side (the side close to the ground terminal) is the source terminal.
[0049]
The source terminals of the polypeptides 51 and 52 are connected to a power source (VDD).
0050
The gate terminal and the drain terminal of the MIMO 51 are connected.
0051
The drain terminal of the MIMO 51 and the drain terminal of the NMOS 53 are connected. Further, the drain terminal of the polyclonal 52 and the drain terminal of the NMOS 54 are connected to each other. Further, the output terminals of this voltage comparator are provided at the drain terminals of the NMOS 22 and the comparator 24.
[0052]
A positive input terminal of this voltage comparator is provided at the gate terminal of the comparator 53. Further, a negative input terminal of this voltage comparator is provided at the gate terminal of the comparator 54.
[0053]
A bias voltage or a power supply voltage (VDD) is supplied to the gate terminal of the polyclonal 55.
0054
The source terminal of the NMOS 55 is grounded (connected to GND).
0055
In this voltage comparator, the channel widths of the comparator 53 and the comparator 54 are set to the same value.
0056
Here, the difference from a general voltage comparator is that W1 and W2 are set to have the following relationship, assuming that the channel width of the comparator 51 is W1 and the channel width of the comparator 52 is W2. ..
[0057]
W1> W2 ... (number 1)
By setting in this way, the voltage comparator 12 can have offset voltage Voffs. By increasing the difference between W1 and W2, the offset voltage Voffs can be increased.
0058.
In the receiving circuit of the present invention, since the voltages of the positive input terminal and the negative input terminal of the voltage comparator in the steady state are the same, the output is undefined in a normal voltage comparator that does not wait for the offset voltage.
[0059]
By providing the voltage comparator with offset voltage Voffs, the output of the voltage comparator can be kept stable even in the steady state of the receiving circuit.
[0060]
Next, another configuration example of the voltage comparator will be described with reference to FIG.
[0061]
FIG. 6 is a diagram showing a configuration example of the voltage comparator used in the present embodiment when the offset voltage of the voltage comparator is variable.
[0062]
The difference from FIG. 5 of this configuration is that the circuit of FIG. 5 is provided with an input terminal (CTRL) for setting epitaxial 60, epitaxial 61, and offset voltage Voffs.
[0063]
By setting the voltage of the CTRL to a value between 0V (GND voltage) and the power supply voltage VDD, it is possible to set the offset voltage Voffs of the voltage comparator corresponding to the voltage of the CTRL.
By configuring the voltage comparator in this way, the offset voltage Voffs can be set dynamically, so that the offset voltage can be adjusted according to the signal amplitude even after the receiving circuit is mounted on the device. ..
The receiving circuit of the embodiment can also be used as a hysteresis amplifier having a hysteresis voltage Vhys due to the offset voltage of the voltage comparator 12 and the voltage comparator 13. The hysteresis voltage Vhys is the offset voltage of the voltage comparator 12 is a voltage obtained by adding the offset voltage of the voltage comparator 13.
[0064]
As described above, by using the receiving circuit of the present invention, it is possible to receive a weak polar RTZ signal such as a crosstalk signal, and to realize a non-contact bus system capable of high speed and multi-modularization. Can be done.
Next, the second embodiment of the present invention will be described with reference to FIG.
In the first embodiment, the case where the bus wiring 130a and the stub wiring 130b of FIG. 8 are configured by one (single-ended) has been described, but the difference between the bus wiring 130a and the stub wiring 130b is a set of two. The present invention can also be applied to a moving line.
FIG. 2 shows a configuration diagram when applied to a differential line. In this configuration, the bus wiring 130a and the stub wiring 130b in FIG. 8 are differential signals, and the transmission circuits corresponding to the transmission circuits 133a and 133b also transmit the differential signals.
In the present embodiment, it is assumed that a set of two differential wirings has positive logic and negative logic wiring . Therefore , it is connected to the two receiving circuits of the stub wiring diagram 2.
[0065]
In the receiving circuit 91 of FIG. 2, another negative logic data input terminal 20 is provided instead of the reference voltage supply wiring 11 of FIG. Like the input terminal 10, the negative logic data input terminal 20 is provided for each receiving circuit.
[0066]
The positive logic side of the bus wiring is connected to the input terminal 10, and the negative logic side of the bus wiring is connected to the negative logic data input terminal 20.
[0067]
As described above, the receiving circuit of the present invention can be applied even in the case of differential wiring, and the same receiving circuit can be used for both a single line (single end) and a differential line.
[0068]
Next, a third embodiment of the present invention will be described with reference to FIG 7.
[0069]
FIG. 7 shows an example of an information processing device configured by using a non-contact bus. The processor board (PB) shown in 121 includes a central processing unit (CPU) shown in 122 , a cache memory shown in 123 , and a bus bridge shown in 124. The CPU 122 , the cache memory 123 , and the bus bridge 124 are connected to each other by the bus wiring 120c. This bus wiring 120c may be referred to as a processor bus.
[0070]
120 a and 120 b are bus wirings, and the bus wirings 120 a and 120 b may be referred to as a system bus .
The bus bridge shown in the processor boards 121 and 129 is connected to the bus wiring 120 a. Although not shown, another board or device may be added in addition to the processor board 121.
[0071]
A memory board 125 (MB) provided with a bus bridge 127 , a bus bridge 128 , and 129 are connected to the bus wiring 120b. Although not shown, other boards and devices may be added in addition to the memory board 125 and the bus bridge 128.
[0072]
The memory module 126 and the bus bridge 127 in the memory board 125 are connected by the bus wiring 120d. The bus wiring 120d in the memory board 125 may be referred to as a memory bus. Although not shown, the memory module 126 is composed of, for example, a printed wiring board on which one or more memory elements are mounted.
[0073]
The bus wiring 120 a, 120 b, 120 c and 120 d are composed of a non-contact bus, and data transfer by this bus wiring is performed by an NRZ signal and a polar RTZ signal.
[0074]
The present invention includes devices connected to bus wiring 120 a, 120 b, 120 c, 120 d, bus bridges 124 , 127 , 128 , 129 , memory modules 126 , CPU 122, and cache memory 123. By applying the present invention to a circuit connected to a contact bus, it is possible to construct a high-speed and highly reliable system .
【Effect of the invention】
[0075]
INDUSTRIAL APPLICABILITY According to the present invention, data transmission in a bus system using a polar RTZ signal can be performed at high speed and reliably, and a high-speed and highly reliable bus system can be constructed.
[Simple explanation of drawings]
[0076]
FIG. 1
It is a block diagram which shows the outline of the 1st Embodiment of this invention.
FIG. 2
It is a block diagram showing a second embodiment.
FIG. 3
It is a graph which shows the characteristic of the voltage comparator used in 1st Embodiment.
FIG. 4
It is a timing chart for demonstrating the operation in 1st Embodiment.
FIG. 5
It is a block diagram of the voltage comparator used in 1st Embodiment.
FIG. 6
It is a block diagram of the voltage comparator used in 1st Embodiment.
FIG. 7
It is a block diagram which shows the outline of the 3rd Embodiment of this invention.
FIG. 8
It is a block diagram explaining the operation of the prior art.
[Explanation of symbols]
[0077]
10 ... input terminal, 11 ... reference voltage supply lines 12, 13 ... voltage comparator, 14, 14a ... RS flip-flop (RS-FF), 15 ... output terminal, 20 ... negative logic data input terminal, 41, 42, 43, 44 ... Pulse signal, 51, 52, 61 , 62 ... P channel MOSFET, 53, 54, 55 ... N channel MOSFET, 120 a, 120 b, 120 c, 120 d ... Bus wiring, 121 ... Processor board , 122 ... Central processing unit (CPU), 123 ... Cache memory, 124 , 127 , 128 , 129 ... Bus bridge, 125 ... Memory board, 126 ... Memory module, 130 a ... Bus wiring, 130 b ... Stub wiring, 131 a , 131 b ... Module, 132 a, 132 b ... Integrated circuit, 133 a, 133 b ... Transmit circuit, 134 a, 134 b ... Receive circuit, 135 a, 135 b ... Termination resistance .
