JP2000324180A - Data receiving circuit for polar rtz signal - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、非接触バス用のデ
ータ受信回路、および、それらを備えた情報処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data receiving circuit for a non-contact bus and an information processing apparatus provided with the same.
【0002】[0002]
【従来の技術】近年、バスシステムを備えた、コンピュ
ータをはじめとする情報処理装置において、バスの高速
化やメモリの大容量化が進み、バスシステムにおける転
送レートは、数百メガbpsからギガbps台が要求さ
れている。さらに、同バスシステムに接続される機能モ
ジュール数も多くなってきている。例えば、メモリモジ
ュールだと、総容量がギガバイト台にもなるシステムが
要求されている。2. Description of the Related Art In recent years, in information processing apparatuses such as computers equipped with a bus system, the speed of a bus and the capacity of a memory have been increased, and the transfer rate in the bus system has been increased from several hundred mega bps to giga bps. A table has been requested. Further, the number of functional modules connected to the bus system is increasing. For example, a memory module is required to have a system with a total capacity of the order of gigabytes.
【0003】バス配線に接続される機能モジュール数が
増えると、バス配線の実効的特性インピーダンスが低下
し、機能モジュールとバス配線との間でインピーダンス
ミスマッチが生じて信号波形の歪みが大きくなる。これ
はバスシステムの高速化を行うときの障害となる。When the number of functional modules connected to the bus wiring increases, the effective characteristic impedance of the bus wiring decreases, and an impedance mismatch occurs between the functional module and the bus wiring, resulting in an increase in signal waveform distortion. This is an obstacle when speeding up the bus system.
【0004】この問題を解決する技術として、日本国特
許・特開平7−141079に示される技術がある。こ
の技術は、バス配線に接続されている機能モジュール
を、クロストークを用いて、非接触で結合するものであ
る。この技術の構成例を図13に示す。As a technique for solving this problem, there is a technique disclosed in Japanese Patent Application Laid-Open No. Hei 7-141079. In this technique, functional modules connected to a bus line are connected in a non-contact manner using crosstalk. FIG. 13 shows a configuration example of this technique.
【0005】80aはバス配線である。80bはスタブ
配線であり、長さLの区間だけ、バス配線80aと配線
が近接しており、86に示す部分に方向性結合器(また
は単に、結合器)を形成している。81a、81bは機
能モジュールであり、それぞれバス配線80a、およ
び、スタブ配線80bに接続されている。82a、82
bは集積回路であり、それぞれ、機能モジュール81
a、81bに設けられている。83a、83bは送信回
路であり、集積回路82a、82bに内蔵されている。
84a、84bは受信回路であり、同様に集積回路82
a、82bに内蔵されている。85a、85bは終端抵
抗であり、85aの一端はバス配線80aに、もう一端
は終端電源に接続されている。また85bの一端はスタ
ブ配線80bに、もう一端は終端電源に接続されてい
る。終端抵抗85a、85bには、電圧Vtの終端電圧
が供給されている。この電圧Vtは、0Vから電源電圧
(出力信号の波形振幅)までで設定した電圧である。[0005] Reference numeral 80a is a bus wiring. Reference numeral 80b denotes a stub wiring, and the bus wiring 80a and the wiring are close to each other only in a section of the length L, and a directional coupler (or simply, a coupler) is formed at a portion indicated by 86. 81a and 81b are functional modules, which are connected to a bus wiring 80a and a stub wiring 80b, respectively. 82a, 82
b is an integrated circuit, each of which has a function module 81
a, 81b. 83a and 83b are transmission circuits, which are built in the integrated circuits 82a and 82b.
84a and 84b are receiving circuits.
a, 82b. 85a and 85b are terminating resistors. One end of 85a is connected to the bus wiring 80a, and the other end is connected to a terminating power supply. One end of 85b is connected to the stub wiring 80b, and the other end is connected to the terminal power supply. A terminating voltage of the voltage Vt is supplied to the terminating resistors 85a and 85b. This voltage Vt is a voltage set from 0 V to the power supply voltage (waveform amplitude of the output signal).
【0006】この例では、バス配線80aとスタブ配線
80bとの、長さLの区間で近接している部分におい
て、クロストークが発生する。このクロストーク信号
は、送信回路83aまたは83bが出力するパルス信号
が、方向性結合器を通過する際に発生する。この例で
は、発生するクロストーク信号のうち、後方クロストー
クを受信する構成となっている。In this example, crosstalk occurs in a portion where the bus wiring 80a and the stub wiring 80b are close to each other in a section of length L. This crosstalk signal is generated when the pulse signal output from the transmission circuit 83a or 83b passes through the directional coupler. In this example, the rear crosstalk among the generated crosstalk signals is received.
【0007】方向性結合器86における、バス配線80
aおよびスタブ配線80bに信号が入出力されるタイミ
ングを、図13に示す。The bus wiring 80 in the directional coupler 86
FIG. 13 shows the timing at which signals are input to and output from the stub wiring 80b.
【0008】送信回路83aがバス配線80aに(また
は、送信回路83bがスタブ配線80bに)出力する信
号は、Hレベル、もしくはLレベル(ゼロレベル)のど
ちらかの信号レベル状態で表される。データの遷移が発
生しない期間は、同じ信号レベルを保持する。このよう
な信号は、一般にNRZ(Non Return to
Zero)信号と呼ばれる。The signal output from the transmission circuit 83a to the bus wiring 80a (or from the transmission circuit 83b to the stub wiring 80b) is represented by a signal level state of either H level or L level (zero level). The same signal level is maintained during a period in which no data transition occurs. Such a signal is generally called NRZ (Non Return to Return).
Zero) signal.
【0009】他方、方向性結合器86によってスタブ配
線80b(または、バス配線80a)に生じるクロスト
ーク信号は、データの遷移が発生しない期間においては
ゼロレベル(または、終端電圧Vt)を保持していて、
データの遷移が起こるとレベルが変化する。信号レベル
変化後、一定時間が経過すると、信号レベルは元のゼロ
レベルに戻る。このような信号は、一般にRTZ(Re
turn To Zero)信号と呼ばれる。このクロ
ストーク信号のレベルは、方向性結合器86を通過する
NRZ信号がレベル遷移する方向によって、ゼロレベル
よりも高いレベル(+)、もしくは低いレベル(−)の
二通りに遷移する。このような信号を、有極性RTZ信
号と呼ぶ。On the other hand, the crosstalk signal generated on the stub wiring 80b (or the bus wiring 80a) by the directional coupler 86 holds a zero level (or the termination voltage Vt) during a period in which no data transition occurs. hand,
When a data transition occurs, the level changes. After a certain time elapses after the signal level change, the signal level returns to the original zero level. Such a signal is generally referred to as RTZ (Re
(Turn To Zero) signal. The level of the crosstalk signal transits to two levels, higher (+) or lower (-) than the zero level, depending on the direction in which the level of the NRZ signal passing through the directional coupler 86 changes. Such a signal is called a polar RTZ signal.
【0010】このクロストーク信号(有極性RTZ信
号)を、受信回路84a、84bにより受信し、元の信
号(NRZ信号)に復号する。The crosstalk signal (polarized RTZ signal) is received by the receiving circuits 84a and 84b, and is decoded into an original signal (NRZ signal).
【0011】なお、この例では、バス配線80aは1本
しかないが、実際のシステムのデータバスに用いる場合
において、例えばデータバス幅が64ビットであった場
合、バス配線は64組存在する。また、この例では、ス
タブ配線80bは1つしか記載していないが、実際のシ
ステムにおいては、バス配線80aに接続されるモジュ
ール数だけ存在する。また、ここでは図示していない
が、バス配線80aおよび80bは、バックプレーン基
板等に設けられており、さらに、モジュール81aおよ
び81bも、このバックプレーン基板に接続されてい
る。また、集積回路82a、82bのいずれか、または
両方を、前記バックプレーン基板に直接設けても構わな
い。In this example, there is only one bus wiring 80a. However, when the bus is used for a data bus of an actual system, for example, if the data bus width is 64 bits, there are 64 sets of bus wirings. Also, in this example, only one stub wiring 80b is described, but in an actual system, there are as many modules as are connected to the bus wiring 80a. Although not shown here, the bus lines 80a and 80b are provided on a backplane board or the like, and the modules 81a and 81b are also connected to the backplane board. Either or both of the integrated circuits 82a and 82b may be provided directly on the backplane substrate.
【0012】もし仮に、通常のバス配線と同じく、バス
配線80aとスタブ配線80bが直接接続されている場
合には、スタブ配線80bが負荷容量として作用するた
め、バス配線80aの実効的特性インピーダンスが、ス
タブ配線の分岐部分で大きく低下する。これは、バス配
線80aを通る信号の波形歪みの原因となる。さらに、
バス配線80aに接続されるモジュール数が増えること
で、この波形歪みは更に大きくなる。If the bus wiring 80a and the stub wiring 80b are directly connected, as in a normal bus wiring, the stub wiring 80b acts as a load capacitance, so that the effective characteristic impedance of the bus wiring 80a is reduced. At the branch portion of the stub wiring. This causes waveform distortion of a signal passing through the bus wiring 80a. further,
The waveform distortion is further increased by increasing the number of modules connected to the bus wiring 80a.
【0013】本技術を使うことで、波形歪みの原因であ
る、実効的特性インピーダンスの低下を抑えることがで
きる。さらに、モジュール数が増えても、波形歪みを低
く抑えることが可能であり、バスシステムの多モジュー
ル化と高速化を同時に図ることが可能となる。By using the present technology, it is possible to suppress a decrease in effective characteristic impedance, which is a cause of waveform distortion. Further, even if the number of modules is increased, the waveform distortion can be suppressed low, and it is possible to simultaneously increase the number of modules and increase the speed of the bus system.
【0014】[0014]
【発明が解決しようとする課題】従来技術において、バ
ス配線を介して送られてくるクロストーク信号のレベル
は、後方クロストークを用いた場合でも、クロストーク
前の信号レベルの20%以下程度である。また、信号レ
ベルが、外部からのノイズや電源電圧の変動等で、クロ
ストーク後の信号波形が歪み、場合によってはデータを
正常に受信できない可能性がある。In the prior art, the level of the crosstalk signal transmitted via the bus wiring is about 20% or less of the signal level before the crosstalk even when the backward crosstalk is used. is there. In addition, the signal level may be distorted due to external noise, fluctuations in the power supply voltage, or the like, and the signal waveform after crosstalk may be distorted. In some cases, data may not be received properly.
【0015】本発明の目的は、有極性RTZ信号を扱う
非接触バスシステムにおいて、データ伝送を確実に行う
ことのできる受信回路を提供することにある。An object of the present invention is to provide a receiving circuit capable of reliably performing data transmission in a contactless bus system that handles a polar RTZ signal.
【0016】[0016]
【課題を解決するための手段】上記目的を達成するため
の本発明の一態様によれば、有極性RTZ信号に用いる
データ受信回路であって、前記データ受信回路は、入力
信号振幅の10%以上50%以下のオフセット値を持つ
電圧比較器を2つと、RSフリップフロップ回路を1つ
を有し、前記2つの電圧比較器からの出力信号をそれぞ
れ前記RSフリップフロップのSet入力端子とRes
et入力端子に接続し、有極性RTZ信号をNRZ信号
に変換することを特徴とするデータ受信回路が提供され
る。According to one aspect of the present invention, there is provided a data receiving circuit for use in a polar RTZ signal, wherein the data receiving circuit comprises 10% of an input signal amplitude. It has two voltage comparators having an offset value of not less than 50% and one RS flip-flop circuit, and outputs signals from the two voltage comparators to a Set input terminal of the RS flip-flop and a Res, respectively.
A data receiving circuit is provided which is connected to an et input terminal and converts a polar RTZ signal into an NRZ signal.
【0017】[0017]
【発明の実施の形態】本発明の第1の実施形態について
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described.
【0018】図1は、本発明によるデータ受信回路の構
成図である。FIG. 1 is a configuration diagram of a data receiving circuit according to the present invention.
【0019】本実施形態では、受信回路は、前述の構成
例、図13の集積回路134aおよび134bに内蔵し
た場合について説明する。In this embodiment, a description will be given of a case where the receiving circuit is built in the integrated circuits 134a and 134b of FIG. 13 described above.
【0020】10は入力端子であり、図8のバス配線8
0aまたは80bに接続されている。この入力端子10
には、送信回路83aまたは83bから出力られた信号
が、バス配線80a、80b間を伝達したときに発生す
るクロストーク波形が入力される。Reference numeral 10 denotes an input terminal, which is a bus wiring 8 shown in FIG.
0a or 80b. This input terminal 10
Is input with a crosstalk waveform generated when a signal output from the transmission circuit 83a or 83b is transmitted between the bus lines 80a and 80b.
【0021】11は基準電圧供給配線である。この配線
11は、ここでは図示していない他の回路にも接続され
る、共通配線である。この基準電圧供給配線11の電圧
は、終端抵抗85aおよび85bに供給されている終端
電圧と同じ電圧にする。Reference numeral 11 denotes a reference voltage supply line. The wiring 11 is a common wiring connected to other circuits not shown here. The voltage of the reference voltage supply line 11 is set to the same voltage as the terminal voltage supplied to the terminal resistors 85a and 85b.
【0022】12および13は、電圧比較器である。電
圧比較器12、13は、2つの入力端子(正入力端子
(+)および負入力端子(−))と、1つの出力端子を
備えている。Reference numerals 12 and 13 are voltage comparators. The voltage comparators 12 and 13 have two input terminals (a positive input terminal (+) and a negative input terminal (-)) and one output terminal.
【0023】14は、RSフリップフロップ(RS−F
F)である。RS−FF14は、セット入力端子
(S)、リセット入力端子(R)、および、出力端子
(Q)を備えている。セット入力端子SにHレベルが入
力されると、出力端子QのレベルをHレベルにする。ま
た、リセット入力端子RにHレベルが入力されると、出
力端子QのレベルをLレベルにする。セット入力端子
S、および、リセット入力端子Rの、両方のレベルがL
の場合(定常状態)には、出力端子Qのレベルは、前の
状態を維持する。Reference numeral 14 denotes an RS flip-flop (RS-F).
F). The RS-FF 14 has a set input terminal (S), a reset input terminal (R), and an output terminal (Q). When the H level is input to the set input terminal S, the level of the output terminal Q is set to the H level. When the H level is input to the reset input terminal R, the level of the output terminal Q is set to the L level. Both levels of the set input terminal S and the reset input terminal R are L
In the case of (steady state), the level of the output terminal Q maintains the previous state.
【0024】前記入力端子10は、電圧比較器12の正
入力端子と、電圧比較器13の負入力端子に接続されて
いる。また、基準電圧供給配線11は、電圧比較器12
の負入力端子と、電圧比較器13の正入力端子に接続さ
れている。The input terminal 10 is connected to a positive input terminal of a voltage comparator 12 and a negative input terminal of a voltage comparator 13. The reference voltage supply line 11 is connected to the voltage comparator 12
And the positive input terminal of the voltage comparator 13 are connected.
【0025】電圧比較器12、13の出力端子は、それ
ぞれ、RS−FF14のセット入力端子(S)、およ
び、リセット入力端子(R)に接続されている。RS−
FF14の出力端子(Q)に、本受信回路のデータ出力
端子16が設けられている。The output terminals of the voltage comparators 12 and 13 are connected to the set input terminal (S) and the reset input terminal (R) of the RS-FF 14, respectively. RS-
An output terminal (Q) of the FF 14 is provided with a data output terminal 16 of the present receiving circuit.
【0026】電圧比較器12の入出力電圧特性を示すグ
ラフを図3に示す。なお、電圧比較器13は、電圧比較
器12と同じ特性を持っているが、受信する信号波形に
合わせて電圧比較器12または13の特性に差を持たせ
ても良い。FIG. 3 is a graph showing the input / output voltage characteristics of the voltage comparator 12. Although the voltage comparator 13 has the same characteristics as the voltage comparator 12, the characteristics of the voltage comparator 12 or 13 may be different according to the signal waveform to be received.
【0027】図3のグラフの横軸は、入力端子10の電
圧(電圧比較器12の正入力端子の電圧、入力電圧)で
あり、縦軸は、電圧比較器12の出力端子の電圧であ
る。The horizontal axis of the graph of FIG. 3 is the voltage of the input terminal 10 (the voltage of the positive input terminal of the voltage comparator 12 and the input voltage), and the vertical axis is the voltage of the output terminal of the voltage comparator 12. .
【0028】電圧比較器12の負入力端子には、基準電
圧供給配線により基準電圧が供給されている。本実施形
態では、この基準電圧をVrefであるとする。A reference voltage is supplied to a negative input terminal of the voltage comparator 12 through a reference voltage supply line. In the present embodiment, this reference voltage is assumed to be Vref.
【0029】電圧比較器12は、入力電圧がしきい電圧
よりも低い場合には、出力端子からLレベルを出力す
る。また、入力電圧がしきい電圧よりも高い場合には、
出力端子からHレベルを出力する。When the input voltage is lower than the threshold voltage, the voltage comparator 12 outputs an L level from the output terminal. Also, if the input voltage is higher than the threshold voltage,
H level is output from the output terminal.
【0030】ここで、この電圧比較器12のしきい電圧
は、基準電圧Vrefにオフセット電圧Voffsを加
算した電圧である。Here, the threshold voltage of the voltage comparator 12 is a voltage obtained by adding the offset voltage Voffs to the reference voltage Vref.
【0031】なお、一般的な電圧比較器(コンパレー
タ)においては、しきい電圧は基準電圧Vrefとほぼ
同じであり、オフセット電圧はほぼ0である。本発明で
用いる電圧比較器では、このオフセット電圧Voffs
が設けられているところが、一般的な電圧比較器と異な
る。In a general voltage comparator, the threshold voltage is almost the same as the reference voltage Vref, and the offset voltage is almost zero. In the voltage comparator used in the present invention, the offset voltage Voffs
Is different from a general voltage comparator.
【0032】次に、この受信回路の動作を図4を用いて
説明する。Next, the operation of the receiving circuit will be described with reference to FIG.
【0033】図4は、図1の受信回路の各部分におけ
る、信号レベルの遷移を示すタイミングチャートであ
る。FIG. 4 is a timing chart showing the transition of the signal level in each part of the receiving circuit of FIG.
【0034】図4の各段の波形は、上から、送信回路8
3aまたは83bの出力端子(DRV)、入力端子10
(IN)、電圧比較器12の出力(A)、電圧比較器1
3の出力(B)、出力端子15(OUT)で観測したも
のである。以下、各観測点を、DRV、IN、A、B、
OUTと呼ぶことにする。The waveforms at each stage in FIG.
3a or 83b output terminal (DRV), input terminal 10
(IN), output (A) of voltage comparator 12, voltage comparator 1
3 (B), observed at output terminal 15 (OUT). Hereinafter, each observation point is referred to as DRV, IN, A, B,
OUT.
【0035】送信回路83aより、図4のDRVに示す
ようなデータが出力された場合、配線80a、80b間
でクロストークが生じ、そのクロストーク波形が受信回
路84b内の入力端子10に入力される。その波形を図
4のINに示す。このINにおけるクロストーク波形
は、送信回路83aの出力が、LレベルからHレベルに
遷移するところでは、41に示すパルス信号が発生す
る。また、送信回路83aの出力が、HレベルからLレ
ベルに遷移するところでは、42に示すパルス信号が発
生する。送信回路83aからの出力信号がHレベル、L
レベル間を遷移しないところ(定常状態時)では、IN
における信号レベルは終端電圧Vtの状態に保たれてい
る。When data such as DRV shown in FIG. 4 is output from the transmission circuit 83a, crosstalk occurs between the wirings 80a and 80b, and the crosstalk waveform is input to the input terminal 10 in the reception circuit 84b. You. The waveform is shown as IN in FIG. In the crosstalk waveform at IN, a pulse signal 41 is generated where the output of the transmission circuit 83a transitions from L level to H level. Also, where the output of the transmission circuit 83a transitions from the H level to the L level, a pulse signal shown at 42 is generated. The output signal from the transmission circuit 83a is H level, L level
When there is no transition between levels (at steady state), IN
Is maintained at the termination voltage Vt.
【0036】INにおけるパルス信号41、42につい
て、それぞれの場合における動作を説明する。なお、受
信回路に供給される基準電圧Vrefは、前記終端電圧
Vtと同じ電圧に設定されているものとする。The operation of each of the pulse signals 41 and 42 at IN will be described. It is assumed that the reference voltage Vref supplied to the receiving circuit is set to the same voltage as the termination voltage Vt.
【0037】入力端子10にパルス信号41が入力され
た場合、パルス信号の振幅の絶対値が電圧比較器12の
オフセット電圧Voffsを越えると、電圧比較器12
の出力端子(A)より、43のようなパルス信号が出力
される。When the pulse signal 41 is input to the input terminal 10 and the absolute value of the amplitude of the pulse signal exceeds the offset voltage Voffs of the voltage comparator 12, the voltage comparator 12
A pulse signal 43 is output from the output terminal (A).
【0038】このパルス信号43は、INにおける信号
振幅の絶対値がオフセット電圧Voffsを越えている
期間だけ発生する。INおけるパルス信号が定常状態に
戻ると、Aにおける波形は、Lレベルに戻る。This pulse signal 43 is generated only during the period when the absolute value of the signal amplitude at IN exceeds the offset voltage Voffs. When the pulse signal at IN returns to the steady state, the waveform at A returns to the L level.
【0039】電圧比較器12の出力端子よりパルス信号
43が発生することで、RS−FF14の出力Q、およ
び、出力端子16の電圧が、Hレベルに設定される。When the pulse signal 43 is generated from the output terminal of the voltage comparator 12, the output Q of the RS-FF 14 and the voltage of the output terminal 16 are set to the H level.
【0040】入力端子10にパルス信号42が入力され
た場合、パルス信号の振幅の絶対値が電圧比較器13の
オフセット電圧Voffsを越えると、電圧比較器13
の出力端子(B)より、44のようなパルス信号が出力
される。When the pulse signal 42 is input to the input terminal 10 and the absolute value of the amplitude of the pulse signal exceeds the offset voltage Voffs of the voltage comparator 13, the voltage comparator 13
A pulse signal 44 is output from the output terminal (B).
【0041】このパルス信号44は、INにおける信号
振幅の絶対値がオフセット電圧Voffsを越えている
期間だけ発生する。INおけるパルス信号が定常状態に
戻ると、Bにおける波形は、Lレベルに戻る。This pulse signal 44 is generated only during the period when the absolute value of the signal amplitude at IN exceeds the offset voltage Voffs. When the pulse signal at IN returns to the steady state, the waveform at B returns to the L level.
【0042】電圧比較器13の出力端子よりパルス信号
44が発生することで、RS−FF14の出力Q、およ
び、出力端子16の電圧が、Lレベルに設定される。When the pulse signal 44 is generated from the output terminal of the voltage comparator 13, the output Q of the RS-FF 14 and the voltage of the output terminal 16 are set to L level.
【0043】ここで、電圧比較器オフセット電圧Vof
fsは、配線130a、130bで発生するクロストー
ク波形の振幅の絶対値よりも、低い電圧になるように設
定する。また、ノイズや終端電圧の変動が考えられる場
合には、この電圧変動も考慮する必要がある。例えば、
クロストーク波形の振幅が終端電圧を中心に200m
V、ノイズ等の電圧変動が50mVである場合、オフセ
ット電圧Voffsは、50mVから150mVの間に
なるよう設定すると良い。Here, the voltage comparator offset voltage Vof
fs is set to a voltage lower than the absolute value of the amplitude of the crosstalk waveform generated in the wirings 130a and 130b. If noise or fluctuations in the terminal voltage can be considered, it is necessary to consider these voltage fluctuations. For example,
The amplitude of the crosstalk waveform is 200m around the termination voltage
When the voltage fluctuation such as V and noise is 50 mV, the offset voltage Voffs may be set to be between 50 mV and 150 mV.
【0044】この2つの動作により、本実施形態の受信
回路において、クロストーク信号を、元の信号に復号す
ることができる。With these two operations, the crosstalk signal can be decoded into the original signal in the receiving circuit of the present embodiment.
【0045】次に、電圧比較器12の構成を、図5を用
いて説明する。なお、電圧比較器13は、電圧比較器1
2と同じ構成である。すなわちこれは、一般的な電圧比
較器(コンパレータ)と同じ配線を持つ回路である。Next, the configuration of the voltage comparator 12 will be described with reference to FIG. Note that the voltage comparator 13 is a voltage comparator 1
It has the same configuration as 2. That is, this is a circuit having the same wiring as a general voltage comparator (comparator).
【0046】図5は、電圧比較器12を、MOS−FE
Tで構成した場合の構成図である。FIG. 5 shows that the voltage comparator 12 is a MOS-FE
FIG. 3 is a configuration diagram in the case of configuring with T.
【0047】51、52は、Pチャネル型MOSFET
(以下、PMOSと呼ぶ)である。53、54、55
は、Nチャネル型MOSFET(以下、NMOS)であ
る。51 and 52 are P-channel MOSFETs
(Hereinafter, referred to as PMOS). 53, 54, 55
Is an N-channel MOSFET (hereinafter, NMOS).
【0048】1つのMOSFETには、ゲート端子
(G)、ソース端子(S)、ドレイン端子(D)が、そ
れぞれ1本ずつ備わっている。図中では、横方向に出て
いる端子がゲート端子、縦方向に出ている端子がソース
端子、および、ドレイン端子である。PMOSにおい
て、高電位側の端子(電源供給端子に近い側)がソース
端子である。また、NMOSにおいて、低電位側の端子
(接地端子に近い側)がソース端子である。One MOSFET has one gate terminal (G), one source terminal (S), and one drain terminal (D). In the figure, the terminals extending in the horizontal direction are gate terminals, and the terminals extending in the vertical direction are source terminals and drain terminals. In the PMOS, the terminal on the high potential side (the side near the power supply terminal) is the source terminal. In the NMOS, the terminal on the low potential side (the side near the ground terminal) is the source terminal.
【0049】PMOS51およびPMOS52のソース
端子は、電源(VDD)に接続されている。The source terminals of the PMOS 51 and the PMOS 52 are connected to a power supply (VDD).
【0050】PMOS51のゲート端子とドレイン端子
間は接続されている。The gate and drain terminals of the PMOS 51 are connected.
【0051】PMOS51のドレイン端子と、NMOS
53のドレイン端子とが接続されている。また、PMO
S52のドレイン端子とNMOS54のドレイン端子同
士が接続されている。さらに、PMOS22、NMOS
24のドレイン端子に、本電圧比較器の出力端子を設け
ている。The drain terminal of the PMOS 51 and the NMOS
53 are connected to the drain terminal. Also, PMO
The drain terminal of S52 and the drain terminal of NMOS 54 are connected to each other. Furthermore, PMOS22, NMOS
The output terminal of the voltage comparator is provided at 24 drain terminals.
【0052】NMOS53のゲート端子に、本電圧比較
器の正入力端子を設けている。また、NMOS54のゲ
ート端子に、本電圧比較器の負入力端子を設けている。The positive input terminal of the present voltage comparator is provided at the gate terminal of the NMOS 53. The negative input terminal of the voltage comparator is provided at the gate terminal of the NMOS 54.
【0053】PMOS55のゲート端子には、バイアス
電圧、あるいは、電源電圧(VDD)を供給する。The gate terminal of the PMOS 55 is supplied with a bias voltage or a power supply voltage (VDD).
【0054】NMOS55のソース端子は接地(GND
に接続)されている。The source terminal of the NMOS 55 is grounded (GND
It is connected to the.
【0055】本電圧比較器において、NMOS53とN
MOS54のチャネル幅は、同値に設定されている。In this voltage comparator, NMOS 53 and N
The channel width of the MOS 54 is set to the same value.
【0056】ここで、一般的な電圧比較器と異なる点
は、PMOS51のチャネル幅をW1、PMOS52の
チャネル幅をW2とすると、W1とW2は、次式の関係
になるように設定されていることである。Here, the difference from the general voltage comparator is that when the channel width of the PMOS 51 is W1 and the channel width of the PMOS 52 is W2, W1 and W2 are set so as to satisfy the following relationship. That is.
【0057】[0057]
【数1】W1>W2 …(数1) このように設定することで、電圧比較器12にオフセッ
ト電圧Voffsを持たせることができる。W1、W2
の差を大きくすることで、オフセット電圧Voffsを
大きくすることができる。W1> W2 (Equation 1) With this setting, the voltage comparator 12 can have the offset voltage Voffs. W1, W2
Is increased, the offset voltage Voffs can be increased.
【0058】本発明の受信回路においては、定常状態に
おける電圧比較器の正入力端子と負入力端子の電圧が同
じであるため、オフセット電圧を待たない通常の電圧比
較器では出力が不定となる。In the receiving circuit of the present invention, since the voltage at the positive input terminal and the voltage at the negative input terminal of the voltage comparator in the steady state are the same, the output is undefined in a normal voltage comparator that does not wait for an offset voltage.
【0059】電圧比較器にオフセット電圧Voffsを
持たせることで、受信回路の定常状態時においても、電
圧比較器の出力を安定に保つことができる。By providing the voltage comparator with the offset voltage Voffs, the output of the voltage comparator can be kept stable even in the steady state of the receiving circuit.
【0060】次に、電圧比較器の別な構成例を、図6を
用いて説明する。Next, another configuration example of the voltage comparator will be described with reference to FIG.
【0061】図6は、本実施形態で用いる電圧比較器で
あって、電圧比較器のオフセット電圧が可変である場合
の構成例を示す図である。FIG. 6 is a diagram showing a voltage comparator used in the present embodiment, in which the offset voltage of the voltage comparator is variable.
【0062】本構成の図5と異なる点は、図5の回路に
PMOS60、PMOS61、および、オフセット電圧
Voffsを設定するための入力端子(CTRL)が設
けられていることである。The difference of this configuration from FIG. 5 is that the circuit of FIG. 5 is provided with a PMOS 60, a PMOS 61 and an input terminal (CTRL) for setting the offset voltage Voffs.
【0063】CTRLの電圧を、0V(GND電圧)か
ら電源電圧VDDまでの間の値に設定することで、CT
RLの電圧に対応した、電圧比較器のオフセット電圧V
offsを設定することが可能となる。By setting the voltage of CTRL to a value between 0 V (GND voltage) and the power supply voltage VDD, CT
Offset voltage V of the voltage comparator corresponding to the voltage of RL
offs can be set.
【0064】電圧比較器をこのように構成することで、
動的にオフセット電圧Voffsが設定可能となるた
め、本受信回路を装置に搭載後でも、信号振幅に合わせ
てオフセット電圧を調整することが可能となる。By configuring the voltage comparator in this way,
Since the offset voltage Voffs can be dynamically set, the offset voltage can be adjusted in accordance with the signal amplitude even after the receiver circuit is mounted on the device.
【0065】なお、実施形態の受信回路は、電圧比較器
12および電圧比較器13のオフセット電圧によるヒス
テリシス電圧Vhysを持つ、ヒステリシスアンプとし
ても使用することが出来る。このヒステリシス電圧Vh
ysは、比較器12のオフセット電圧と、電圧比較器1
3のオフセット電圧を加算した電圧である。The receiving circuit of the embodiment can also be used as a hysteresis amplifier having a hysteresis voltage Vhys due to the offset voltage of the voltage comparator 12 and the voltage comparator 13. This hysteresis voltage Vh
ys is the offset voltage of the comparator 12 and the voltage comparator 1
3 is a voltage obtained by adding the offset voltage.
【0066】以上のように、本発明の受信回路を用いる
ことで、クロストーク信号のような微弱な有極性RTZ
信号の受信が可能となり、高速化と多モジュール化が可
能な非接触バスシステムを実現することができる。As described above, by using the receiving circuit of the present invention, a weak polar RTZ such as a crosstalk signal can be obtained.
Signals can be received, and a non-contact bus system capable of high speed and multi-module can be realized.
【0067】次に、本発明の第2の実施形態について図
2および図12を用いて説明する。Next, a second embodiment of the present invention will be described with reference to FIGS.
【0068】第1の実施形態においては、バス配線80
aおよび80bが1本で構成される場合(シングルエン
ド)について説明したが、バス配線80aおよび80b
が、2本1組の差動線路である場合にも、本発明を適用
することができる。In the first embodiment, the bus wiring 80
a and 80b are configured as one (single end), but the bus lines 80a and 80b
However, the present invention can also be applied to a case where a pair of differential lines is used.
【0069】差動線路に適用する場合の構成図を図12
に示す。本構成では、図12のバス配線80cおよび8
0dは、図8のバス配線80aに対応する。また、図1
2のスタブ配線80eおよび80fは、図8のスタブ配
線80bに対応する。また、図12の送信回路83cお
よび83dは、図8の送信回路83aに対応する。ま
た、図12の受信回路91は、図8の受信回路84bに
対応する。また、方向性結合器86a、86bは、図8
の方向性結合器86に対応する。FIG. 12 is a diagram showing the configuration when the present invention is applied to a differential line.
Shown in In this configuration, the bus lines 80c and 80c in FIG.
0d corresponds to the bus wiring 80a in FIG. FIG.
The second stub wirings 80e and 80f correspond to the stub wiring 80b in FIG. Further, the transmission circuits 83c and 83d in FIG. 12 correspond to the transmission circuit 83a in FIG. The receiving circuit 91 in FIG. 12 corresponds to the receiving circuit 84b in FIG. In addition, the directional couplers 86a and 86b are provided in FIG.
Directional coupler 86.
【0070】送信回路83cおよび83dは、集積回路
82a内に設けられている。また、受信回路は、集積回
路82b内に設けられている。The transmission circuits 83c and 83d are provided in the integrated circuit 82a. The receiving circuit is provided in the integrated circuit 82b.
【0071】なお、図12には図示していないが、集積
回路82aは、モジュール81a上に設けられていて、
また、集積回路82bは、モジュール81b上に設けら
れている。Although not shown in FIG. 12, the integrated circuit 82a is provided on the module 81a.
The integrated circuit 82b is provided on the module 81b.
【0072】本実施形態において、2本のバス配線80
c、80dで1組の差動配線であり、80cが正論理
側、80dが負論理側の配線である。また、2本のスタ
ブ配線80e、80fで1組の差動配線であり、80e
が正論理側、80fが負論理側である。In this embodiment, two bus lines 80
c and 80d are a pair of differential wirings, 80c is a wiring on the positive logic side, and 80d is a wiring on the negative logic side. Also, two stub wirings 80e and 80f constitute a set of differential wirings.
Is a positive logic side, and 80f is a negative logic side.
【0073】差動配線に適用するための、受信回路91
の構成を、図2に示す。A receiving circuit 91 to be applied to differential wiring
2 is shown in FIG.
【0074】図2の受信回路91では、図1の基準電圧
供給配線11の代わりに、もう一つの入力端子20が設
けられている。この入力端子20は、入力端子10と同
様に、受信回路毎に設けられている。In the receiving circuit 91 of FIG. 2, another input terminal 20 is provided instead of the reference voltage supply wiring 11 of FIG. The input terminal 20 is provided for each receiving circuit, like the input terminal 10.
【0075】バス配線80e(正論理側)は入力端子1
0に、バス配線80f(負論理側)は入力端子20に、
それぞれ接続する。また、同バス配線の負論理側の配線
は、入力端子20に接続する。The bus line 80e (positive logic side) is connected to the input terminal 1
0, the bus wiring 80f (negative logic side) is connected to the input terminal 20,
Connect each. The wiring on the negative logic side of the bus wiring is connected to the input terminal 20.
【0076】以上のように、差動配線の場合でも本発明
の受信回路を適用することができ、また、同じ受信回路
で単線(シングルエンド)と差動線路の両方に対応する
ことができる。As described above, the receiving circuit of the present invention can be applied to the case of differential wiring, and the same receiving circuit can support both a single line (single-ended) and a differential line.
【0077】次に、本発明の第3の実施形態について図
7を用いて説明する。Next, a third embodiment of the present invention will be described with reference to FIG.
【0078】図7には、非接触バスを用いて構成された
情報処理装置の例が示されている。71に示すプロセッ
サボード(PB)は、72に示す中央処理装置(CP
U)と、73に示すキャッシュメモリと、74に示すバ
スブリッジを備えている。CPU72、キャッシュメモ
リ73、バスブリッジ74は、バス配線70dによって
相互に接続されている。このバス配線70dは、プロセ
ッサバスと呼ぶことがある。FIG. 7 shows an example of an information processing apparatus configured using a non-contact bus. The processor board (PB) shown at 71 is a central processing unit (CP) shown at 72.
U), a cache memory 73, and a bus bridge 74. The CPU 72, the cache memory 73, and the bus bridge 74 are mutually connected by a bus wiring 70d. This bus wiring 70d may be called a processor bus.
【0079】70a、70bはバス配線であり、このバ
ス配線70a、70bは、システムバスと呼ぶことがあ
る。Reference numerals 70a and 70b denote bus lines, and these bus lines 70a and 70b may be called system buses.
【0080】バス配線70aには、プロセッサボード7
1、79に示すバスブリッジが接続されている。図示し
ないが、プロセッサボード71以外にも、さらに別なボ
ードや装置を追加しても良い。The bus board 70a is connected to the processor board 7
Bus bridges 1 and 79 are connected. Although not shown, other boards and devices other than the processor board 71 may be added.
【0081】バス配線70bには、バスブリッジ77を
備えたメモリボード75(MB)と、バスブリッジ7
8、および79が接続されている。図示しないが、メモ
リボード75、バスブリッジ78以外にも、さらに別の
ボードや装置を追加しても良い。A memory board 75 (MB) having a bus bridge 77 and a bus bridge 7
8, and 79 are connected. Although not shown, other boards and devices other than the memory board 75 and the bus bridge 78 may be added.
【0082】メモリモジュール76とバスブリッジ77
は、バス配線70cによって接続されている。このバス
配線70cは、メモリバスと呼ぶことがある。図示しな
いが、メモリモジュール76は、例えば、1個以上のメ
モリ素子を実装したプリント配線基板で構成されている
ものである。The memory module 76 and the bus bridge 77
Are connected by a bus wiring 70c. This bus line 70c may be called a memory bus. Although not shown, the memory module 76 is configured by, for example, a printed wiring board on which one or more memory elements are mounted.
【0083】バス配線70a、70b、70cおよび7
0dは非接触バスで構成されていて、このバス配線によ
るデータ転送は、NRZ信号および有極性RTZ信号で
行われる。Bus lines 70a, 70b, 70c and 7
0d is constituted by a non-contact bus, and data transfer by this bus wiring is performed by an NRZ signal and a polar RTZ signal.
【0084】本発明を、バス配線70a、70b、70
c、70dに接続されている装置、バスブリッジ74、
77、78、79、メモリモジュール76、CPU72
およびキャッシュメモリ73をはじめとする、非接触バ
スに接続されている回路に本発明を適用することで、高
速かつ高信頼性なシステムを構築することが可能とな
る。According to the present invention, the bus lines 70a, 70b, 70
c, device connected to 70d, bus bridge 74,
77, 78, 79, memory module 76, CPU 72
By applying the present invention to circuits connected to the non-contact bus such as the cache memory 73 and the like, a high-speed and high-reliability system can be constructed.
【0085】次に、本発明の第4の実施形態について図
9を用いて説明する。Next, a fourth embodiment of the present invention will be described with reference to FIG.
【0086】図11は、本発明の受信回路であって、オ
フセット電圧が可変な受信回路の、別の構成例である。
本構成の受信回路は、図1の受信回路で、なおかつ電圧
比較器12および13を図6に示した回路で構成した場
合と同じ動作が可能である。FIG. 11 shows another example of the configuration of a receiving circuit according to the present invention, in which the offset voltage is variable.
The receiving circuit of this configuration can perform the same operation as that of the receiving circuit of FIG. 1 and that the voltage comparators 12 and 13 are configured by the circuits shown in FIG.
【0087】本構成の図1と異なる点は、電圧比較器1
2、13およびRSフリップフロップ回路14の代わり
にラッチ機能付電圧比較器91を設けたことである。さ
らに、このラッチ機能付電圧比較器91には、オフセッ
ト電圧を設定するために、Voffs設定端子92を設
けている。The difference of this configuration from FIG. 1 is that the voltage comparator 1
That is, a voltage comparator 91 with a latch function is provided instead of the RS flip-flop circuits 14 and 13. Further, the voltage comparator with latch function 91 is provided with a Voffs setting terminal 92 for setting an offset voltage.
【0088】なお、本実施形態では、バス配線80aお
よび80bが1本で構成される場合(シングルエンド)
について説明したが、図12に示すような、バス配線8
0aおよび80bが2本1組の差動線路である場合に
も、本発明を適用することができる。In the present embodiment, the case where the bus lines 80a and 80b are constituted by one (single end)
Has been described, but as shown in FIG.
The present invention can also be applied to a case where the pair of differential lines 0a and 80b is a pair of differential lines.
【0089】バス配線が差動線路の場合における受信回
路の構成を、図10に示す。差動線路である場合、バス
配線80aおよび80bには、各々、正論理側、負論理
側の2本1組の配線を備えているものとする。FIG. 10 shows the configuration of a receiving circuit when the bus wiring is a differential line. In the case of a differential line, it is assumed that each of the bus lines 80a and 80b includes a pair of lines on the positive logic side and the negative logic side.
【0090】図10の受信回路では、図9の基準電圧供
給配線11の代わりに、もう一つの入力端子20が設け
られている。この入力端子20は、入力端子10と同様
に、受信回路毎に設けられている。In the receiving circuit of FIG. 10, another input terminal 20 is provided instead of the reference voltage supply wiring 11 of FIG. The input terminal 20 is provided for each receiving circuit, like the input terminal 10.
【0091】バス配線80aまたは80bの正論理側の
配線は、入力端子10に接続する。また、同バス配線の
負論理側の配線は、入力端子20に接続する。The wiring on the positive logic side of the bus wiring 80a or 80b is connected to the input terminal 10. The wiring on the negative logic side of the bus wiring is connected to the input terminal 20.
【0092】次に、本実施形態のラッチ機能付電圧比較
器91の構成例を図11を用いて説明する。Next, a configuration example of the voltage comparator with latch function 91 according to the present embodiment will be described with reference to FIG.
【0093】図11は、本実施形態で用いるラッチ機能
付電圧比較器91の構成例である。このラッチ機能付電
圧比較器91は、第1の実施形態の図6で述べた電圧比
較器と同様にオフセット電圧が可変である。本構成の図
6と異なる点は、PMOS51a、52a、61a、6
2aをさらに設けたことである。PMOS51a、52
a、61a、62aは、それぞれ、PMOS51、5
2、61、62に対応している。さらに、PMOS51
a、52a、61a、62aによるオフセット電圧Vo
ffs2を持たせるために、PMOS51aのチャネル
幅をW1a、PMOS52aのチャネル幅をW2aとす
ると、 W1aとW2aは、次式(数2)の関係になる
ように設定されている。FIG. 11 shows a configuration example of the voltage comparator with latch function 91 used in the present embodiment. The voltage comparator 91 with a latch function has a variable offset voltage, similarly to the voltage comparator described in the first embodiment with reference to FIG. This configuration differs from FIG. 6 in that the PMOSs 51a, 52a, 61a,
2a is further provided. PMOS 51a, 52
a, 61a and 62a are PMOSs 51 and 5 respectively.
2, 61 and 62. Further, the PMOS 51
a, 52a, 61a, and 62a, the offset voltage Vo
Assuming that the channel width of the PMOS 51a is W1a and the channel width of the PMOS 52a is W2a in order to have ffs2, W1a and W2a are set so as to satisfy the following equation (Equation 2).
【0094】[0094]
【数2】W1a>W2a …(数2) W1a、W2aの差を大きくすることで、オフセット電
圧Voffs2を大きくすることができる。なお、チャ
ネル幅W1a、W2aは、それぞれPMOS51のチャ
ネル幅W1、PMOS52のチャネル幅W2に対応して
いる。W1とW1a、およびW2とW2aはそれぞれ同
値であるのが好ましいが、数1および数2の条件を満た
す範囲であれば、異なる値でも良い。W1a> W2a (Equation 2) The offset voltage Voffs2 can be increased by increasing the difference between W1a and W2a. Note that the channel widths W1a and W2a correspond to the channel width W1 of the PMOS 51 and the channel width W2 of the PMOS 52, respectively. It is preferable that W1 and W1a and W2 and W2a have the same value, but different values may be used as long as the values satisfy the conditions of Expressions 1 and 2.
【0095】さらに、本実施形態の受信回路は、オフセ
ット電圧Voffs、Voffs2を設定するための入
力端子である、Voffs設定端子92が設けられてお
り、設定端子92の電圧を0V(GND電圧)から電源
電圧VDDまでの間の値に設定することで、設定端子9
2の電圧に対応したオフセット電圧Voffs、Vof
fs2を設定することが可能となる。Further, the receiving circuit of the present embodiment is provided with a Voffs setting terminal 92 which is an input terminal for setting the offset voltages Voffs and Voffs2, and changes the voltage of the setting terminal 92 from 0V (GND voltage). By setting the value up to the power supply voltage VDD, the setting terminal 9
Offset voltages Voffs and Voff corresponding to the voltages of
fs2 can be set.
【0096】なお、実施形態の受信回路は、オフセット
電圧Voffs、Voffs2によるヒステリシス電圧
Vhysを持つ、ヒステリシスアンプとしても使用する
ことが出来る。このヒステリシス電圧Vhysは、 P
MOS51、52、61、62によって設定されるオフ
セット電圧Voffsと、 PMOS51a、52a、
61a、62aによって設定されるオフセット電圧Vo
ffs2を、加算した電圧である。The receiving circuit according to the embodiment can also be used as a hysteresis amplifier having a hysteresis voltage Vhys based on offset voltages Voffs and Voffs2. This hysteresis voltage Vhys is P
The offset voltages Voffs set by the MOSs 51, 52, 61, and 62, and the PMOSs 51a, 52a,
Offset voltage Vo set by 61a and 62a
ffs2 is the added voltage.
【0097】このように、本実施形態の受信回路を使用
しても、第1の実施形態で示した受信回路と同様、オフ
セット電圧の動的設定が可能な受信回路を実現すること
ができる。また、本実施形態の受信回路を用いた場合、
回路素子の数を減らすことができる。As described above, even if the receiving circuit of the present embodiment is used, a receiving circuit capable of dynamically setting the offset voltage can be realized similarly to the receiving circuit shown in the first embodiment. When the receiving circuit of the present embodiment is used,
The number of circuit elements can be reduced.
【0098】[0098]
【発明の効果】本発明により、有極性RTZ信号を用い
たバスシステムにおけるデータ伝送を高速に、かつ確実
に行うことが可能となり、高速化と高信頼性のバスシス
テムを構築することが可能となる。According to the present invention, high-speed and reliable data transmission in a bus system using a polar RTZ signal can be performed, and a high-speed and high-reliability bus system can be constructed. Become.
【図1】本発明の第1の実施形態の概略を示す構成図で
ある。FIG. 1 is a configuration diagram schematically showing a first embodiment of the present invention.
【図2】第1の実施形態の概略を示す構成図である。FIG. 2 is a configuration diagram schematically showing a first embodiment.
【図3】第1の実施形態で用いる電圧比較器の特性を示
すグラフである。FIG. 3 is a graph showing characteristics of the voltage comparator used in the first embodiment.
【図4】第1の実施形態における動作を説明するための
タイミングチャートである。FIG. 4 is a timing chart for explaining an operation in the first embodiment.
【図5】第1の実施形態で用いる電圧比較器の構成図で
ある。FIG. 5 is a configuration diagram of a voltage comparator used in the first embodiment.
【図6】第1の実施形態で用いる電圧比較器の構成図で
ある。FIG. 6 is a configuration diagram of a voltage comparator used in the first embodiment.
【図7】本発明の第3の実施形態の概略を示す構成図で
ある。FIG. 7 is a configuration diagram schematically showing a third embodiment of the present invention.
【図8】従来技術の概略を示す構成図である。FIG. 8 is a configuration diagram schematically showing a conventional technique.
【図9】本発明の第4の実施形態の概略を示す構成図で
ある。FIG. 9 is a configuration diagram schematically showing a fourth embodiment of the present invention.
【図10】第4の実施形態の概略を示す構成図である。FIG. 10 is a configuration diagram schematically showing a fourth embodiment.
【図11】第4の実施形態で用いるラッチ機能付電圧比
較器の構成図である。FIG. 11 is a configuration diagram of a voltage comparator with a latch function used in a fourth embodiment.
【図12】本発明の第2の実施形態の概略を示す構成図
である。FIG. 12 is a configuration diagram schematically showing a second embodiment of the present invention.
【図13】従来技術の動作を説明するためのタイミング
チャートである。FIG. 13 is a timing chart for explaining the operation of the conventional technique.
10…データ入力端子、11…基準電圧供給配線、1
2、13…電圧比較器、14、14a…RSフリップフ
ロップ(RS−FF)、15…データ出力端子、20…
負論理データ入力端子、 41、42、43、44…
パルス信号、51、52、61、62、51a、52
a、61a、62a…PチャネルMOSFET、53、
54、55…NチャネルMOSFET、70a、70
b、70c、70d…バス配線、71…プロセッサボー
ド、 72…中央処理装置(CPU)、73…キャッシ
ュメモリ、 74、77、78、79…バスブリッ
ジ、75…メモリボード、76…メモリモジュール、
80a…バス配線、80b…スタブ配線、
81a、81b…モジュール、82a、82b…
集積回路、 83a、83b…送信回路、8
4a、84b…受信回路、 85a、85b
…終端抵抗、86…方向性結合器、 91a…ラッチ
機能付電圧比較器、92…オフセット電圧設定端子。10 data input terminal, 11 reference voltage supply wiring, 1
2, 13 ... voltage comparator, 14, 14a ... RS flip-flop (RS-FF), 15 ... data output terminal, 20 ...
Negative logic data input terminals, 41, 42, 43, 44 ...
Pulse signal, 51, 52, 61, 62, 51a, 52
a, 61a, 62a ... P-channel MOSFET, 53,
54, 55 ... N-channel MOSFET, 70a, 70
b, 70c, 70d: bus wiring, 71: processor board, 72: central processing unit (CPU), 73: cache memory, 74, 77, 78, 79: bus bridge, 75: memory board, 76: memory module,
80a: bus wiring, 80b: stub wiring,
81a, 81b ... module, 82a, 82b ...
Integrated circuit, 83a, 83b ... transmitting circuit, 8
4a, 84b receiving circuit, 85a, 85b
... Terminating resistor, 86 ... Directional coupler, 91a ... Voltage comparator with latch function, 92 ... Offset voltage setting terminal.
Claims (5)
であって、 前記データ受信回路は、 入力信号振幅の10%以上50%以下のオフセット値を
持つ電圧比較器を2つと、 RSフリップフロップ回路を1つを有し、 前記2つの電圧比較器からの出力信号をそれぞれ前記R
SフリップフロップのSet入力端子とReset入力
端子に接続し、 有極性RTZ信号をNRZ信号に変換することを特徴と
するデータ受信回路。1. A data receiving circuit used for a polar RTZ signal, wherein the data receiving circuit includes two voltage comparators having an offset value of 10% or more and 50% or less of an input signal amplitude, and an RS flip-flop circuit. And output signals from the two voltage comparators are respectively represented by R
A data receiving circuit which is connected to a Set input terminal and a Reset input terminal of an S flip-flop and converts a polar RTZ signal into an NRZ signal.
受信回路であって、 前記受信回路に設けられた電圧比較器には、 オフセット電圧を制御するためのオフセット電圧制御回
路を有し、 前記オフセット電圧制御回路によりオフセット電圧が可
変であることを特徴とするデータ受信回路。2. The data receiving circuit for a polar RTZ signal according to claim 1, wherein the voltage comparator provided in the receiving circuit has an offset voltage control circuit for controlling an offset voltage. A data receiving circuit, wherein the offset voltage is variable by the offset voltage control circuit.
であって、 前記データ受信回路は、 入力信号振幅の20%以上100%以下のヒステリシス
電圧を持つヒステリシスアンプと、 ヒステリシス電圧を制御するための制御回路を有し、 前記制御回路によりヒステリシス電圧が可変であること
を特徴とするデータ受信回路。3. A data receiving circuit used for a polar RTZ signal, wherein the data receiving circuit has a hysteresis voltage having a hysteresis voltage of 20% or more and 100% or less of an input signal amplitude, and a hysteresis voltage for controlling the hysteresis voltage. A data receiving circuit, comprising a control circuit, wherein a hysteresis voltage is variable by the control circuit.
有極性RTZ信号用データ受信回路であって、前記デー
タ受信回路はデータを入力するための2本の入力端子を
有し、前記入力端子に差動信号を入力することを特徴と
するデータ受信回路。4. A data receiving circuit for a polar RTZ signal according to claim 1, wherein said data receiving circuit has two input terminals for inputting data. A data receiving circuit, wherein a differential signal is input to the input terminal.
載の有極性RTZ信号用データ受信回路におけるデータ
受信回路を備えたことを特徴とする情報処理装置。5. An information processing apparatus comprising a data reception circuit in the data reception circuit for a polar RTZ signal according to claim 1, 2, 3, or 4.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11130952A JP2000324180A (en) | 1999-05-12 | 1999-05-12 | Data receiving circuit for polar rtz signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP11130952A JP2000324180A (en) | 1999-05-12 | 1999-05-12 | Data receiving circuit for polar rtz signal |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000324180A true JP2000324180A (en) | 2000-11-24 |
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Family
ID=15046491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11130952A Withdrawn JP2000324180A (en) | 1999-05-12 | 1999-05-12 | Data receiving circuit for polar rtz signal |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000324180A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6829749B2 (en) | 2001-08-08 | 2004-12-07 | Renesas Technology Corp. | Design support apparatus for circuit including directional coupler, design support tool, method of designing circuit, and circuit board |
JP2007208487A (en) * | 2006-01-31 | 2007-08-16 | Mitsumi Electric Co Ltd | Comparator |
JP2007282182A (en) * | 2006-03-15 | 2007-10-25 | Toyota Central Res & Dev Lab Inc | Binarization circuit |
JP2015008424A (en) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | Differential receiver, electronic apparatus using the same, industrial apparatus, and method of receiving differential signal |
-
1999
- 1999-05-12 JP JP11130952A patent/JP2000324180A/en not_active Withdrawn
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