JP2000312477A - Switching regulator - Google Patents

Switching regulator

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JP2000312477A
JP2000312477A JP11116091A JP11609199A JP2000312477A JP 2000312477 A JP2000312477 A JP 2000312477A JP 11116091 A JP11116091 A JP 11116091A JP 11609199 A JP11609199 A JP 11609199A JP 2000312477 A JP2000312477 A JP 2000312477A
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JP
Japan
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mosfet
electrode
switching
gate
body region
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JP11116091A
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Japanese (ja)
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Yasushi Hiraoka
靖史 平岡
Satoshi Matsumoto
松本  聡
Toshiaki Yanai
利明 谷内
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Rectifiers (AREA)

Abstract

PROBLEM TO BE SOLVED: To improve conversion efficiency by reducing the loss in a MOSFET used as an element for switching or an element for rectification. SOLUTION: A switching regulator obtains different DC output voltages, by stepping up or down the DC input voltage and it uses MOSFETs 101, 102 as an element for switching or an element for rectification, Each of the MOSFETs has an electrode for controlling the potential in a body region. This switching regulator is also provided with a control circuit 103, which inputs a signal synchronous with a signal inputted into the gate electrodes of the MOSFETs into the electrodes for controlling the potential in the body region.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、スイッチング・レ
ギュレータに関し、特に直流入力電圧を昇圧または降圧
して直流出力することができ、CPU等の電源に適用可
能なスイッチング・レギュレータに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching regulator, and more particularly to a switching regulator that can increase or decrease a DC input voltage and output a DC output, and is applicable to a power supply such as a CPU.

【0002】[0002]

【従来の技術】従来のスイッチング・レギュレータの構
成例について説明する。図11は、従来の同期整流方式
を用いたバックコンバータを示すブロック図である。同
図に示すように、スイッチング用のMOSFET501
と、整流用のMOSFET502と、端子J,Kを有す
る制御回路503と、出力フィルタ504とで構成され
ている。端子JにはMOSFET501のゲート端子が
接続され、端子KにはMOSFET502のゲート端子
が接続されている。
2. Description of the Related Art A configuration example of a conventional switching regulator will be described. FIG. 11 is a block diagram showing a buck converter using a conventional synchronous rectification method. As shown in FIG.
, A rectifying MOSFET 502, a control circuit 503 having terminals J and K, and an output filter 504. The terminal J is connected to the gate terminal of the MOSFET 501, and the terminal K is connected to the gate terminal of the MOSFET 502.

【0003】図12は、制御回路503の端子J,Kか
ら出力される信号を示す波形図である。同図に示すよう
に、制御回路503の端子J,Kから出力される信号
(以下、ゲート信号という)j,kは、MOSFET5
01,502のゲート端子にそれぞれ入力される。な
お、一般的にMOSFET501,502が同時にオン
状態となって大きな電流が流れることを抑制するため、
MOSFET501,502のゲート信号j,kの間に
は所定のデッドタイム(Tdead)が設けられている。
FIG. 12 is a waveform diagram showing signals output from terminals J and K of control circuit 503. As shown in the drawing, signals j and k output from terminals J and K of the control circuit 503 (hereinafter, referred to as gate signals) are MOSFET5
01 and 502 are input to the gate terminals, respectively. In general, in order to suppress a large current from flowing when the MOSFETs 501 and 502 are simultaneously turned on,
A predetermined dead time (T dead ) is provided between the gate signals j and k of the MOSFETs 501 and 502.

【0004】このようにスイッチング用素子または整流
素子用素子であるMOSFET501,502は、制御
回路503から入力されるゲート信号j,kによって制
御され、オン・オフ動作を繰り返す。MOSFETの損
失は貫通電流による損失を無視すると、オン抵抗による
導通損失と寄生容量によるスイッチング損失とに分けら
れ、次式のように表される。
The MOSFETs 501 and 502, which are switching elements or rectifying elements, are controlled by the gate signals j and k input from the control circuit 503, and repeat the on / off operation. The MOSFET loss is divided into conduction loss due to on-resistance and switching loss due to parasitic capacitance, ignoring the loss due to through current, and is expressed by the following equation.

【0005】 P=Ron・Id 2+Ciss・Vg 2・f (1)[0005] P = R on · I d 2 + C iss · V g 2 · f (1)

【0006】ここで、Pは全損失、Ronはオン抵抗、I
d はドレイン電流、Ciss は入力容量、Vg はゲート駆
動電圧、fはスイッチング周波数である。式(1)から
明らかなように、損失の低減にはRon,Ciss ,Vg
低減が有効であることがわかる。特にスイッチング周波
数に比例するスイッチング損失は、ゲート駆動電圧Vg
の二乗に比例するので、ゲート駆動電圧Vgを低減させ
る必要がある。
Here, P is the total loss, R on is the on-resistance, I
d is the drain current, C iss is the input capacitance, V g is the gate drive voltage, and f is the switching frequency. As is apparent from the equation (1), it is understood that the reduction of R on , C iss , and V g is effective in reducing the loss. In particular, the switching loss proportional to the switching frequency is caused by the gate drive voltage V g
Is proportional to the square, it is necessary to reduce the gate drive voltage V g.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、図13
(オン抵抗とゲート電圧との関係を示すグラフ)の実線
に示すように、オン抵抗にはゲート電圧依存性があるた
め、ゲート電圧が低い場合にはオン抵抗が十分低下せ
ず、導通損失が増大するという問題がある。
However, FIG.
As shown by the solid line in (a graph showing the relationship between the on-resistance and the gate voltage), since the on-resistance has a gate voltage dependency, when the gate voltage is low, the on-resistance does not sufficiently decrease, and the conduction loss is reduced. There is a problem of increasing.

【0008】一方、図13の点線に示すように、素子の
しきい値電圧を低く設定することにより、オン抵抗のゲ
ート電圧依存性を改善することができるものの、しきい
値電圧の低下に伴って非導通時の漏れ電流を増大させる
ため、結果的に損失の増大につながる。また、素子の並
列接続によっても、見かけ上のオン抵抗を低減させるこ
とができるが、この方法では入力容量が増加し、スイッ
チング損失が増加するという問題がある。
On the other hand, as shown by the dotted line in FIG. 13, the gate voltage dependency of the on-resistance can be improved by setting the threshold voltage of the element low, but as the threshold voltage decreases, As a result, the leakage current during non-conduction is increased, resulting in an increase in loss. Although the apparent on-resistance can be reduced by connecting the elements in parallel, this method has a problem that the input capacitance increases and the switching loss increases.

【0009】本発明は、このような課題を解決するため
のものであり、スイッチング用素子あるいは整流用素子
として用いられるMOSFETの損失を低減し、変換効
率の改善を図ることができるスイッチング・レギュレー
タを提供することを目的とする。
The present invention has been made to solve such a problem, and a switching regulator capable of reducing the loss of a MOSFET used as a switching element or a rectifying element and improving conversion efficiency. The purpose is to provide.

【0010】[0010]

【課題を解決するための手段】このような目的を達成す
るために、本発明に係るスイッチング・レギュレータ
は、直流入力電圧を昇圧または降圧することによって異
なる直流出力電圧を得るとともに、スイッチング用素子
または整流用素子としてMOSFETを用いたスイッチ
ング・レギュレータにおいて、上記MOSFETは、ボ
ディ領域の電位を制御する電極を有し、上記MOSFE
Tのゲート電極に入力される信号と同期した信号を、上
記ボディ領域の電位を制御する電極に入力する制御回路
をさらに備えたものである。
In order to achieve the above object, a switching regulator according to the present invention obtains a different DC output voltage by stepping up or down a DC input voltage, and obtains a switching element or a switching element. In a switching regulator using a MOSFET as a rectifying element, the MOSFET has an electrode for controlling the potential of a body region, and the MOSFET
And a control circuit for inputting a signal synchronized with a signal input to the gate electrode of T to an electrode for controlling the potential of the body region.

【0011】一方、本発明のその他の態様として、以下
のような構成を採用することもできる。すなわち、上記
MOSFETのボディ領域の電位を制御する電極と上記
MOSFETのゲート電極とは、ダイオードを介して接
続されていてもよい。また、上記MOSFETのボディ
領域の電位を制御する電極と上記MOSFETのゲート
電極とは、ダイオード接続されたMOSFETを介して
接続されていてもよい。
On the other hand, as another aspect of the present invention, the following configuration can be adopted. That is, the electrode for controlling the potential of the body region of the MOSFET and the gate electrode of the MOSFET may be connected via the diode. The electrode for controlling the potential of the body region of the MOSFET and the gate electrode of the MOSFET may be connected via a diode-connected MOSFET.

【0012】[0012]

【発明の実施の形態】まず、本発明に係るスイッチング
・レギュレータの動作原理について、図を参照して説明
する。図1は、本発明で使用されるMOSFETを示す
断面図である。同図に示すように、バルクシリコンから
なる基板1には、ウェル2と拡散層3,4とが設けら
れ、ウェル2上にはゲート酸化膜を介してゲート電極5
が設けられ、拡散層3,4上にはそれぞれソース電極6
とドレイン電極7とが設けられ、これらによってMOS
FETが構成されている。さらに、ウェル2にはウェル
電極8が設けられている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the principle of operation of a switching regulator according to the present invention will be described with reference to the drawings. FIG. 1 is a sectional view showing a MOSFET used in the present invention. As shown in FIG. 1, a well 1 and diffusion layers 3 and 4 are provided on a substrate 1 made of bulk silicon, and a gate electrode 5 is formed on the well 2 via a gate oxide film.
Are provided on the diffusion layers 3 and 4, respectively.
And a drain electrode 7 are provided.
An FET is configured. Further, the well 2 is provided with a well electrode 8.

【0013】一方、本発明においては、SOI(Silico
n On Insulator)基板に形成されたMOSFETを適用
することもできる。図2は、SOI基板に形成されたM
OSFETを示す断面図である。同図に示すように、シ
リコンからなる基板1上には、絶縁体膜9が形成され、
その上には拡散層3,4とボディ領域2aとが設けられ
ている。ボディ領域2aにはゲート酸化膜を介して設け
られたゲート電極5とボディ電極8aとが設けられ、拡
散層3,4上にはそれぞれソース電極6とドレイン電極
7とが設けられている。
On the other hand, in the present invention, SOI (Silico
n On Insulator) A MOSFET formed on a substrate can also be applied. FIG. 2 is a diagram showing the structure of M formed on an SOI substrate.
FIG. 3 is a cross-sectional view illustrating an OSFET. As shown in FIG. 1, an insulator film 9 is formed on a substrate 1 made of silicon.
Diffusion layers 3 and 4 and body region 2a are provided thereon. A gate electrode 5 and a body electrode 8a provided via a gate oxide film are provided in the body region 2a, and a source electrode 6 and a drain electrode 7 are provided on the diffusion layers 3 and 4, respectively.

【0014】このように本実施の形態は、ウェル電極も
しくはボディ電極を有するMOSFETを使用する点に
特徴がある。なお、従来からウェル電極あるいはボディ
電極を有するMOSFETは従来から製造されているも
のの、従来においてはこれらの電極をソース電極と短絡
しMOSFETの制御端子としては利用しておらず、本
発明の構成には該当しない。
As described above, this embodiment is characterized in that a MOSFET having a well electrode or a body electrode is used. Although a MOSFET having a well electrode or a body electrode has been conventionally manufactured, conventionally, these electrodes are short-circuited with a source electrode and are not used as a control terminal of the MOSFET. Does not apply.

【0015】ところで、MOSFETのしきい値電圧
は、一般的に次のように表わされる。
By the way, the threshold voltage of a MOSFET is generally expressed as follows.

【0016】 VT=VFB+2φF+{√(2εSε0qNA(2φF))}/COX(2)[0016] V T = V FB + 2φ F + {√ (2ε S ε 0 qN A (2φ F))} / C OX (2)

【0017】 φF=kT/q・ln(NA/ni) (3)Φ F = kT / q · ln (N A / n i ) (3)

【0018】ここで、VFBはフラットバンド電圧、φF
はフェルミ準位、εS はシリコンの比誘電率、ε0 は真
空の誘電率、qは電気素量、NA はチャネル領域の不純
物濃度、COXはゲート絶縁膜の電気容量、kはボルツマ
ン定数、Tは温度、ni は真性半導体のキャリア密度で
ある。また、ボディ領域の電位を変化させることによ
り、式(2)は次のように記述される。
Here, V FB is a flat band voltage, φ F
Is the Fermi level, ε S is the relative permittivity of silicon, ε 0 is the permittivity of vacuum, q is the elementary charge, N A is the impurity concentration of the channel region, C OX is the capacitance of the gate insulating film, and k is Boltzmann. The constant, T is the temperature, and ni is the carrier density of the intrinsic semiconductor. Also, by changing the potential of the body region, equation (2) is described as follows.

【0019】 VT=VFB+2φF+{√(2εSε0qNA(2φF−VB))}/COX (4)[0019] V T = V FB + 2φ F + {√ (2ε S ε 0 qN A (2φ F -V B))} / C OX (4)

【0020】ここで、VB はボディ領域の電位である。
式(4)から明らかなように、ボディ領域の電位VB
制御することにより、しきい値電圧VT を制御できるこ
とがわかる。すなわち、MOSFETの導通時にのみボ
ディ領域に適切な電位を与えることにより、導通時にお
けるオン抵抗の改善と非導通時における漏れ電流の抑制
とを同時に実現することができる。特にウェル電極また
はボディ電極をゲート電極と接続する構成を採用すれ
ば、MOSFETの制御端子を増加させることなく、し
きい値電圧制御を行うことが可能となる。
Here, V B is the potential of the body region.
As is apparent from equation (4), by controlling the potential V B of the body region, it can be seen that control of the threshold voltage V T. That is, by applying an appropriate potential to the body region only when the MOSFET is conducting, it is possible to simultaneously improve the on-resistance when conducting and suppress the leakage current when not conducting. In particular, if a configuration in which a well electrode or a body electrode is connected to a gate electrode is employed, threshold voltage control can be performed without increasing the number of control terminals of the MOSFET.

【0021】図3は、図2のSOI基板上に形成された
MOSFETについて、ボディ電極とゲート電極とを接
続した場合のドレイン電流−ゲート電圧特性を示すグラ
フである。電流値はチャネル幅1μmあたりの値を示
す。同図に示すように、ボディ電極とゲート電極とを接
続することにより、しきい値電圧が低下し、ドレイン電
流が増加していることがわかる。
FIG. 3 is a graph showing the drain current-gate voltage characteristics of the MOSFET formed on the SOI substrate of FIG. 2 when the body electrode and the gate electrode are connected. The current value indicates a value per 1 μm of the channel width. As shown in the figure, by connecting the body electrode and the gate electrode, the threshold voltage is reduced and the drain current is increased.

【0022】図4は、オン抵抗のゲート電圧依存性を示
すグラフである。抵抗値はチャネル幅1μmあたりの値
を示す。同図に示すように、ボディ電極とゲート電極と
を接続することにより、ゲート電圧が低い状態において
も、オン抵抗を低くできることがわかる。ゲート電圧が
1[V]のときに、本実施の形態に係るMOSFETの
オン抵抗は、通常のMOSFETのオン抵抗の約5分の
1となっている。
FIG. 4 is a graph showing the dependence of the on-resistance on the gate voltage. The resistance value indicates a value per 1 μm of the channel width. As shown in the figure, by connecting the body electrode and the gate electrode, it can be understood that the on-resistance can be reduced even when the gate voltage is low. When the gate voltage is 1 [V], the ON resistance of the MOSFET according to the present embodiment is about one fifth of the ON resistance of a normal MOSFET.

【0023】以上の説明から明らかなように、MOSF
ETのボディ領域の電位を制御する電極に、MOSFE
Tのゲート電極に入力される信号と同期した信号を入力
することにより、導通損失の低減と非導通時の漏れ電流
による損失の低減を同時に実現することが可能となり、
スイッチング・レギュレータの変換効率を改善すること
ができる。
As is apparent from the above description, the MOSF
The electrodes for controlling the potential of the body region of the ET are MOSFE.
By inputting a signal synchronized with the signal input to the gate electrode of T, it is possible to simultaneously reduce conduction loss and loss due to leakage current when not conducting,
The conversion efficiency of the switching regulator can be improved.

【0024】次に、本発明の実施例について説明する。Next, an embodiment of the present invention will be described.

【0025】[0025]

【実施例】[第1の実施例]図5は、上述の本発明を同
期整流型バックコンバータに適用した例を示す。同図に
示すように、本実施例は、スイッチング用のMOSFE
T101と、整流用のMOSFET102と、端子A〜
Dを有する制御回路103と、出力フィルタ104とで
構成されている。
FIG. 5 shows an example in which the present invention is applied to a synchronous rectification type buck converter. As shown in the figure, the present embodiment employs a MOSFET for switching.
T101, MOSFET 102 for rectification, and terminals A to
It comprises a control circuit 103 having D and an output filter 104.

【0026】MOSFET101は、スイッチング用の
pチャネル型MOSFETである。MOSFET102
は、同期整流用のnチャネル型MOSFETである。制
御回路103は、MOSFET101,102に制御信
号を供給するための回路であり、所望の直流電圧出力を
得るために駆動周波数を変化させるPFM制御またはオ
ン・オフ時間の比率を変化させるPWM制御を行う機能
を有する。出力フィルタ104は、MOSFET10
1,102によって生成された矩形波を平滑化し直流電
圧を出力する回路であり、例えばコイルやコンデンサ等
で構成された平滑フィルタである。
The MOSFET 101 is a p-channel MOSFET for switching. MOSFET102
Is an n-channel MOSFET for synchronous rectification. The control circuit 103 is a circuit for supplying a control signal to the MOSFETs 101 and 102, and performs PFM control for changing a drive frequency or PWM control for changing a ratio of on / off time to obtain a desired DC voltage output. Has functions. The output filter 104 is a MOSFET 10
This circuit is a circuit that smoothes the rectangular wave generated by the first and second 102 and outputs a DC voltage, and is, for example, a smoothing filter including a coil, a capacitor, and the like.

【0027】一方、図6は上述の本発明を一石フォワー
ド型コンバータに適用した例を示す。同図に示すよう
に、本実施例は、スイッチング用のMOSFET201
と、端子E,Fを有する制御回路202と、トランス2
03と、整流回路204と、出力フィルタ205とで構
成されている。
FIG. 6 shows an example in which the present invention described above is applied to a one-stone forward converter. As shown in FIG.
A control circuit 202 having terminals E and F;
03, a rectifier circuit 204, and an output filter 205.

【0028】MOSFET201は、スイッチング用の
pチャネル型MOSFETである。制御回路202は、
MOSFET201に制御信号を供給するための回路で
あり、所望の直流電圧出力を得るために駆動周波数を変
化させるPFM制御またはオン・オフ時間の比率を変化
させるPWM制御を行う機能を有する。
The MOSFET 201 is a p-channel MOSFET for switching. The control circuit 202
This is a circuit for supplying a control signal to the MOSFET 201, and has a function of performing PFM control for changing a drive frequency or PWM control for changing a ratio of on / off time in order to obtain a desired DC voltage output.

【0029】トランス203は、MOSFET201に
よって生成された矩形波を1次側から2次側へ伝える回
路である。整流回路204は、トランス203の出力を
整流する回路である。出力フィルタ205は、整流回路
204の出力が入力され直流電圧を出力する回路であ
り、例えばコイルやコンデンサ等で構成された平滑フィ
ルタである。
The transformer 203 is a circuit for transmitting a rectangular wave generated by the MOSFET 201 from the primary side to the secondary side. The rectifier circuit 204 is a circuit that rectifies the output of the transformer 203. The output filter 205 is a circuit that receives an output of the rectifier circuit 204 and outputs a DC voltage, and is, for example, a smoothing filter including a coil, a capacitor, and the like.

【0030】これら二つの実施例では、ボディ電極とゲ
ート電極のそれぞれに対して、制御信号を供給してい
る。制御回路103の端子A,B,C,Dからは、図7
に示す信号a,b,c,dが出力され、制御回路202
の端子E,Fからは、図8に示す信号e,fが出力さ
れ、漏れ電流を抑えつつスイッチング素子の損失を抑制
している。以下の説明ではゲート入力電圧の最大値Vg
は電源電圧に等しいものとする。
In these two embodiments, a control signal is supplied to each of the body electrode and the gate electrode. From the terminals A, B, C, and D of the control circuit 103, FIG.
Are output, and the control circuit 202 outputs the signals a, b, c, and d shown in FIG.
The signals e and f shown in FIG. 8 are output from the terminals E and F, respectively, to suppress the leakage current and the loss of the switching element. In the following description, the maximum value V g of the gate input voltage
Is equal to the power supply voltage.

【0031】各MOSFETのゲート端子に対しては、
制御回路の端子A,C,Eから最大値がVg [V]かつ
最小値が0[V]の矩形波a,c,eが入力される。p
チャネル型のMOSFET101のボディ端子に対して
は、制御回路103の端子Bから、端子Aから出力され
る信号aに同期して、最大値がVg [V]かつ最小値が
g −0.8[V]よりも大きい信号bが入力される。
nチャネル型のMOSFET102のボディ端子に対し
ては、制御回路103の端子Dから、端子Cから出力さ
れる信号cに同期して最小値が0[V]かつ最大値が
0.8[V]以下の信号dが入力される。
For the gate terminal of each MOSFET,
Rectangular waves a, c, and e having a maximum value of V g [V] and a minimum value of 0 [V] are input from terminals A, C, and E of the control circuit. p
For the body terminal of the channel type MOSFET 101, the maximum value is V g [V] and the minimum value is V g −0. A signal b larger than 8 [V] is input.
For the body terminal of the n-channel MOSFET 102, the minimum value is 0 [V] and the maximum value is 0.8 [V] in synchronization with the signal c output from the terminal C from the terminal D of the control circuit 103. The following signal d is input.

【0032】なお、前述の理由により、信号a,bと信
号c,dとにおける波形の立ち上がりおよび立ち下がり
の間には、デッドタイム(Tdead)を設けることが望ま
しい。また、図6のnチャネル型のMOSFET201
の端子E,Fについては、それぞれ上述の信号a,bと
同じ信号で制御することもできる。
For the above-mentioned reason, it is desirable to provide a dead time (T dead ) between the rising and falling edges of the waveforms of the signals a and b and the signals c and d. The n-channel type MOSFET 201 shown in FIG.
Can be controlled by the same signals as the above-mentioned signals a and b, respectively.

【0033】[第2の実施例]図9および図10は、本
発明の第2の実施例を示す。すなわち、図9は同期整流
型バックコンバータを示し、スイッチング用のMOSF
ET301と、整流用のMOSFET302と、端子
G,Hを有する制御回路303と、出力フィルタ304
と、ダイオード305,306とで構成されている。図
10は一石フォワード型コンバータを示し、スイッチン
グ用のMOSFET401と、端子Iを有する制御回路
402と、トランス403と、整流回路404と、出力
フィルタ405と、ダイオード406とで構成されてい
る。
[Second Embodiment] FIGS. 9 and 10 show a second embodiment of the present invention. That is, FIG. 9 shows a synchronous rectification type buck converter, and a switching MOSF.
ET 301, rectifying MOSFET 302, control circuit 303 having terminals G and H, and output filter 304
And diodes 305 and 306. FIG. 10 shows a single-pole forward type converter, which includes a switching MOSFET 401, a control circuit 402 having a terminal I, a transformer 403, a rectifier circuit 404, an output filter 405, and a diode 406.

【0034】何れの場合においても、ボディ電極とゲー
ト電極との間の漏れ電流を抑制するため、ボディ電極と
ゲート電極との問にダイオードを挿入している。ただ
し、ダイオードを接続する代わりに、ダイオード接続さ
れたMOSFETで代用することも可能である。本実施
例によれば、スイッチング用および整流用のMOSFE
Tの制御端子を増加させることなく、漏れ電流とスイッ
チング損失を抑えることができるという効果を有する。
当然のことながら制御回路の端子数も減り、簡単な構成
で済むようになる。
In any case, a diode is inserted between the body electrode and the gate electrode in order to suppress a leakage current between the body electrode and the gate electrode. However, instead of connecting a diode, a diode-connected MOSFET can be used instead. According to the present embodiment, the switching and rectifying MOSFEs
This has the effect that leakage current and switching loss can be suppressed without increasing the number of control terminals of T.
As a matter of course, the number of terminals of the control circuit is reduced, and a simple configuration can be achieved.

【0035】図9のMOSFET301,302のゲー
ト端子に対しては、制御回路303の端子G,Hから、
最大値がVg [V]かつ最小値が0[V]とする図12
の信号j,kと同様の信号を入力することにより、本発
明の効果を得ることができる。また、図10のMOSF
ET401のゲート端子に対しては、制御回路402の
端子Iから、図12の信号kと同様の信号を入力してや
ればよい。
The gate terminals of the MOSFETs 301 and 302 shown in FIG.
FIG. 12 in which the maximum value is V g [V] and the minimum value is 0 [V].
By inputting the same signals as the signals j and k, the effect of the present invention can be obtained. The MOSF shown in FIG.
A signal similar to the signal k in FIG. 12 may be input from the terminal I of the control circuit 402 to the gate terminal of the ET 401.

【0036】[0036]

【発明の効果】以上説明したとおり本発明は、MOSF
ETのボディ領域の電位を制御する電極に、上記MOS
FETのゲート電極に入力される信号と同期した信号を
入力する制御回路を備えている。したがって、本発明
は、導通損失の低減と非導通時の漏れ電流による損失の
低減を同時に実現することが可能となり、スイッチング
・レギュレータの変換効率を改善することができる。
As described above, according to the present invention, the MOSF
The electrodes for controlling the potential of the body region of the ET are
A control circuit is provided for inputting a signal synchronized with a signal input to the gate electrode of the FET. Therefore, according to the present invention, it is possible to simultaneously reduce the conduction loss and the loss due to the leakage current at the time of non-conduction, thereby improving the conversion efficiency of the switching regulator.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明に適用可能なMOSFETを示す断面
図である。
FIG. 1 is a cross-sectional view showing a MOSFET applicable to the present invention.

【図2】 本発明の適用可能なその他のMOSFETを
示す断面図である。
FIG. 2 is a cross-sectional view showing another MOSFET to which the present invention can be applied.

【図3】 図2の構成におけるゲート電圧−ドレイン電
流の関係を示すグラフである。
FIG. 3 is a graph showing a relationship between a gate voltage and a drain current in the configuration of FIG. 2;

【図4】 図2の構成におけるゲート電圧−オン抵抗の
関係を示すグラフである。
FIG. 4 is a graph showing a relationship between gate voltage and on-resistance in the configuration of FIG. 2;

【図5】 同期整流型バックコンバータ(第1の実施
例)を示すブロック図である。
FIG. 5 is a block diagram showing a synchronous rectification type buck converter (first embodiment).

【図6】 一石フォワード型コンバータ(第1の実施
例)を示すブロック図である。
FIG. 6 is a block diagram showing a one-stone forward converter (first embodiment).

【図7】 信号a〜dを示す波形図である。FIG. 7 is a waveform chart showing signals a to d.

【図8】 信号e〜fを示す波形図である。FIG. 8 is a waveform chart showing signals e to f.

【図9】 同期整流型バックコンバータ(第2の実施
例)を示すブロック図である。
FIG. 9 is a block diagram showing a synchronous rectification type buck converter (second embodiment).

【図10】 一石フォワード型コンバータ(第2の実施
例)を示すブロック図である。
FIG. 10 is a block diagram showing a one-stone forward converter (second embodiment).

【図11】 従来例を示すブロック図である。FIG. 11 is a block diagram showing a conventional example.

【図12】 信号j,kを示す波形図である。FIG. 12 is a waveform chart showing signals j and k.

【図13】 従来例におけるゲート電圧−オン抵抗の関
係を示すグラフである。
FIG. 13 is a graph showing a relationship between gate voltage and on-resistance in a conventional example.

【符号の説明】[Explanation of symbols]

1…基板、2…ウェル、2a…ボディ領域、3,4…拡
散領域、5…ゲート電極、6…ソース電極、7…ドレイ
ン電極、8…ウェル電極、8a…ボディ電極、9…絶縁
膜、101,102,201、301,302、401
…MOSFET、103,202,303,402…制
御回路、104,205,304,405…出力フィル
タ、203,403…トランス、204,404…整流
回路、305,306,406…ダイオード。
DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Well, 2a ... Body region, 3, 4 ... Diffusion region, 5 ... Gate electrode, 6 ... Source electrode, 7 ... Drain electrode, 8 ... Well electrode, 8a ... Body electrode, 9 ... Insulating film, 101, 102, 201, 301, 302, 401
... MOSFET, 103, 202, 303, 402 ... control circuit, 104, 205, 304, 405 ... output filter, 203, 403 ... transformer, 204, 404 ... rectifier circuit, 305, 306, 406 ... diode.

フロントページの続き (72)発明者 谷内 利明 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 Fターム(参考) 5F048 AA05 AA07 AB07 AB10 AC03 AC10 BA16 BE03 BE09 BF17 CC06 CC13 5H006 CA02 CB03 CB07 CC08 DB01 HA08 Continuation of the front page (72) Inventor Toshiaki Taniuchi 3-19-2 Nishi-Shinjuku, Shinjuku-ku, Tokyo F-term in Nippon Telegraph and Telephone Corporation (reference) 5F048 AA05 AA07 AB07 AB10 AC03 AC10 BA16 BE03 BE09 BF17 CC06 CC13 5H006 CA02 CB03 CB07 CC08 DB01 HA08

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 直流入力電圧を昇圧または降圧すること
によって異なる直流出力電圧を得るとともに、スイッチ
ング用素子または整流用素子としてMOSFETを用い
たスイッチング・レギュレータにおいて、 前記MOSFETは、ボディ領域の電位を制御する電極
を有し、 前記MOSFETのゲート電極に入力される信号と同期
した信号を、前記ボディ領域の電位を制御する電極に入
力する制御回路をさらに備えたことを特徴とするスイッ
チング・レギュレータ。
1. A switching regulator using a MOSFET as a switching element or a rectifying element to obtain a different DC output voltage by increasing or decreasing a DC input voltage, wherein the MOSFET controls a potential of a body region. And a control circuit for inputting a signal synchronized with a signal input to a gate electrode of the MOSFET to an electrode for controlling a potential of the body region.
【請求項2】 請求項1において、 前記ボディ領域の電位を制御する電極と前記MOSFE
Tのゲート電極とは、ダイオードを介して接続されてい
ることを特徴とするスイッチング・レギュレータ。
2. The MOSFE according to claim 1, wherein an electrode for controlling a potential of the body region and the MOSFE.
A switching regulator, wherein the gate electrode of T is connected via a diode.
【請求項3】 請求項1において、 前記ボディ領域の電位を制御する電極と前記MOSFE
Tのゲート電極とは、ダイオード接続されたMOSFE
Tを介して接続されていることを特徴とするスイッチン
グ・レギュレータ。
3. The MOSFE according to claim 1, wherein an electrode for controlling a potential of the body region and the MOSFE.
The gate electrode of T is a diode-connected MOSFE
A switching regulator, wherein the switching regulator is connected via T.
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