JP2000312327A - Image processor - Google Patents
Image processorInfo
- Publication number
- JP2000312327A JP2000312327A JP11120920A JP12092099A JP2000312327A JP 2000312327 A JP2000312327 A JP 2000312327A JP 11120920 A JP11120920 A JP 11120920A JP 12092099 A JP12092099 A JP 12092099A JP 2000312327 A JP2000312327 A JP 2000312327A
- Authority
- JP
- Japan
- Prior art keywords
- image processing
- data
- image
- processing unit
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Studio Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ディジタルカメ
ラ等の電子的撮像装置に用いられる画像処理装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing device used for an electronic image pickup device such as a digital camera.
【０００２】[0002]
【従来の技術】一般に、ＣＣＤなどの固体撮像素子を用
いたディジタルカメラ等の電子的撮像装置における画像
処理の手順としては、図18に示すように、まずＣＣＤ撮
像素子101 から出力された撮像信号はプリプロセス処理
102 がなされたのち、フレームメモリ103 に一旦記憶さ
れる。次いで、フレームメモリ103 から画像データを読
み出し、複数のイメージプロセス処理104-１〜104-ｎを
順次行い、最後にＪＰＥＧ処理105 を行って、メモリカ
ード106 等の記録媒体に記録するという処理がなされて
いる。2. Description of the Related Art Generally, as an image processing procedure in an electronic image pickup apparatus such as a digital camera using a solid-state image pickup element such as a CCD, an image pickup signal output from a CCD image pickup element 101 is first used as shown in FIG. Is pre-processing
After the processing in step 102 is performed, the data is temporarily stored in the frame memory 103. Next, image data is read from the frame memory 103, a plurality of image processing processes 104-1 to 104-n are sequentially performed, and finally a JPEG process 105 is performed to record the image data on a recording medium such as a memory card 106. ing.
【０００３】このような画像信号の処理手順を実現する
にあたって、従来は例えば図19に示すような画像処理装
置を用いている。すなわち、従来の画像処理装置は、バ
ス201 にＣＰＵ202 と共にプリプロセス回路203 ，複数
のイメージプロセス回路204-１〜204-ｎ，ＪＰＥＧ処理
部205 及びフレームメモリ206 がそれぞれ接続されて構
成されている。そして、ＣＰＵ202 の制御により、ＣＣ
Ｄ撮像素子からの撮像信号がプリプロセス回路203 で処
理されたのちバス201 を通してフレームメモリ206 に一
旦記録される。次に、フレームメモリ206 から画像デー
タを読み出し、バス201 を通してイメージプロセス回路
204-１に入力して処理を行い、再びバス201 を通してフ
レームメモリ206 に書き直す。以下同様にして、バス20
1 を介してフレームメモリ206 とイメージプロセス回路
204-２〜204-ｎとの間でデータのやり取りを順次行っ
て、最後にＪＰＥＧ処理部205 でＪＰＥＧ処理を行い、
処理データをフレームメモリ206 又はメモリカードに記
録するようになっている。In order to realize such an image signal processing procedure, conventionally, for example, an image processing apparatus as shown in FIG. 19 is used. That is, in the conventional image processing apparatus, a pre-processing circuit 203, a plurality of image processing circuits 204-1 to 204-n, a JPEG processing unit 205, and a frame memory 206 are connected to a bus 201 together with a CPU 202. Then, under the control of the CPU 202, the CC
After the image signal from the D image sensor is processed by the pre-processing circuit 203, it is temporarily recorded in the frame memory 206 via the bus 201. Next, the image data is read from the frame memory 206, and the image
The data is input to 204-1 to perform processing, and is rewritten to the frame memory 206 via the bus 201 again. In the same manner, the bus 20
1 through the frame memory 206 and the image processing circuit
The data is sequentially exchanged between 204-2 to 204-n, and finally JPEG processing is performed by the JPEG processing unit 205.
Processing data is recorded in the frame memory 206 or a memory card.
【０００４】[0004]
【発明が解決しようとする課題】従来の画像処理装置
は、上記のように複数のイメージプロセス回路による画
像処理はそれぞれバスを通してフレームメモリからデー
タを読み出しあるいは書き込みを行って実行されるよう
になっている。したがって、実時間処理を行う場合に
は、バスを通るデータ転送量が極めて多く、処理時間と
共に消費電力が増大するという問題点がある。In the conventional image processing apparatus, image processing by a plurality of image processing circuits is executed by reading or writing data from a frame memory through a bus as described above. I have. Therefore, when performing real-time processing, there is a problem that the amount of data transferred through the bus is extremely large, and power consumption increases with processing time.
【０００５】本発明は、従来の画像処理装置における上
記問題点を解消するためになされたもので、バスのデー
タ転送量を低減すると共にメモリ容量を増やすことなく
複数の画像処理ができるようにした画像処理装置を提供
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems in the conventional image processing apparatus, and it has been made possible to reduce a data transfer amount of a bus and perform a plurality of image processings without increasing a memory capacity. It is an object to provide an image processing device.
【０００６】請求項毎の目的を述べると、次のとおりで
ある。すなわち、請求項１に係る発明は、データ転送量
を低減し、小容量のメモリを介して複数の画像処理部を
直結できるようにした画像処理装置を提供することを目
的とする。請求項２及び３に係る発明は、小容量のメモ
リを用い且つ各画像処理部へのデータ転送時間を短縮で
きるようにした、パイプライン処理が実行可能な画像処
理装置を提供することを目的とする。請求項４に係る発
明は、複数の画像処理部において連続して画像処理を実
行することが可能な画像処理装置を提供することを目的
とする。請求項５に係る発明は、画像の全画面に亘って
画像処理に必要とするデータを含めたデータを、転送デ
ータ量を低減しながら入力させることが可能な画像処理
装置を提供することを目的とする。請求項６に係る発明
は、処理に必要な周辺データを処理データに加えた一定
数の列方向データを基本単位とする画像処理部への入力
データを、ＳＤＲＡＭ等からなるフレームメモリから容
易に得ることができるようにした画像処理装置を提供す
ることを目的とする。請求項７に係る発明は、処理時間
を短縮させることができると共に、複数の画像処理部の
一部をバイパスさせる場合において各画像処理部におけ
る処理すべき基本単位を調整できるようにした画像処理
装置を提供することを目的とする。請求項８に係る発明
は、画像処理部における処理パラメータの変更に対応し
て処理すべき基本単位のデータ量を設定できるようにし
た画像処理装置を提供することを目的とする。The purpose of each claim is as follows. That is, an object of the present invention is to provide an image processing apparatus capable of reducing a data transfer amount and directly connecting a plurality of image processing units via a small-capacity memory. It is another object of the present invention to provide an image processing apparatus capable of executing pipeline processing, wherein a small-capacity memory is used and a data transfer time to each image processing unit can be reduced. I do. A fourth object of the present invention is to provide an image processing apparatus capable of continuously executing image processing in a plurality of image processing units. An object of the invention according to claim 5 is to provide an image processing apparatus capable of inputting data including data required for image processing over the entire screen of an image while reducing the amount of transfer data. And According to a sixth aspect of the present invention, input data to an image processing unit having a fixed number of column-direction data obtained by adding peripheral data necessary for processing to processing data as a basic unit is easily obtained from a frame memory such as an SDRAM. It is an object of the present invention to provide an image processing apparatus capable of performing such operations. An image processing apparatus according to claim 7, wherein a basic unit to be processed in each of the image processing units can be adjusted when a part of the plurality of image processing units is bypassed, while reducing processing time. The purpose is to provide. An object of the invention according to claim 8 is to provide an image processing apparatus capable of setting a data amount of a basic unit to be processed in response to a change in a processing parameter in an image processing unit.
【０００７】また、請求項９に係る発明は、画像処理さ
れた画像データを圧縮又は記録された圧縮画像データを
伸長処理することが可能な画像処理装置を提供すること
を目的とする。請求項10に係る発明は、最終段の画像処
理としてＪＰＥＧ処理を行うのに好適な画像処理装置を
提供することを目的とする。請求項11に係る発明は、画
像処理部の最終段に２つの処理モードを有するＪＰＥＧ
処理部を容易に対応させることが可能な画像処理装置を
提供することを目的とする。請求項12に係る発明は、最
終段にブロック単位で画像処理を行うＪＰＥＧ処理部を
配設した場合においても、前段の画像処理部の画像デー
タを直接印加できるようにした画像処理装置を提供する
ことを目的とする。請求項13に係る発明は、等倍画像記
録処理モード、画像サイズ拡大記録処理モード、画像サ
イズ縮小記録処理モード、非圧縮記録処理モード、ＪＰ
ＥＧ圧縮画像再生処理モード、非圧縮画像再生処理モー
ド、スルー処理モードの各画像処理を容易に選択実行で
き、また処理時間を短縮させることの可能な画像処理装
置を提供することを目的とする。請求項14に係る発明
は、不要な画像処理を行わず電力消費を低減できるよう
にした携帯型画像処理装置を提供することを目的とす
る。請求項15に係る発明は、複数の画像処理を効率よく
パイプライン処理できるようにした画像処理装置を提供
することを目的とする。Another object of the present invention is to provide an image processing apparatus capable of compressing image data subjected to image processing or decompressing recorded compressed image data. An object of the invention according to claim 10 is to provide an image processing apparatus suitable for performing JPEG processing as the final stage image processing. The invention according to claim 11 is a JPEG having two processing modes at the last stage of the image processing unit.
It is an object of the present invention to provide an image processing device capable of easily corresponding processing units. The invention according to claim 12 provides an image processing apparatus in which, even when a JPEG processing unit that performs image processing in block units is provided in the last stage, image data of the preceding image processing unit can be directly applied. The purpose is to: The invention according to claim 13 is characterized in that the same-size image recording processing mode, image size enlargement recording processing mode, image size reduction recording processing mode, non-compression recording processing mode, JP
It is an object of the present invention to provide an image processing apparatus capable of easily selecting and executing each image processing of an EG compressed image reproduction processing mode, a non-compression image reproduction processing mode, and a through processing mode, and shortening the processing time. It is an object of the invention according to claim 14 to provide a portable image processing device capable of reducing power consumption without performing unnecessary image processing. An object of the invention according to claim 15 is to provide an image processing apparatus capable of efficiently performing a plurality of image processes in a pipeline.
【０００８】[0008]
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、固体撮像素子から出力され
フレームメモリに記録された画像データに対して複数個
の画像処理部で空間的な画像処理を施して出力させる画
像処理装置において、前記複数個の画像処理部の少なく
とも一つは、当該画像処理部の後段の画像処理部におけ
る画像処理に必要な行数分又は列数分のデータに少なく
とも当該画像処理部における画像処理に必要な周辺デー
タ分を加えた行数分又は列数分のデータの１列分又は１
行分のデータを基本単位として処理を行うように構成さ
れていることを特徴とするものである。According to a first aspect of the present invention, there is provided an image processing apparatus, comprising: a plurality of image processing units for processing image data output from a solid-state imaging device and recorded in a frame memory; In an image processing apparatus that performs a typical image processing and outputs the image, at least one of the plurality of image processing units has the number of rows or columns required for image processing in an image processing unit subsequent to the image processing unit. At least one row or column of data for the number of rows or columns obtained by adding at least the peripheral data necessary for image processing in the image processing unit to the data of
It is characterized in that processing is performed using the data of a row as a basic unit.
【０００９】このように、当該画像処理部の後段の画像
処理部における画像処理に必要な行数分又は列数分のデ
ータに、少なくとも当該画像処理部における画像処理に
必要な周辺データ分を加えた、行数分又は列数分のデー
タの１列分又は１行分のデータを、基本単位として処理
を行うように構成することにより、行方向あるいは列方
向の画像処理に必要とされる加えるべき周辺データ分を
必要とせず、したがって転送データ量が低減され、小容
量のメモリを介して複数の画像処理部を直結することが
可能となる。As described above, at least the peripheral data required for image processing in the image processing unit are added to the data for the number of rows or columns required for image processing in the image processing unit downstream of the image processing unit. In addition, by configuring the data for one column or one row of the data for the number of rows or columns as a basic unit, processing required for image processing in the row or column direction is performed. No peripheral data is required, so that the amount of transfer data is reduced, and a plurality of image processing units can be directly connected via a small-capacity memory.
【００１０】請求項２に係る発明は、請求項１に係る画
像処理装置において、前記複数個の各画像処理部間に、
後段の画像処理部における処理に必要な行数＋１行又は
列数＋１列の前記基本単位に対応するデータ容量をもつ
メモリを配置していることを特徴とするものであり、ま
た請求項３に係る発明は、請求項１に係る画像処理装置
において、前記複数個の各画像処理部間に、後段の画像
処理部における処理に必要な列数−１列又は行数−１行
の前記基本単位に対応するデータ容量をもちデータが順
次シフトされるラインメモリと、１列又は１行の前記基
本単位に対応するデータ容量のダブルバッファとを有す
るメモリ部を備えていることを特徴とするものである。
このような構成のメモリ部を各画像処理部のインターフ
ェースとして用いることにより、メモリ部を小容量とす
ることができると共に、該メモリ部への書き込み及び該
メモリからの読み出しを連続的に行うことが可能とな
り、各画像処理部間のデータ転送時間を短縮することが
できると共に、パイプライン実行処理が可能となる。According to a second aspect of the present invention, in the image processing apparatus according to the first aspect, between the plurality of image processing units,
4. A memory having a data capacity corresponding to the basic unit of the number of rows + 1 rows or the number of columns + 1 columns required for processing in the subsequent image processing unit, wherein the memory is arranged. According to the invention, in the image processing apparatus according to claim 1, between the plurality of image processing units, the basic unit of the number of columns minus one column or the number of rows minus one line required for processing in a subsequent stage image processing unit is provided. And a memory unit having a line memory having a data capacity corresponding to the above and sequentially shifting data, and a double buffer having a data capacity corresponding to the basic unit of one column or one row. is there.
By using the memory unit having such a configuration as an interface of each image processing unit, the memory unit can be reduced in capacity, and writing to the memory unit and reading from the memory can be performed continuously. Thus, the data transfer time between the image processing units can be reduced, and the pipeline execution processing can be performed.
【００１１】請求項４に係る発明は、固体撮像素子から
出力されフレームメモリに記録された画像データに対し
て１つ以上の画像処理部で空間的な画像処理を施して出
力させる画像処理装置において、前記画像処理部は、列
方向に１列に並んだ一定数分の画像データを入力とし、
該画像データが入力されると同時に該画像処理部で処理
された列方向に１列に並んだ一定数分の画像データを出
力するように構成されていることを特徴とするものであ
る。このように各画像処理部を構成することにより、各
画像処理部において連続的に画像処理を実行することが
できる。According to a fourth aspect of the present invention, there is provided an image processing apparatus in which image data output from a solid-state image sensor and recorded in a frame memory is subjected to spatial image processing by one or more image processing units and output. The image processing unit receives as input a fixed number of image data arranged in a line in the column direction,
At the same time as the image data is input, a fixed number of image data arranged in a row in the column direction processed by the image processing unit are output. By configuring each image processing unit in this way, it is possible to continuously execute image processing in each image processing unit.
【００１２】請求項５に係る発明は、固体撮像素子から
出力されフレームメモリに記録された画像データに対し
て１つ以上の画像処理部で空間的な画像処理を施して出
力させる画像処理装置において、前記画像処理部への画
像データ入力順を、画像の一方の上端隅部の処理に必要
な周辺のデータを処理出力データに加えた一定数の列方
向データ位置から入力を開始し、該一定数の列方向デー
タ位置を順次行方向へ移動させて画像の他方の端部位置
に達するまで第１の行方向入力を行い、第２の行方向入
力は、第１の行方向入力に前記一つ以上の空間的な画像
処理を施して出力されるデータと、該第２の行方向入力
に前記一つ以上の空間的な画像処理を施して出力される
データとが隣接するように前記第１の行方向入力と一部
重複させて一定数の列方向データ位置を設定し、該列方
向データ位置を同様に順次行方向へ移動させて画像の他
方の端部位置に達するまで入力を行い、以下同様にして
第３の行方向入力以降の入力を行うように制御するデー
タ入力制御手段を備えていることを特徴とするものであ
る。このようなデータ入力制御手段を備えることによ
り、行方向に加えるべき処理に必要とする周辺データ分
の転送もそのデータを処理するための１回だけとなり、
したがってデータ転送量を低減させることができ、また
列方向データは周辺データ分を重複させて入力させるよ
うにしているので、画像の全画面に亘って画像処理に必
要とするデータを含めた画像データを入力させることが
できる。According to a fifth aspect of the present invention, there is provided an image processing apparatus in which image data output from a solid-state image sensor and recorded in a frame memory is subjected to spatial image processing by one or more image processing units and output. The input of image data to the image processing unit is started from a fixed number of column-direction data positions obtained by adding peripheral data necessary for processing of one upper end corner of an image to processing output data. Number of column-direction data positions are sequentially moved in the row direction, and a first row-direction input is performed until the other end position of the image is reached. The data output after performing one or more spatial image processing and the data output after performing the one or more spatial image processing on the second row direction input are adjacent to each other. A certain number that partially overlaps with one row direction input A column direction data position is set, the column direction data position is sequentially moved in the row direction in the same manner, input is performed until the other end position of the image is reached, and so on. And a data input control means for controlling the data input control. By providing such data input control means, transfer of peripheral data necessary for processing to be added in the row direction is performed only once for processing the data,
Therefore, the amount of data transfer can be reduced, and the column direction data is overlapped with the surrounding data, so that the image data including data necessary for image processing over the entire screen of the image is included. Can be entered.
【００１３】請求項６に係る発明は、請求項５に係る画
像処理装置において、前記フレームメモリと初段の画像
処理部との間に、バースト長分×列方向の一定数分の容
量をもつ縦横変換メモリを備えていることを特徴とする
ものである。このような構成の縦横変換メモリを配置す
ることにより、ＳＤＲＡＭ等からなるフレームメモリか
ら画像処理部へ所定の基本単位の入力データを効率よく
入力させることができる。According to a sixth aspect of the present invention, there is provided the image processing apparatus according to the fifth aspect, wherein a vertical and horizontal capacity having a capacity of a burst length × a fixed number of columns is provided between the frame memory and the first stage image processing unit. It is characterized by having a conversion memory. By arranging the vertical / horizontal conversion memory having such a configuration, input data of a predetermined basic unit can be efficiently input from a frame memory such as an SDRAM to the image processing unit.
【００１４】請求項７に係る発明は、請求項１に係る画
像処理装置において、複数個の空間的な画像処理を行う
画像処理部の一部をバイパスさせる手段と、該バイパス
手段により一部の画像処理部をバイパスさせた際、バイ
パスされた画像処理部において処理に必要とされる該画
像処理部の出力データに加えられる周辺データ分を、該
バイパスされた画像処理部の前段の画像処理部における
処理画像データの基本単位から減じるように基本単位を
変更する手段とを備えていることを特徴とするものであ
る。このように一部の画像処理部をバイパスさせる手段
を設けることにより処理時間を短縮させることができ、
また上記構成の基本単位変更手段を設けることにより、
画像処理部のバイパスに対応させて各画像処理部におい
て処理すべき基本単位を設定することができる。According to a seventh aspect of the present invention, in the image processing apparatus according to the first aspect, a means for bypassing a part of an image processing unit for performing a plurality of spatial image processing, and a part by the bypass means When the image processing unit is bypassed, the peripheral data added to the output data of the image processing unit required for processing in the bypassed image processing unit is divided by the image processing unit in the preceding stage of the bypassed image processing unit. And means for changing the basic unit so that the basic unit is subtracted from the basic unit of the processed image data. By providing the means for bypassing some of the image processing units, the processing time can be reduced,
Also, by providing the basic unit changing means of the above configuration,
A basic unit to be processed in each image processing unit can be set corresponding to the bypass of the image processing unit.
【００１５】請求項８に係る発明は、請求項１に係る画
像処理装置において、前記画像処理部の処理パラメータ
を変更する手段と、該処理パラメータ変更手段による画
像処理部の処理パラメータの変更に対応して、該画像処
理部における処理に必要な周辺データを処理出力データ
に加えた一定数の列方向データからなる基本単位又は前
記処理に必要な周辺データが変更されたとき、その変更
分を処理パラメータの変更された画像処理部の前段の画
像処理部における基本単位のデータから増減させる手段
を備えていることを特徴とするものである。このような
構成の基本単位変更手段を設けることにより、画像処理
部における処理パラメータの変更に対応して基本単位の
データ量を増減させることが可能となる。According to an eighth aspect of the present invention, in the image processing apparatus according to the first aspect, a means for changing a processing parameter of the image processing unit and a change of a processing parameter of the image processing unit by the processing parameter changing means are provided. When a basic unit consisting of a fixed number of column-direction data obtained by adding peripheral data necessary for processing in the image processing unit to processing output data or peripheral data required for the processing is changed, the changed portion is processed. It is characterized by comprising means for increasing or decreasing the data of the basic unit in the image processing unit preceding the image processing unit in which the parameters have been changed. By providing the basic unit changing means having such a configuration, it is possible to increase or decrease the data amount of the basic unit in accordance with the change of the processing parameter in the image processing unit.
【００１６】請求項９に係る発明は、請求項１，４，５
のいずれか１項に係る画像処理装置において、前記画像
処理部の最終段は、ＪＰＥＧ処理部であることを特徴と
するものである。このように画像処理部の最終段にＪＰ
ＥＧ処理部を設けることにより、画像処理データを圧縮
して記録し又は圧縮記録した画像データを伸長処理する
ことができる。The invention according to claim 9 is based on claims 1, 4, 5
In the image processing device according to any one of the above, the last stage of the image processing unit is a JPEG processing unit. In this way, the JP at the last stage of the image processing unit
By providing the EG processing unit, the image processing data can be compressed and recorded, or the compressed and recorded image data can be expanded.
【００１７】請求項10に係る発明は、請求項１，４，５
のいずれか１項に係る画像処理装置において、前記画像
処理部の最終段の前段の画像処理部の出力は、８×８の
整数倍に設定されたブロック単位で出力されるように構
成されていることを特徴とするものである。このように
最終段の前段の画像処理部の出力を、８×８の整数倍に
設定されたブロック単位とすることにより、最終段にお
いてＪＰＥＧ処理を容易に行わせることができる。The invention according to claim 10 is the invention according to claims 1, 4, 5
In the image processing device according to any one of the above, the output of the image processing unit in the preceding stage of the final stage of the image processing unit is configured to be output in block units set to an integral multiple of 8 × 8. It is characterized by having. In this way, by setting the output of the image processing unit in the preceding stage of the final stage to a block unit set to an integral multiple of 8 × 8, JPEG processing can be easily performed in the final stage.
【００１８】請求項11に係る発明は、請求項１，４，５
のいずれか１項に係る画像処理装置において、前記画像
処理部の最終段の前段の画像処理部の出力は、８×８の
整数倍の異なるブロック単位で切り替え、これに伴い前
記前段の画像処理部の基本単位も切り替えて出力される
ように構成されていることを特徴とするものである。こ
のように最終段の前段の画像処理部を構成することによ
り、最終段に４２０モードと４２２モードの２つの処理
モードを有するＪＰＥＧ処理部を配設し、容易に切り替
え処理することが可能となる。The invention according to claim 11 is the invention according to claims 1, 4, 5
In the image processing apparatus according to any one of the above, the output of the image processing unit in the preceding stage of the last stage of the image processing unit is switched in different block units of an integral multiple of 8 × 8, and the image processing unit in the preceding stage The basic unit of the unit is also switched and output. By configuring the image processing unit in the preceding stage of the final stage in this way, a JPEG processing unit having two processing modes of 420 mode and 422 mode is provided in the final stage, and it is possible to easily perform switching processing. .
【００１９】請求項12に係る発明は、請求項９〜11のい
ずれか１項に係る画像処理装置において、前記画像処理
部の最終段とその前段の画像処理部との間に、８×８又
は16×16のバッファメモリを備え、該バッファメモリは
８×８単位のラスタースキャン方式で読み出されるよう
に構成されていることを特徴とするものである。このよ
うに最終段とその前段の画像処理部の間に上記構成のバ
ッファメモリを配設することにより、最終段をＪＰＥＧ
処理部とした場合においても前段の画像処理部の画像デ
ータを直接印加可能となる。According to a twelfth aspect of the present invention, in the image processing apparatus according to any one of the ninth to eleventh aspects, an 8 × 8 image processing apparatus is provided between the last stage of the image processing unit and the preceding image processing unit. Alternatively, a 16 × 16 buffer memory is provided, and the buffer memory is configured to be read out in a raster scan system of 8 × 8 units. By arranging the buffer memory having the above configuration between the final stage and the preceding image processing unit, the final stage is
Even in the case of a processing unit, image data of the preceding image processing unit can be directly applied.
【００２０】請求項13に係る発明は、請求項１，４，５
のいずれか１項に係る画像処理装置において、前記空間
画像処理部として、少なくともＹＣ生成処理部、ＬＰＦ
処理部、拡大縮小処理部、ＪＰＥＧ処理部を備え、画像
処理モードとして少なくとも等倍画像記録処理モード、
拡大記録処理モード、縮小記録処理モード、非圧縮記録
処理モード、圧縮記録画像再生処理モード、非圧縮記録
画像再生処理モード、スルー処理モードを選択的に設定
する手段と、該画像処理モード設定手段で設定された画
像処理モードに応じて処理不要となる所定の画像処理部
をバイパスさせる手段とを備えていることを特徴とする
ものである。このように構成することにより、各種処理
モードを設定し、容易に実行することが可能となり、ま
た設定された画像処理モードに応じて画像処理部をバイ
パスさせる手段を備えることにより、処理時間を短縮さ
せることが可能となる。The invention according to claim 13 is based on claims 1, 4, 5
In the image processing apparatus according to any one of the above, at least a YC generation processing unit, an LPF
A processing unit, an enlargement / reduction processing unit, and a JPEG processing unit.
Means for selectively setting an enlargement recording processing mode, a reduced recording processing mode, a non-compression recording processing mode, a compressed recording image reproduction processing mode, a non-compression recording image reproduction processing mode, and a through processing mode; Means for bypassing a predetermined image processing unit which does not need to be processed according to the set image processing mode. With this configuration, various processing modes can be set and easily executed, and a processing time can be reduced by providing a unit that bypasses the image processing unit according to the set image processing mode. It is possible to do.
【００２１】請求項14に係る発明は、複数段の直列に接
続された空間的画像処理部と、該空間的画像処理部の一
部をバイパスさせるための信号経路切り替え手段と、前
記空間的画像処理部を駆動するためのクロックを供給す
るクロック供給部と、前記信号経路切り替え手段により
バイパスさせられた空間的画像処理部へのクロック供給
部からのクロック供給又は電源供給を停止する手段とで
携帯型画像処理装置を構成するものである。このように
バイパスさせるための信号経路切り替え手段及びバイパ
スさせた画像処理部へのクロック供給又は電源供給を停
止させる手段を設けることにより、不要な画像処理をバ
イパスさせて実行せず、且つバイパスさせた画像処理部
に駆動クロック又は電源の供給を停止させることができ
るので、電力消費を低減させることが可能な携帯型画像
処理装置を実現することができる。According to a fourteenth aspect of the present invention, there is provided an image processing apparatus comprising: a plurality of serially connected spatial image processing units; a signal path switching means for bypassing a part of the spatial image processing unit; A clock supply unit for supplying a clock for driving the processing unit, and a unit for stopping clock supply or power supply from the clock supply unit to the spatial image processing unit bypassed by the signal path switching unit. Of the image processing apparatus. By providing a signal path switching unit for bypassing and a unit for stopping clock supply or power supply to the bypassed image processing unit, unnecessary image processing is bypassed and not executed, and is bypassed. Since the supply of the driving clock or the power to the image processing unit can be stopped, a portable image processing device capable of reducing power consumption can be realized.
【００２２】請求項15に係る発明は、複数段の直列に接
続された空間的画像処理部と、各空間的画像処理部の前
段及び後段に設けられたダブルバッファからなるメモリ
と、空間的画像処理部の前段及び後段のメモリ中のデー
タの有無により当該空間的画像処理部の処理動作の実行
／停止を制御する手段とで画像処理装置を構成するもの
である。このような画像処理部の処理動作の実行／停止
を制御する手段を設けることにより、複数の画像処理を
効率よくパイプライン処理で実行することが可能とな
る。According to a fifteenth aspect of the present invention, there is provided an image processing apparatus comprising: a plurality of serially connected spatial image processing units; a memory comprising a double buffer provided before and after each spatial image processing unit; The image processing apparatus is constituted by means for controlling the execution / stop of the processing operation of the spatial image processing unit depending on the presence or absence of data in the memories at the preceding and subsequent stages of the processing unit. By providing such means for controlling the execution / stop of the processing operation of the image processing unit, it becomes possible to efficiently execute a plurality of image processes by pipeline processing.
【００２３】[0023]
【発明の実施の形態】次に実施の形態について説明す
る。まず、本発明に係る概略的な実施の形態を図１に基
づいて説明する。本発明に係る画像処理装置において、
バス１に接続された各部の制御を行うＣＰＵ２の制御に
より、ＣＣＤ撮像素子からの撮像信号をプリプロセス回
路３で処理した信号を、バス１を介してフレームメモリ
４へ一旦記憶し、次いでフレームメモリ４から読み出し
た画像データをバス１を介して、イメージプロセス回路
部５の初段のイメージプロセス回路５−１に入力し処理
させるまでは、従来の画像処理装置と同じである。本発
明に係る画像処理装置においては、初段のイメージプロ
セス回路５−１からｎ段目のイメージプロセス回路５−
ｎまで直列に接続しておいて、パイプライン方式で画像
処理を行い、ＪＰＥＧ処理部６でＪＰＥＧ処理を行った
のち、画像データをバス１を介してフレームメモリ４や
メモリカード等に記録するようになっている。Next, an embodiment will be described. First, a schematic embodiment according to the present invention will be described with reference to FIG. In the image processing device according to the present invention,
Under the control of the CPU 2 that controls each unit connected to the bus 1, a signal obtained by processing an image signal from the CCD image sensor by the pre-processing circuit 3 is temporarily stored in the frame memory 4 via the bus 1, and then stored in the frame memory. Image data read from the image processing circuit 4 is input to the first stage image processing circuit 5-1 of the image processing circuit unit 5 via the bus 1 and processed by the same processing as the conventional image processing apparatus. In the image processing apparatus according to the present invention, the first stage image processing circuit 5-1 to the nth stage image processing circuit 5-
n are connected in series, image processing is performed by the pipeline method, JPEG processing is performed by the JPEG processing unit 6, and then image data is recorded on the frame memory 4 or the memory card via the bus 1. It has become.
【００２４】このようにバス１を介したデータ転送量
は、フレームメモリ４から初段のイメージプロセス回路
５−１への転送と、ＪＰＥＧ処理部６からフレームメモ
リ４又はメモリカードへの転送だけとなり、したがって
フレームメモリと各イメージプロセス回路との間でデー
タのやりとりを行っていた従来例と比べて、データ転送
量はかなり低減させることができる。As described above, the amount of data transferred via the bus 1 includes only the transfer from the frame memory 4 to the first stage image processing circuit 5-1 and the transfer from the JPEG processing unit 6 to the frame memory 4 or the memory card. Therefore, the data transfer amount can be considerably reduced as compared with the conventional example in which data is exchanged between the frame memory and each image processing circuit.
【００２５】次に、初段のイメージプロセス回路５−１
からｎ段目のイメージプロセス回路５−ｎで構成される
イメージプロセス回路部５の具体的な構成を、図２に基
づいて説明する。各イメージプロセス回路５−１〜５−
ｎの前段にはパイプラインレジスタとして、小容量のメ
モリ７−１，７−２，・・・・・７−ｎが配置されてい
て、該メモリ７−１，７−２，・・・・・７−ｎを介し
て、各イメージプロセス回路５−１〜５−ｎがパイプラ
イン処理動作をして行くように構成されている。これら
の小容量のメモリ７−１，７−２，・・・・・７−ｎ
は、各イメージプロセス回路５−１，５−２，・・・・
・５−ｎで空間的な画像処理を行う場合、画像処理に必
要な周辺データの記憶をするために、また画像データを
ブロック単位で読み出して配列換えなどを行って処理す
る必要があるために、設けられているものである。そし
て、所望の画像処理によっては、一部のイメージプロセ
ス回路をバイパスして後段のイメージプロセス回路にデ
ータを入力して処理を行うという考慮もなされている。
図２では、２段目のイメージプロセス回路５−２から
（ｎ−１）段目のイメージプロセス回路５−（ｎ−１）
までバイパスしている例を示している。Next, the first stage image processing circuit 5-1
A specific configuration of the image processing circuit unit 5 including the image processing circuits 5-n of the nth to nth stages will be described with reference to FIG. Each image process circuit 5-1 to 5-
.., 7-n are arranged as pipeline registers in the preceding stage of the memory 7-1, 7-2,. Each of the image processing circuits 5-1 to 5-n performs a pipeline processing operation via 7-n. These small-capacity memories 7-1, 7-2,..., 7-n
Are the image processing circuits 5-1, 5-2,...
In the case of performing spatial image processing in 5-n, in order to store peripheral data necessary for image processing, and to perform processing by reading image data in block units and performing rearrangement and the like. , Is provided. Also, depending on the desired image processing, it is considered that some of the image processing circuits are bypassed and data is input to a subsequent image processing circuit to perform processing.
In FIG. 2, the second-stage image processing circuit 5-2 to the (n-1) -th stage image processing circuit 5- (n-1)
An example in which the bypass is performed up to is shown.
【００２６】なお、このように処理不要のイメージプロ
セス回路をバイパスさせるための信号経路の切り替え
は、図示しない処理モードの設定手段などの設定に応じ
てＣＰＵの制御により行われるようにし、また処理不要
のイメージプロセス回路をバイパスさせたとき、そのイ
メージプロセス回路への駆動クロックの供給や電源の供
給を停止させる手段を設けると、消費電力を低減させる
ことができ、携帯用として好適な画像処理装置が得られ
る。The switching of the signal path for bypassing the image processing circuit which does not require processing is controlled by the CPU according to the setting of a processing mode setting means (not shown). When a means for stopping the supply of a drive clock and the supply of power to the image processing circuit is provided when the image processing circuit is bypassed, power consumption can be reduced, and a portable image processing apparatus is provided. can get.
【００２７】次に、最終段のイメージプロセス回路５−
ｎの後段に配置されているＪＰＥＧ処理部６における処
理単位について、図３に基づいて説明する。図３は一画
面の画像データの左上部を切り取って示したものである
が、ＪＰＥＧ処理部ではＭＣＵ（ Minimum Coded Unit
）と呼ばれるブロック単位で圧縮、伸長等の処理が行
われる。このＭＣＵの大きさとしては、ＪＰＥＧ処理の
場合は通常８×８のブロック、あるいは８の整数倍のブ
ロックが用いられる。そして、各ＭＣＵブロックにおい
ては矢印で示すように水平方向に順次データを読み出し
てＪＰＥＧ処理を行うようになっている。このようにＪ
ＰＥＧ処理部ではブロック単位で処理が行われるので、
このような処理に適したデータの流れを形成してやるこ
とが望ましい。Next, the final stage image processing circuit 5-
The processing unit in the JPEG processing unit 6 arranged at the subsequent stage of n will be described with reference to FIG. FIG. 3 shows a cutout of the upper left part of the image data of one screen, but the JPEG processing unit uses an MCU (Minimum Coded Unit).
The processing such as compression and decompression is performed in units of blocks called). As the size of this MCU, in the case of JPEG processing, an 8 × 8 block or a block of an integral multiple of 8 is usually used. Then, in each MCU block, data is sequentially read out in the horizontal direction as indicated by arrows, and JPEG processing is performed. Thus J
In the PEG processing unit, processing is performed in block units,
It is desirable to form a data flow suitable for such processing.
【００２８】そこで、本発明においては、一旦フレーム
メモリ４に書き込んだ画像データをイメージプロセス回
路部５へ入力するため、図４に示すような読み出し方を
行う。すなわち、図４はフレームメモリに記憶されてい
る１画面の画像データを表しているものであるが、本来
画像データは行（COL)方向にスイープさせて書き込まれ
ているが、これを列（ROW)方向に、ある一定の長さ（基
本単位）11のデータだけを、繰り返し行方向へ読み出し
て行き、イメージプロセス回路部に画像データを入力す
る方式をとる。このような読み出し入力方式をとるの
は、このような順序で読み出し入力された画像データを
処理して行くと、最終段のイメージプロセス回路からＭ
ＣＵブロックに相当する画像データが出てくるように処
理することができるからである。Therefore, in the present invention, in order to input the image data once written in the frame memory 4 to the image processing circuit section 5, a reading method as shown in FIG. 4 is performed. That is, FIG. 4 shows the image data of one screen stored in the frame memory. Originally, the image data is written by sweeping in the row (COL) direction. ), Only data of a certain length (basic unit) 11 is repeatedly read in the row direction, and image data is input to the image processing circuit unit. Such a read-out input method is performed by processing the image data read out and input in such an order.
This is because processing can be performed so that image data corresponding to a CU block is output.
【００２９】このように列方向にある一定長さのデータ
を繰り返し行方向へ読み出して、第１の行方向読み出し
入力21を行い、次いで第２の行方向読み出し入力22を行
うわけであるが、この際、次に述べるように第１の行方
向読み出し入力21で読み出したデータを一部重複して読
み出し入力する読み出し方を行う。その重複部分を12で
示す。すなわち、イメージプロセス回路で空間的な画像
処理を実行して行く場合、入力されたデータと出力され
るデータとの間においてデータ数に不一致が生じる。例
えば空間的フィルタ処理をする場合、出力したい処理デ
ータを得るためには、処理すべきデータの周囲の何点か
のデータを用いて算出処理する必要があり、したがって
出力データの他に周りの処理計算に要する余分のデータ
が必要となる。複数段のイメージプロセス処理を行う場
合は、上記のような処理が連続的に行われるので、順次
処理が行われると段々と入力されたデータより小さな領
域のデータが出力されて行くことになる。Thus, data of a certain length in the column direction is repeatedly read in the row direction, the first row direction read input 21 is performed, and then the second row direction read input 22 is performed. At this time, a reading method of partially reading and inputting the data read by the first row direction read input 21 is performed as described below. The overlap is indicated by 12. That is, when spatial image processing is performed by the image processing circuit, a mismatch occurs in the number of data between input data and output data. For example, in the case of performing spatial filtering, in order to obtain processing data to be output, it is necessary to perform calculation processing using data at several points around data to be processed. Extra data required for calculation is required. In the case of performing image processing in a plurality of stages, the above-described processes are continuously performed, so that if the processes are sequentially performed, data in an area smaller than the input data is output gradually.
【００３０】この態様の一例を図５に示す。この図示の
態様は、ＪＰＥＧ処理部への入力ブロックＭＣＵを出力
する最終段のイメージプロセス回路による画像処理を含
め、３段の各イメージプロセス回路の出力を示す図であ
る。つまり、最終的にＪＰＥＧ処理部へのＭＣＵブロッ
クに必要なデータだけ残るように前段の各イメージプロ
セス回路の入力データ幅を設定してやることになる。な
お、図５では、水平方向に４個のＭＣＵブロックを出力
している場合の態様を示しており、31はフレームメモリ
の出力、32−１は初段イメージプロセス回路の出力、32
−２は中間イメージプロセス回路の出力、32−３は最終
段イメージプロセス回路の出力を示している。FIG. 5 shows an example of this embodiment. The illustrated mode is a diagram illustrating the output of each of the three stages of image processing circuits, including the image processing by the last stage image processing circuit that outputs the input block MCU to the JPEG processing unit. That is, the input data width of each preceding image processing circuit is set so that only data necessary for the MCU block to the JPEG processing unit is finally left. FIG. 5 shows a mode in which four MCU blocks are output in the horizontal direction, where 31 is the output of the frame memory, 32-1 is the output of the first stage image processing circuit, and 32 is the output of the first stage image processing circuit.
-2 indicates the output of the intermediate image processing circuit, and 32-3 indicates the output of the final stage image processing circuit.
【００３１】このようにイメージプロセス回路で空間的
な画像処理をする場合、処理上必要とされる周辺のデー
タ（のり代）を、出力されるべきデータに加えて入力さ
せる必要があるため、図４に示した第１の行方向の処理
データの読み出し入力21後の、次の第２の行方向の読み
出し入力22は、処理上必要とされる周辺データ分、すな
わち列方向のある一定長さ11のデータのうちの両端の処
理上必要とされる出力データに付加されているデータ分
を、第１の行方向入力と第２の行方向入力の空間的な画
像処理を施して出力されるデータが隣接するように、重
複させて読み出す必要がある。なお、行方向における処
理上必要とされる周辺データは、各行方向読み出し入力
の両端に付加されるだけである。As described above, when spatial image processing is performed by the image processing circuit, it is necessary to input peripheral data (glue allowance) required for processing in addition to data to be output. After the read-out input 21 of the processing data in the first row direction shown in FIG. 4, the next read-out input 22 in the second row direction is the peripheral data required for processing, that is, a certain length in the column direction. The data added to the output data required for processing at both ends of the 11 data is output by performing spatial image processing of a first row direction input and a second row direction input. It is necessary to read the data so that the data is adjacent to each other. The peripheral data required for processing in the row direction is only added to both ends of each row direction read input.
【００３２】次に、実際に図４に示すようなデータ読み
出し入力を実現する手法について説明する。図６はフレ
ームメモリのRead／Wright態様を示す図で、フレームメ
モリへのＣＣＤ撮像素子からのデータの書き込み（Wrig
ht）は、図６の上部に示すように画像の走査方向に行わ
れる。一方、フレームメモリからの読み出しは、図６の
下部に示すような読み出し（Read）方を行う。これはフ
レームメモリとしてＳＤＲＡＭを用いた場合を想定して
おり、ＳＤＲＡＭにおいては特性上高速に読み出すため
にバースト転送読み出しを行うようにしている。なお、
図６の読み出し（Read）において、矢印の長さはバース
ト転送読み出しにおけるバースト長さを示している。Next, a description will be given of a method of actually implementing the data read / input as shown in FIG. FIG. 6 is a diagram showing a read / write mode of the frame memory, in which data is written (Wrig) from the CCD image pickup device to the frame memory.
ht) is performed in the scanning direction of the image as shown in the upper part of FIG. On the other hand, reading from the frame memory is performed in a reading manner as shown in the lower part of FIG. This is based on the assumption that an SDRAM is used as a frame memory. In the SDRAM, burst transfer reading is performed in order to perform reading at high speed in terms of characteristics. In addition,
In the reading (Read) of FIG. 6, the length of the arrow indicates the burst length in the burst transfer reading.
【００３３】次に、フレームメモリ４から初段のイメー
ジプロセス回路５−１へのデータ転送について図７に基
づいて説明する。このデータ転送においては、バースト
転送読み出しにより行方向に読み出したデータを縦
（列）方向に並べ替えて、イメージプロセス回路５−１
へ入力させる必要がある。そのため、バースト長×基本
単位（図４に示した列方向のある一定長さ11のデータ）
の容量をもつ２つの小さなメモリａ，ｂ（ダブルバッフ
ァ）を用意し、フレームメモリ４から読み出したデータ
をメモリａとメモリｂに切り替えて書き込むようにし、
一方のメモリａにデータを書き込んでいるときに、他方
のメモリｂの書き込まれているデータを図示のように列
方向に読み出し、初段のイメージプロセス回路５−１へ
メモリ７−１を介して入力する。次に、フレームメモリ
４から読み出したデータをメモリｂに書き込み、その書
き込み中にメモリａに書き込まれているデータを列方向
に読み出し、初段のイメージプロセス回路５−１へ入力
する。以下同様に２つのメモリａ，ｂの切り替え動作を
行って、図４に示すような各行方向の処理データのイメ
ージプロセス回路への入力を実現するようにしている。Next, data transfer from the frame memory 4 to the first stage image processing circuit 5-1 will be described with reference to FIG. In this data transfer, the data read in the row direction by the burst transfer reading is rearranged in the vertical (column) direction, and the image processing circuit 5-1 is arranged.
Need to be entered. Therefore, burst length × basic unit (data of a certain fixed length 11 in the column direction shown in FIG. 4)
Two small memories a and b (double buffers) having a capacity of are prepared, and the data read from the frame memory 4 is switched and written into the memories a and b.
While data is being written to one memory a, the data written to the other memory b is read in the column direction as shown in the figure and input to the first stage image processing circuit 5-1 via the memory 7-1. I do. Next, the data read from the frame memory 4 is written to the memory b, and the data written to the memory a during the writing is read in the column direction and input to the first stage image processing circuit 5-1. Thereafter, the switching operation of the two memories a and b is performed in the same manner to realize the input of the processing data in each row direction to the image processing circuit as shown in FIG.
【００３４】次に、最終段のイメージプロセス回路５−
ｎからＪＰＥＧ処理部６への入力について説明する。こ
の場合、イメージプロセス回路５−ｎから出力されるデ
ータをＪＰＥＧ処理部６へ入力できるような形式に並び
替える、つまりＭＣＵブロックを形成する手段を必要と
する。この並べ替え動作は図８に示すように、図７に示
した変換メモリと同様に、２つのメモリｃ及びメモリｄ
（ダブルバッファ）を用い、イメージプロセス回路５−
ｎから出力されたデータをメモリｃとメモリｄとに切り
替えて交互に書き込むようにする。これらのメモリには
通常８×８又は16×16構成のものが用いられる。最終段
イメージプロセス回路５−ｎから出力されるデータは列
方向の並びとなっているのに対し、ＪＰＥＧ処理部６で
必要とする入力データは行方向の並びとなっているた
め、まず、メモリｃでイメージプロセス回路５−ｎから
のデータを書き込んでいるとき、他方のメモリｄに書き
込まれているデータを図示のように行方向に読み出し、
ＪＰＥＧ処理部６へ入力する。次に、イメージプロセス
回路５−ｎから読み出したデータをメモリｄに書き込
み、メモリｃに書き込まれているデータを行方向に読み
出し、ＪＰＥＧ処理部６へ入力する。これにより、メモ
リを８×８単位のラスタースキャン方式で読み出し、Ｍ
ＣＵブロック状のデータをＪＰＥＧ処理部６へ入力する
ことができる。Next, the final stage image processing circuit 5-
Input from n to the JPEG processing unit 6 will be described. In this case, means for rearranging data output from the image processing circuit 5-n into a format that can be input to the JPEG processing unit 6, that is, forming an MCU block is required. As shown in FIG. 8, this rearrangement operation is performed in the same manner as the conversion memory shown in FIG.
(Double buffer) and an image processing circuit 5-
The data output from n is switched between the memory c and the memory d and written alternately. These memories usually have an 8 × 8 or 16 × 16 configuration. Since the data output from the final stage image processing circuit 5-n is arranged in the column direction, the input data required by the JPEG processing unit 6 is arranged in the row direction. When the data from the image processing circuit 5-n is being written in c, the data written in the other memory d is read in the row direction as shown in FIG.
Input to JPEG processing unit 6. Next, the data read from the image processing circuit 5-n is written in the memory d, the data written in the memory c is read in the row direction, and input to the JPEG processing unit 6. As a result, the memory is read by the raster scan method of 8 × 8 units,
CU block data can be input to the JPEG processing unit 6.
【００３５】次に、各イメージプロセス回路の前段に配
置されている小容量のメモリ７−１，７−２，・・・・
・７−ｎの構成例を、図９に基づいて説明する。この構
成例は、イメージプロセス回路で空間的な画像処理を行
うのに４×４のデータを必要とする場合のメモリを示し
ている。この構成例のメモリは、４×４のメモリと、該
メモリの第２，第３，第４列の列方向配列のメモリに接
続されると共に互いに直列に接続された３つのラインメ
モリＬＭ１，ＬＭ２，ＬＭ３と、入力端と前記ラインメ
モリＬＭ１及び第１列の列方向配列のメモリとの間に、
切り替え接続されるように配置された２つのバッファメ
モリＢuf１，Ｂuf２（ダブルバッファ）とで構成されて
おり、バッファメモリ及びラインメモリの長さはいずれ
も前記基本単位の長さと等しく構成されている。Next, small-capacity memories 7-1, 7-2,... Arranged in the preceding stage of each image processing circuit.
A configuration example of 7-n will be described with reference to FIG. This configuration example shows a memory in a case where 4 × 4 data is required to perform spatial image processing by an image processing circuit. The memory of this configuration example includes three line memories LM1 and LM2 connected to a 4 × 4 memory and memories arranged in the column direction of the second, third, and fourth columns and connected in series with each other. , LM3, between the input terminal and the line memory LM1 and the memory in the column direction array of the first column.
It is composed of two buffer memories Buf1 and Buf2 (double buffer) arranged so as to be switched and connected, and the lengths of the buffer memory and the line memory are each equal to the length of the basic unit.
【００３６】そして、フレームメモリ４あるいは前段の
イメージプロセス回路から出力されるデータを、２つの
バッファメモリＢuf１，Ｂuf２に交互に切り替えて入力
し、書き込み済みのバッファメモリと３列のラインメモ
リＬＭ１，ＬＭ２，ＬＭ３を用いて４×４のメモリへデ
ータを順次転送し、４×４のデータを下方へ順次ずらし
ながら得て、イメージプロセス回路へ入力するようにな
っている。Then, data output from the frame memory 4 or the preceding image processing circuit is alternately switched and input to the two buffer memories Buf1 and Buf2, and the written buffer memory and the three-column line memories LM1 and LM2 are stored. , LM3, the data is sequentially transferred to the 4 × 4 memory, and the 4 × 4 data is obtained while being sequentially shifted downward and input to the image processing circuit.
【００３７】図10の（Ａ），（Ｂ）は、各イメージプロ
セス回路の前段に配置される小容量メモリの他の構成例
を示す図である。この構成例は、当該イメージプロセス
回路における画像処理に４×４の画素データを必要とす
る場合において前段に配置されるメモリの構成を示すも
ので、４列の独立メモリ部Ａ，Ｂ，Ｃ，Ｄとその他に１
列の独立メモリ部Ｅの５列のメモリ部で構成されてお
り、各列の独立メモリ部はそれぞれ、のり代分を含む基
本単位分のデータを格納する容量をもっている。FIGS. 10A and 10B are diagrams showing another example of the configuration of the small-capacity memory disposed in the preceding stage of each image processing circuit. This configuration example shows a configuration of a memory arranged at the preceding stage when 4 × 4 pixel data is required for image processing in the image processing circuit, and includes four columns of independent memory units A, B, C, D and 1 for others
The column independent memory unit E is composed of five columns of memory units, and each column of independent memory units has a capacity to store data of a basic unit including a glue allowance.
【００３８】そして、４列のメモリ部Ａ，Ｂ，Ｃ，Ｄに
格納されている前段のイメージプロセス回路からの出力
データのうち、４×４のデータを上から下へ順次読み出
し、当該イメージプロセス回路で画像処理を順次行って
出力し、その出力データを後段のメモリへ書き込むよう
になっている。図10の（Ｂ）は、図10の（Ａ）の状態か
ら１クロック後の態様を示しており、４列の読み出しメ
モリ部Ａ〜Ｄのうちハッチングを施している領域が、４
×４単位で読み出される領域を示している。そして、こ
のようにして、４列の読み出しメモリ部Ａ〜Ｄよりデー
タを読み出して処理を行うと同時に、前段のイメージプ
ロセス回路からの出力データを残りの１列のメモリ部Ｅ
に書き込み格納する。Then, among the output data from the preceding image processing circuit stored in the four columns of memory units A, B, C, and D, 4 × 4 data are sequentially read from the top to the bottom, and The circuit sequentially performs image processing and outputs the processed data, and the output data is written to a memory at a subsequent stage. FIG. 10B shows a state one clock after the state of FIG. 10A, and the hatched area of the four columns of read memory units A to D
The area read in units of × 4 is shown. In this manner, data is read from the four columns of read memory units A to D and processed, and at the same time, output data from the preceding image processing circuit is stored in the remaining one column of memory units E.
Write to and store.
【００３９】４列の読み出しメモリ部Ａ〜Ｄからのデー
タを用いた処理が終了すると、次にメモリ部Ｂ〜Ｅに格
納されているデータを用いて同様に４×４の処理を順次
行う。この際、同様にメモリ部Ａに、新たに前段のイメ
ージプロセス回路の次の列の基本単位に対応する出力デ
ータを書き込み格納する。このようにして、画像の全領
域の処理を基本単位をもとにパイプライン的に実行させ
ることができる。When the process using the data from the four columns of read memory units A to D is completed, the 4 × 4 process is similarly performed sequentially using the data stored in the memory units BE. At this time, similarly, output data corresponding to the basic unit of the next column of the preceding image processing circuit is newly written and stored in the memory unit A. In this way, the processing of the entire area of the image can be executed in a pipeline based on the basic unit.
【００４０】次に、この発明に係る画像処理装置におい
て実現する画像処理例について説明する。ここでは、イ
メージプロセスとしてＹＣ生成処理、ＬＰＦ処理、Ｃub
ic処理（拡大・縮小処理）の３つがある場合について説
明する。この３つのイメージプロセスを行うためのイメ
ージプロセス回路、すなわちＹＣ生成回路５ａ，ＬＰＦ
処理回路５ｂ，Ｃubic処理回路５ｃを備えている場合で
も種々の処理モードがあるが、図11は縮小記録処理モー
ドのデータの流れを示す図である。この処理モードにお
いては、３つのイメージプロセス回路を全て用い、まず
ＣＣＤ撮像素子からの信号に対してＹＣ生成処理を行っ
て、縮小するため高域をカットする必要があるので、Ｌ
ＰＦ処理を行い、その後Ｃubic処理を行い次いでＪＰＥ
Ｇ処理をって記録する態様をとる。Next, an example of image processing realized by the image processing apparatus according to the present invention will be described. Here, YC generation processing, LPF processing, Cub
The case where there are three ic processes (enlargement / reduction processes) will be described. An image processing circuit for performing these three image processes, that is, a YC generation circuit 5a and an LPF
Although there are various processing modes even when the processing circuit 5b and the Cubic processing circuit 5c are provided, FIG. 11 is a diagram showing the flow of data in the reduced recording processing mode. In this processing mode, all three image processing circuits are used. First, it is necessary to perform a YC generation process on the signal from the CCD image pickup device and cut a high frequency band to reduce the size.
Perform PF processing, then perform Cubic processing, then JPE
The recording is performed by performing the G processing.
【００４１】上記縮小記録処理モードの場合は、全ての
イメージプロセス回路で処理するようにしているが、等
倍記録処理モードでは、図12に示すように、高域をカッ
トするためのＬＰＦ処理及びリサイズするためのＣubic
処理は不要なので、ＹＣ生成回路５ａを通したのち、Ｌ
ＰＦ処理回路５ｂ及びＣubic処理回路５ｃをバイパスし
て直接ＪＰＥＧ処理部６へ入力して処理を行うようにす
る。この場合、２つの処理が不要となり、その処理に要
するのり代、すなわち出力データに加えられるべき処理
に必要なデータが不要になり、ＹＣ生成処理に必要なの
り代だけとなる。したがって、フレームメモリ４から読
み出す際の基本単位の幅を、バイパスする２つの処理に
必要なのり代分を差し引いて、つまりのり代を調整して
設定し読み出すことになる。この基本単位の幅の制御は
ＣＰＵにより行われる。In the case of the above-mentioned reduced recording processing mode, processing is performed by all image processing circuits. In the same-magnification recording processing mode, as shown in FIG. Cubic for resizing
Since no processing is required, after passing through the YC generation circuit 5a, L
The PF processing circuit 5b and the Cubic processing circuit 5c are bypassed and directly input to the JPEG processing unit 6 for processing. In this case, the two processes are not required, and the surplus required for the process, that is, the data required for the process to be added to the output data is not required, and only the surplus required for the YC generation process is required. Therefore, the width of the basic unit at the time of reading from the frame memory 4 is set and read by subtracting the amount of the glue necessary for the two bypass processes, that is, adjusting the glue allowance. The width of the basic unit is controlled by the CPU.
【００４２】図13は、拡大記録処理モードにおけるデー
タの流れを示す図である。拡大記録処理モードの場合に
は高域を取り除く処理が必要でないので、ＹＣ生成処理
を行ったのちＬＰＦ処理をバイパスさせて直接Ｃubic処
理を行い、ＪＰＥＧ処理を行って記録する。この場合
は、ＬＰＦ処理に必要なのり代分を差し引いてフレーム
メモリからデータを入力させることになる。こののり代
の制御もＣＰＵにより行われる。FIG. 13 is a diagram showing the flow of data in the enlargement recording processing mode. In the case of the enlargement recording processing mode, the processing for removing the high frequency band is not required. Therefore, after performing the YC generation processing, the LPF processing is bypassed, the direct Cubic processing is performed, and the JPEG processing is performed to record. In this case, data is input from the frame memory after subtracting the amount of the glue necessary for the LPF processing. The control of the glue allowance is also performed by the CPU.
【００４３】図14は、ビデオアウト、ＬＣＤ表示、非圧
縮記録処理モードにおけるデータの流れを示す図であ
る。この処理モードは、全てのイメージプロセス回路を
用いているので、フレームメモリからの入力時における
のり代分の調整は必要ないが、ＪＰＥＧ処理部６を通さ
ないで、すなわち圧縮させないで記録するモードであ
る。なお、この処理モードにおいて、処理画像を記録せ
ずに、ビデオアウト及びＬＣＤ表示としてのみ用いるこ
とができ、この場合はスルー処理モードとなる。FIG. 14 is a diagram showing the flow of data in the video-out, LCD display, and non-compression recording processing modes. In this processing mode, since all image processing circuits are used, it is not necessary to adjust a margin for input when inputting from the frame memory. However, in this mode, recording is performed without passing through the JPEG processing unit 6, that is, without compression. is there. In this processing mode, a processed image can be used only for video-out and LCD display without recording, and in this case, a through processing mode is set.
【００４４】その他の処理としては、図15に示すＪＰＥ
Ｇ画像再生処理モードがある。この処理モードは、圧縮
処理されて記録されているデータを再生するモードで、
まず記録されているデータはＪＰＥＧ処理部６で伸長処
理されてＬＰＦ処理回路５ｂへ入力され、ＬＰＦ処理さ
れたのちＣubic処理を受けて出力されるようになってい
る。また図16は非圧縮画像を再生処理するモードにおけ
るデータの流れを示す図であり、このモードにおいて
は、非圧縮記録画像データはＬＰＦ処理を受けたのちＣ
ubic処理を受けて出力されるようになっている。As other processing, the JPE shown in FIG.
There is a G image reproduction processing mode. This processing mode is a mode in which the data that has been compressed and recorded is reproduced.
First, the recorded data is decompressed by the JPEG processing unit 6, input to the LPF processing circuit 5b, subjected to LPF processing, and then output after being subjected to Cubic processing. FIG. 16 is a diagram showing a data flow in a mode for reproducing the non-compressed image. In this mode, the non-compressed recorded image data is subjected to LPF processing and then to C
They are output after receiving ubic processing.
【００４５】なお、上記各イメージプロセス回路におい
て、処理パラメータを適宜入力手段等により変更するこ
とができるように構成することができ、そして処理パラ
メータが変更された場合は、その変更に対応してＣＰＵ
の制御により基本単位の長さあるいはのり代分が適宜調
整されるように構成する。In each of the above-mentioned image processing circuits, the processing parameters can be appropriately changed by input means or the like, and when the processing parameters are changed, the CPU responds to the change.
The length of the basic unit or the amount of glue is appropriately adjusted by the above control.
【００４６】次に、小容量のメモリを介してパイプライ
ン接続されているイメージプロセス回路の実行／停止制
御について、図17に基づいて説明する。図17の（Ａ）
は、３個のイメージプロセス回路５−１，５−２，５−
３が小容量メモリ７−１，７−２，７−３を介して直列
にパイプライン接続されている態様を示している。な
お、図17の（Ａ）において、Ｂuf1a，Ｂuf1b，・・・Ｂ
uf3a，Ｂuf3b，は各小容量メモリ７−１，７−２，７−
３における入力段に設けられている切り替え接続される
ダブルバッファを示している。図17の（Ｂ）は、イメー
ジプロセス回路５−２の実行／停止制御を中心にして説
明するため、図17の（Ａ）に示した各イメージプロセス
回路５−１，５−２，５−３及び小容量メモリ７−２，
７−３における各ダブルバッファＢuf2a，Ｂuf2b，Ｂuf
3a，Ｂuf3bの動作態様を示すタイミングチャートであ
る。Next, the execution / stop control of the image processing circuits connected in pipeline via a small-capacity memory will be described with reference to FIG. (A) of FIG.
Represent three image processing circuits 5-1, 5-2, 5-
3 is connected in series via small-capacity memories 7-1, 7-2, and 7-3 in a pipelined manner. Note that in FIG. 17A, Buf1a, Buf1b,.
uf3a, Buf3b are small-capacity memories 7-1, 7-2, 7-
3 shows a switchable double buffer provided at the input stage in FIG. FIG. 17B mainly illustrates the execution / stop control of the image process circuit 5-2. Therefore, each of the image process circuits 5-1 to 5-2 and 5-to-5 shown in FIG. 3 and small capacity memory 7-2,
Each double buffer Buf2a, Buf2b, Buf in 7-3
6 is a timing chart showing an operation mode of 3a and Buf3b.
【００４７】各イメージプロセス回路は、前段に配置さ
れている小容量メモリと後段に配置されている小容量メ
モリの状態をみて、当該イメージプロセス回路が動作を
実行するか否かを決定するようになっている。具体的に
は、前段の小容量メモリのダブルバッファのいずれかに
実行できるデータがあるか否かを確認して、更に後段の
小容量メモリのダブルバッファのいずれかにデータを書
き込めるスペースがあるか否かを確認して、処理動作を
実行するか否かを判断する。Each image processing circuit determines whether or not the image processing circuit performs an operation by checking the state of the small-capacity memory disposed at the preceding stage and the small-capacity memory disposed at the subsequent stage. Has become. Specifically, it is checked whether there is data that can be executed in any of the double buffers of the preceding small-capacity memory, and whether there is space for writing data in any of the double buffers of the subsequent small-capacity memory. Then, it is determined whether or not to execute the processing operation.
【００４８】例えば、中間のイメージプロセス回路５−
２において、最初の期間Ｔ1 において処理動作が実行さ
れているものとし、実行し終わった後Ｔ2 において判断
が行われる。この判断の際、前段のメモリ７−２のバッ
ファＢuf2a，Ｂuf2bにおけるデータの有無が検出され
る。期間Ｔ1 においてイメージプロセス回路５−１では
処理が実行されているので、メモリ７−２のバッファＢ
uf2a，Ｂuf2bには何らかのデータが書き込まれており、
したがって期間Ｔ2 においてイメージプロセス回路５−
２が処理を実行するためのデータは存在していることに
なる。また、イメージプロセス回路５−３は期間Ｔ1 に
おいて処理が実行されているので、データが消費されて
おり、メモリ７−３のバッファＢuf3a，Ｂuf3bには空き
があることが検出される。この２つの情報から当該イメ
ージプロセス回路５−２は、期間Ｔ 3 で処理が実行でき
るものと判断し、処理の実行を行う。なお、図17の
（Ｂ）で示している各処理ステップにおける実行の長さ
は、基本単位の長さ（のり代を含めた列方向の長さ）に
対応するものであり、Ｄはバッファに利用可能データあ
り、ＮＤはバッファに利用可能データなし、Ｅはバッフ
ァに空きあり、Ｆはバッファに空きなしの状態をそれぞ
れ示している。For example, an intermediate image processing circuit 5-
2, the first period T1The processing operation is executed in
T after execution is completedTwoJudge at
Is performed. When making this determination, the back-up memory 7-2
The presence or absence of data in files Buf2a and Buf2b is detected.
You. Period T1In the image processing circuit 5-1
Since the processing has been executed, the buffer B in the memory 7-2
Some data is written in uf2a and Buf2b,
Therefore, the period TTwoIn the image processing circuit 5-
2 that the data to execute the process exists
Become. Further, the image processing circuit 5-3 operates in the period T.1To
Data is consumed because
Available in the buffers Buf3a and Buf3b of the memory 7-3.
Is detected. From these two information, the image
The process process circuit 5-2 performs the period T ThreeCan be executed with
And execute the process. In addition, in FIG.
Length of execution in each processing step shown in (B)
Is the length of the basic unit (the length in the column direction including the glue allowance)
D is the available data in the buffer.
ND: No data available in buffer, E: Buffer
F has no free space in the buffer, and F has no free space in the buffer.
Is shown.
【００４９】次に、期間Ｔ3 においてイメージプロセス
回路５−２において処理が実行されたときに、第３のイ
メージプロセス回路５−３が何らかの理由で処理の実行
ができなかったとすると、メモリ７−３のバッファＢuf
3a，Ｂuf3bには新たなデータを書き込むスペースがない
ことになる。この際、イメージプロセス回路５−１では
処理が実行されているとすると、書き込むべきデータは
存在するが、後段に書き込むスペースがない状態であ
る。したがって、期間Ｔ4 における判断においては、第
２のイメージプロセス回路５−２の処理の実行は停止の
判断が行われ、期間Ｔ5 におけるイメージプロセス回路
５−２の処理を停止する。以下同様に当該イメージプロ
セス回路の前後のメモリの状態の情報から判断を行い、
画像処理の実行／停止の制御を行いながら、パイプライ
ン処理が行われる。Next, when the processing in the image processing circuit 5-2 is performed in the period T 3, when the third image processing circuit 5-3 and can not execute the process for some reason, the memory 7 Buffer Buf of 3
3a and Buf3b have no space for writing new data. At this time, assuming that the image processing circuit 5-1 is executing the processing, there is data to be written, but there is no space to write in the subsequent stage. Accordingly, in the judgment in the period T 4, the execution of the processing of the second image processing circuit 5-2 is performed determination of the stop, to stop the processing of the image processing circuit 5-2 in the period T 5. In the same manner, determination is made from information on the state of the memory before and after the image processing circuit,
Pipeline processing is performed while controlling execution / stop of image processing.
【００５０】なお、上記実施の形態では各イメージプロ
セス回路における画像処理に必要な周辺データ分を加え
た基本単位として、所定の長さの１列分のデータを設定
したものを示したが、基本単位としては所定の長さの１
行分のデータを設定して処理することも可能である。In the above embodiment, one column of data having a predetermined length is set as a basic unit including peripheral data necessary for image processing in each image processing circuit. The unit is 1 of the specified length
It is also possible to set and process data for a row.
【００５１】[0051]
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、バスのデータ転送量を低減すると
共にメモリ容量を増やすことなく複数の画像処理を行う
ことができる画像処理装置を実現することができる。請
求項毎の効果を述べると、請求項１に係る発明によれ
ば、データ転送量を低減し小容量メモリを介して複数の
画像処理部を直結することが可能な画像処理装置を実現
することができる。請求項２及び請求項３に係る発明に
よれば、複数の画像処理部間を小容量メモリを介して接
続することができると共に各画像処理部間のデータ転送
時間を短縮することができ、且つパイプライン実行処理
が可能となる。請求項４に係る発明によれば、複数の画
像処理部において連続して画像処理を実行することが可
能な画像処理装置を実現することができる。請求項５に
係る発明によれば、画像の全画面に亘って画像処理に必
要とするデータを含めたデータを、転送データ量を低減
しながら入力させることが可能な画像処理装置を実現す
ることができる。請求項６に係る発明によれば、処理に
必要な周辺データを処理データに加えた一定数の列方向
データを基本単位とする画像処理部への入力データを、
ＳＤＲＡＭ等からなるフレームメモリから容易に効率よ
く得ることができる。請求項７に係る発明によれば、一
部の画像処理部をバイパスさせる手段を設けているの
で、処理時間を短縮させることができ、また一定数の列
方向データからなる基本単位を変更する手段を設けてい
るので、画像処理部のバイパスに対応させて各画像処理
部において処理すべき基本単位を設定することができ
る。請求項８に係る発明によれば、画像処理部における
処理パラメータの変更に対応して処理すべき基本単位の
データ量を増減設定することができる。As described above with reference to the embodiments, according to the present invention, an image processing apparatus capable of performing a plurality of image processes without reducing the data transfer amount of the bus and increasing the memory capacity. Can be realized. According to the first aspect of the present invention, an image processing apparatus capable of reducing a data transfer amount and directly connecting a plurality of image processing units via a small-capacity memory is realized. Can be. According to the second and third aspects of the present invention, a plurality of image processing units can be connected via a small-capacity memory, and the data transfer time between the image processing units can be reduced. Pipeline execution processing becomes possible. According to the invention according to claim 4, it is possible to realize an image processing apparatus capable of continuously executing image processing in a plurality of image processing units. According to the invention according to claim 5, an image processing apparatus capable of inputting data including data necessary for image processing over the entire screen of an image while reducing the amount of transfer data is realized. Can be. According to the invention according to claim 6, input data to the image processing unit having a fixed number of column direction data obtained by adding peripheral data necessary for processing to processing data as a basic unit,
It can be obtained easily and efficiently from a frame memory such as an SDRAM. According to the invention according to claim 7, since means for bypassing a part of the image processing unit is provided, processing time can be shortened, and means for changing a basic unit consisting of a fixed number of column-directional data is provided. Is provided, it is possible to set a basic unit to be processed in each image processing unit corresponding to the bypass of the image processing unit. According to the invention of claim 8, it is possible to increase or decrease the data amount of the basic unit to be processed in response to the change of the processing parameter in the image processing unit.
【００５２】また請求項９に係る発明によれば、画像処
理データを圧縮して記録し、圧縮記録した画像データを
伸長処理することが可能となる。請求項10に係る発明に
よれば、最終段の画像処理としてＪＰＥＧ処理を行うの
に好適な画像処理装置を提供することができる。請求項
11に係る発明によれば、画像処理部の最終段に２つの処
理モードを有するＪＰＥＧ処理部を容易に対応させるこ
とが可能な画像処理装置を提供することができる。請求
項12に係る発明によれば、最終段にブロック単位で画像
処理を行うＪＰＥＧ処理部を配設した場合においても、
前段の画像処理部の画像データを直接印加することが可
能となる。請求項13に係る発明によれば、等倍画像記録
処理モード、画像サイズ拡大記録処理モード、画像サイ
ズ縮小記録処理モード、スルー処理モード、非圧縮記録
処理モード、ＪＰＥＧ圧縮画像再生処理モード、非圧縮
画像再生処理モードの各画像処理を容易に選択的に実行
することができる。請求項14に係る発明によれば、不要
な画像処理は行わず且つ電力消費を低減できるようにし
た携帯型画像処理装置を実現することができる。請求項
15に係る発明によれば、複数の画像処理を効率よくパイ
プライン処理できるようにした画像処理装置を実現する
ことができる。According to the ninth aspect of the present invention, it is possible to compress and record the image processing data, and to expand the compressed and recorded image data. According to the invention according to claim 10, it is possible to provide an image processing apparatus suitable for performing JPEG processing as the last-stage image processing. Claim
According to the invention according to the eleventh aspect, it is possible to provide an image processing apparatus capable of easily making a JPEG processing unit having two processing modes correspond to the last stage of the image processing unit. According to the invention according to claim 12, even when a JPEG processing unit that performs image processing in block units is provided in the last stage,
It is possible to directly apply the image data of the preceding image processing unit. According to the thirteenth aspect of the present invention, the same-size image recording processing mode, the image size expansion recording processing mode, the image size reduction recording processing mode, the through processing mode, the non-compression recording processing mode, the JPEG compressed image reproduction processing mode, and the non-compression Each image processing in the image reproduction processing mode can be easily and selectively executed. According to the invention according to claim 14, a portable image processing apparatus that does not perform unnecessary image processing and can reduce power consumption can be realized. Claim
According to the invention of the fifteenth aspect, it is possible to realize an image processing apparatus capable of efficiently performing a plurality of image processes in a pipeline.
【図１】本発明に係る画像処理装置の実施の形態の概略
構成を示すブロック構成図である。FIG. 1 is a block diagram showing a schematic configuration of an embodiment of an image processing apparatus according to the present invention.
【図２】図１におけるイメージプロセス回路部の具体的
な構成を示すブロック構成図である。FIG. 2 is a block diagram showing a specific configuration of an image processing circuit unit in FIG. 1;
【図３】ＪＰＥＧ処理部における処理単位を説明するた
めの説明図である。FIG. 3 is an explanatory diagram for describing a processing unit in a JPEG processing unit.
【図４】フレームメモリからイメージプロセス回路部へ
の画像データの読み出し入力態様を説明するための説明
図である。FIG. 4 is an explanatory diagram for describing an aspect of reading and inputting image data from a frame memory to an image processing circuit unit.
【図５】複数段のイメージプロセス処理を行う場合にお
ける、各イメージプロセス回路部への入力画像データの
態様を示す図である。FIG. 5 is a diagram illustrating a form of image data input to each image processing circuit unit when performing a plurality of stages of image processing.
【図６】フレームメモリのRead／Wright態様を示す図で
ある。FIG. 6 is a diagram illustrating a read / write mode of a frame memory.
【図７】フレームメモリから初段のイメージプロセス回
路へのデータ転送態様を示す図である。FIG. 7 is a diagram showing a mode of data transfer from a frame memory to an image processing circuit of a first stage.
【図８】最終段のイメージプロセス回路からＪＰＥＧ処
理部へのデータ入力態様を示す図である。FIG. 8 is a diagram illustrating a data input mode from a final stage image processing circuit to a JPEG processing unit.
【図９】各イメージプロセス回路の前段に配置されてい
る小容量メモリの構成例を示す図である。FIG. 9 is a diagram illustrating a configuration example of a small-capacity memory arranged in a stage preceding each image processing circuit;
【図10】小容量メモリの他の構成例を示す図である。FIG. 10 is a diagram illustrating another configuration example of the small-capacity memory.
【図11】縮小記録処理モード時における画像データの流
れを示す図である。FIG. 11 is a diagram illustrating a flow of image data in a reduced recording processing mode.
【図12】等倍記録処理モード時における画像データの流
れを示す図である。FIG. 12 is a diagram illustrating a flow of image data in a 1: 1 recording process mode.
【図13】拡大記録処理モード時における画像データの流
れを示す図である。FIG. 13 is a diagram illustrating a flow of image data in an enlarged recording processing mode.
【図14】ビデオアウト、ＬＣＤ表示、非圧縮記録処理モ
ード時における画像データの流れを示す図である。FIG. 14 is a diagram showing a flow of image data in a video-out, LCD display, and non-compression recording processing mode.
【図15】ＪＰＥＧ画像再生処理モード時における画像デ
ータの流れを示す図である。FIG. 15 is a diagram illustrating a flow of image data in a JPEG image reproduction processing mode.
【図16】非圧縮画像再生処理モード時における画像デー
タの流れを示す図である。FIG. 16 is a diagram illustrating a flow of image data in an uncompressed image reproduction processing mode.
【図17】イメージプロセス回路の実行／停止制御を説明
するための説明図である。FIG. 17 is an explanatory diagram for describing execution / stop control of the image process circuit.
【図18】一般的な電子的撮像装置における画像処理手順
を示す説明図である。FIG. 18 is an explanatory diagram illustrating an image processing procedure in a general electronic imaging device.
【図19】従来の画像処理装置を示す概略ブロック構成図
である。FIG. 19 is a schematic block diagram illustrating a conventional image processing apparatus.
１ バス ２ ＣＰＵ ３ プリプロセス回路 ４ フレームメモリ ５ イメージプロセス回路部 ５−１，・・・５−ｎ イメージプロセス回路 ６ ＪＰＥＧ処理部 ７−１，・・・７−ｎ メモリ 11 基本単位 12 重複部分（のり代） 21 第１の行方向読み出し入力 22 第２の行方向読み出し入力 31 フレームメモリの出力 32−１ 初段イメージプロセス回路の出力 32−２ 中間イメージプロセス回路の出力 32−３ 最終段イメージプロセス回路の出力 DESCRIPTION OF SYMBOLS 1 Bus 2 CPU 3 Preprocess circuit 4 Frame memory 5 Image process circuit part 5-1 ... 5-n Image process circuit 6 JPEG processing part 7-1 ...... 7-n memory 11 Basic unit 12 Overlapping part (Nori allowance) 21 First row direction read input 22 Second row direction read input 31 Frame memory output 32-1 First stage image processing circuit output 32-2 Intermediate image processing circuit output 32-3 Final stage image processing Circuit output
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C022 AA13 AB40 AB64 AC00 AC42 AC69 5C052 CC11 DD02 GA02 GA07 GB01 GB06 GC00 GC03 GC05 GD10 GE02 GE04 GF02 GF03 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5C022 AA13 AB40 AB64 AC00 AC42 AC69 5C052 CC11 DD02 GA02 GA07 GB01 GB06 GC00 GC03 GC05 GD10 GE02 GE04 GF02 GF03
Claims (15)
リに記録された画像データに対して複数個の画像処理部
で空間的な画像処理を施して出力させる画像処理装置に
おいて、前記複数個の画像処理部の少なくとも一つは、
当該画像処理部の後段の画像処理部における画像処理に
必要な行数分又は列数分のデータに少なくとも当該画像
処理部における画像処理に必要な周辺データ分を加えた
行数分又は列数分のデータの１列分又は１行分のデータ
を基本単位として処理を行うように構成されていること
を特徴とする画像処理装置。1. An image processing apparatus for performing spatial image processing by a plurality of image processing units on image data output from a solid-state imaging device and recorded in a frame memory, and outputting the processed image data. At least one of the parts
For the number of rows or columns obtained by adding at least the peripheral data necessary for image processing in the image processing unit to the data for the number of rows or columns required for image processing in the image processing unit at the subsequent stage of the image processing unit An image processing apparatus configured to perform processing using data for one column or one row of the data as a basic unit.
画像処理部における処理に必要な行数＋１行又は列数＋
１列の前記基本単位に対応するデータ容量をもつメモリ
を配置していることを特徴とする請求項１に係る画像処
理装置。2. The method according to claim 1, wherein the number of rows required for processing in the subsequent image processing unit + 1 the number of rows or the number of columns +
2. The image processing apparatus according to claim 1, wherein a memory having a data capacity corresponding to the basic unit in one column is arranged.
画像処理部における処理に必要な列数−１列又は行数−
１行の前記基本単位に対応するデータ容量をもちデータ
が順次シフトされるラインメモリと、１列又は１行の前
記基本単位に対応するデータ容量のダブルバッファとを
有するメモリ部を備えていることを特徴とする請求項１
に係る画像処理装置。3. The number of columns—the number of columns or the number of rows—necessary for processing in a subsequent image processing unit between the plurality of image processing units.
A memory unit having a line memory having a data capacity corresponding to the basic unit of one row and sequentially shifting data and a double buffer having a data capacity corresponding to the basic unit of one column or one row is provided. Claim 1 characterized by the following:
An image processing apparatus according to claim 1.
リに記録された画像データに対して一つ以上の画像処理
部で空間的な画像処理を施して出力させる画像処理装置
において、前記画像処理部は、列方向に１列に並んだ一
定数分の画像データを入力とし、該画像データが入力さ
れると同時に該画像処理部で処理された列方向に１列に
並んだ一定数分の画像データを出力するように構成され
ていることを特徴とする画像処理装置。4. An image processing apparatus in which image data output from a solid-state image sensor and recorded in a frame memory is subjected to spatial image processing by one or more image processing units and output, and the image processing unit includes: A certain number of image data arranged in one column in the column direction, and a certain number of image data arranged in one column in the column direction processed by the image processing unit at the same time as the image data is input; An image processing apparatus configured to output the image data.
リに記録された画像データに対して一つ以上の画像処理
部で空間的な画像処理を施して出力させる画像処理装置
において、前記画像処理部への画像データ入力順を、画
像の一方の上端隅部の処理に必要な周辺のデータを処理
出力データに加えた一定数の列方向データ位置から入力
を開始し、該一定数の列方向データ位置を順次行方向へ
移動させて画像の他方の端部位置に達するまで第１の行
方向入力を行い、第２の行方向入力は、第１の行方向入
力に前記一つ以上の空間的な画像処理を施して出力され
るデータと、該第２の行方向入力に前記一つ以上の空間
的な画像処理を施して出力されるデータとが隣接するよ
うに前記第１の行方向入力と一部重複させて一定数の列
方向データ位置を設定し、該列方向データ位置を同様に
順次行方向へ移動させて画像の他方の端部位置に達する
まで入力を行い、以下同様にして第３の行方向入力以降
の入力を行うように制御するデータ入力制御手段を備え
ていることを特徴とする画像処理装置。5. An image processing apparatus in which image data output from a solid-state imaging device and recorded in a frame memory is subjected to spatial image processing by one or more image processing units and output, wherein the image data is output to the image processing unit. The input of the image data is started from a fixed number of column-direction data positions obtained by adding peripheral data necessary for processing of one upper end corner of the image to the processed output data, and Are sequentially moved in the row direction, and a first row direction input is performed until the other end position of the image is reached. The first row direction input and the data output by performing the image processing are adjacent to the data output by performing the one or more spatial image processing on the second row direction input. A certain number of column-direction data positions are set Then, the column direction data position is sequentially moved in the row direction in the same manner, and input is performed until the position reaches the other end position of the image. Thereafter, control is performed so as to perform input after the third row direction input. An image processing apparatus, comprising:
との間に、バースト長分×列方向の一定数分の容量をも
つ縦横変換メモリを備えていることを特徴とする請求項
５に係る画像処理装置。6. A vertical / horizontal conversion memory having a capacity corresponding to a burst length × a fixed number in a column direction is provided between the frame memory and the first stage image processing unit. Image processing device.
理部の一部をバイパスさせる手段と、該バイパス手段に
より一部の画像処理部をバイパスさせた際、バイパスさ
れた画像処理部において処理に必要とされる該画像処理
部の出力データに加えられる周辺データ分を、該バイパ
スされた画像処理部の前段の画像処理部における処理画
像データの基本単位から減じるように基本単位を変更す
る手段とを備えていることを特徴とする請求項１に係る
画像処理装置。7. A means for bypassing a part of an image processing unit for performing a plurality of spatial image processings, and when a part of the image processing unit is bypassed by the bypass means, The basic unit is changed so that the peripheral data added to the output data of the image processing unit required for processing is subtracted from the basic unit of the processed image data in the image processing unit preceding the bypassed image processing unit. The image processing apparatus according to claim 1, further comprising:
する手段と、該処理パラメータ変更手段による画像処理
部の処理パラメータの変更に対応して、該画像処理部に
おける処理に必要な周辺データを処理出力データに加え
た一定数の列方向データからなる基本単位又は前記処理
に必要な周辺データが変更されたとき、その変更分を処
理パラメータの変更された画像処理部の前段の画像処理
部における基本単位のデータから増減させる手段を備え
ていることを特徴とする請求項１に係る画像処理装置。8. A means for changing a processing parameter of the image processing unit, and processing of peripheral data necessary for processing in the image processing unit in response to a change of a processing parameter of the image processing unit by the processing parameter changing means. When a basic unit consisting of a fixed number of column-direction data added to the output data or peripheral data necessary for the processing is changed, the change is applied to the basic processing in the image processing unit preceding the image processing unit in which the processing parameters are changed. 2. The image processing apparatus according to claim 1, further comprising means for increasing / decreasing unit data.
理部であることを特徴とする請求項１，４，５のいずれ
か１項に係る画像処理装置。9. The image processing apparatus according to claim 1, wherein the last stage of the image processing unit is a JPEG processing unit.
理部の出力は、８×８の整数倍に設定されたブロック単
位で出力されるように構成されていることを特徴とする
請求項１，４，５のいずれか１項に係る画像処理装置。10. The image processing unit according to claim 1, wherein an output of the image processing unit at a stage preceding the final stage of the image processing unit is output in block units set to an integral multiple of 8 × 8. An image processing apparatus according to any one of Items 1, 4, and 5.
理部の出力は、８×８の整数倍の異なるブロック単位で
切り替え、これに伴い前記前段の画像処理部の基本単位
も切り替えて出力されるように構成されていることを特
徴とする請求項１，４，５のいずれか１項に係る画像処
理装置。11. The output of the image processing unit in the preceding stage of the final stage of the image processing unit is switched in different block units of an integral multiple of 8 × 8, and accordingly, the basic unit of the preceding image processing unit is also switched. The image processing apparatus according to claim 1, wherein the image processing apparatus is configured to output the image.
像処理部との間に、８×８又は16×16のバッファメモリ
を備え、該バッファメモリは８×８単位のラスタースキ
ャン方式で読み出されるように構成されていることを特
徴とする請求項９〜11のいずれか１項に係る画像処理装
置。12. An 8 × 8 or 16 × 16 buffer memory is provided between a final stage of the image processing unit and a preceding stage image processing unit, and the buffer memory is a raster scan system of 8 × 8 units. The image processing device according to claim 9, wherein the image processing device is configured to be read.
ＹＣ生成処理部、ＬＰＦ処理部、拡大縮小処理部、ＪＰ
ＥＧ処理部を備え、画像処理モードとして少なくとも等
倍画像記録処理モード、拡大記録処理モード、縮小記録
処理モード、非圧縮記録処理モード、圧縮記録画像再生
処理モード、非圧縮記録画像再生処理モード、スルー処
理モードを選択的に設定する手段と、該画像処理モード
設定手段で設定された画像処理モードに応じて処理不要
となる所定の画像処理部をバイパスさせる手段とを備え
ていることを特徴とする請求項１，４，５のいずれか１
項に係る画像処理装置。13. The spatial image processing unit includes at least a YC generation processing unit, an LPF processing unit, a scaling processing unit, and a JP processing unit.
An EG processing unit is provided, and at least the same-size image recording processing mode, enlarged recording processing mode, reduced recording processing mode, non-compressed recording processing mode, compressed recorded image reproduction processing mode, non-compressed recorded image reproduction processing mode, Means for selectively setting a processing mode, and means for bypassing a predetermined image processing unit that does not require processing according to the image processing mode set by the image processing mode setting means. Any one of claims 1, 4, and 5
An image processing apparatus according to the item.
理部と、該空間的画像処理部の一部をバイパスさせるた
めの信号経路切り替え手段と、前記空間的画像処理部を
駆動するためのクロックを供給するクロック供給部と、
前記信号経路切り替え手段によりバイパスさせられた空
間的画像処理部へのクロック供給部からのクロック供給
又は電源供給を停止する手段を備えていることを特徴と
する携帯型画像処理装置。14. A spatial image processing unit having a plurality of stages connected in series, a signal path switching unit for bypassing a part of the spatial image processing unit, and a driving unit for driving the spatial image processing unit. A clock supply unit for supplying a clock of
A portable image processing apparatus comprising means for stopping clock supply or power supply from a clock supply unit to a spatial image processing unit bypassed by the signal path switching unit.
理部と、各空間的画像処理部の前段及び後段に設けられ
たダブルバッファからなるメモリと、空間的画像処理部
の前段及び後段のメモリ中のデータの有無により当該空
間的画像処理部の処理動作の実行／停止を制御する手段
を備えていることを特徴とする画像処理装置。15. A spatial image processing unit having a plurality of stages connected in series, a memory including a double buffer provided before and after each spatial image processing unit, and a stage before and after the spatial image processing unit An image processing apparatus comprising means for controlling execution / stop of the processing operation of the spatial image processing unit depending on the presence or absence of data in the memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12092099A JP4179701B2 (en) | 1999-04-28 | 1999-04-28 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12092099A JP4179701B2 (en) | 1999-04-28 | 1999-04-28 | Image processing device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008169857A Division JP4533447B2 (en) | 2008-06-30 | 2008-06-30 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000312327A true JP2000312327A (en) | 2000-11-07 |
| JP4179701B2 JP4179701B2 (en) | 2008-11-12 |
Family
ID=14798272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12092099A Expired - Fee Related JP4179701B2 (en) | 1999-04-28 | 1999-04-28 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4179701B2 (en) |
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004254937A (en) * | 2003-02-26 | 2004-09-16 | Nanao Corp | Image display device, game machine used therefor and game machine |
| WO2004109597A1 (en) * | 2003-06-02 | 2004-12-16 | Olympus Corporation | Image processing device |
| WO2005010818A1 (en) * | 2003-07-28 | 2005-02-03 | Olympus Corporation | Image processing apparatus, image processing method, and distortion correcting method |
| JP2005044098A (en) * | 2003-07-28 | 2005-02-17 | Olympus Corp | Image processor and image processing method |
| US7039242B2 (en) | 2001-11-14 | 2006-05-02 | Olympus Corporation | Image processing device and image processing method |
| JP2006174245A (en) * | 2004-12-17 | 2006-06-29 | Nikon Corp | Scanning conversion system and electronic camera |
| CN100345436C (en) * | 2004-10-20 | 2007-10-24 | 奥林巴斯株式会社 | Image processing apparatus |
| CN100389435C (en) * | 2003-06-02 | 2008-05-21 | 奥林巴斯株式会社 | Image processing device |
| JP2008118306A (en) * | 2006-11-01 | 2008-05-22 | Canon Inc | Distortion aberration correction processing apparatus, imaging apparatus, and imaging system |
| CN100409657C (en) * | 2005-09-08 | 2008-08-06 | 奥林巴斯映像株式会社 | Image processing method and device |
| CN100444633C (en) * | 2005-02-16 | 2008-12-17 | 奥林巴斯株式会社 | Image processing method and image processing apparatus |
| JP2009003953A (en) * | 2008-08-04 | 2009-01-08 | Olympus Corp | Image processor |
| JP2009020894A (en) * | 2008-08-04 | 2009-01-29 | Olympus Corp | Image processor |
| JP2009037348A (en) * | 2007-07-31 | 2009-02-19 | Canon Inc | Image processing apparatus and method |
| US7525577B2 (en) | 2003-08-25 | 2009-04-28 | Olympus Corporation | Image processing apparatus and image processing method |
| JP2009518890A (en) * | 2005-11-30 | 2009-05-07 | クゥアルコム・インコーポレイテッド | Scaler structure for image and video processing |
| US7650038B2 (en) | 2005-02-16 | 2010-01-19 | Olympus Corporation | Image processing method and image processing apparatus |
| US7659908B2 (en) | 2002-02-28 | 2010-02-09 | Ricoh Company, Ltd. | Image processing circuit, combined image processing circuit, and image forming apparatus |
| JP2010263475A (en) * | 2009-05-08 | 2010-11-18 | Olympus Imaging Corp | Image processing apparatus and imaging apparatus |
| CN101917543A (en) * | 2009-04-08 | 2010-12-15 | 奥林巴斯映像株式会社 | Image processing apparatus and camera head |
| US7900021B2 (en) | 2003-09-04 | 2011-03-01 | Olympus Corporation | Image processing apparatus and image processing method |
| JP2012098884A (en) * | 2010-11-01 | 2012-05-24 | Olympus Corp | Data processor and image processor |
| US8477383B2 (en) | 2009-06-04 | 2013-07-02 | Canon Kabushiki Kaisha | Processing based on command and register |
| US8503779B2 (en) | 2009-05-22 | 2013-08-06 | Canon Kabushiki Kaisha | Method, apparatus, and medium used in processing an image in a unit of a generated band area, the height of which is determined based on a transfer amount and transfer unit image date |
| US8581913B2 (en) | 2009-02-02 | 2013-11-12 | Olympus Corporation | Data processing apparatus and image processing apparatus |
| US8599425B2 (en) | 2009-06-24 | 2013-12-03 | Olympus Corporation | Image processing apparatus |
| JP2014013525A (en) * | 2012-07-05 | 2014-01-23 | Casio Comput Co Ltd | Semiconductor integrated circuit |
| US8891091B2 (en) | 2007-07-05 | 2014-11-18 | Ricoh Company, Ltd. | Image processing apparatus, image processing control method and computer-readable storage medium |
| US8904069B2 (en) | 2010-11-01 | 2014-12-02 | Olympus Corporation | Data processing apparatus and image processing apparatus |
| WO2015163171A1 (en) * | 2014-04-24 | 2015-10-29 | ソニー株式会社 | Image processing apparatus and method and surgical operation system |
| WO2020246173A1 (en) * | 2019-06-07 | 2020-12-10 | キヤノン株式会社 | Image processing device, control method for same, and imaging device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5602532B2 (en) | 2010-07-30 | 2014-10-08 | オリンパス株式会社 | Image processing apparatus and image processing method |
| JP5829094B2 (en) | 2011-10-20 | 2015-12-09 | オリンパス株式会社 | Image processing apparatus and image processing method |
| JP6238510B2 (en) | 2012-07-27 | 2017-11-29 | キヤノン株式会社 | Buffer, buffer control method, synchronization control device, synchronization control method, image processing device, and image processing method |
| JP2015053643A (en) | 2013-09-09 | 2015-03-19 | オリンパス株式会社 | Imaging apparatus |
| JP2015053644A (en) | 2013-09-09 | 2015-03-19 | オリンパス株式会社 | Imaging device |
| JP6280713B2 (en) | 2013-09-09 | 2018-02-14 | オリンパス株式会社 | Imaging device |
-
1999
- 1999-04-28 JP JP12092099A patent/JP4179701B2/en not_active Expired - Fee Related
Cited By (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7039242B2 (en) | 2001-11-14 | 2006-05-02 | Olympus Corporation | Image processing device and image processing method |
| US7659908B2 (en) | 2002-02-28 | 2010-02-09 | Ricoh Company, Ltd. | Image processing circuit, combined image processing circuit, and image forming apparatus |
| JP2004254937A (en) * | 2003-02-26 | 2004-09-16 | Nanao Corp | Image display device, game machine used therefor and game machine |
| WO2004109597A1 (en) * | 2003-06-02 | 2004-12-16 | Olympus Corporation | Image processing device |
| CN100389435C (en) * | 2003-06-02 | 2008-05-21 | 奥林巴斯株式会社 | Image processing device |
| US7636498B2 (en) | 2003-06-02 | 2009-12-22 | Olympus Corporation | Image processing apparatus |
| WO2005010818A1 (en) * | 2003-07-28 | 2005-02-03 | Olympus Corporation | Image processing apparatus, image processing method, and distortion correcting method |
| JP2005044098A (en) * | 2003-07-28 | 2005-02-17 | Olympus Corp | Image processor and image processing method |
| EP2533192A2 (en) | 2003-07-28 | 2012-12-12 | Olympus Corporation | Image processing apparatus, image processing method, and distortion correcting method |
| US7813585B2 (en) | 2003-07-28 | 2010-10-12 | Olympus Corporation | Image processing apparatus, image processing method, and distortion correcting method |
| US7525577B2 (en) | 2003-08-25 | 2009-04-28 | Olympus Corporation | Image processing apparatus and image processing method |
| US7900021B2 (en) | 2003-09-04 | 2011-03-01 | Olympus Corporation | Image processing apparatus and image processing method |
| CN100345436C (en) * | 2004-10-20 | 2007-10-24 | 奥林巴斯株式会社 | Image processing apparatus |
| US8289414B2 (en) | 2004-12-17 | 2012-10-16 | Nikon Corporation | Scan conversion device and electronic camera |
| JP2006174245A (en) * | 2004-12-17 | 2006-06-29 | Nikon Corp | Scanning conversion system and electronic camera |
| US7995110B2 (en) | 2004-12-17 | 2011-08-09 | Nikon Corporation | Scan conversion device and electronic camera |
| CN100444633C (en) * | 2005-02-16 | 2008-12-17 | 奥林巴斯株式会社 | Image processing method and image processing apparatus |
| US7650038B2 (en) | 2005-02-16 | 2010-01-19 | Olympus Corporation | Image processing method and image processing apparatus |
| CN100409657C (en) * | 2005-09-08 | 2008-08-06 | 奥林巴斯映像株式会社 | Image processing method and device |
| US7936940B2 (en) | 2005-09-08 | 2011-05-03 | Olympus Imaging Corp. | Image processing method and device |
| CN103945225A (en) * | 2005-11-30 | 2014-07-23 | 高通股份有限公司 | Scaler architecture for image and video processing |
| JP2009518890A (en) * | 2005-11-30 | 2009-05-07 | クゥアルコム・インコーポレイテッド | Scaler structure for image and video processing |
| US8009729B2 (en) | 2005-11-30 | 2011-08-30 | Qualcomm Incorporated | Scaler architecture for image and video processing |
| JP2008118306A (en) * | 2006-11-01 | 2008-05-22 | Canon Inc | Distortion aberration correction processing apparatus, imaging apparatus, and imaging system |
| US8891091B2 (en) | 2007-07-05 | 2014-11-18 | Ricoh Company, Ltd. | Image processing apparatus, image processing control method and computer-readable storage medium |
| US8379998B2 (en) | 2007-07-31 | 2013-02-19 | Canon Kabushiki Kaisha | Image processing apparatus and method |
| JP2009037348A (en) * | 2007-07-31 | 2009-02-19 | Canon Inc | Image processing apparatus and method |
| JP2009003953A (en) * | 2008-08-04 | 2009-01-08 | Olympus Corp | Image processor |
| JP2009020894A (en) * | 2008-08-04 | 2009-01-29 | Olympus Corp | Image processor |
| US8581913B2 (en) | 2009-02-02 | 2013-11-12 | Olympus Corporation | Data processing apparatus and image processing apparatus |
| CN101917543A (en) * | 2009-04-08 | 2010-12-15 | 奥林巴斯映像株式会社 | Image processing apparatus and camera head |
| US8369632B2 (en) | 2009-04-08 | 2013-02-05 | Olympus Corporation | Image processing apparatus and imaging apparatus |
| JP2010263475A (en) * | 2009-05-08 | 2010-11-18 | Olympus Imaging Corp | Image processing apparatus and imaging apparatus |
| US8503779B2 (en) | 2009-05-22 | 2013-08-06 | Canon Kabushiki Kaisha | Method, apparatus, and medium used in processing an image in a unit of a generated band area, the height of which is determined based on a transfer amount and transfer unit image date |
| US8724901B2 (en) | 2009-05-22 | 2014-05-13 | Canon Kabushiki Kaisha | Image processing method, apparatus and program for dividing an image for processing |
| US9055253B2 (en) | 2009-05-22 | 2015-06-09 | Canon Kabushiki Kaisha | Method, apparatus, and medium acquiring band-area height on the basis of transfer amount and transfer unit of partial image data of the band area |
| US8477383B2 (en) | 2009-06-04 | 2013-07-02 | Canon Kabushiki Kaisha | Processing based on command and register |
| US8599425B2 (en) | 2009-06-24 | 2013-12-03 | Olympus Corporation | Image processing apparatus |
| US8904069B2 (en) | 2010-11-01 | 2014-12-02 | Olympus Corporation | Data processing apparatus and image processing apparatus |
| JP2012098884A (en) * | 2010-11-01 | 2012-05-24 | Olympus Corp | Data processor and image processor |
| US9003132B2 (en) | 2010-11-01 | 2015-04-07 | Olympus Corporation | Data processing apparatus and image processing apparatus |
| JP2014013525A (en) * | 2012-07-05 | 2014-01-23 | Casio Comput Co Ltd | Semiconductor integrated circuit |
| US8914561B2 (en) | 2012-07-05 | 2014-12-16 | Casio Computer Co., Ltd. | Semiconductor integrated circuit |
| WO2015163171A1 (en) * | 2014-04-24 | 2015-10-29 | ソニー株式会社 | Image processing apparatus and method and surgical operation system |
| JPWO2015163171A1 (en) * | 2014-04-24 | 2017-04-13 | ソニー株式会社 | Image processing apparatus and method, and surgical system |
| US10440241B2 (en) | 2014-04-24 | 2019-10-08 | Sony Corporation | Image processing apparatus, image processing method, and surgical system |
| US11245816B2 (en) | 2014-04-24 | 2022-02-08 | Sony Corporation | Image processing apparatus, image processing method, and surgical system |
| US11895410B2 (en) | 2019-06-07 | 2024-02-06 | Canon Kabushiki Kaisha | Image processing apparatus and control method therefor, and image capturing apparatus |
| WO2020246173A1 (en) * | 2019-06-07 | 2020-12-10 | キヤノン株式会社 | Image processing device, control method for same, and imaging device |
| JP2020202471A (en) * | 2019-06-07 | 2020-12-17 | キヤノン株式会社 | Image processing apparatus, control method of the same, and imaging apparatus |
| JP7256694B2 (en) | 2019-06-07 | 2023-04-12 | キヤノン株式会社 | IMAGE PROCESSING DEVICE AND CONTROL METHOD THEREOF, AND IMAGING DEVICE |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4179701B2 (en) | 2008-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000312327A (en) | Image processor | |
| JP3748489B2 (en) | Image processing apparatus, image processing method, and computer-readable storage medium | |
| JP3096618B2 (en) | Imaging device | |
| US20130300898A1 (en) | Image processing apparatus having a buffer memory for image data storage | |
| KR20010052864A (en) | Imaging device and signal processing method | |
| JP4533447B2 (en) | Image processing device | |
| US20030007082A1 (en) | Digital camera with electronic zooming function | |
| US7023455B2 (en) | Apparatus and method for processing video signal | |
| JP4024649B2 (en) | Image processing apparatus and image processing method | |
| US7650038B2 (en) | Image processing method and image processing apparatus | |
| JP4286192B2 (en) | Image processing apparatus and image processing method | |
| US20060104543A1 (en) | Size optimized pixel line to pixel block conversion algorithm | |
| US7573513B2 (en) | Image processing device and image processing method | |
| EP1784783B1 (en) | Method of address-controlling memory with single buffer structure | |
| JP2006054584A (en) | Image processing apparatus | |
| JP2002125127A (en) | Image data rearrangement and arranged image data restoration device and image compander | |
| JP2006121343A (en) | Image processor | |
| JP4137097B2 (en) | Image processing apparatus, image processing method, and computer-readable storage medium | |
| JP2862121B2 (en) | Image processing circuit | |
| JPH07141388A (en) | Electronic filing device | |
| JP4439746B2 (en) | Information processing device | |
| JP2006067513A (en) | Image magnification/reduction converting apparatus and digital video system | |
| JP2002237951A (en) | Video signal processing circuit | |
| JP2007193159A (en) | Image display controller and image display control method | |
| JPH0537745A (en) | Image forming device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080430 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080630 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080819 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080826 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |