JP2000311918A - 半導体集積回路 - Google Patents

半導体集積回路

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Abstract

(57)【要約】 【課題】 この発明は、回路構成素子として利用される
リード端子、ボンディングワイヤの寄生インダクタンス
のばらつきを抑制することを課題とする。 【解決手段】この発明は、パッケージの対向する側辺に
配置されて並列接続された複数のボンディングワイヤ又
は複数のボンディングワイヤとリード端子の寄生インダ
クタンスを利用して構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、パッケージのリ
ード端子に寄生するインダクタンス、ボンディングワイ
ヤに寄生するインダクタンスを、回路を構成する素子と
して利用した半導体集積回路に関する。
【０００２】
【従来の技術】UHF 帯以上の高周波信号を扱う集積回路
では、リード端子の寄生インダクタンス、ボンディング
ワイヤの寄生インダクタンスを共振回路等の回路の構成
素子として積極的に利用することがある。
【０００３】このように、リード端子とボンディングワ
イヤの寄生インダクタンスを利用する場合に、パッケー
ジの一方の側辺に配置された１本ないしは複数本のリー
ド端子とボンディングワイヤが用いられていた。この場
合に、寄生インダクタンスの値にはパッケージの組み立
てに起因するばらつきが生じていた。半導体集積回路の
組み立て工程において、ペレットをフレームにマウント
する際に機械的な精度により所望のマウントポイントに
対してＸ方向、Ｙ方向あるいは回転方向にマウントズレ
が生じる場合があった。また、ペレットとフレームとの
間でボンディングワイヤを接続する際にボンディングポ
イントにズレが生じる場合があった。これにより、寄生
インダクタンスとなるボンディングワイヤの長さや、リ
ード端子の寄生インダクタンス成分となる長さにズレが
生じ、寄生インダクタンスの値をばらつかせていた。こ
の寄生インダクタンスのばらつきの増減は、寄生インダ
クタンスとして利用するリード端子やボンディングワイ
ヤがパッケージの一方の側辺に配置されていたため、増
加する方向あるいは減少する方向の一方向となってい
た。
【０００４】例えば、２本のリード端子とボンディング
ワイヤにおいて、１本のリード端子の寄生インダクタン
スを一律L1、１本のボンディングワイヤの寄生インダク
タンスを一律L2とし、ボンディングワイヤの寄生インダ
クタンスL2の増減の係数をα(0<α≦1)とすると、２本
のリード端子とボンディングワイヤの寄生インダクタン
スを合わせた合成インダクタンスLは、以下に示す式で
表される。
【０００５】
【数１】 L=((L1+L2)+(±α*L2))*((L1+L2)+(±α*L2))/(2*((L1+L2)+(±α*L2))) =((L1+L2)+(±α*L2))/2 =(L1+L2)/2±(α*L2)/2 ……式(1) 上式から、合成インダクタンスLには、±(α*L2)/2のズ
レが生じすることになる。
【０００６】このインダクタンス成分のズレは共振周波
数の変動幅を大きくし、信号の周波数がより高くなる
と、共振周波数のズレ等により製品の歩留まりが急激に
低下するおそれがあった。
【０００７】
【発明が解決しようとする課題】以上説明したように、
リード端子、ボンディングワイヤの寄生インダクタンス
を回路の構成素子として利用した従来の半導体集積回路
にあっては、寄生インダクタンスとして利用するリード
端子、ボンディングワイヤは、半導体集積回路のパッケ
ージの一方の側辺に配置されたリード端子ならびにボン
ディングワイヤを用いていた。このため、寄生インダク
タンスの値には、パッケージの組み立てに起因したばら
つきが生じるといった不具合を招いていた。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、回路構成素子
として利用されるリード端子、ボンディングワイヤの寄
生インダクタンスのばらつきを抑制し得る半導体集積回
路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、ボンディングワイヤ
の寄生インダクタンスを、高周波信号を取り扱う半導体
集積回路の回路構成素子として使用した半導体集積回路
において、前記ボンディングワイヤは、パッケージの対
向する側辺に配置されて並列接続された複数のボンディ
ングワイヤからなることを特徴とする。
【００１０】第２の手段は、ボンディングワイヤの寄生
インダクタンスと該ボンディングワイヤに接続されたパ
ッケージのリード端子の寄生インダクタンスを、高周波
信号を取り扱う半導体集積回路の回路構成素子として使
用した半導体集積回路において、前記ボンディングワイ
ヤと該ボンディングワイヤに接続された前記リード端子
は、パッケージの対向する側辺に配置されて並列接続さ
れた複数のボンディングワイヤとリード端子からなるこ
とを特徴とする。
【００１１】第３の手段は、前記第１又は第２の手段に
おいて、前記ボンディングワイヤ、又は前記ボンディン
グワイヤと該ボンディングワイヤに接続された前記リー
ド端子は、偶数本であることを特徴とする。
【００１２】第４の手段は、前記第１，２又は３の手段
において、前記ボンディングワイヤの寄生インダクタン
ス、又は前記ボンディングワイヤと該ボンディングワイ
ヤに接続された前記リード端子の寄生インダクタンス
は、共振回路を構成してなることを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
【００１４】図１はこの発明の一実施形態に係る半導体
集積回路の構成を示す図である。
【００１５】図１において、この実施形態の半導体集積
回路は、この発明をリードレスの半導体集積回路に適用
して、ボンディングワイヤの寄生インダクタンスを回
路、例えば直列共振回路のインダクタンスとして利用し
たものである。リードレスのパッケージ１に実装された
ペレット２には、ペレット２の内部の回路構成素子とし
てＦＥＴ（電界効果トランジスタ）３とこのＦＥＴ３に
接続された容量（Ｃｘ）４が形成され、この容量４はペ
レット２の対向する側辺に配置形成された一対の電極パ
ッド５にそれぞれ接続され、それぞれの電極パッド５に
は対応するボンディングワイヤ６の一端が接続され、そ
れぞれのボンディングワイヤ６の他端はパッケージの対
応する電極７に接続されている。このような構成におい
て、ペレット内部の回路構成素子のＦＥＴ３と容量４に
対して、一対のボンディングワイヤ６の寄生インダクタ
ンスが並列接続されて直列共振回路が構成されており、
この共振回路の等価回路は図２に示すように表される。
【００１６】このような実施形態においては、共振回路
を構成する寄生インダクタンスとなる一対のボンディン
グワイヤ６はペレット２の対向する側辺に分割して配置
されているので、ペレットをマウントする組み立て工程
時のペレットのＸ方向、Ｙ方向、回転方向の位置ズレに
対して、ボンディングワイヤ６の長さ、すなわちボンデ
ィングワイヤの寄生インダクタンスの値の増減方向は相
反することになる。したがって、一対のボンディングワ
イヤ６の寄生インダクタンスを合成した合成インダクタ
ンスのズレは従来に比べて抑制され、寄生インダクタン
スのばらつきを抑えることができる。この結果、共振回
路の共振周波数の変動幅も従来に比べて低減することが
できる。
【００１７】図３はこの発明の他の実施形態に係る半導
体集積回路の構成を示す図である。
【００１８】図３において、この実施形態の特徴とする
ところは、この発明をリード端子付きの半導体集積回路
に適用して、ボンディングワイヤの寄生インダクタンス
とリード端子の寄生インダクタンスを回路、例えば直列
共振回路のインダクタンスとして利用したものであり、
図１に示す構成に比べて、それぞれのボンディングワイ
ヤ６の他端がパッケージ１の対応するリード端子８に接
続されて、図４の等価回路に示すように共振回路を構成
したことにある。
【００１９】このような実施形態において、従来の技術
の欄で説明したと同様にして合成インダクタンスを求め
ると、以下に示す式で表される。
【００２０】
【数２】 L=((L1+L2)+αL2)*((L1+L2)-α*L2)/(((L1+L2)+α*L2)+((L1+L2)-α*L2)) =((L1+L2)2-(α*L2)2)/(2*(L1+L2)) =((L1+L2)/2-(α*L2)2)/(2*(L1+L2)) ……式(2) 上式から、合成インダクタンスのズレは、-(α*L2)2)/
(2*(L1+L2))に抑えることができ、前述した式(1)のズレ
に比べて低減することが可能となる。
【００２１】例えば、２組のリード端子の寄生インダク
タンスとボンディングワイヤの寄生インダクタンスとMI
M キャパシタを用いた共振回路の組み立てばらつきによ
る共振周波数（fo=1/(2π√(LC)）の変動幅を、前述し
た式(1)で表される合成インダクタンスLと、上記実施形
態の式(2)で表される合成インダクタンスLを参照して比
較する。ここで、MIMキャパシタのキャパシタンスを0.5
(pF)、リード端子の寄生インダクタンス、ボンディング
ワイヤの寄生インダクタンスをそれぞれ0.6(nH）、.8(n
H)（この値はSSOP-8パッケージで一般的に使用されてい
る値である）、係数αを0.3とする。このよう場合に、
従来の式(1)で表される合成インダクタンスLを用いる
と、最小（fomin）、最大（fomax）の共振周波数は以下
に示すように算出され、所望の共振周波数に対するズレ
は、以下に示すように8.8%程度となる。
【００２２】
【数３】fo（所望周波数）=1/(2*π*√(((L1+L2)/2)*
C))=8.51GHz fomax（最大周波数）=1/(2*π*√((((L1+L2)-α*L2)/2)
*C))=9.35GHz fomin（最小周波数）=1/(2*π*√((((L1+L2)+α*L2)/2)
*C))=7.86GHz 周波数誤差=(fomax-fomin)/2/fo*100=8.8% これに対して、上記実施形態においては、式(2)で表さ
れる合成インダクタンスLを用いると、最小（fomin）、
最大（fomax）の共振周波数は以下に示すように算出さ
れ、所望の共振周波数に対するズレは、以下に示すよう
に1.5%程度となる。
【００２３】
【数４】fo（所望周波数）=1/(2*π*√(((L1+L2)/2)*
C))=8.51GHz fomax（最大周波数）=1/(2*π*√(((L1+L2)/2-(α*L2)2
/(2*(L1+L2)))*C))=8.64 GHzfomin（最小周波数）=1/(2*π*√(((L1+L2)/2)*C))=
8.51GHz 周波数誤差=(fomax-fomin)/fo*100=1.5% このように、上記実施形態においては、リード端子とボ
ンディングワイヤの寄生インダクタンスを合わせた合成
インダクタンスのばらつきを抑制して、共振周波数の変
動幅を従来に比べて大幅に抑制することが可能となる。
【００２４】図５はこの発明の他の実施形態に係る半導
体集積回路の構成を示す図である。
【００２５】図５において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、更にもう一対
のボンディングワイヤ９の寄生インダクタンスを利用し
たことにあり、それぞれのボンディングワイヤ９の一端
はペレット２の対応する電極１０に接続され、それぞれ
のボンディングワイヤ９の他端はパッケージ１の対応す
る電極１１に接続され、共振回路は図６の等価回路に示
すように構成され、他の構成は図１と同様である。
【００２６】このような実施形態においても、上記実施
形態と同様の効果を得ることができる。
【００２７】なお、この発明は、上記実施形態に限定さ
れることはなく、寄生インダクタンスとして利用するボ
ンディングワイヤ、リード端子の数、寄生インダクタン
スを利用する回路構成、ペレットの実装形態に制約を与
えるものではない。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、パッケージの対向する側辺に配置されて並列接続さ
れた複数のボンディングワイヤ又は複数のボンディング
ワイヤとリード端子の寄生インダクタンスを利用するよ
うにしたので、半導体集積回路の組み立てに起因する寄
生インダクタンスのばらつきを抑制することができる。
この結果、共振周波数の変動幅を抑制することが可能と
なり、製品の歩留まりの低下を抑えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路の
構成を示す図である。
【図２】図１の共振回路の等価回路を示す図である。
【図３】この発明の他の実施形態に係る半導体集積回路
の構成を示す図である。
【図４】図３の共振回路の等価回路を示す図である。
【図５】この発明の他の実施形態に係る半導体集積回路
の構成を示す図である。
【図６】図５の共振回路の等価回路を示す図である。
【符号の説明】
１ パッケージ ２ ペレット ３ ＦＥＴ ４ 容量 ５，１０ 電極パッド ６，９ ボンディングワイヤ ７，１１ パッケージの電極 ８ リード端子

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ボンディングワイヤの寄生インダクタン
    スを、高周波信号を取り扱う半導体集積回路の回路構成
    素子として使用した半導体集積回路において、 前記ボンディングワイヤは、パッケージの対向する側辺
    に配置されて並列接続された複数のボンディングワイヤ
    からなることを特徴とする半導体集積回路。
  2. 【請求項２】 ボンディングワイヤの寄生インダクタン
    スと該ボンディングワイヤに接続されたパッケージのリ
    ード端子の寄生インダクタンスを、高周波信号を取り扱
    う半導体集積回路の回路構成素子として使用した半導体
    集積回路において、 前記ボンディングワイヤと該ボンディングワイヤに接続
    された前記リード端子は、パッケージの対向する側辺に
    配置されて並列接続された複数のボンディングワイヤと
    リード端子からなることを特徴とする半導体集積回路。
  3. 【請求項３】 前記ボンディングワイヤ、又は前記ボン
    ディングワイヤと該ボンディングワイヤに接続された前
    記リード端子は、偶数本であることを特徴とする請求項
    １又は２記載の半導体集積回路。
  4. 【請求項４】 前記ボンディングワイヤの寄生インダク
    タンス、又は前記ボンディングワイヤと該ボンディング
    ワイヤに接続された前記リード端子の寄生インダクタン
    スは、共振回路を構成してなることを特徴とする請求項
    １，２又は３記載の半導体集積回路。
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