JP2000298575A - 情報処理システム - Google Patents

情報処理システム

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JP2000298575A
JP2000298575A JP11106825A JP10682599A JP2000298575A JP 2000298575 A JP2000298575 A JP 2000298575A JP 11106825 A JP11106825 A JP 11106825A JP 10682599 A JP10682599 A JP 10682599A JP 2000298575 A JP2000298575 A JP 2000298575A
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JP11106825A
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Kazuhiko Amano
和彦 天野
Tsugio Nakamura
次男 中村
Hiroshi Kasahara
宏 笠原
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Abstract

(57)【要約】 （修正有） 【課題】 可変精度演算が行えるシステムをハードウェ
ア的に構築し、しかも演算の高速化を図る情報処理シス
テムを提供する。 【解決手段】 入力データに対して、処理手順に従って
演算処理して出力する情報処理システムは、処理手順に
基づいてそれぞれ最大演算精度ｎビットにて演算するｘ
個の演算ユニットと、ｘ個の演算ユニット同士の複数の
カスケード接続端子とを有する。ｘ個の演算ユニットの
各々は、それぞれ演算精度がｎ１ビットのｙ個（ｙ＝ｎ
／ｎ１）の演算モジュールと、そのｙ個の演算モジュー
ル同士の複数のカスケード接続端子とを有する。このｙ
個の演算モジュールの各々は、ｎ１個の１ビット演算セ
ルにてそれぞれ形成されるｎ１段の並列演算器を１ビッ
トずつシフトさせて配置して構成され。ｎ×ｍビット
（ｘ≧ｍ≧２）の任意演算精度の演算を行うときに、ｍ
個の演算ユニットがカスケード接続され、各演算ユニッ
トにて（ｍ−１）回の繰り返し演算が行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に係り、特にハードウェア構成によって任意精度の演算
を行う情報処理システムに関する。
【０００２】
【背景技術】従来より、乱数発生、ウェーブレット変
換、ニューラルネットワーク、高速フーリエ演算、ディ
ジタルフィルタ等の複雑、かつ、大規模な演算を伴う場
合には、開発コスト、開発期間などの観点から特殊な用
途を除き、専用のハードウェアを用いることなく、汎用
の演算装置を用い、ソフトウェアにより実現する構成を
採っていた。
【０００３】また、インターネットの普及等伴うプライ
バシイ保護や電子商取引の観点から情報セキュリティ機
構が重要性を増し、暗号技術が注目されている。中で
も、暗号強度とディジタル署名などによる認証機能があ
ることから、秘密鍵暗号方式よりも公開鍵暗号方式が期
待されている。
【０００４】秘密鍵暗号方式としてはＤＥＳ（Data Enc
ryption Standard）、公開鍵暗号方式としてはＲＳＡ
（Rivest Shamir Adleman criptograph）がある。
【０００５】原理的には、ＤＥＳはデータビット列の並
び換えや置換による方式で、ＲＳＡは極めて多ビットの
剰余演算を行う方式であり、一般に秘密鍵暗号方式に比
べて公開鍵暗号方式は数百倍遅くなる。これは、公開鍵
暗号方式においては、数百ビット以上を法とする非常に
多精度の剰余演算を行うことによる。
【０００６】そこで、通常、多量のデータ列の暗号化に
は高速な秘密鍵暗号方式を用い、データ量の少ない認
証、署名および鍵の配送などには公開鍵暗号方式を用い
るように暗号方式の使い分けがなされている。
【０００７】また、公開鍵暗号では、暗号強度を鍵のビ
ット長を変えることにより選択できるため、通信相手の
公開したさまざまなビット数の公開鍵を用いて演算がで
きることが求められている。
【０００８】さらに、乱数発生、ウェーブレット変換、
ニューラルネットワーク、高速フーリエ演算、ディジタ
ルフィルタ等を汎用の演算装置を用いてソフトウェアに
より実現する手法においては、汎用の演算装置の演算精
度を超えて演算を行う場合に、全てソフトウェア側で対
応する必要があり、プログラミングの手間及び処理時間
の増大によりその実現が現実的ではなくなってしまう場
合が生じていた。
【０００９】さらにＤＥＳではハードウェア技術を用い
て実現されなければならないと規定されているように、
ソフトウェアだけによる暗号／復号システムの場合、第
三者による解読を避けるのは事実上困難である。暗号ア
ルゴリズムの一部をハードウェア化すれば暗号強度はよ
り高いものとなる。
【００１０】
【発明が解決しようとする課題】例えばＲＳＡ暗号は、
その安全性が素因数分解の困難さという数学的問題に関
しており、現在では１０２４ビットという極めて高精度
なべき乗剰余演算を基本としている。
【００１１】このため、一般の計算機が扱える程度での
ソフトウェアによる演算では、非常に多くの演算時間を
要することから、べき乗剰余演算を効率的に実行するア
ルゴリズムあるいはハードウェアの設計が極めて重要な
課題となっている。
【００１２】これまでに高速化を主眼とした多くの研究
がなされ、実際に１チップ化した例も報告されている
（電子情報通信学会論文誌 D-I Vol.J80-D-I No.8 pp.
725-735 1997-8など）。
【００１３】高精度化のために専用ハードウェアを用い
る場合、高精度化に対しては大幅な集積度増が大きな問
題として挙げられる。また、計算機の性能向上により、
更に１０２４ビット以上のべき乗剰余演算といった高精
度化が進むと予測され、上記の高集積度増の問題はより
顕著となる。
【００１４】また、公開鍵暗号システムでは暗号強度を
高めるため、さまざまなビット長の鍵を用いて、いわゆ
る可変長精度での演算が行われる。この場合、前述のシ
ステムオンチップのような大規模化が進むと、全ての回
路を最初から設計することは極めて困難となる。
【００１５】本発明者等は、更なる高精度、システムの
大規模化、可変精度演算の各要求に対して、チップスラ
イス化が最も適した手段と考え、ＲＳＡ公開鍵暗号のチ
ップスライス化を目指した。そして本発明者等は、ビッ
トシフトとラッチとを繰り返す順序回路方式の情報処理
システムを提案している（ＰＣＴ／ＪＰ９８／０５５８
６）。
【００１６】本発明の目的は、可変精度演算が行えるシ
ステムをハードウェア的に容易に構築することが可能で
あって、しかも演算のさらなる高速化を図ることができ
る情報処理システムを提供することにある。
【００１７】
【課題を解決するための手段】本発明の一態様は、入力
データに対して、処理手順に従って演算処理して出力す
る情報処理システムにおいて、前記処理手順に基づい
て、それぞれ最大演算精度ｎビット（ｎ：自然数）にて
演算するｘ個の演算ユニットと、前記ｘ個の演算ユニッ
ト同士をカスケード接続するための複数のカスケード接
続端子と、を有し、前記ｘ個の演算ユニットの各々は、
それぞれ演算精度がｎ１ビットのｙ個（ｙ＝ｎ／ｎ１）
の演算モジュールと、前記ｙ個の演算モジュール同士を
カスケード接続するための複数のカスケード接続端子
と、を有し、前記ｙ個の演算モジュールの各々は、ｎ１
個の１ビット演算セルにてそれぞれ形成されるｎ１段の
並列演算器を１ビットずつシフトさせて配置して構成さ
れ、ｎ×ｍビット（ｘ≧ｍ≧２）の演算を行うときに、
ｍ個の前記演算ユニットがカスケード接続され、各演算
ユニットにて（ｍ−１）回の繰り返し演算が行われるこ
とを特徴とする。
【００１８】本発明の一態様によれば、各演算モジュー
ルはｎ１個の１ビット演算セルにてそれぞれ形成される
ｎ１段の並列演算器を１ビットずつシフトさせて配置し
て構成され、すなわちｎ１2個の１ビット演算セルにて
構成される。この演算モジュールをｙ個カスケード接続
して１演算ユニットを構成し、かつその演算ユニットを
ｍ個カスケード接続することで、各演算ユニットにて
（ｍ−１）回の繰り返し演算を行うことで、ｎ×ｍビッ
トの任意演算精度の演算を行う準並列形の演算器を構成
している。
【００１９】このように、演算処理を複数の演算処理ユ
ニットにて分散処理することでハードウェア処理が容易
となり、暗号／復号、乱数発生処理、ウェーブレット変
換処理、高速フーリエ変換処理、デジタルフィルタ処理
などの演算量が多く、精度が要求される場合でも、容易
にシステムを構築して演算処理の高速化を図ることとが
できる。
【００２０】ＰＣＴ／ＪＰ９８／０５５８６にて提案し
た、ｎ１ビット精度の１演算モジュールにてｎ１個のク
ロックに従ってシフトとラッチを繰り返す順序回路形の
ものと比較すれば、演算時間を短縮できる。
【００２１】本発明の一態様において、演算処理に求め
られる演算精度をｎ２×ｍビット（ｎ１≦ｎ２≦ｎ）の
任意ビット精度としたとき、ｎ２＝ｎ１×ｙ１（ただし
ｙ１≦ｙ）を満たすように、各々の前記演算ユニット内
にてｙ１個の演算モジュールがカスケード接続すればよ
い。このように、各演算ユニット内の演算モジュールの
接続数を変更することでも、ビット精度が可変となる。
【００２２】本発明の他の態様は、入力データに対し
て、処理手順に従って演算処理して出力する情報処理シ
ステムにおいて、前記処理手順に基づいて、それぞれ最
大演算精度ｎビット（ｎ：自然数）にて演算するｘ個の
演算ユニットと、前記ｘ個の演算ユニット同士をカスケ
ード接続するための複数のカスケード接続端子と、を有
し、前記ｘ個の演算ユニットの各々は、それぞれ演算精
度ｎ１（ｎ１＜ｎ）で、少なくとも２種の演算を行うｙ
2個（ｙ＝ｎ／ｎ１）の演算モジュールと、前記ｙ2個の
演算モジュール同士をカスケード接続するための複数の
カスケード接続端子と、を有し、前記ｙ2個の演算モジ
ュールの各々は、ｎ１個の１ビット演算セルにてそれぞ
れ形成されるｎ１段の並列演算器を１ビットずつシフト
させて配置して構成され、ｎ×ｍビット（ｘ≧ｍ≧２）
の演算を行うときに、ｍ2個の前記演算ユニットがカス
ケード接続されることを特徴とする。
【００２３】本発明の他の態様は、各演算モジュールは
ｎ１個の１ビット演算セルにてそれぞれ形成されるｎ１
段の並列演算器を１ビットずつシフトさせて配置して構
成され、すなわちｎ１2個の１ビット演算セルにて構成
される点で、上述の準並列形演算器と同じである。
【００２４】本発明の他の態様では、この演算モジュー
ルをｙ個カスケード接続して１演算ユニットを構成し、
かつその演算ユニットをｍ2個カスケード接続すること
で、各演算ユニットにて繰り返し演算を行うことなく、
ｎ×ｍビットの任意演算精度の演算を行う完全並列形の
演算器を構成している。
【００２５】ＰＣＴ／ＪＰ９８／０５５８６にて提案し
た、ｎ１ビット精度の１演算モジュールにてｎ１個のク
ロックに従ってシフトとラッチを繰り返す順序回路形の
ものと比較すれば、完全並列形では演算時にクロックが
必要でないので、演算時間を大幅に短縮できる。
【００２６】演算処理に求められる任意演算精度をｎ２
×ｍビット（ｎ１≦ｎ２≦ｎ）としたときには、ｎ２＝
ｎ１×ｙ１（ただしｙ１≦ｙ）を満たすように、各々の
演算ユニット内にて（ｙ１）2個の演算モジュールをカ
スケード接続すればよい。このように、各演算ユニット
内の演算モジュールの接続数を変更することでも、ビッ
ト精度が可変となる。
【００２７】本発明のさらに他の態様は、入力データに
対して、処理手順に従って演算処理して出力する情報処
理システムにおいて、前記処理手順に基づいて、それぞ
れ所定の演算精度にて演算する複数の演算モジュールを
それぞれ有する複数の演算ユニットと、前記複数の演算
ユニット同士及び前記複数の演算モジュール同士をカス
ケード接続するための複数のカスケード接続端子と、を
有し、演算処理に必要な所望演算精度に基づいて、必要
数の前記演算モジュール及び前記演算ユニットがカスケ
ード接続され、その演算処理に必要なクロック数は前記
所望演算精度のビット数が大きいほど増大され、そのク
ロック周波数は前記所望演算精度のビット数が大きいほ
ど低く設定されることを特徴とする。
【００２８】この本発明の他の態様は、演算時にクロッ
クが必要な上述の準並列形、順序回路形等に適用があ
る。演算ユニットを準並列形または順序回路形などにて
構成した場合には、演算に必要な所望演算精度が与えら
れた場合、その所望演算精度のビット数が大きいほど、
１つのクロックにて実施すべき演算時間を長く要する。
【００２９】そこで、このクロック周波数を可変とし、
所望演算精度のビット数が大きいほどクロック周波数を
低くし、所望演算精度のビット数が小さいほどクロック
周波数を高くしている。この結果、所望演算精度のビッ
ト数に合わせてその演算に必要な時間を確保するととも
に、所望演算精度のビット数の演算時間を最適化して、
無駄に演算時間を要しないようにすることができる。
【００３０】上述した本発明の各態様では、各演算モジ
ュールは除算モジュール、乗算モジュールあるいはその
両者を含むべき乗剰余演算モジュールなどを有すること
ができる。
【００３１】これらの各演算モジュールにて構成される
複数の演算ユニットでは、公開鍵暗号方式などに用いら
れるＹ＝Ｘ2 ｍｏｄ Ｎの演算を分散処理することが
できる。
【００３２】また、本発明の上述した各形態では、演算
ユニット間及び／または演算モジュール間を光信号によ
り信号が伝送されるようにすると、信号伝搬時間をほと
んど無視でき、演算のさらなる高速化が図れると共に、
信号伝搬遅延等に伴う設計上の制約がなくなるため情報
処理システムの設計を容易化できる。
【００３３】
【発明の実施の形態】次に図面を参照して本発明の好適
な実施の形態を説明する。
【００３４】（第１の実施の形態）図１（Ａ）に第１の
実施の形態の情報処理システムのブロック図を示す。
【００３５】情報処理システム１０は、図１（Ａ）に示
すように例えば２つの汎用のマイクロプロセッサにより
構成される。図１（Ａ）において、この情報処理システ
ム１０は、システム全体を制御するためのメインマイク
ロプロセッサ１と、メインマイクロプロセッサ１とバス
２を介して接続されたプログラマブルディジタルプロセ
ッサ３と、を備えている。プログラマブルディジタルプ
ロセッサ３は、メインマイクロプロセッサ１に代わって
予め設定されたプログラム（処理手順）に従って高速で
所望演算精度の演算を行うコプロセッサ（coprocesso
r）として機能する。
【００３６】ここで、バス２には、図示は省略してある
が、この情報処理システム１０に要求される仕様に応じ
て、キーボード、マウスなどの入力装置、プリンタなど
の出力装置、ＲＯＭ、ＲＡＭ等の記憶装置及びハードデ
ィスク装置などの外部装置などが直接、あるいは、イン
ターフェース装置を介して接続されている。
【００３７】図２は、図１に示すプログラマブルディジ
タルプロセッサ３の構成を示している。このプログラマ
ブルディジタルプロセッサ３は、図示しないシステムＲ
ＯＭ、システムＲＡＭを有し、暗号、復号処理、乱数発
生処理、ウェーブレット変換処理、高速フーリエ変換処
理、デジタルフィルタ処理などの処理手順が予めメイン
マイクロプロセッサ１側からバス２を介してロードされ
てプログラミングされる。
【００３８】このプログラマブルディジタルプロセッサ
３は、全体の制御を司るコントロールユニット５と、演
算途中の各種データ、処理手順などを格納するＲＡＭ
６、ＲＯＭ８と、それぞれ演算精度ｎビット（ｎは自然
数で固定）で演算を行うｘ（ｘ≧２で固定）個の演算ユ
ニット７−１〜７−ｘと、これら演算ユニット７−１〜
７−ｘ同士をカスケード接続するためのスイッチＳＷ
と、アドレスデータ、命令データなどを転送するための
内部システムバス４Ａと、各種データを転送するための
内部データバス４Ｂと、を備えている。なお、内部シス
テムバス４Ａと内部データバス４Ｂとで、内部バス４を
構成している。また、スイッチＳＷは、実施の形態の構
成を図面上で理解できるように便宜的に図示したもので
ある。実際には、実効的にカスケード接続される演算ユ
ニットの数は、プログラマブルディジタルプロセッサ３
内の例えばコントロールユニット５から発生する基準ク
ロック信号の数に基づいて決定され、機械的にスイッチ
ＳＷがオン、オフする構成ではない。
【００３９】ここで、演算ユニット７−１〜７−ｘの各
々は、ｎビットの最大ビット精度にて演算が行われる。
この演算ユニット７−１〜７−ｘの各々は、図２に示す
ように、ｙ個の演算モジュール９−１〜９−ｙ（ｙ≧２
で固定）と、それらをカスケード接続するためのスイッ
チＳＷとを有する。このスイッチＳＷも、実施の形態の
構成を図面上で理解できるように便宜的に図示したもの
である。
【００４０】演算モジュール９−１〜９−ｙの各々は、
ｎ１＝ｎ／ｙビット精度で演算を行い、（ｎ１）2個の
１ビット演算セルを有する。ｎ１個の１ビット演算セル
を並列接続することで並列演算器が構成され、ｎ１個の
並列演算器が１ビットずつシフトさせて配置されること
で、各々の演算モジュール９−１〜９−ｙが構成され
る。
【００４１】例えば、ｎ＝３２ビット、ｙ＝８個とする
と、各々の演算ユニット７−１の最大演算精度がｎ＝３
２ビットであり、各々の演算モジュール９−１〜９−ｙ
は、ｎ１＝ｎ／ｙ＝３２／８＝４ビットの精度で演算を
行うことができる。このとき、各々の演算モジュール９
−１〜９−ｙは、（ｎ１）2＝４2＝１６個の１ビット演
算セルを有し、４個の並列演算器を１ビットずつシフト
させることで構成される。
【００４２】そして、ｎ×ｍビットの任意精度（２≦ｍ
≦ｘ）に拡張して演算を行う場合には、演算ユニット７
−１〜７−ｘの中のｍ個のユニットをカスケード接続
し、かつ各演算ユニットにてｙ個の演算モジュールをカ
スケード接続し、各演算ユニットにて（ｍ−１）回繰り
返し演算（すなわち計ｍ回の演算）を行う。
【００４３】各々の演算ユニット７−１〜７−ｘでは、
必ずしもｙ個の演算モジュール９−１〜９−ｙの全てを
カスケード接続する必要はない。求められる演算のビッ
ト精度に応じて必要数ｙ１（１≦ｙ１≦ｙ）個の演算モ
ジュールがカスケード接続される。すなわち、図２のプ
ログラマブルディジタルプロセッサ３のコントロールユ
ニット５は、演算ユニット７−１〜７−ｘに対し、メイ
ンマイクロプロセッサユニット１及び／またはＲＡＭ６
からの処理手順に基づいて、要求された任意演算精度ｎ
２×ｍ（ｎ１≦ｎ２≦ｎ）に対応して、ｎ２＝ｙ１×ｎ
１を満足するように、１演算ユニット内にてカスケード
接続される演算モジュールの数ｙ１と、カスケード接続
される演算ユニットの数ｍとを制御する。
【００４４】ここで、図８は、説明の便宜上ｙ＝１と
し、演算ユニット７−１〜７−ｘがそれぞれ一つの演算
モジュールで構成された場合であって、２つの演算ユニ
ット７−１，７−２をカスケード接続した場合を示して
いる。
【００４５】なお、図８は、１つの演算ユニット（１つ
の演算モジュール）がｎ＝ｎ１＝ｎ／ｙ＝４ビット精度
の演算を行い、全体で８ビット（ｎ×ｍ＝４×２＝８）
のビット精度で演算を行う例を示している。また、図８
に示す各演算ユニット７−１，７−２は、ｎ2＝ｎ１2＝
１６個の１ビット演算セルとして、４列４行で計１６個
の１ビット減算セル３０を有し、２つの演算ユニット
（演算モジュール）にてｍ−１＝２−１＝１回の繰り返
し演算が行われて、８ビット精度の除算を行うようにな
っている。
【００４６】また、図８において、４つの１ビット減算
セル３０にてそれぞれ構成された第１段の並列減算器３
０Ａ〜第４段の並列減算器３０Ｄは、２段目から順に１
ビットずつ右にシフトされて配置されている。そして、
第１段の各並列減算器３０Ａに被除数を切り換えて入力
させるためのスイッチＳ3〜Ｓ0と、１ビットラッチ回路
３２とが設けられている。
【００４７】図９は１ビット減算セル３０の回路構成を
示している。１ビット減算器ＦＳにて被減数Ｘｉから減
数Ｙｉと下位桁からの桁借りＣｉとの減算、つまりＸｉ
−Ｙｉ−Ｃｉを行い、上位桁への桁借りＣｏを出力す
る。その商Ｒｉを出力するか、あるいは前の結果（Ｘ
ｉ）を出力するかの切り換えは、減算抑止信号Ｐ，Ｐ’
で制御される。
【００４８】図１０は、ｎ個の１ビット減算セルにて構
成されるｎビット並列減算器を示している。図１０にお
いて、ｎ＝４としたものが、４つの１ビット減算セル３
０にてそれぞれ構成される第１段の並列減算器３０Ａ〜
第４段の並列減算器３０Ｄとなる。
【００４９】同一段の並列減算器同士は、下位からの桁
借りＣｉｎの端子，上位への桁借りＣ０ｕｔの端子がカ
スケード接続される。最終段の並列減算器の出力Ｃｏは
ＮＯＴゲートにて反転されて、Ｃｏｕｔから商が出力さ
れる。減算結果は正で“０”、負で“１”となるため、
各並列減算器の下位、上位の借り入出力にはＮＯＴゲー
トを接続してある。また、最終段の並列除算器のＣｏｕ
ｔが、減算抑止信号として、各段のＰｉｎにフィードバ
ックされる。
【００５０】図１１は、説明の便宜上１モジュールで構
成される１ユニットの減算器を示している。除数４ビッ
ト（Ｙ0〜Ｙ3）の減数に対して７ビットの被減数となる
が、被減数の上位４ビット（ＰＲ3〜ＰＲ0）は部分剰余
のフィードバック用としても用いられる。被減数の下位
３ビット（Ｘ2〜Ｘ0）としては、下位ユニットの部分剰
余７ビット（ＲＲ6〜ＲＲ0）のうち、上位３ビット（Ｒ
Ｒ6〜ＲＲ4）が伝搬する。
【００５１】被除数は４ビットずつ、最下位段ユニット
のＸ3〜Ｘ0に与えられ、最上位段ユニットのＣＯ3〜Ｃ
Ｏ0にその被除数に対する商４ビットがその都度出力さ
れる。なお、最終段ユニットのＸ3だけは、部分剰余の
フィードバック側に切り替わらない構造となっている。
【００５２】この１モジュールで構成される除算ユニッ
トでは、４ビット÷４ビットの除算を実施して、４ビッ
トの商と剰余とを得る。８ビットの被除数では剰余ビッ
トが４ビットを越え、除算のオーバーフローを起こして
しまう。このため、初めに上位４ビットを“０”にし、
その後部分剰余のフィードバック側に切り換えるため
に、図１１に示す制御信号ＳＷが設定されている。ま
た、図１１に示す制御信号ＬＭＤは、部分剰余のフィー
ドバック中、最下位のユニットにはＰＲ０側に切り替え
ずに、被除数のＸ３を固定とするための制御信号であ
る。
【００５３】ここで、図８に示す乗算ユニット７−１，
７−２をカスケード接続して、８ビット精度の除算を行
う場合について説明する。図８のスイッチＳ3〜Ｓ0が同
図に示す位置にセットされ、被除数の上位Ｘ7〜Ｘ4が右
側の演算ユニット７−１に与えられる。除数Ｙ7〜Ｙ0に
対する結果の商の上位４ビットＱ7〜Ｑ4は、左側の演算
ユニット７−２のＣＯ3〜ＣＯ0から出力される。このと
きの部分剰余Ｒ6〜Ｒ0はラッチされ、演算ユニット７−
１，７−２にフィードバックされる。
【００５４】次に、スイッチＳ3〜Ｓ0が図８の状態から
右側（ラッチ側）に切り換えられ、右側の演算ユニット
７−１には被除数の下位Ｘ3〜Ｘ0が与えられ、先にラッ
チされた部分剰余と除数との減算が実行される。この結
果、左側の演算ユニット７−２から商の下位Ｑ3〜Ｑ0が
出力される。
【００５５】このとき、８ビットの剰余は、上位４ビッ
トＲ7〜Ｒ4が左側の演算ユニット７−２のｒ3〜ｒ0よ
り、下位４ビットＲ3〜Ｒ0が右側の演算ユニット７−１
のｒ3〜ｒ0よりそれぞれ出力される。除数の上位４ビッ
トＹ7〜Ｙ4は左側の演算ユニット７−１の各１ビット減
算セル３０の減数として、下位４ビットＹ3〜Ｙ0は右側
の演算ユニット７−２の各１ビット減算セル３０の減数
として与えられる。
【００５６】このように、ｎ×ｍ＝４×２＝８ビット精
度の演算では、２個の演算ユニット７−１，７−２をカ
スケード接続し、各演算ユニットにて（ｍ−１）＝２−
１＝１回の繰り返し演算（すなわち計２回の演算）を行
えばよいことが分かる。
【００５７】同様に、１２ビット精度の除算を行うに
は、ｎ×ｍ＝４×３＝１２であるので、ｍ＝３個の演算
ユニット７−１，７−２，７−３をカスケード接続し、
各演算ユニットにて（ｍ−１）＝３−１＝２回の繰り返
し演算（すなわち計３回の演算）を行えばよい。このと
き、最下位ユニット７−１から被除数を上位から４ビッ
トずつ、３回に分けて与える。結果の商も、最上位ユニ
ット７−３から上位→中位→下位と３回に分けて出力さ
れる。剰余は各ユニット７−１，７−２，７−３から４
ビットずつ出力される。
【００５８】図１２は、演算ユニット７−１，７−２，
７−３をカスケード接続したときの動作タイミングチャ
ートである。図１２は、送信要求が与えられてから最初
のクロックの立ち下がりで被除数が与えられるものとし
た場合のタイミングを示している。
【００５９】図１２に示すように、上位ビットの被除数
が与えられてから半クロック後の立ち上がりで商の上位
ビットを転送（ラッチ）し、同時に部分剰余を各ユニッ
トにてラッチする。
【００６０】次に、被除数の中位ビットが与えられると
き、各ユニットの被除数をラッチ側に切り換え、半クロ
ック後の立ち上がりで商の中位ビットを転送する。この
とき同様に部分剰余を各ユニットにてラッチする。
【００６１】最後に、被除数の下位ビットが与えられた
後にも同様に、商の下位ビットと結果の全剰余の転送を
行う。
【００６２】次に、図１（Ａ）及び図２に示す装置の動
作について説明する。
【００６３】まず、メインマイクロプロセッサ１がプロ
グラマブルディジタルプロセッサ３に対し、演算命令、
演算に必要なデータ及び要求する演算精度に対応する演
算精度データをバス２を介して与える。
【００６４】これによりプログラマブルディジタルプロ
セッサ３のコントロールユニット５は、演算ユニット７
−１〜７−ｘに対し、メインマイクロプロセッサユニッ
ト１及び／またはＲＡＭ６からの処理手順（例えば、図
２０で示す暗号手順）に基づいて、要求された任意演算
精度（ｙ１×ｎ１×ｍ）に対応する、１演算ユニット内
にてカスケード接続される演算モジュールの数ｙ１と、
カスケード接続される演算ユニットの数ｍとを制御す
る。演算ユニット７−１〜７−ｘは、各演算データの精
度情報に基づいて、カスケード接続されるべき演算ユニ
ット数ｍ及び各演算ユニット内にて接続される演算モジ
ュール数ｙ１を判断する。例えば、要求された演算精度
が１０２４ビットの場合、ｎ＝６４，ｙ＝４を固定とす
ると、ｙ１＝４，ｍ＝１６あるいはｙ１＝２，ｍ＝３２
等が選ばれる。
【００６５】このカスケード接続されるべき演算ユニッ
ト数ｍ及び１演算ユニット内の演算モジュール数ｙ１
は、演算に必要な基準クロック信号の数によって決定さ
れる。この基準クロック信号は、図１（Ａ）に示す情報
処理システム１０が有する図示しない基準クロック信号
発生回路にて発生される。
【００６６】これにより、演算に必要とされたｍ個の演
算ユニット及び１演算ユニット内のｙ１個の演算モジュ
ールは実効的にカスケード接続され、コントロールユニ
ット５は、予めプログラミングされた処理手順に基づい
て演算を演算ユニットにて行わせることとなる。
【００６７】そして得られた精度ｙ１×ｎ１×ｍの演算
結果をバス２を介してメインプロセッサユニット１側に
出力することとなる。
【００６８】ここで、この第１の実施の形態ではチップ
間すなわち図１（Ａ）のマイクロプロセッサユニット１
とプログラマブルディジタルプロセッサ３間のバス２上
の信号を、多チャンネルの電気信号としても良いし、あ
るいは例えば波長の異なる多チャンネルの光信号として
も良い。チップ間を光通信する技術は既に多くの提案が
ある。
【００６９】さらに加えて、この第１の実施の形態で
は、１チップを構成するプログラマブルディジタルプロ
セッサ３内の一部または全部のユニット間にて、光信号
を伝送することも可能である。すなわち、図２に示すプ
ログラマブルディジタルプロセッサ３の内部システムバ
ス４Ａと内部データバス４Ｂとを光伝送路とするのであ
る。こうすると、コントロールユニット１０５と、ＲＡ
Ｍ６と、ＲＯＭ８と、ｘ個の演算ユニット７−１〜７−
ｘとの各間で、内部システムバス４Ａと内部データバス
４Ｂを介して光信号を伝送することができる。このと
き、ＲＡＭ６を構成する記憶素子として、電気信号以外
の情報例えば強誘電メモリのように磁化された情報を記
憶するようにすれば、光信号を電気信号に変換する必要
はない。例えば強誘電メモリを用いた場合には、光信号
に基づいて磁化された情報を記憶すればよい。さらに
は、ｘ個の演算ユニット７−１〜７−ｘの間も実質的に
バス接続され、各演算ユニットを構成するｙ個の演算モ
ジュールもバス接続されているため、これらのバスを光
伝送路とし、演算ユニット間及び演算モジュール間も光
信号により伝送することが可能である。なお、１チップ
内の内部バスを光伝送路とする具体的例については後述
する。
【００７０】以上の説明においては、最大ｘ個の演算ユ
ニットが装着されている場合について説明したが、後に
機能拡張する場合などに備えて、プログラマブルディジ
タルプロセッサ３に外部演算ユニットをカスケード接続
するための端子を設けてもよい。このように、外部演算
ユニットをカスケード接続するように構成すれば、内部
演算ユニットのみをカスケード接続して得られる演算精
度以上の演算精度を確保することができる。
【００７１】より詳細には、プログラマブルディジタル
プロセッサ３を１チップ構成とした場合であっても、図
２に破線で示すように、一または複数のプログラマブル
ディジタルプロセッサ３'を、内部データバス及び図示
しないカスケード接続端子を介してカスケード接続する
ことができる。こうすると、プログラマブルディジタル
プロセッサ３'内の演算ユニットを、プログラマブルデ
ィジタルプロセッサ３'内の演算ユニットとカスケード
接続したのと等価となる。この意味で、プログラマブル
ディジタルプロセッサ３内の内部演算ユニット７−１〜
７−ｘに対して、一または複数のプログラマブルディジ
タルプロセッサ３'の演算ユニットは、外部演算ユニッ
トとして機能する。そして、本実施の形態では、この内
部演算ユニットとが外部演算ユニット間も光信号により
伝送することが可能である。
【００７２】また、複数の外部演算ユニットを例えば、
ＴＦＴ（Thin Film Transistor）で構成した場合には、
欠損などにより不良トランジスタが発生することに起因
して、最大でｚ個の外部演算ユニットの全体が使用でき
なくなる恐れがある。
【００７３】そこで、演算ユニットの歩留まり率Ａに対
して、少なくともＫ（ｚ≧Ｋ／Ａ）個の演算ユニットを
予め用意しておくことが好ましい。こうすると、Ｋ個の
演算ユニットのうち良品の演算ユニットを最大でｚ個接
続することできる。
【００７４】さらにこのことは、演算ユニットばかりで
なく、外部演算ユニットを構成する演算モジュールにつ
いても同じことが言えるので、外部演算モジュールの歩
留まり率Ａ'に対して、各外部演算ユニット中に少なく
ともＬ１（ｙ≧Ｌ１／Ａ'）演算モジュールを予め用意
しておくと良い。こうすると、Ｌ１個の演算モジュール
のうち良品の演算モジュールをｙ個接続することができ
る。従って、演算モジュールに不良が発生した場合で
も、冗長演算モジュールに接続切換を行うことにより、
その演算ユニットは良品として扱うことが可能となる。
【００７５】また、プログラマブルディジタルプロセッ
サ３内に最大演算精度ｎ×Ｘ１ビットで演算を行う内部
演算ユニットと、プログラマブルディジタルプロセッサ
３’内に最大演算精度ｎ×Ｘ２ビットで演算を行う外部
演算ユニットとをカスケード接続して、トータルの最大
演算精度ｎ×（Ｘ１＋Ｘ２）の演算を実施することもで
きる。
【００７６】なお、情報処理システム１０を構成する場
合に、図１（Ａ）の実施の形態ではメインマイクロプロ
セッサ１が必須の構成要件となっていた。しかし、プロ
グラマブルディジタルプロセッサ３にメインマイクロプ
ロセッサ１の機能を持たせ、バス２を介して記憶装置あ
るいは外部記憶装置からプログラムをロードするように
構成すれば、図１（Ｂ）に示す情報処理システム１０’
のように、メインマイクロプロセッサ１は不要となる。
【００７７】また、以上の説明においては、プログラマ
ブルディジタルプロセッサ３がプログラムをロードする
場合についてのみ説明したが、これに限定されるもので
はない。例えば予めマスクＲＯＭ、ＰＲＯＭ、ＥＥＰＲ
ＯＭなどの不揮発性のメモリに処理手順のプログラムを
格納しておき、これに基づいて固定化した処理手順に基
づいて動作したり、固定化した処理手順をハードウエア
ロジックで実現することも可能である。
【００７８】ここで第１の実施の形態のより具体的な例
として、本発明を疑似乱数発生装置に適用した例につい
て説明する。
【００７９】Ｎが大きな素数の積の場合に、非線形演算
子であるＹ＝Ｘ2 ｍｏｄ Ｎを用いて、計算量的に安
全な疑似乱数を作ることが可能である。この場合におい
て、「計算量的に安全な」とは、安全性が崩れるという
こと（すなわち、生成した乱数列の一部である部分乱数
列から、生成した乱数列の他の部分の部分乱数列を推測
することができること）と、Ｎを因数分解できるという
こととが、計算量的に同等であるということである。
【００８０】換言すれば、数学の長い歴史の中で、因数
分解についての簡単な計算法が見つかっていないので、
多分、乱数は予測できないであろうということである。
【００８１】Ｙ＝Ｘ2 ｍｏｄ Ｎ を用いて、計算量的に安全な疑似乱数を発生するための
ブロック図を図３に示す。この場合において、 Ｎ＝Ｐ・Ｑ であり、ＰとＱとは共に大きな素数である。
【００８２】図３に示すように、入力データ（Ｘ、Ｎ）
に対し、 Ｙ＝Ｘ2 ｍｏｄ Ｎ の演算処理を行う際に、第１の実施の形態のプログラマ
ブルディジタルプロセッサ３を用いることにより、任意
精度で疑似乱数を発生させることができる。
【００８３】以上の説明のように、本実施の形態によれ
ば、所望精度の演算を行うための情報処理システムをハ
ードウェア的に容易に実現することが可能であるととも
に、演算精度の拡張に対してもハードウェア的に容易に
対応することが可能となる。
【００８４】この第１の実施の形態の説明においては、
プログラマブルディジタルプロセッサ３内にコントロー
ルユニット５及びＲＡＭ６を設ける構成としていたが、
メインマイクロプロセッサ１側にこれらの機能を行わせ
るように情報処理システムを構成し、演算ユニットのみ
を１チップ構成とし、任意精度汎用演算プロセッサとし
て機能させることも可能である。
【００８５】（第２の実施の形態）次に暗号化処理及び
復号処理を行う暗号／復号システムに本発明を適用した
第２の実施の形態について説明する。
【００８６】［１］ ＲＳＡ方式の原理説明 まず具体的な実施の形態の説明に先立ち、代表的な公開
鍵方式暗号であるＲＳＡ方式について説明する。
【００８７】ネットワーク暗号の利用形態としては、送
信者が暗号鍵を用いて平文を暗号化して送信し、その暗
号文の受信者は復号鍵を用いて復号し平文に戻す処理を
行うものである。
【００８８】秘密鍵暗号方式では暗号鍵と復号鍵が同一
であるのに対し、公開鍵暗号方式は同一ではなく、暗号
鍵を公開し、復号鍵を秘密に保持する方式である。次に
代表的な公開鍵暗号方式であるＲＳＡ方式の原理につい
て述べる。
【００８９】平文をある適当なブロックに分け、それに
相当する数値をＭとする。素数ｐとｑを定め、復号鍵
（プライベートキー）として秘密にし、次の関係にある
ｎとｅを公開鍵（パブリックキー）とする。
【００９０】 ｎ＝ｐｑ …… （１） ｇｃｄ（ｅ，（ｐ−１，ｑ−１））＝１ …… （２） ここで、ｅ及び（ｐ−１）（ｑ−１）の最大公約数は
１、すなわち、（ｐ−１）（ｑ−１）と互いに素な正数
ｅを適当に決める。
【００９１】そして、下記の（３）式に示すように、送
信者はパブリックキーを用いて、ｎを法とする平文Ｍの
ｅ乗の剰余演算（Ｍeをｎで割った余りＣを算出）を行
い、暗号文Ｃを送信する。
【００９２】 Ｍe≡Ｃ ｍｏｄ ｎ …… （３） これにより、暗号文Ｃを受信した受信者は、まず、プラ
イベートキーを用いて、下記の（４）式により（ｐ−
１）（ｑ−１）を法とするｅの逆数ｄを求める。
【００９３】 ｅｄ≡１ ｍｏｄ （ｐ−１）（ｑ−１） …… （４） 得られたｄにより、下記の（５）式から暗号文Ｃを平文
Ｍに復号する。
【００９４】 Ｃd≡Ｍ ｍｏｄ ｎ …… （５） ところで、式（４）と式（５）は、（ｐ−１）と（ｑ−
１）の最少公倍数ｌｃｍ（ｐ−１，ｑ−１）を用いる
と、ｄを小さく定めることができ、下記の（６）式及び
（７）式に示すように、計算量の軽減がはかれる。
【００９５】 ｇｃｄ（ｅ，ｌｃｍ（ｐ−１，ｑ−１））＝１ …… （６） ｅｄ≡１ ｍｏｄ ｌｃｍ（ｐ−１，ｑ−１） …… （７） この場合において、パブリックキーｎはプライベートキ
ーｐとｑの積であるため、容易に素因数分解できないよ
う、通常５１２ビット以上に選定される。
【００９６】以上のようにＲＳＡ方式は素因数分解とい
う数学的要素と多精度剰余演算を行うことなどで、暗号
強度の高い方式であると広く認知されている。
【００９７】［２］ 剰余計算例 式（３）と式（５）のべき乗剰余演算結果が暗号・復号
文となるため、丸め操作や浮動少数点演算が使えず整数
演算でなければならない。べき乗剰余演算は指数をその
システムで除算可能な部分に分割して、より小さな剰余
演算の積の繰り返しで求めることができる。説明の容易
性のため、ごく小さい数値の例を示す。
【００９８】パブリックキーをｎ＝５５、ｅ＝７とし、
プライベートキーをｐ＝５、ｑ＝１１とする。
【００９９】平文Ｍ＝３とすると、暗号文Ｃは、暗号化
においてはパブリックキーのｎとｅを用いて、式（３）
より ３7≡Ｃ ｍｏｄ ５５ から Ｃ＝４２ を得る。
【０１００】復号ではプライベートキーのｐとｑよりｄ
を次のように選定する。
【０１０１】式（４）より ７ｄ≡１ ｍｏｄ （５−１）（１１−１） すなわち、 ７ｄ≡１ ｍｏｄ ４０ から ｄ＝２３ となる。
【０１０２】４２23≡Ｍ ｍｏｄ ５５ から Ｍ＝３ となる。
【０１０３】剰余演算においては Ｘ≡ｒ１ ｍｏｄ ｎ、 Ｙ≡ｒ２ ｍｏｄ ｎ のとき、ｎを法とする下記の式（８）の乗算が成立す
る。
【０１０４】 Ｘ・Ｙ≡ｒ１・ｒ２ ｍｏｄ ｎ …… （８） この関係式により指数部分を演算可能な部分に分割す
る。
【０１０５】例えば、 そこで、先ず、４２5及び４２3についての２種類の剰余
を求める。
【０１０６】 ４２5≡１２ ｍｏｄ ５５ ４２3≡３ ｍｏｄ ５５ 式（８）から となる。
【０１０７】次にｒ１・ｒ２からその剰余ｒ1-2を求め
る。
【０１０８】 ｒ１・ｒ２≡１２・１２≡ｒ1-2 ｍｏｄ ５５ より、 ｒ1-2＝３４ となる。以下同様にして、 ｒ1-2・ｒ３≡３４・１２≡ｒ1-3 ｍｏｄ ５５ より、 ｒ1-3＝２３ となる。さらに ｒ1-3・ｒ４≡２３・１２≡ｒ1-4 ｍｏｄ ５５ より、 ｒ1-4＝１ となる。さらにまた、 ｒ1-4・ｒ５≡１・３≡ｒ ｍｏｄ ５５ となって、 ｒ＝３ を得ることとなる。
【０１０９】以上の剰余演算過程における各剰余乗算の
最大精度は法であるｎの２倍以下で済む。このようにし
て、小さな数値に置き換えた剰余演算の繰り返しで、目
的とする剰余を算出することができる。
【０１１０】［３］ 暗号化及び復号処理の一般的手法 ここで、図２２を参照してＲＳＡに基づく暗号化及び復
号処理の一般的手法について説明する。
【０１１１】まず、Ａm≡Ｒ ｍｏｄ ｎについての剰
余演算では、Ａ、ｍ、ｎの各値を入力する（ステップＳ
１）。
【０１１２】合同式 Ａm≡Ｒ ｍｏｄ ｎ は暗号化
においては平文ＭがＡ、パブリックキーｅがｍとして、
パブリックキーｎを法とする剰余演算によって得られた
Ｒが暗号文Ｃになる。復号では暗号文ＣがＡ、パブリッ
クキーｅとプライベートキーｐ、ｑから選定されたｄが
ｍとして、ｎを法とする剰余演算によって得られたＲが
平文Ｍである。
【０１１３】先ず、Ａのビット数Ｋ１を求め（ステップ
Ｓ２）、Ａのビット数Ｋ１から剰余演算システムにおけ
るＡNの最大指数Ｎを求める（ステップＳ３）。
【０１１４】次に最大指数Ｎが１であるか否かを判別し
（ステップＳ４）、最大指数Ｎ＝１であればＡ2で精度
オーバーになるため、 Ａ≡ｒ ｍｏｄ ｎ を求め（ステップＳ５）、剰余ｒのビット数ｋを求め
（ステップＳ６）、ビット数ｋからＡのブロック規模を
判断する（ステップＳ７）。
【０１１５】Ａのブロック規模が精度内であれば（ステ
ップＳ７；Ｎｏ）、ｍ個のＡに対するｎを法とする乗算
を行い、その結果から求める剰余Ｒを得る（ステップＳ
８）。
【０１１６】また、Ａのブロック規模が精度外であれば
（ステップＳ７；Ｙｅｓ）、データが大きすぎてオーバ
ーフローを起こしてしまうので（ステップＳ９）、Ａの
ブロック規模を小さくすべく、演算処理を終了する（ス
テップＳ１０）。
【０１１７】一方、Ｎが２以上であれば（ステップＳ
４；Ｎｏ）、ｍをｑＮ＋ａに分解し（ステップＳ１
１）、ａが０でないときは（ステップＳ１２；Ｙｅ
ｓ）、Ａaを求め（ステップＳ１３）、Ａaをｎで割った
余りｒ１を求める（ステップＳ１４）。 次にｑ＝０で
あるか否かを判別し（ステップＳ１５）、ｑ＝０ならば
（ステップＳ１５；Ｙｅｓ）ｒ１が求める剰余Ｒである
（ステップＳ１６）。
【０１１８】ステップＳ１５の判別において、ｑ≠０で
あるならば（ステップＳ１５；Ｎｏ）、ＡNを求め（ス
テップＳ１７）、ＡNをｎで割った剰余ｒを求める（ス
テップＳ１８）。
【０１１９】そして剰余ｒをｒ００に代入し（ステップ
Ｓ１９）、ｑ個のＡNに対するｎを法とする乗算を行い
（ステップＳ２０）、ａ≠０であるならば（ステップＳ
２１；Ｎｏ）、得られた乗算結果ｒとｒ１との積をｎで
割った剰余を求め（ステップＳ２２）、求めた剰余ｒを
最終的に求めるべき剰余Ｒとし（ステップＳ２３）、剰
余Ｒを剰余データとして出力する（ステップＳ２４）。
【０１２０】このようにＲＳＡに基づいた公開鍵暗号方
式の暗号化及び復号処理（剰余演算処理）は複雑であ
り、特に暗号／復号システムにおいては、前述したよう
に、ｎは５１２ビット以上と高精度であるため、除算の
分散処理が不可能であれば、本第１の実施の形態のよう
なハードウェア化は困難であり、上記処理をソフトウェ
アで処理することとなり、そのプログラミングも簡単で
はないので、多くの演算時間を要することは容易に推察
できる。
【０１２１】［４］公開鍵暗号／復号システムの構成 図４は、第２の実施の形態の公開鍵暗号／復号システム
のブロック図である。
【０１２２】公開鍵暗号／復号システム１１は、大別す
ると、パーソナルコンピュータシステム１２と、パーソ
ナルコンピュータシステム１２の入出力インターフェー
ス１７を介して接続されたべき乗剰余演算装置１３と、
を備えて構成されている。
【０１２３】パーソナルコンピュータシステム１２は、
各種データを入力するためのキーボード１５と、各種表
示を行うためのディスプレイ１６と、入出力インターフ
ェース１７及び図示しないハードディスクなどの外部記
憶装置を内蔵したパーソナルコンピュータ本体１８と、
各種プリントアウトを行うプリンタ１９と、を備えて構
成されている。
【０１２４】べき乗剰余演算装置１３は、大別すると図
５に示すように、所定の精度範囲内で任意精度の除算を
行う任意精度除算装置２０と、所定の精度範囲内で任意
精度の乗算を行う任意精度乗算装置２１とを備え、これ
らはバス２２により接続される。
【０１２５】［５］任意精度除算装置及び任意精度乗算
装置の構成 任意精度除算装置２０は、図６に示すように、被除数デ
ータ及び除数データがそれぞれ入力される例えば８ビッ
ト精度の第１除算器２５−１〜第Ｈ除算器２５−Ｈ
（Ｈ：２以上の整数）のＨ個の除算器と、精度情報デー
タに基づいて対応する８ビット精度の除算器をカスケー
ド接続するための第１スイッチＳＷ１〜第（Ｈ−１）ス
イッチＳＷ（Ｈ−１）の（Ｈ−１）個のスイッチと、を
備えて構成されており、第１スイッチ〜第（Ｈ−１）ス
イッチＳＷ１〜ＳＷ（Ｈ−１）は、精度情報データに基
づいて必要な数の除算器をカスケード接続することとな
る。
【０１２６】ここで、これらの８ビット精度の除算器
は、図８に示す１６個の１ビット減算セル３０からなる
４ビット減算器を１モジュールとしたとき、２モジュー
ル分をカスケード接続することで構成できる。
【０１２７】また、図６に示すスイッチＳＷ１〜ＳＷ
（Ｈ−１）も、図２の場合と同様に説明の便宜上図示し
たものである。また、各８ビット除算器の間及び各８ビ
ット除算器への入出力を、全て光信号で伝送するように
構成することもできる。
【０１２８】より具体的には、８ビット精度の除算を行
う場合には、全てのスイッチＳＷ１〜ＳＷ（Ｈ−１）が
開状態であり、第１除算器２５−１のみが動作し、１６
ビット精度の除算を行う場合には、第１スイッチＳＷ１
のみが閉状態となり、第１除算器２５−１及び第２除算
器２５−２が動作し、（８×Ｊ）精度の除算を行う場合
には（Ｊ：２以上（Ｈ−１）以下の整数）、第１スイッ
チＳＷ１〜第（Ｊ−１）スイッチＳＷ（Ｊ−１）が全て
閉状態となり第１除算器２５−１〜第Ｊ除算器２５−Ｊ
が動作することとなる。
【０１２９】そして、被除数データ及び除数データは、
下位８ビットから８ビット単位で第１除算器２５−１か
ら第Ｊ除算器に順次与えられることとなる。
【０１３０】なお、任意精度乗算装置２１は、任意精度
除算装置２０の８ビット除算器を８ビット乗算器に変更
した構成とほぼ同様の構成であるので、その説明を省略
する。また、図４に示すバス２２を光伝送路とすれば、
これら任意精度乗算装置２１と任意精度除算装置２０と
の間を、光信号により伝送することができる。
【０１３１】［６］除算器の構成 次に任意精度除算装置を構成している除算器の構成につ
いて説明する。
【０１３２】［６．１］ 除算器のアルゴリズム まず、除算器の説明に先立ち、除算器のアルゴリズムに
ついて説明する。
【０１３３】除算に関しては、乗算ほどではないが、い
ろいろなアルゴリズムが考案されている。また、信号処
理においては、除算は乗算ほど頻繁に用いられるわけで
はない。
【０１３４】しかしながら、信号の正規化、コンピュー
タ通信や情報ネットワークにおける秘匿技術としての暗
号化／復号に、音声認識における特徴抽出において、周
波数スペクトルを基本とする線形予測係数の演算（積和
が７０回、除算が１２回）、フォールトトレラントシス
テムにおいてなどの例に見られるように、除算を必要と
する場合、その実現は乗算ほど容易ではなく、従来にお
いては、高精度で高速に結果を得るための有効な手段が
なかった。
【０１３５】除算の実現方法としては、以下の４種類が
知られている。 （１）変数ｘと１／ｘ の関係を示すルックアップテー
ブル（変換表）をＲＯＭ内に用意しておき、ｙ／ｘなる
除算を、ｙ（１／Ｘ） なる乗算に置き換えて実行する
「逆数ＲＯＭ方式」。 （２）ｙ／ｘ なる除算を直接実行する代わりに、対数
ＲＯＭによりｘとｙからｌｏｇｘとｌｏｇｙを求め、そ
れからｚ＝ｌｏｇｘ−ｌｏｇｙの減算を行い、最後に指
数ＲＯＭによりｅｘｐｚを求める「対数計算方式」。 （３）被除数に対してシフトと減算を試行錯誤的に繰り
返す「減算シフト方式」。 （４）乗算を繰り返し実行しながら結果を求めるべき商
の値に収束させていく「収束形除算方式」。
【０１３６】このうち、逆数ＲＯＭ方式が最も高速であ
るが、高精度を要求するとルックアップテーブルを格納
すべきＲＯＭの容量が指数的に大きくなる欠点がある。
従って、信号処理においては比較的粗い精度でよい場合
に限られて使用されている。
【０１３７】次の対数計算方式も対数ＲＯＭの容量の制
約からくる精度上の検討を十分に行ったうえで用いる必
要があり、その意味でも以上の二つのＲＯＭ方式はどの
ような場合にも用い得る汎用的な方法とは言い難い。
【０１３８】以上の４方式のうち、どのような精度に対
しても除算可能な方式は減算シフト方式と収束形除算方
式であるといえる。
【０１３９】収束形除算方式は被除数と除数を分数の分
子と分母とみなし、分母が１に近づくまで分子分母に同
一の収束係数を乗じていき、得られた最終的な分子の値
が商になる。あるいは、除数の逆数を収束アルゴリズム
によって求め、商はこの逆数と被除数の積から求めるこ
とができる。
【０１４０】しかし、複数チップ（モジュール）接続に
よる除算能力の拡張機能を考慮した場合、近似演算によ
る収束が行われる収束形除算方式では部分剰余の伝搬が
さらに近似されることになり、誤差が大きくなってしま
うという問題点が生じる。
【０１４１】この点、減算シフト方式ではそのような問
題はなく、任意精度で除算可能であり、複数チップ（モ
ジュール）接続による除算能力の拡張機能をも考慮した
場合、最も適しているといえる。
【０１４２】［６．２］ 除算能力の拡張機能 次に、除算能力の拡張機能について考察する。
【０１４３】例えば、 ５６７８９０／１２３４ の除算を実行するには図７（Ａ）に示すように、被除数
と除数の減算が繰り返し実行される。
【０１４４】ここで、除数２けたの除算器（または除算
モジュール）を用いて、除数を４けたに拡張した使用を
考えてみると、図７（Ｂ）及び図７（Ｃ）に示すよう
に、除数１２３４を除数１２と除数３４とに分割すると
ともに、被除数５６７８９０を被除数５６７及び被除数
８９０とに分割し、１２と３４の除数で分散処理した結
果から除算能力の拡張した解（図７（Ａ）相当）を得る
という乗算器のような使い方（乗算においては可能）は
できない。
【０１４５】従って、除算は使用可能けた数の範囲内で
有効であり、１ビットでも除算能力を超えた使用に対し
ては、たとえメモリーや外部回路を用いても容易には対
処できない。
【０１４６】また、除算においては通常丸め操作を行う
が、暗号／復号システムにおいては、このような使用は
できない。
【０１４７】以上のような理由によって、従来において
は、ハードウェア化された除算器は少なく処理速度の遅
いソフトウェアで対処していた。
【０１４８】ところで、本除算器のアルゴリズムは被除
数に対してシフトと減算を試行錯誤的に繰り返す「減算
シフト方式」に基づいたもので、その一般的な基本式は
以下の漸化式（Ａ）で表される。
【０１４９】
【数１】
【０１５０】この漸化式（Ａ）中の下記の式（Ｂ）が求
める商Ｑであり、最終剰余Ｒは２-nＲ(n)である。
【０１５１】
【数２】
【０１５２】各演算工程における商のディジットｑj+1
は２ＲとＤの大小関係で以下のように定まる。
【０１５３】２Ｒ(j)＜Ｄの場合、ｑj+1＝０ ２Ｒ(j)≧Ｄの場合、ｑj+1＝１ つまり、まず仮の部分剰余Ｒ(j+1)（＝２Ｒ(j)−Ｄ）を
求めて、部分剰余Ｒ(j+1)が正または“０"ならばｑj+1
＝１が求まり、真の部分剰余とする。もし、部分剰余Ｒ
(j+1)が負ならば、ｑj+1＝０で仮の部分剰余の減算を取
消す。
【０１５４】以上の操作は、Ｒ(n)をｎディジットだけ
右にシフトすることから求まることを先の漸化式は意味
している。
【０１５５】しかし、以上の漸化式は単にｎディジット
の商に対してのものである。除算データを各モジュール
に分散した場合、各モジュールの被除数と除数はそれぞ
れ連結した状態で行われなければならない。
【０１５６】一般に、除数に対して被除数のけた数が多
いため、分散した除数を連結して被除数との減算を行う
ことは、除数の連結とそれに伴う減算器やラッチ回路の
連結などにより容易には実現できなかった。
【０１５７】これに対し、本実施の形態の除算器は、分
散した除数と減算器は各モジュール内に固定し、被除数
を連結して減算を行うようにしてモジュールの分散化を
可能にしている。
【０１５８】［６．３］ 除算の具体例 ここで、図８に示す４ビット減算を行う演算ユニット７
−１のみにて、７÷２＝３余り１の除算を２進法にて行
う例を、図１３及び図１４を参照して説明する。
【０１５９】図１３において、被除数７は２進法で（０
１１１）と４ビットで表され、除数２は２進法で（００
１０）と４ビットで表される。被除数７を除数２で除す
場合、図１３に示す計算手順により、２進法での商（０
０１１）とその剰余（０００１）が得られる。
【０１６０】この除算は、図８に示す演算ユニット７−
１では、図１４に示すようにして実施される。先ず、図
８のスイッチＳ3〜Ｓ0が同図に示す位置にセットされ、
第１段（最上位）の並列減算器３０Ａに、被減数として
上位３ビットが“０”、最下位ビットがＸ3（＝０）で
ある（００００）が与えられる。また、第１段（最上
位）の並列減算器３０Ａに、減数として除数である（０
０１０）が与えられる。並列減算器３０Ａを構成する各
１ビット減算セル３０は、上位への桁借りＣｉを含め
て、各ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減数
（００００）−減数（００１０）−上位からの借り桁
（１１００）＝（１１１０）を得る。
【０１６１】第１段の並列減算器３０ＡのＣＯ3出力は
“１”であるから、ＮＯＴ素子を介して得られる最上位
ビットの解は“０”となる。
【０１６２】次に、第２段の並列除算器３０Ｂでは、被
減数として（０００１）が、減数として（００１０）が
与えられる。この第２段の並列減算器３０Ｂでも同様
に、各１ビット減算セル３０は、上位への桁借りＣｉを
含めて、各ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減
数（０００１）−減数（００１０）−上位からの借り桁
（１１００）＝（１１１１）を得る。
【０１６３】第２段の並列減算器３０ＢのＣＯ2出力は
“１”であるから、ＮＯＴ素子を介して得られる下位３
ビット目の解は“０”となる。
【０１６４】次に、第３段の並列除算器３０Ｃでは、被
減数として（００１１）が、減数として（００１０）が
与えられる。この第３段の並列減算器３０Ｃでも同様
に、各１ビット減算セル３０は、上位への桁借りＣｉを
含めて、各ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減
数（００１１）−減数（００１０）−上位からの借り桁
（００００）＝（０００１）を得る。
【０１６５】第３段の並列減算器３０ＣのＣＯ1出力は
“０”であるから、ＮＯＴ素子を介して得られる下位２
ビット目の解は“１”となる。
【０１６６】最後に、第４段（最下位段）の並列除算器
３０Ｄでは、被減数として、減算結果の下位３ビット
（００１）に最下位ビットＸ0＝１が加えられた（００
１１）が、減数として（００１０）が与えられる。この
第４段の並列減算器３０Ｄでも同様に、各１ビット減算
セル３０は、上位への桁借りＣｉを含めて、各ビット毎
にＸｉ−Ｙｉ−Ｃｉを演算し、被減数（００１１）−減
数（００１０）−上位からの借り桁（００００）＝（０
００１）を得る。
【０１６７】第４段の並列減算器３０ＤのＣＯ0出力は
“０”であるから、ＮＯＴ素子を介して得られる最下位
ビットの解は“１”となる。従って、商は（００１１）
となる。また、第４段の並列除算器３０Ｄから出力され
る（Ｒ3，Ｒ2，Ｒ1，Ｒ0）＝（０００１）が剰余とな
る。
【０１６８】次に、図８に示す演算ユニット７−１，７
−２をカスケード接続して、７７÷１９＝４余り１の除
算を２進法にて行う例を、図１５及び図１６を参照して
説明する。
【０１６９】図１５において、被除数７７は２進法で
（０１００１１０１）と８ビットで表され、除数１９は
２進法で（０００１００１１）と８ビットで表される。
被除数７７を除数１９で除する場合、図１５に示す計算
手順により、２進法での商（００００１００）とその剰
余（０００００００１）が得られる。
【０１７０】この除算は、図８に示す演算ユニット７−
１及び７−２をカスケード接続して、図１６に示すよう
にして実施される。先ず、図８のスイッチＳ3〜Ｓ0が同
図に示す位置にセットされ、演算ユニット７−１の第１
段（最上位段）の並列減算器３０Ａに、被減数として上
位３ビットが“０”、最下位ビットがＸ7（＝０）であ
る（００００）が与えられる。演算ユニット７−２の第
１段（最上位段）の並列減算器３０Ａには、全ビットに
“０”が与えられる。よって、２つの第１段の減算器３
０Ａに与えられた被減数は（００００００００）とな
る。
【０１７１】また、２つの第１段（最上位）の並列減算
器３０Ａに、減数として除数である（０００１００１
１）が与えられる。２つの並列減算器３０Ａを構成する
各１ビット減算セル３０は、上位への桁借りＣｉを含め
て、各ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減数
（００００００００）−減数（０００１００１１）−上
位からの借り桁（１１１１１１１０）＝（１１１１１１
１１）を得る。
【０１７２】演算ユニット７−２の第１段の並列減算器
３０ＡのＣＯ3出力は“１”であるから、ＮＯＴ素子を
介して得られる最上位ビットの解は“０”となる。
【０１７３】次に、２つの第２段の並列除算器３０Ｂで
は、被減数として（０００００００１）が、減数として
（０００１００１１）が与えられる。この２つの第２段
の並列減算器３０Ｂでも同様に、各１ビット減算セル３
０は、上位への桁借りＣｉを含めて、各ビット毎にＸｉ
−Ｙｉ−Ｃｉを演算し、被減数（０００００００１）−
減数（０００１００１１）−上位からの借り桁（１１１
１１１００）＝（１１１０１１１０）を得る。
【０１７４】演算ユニット７−２の第２段の並列減算器
３０ＢのＣＯ2出力は“１”であるから、ＮＯＴ素子を
介して得られる上位２ビット目の解は“０”となる。
【０１７５】次に、２つの第３段の並列除算器３０Ｃで
は、被減数として（００００００１０）が、減数として
（０００１００１１）が与えられる。この２つの第３段
の並列減算器３０Ｃでも同様に、各１ビット減算セル３
０は、上位への桁借りＣｉを含めて、各ビット毎にＸｉ
−Ｙｉ−Ｃｉを演算し、被減数（００００００１０）−
減数（０００１００１１）−上位からの借り桁（１１１
１１１１０）＝（１１１０１１１１）を得る。
【０１７６】演算ユニット７−２の第３段の並列減算器
３０ＣのＣＯ1出力は“０”であるから、ＮＯＴ素子を
介して得られる上位３ビット目の解は“１”となる。
【０１７７】次に、２つの第４段（最下位段）の並列除
算器３０Ｄでは、被減数として（０００００１００）
が、減数として（０００１００１１）が与えられる。こ
の２つの第４段の並列減算器３０Ｄでも同様に、各１ビ
ット減算セル３０は、上位への桁借りＣｉを含めて、各
ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減数（０００
００１００）−減数（０００１００１１）−上位からの
借り桁（１１１１０００１０）＝（１１１１０００１）
を得る。
【０１７８】演算ユニット７−２の第４段の並列減算器
３０ＤのＣＯ0出力は“０”であるから、ＮＯＴ素子を
介して得られる上位４ビット目の解は“１”となる。
【０１７９】次に、スイッチＳ3〜Ｓ0を図８の状態から
右側に切り換える。こうすると、演算ユニット７−１の
第４段の並列減算器３０Ｄのｒ3〜ｒ0と、演算ユニット
７−２の第４段の並列減算器３０Ｄのｒ2〜ｒ0とが、上
記のスイッチを介して、２つの第１段の並列減算器３０
Ａに上位７ビットの被減数として与えられる。なお、最
下位ビットＸ3はスイッチＳ0を介して演算ユニット７−
１に与えられる。
【０１８０】この結果、２つの並列減算器３０Ａを構成
する各１ビット減算セル３０は、上位への桁借りＣｉを
含めて、各ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減
数（０００００１００１）−減数（０００１００１１）
−上位からの借り桁（１１１０１１００）＝（１１１１
０１１０）を得る。
【０１８１】演算ユニット７−２の第１段の並列減算器
３０ＡのＣＯ3出力は“１”であるから、ＮＯＴ素子を
介して得られる下位４ビット目の解は“０”となる。
【０１８２】次に、２つの第２段の並列除算器３０Ｂで
は、被減数として（００００１００１１）が、減数とし
て（０００１００１１）が与えられる。この２つの第２
段の並列減算器３０Ｂでも同様に、各１ビット減算セル
３０は、上位への桁借りＣｉを含めて、各ビット毎にＸ
ｉ−Ｙｉ−Ｃｉを演算し、被減数（０００１００１１）
−減数（０００１００１１）−上位からの借り桁（００
００００００）＝（００００００００）を得る。
【０１８３】演算ユニット７−２の第２段の並列減算器
３０ＢのＣＯ2出力は“０”であるから、ＮＯＴ素子を
介して得られる下位３ビット目の解は“１”となる。
【０１８４】次に、２つの第３段の並列除算器３０Ｃで
は、被減数として（００００００００）が、減数として
（０００１００１１）が与えられる。この２つの第３段
の並列減算器３０Ｃでも同様に、各１ビット減算セル３
０は、上位への桁借りＣｉを含めて、各ビット毎にＸｉ
−Ｙｉ−Ｃｉを演算し、被減数（００００００００）−
減数（０００１００１１）−上位からの借り桁（１１１
１１１１０）＝（１１１０１１０１）を得る。
【０１８５】演算ユニット７−２の第３段の並列減算器
３０ＣのＣＯ1出力は“１”であるから、ＮＯＴ素子を
介して得られる下位２ビット目の解は“０”となる。
【０１８６】最後に、２つの第４段（最下位段）の並列
除算器３０Ｄでは、被減数として（０００００００１）
が、減数として（０００１００１１）が与えられる。こ
の２つの第４段の並列減算器３０Ｄでも同様に、各１ビ
ット減算セル３０は、上位への桁借りＣｉを含めて、各
ビット毎にＸｉ−Ｙｉ−Ｃｉを演算し、被減数（０００
０００００１）−減数（０００１００１１）−上位から
の借り桁（１１１１１１００）＝（１１１０１１１０）
を得る。
【０１８７】演算ユニット７−２第４段の並列減算器３
０ＤのＣＯ0出力は“１”であるから、ＮＯＴ素子を介
して得られる最下位ビットの解は“０”となる。また、
２つの第４段の並列除算器３０Ｄから出力される
（Ｒ6，Ｒ5，Ｒ4，Ｒ3，Ｒ2，Ｒ1，Ｒ0）＝（００００
０００１）が剰余となる。
【０１８８】［６．４］ 準並列形と完全並列形 次に、図８の除算器を準並列形除算器と称した場合、こ
れとは異なる完全並列形除算器について、図１７を参照
して説明する。
【０１８９】図１７では、図８と同様にそれぞれ１演算
モジュールで構成された４つの演算ユニット７−１〜７
−４をカスケード接続することで、８ビット精度の除算
を行う構成を示している。
【０１９０】このように構成すると、図８に示す２つの
演算ユニット７−１，７−２をカスケード接続して８ビ
ット精度の除算を実行するには、繰り返し演算を１回行
ったが、図１７の例ではその繰り返し演算と同じ演算
を、他の２つの演算ユニット７−３，７−４にて実施で
きる。
【０１９１】また、１６ビット精度に拡張して除算を実
行するには、１６個の演算ユニットをカスケード接続す
ればよい。このように、一つの演算ユニットのビット精
度をｎとし、ｎ×ｍのビット精度に拡張して演算を行う
には、ｍ2個の演算モジュールをカスケード接続すれば
よい。
【０１９２】実際には、図２に示す実施の形態と同様
に、完全並列形の最大ｘ個の演算ユニット７−１〜７−
ｘを設け、その各々が複数の演算モジュールを有する。
ここで、各演算ユニット７−１〜７−ｘの各々の最大ビ
ット精度をｎビットとする。その各々の演算ユニット
は、それぞれｎ１ビット精度のｙ2個（ｙ＝ｎ／ｎ１）
の演算モジュールと、ｙ2個の演算モジュール同士をカ
スケード接続するための複数のカスケード接続端子とを
有するものとする。
【０１９３】このｙ2個の演算モジュールの各々は、ｎ
１個の１ビット演算セルにてそれぞれ形成されるｎ１段
の並列演算器を１ビットずつシフトさせて配置して構成
される。
【０１９４】例えば、１演算ユニットの最大ビット精度
ｎ＝１６ビットとし、１演算モジュールのビット精度ｎ
１＝４ビットとしたとき、１演算ユニットに必要な演算
モジュールの数ｙ2＝（ｎ／ｎ１）2＝１６個となる。こ
の４個の演算モジュールは、図１７に示すものと同じ
く、（ｎ／ｙ）＝（１６／４）＝４個の１ビット演算セ
ルにてそれぞれ構成される４段の並列演算器を有して構
成される。
【０１９５】上記の構成にてｎ×ｍビット（ｘ≧ｍ≧
２）の演算を行うときに、ｍ2個の演算ユニットがカス
ケード接続される。例えば、ｎ×ｍ＝６４×１６＝１０
２４ビットに拡張して演算するには、６４ビット精度の
演算ユニット（つまり４ビット精度の演算モジュールの
１６2個のカスケード接続）を１６2個カスケード接続す
ればよい。
【０１９６】また、演算処理に求められ演算精度をｎ２
×ｍビット（ｎ１≦ｎ２≦ｎ）としたとき、ｎ２＝ｎ１
×ｙ１（ただしｙ１≦ｙ）を満たすように、各々の演算
ユニット内にて（ｙ１）2個の演算モジュールがカスケ
ード接続される。例えば、ｎ２×ｍ＝３２×１６＝５１
２ビットに拡張して演算するには、ｎ１＝４ビットとし
たとき、ｙ１＝３２÷４＝８となる。よって、１演算ユ
ニット内にて４ビット精度の演算モジュールを（ｙ１）
2＝８2個カスケード接続すればよい。
【０１９７】このように完全並列形の演算器の場合、１
モジュール（１ユニット）のビット精度をｎとし、ｎ×
ｍのビット精度に拡張して演算を行う場合には、ｍ2個
の演算モジュール（ユニット）が必要となる。よって、
演算モジュール（ユニット）の数の点から言えば、完全
並列形よりも準並列形の方が優れている。
【０１９８】［７］ 暗号化処理及び復号処理（剰余演
算処理） ＲＳＡに基づいた公開鍵暗号方式の暗号化及び復号処理
（剰余演算処理）について図１８を参照して説明する。
【０１９９】ＡN≡Ａ ｍｏｄ ｎ の剰余演算では本暗号／復号システムにおいてＡ、Ｎ、
ｎの各値を入力する（ステップＳ３１）。
【０２００】次にＡをＡ１に代入し（ステップＳ３
２）、演算用変数ｋの初期値を１とする（ステップＳ３
３）。
【０２０１】そして、演算用変数ｋがＮ未満である間、
すなわち、次式 ｋ＜Ｎ を満たしている間（ステップＳ３９）は、以下のステッ
プＳ３４〜ステップＳ３８の処理を繰り返す。
【０２０２】まず、Ｎ＝１であるか否かを判別する（ス
テップＳ３４）。
【０２０３】ステップＳ３４の判別において、Ｎ＝１で
ある場合には、Ａ１をＡ０に代入する（ステップＳ３
５）。
【０２０４】また、Ｎ≠１である場合には、Ａ１及びＡ
の乗算を行い、乗算結果をＡ０に代入する（ステップＳ
３６） そして、 Ａ０≡Ａ ｍｏｄ ｎ を求め（ステップＳ３７）、演算用変数ｋをｋ＋１とす
る（ステップＳ３８）。
【０２０５】そして、演算用変数ｋがＮ以上となった場
合に、得られた剰余Ａが求める剰余となる。このとき、
乗算の最大精度はＡのビット数の２倍である。
【０２０６】このように、本第１の実施の形態のべき乗
剰余演算装置を用いれば、図２２の従来の処理と比較し
て処理を非常に単純化することができる。
【０２０７】［８］ べき乗剰余演算装置のクロック数
とゲート数 ［８．１］ 並列形と順序回路形 ここで、べき乗剰余演算装置を構成する演算機構のう
ち、最もクロック数を要する除算機構のクロック数につ
いて、上述した準並列形、完全並列形の構成を、ＰＣＴ
／ＪＰ９８／０５５８６に開示された順序回路形の構成
と比較して説明する。
【０２０８】順序回路形とは、図２に示す情報処理シス
テムにおいて、演算ユニット７−１〜７−ｘがそれぞれ
演算精度２mビットで演算処理する場合であって、演算
処理に必要な所望演算精度を２n1（ｎ１＞ｍ）ビットと
したとき、カスケード接続される演算ユニットの数Ｘ
を、ｘ≧Ｘ≧２n1／２mに設定している。また、各演算
ユニットは演算精度２m/yで演算を行うｙ個の演算モジ
ュールを有し、演算処理に必要な所望演算精度を２
n1（ｎ１＞ｍ）ビットとしたとき、カスケード接続され
る演算モジュールの数Ｙを、ｙ≧Ｙ≧２n1／２m/yに設
定している。この演算モジュールをべき乗剰余演算ユニ
ットとして構成できる。
【０２０９】この順序回路形の演算ユニットでは、クロ
ックが入力される毎にシフトとラッチとを行って、べき
乗剰余演算を実施している。
【０２１０】このように、ｎビット並列減算器を１ビッ
トシフトさせてｎ段設けたものが並列形で、ｎ回のシフ
トとラッチを繰り返すのが順序回路形である。
【０２１１】［８．２］ 演算時間 上述した並列形は回路素子と配線の遅延、順序回路形は
同遅延にラッチとシフト操作に時間的余裕を考慮してク
ロック周期が設定され、そのクロック時間によって演算
時間が定まる。
【０２１２】ここで、ＮＡＮＤ，ＮＯＲおよびＮＯＴゲ
ートなどの基本素子の遅延を１［Δ］として、基本とな
るｎビット並列減算器の最長伝搬遅延がｔ１［Δ］であ
る場合、並列形の最長伝搬遅延である演算時間はｎ・ｔ
１［Δ］になる。
【０２１３】順序回路形は、同様に基本素子の遅延をｔ
１［Δ］とし、減算結果のラッチおよびシフト操作にお
いてそれぞれの時間的余裕をｔ２［Δ］とすれば、１ス
テップの周期（ｔ１＋２・ｔ２）［Δ］が定まる。そし
て、そのｎクロックを用いて演算が実行されるので、演
算時間は（ｔ１＋２・ｔ２）×ｎ［Δ］で表される。
【０２１４】１演算ユニットのｎビット精度のｍ倍の除
算を実行する場合、完全並列形はｍ 2個の演算ユニット
をカスケード接続するだけで制御もクロックも不要であ
る。完全並列形の最長伝搬遅延時間は、下記の式（Ｃ）
となる。
【０２１５】
【数３】
【０２１６】１演算ユニットのｎビット精度のｍ倍の除
算を実行する場合、順序回路形はｍ個の演算ユニットの
カスケード接続で、ｎ×ｍクロックを要する。
【０２１７】順序回路形の最長伝搬遅延時間は、下記の
式（Ｄ）となる。
【０２１８】
【数４】
【０２１９】１演算ユニットのｎビット精度のｍ倍の除
算を実行する場合、準並列形はｍ個の演算ユニットのカ
スケード接続で、（ｍ−１）回の部分剰余のラッチを繰
り返して除算を実行する。このため、準並列形は順序回
路形と比較すると、シフトが不要でラッチ操作のみとな
り、順序回路形よりも時間的余裕は小さくて済むが、ク
ロック数はｍクロックと余裕をもって算出する。
【０２２０】準並列形の最長伝搬時間は、下記の式
（Ｅ）となる。
【０２２１】
【数５】
【０２２２】以上の３形式を比較すると、クロックを用
いない完全並列形がもっとも高速演算が可能となる。こ
の完全並列形に比べて、順序回路形は２・ｔ２・ｎ・ｍ
［Δ］の増となり、準並列形は２・ｔ２・ｍ［Δ］の増
となる。従って、準並列形は順序回路形に比べて１／ｎ
の遅延減で演算を実行することができる。１演算ユニッ
ト（１チップ）の精度ｎを大きくすれば、精度拡張時は
ｎクロック分の時間的余裕をとる必要がない分、準並列
形は順序回路形よりも高速演算が可能となる。
【０２２３】［８．３］ 必要除算器数とゲート数 １除算器の精度を１６ビット及び３２ビットとした場
合、１２８ビット及び１０２４ビットにそれぞれ精度拡
張したときの除算器数とゲート数の比較を下記の表１〜
表３に示す。
【０２２４】
【表１】
【０２２５】
【表２】
【０２２６】
【表３】
【０２２７】表１〜表３の比較から明らかなように、１
除算器のビット精度のｍ倍のビット精度に拡張する場合
には、除算器の必要数は順序回路形及び準並列形ではｍ
個で済むのに対して、完全並列形ではｍ2個と膨大とな
り、総ゲート数も増大する。る。
【０２２８】［９］ クロック周波数 演算ユニットを準並列形または順序回路形にて構成した
場合には、図２に示すコントロールユニット５が演算ユ
ニットでの演算に必要なクロックを発生するクロック発
生器を有している。このクロック発生器は分周器を含
み、発生されるクロック周波数が可変である。
【０２２９】ここで、演算に必要な所望演算精度が与え
られた場合、その所望演算精度のビット数が大きいほ
ど、１つのクロックにて実施すべき演算時間を長く要す
る。このため、クロック周波数を固定とした場合であっ
て、所望演算精度のビット数が大きい場合に合わせてク
ロック周波数を固定とすると、所望演算精度のビット数
が小さい場合に演算時間が無駄に長くなる。逆に、所望
演算精度のビット数が小さい場合に合わせてクロック周
波数を固定とすると、所望演算精度のビット数が大きい
場合に演算時間マージンがとれず、極端な場合には演算
不能となる。
【０２３０】そこで、このクロック周波数を可変とし、
所望演算精度のビット数が大きいほどクロック周波数を
低くし、所望演算精度のビット数が小さいほどクロック
周波数を高くしている。この結果、所望演算精度のビッ
ト数に合わせてその演算に必要な時間を確保するととも
に、所望演算精度のビット数の演算時間を最適化して、
無駄に演算時間を要しないようにすることができる。
【０２３１】［１０］ べき乗剰余演算の例 次に上記べき乗剰余演算装置を用いて、ａb≡Ｍ ｍｏ
ｄ ｃを演算する演算例ついて、図１９〜図２１を参照
して説明する。
【０２３２】指数ｂがｎビットの場合、べき乗剰余演算
に必要な演算処理は、図１９に示すように、（１）〜
（４）の４段階の乗算処理及び除算処理に分解すること
ができる。この場合において、（１）及び（３）の乗算
は、図２０のｉビット乗算器２１にて実施され、（２）
及び（４）の除算は、図２０の２ｉビット除算器２０に
て実施される。（１）及び（３）の乗算処理における乗
算精度は、最大ｃのビット数ｉ以下となり、その積は最
大でｃのビット数ｉの２倍精度となる。また、（２）及
び（４）の除算（剰余演算）処理における除算精度は、
最大でｃのビット数ｉの２倍の精度となる。このｉビッ
ト乗算器２１と２ｉビット除算器２０とは、図５の任意
精度乗算装置２１と任意精度除算装置２０と同様の構成
を有する。
【０２３３】なお、図２０において、入力される値は
ａ，ｂ，ｃであり、Ｍが格納されるレジスタには、当初
のＭは１に初期化されている。そして、Ｍ←Ｍ× ａ
ｍｏｄｃの演算（ｂ＝０）では、ａ，Ｍがｉビット乗算
器２１に入力され、その結果をｃで割った余りをＭとし
て格納する。また、ａ←ａ2 ｍｏｄ ｃの演算（ｂ＝
１）では、ｉビット乗算器２１に２つのａを入力するこ
とによりａ2が求められる。
【０２３４】ここで、図１９中の（１）ではｒ１2，ｒ
２2，ｒ３3…の演算がｉビット乗算器２１で実施され、
図１９中の（２）ではｒ１2，ｒ２2，…をそれぞれｃで
割った余りがｒ２，ｒ３…（計算途中のＭ）として、２
ｉビット除算器２０で求められる。図１９中の（３）で
は、ｋ１＝ｒ１×ｒ２、ｋ２＝ＲＯ×ｒ３、ｋ３＝Ｒ１
×ｒ４…の乗算がｉビット乗算器２１で実施される。ま
た、図１９中の（４）では、Ｋ１，Ｋ２，…をｃで割っ
た余りがそれぞれＲ０，Ｒ１，…（計算途中のＭ）とし
て、２ｉビット除算器２０で求められ、最終段階でｋｎ
−２をｃで割った余りＲｎ−３が求めるべき値Ｍとな
る。
【０２３５】この計算例の実例を図２１に示す。図２１
は、１８６19≡Ｍ ｍｏｄ ３７７を復号してＭ＝１７
を求めた計算手順を示している。
【０２３６】図２１において、（２）の剰余の値「２８
９」，「２０４」，「１４６」，「２０４」は、１８６
2，２８９2，２０４2，１４６2をそれぞれ３７７で割っ
た余りとして求められる。また、（３）の積の値は、５
３７５４＝１８６×２８９，４４８８０＝２２０×２０
４として求められる。さらに、（４）のＭ＝１７は、４
４８８０を３７７で割った余りとして求められる。
【０２３７】以上の説明のように第２の実施の形態によ
れば、乗算精度ｎビット、除算精度２ｎビットでべき乗
剰余演算を行うべき乗剰余演算ユニットを構成し、この
べき乗剰余演算ユニットをｍ個カスケード接続すること
により、ｎ×ｍビット精度の暗号化及び復号を行うこと
が可能となる。このため、容易にシステムのハードウェ
ア的な拡張を図ることが可能となっている。
【０２３８】以上の説明においては、公開鍵暗号方式の
ＲＳＡ暗号の場合について説明したが、楕円曲線暗号に
も同様に適用が可能である。
【０２３９】上記第２の実施の形態においては、全ての
べき乗剰余演算装置をパーソナルコンピュータシステム
の外部に設けていたが、べき乗剰余演算装置の一部を予
めパーソナルコンピュータシステムの内部に設け、精度
拡張のためのべき乗剰余演算ユニット用拡張スロットを
パーソナルコンピュータシステムに予め設け、メモリの
拡張をメモリ拡張スロットにより行う場合と同様に、べ
き乗剰余演算ユニットを拡張スロットに装着することに
より容易に演算精度拡張を行えるようにしてもよい。
【０２４０】以上の実施の形態においては、パーソナル
コンピュータにより本発明を実現する場合についてのみ
説明したが、ワークステーションや、各種計測機器、家
電製品などの機器への組込型コンピュータについても同
様に適用が可能である。
【０２４１】（第３の実施の形態）次に、第１，第２の
実施の形態の中で説明した１チップ内での光伝送につい
て説明する。
【０２４２】（マイクロコンピュータの概要）図２３
は、本発明を適用した情報処理システムとしてのマイク
ロコンピュータ１００の一例を示すブロック図である。
【０２４３】図２３において、マイクロコンピュータ１
００は、下記の各種機能ユニットを含んでいる。すなわ
ち、ＣＰＵ（中央処理ユニット）１０２、ＲＯＭ（リー
ド・オンリー・メモリ）１０４、キャッシュメモリとし
てのＲＡＭ（ランダム・アクセス・メモリ）１０６、高
周波発振回路１０８、低周波発振回路１１０、リセット
回路１１２、プリスケーラ１１４、１６ビットプログラ
マブルタイマ１１６や８ビットプログラマブルタイマ１
１８やクロックタイマ１２０などのタイマ回路、インテ
リジェントＤＭＡＣ（ダイレクト・メモリ・アクセス・
コントローラ）１２２や高速ＤＭＡＣ１２４などのデー
タ転送制御回路、割り込みコントローラ１２６、シリア
ルインターフェース１２８、ＢＣＵ（バス・コントロー
ル・ユニット）１３０、Ａ／Ｄ（アナログ／デジタル）
変換器１３２やＤ／Ａ（デジタル／アナログ）変換器１
３４などのアナログインターフェース回路、入力ポート
１３６や出力ポート１３８やＩ／Ｏ（入力／出力）ポー
ト１４０などのＩ／Ｏ回路が、マイクロコンピュータ１
００内に配置されている。さらに、マイクロコンピュー
タ１００は、ＣＰＵ１０２と他の機能ユニット１０４〜
１４０と間を接続するデータバス１４２やアドレスバス
１４４などのバスライン１４６や、各種端子１４８を含
んでいる。これらは、一枚の半導体基板上に形成されて
いる。なお、図２３ではデータバス１４２とアドレスバ
ス１４４とを分離しているが、データとアドレスとを時
分割で伝送するようにすれば、データ／アドレスバスと
してデータとアドレスとを１本のラインで兼用して伝送
させてもよい。
【０２４４】また、図２３に示すバスライン１４６に
は、図２に示す内部バス４が接続され、上述した各構成
はマイクロプログラマブルプロセットユニット３にも接
続されている。
【０２４５】（各種機能ユニット間での光信号の送受信
のための構成）本実施の形態の特徴は、データバス１４
２、アドレスバス１４４、内部バス４を伝送される信号
を光信号としたことである。すなわち、多チャンネルの
データ例えば３２ビットのデータは、それぞれ波長の異
なる光信号として、光伝送媒体にて形成されたデータバ
ス１４２中を同時に光伝送される。アドレス信号も同様
に、波長の異なる多チャンネルの光信号として、アドレ
スバス１４４を同時に光伝送される。なお、データバス
１４２及びアドレスバス１４４が１本の光伝送媒体にて
兼用される場合には、光信号のデータ及びアドレスは時
分割にて伝送される。
【０２４６】ここで、上述の機能ユニット１０２〜１４
０は全て、従来通り、多チャンネルの電気信号にて各種
機能を実現するために動作し、半導体素子等にて形成さ
れている。このため、各種の機能ユニット１０２〜１４
０は、バスライン１４６（データバス１４２及び／又は
アドレスバス１４４）を介して入力される多チャンネル
の電気信号を多チャンネルの光信号に変換する信号入力
部と、多チャンネルの電気信号を多チャンネルの光信号
に変換してバスライン１４６に出力させる信号出力部と
のいずれか一方または双方を有する。
【０２４７】図２４は、マイクロコンピュータ１００が
形成された基板２００の一部を概略的に示す図である。
図２４には、基板２００上に形成された第１の機能ユニ
ット２１０（機能ユニット１０２〜１４０のいずれか一
つ）より第２の機能ユニット２２０（機能ユニット１０
２〜１４０の他の一つ）に向けて、バスライン１４６を
介して信号を送出するための構成が図示されている。
【０２４８】第１の機能ユニット２１０は、電気回路領
域２１２と、その電気回路領域２１２からの出力信号
（多チャンネルの電気信号）を伝送する配線部２１４
と、多チャンネルの電気信号に基づいてそれぞれ波長の
異なる多チャンネルの光信号を発光出力する信号出力部
としての発光部２１６とを有する。
【０２４９】第２の機能ユニット２２０は、多チャンネ
ルの光信号を多チャンネルの電気信号に変換する信号入
力部としての受光部２２２と、多チャンネルの電気信号
を増幅する増幅回路２２４と、その電気信号を伝送する
配線部２２６と、電気回路領域２２８とを有する。な
お、増幅回路２２４は、受光部２２２からの電気信号の
電圧レベルを、第２の機能ユニット２２０にて必要な電
圧レベルまでシフトさせるレベルシフタとして機能し、
必要に応じて設けられる。
【０２５０】発光部２１６と受光部２２２との間に形成
されるバスライン１４６は、光伝送媒体である導波路２
３０として構成され、多チャンネルの光信号を同時に伝
送する。
【０２５１】図２４に示す発光部２１６は多チャンネル
の電気信号を多チャンネルの光信号に変換するために、
多チャンネルの数と等しい数の発光素子を有する。同様
に、受光部２２２も多チャンネル分の受光素子を有す
る。
【０２５２】なお、第１，第２の機能ユニット２１０，
２２０間で双方向の信号伝送を行うこともできる。この
場合、第１の機能ユニット２１０は、図２４に示す光伝
送媒体としての導波路２３０と光学的に接続された受光
部と、該受光部からの電気信号を増幅する増幅器とを有
する。一方、第２の機能ユニット２２０は、導波路２３
０と光学的に接続された発光部２２２を有する。
【０２５３】図２５は、図２４に示す発光部２１６のう
ちの一部である３つの発光素子２１６Ａ〜２１６Ｃ及び
導波路２３０の一例を示す断面図である。図２５では、
共通の導波路２３０上に３チャンネル分の発光素子２１
６Ａ〜２１６Ｃが形成されている状態が図示されてい
る。
【０２５４】図２５において、導波路２３０は、例え
ば、下層のＳｉＯ2層２４０と上層のＳｉＯ2層２４２と
の間にコアとなる透明電極例えばＩＴＯ（インジウム・
ティン・オキサイド）層２４４を設けて構成される。な
お、コアとなるＩＴＯ層２４４の全ての外表面は、Ｓｉ
Ｏ2層２４０またはＳｉＯ2層２４２により覆われて光漏
れが防止されている。
【０２５５】発光素子２１６Ａ〜２１６Ｃは、後述する
ように一部の層の組成、材料等が異なる点を除いて同一
の構成を有するため、以下発光素子２１６Ａについて説
明する。発光素子２１６Ａは、上層のＳｉＯ2層２４２
上に、各チャンネルの発光箇所を仕切るためのバンク２
５０を有する。このバンク２５０内には、ＩＴＯ層２５
２、発光層２５４が順次積層され、発光層２５４及びバ
ンク２５０の一部を覆って金属電極（例えばＡｌ−Ｌ
ｉ）２５６が形成されている。なお、ＩＴＯ層２５２の
下層に、狭帯域の波長を通過させる光学フィルターを形
成してもよい。このようにして、導波路２３０上には、
バンク２５０により光学的に隔絶された複数の発光素子
２１６Ａ〜２１６Ｃなどが形成される。
【０２５６】発光素子２１６Ａの発光層２５４は、例え
ば有機ＥＬ（エレクトロルミネッセンス）にて形成され
る。この有機ＥＬは、例えば図２６に示すように、イン
クジェットノズル２５８よりＩＴＯ層２５２上に吐出さ
れ、例えば約０．１μｍの膜厚にて形成される。そし
て、有機ＥＬの材料を選択することで、あるチャンネル
の発光素子２１６Ａの発光層２５４から発光される光の
波長を、他の全てのチャンネルの発光素子２１６Ｂ，２
１６Ｃ等の発光層２５４の発光波長と異ならせている。
【０２５７】発光層２５４として有機ＥＬを用いると、
発光波長の選択の自由度が大きく、事実上特定の材料を
選択したり、材料を復号することで、あらゆる波長の選
択が可能である。
【０２５８】有機発光材料としては、発光材料中の励起
子のエネルギーが有機物質の禁止帯幅に対応するＨＯＭ
Ｏ（最高被占準位）−ＬＵＭＯ（最低空準位）間のエネ
ルギー差に相当するものが選択される。例えば、低分
子、高分子、特に主鎖に共役系の発達した共役高分子、
導電性分子や色素分子が選択される。
【０２５９】有機発光材料として、低分子有機材料を用
いる場合、例えば青色発光させるには、アントラセン、
ＰＰＣＰ、Ｚｎ（ＯXＺ）2、ジスチルベンゼン（ＤＳ
Ｂ）、その誘導体（ＰＥＳＢ）等が用いられる。また、
例えば赤色発光させるには、ＢＰＰＣ、ベリレン、ＤＣ
Ｍなどが用いられる。
【０２６０】また、有機発光材料として高分子有機材料
を用いる場合であって、例えば赤色発光させるために
は、ＰＡＴなど、オレンジ色発光させるにはＭＥＨ−Ｐ
ＰＶなど、青色発光させるにはＰＤＡＦ、ＦＰ−ＰＰ
Ｐ、ＲＯ−ＰＰＰ、ＰＰＰなど、紫色発光させるにはＰ
ＭＰＳなどが用いられる。
【０２６１】その他、有機発光材料として、ＰＰＶ、Ｒ
Ｏ−ＰＰＶ、ＣＮ−ＰＰＶ、ＰｄｐｈＱX、ＰＱX、ＰＶ
Ｋ（ポリ（Ｎ−ビニルカルバゾール））、ＰＰＳ、ＰＮ
ＰＳ、ＰＢＰＳなどが用いられる。
【０２６２】特にＰＶＫは、Ｅｕ錯体などキャリア輸送
能力の劣る色素分子などのドーパントインクの混合濃度
や吐出回数を制御することで発振波長（発光色）を変え
ることができる。例えば、ＰＶＫからなる有機発光材料
に蛍光色素をドープすると発光色を調整することができ
る。
【０２６３】また、ＰＶＫにローダミンＢやＤＣＭをド
ープ可能に構成する場合には、発光色を緑色から赤まで
任意に変えることができる。
【０２６４】また、光の波長（ピーク波長や波長帯域な
ど）は、図２５のＩＴＯ層２５２の下層に追加配置され
る光学フィルターによってある程度調整可能である。
【０２６５】白色光のような波長帯域の広い光が発光さ
れ、その波長を調整する場合は、上記光学フィルターと
して、通常の吸収型の光学カラーフィルターを用いるこ
とができ、これにより所望の色（波長）の光のみを通過
させて光信号とすることができる。
【０２６６】また、ＩＴＯ層２５２の下層に追加配置さ
れる光学フィルタとしては、分布反射型多層膜ミラー
（ＤＢＲミラー）を用いることができる。このＤＢＲミ
ラーは、屈折率の異なる複数の薄膜を積層したもの、特
に屈折率の異なる２種類の薄膜で構成されたペアを複数
有するものである。この薄膜を構成する成分としては、
例えば半導体材料や誘電体材料なとが挙げられ、これら
のうちでは誘電体材料が好ましい。これらは、通常の真
空成膜法あるいは液相成膜法を用いて形成することがで
きる。また、誘電体材料は、有機溶媒に可溶な有機化合
物を出発原料として用いることができ、この場合図２６
のインクジェット方式によるパターン形成の適用が可能
となる。
【０２６７】発光素子２１６Ａ〜２１６Ｃは、垂直共振
器型の面発光レーザとすることもできる。この面発光レ
ーザは、それぞれ反射率が異なる２つのミラー例えば分
布反射型多層膜（ＤＢＲ）ミラー（図２５の例では下層
のミラーの反射率が低い）の間に、クラッド層及び活性
層（量子井戸構造が好ましい）を交互に積層させて形成
し、上下各層のミラーと上下各層の電極（図２５の例で
は下部電極はＩＴＯなどの透明電極である）との間には
それぞれコンタクト層が配置されて形成される。
【０２６８】なお、この種の面発光レーザの詳細は、本
願出願人の先の出願（特願平１０−２０１２４１５、特
願平１０−２０１２４４、特開平７−１９８２０３な
ど）に開示されているので、その詳細な説明は省略す
る。
【０２６９】各チャンネルの面発光レーザの発光波長
も、エピタキシャル成長される材料例えばＧａＡｌＡｓ
の組成を選択することで変更可能であり、図２６のイン
クジェット方式によるパターン形成によって、組成の異
なる複数の面発光レーザを導波路２３０上に実装するこ
とができる。
【０２７０】発光素子２１６Ａのさらに他の例として、
図２８に示すような端面発光レーザ２７０を用いること
もできる。この端面発光レーザ２７０の端面２７２から
出射された光２７４は、ＩＴＯなどの光伝送媒体にて形
成されたウェーブガイド２７６内を伝搬される。各チャ
ンネルの端面発光レーザの発光波長も、その構成材料の
組成を選択することで変更可能である。
【０２７１】図２７は、図２５に示す導波路２３０の延
長線上に設けられた３チャンネル分の受光素子２２２Ａ
〜２２２Ｃの一例を示している。この受光素子２２２Ａ
〜２２２Ｃも後述する一部の層の組成、材料等が異なる
点を除いて共通の構成を有するため、以下受光素子２２
２Ａについて説明する。この受光素子２２２Ａは、導波
路２３０の上層のＳｉＯ2層２４２が除去された領域の
ＩＴＯ層２４４上に、光学フィルター２６２と、透明電
極としてのＩＴＯ層２６３と、第１導電型半導体層例え
ばｎ型ＧａＡｌＡｓ層２６４と、第２導電型半導体層例
えばｐ型ＧａＡｌＡｓ層２６６と、金属電極２６８とを
有する。
【０２７２】ここで、第１，第２導電型半導体層２６
４，２６６はＰＩＮフォトダイオードを構成する。この
ＰＩＮフォトダイオードを構成する他の例として、ｐ型
ａ−ＳｉＣ（ｐ型半導体）と、ｉ型ａ−Ｓｉ層と、ｎ型
ａ−ＳｉＣ層とを有するものでもよい。このとき、金属
電極２６８として、Ａｌ−Ｓｉ−Ｃｕ層を用いることが
できる。
【０２７３】光学フィルター２６２は、例えばＸ１ｎｍ
以上の波長の光を通過させる第１の光学フィルターと、
Ｘ２（＞Ｘ１）ｎｍ以下の波長の光を通過させる第２の
光学フィルターとの少なくとも２層を有し、Ｘ１〜Ｘ２
ｎｍの波長の光を通過させる狭帯域光フィルターとして
機能する。なお、この光学フィルター２６２の構成を、
図２５のＩＴＯ層２５２の下層に追加配置される光学フ
ィルターに適用することもできる。逆に、図２５のＩＴ
Ｏ層２５２の下層に追加配置される光学フィルターとし
て説明した材料を、光学フィルター２６２に用いること
もできる。
【０２７４】上記の構造により、導波路２３０を伝搬さ
れ、光学フィルター２６２を通過した特定波長の光は、
第１，第２導電型半導体層２６４，２６６の間の界面に
形成される空乏層にて光−電流変換され、この電気信号
を電極２６３，２６８を介して取り出すことができる。
【０２７５】ところで、光学フィルター２６２は、その
構成材料の選択により、通過される光の波長を変更でき
る。また、第１，第２導電型半導体層２６４，２６８な
どにて構成されるフォトダイオードも、構成材料例えば
ＧａＡｌＡｓの組成を選択することで、検出できる光の
波長を変更できる。これにより、あるチャンネルの受光
素子２２２Ａにて検出される光の波長を、他の全てのチ
ャンネルの受光素子２２２Ｂ，２２２Ｃなどでの検出波
長と異ならせている。なお、光学フィルタ２６２、第
１，第２導電型半導体層２６４，２６８は、図２６に示
すインクジェットノズル２５８を用いた層形成方法によ
り形成することができる。あるいは、検出波長の異なる
受光素子２２２Ａ，２２２Ｂ，２２２Ｃを、導波路２３
０上に実装してもよい。
【０２７６】（マイクロコンピュータの動作説明）図２
３に示すＣＰＵ１０２が例えばキャッシュメモリである
ＲＡＭ１０６よりデータを読み込む場合には、ＣＰＵ１
０２よりＲＡＭ１０６を選択するチップイネーブルまた
はチップセレクト信号、さらには読み出しアドレス信号
などが、それぞれ多チャンネルの電気信号として出力さ
れる。
【０２７７】ここで、図２４に示す第１の機能回路２１
０がＣＰＵ１０２とすると、この多チャンネルの電気信
号は図２４の電気回路領域２１２より出力される。この
多チャンネルの電気信号は配線部２１４を介して発光部
２１６に入力される。発光部２１６を構成する各々の発
光素子は、図２５に示す金属電極２５６に各チャンネル
の電気信号の一つが入力され、それに基づいて発振（発
光）制御される発光層２５４にて各チャンネル固有の波
長の光信号が発光される。これにより、各チャンネル毎
に発光制御された光信号が各チャンネルの発光層２５４
より発光され、ＩＴＯ層２５２を介して導波路２３０に
入射される。導波路２３０では、図２５に示すようにコ
アとなるＩＴＯ層２４４を光が伝搬される。
【０２７８】図２４の第２の機能ユニット２２０をＲＡ
Ｍ１０６とすると、その受光部２２２に、導波路２３０
を伝搬された光信号が入射される。ここで、図２７に示
すように、受光部を構成する各々の受光素子２２２Ａ〜
２２２Ｃは、それぞれ異なる波長の光を通過させる光学
フィルタ２６２を有するので、多チャンネル分の数だけ
配置された各々の受光素子２２２Ａ〜２２２Ｃには、各
チャンネルに対応する波長の光のみがそれぞれ入射され
る。さらに、各々の受光素子２２２Ａ〜２２２Ｃは、各
々の光学フィルタ２６２を通過した波長の光を検出する
ように構成されているため、各チャンネル毎に電気信号
を出力することができる。
【０２７９】その後は、従来のＬＳＩなどと同様にＲＡ
Ｍ１０６が電気的に駆動され、必要なデータがＲＡＭ１
０６より読み出される。ＲＡＭ１０６より読み出された
電気信号は、図２４では省略した第２の機能ユニット２
２０側の発光部にて光信号に変換され、図２４に示す導
波路２３０を介して伝搬される。この光信号は、図２４
ではした第１の機能ユニット２１０側の受光部にて電気
信号に変換され、増幅器を介してＣＰＵ１０２に供給さ
れる。
【０２８０】このように、情報処理システムとしてのマ
イクロコンピュータ１００内の各機能ユニット間の信号
の授受を光によって行うことにより、伝送速度のロスを
ほとんど無視することができる。従って、さらに高集積
化が進んだとしても、伝送遅延を考慮した設計が不要と
なり、回路の構築設計が大幅に簡易化される。しかも、
マイクロコンピュータ１００内の各機能ユニット間の信
号の授受を光によって行うことにより、マイクロコンピ
ュータ１００の発熱も低減させることができる。
【０２８１】なお、図２３に示すマイクロコンピュータ
１００と、その周辺機器との間を光通信する構成とする
こともできる。周辺機器としては、ＬＣＤやＣＲＴなど
の表示部、プリンタなどを挙げることができる。
【０２８２】この場合、図２３に示す入力ポート１３
６、出力ポート１３８、Ｉ／Ｏポート１４０として、バ
スライン１４６に対して多チャンネルの光信号を入出力
する構成とすればよい。このとき、光信号を入出力しな
い時に通路を遮断する光シャッターを各ポートに設け、
チップセレクト信号などにより周辺機器が指定された場
合にのみ光シャッターを開放する構成としてもよい。
【０２８３】（第４の実施の形態）本発明の第４の実施
の形態は、従来の例えばＬＳＩとして１チップ内に集積
されていた複数の機能ユニットを、異なる半導体装置に
振り分けて収容したシステムＬＳＩに関する。
【０２８４】図２９は、図２３に示すマイクロコンピュ
ータ１００の一部の構成を第１の半導体装置３００に搭
載し、他の全部または一部を第２の半導体装置３０２に
搭載し、第１，第２の半導体装置３００，３０２を外部
バスライン３０４にて接続したシステムＬＳＩをベース
基板３０６上に形成した状態を示している。外部バスラ
イン３０４は図２４で示した導波路２３０の他、例えば
光ファイバーにて形成され、第１，第２の半導体装置３
００，３０２間は光により信号の授受が行われる。な
お、第１の半導体装置３００及び第２の半導体装置３０
２内に複数の機能ユニットが配置される場合、各半導体
装置内での機能ユニット間は第１の実施の形態と同様に
して光により信号の授受が行われる。
【０２８５】ここで、図２９に示す第２の半導体装置３
０２内に、図２３に示すキャッシュメモリとしてのＲＡ
Ｍ１０６と、ＲＯＭ１０４と、光伝送媒体で形成された
内部バスライン３１０とが、第２の基板３１２上に少な
くとも搭載されている。一方、図２９に示す第２の半導
体装置３００内には、図２３に示すＣＰＵ１０２、内部
バスライン１４６の他、第２の半導体装置３０２に搭載
されない機能ユニット１０８〜１４０が、第１の基板３
０８上に搭載されているものとする。
【０２８６】この構成により、第１の半導体装置３００
内では、ＣＰＵ１０２は内部バスライン１４６を介し
て、第１の半導体装置３００内に搭載された他の機能ユ
ニット１０８〜１４０との間で光信号によるデータ、ア
ドレスの信号授受を行うことができる。一方、第１の半
導体装置３００内のＣＰＵ１０２と、第２の半導体装置
３０２内のＲＯＭ１０４，ＲＡＭ１０６との間では、第
１の半導体装置３００内の内部バスライン１４６、外部
バスライン３０４及び第２の半導体装置３０２内の内部
バスライン３１０を介して、データ、アドレスの信号の
授受を光信号を用いて行うことができる。
【０２８７】このような構成により、従来はＣＰＵ１０
２と共に１チップ内に納める必要があった機能ユニット
の少なくとも一つを、外部に取り出すことができ、しか
も外部に取り出した機能ユニット１０４，１０６とＣＰ
Ｕ１０２との間の伝送遅延は無視することができる。こ
のため、１チップ化される第１の半導体装置３００の集
積度を低くでき、歩留まりが向上する他、ＣＰＵ１０２
により直接アクセスされる機能ユニットとして例えばＲ
ＯＭ１０４，ＲＡＭ１０６の外付けが可能になる。従っ
て、１チップの基本設計思想を共通化させながら、外付
け素子による機能の追加を自由に設計することが可能と
なる。なお、第２の半導体装置３０２に等される機能ユ
ニットとしては、上述のようなメモリに限定されるもの
ではない。
【０２８８】（第５の実施の形態）図３０は、本発明の
第５の実施の形態を示す概略説明図である。図３０に示
すように、本実施の形態では発光部、受光部、導波路
が、三次元に設置されている。図３０において、基板４
００上には第１層〜第５層４１０ａ〜４１０ｅが形成さ
れている。第５層４１０ｅにおける発光部４１３と受光
部４２７の関係は、図２４に示す水平な導波路２３０に
て接続された発光部２１６と受光部２２２の関係と同じ
である。また、異なる層間における発光部４１３と受光
部４２４の関係、発光部４１４と受光部４２２，４２
５，４２６の関係、発光部４１２と受光部４２１との関
係、発光部４２３と受光部４１１との関係は、導波路が
垂直部分を有する点のみが異なり、基本的には図２４に
示す発光部２１６と受光部２２２の関係と同じである。
【０２８９】このデバイスを製造するには、下記のよう
にすることが好ましい。まず、第１層〜第５層４１０ａ
〜４１０ｅをそれぞれ異なる第１〜第５基板上に形成す
る。次いで、第１層４１０ａが形成される第１基板は、
図３０の基板４００とすることができるが、もしそうで
ない場合には第１層４１０ａを第１基板から剥離させ、
図３０の基板４００上に転写する。以下、同様にして第
２層４１０ｂ〜４１０ｅをそれぞれ第２基板〜第５基板
から剥離させ、位置合わせしながら図３０に示す順序で
基板４００上に転写して積層する。この剥離、転写方法
は本願出願人による特願平８−２２５６４３号などに開
示されているので省略する。
【０２９０】このデバイスによれば、第３の実施の形態
と同様な効果を奏することができると共に、さらに高集
積化を果たすことができる。
【０２９１】なお、本発明は上記実施の形態に限定され
るものではなく、本発明の要旨の範囲内で種々の変形実
施が可能である。例えば、上述した実施の形態では発光
素子として有機ＥＬ、半導体レーザを例に挙げたが、こ
れらに限らず無機ＥＬ、発光ダイオードなどで構成する
こともできる。さらに、受光素子としても、ＰＩＮフォ
トダイオードに限らず、ＰＮフォトダイオード、アバラ
ンシェフォトダイオードなどの各種ダイオード、フォト
トランジスタ、フォトルミネッセンスなどを用いること
ができる。
【０２９２】また、本発明の情報処理システムである例
えばマイクロコンピュータは、図２３の機能ユニットを
有するものに限らず、用途に応じて種々の規模及び種類
の機能ユニットを配置することができる。特に、第４の
実施の形態のようなシステムＬＳＩの一つをマイクロコ
ンピュータとして１チップ化した場合には、従来のマイ
クロコンピュータに必要であった機能ユニットの一部を
省略することも可能である。１チップ内より省略された
機能ユニットは、該１チップと外部バスラインを介して
接続される他の半導体装置に搭載されればよい。
【０２９３】また、本発明のマイクロコンピュータある
いはシステムＬＳＩが搭載される電子機器としては、従
来よりマイクロコンピュータ化されたあらゆる機器を挙
げることができ、特に消費電力の低下が求められる携帯
用電子機器の他、情報通信機器、家電、業務用電子機
器、工作機械、自動車部品等に好適に実施できる。
【０２９４】（第６の実施の形態）次に、第２の実施の
形態または第３の実施の形態の構成を利用して実現され
る本発明の第６の実施の形態に係るシステムＬＳＩにつ
いて、図３１を参照して説明する。
【０２９５】図３１に示すシステムＬＳＩ５００は、開
発メーカが異なる複数の機能ブロック５０１，５０２，
５０３…が搭載されたシステムＬＳＩである。図３１に
示す３つの機能ブロック５０１，５０２，５０３は、そ
れぞれＡ社，Ｂ社，Ｃ社が独自に開発したライブラリに
基づいて設計されたものである。このシステムＬＳＩ５
００は、Ｃ社によって製造されたものと仮定する。Ｃ社
は、機能ブロック５０１，５０２の焼き付けのための知
的所有権に関する権利をＡ社及びＢ社から許諾され、こ
のシステムＬＳＩを製造する。
【０２９６】ここで、Ａ社及びＢ社は、Ｃ社が製造する
システムＬＳＩの数に基づいて、ライセンス料が計算さ
れるとすると、Ｃ社から正確な製造数の申告を受ける必
要があり、ライセンス料の管理はＡ〜Ｃ社の全てにとっ
て煩雑となる。
【０２９７】この第６の実施の形態は、この種の知的所
有権に関するライセンス料の管理を、開発メーカ、製造
メーカに負担をかけずに行うための改良に関する。
【０２９８】例えばＡ社の開発した機能ブロック５０１
を利用するエンドユーザに、上述したＲＳＡ方式の復号
鍵（プライベートキー）をライセンスによって開示す
る。そして、この第６の実施の形態では、システムＬＳ
Ｉ５００の利用者のうち、復号鍵を有するエンドユーザ
のみが機能ブロック５０１を利用できるようにしたもの
である。
【０２９９】以下、機能ブロック５０１の構成及び動作
について説明する。
【０３００】機能ブロック５０１は、四則演算機能エリ
アを有する。この四則演算機能エリアは、エンドユーザ
に与えられた所定の復号鍵が入力された際に、暗号化及
び復号の少なくとも一方の演算を先ず実施する。機能ブ
ロック５０１は、この演算が成立した時以降初めて、暗
号化及び復号以外の一般の四則演算機能がイネーブルと
される。
【０３０１】具体的には、機能ブロック５０１は、図２
に示すｘ個の演算ユニット７−１〜７−ｘを、四則演算
機能ユニットとして有している。この中の一部が、図５
または図２０に示すべき乗剰余演算ユニットとして共用
されている。
【０３０２】ここで、例えば機能ブロック５０１での一
般四則演算機能をイネーブルとするには、第２の実施の
形態の［１］ＲＳＡ方式の原理説明の欄の（３）式の暗
号文Ｍｅ≡Ｃ ｍｏｄ ｎを解読することが必要十分条
件として設定されている。そこで、エンドユーザはライ
センスにより予め取得した復号鍵を入力し、第２の実施
の形態の［１］ＲＳＡ方式の原理説明の欄の（４）
（５）式の演算を、機能ブロック５０１内の複数のべき
乗剰余演算ユニットを用いて実施し、暗号文を復号す
る。この復号の結果、機能ブロック５０１内に設けられ
た図２に示すｘ個の演算ユニット７−１〜７−ｘを用い
た一般の四則演算機能がイネーブルとなり、機能ブロッ
ク５０１を利用できるようになる。
【０３０３】なお、機能ブロック５０１を利用する毎に
復号鍵を入力するのが煩雑であれば、ライセンスにより
取得した復号鍵を記憶する記憶部を設けても良い。
【０３０４】このように、機能ブロック５０１には、第
１の実施の形態の図２の構成が備えられ、その一部が第
２の実施の形態にて説明した暗号文の復号のために用い
られる。
【０３０５】ここで、システムＬＳＩ５００を構成する
各機能ブロック間、各機能ブロック内での信号伝送は、
第３〜第５の実施の形態の技術を利用して、光伝送とす
ることができることは言うまでもない。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本発明の第１の
実施の形態に係る情報処理システムの概要構成を示すブ
ロック図である。
【図２】図２は、図１（Ａ）及び図１（Ｂ）中のプログ
ラマブルディジタルプロセッサの概要構成を示すブロッ
ク図である。
【図３】図３は、第１の実施の形態を疑似乱数発生回路
に適用した具体例を示すブロック図である。
【図４】図４は、本発明の第２の実施の形態に係る暗号
／復号システムの概要構成ブロック図である。
【図５】図５は、べき乗剰余演算装置の概要構成を示す
ブロック図である。
【図６】図６は、任意精度除算装置の概要構成を示すブ
ロック図である。
【図７】図７（Ａ）〜図７（Ｃ）はそれぞれ、除算分散
処理の困難性を説明する説明図である。
【図８】準並列形の除算器を２モジュール（２ユニッ
ト）分カスケード接続した状態を示す回路図である。
【図９】図８に示す１ビット減算セルの回路図である。
【図１０】図８に示す各段の並列減算器の回路図であ
る。
【図１１】図８に示す演算モジュール（ユニット）の詳
細を示す回路図である。
【図１２】３個の演算モジュール（ユニット）を接続し
て場合の動作タイミングチャートである。
【図１３】７÷２＝３余り１りの演算を４ビットの２進
法演算で示す説明図である。
【図１４】図１３に示す演算を１演算ユニットにて実施
した場合の演算手順を示す説明図である。
【図１５】７７÷１９＝４余り１りの演算を８ビットの
２進法演算で示す説明図である。
【図１６】図１５に示す演算を２演算ユニットにて実施
した場合の演算手順を示す説明図である。
【図１７】完全並列形の除算器を４モジュール（４ユニ
ット）分カスケード接続した状態を示す回路図である。
【図１８】図１８は、本発明の第２の実施の形態におけ
るＲＳＡに基づいた公開鍵暗号方式の暗号化及び復号処
理の処理手順を示している。
【図１９】図１９は、ａb≡Ｍ ｍｏｄ ｃの演算手法
を説明する説明図である。
【図２０】図２０は、図１９の演算を実行する回路のブ
ロック図である。
【図２１】図２１は、図１９の手法に従って、１８６19
≡Ｍ ｍｏｄ ３７７を復号してＭ＝１７を求めた演算
例の説明図である。
【図２２】図２２は、従来におけるＲＳＡに基づいた公
開鍵暗号方式の暗号化及び復号処理の処理手順である。
【図２３】図２３は、本発明の第３の実施の形態に係る
マイクロコンピュータの一例を示すブロック図である。
【図２４】図２４は、図２３に示すマイクロコンピュー
タの光伝送部を含む領域の概略説明図である。
【図２５】図２５は、図２４に示す発光部を構成する３
チャンネル分の発光素子の概略断面図である。
【図２６】図２６は、図２５に示す発光層の製膜方法の
一例を示す概略説明図である。
【図２７】図２７は、図２４に示す受光部を構成する３
チャンネル分の受光素子の概略断面図である。
【図２８】図２８は、図２４に示す発光部の変形例を示
す概略説明図である。
【図２９】図２９は、本発明の第４の実施の形態に係る
システムＬＳＩを示す概略説明図である。
【図３０】図３０は、発光部、導波路及び受光部を三次
元的に配置した本発明の第５の実施の形態を示す概略説
明図である。
【図３１】図３１は、本発明の第６の実施の形態に係る
システムＬＳＩの概略図である。
【符号の説明】
１ メインプロセッサユニット ２ バス ３，３’ プログラマブルディジタルプロセッサ ４ 内部バス ５ コントロールユニット ６ ＲＡＭ ７−１〜７−ｘ 演算ユニット ８ ＲＯＭ ９−１〜９−ｙ 演算モジュール １０，１０’ 情報処理システム １２ パーソナルコンピュータ １３ べき乗剰余演算装置 １５ キーボード １６ ディスプレイ １７ 入出力インターフェース １８ コンピュータ本体 １９ プリンタ ２０ 任意精度除算ユニット ２１ 任意精度乗算ユニット ２２ バス ２５−１〜２５−Ｈ ８ビット除算器 ３０ １ビット演算セル（減算セル） ３０Ａ〜３０Ｄ 並列演算器（並列減算器） ３２ ラッチ回路 １００ マイクロコンピュータ ５００ システムＬＳＩ ５０１〜５０３ 機能ブロック
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 DD01 DD04 5B016 AA01 AA05 BA07 BA10 CA01 DA04 DA10 EA11 GA02 GA05 JA10 5B022 AA05 BA07 CA04 DA09 FA01 FA07 FA10 5J104 AA22 AA36 JA23 NA18

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 入力データに対して、処理手順に従って
    演算処理して出力する情報処理システムにおいて、 前記処理手順に基づいて、それぞれ最大演算精度ｎビッ
    ト（ｎ：自然数）にて演算するｘ個の演算ユニットと、 前記ｘ個の演算ユニット同士をカスケード接続するため
    の複数のカスケード接続端子と、 を有し、 前記ｘ個の演算ユニットの各々は、 それぞれ演算精度がｎ１ビットのｙ個（ｙ＝ｎ／ｎ１）
    の演算モジュールと、 前記ｙ個の演算モジュール同士をカスケード接続するた
    めの複数のカスケード接続端子と、 を有し、 前記ｙ個の演算モジュールの各々は、 ｎ１個の１ビット演算セルにてそれぞれ形成されるｎ１
    段の並列演算器を１ビットずつシフトさせて配置して構
    成され、 ｎ×ｍビット（ｘ≧ｍ≧２）の演算を行うときに、ｍ個
    の前記演算ユニットがカスケード接続され、各演算ユニ
    ットにて（ｍ−１）回の繰り返し演算が行われることを
    特徴とする情報処理システム。
  2. 【請求項２】 請求項１において、 演算処理に求められる演算精度をｎ２×ｍビット（ｎ１
    ≦ｎ２≦ｎ）としたとき、ｎ２＝ｎ１×ｙ１（ただしｙ
    １≦ｙ）を満たすように、各々の前記演算ユニット内に
    てｙ１個の前記演算モジュールがカスケード接続される
    ことを特徴とする情報処理システム。
  3. 【請求項３】 入力データに対して、処理手順に従って
    演算処理して出力する情報処理システムにおいて、 前記処理手順に基づいて、それぞれ最大演算精度ｎビッ
    ト（ｎ：自然数）にて演算するｘ個の演算ユニットと、 前記ｘ個の演算ユニット同士をカスケード接続するため
    の複数のカスケード接続端子と、 を有し、 前記ｘ個の演算ユニットの各々は、 それぞれ演算精度ｎ１（ｎ１＜ｎ）で、少なくとも２種
    の演算を行うｙ2個（ｙ＝ｎ／ｎ１）の演算モジュール
    と、 前記ｙ2個の演算モジュール同士をカスケード接続する
    ための複数のカスケード接続端子と、 を有し、 前記ｙ2個の演算モジュールの各々は、 ｎ１個の１ビット演算セルにてそれぞれ形成されるｎ１
    段の並列演算器を１ビットずつシフトさせて配置して構
    成され、 ｎ×ｍビット（ｘ≧ｍ≧２）の演算を行うときに、ｍ2
    個の前記演算ユニットがカスケード接続されることを特
    徴とする情報処理システム。
  4. 【請求項４】 請求項３において、 演算処理に求められる演算精度をｎ２×ｍビット（ｎ１
    ≦ｎ２≦ｎ）としたとき、ｎ２＝ｎ１×ｙ１（ただしｙ
    １≦ｙ）を満たすように、各々の前記演算ユニット内に
    て（ｙ１）2個の前記演算モジュールがカスケード接続
    されることを特徴とする情報処理システム。
  5. 【請求項５】 入力データに対して、処理手順に従って
    演算処理して出力する情報処理システムにおいて、 前記処理手順に基づいて、それぞれ所定の演算精度にて
    演算する複数の演算モジュールをそれぞれ有する複数の
    演算ユニットと、 前記複数の演算ユニット同士及び前記複数の演算モジュ
    ール同士をカスケード接続するための複数のカスケード
    接続端子と、 を有し、 演算処理に必要な所望演算精度に基づいて、必要数の前
    記演算モジュール及び前記演算ユニットがカスケード接
    続され、 その演算処理に必要なクロック数は前記所望演算精度の
    ビット数が大きいほど増大され、そのクロック周波数は
    前記所望演算精度のビット数が大きいほど低く設定され
    ることを特徴とする情報処理システム。
  6. 【請求項６】 請求項１乃至５のいずれかにおいて、 各々の前記演算モジュールは、１ビット減算セルにて構
    成される並列減算器を多段に有する除算モジュールを含
    むことを特徴とする情報処理システム。
  7. 【請求項７】 請求項１乃至５のいずれかにおいて、 各々の前記演算モジュールは、１ビット加算セルにて構
    成される並列加算器を多段で有する乗算モジュールを含
    むことを特徴とする情報処理システム。
  8. 【請求項８】 請求項１乃至５のいずれかにおいて、 各々の前記演算モジュールは、 １ビット減算セルにて構成される並列減算器を多段に有
    する除算モジュールと、 １ビット加算セルにて構成される並列加算器を多段で有
    する乗算モジュールと、を含むべき乗剰余演算モジュー
    ルであることを特徴とする情報処理システム。
  9. 【請求項９】 請求項１乃至８のいずれかにおいて、 前記入力データをＸ、Ｎとし、出力データＹをとしたと
    き、カスケード接続された前記演算ユニットは、Ｙ＝Ｘ
    2 ｍｏｄ Ｎの演算処理を実施することを特徴とする
    情報処理システム。
  10. 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記演算ユニット間は光信号により信号が伝送されるこ
    とを特徴とする情報処理システム。
  11. 【請求項１１】 請求項１乃至１０のいずれかにおい
    て、 前記演算モジュール間は光信号により信号が伝送される
    ことを特徴とする情報処理システム。
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