JP2000259077A - 情報処理システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 情報処理システムの高いセキュリティシステ
ムを構築すること。 【解決手段】 各々の情報処理装置１２は、複数のべき
乗剰余演算ユニットと、複数のべき乗剰余演算ユニット
をカスケード接続するための複数のカスケード端子とを
有する。複数のべき乗剰余演算ユニットの各々は、乗算
精度２^mビット（ｍは自然数で固定）で乗算を行う乗算
ユニットと、除算精度２^{2・ m}ビットで除算を行う除算ユ
ニットとを有する。複数のべき乗剰余演算ユニットによ
り実施されるべき乗剰余演算の最大演算精度を２ⁿ（ｎ
は自然数で固定）としたとき、ｘ≧２ⁿ／２^m（ｘは自然
数で固定）を満たすように、複数のべき乗剰余演算ユニ
ットが最大でｘ個接続されて、暗号化及び復号を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、装置間、ボード
間、チップ間またはチップ内で情報伝送を行う情報処理
システムに係り、特にハードウェア構成によって任意精
度の演算を行って、伝送情報の暗号化及び復号を行う暗
号／復号装置を備えた情報処理システムに関する。

【０００２】

【背景技術及び発明が解決しようとする課題】従来よ
り、乱数発生、ウェーブレット変換、ニューラルネット
ワーク、高速フーリエ演算、ディジタルフィルタ等の複
雑、かつ、大規模な演算を伴う場合には、開発コスト、
開発期間などの観点から特殊な用途を除き、専用のハー
ドウェアを用いることなく、汎用の演算装置を用い、ソ
フトウェアにより実現する構成を採っていた。

【０００３】また、インターネットの普及と共に電子商
取引やプライバシー保護の観点から、情報セキュリティ
の技術の必要が高まり、その有効な手段としての暗号技
術が注目されている。

【０００４】暗号方式は秘密鍵暗号と公開鍵暗号に大別
され、代表的な方式としては、秘密鍵暗号としてはＤＥ
Ｓ（Data Encryption Standard）、公開鍵暗号としては
ＲＳＡ（Rivest Shamir Adleman criptograph）があ
る。

【０００５】原理的には、ＤＥＳはデータビット列の並
び換えや置換による方式で、ＲＳＡは極めて多ビットの
剰余演算を行う方式であり、一般に秘密鍵暗号方式に比
べて公開鍵暗号方式は数百倍遅くなる。これは、公開鍵
暗号方式においては、数百ビット以上を法とする非常に
多精度の剰余演算を行うことによる。

【０００６】そこで、通常、多量のデータ列の暗号化に
は高速な秘密鍵暗号方式を用い、データ量の少ない認
証、署名および鍵の配送などには公開鍵暗号方式を用い
るように暗号方式の使い分けがなされている。

【０００７】また、公開鍵暗号では、暗号強度を鍵のビ
ット長を変えることにより選択できるため、通信相手の
公開したさまざまなビット数の公開鍵を用いて演算がで
きることが求められている。

【０００８】乱数発生、ウェーブレット変換、ニューラ
ルネットワーク、高速フーリエ演算、ディジタルフィル
タ等を汎用の演算装置を用いてソフトウェアにより実現
する手法においては、汎用の演算装置の演算精度を超え
て演算を行う場合に、全てソフトウェア側で対応する必
要があり、プログラミングの手間及び処理時間の増大に
よりその実現が現実的ではなくなってしまう場合が生じ
ていた。

【０００９】さらにＤＥＳではハードウェア技術を用い
て実現されなければならないと規定されているように、
ソフトウェアだけによる暗号／復号システムの場合、第
三者による解読を避けるのは事実上困難である。暗号ア
ルゴリズムの一部をハードウェア化すれば暗号強度はよ
り高いものとなる。

【００１０】これは公開鍵式暗号方式においても同様で
あり、例えば、１チップ公開鍵暗号プロセッサが提案さ
れている（電子情報通信学会論文誌 D-I Vol.J80-D-I
No.8pp.725-735 1997-8）。

【００１１】しかしながら、上記１チップ公開鍵暗号プ
ロセッサにおいては、予めハードウェアで規定された精
度内での任意精度の処理は可能であるが、規定された精
度を超える精度が要求された場合には処理はできず、新
たなハードウェアの設計を行わなければならないという
問題点が生じる。

【００１２】さらに他の課題として、近年マイクロコン
ピュータの発達により、各種の分野にて機器の小型化と
高付加価値化が進んでいる一方で、マイクロコンピュー
タの設計は極めて困難となっている。マイクロプロセッ
サ（ＭＰＵ）を１チップ化して構成されるマイクロコン
ピュータの高集積度化が進むにつれ、配線幅はサブミク
ロンオーダとなって高抵抗化が進み、多層構造化により
浮遊容量も増大するため、配線部には分布定数回路が形
成されて、電気信号の伝搬遅延は増大する一方である。

【００１３】従って、マイクロコンピュータ内のＣＰＵ
（中央処理ユニット）が他の機能ユニットに対してデー
タ、アドレスを伝送するのに要する時間、他の機能ユニ
ットからデータが入力されるまでに要する時間を考慮し
て、ＣＰＵの命令サイクルなどを決定する必要があり、
信号伝搬遅延に起因した設計の負荷が多くなっている。

【００１４】しかも、近年は軽薄短小化と付加機能の増
大化に従い、マイクロコンピュータの超ＬＳＩと、高集
積化の方向にのみ進んでおり、マイクロコンピュータの
設計はさらに困難になる一方である。

【００１５】配線抵抗、容量の増大は、信号伝搬遅延だ
けでなく、信号としての矩形波に変形も生じさせる。近
年特に携帯用電子機器を中心として省電力化が進んでお
り、電圧レベルが低い矩形波の変形の度合いが大きい
と、信号としての機能を確保できなくなり、誤動作の原
因ともなる。

【００１６】そこで、本発明の目的は、装置間、ボード
間、チップ間またはチップ内で伝送される情報を所望精
度で暗号化及び復号するための演算が行えるシステムを
ハードウェア的に容易に構築することが可能なセキュリ
ティの高い情報処理システムを提供することにある。

【００１７】本発明のさらに他の目的は、信号伝搬遅
延、信号波形の変形を無視できる程度に低減して、その
設計を容易とすることができる情報処理システムを提供
することにある。

【００１８】

【課題を解決するための手段】本発明は、入出力部と、
前記入出力部を介して入出力される情報を処理する情報
処理部とをそれぞれ有する複数の情報処理装置を、有線
または無線にて接続してなる情報処理シテスムにおい
て、各々の前記情報処理装置は暗号／復号装置を有し、
各々の前記情報処理装置は、情報出力時には前記暗号／
復号装置にて該情報を暗号化して前記入出力部より出力
し、情報入力時には前記入出力部より入力された情報を
前記暗号／復号装置にて復号し、各々の前記暗号／復号
装置は、複数のべき乗剰余演算ユニットと、前記複数の
べき乗剰余演算ユニットをカスケード接続するための複
数のカスケード端子と、を有し、前記複数のべき乗剰余
演算ユニットの各々は、乗算精度２^mビット（ｍは自然
数で固定）で乗算を行う乗算ユニットと、除算精度２
^2・mビットで除算を行う除算ユニットと、を有し、前記
複数のべき乗剰余演算ユニットにより実施されるべき乗
剰余演算の最大演算精度を２ⁿ（ｎは自然数で固定）と
したとき、 ｘ≧２ⁿ／２^m（ｘは自然数で固定） を満たすように、前記複数のべき乗剰余演算ユニットが
ｘ個接続されて、暗号化及び復号を行うことを特徴とす
る。

【００１９】本発明によれば、複数の情報処理装置間で
情報伝送を行う際に、その情報が暗号化されて伝送され
るので、セキュリティが担保される。この暗号化または
復号のための演算処理を複数のべき乗剰余演算処理ユニ
ットにて分散処理することでハードウェア処理が容易と
なり、演算量が多く、精度が要求される場合でも、容易
にシステムを構築して演算処理の高速化を図ることがで
きる。このように、べき乗剰余演算における演算精度を
容易にハードウェア的に拡張することができ、暗号化及
び復号に用いる鍵の精度に、十分な信頼性を確保するこ
とができる。

【００２０】また、分散処理の結果、べき乗剰余演算ユ
ニットのゲート数を抑制することができ、装置コストを
低減することが可能となる。こうのうよ少ないゲート数
でべき乗剰余演算ユニットを構成することができるた
め、例えばパーソナルコンピュータシステム間での情報
伝送においても、暗号／復号システムを容易に構築する
ことが可能となる。

【００２１】本発明の他の態様によれば、入出力部と、
前記入出力部を介して入出力される情報を処理する情報
処理部とをそれぞれ有する複数の機能ブロックがバスラ
インに接続されてなる情報処理システムにおいて、各々
の前記機能ブロックが、上述の通りの暗号／復号装置を
有する。

【００２２】本発明の他の態様によれば、一つの情報処
理システム内の複数の機能ブロック間で情報処理装置間
で情報伝送を行う際に、その情報が暗号化されて伝送さ
れ、セキュリティを担保できる。この暗号化または復号
のための演算処理を上述した通りに行うことで高速化で
き、しかもゲート数を抑制してシステムコストを低減で
きる。

【００２３】これら複数の機能ブロックの各々は、それ
ぞれ異なる回路基板に搭載されるもの、それぞれ異なる
半導体装置に搭載されるもの、あるいは同一の半導体装
置内に形成されるもののいずれであってもよい。基板
間、チップ間またはチップ内にて伝送される信号を暗号
化することができ、セキュリティ・システムを構築でき
る。

【００２４】複数の機能ブロック間を接続するバスライ
ンは、光伝送媒体にて形成されていることが好ましい。
各機能ユニット間で光通信できるため、光の速度による
信号伝搬によって信号伝搬遅延をほとんどは無視でき
る。結果として、その信号伝搬遅延等に伴う設計上の制
約がなくなり、情報処理システムの設計を容易化でき
る。

【００２５】複数の情報処理装置のまたは複数の機能ブ
ロックの各々の入出力部にて入出力される情報は、送り
元アドレス情報、送り先アドレス情報及びデータを含む
ことができる。このとき、複数の入出力部の一つが情報
を出力する際には、出力される情報の一部を暗号化し、
複数の入出力部の他の一つが情報を入力する際には、暗
号化されたその一部の情報を復号することができる。

【００２６】機密性の高い一部の情報のみを暗号化する
ことで、万一盗聴されても情報としての価値のないもの
となり、それによりセキュリティ対策が実現される。

【００２７】この暗号化される一部の情報は、アドレス
情報ではなく、データの一部または全部とすることがで
きる。データの一部を暗号化するときには、このデータ
中には機密情報フィールドを設けることが好ましい。暗
号／復号装置は機密情報フィールド中の機密データのみ
を暗号化または復号するだけでよく、他のデータと容易
に峻別できる。

【００２８】暗号化される一部の情報は、上記データに
加えて、あるいは上記データに代えて、アドレス情報と
することもできる。アドレス情報としては、送り元アド
レス情報及び送り先アドレス情報の一方または双方であ
っても良い。

【００２９】情報の内容によっては、送り元または送り
先の一方または双方を暗号化するだけで、データの一部
または全部が盗聴されても、情報として価値を有さなく
することができるからである。

【００３０】暗号化または復号の算処理時にあっては、
その演算処理に必要な演算精度を２ ⁿ¹ビット（ｎ１≦ｎ
でｎ１は可変）としたとき、ｘ１≧２ⁿ¹／２^m（ｘ１≦
ｘで可変）を満たすように、前記複数のべき乗剰余演算
ユニットがｘ１個カスケード接続される。このとき、例
えばクロック発生回路から、演算処理時に２ⁿ¹個の基準
クロック信号を発生させる。このようにして、ｘ個のう
ちのｘ１個の演算ユニットが実効的にカスケード接続さ
れる。こうすると、ｘ１個以外の演算ユニットにて消費
される電力を節約でき、演算速度も高速化される。さら
に、複数の演算ユニット間にて光信号により信号が伝送
されるようにすれば、演算速度はより高速となる。

【００３１】複数のべき乗剰余演算ユニット間は光信号
が伝送されるようにすれば、暗号／復号装置内での演算
がさらに高速化される。

【００３２】各々のべき乗剰余乗算ユニットは、演算精
度２^m/yで演算を行うべき演算モジュールをそれぞれｙ
個（ｙは自然数で固定）を有し、ｙ個の演算モジュール
をカスケード接続することにより構成することができ
る。

【００３３】このとき、演算処理時に必要な演算精度を
２ⁿ¹ビット（ｎ１≦ｎでｎ１は可変）としたとき、ｙ１
≧２ⁿ¹／２^m/y（ｙ１は自然数で可変）を満たすように
ｙ１個の演算モジュールがカスケード接続されればよ
い。

【００３４】この最大ｙ個の演算モジュール間を光信号
により信号が伝送されるようにすれば、各演算ユニット
内での演算が高速化される。

【００３５】

【発明の実施の形態】次に図面を参照して本発明の好適
な実施の形態を説明する。

【００３６】（第１の実施の形態）図１に第１の実施の
形態に係る情報処理システムを示す。情報処理システム
１０は、図１に示すように複数の例えばパーソナルコン
ピュータ１２を、例えばＬＡＮケーブル１１などの有線
か、または無線（例えば赤外線通信）で接続することに
より構成される。

【００３７】図２は、図１に示す各々のパーソナルコン
ピュータ１２の構成を示している。

【００３８】パーソナルコンピュータ１２は、大別する
と、入出力装置１３Ａを介してＬＡＮケーブル１１と接
続され、ハードディスクなどの外部記憶装置を内蔵した
パーソナルコンピュータ本体１３と、パーソナルコンピ
ュータ本体１３に対して、入出力インターフェース１３
Ｂ及びバス２を介して接続された暗号／復号装置（プロ
グラマブルディジタルプロセッサ）１４とを備えてい
る。パーソナルコンピュータ１２はさらに、各種データ
を入力するためのキーボード１５と、各種表示を行うた
めのディスプレイ１６と、図示しないプリンタ等を備え
ている。

【００３９】このように、例えばＬＡＮケーブル１１に
て互いに接続された各々のパーソナルコンピュータ１２
は、それぞれ暗号／復号装置１４を有している。そし
て、一のパーソナルコンピュータ１２よりＬＡＮケーブ
ル１１を介して他のパーソナルコンピュータ１２に情報
を出力する場合に、ＬＡＮケーブル１１を伝送される情
報は暗号化される。すなわち、一のパーソナルコンピュ
ータ１２に設けられた暗号／復号装置１４は、出力情報
を暗号化し、他のパーソナルコンピュータ１２に設けら
れた暗号／復号装置１４は入力情報を復号する。

【００４０】ここで、各々のパーソナルコンピュータ１
２の入出力部１３Ａにて入出力される情報は、図３
（Ａ）（Ｂ）に示すように、アドレス情報１７とデータ
１８とを含んでいる。そして、各々のパーソナルコンピ
ュータ１２の暗号／復号装置１４にて暗号化される情報
は、ＬＡＮケーブル１１を伝送される全ての情報であっ
ても良いが、その一部であってもよい。

【００４１】例えば、暗号化される一部の情報は、デー
タ１８の一部または全部とすることができる。こうする
と、データの機密性が高まる。データ１８の一部を暗号
化する場合には、図３（Ｂ）に示すように、データ１８
中に機密データフィールド１８Ａと通常データフィール
ド１８Ｂとを設け、機密データフィールド１８Ａ内の機
密データのみを暗号化することが好ましい。データ１８
のどの領域を暗号化するかを、フィールドによって区別
できるからである。

【００４２】暗号化される一部の情報は、図３（Ａ）に
示すアドレス情報１７であっても良い。アドレス情報１
７として、送り元アドレス１７Ａ及び送り先アドレス１
７Ｂの双方またはいずれか一方を暗号化することができ
る。

【００４３】この場合、データ１８自体は盗聴される虞
はあっても、データによっては送り先または送り元の一
方または双方が分からなければ意味のないものもあるた
め、結果としてセキュリティを担保できる。このとき、
アドレス情報１７と共に、図３のデータ１８中の機密情
報フィールド１８Ａ内の機密データを併せて暗号化する
と良い。こうすると、暗号化される情報量が少ないにも
拘わらず、セキュリティを高いレベルで確保できる。

【００４４】図４は、図２に示す暗号／復号装置１４の
構成を示している。

【００４５】この暗号／復号装置１４は、図示しないシ
ステムＲＯＭ、システムＲＡＭを有し、暗号化及び復号
の処理手順が予め、図２に示すパーソナルコンピュータ
本体１３内のメインマイクロプロセッサ１側からバス２
を介してロードされてプログラミングされる。

【００４６】この暗号／復号装置１４は、全体の制御を
司るコントロールユニット５と、演算途中の各種デー
タ、処理手順などを格納するＲＡＭ６及びＲＯＭ８と、
それぞれ演算精度２^mビット（ｍは自然数で固定）で演
算を行うｘ（ｘは自然数で固定）個のべき乗剰余演算ユ
ニット７−１〜７−ｘと、これらべき乗剰余演算ユニッ
ト７−１〜７−ｘ同士をカスケード接続するためのスイ
ッチＳＷと、アドレスデータ、命令データなどを転送す
るための内部システムバス４Ａと、各種データを転送す
るための内部データバス４Ｂと、を備えている。なお、
内部システムバス４Ａと内部データバス４Ｂとで、内部
バス４を構成している。また、スイッチＳＷは、本実施
の形態の構成を図面上で理解できるように便宜的に図示
したものである。実際には、実効的にカスケード接続さ
れるべき乗剰余演算ユニットの数は、暗号／復号装置１
４内の例えばコントロールユニット５から発生する基準
クロック信号の数に基づいて決定され、機械的にスイッ
チＳＷがオン、オフする構成ではない。この点について
は後述する。

【００４７】この場合において、全てのべき乗剰余演算
ユニットをｘ個カスケード接続した場合に得られる最大
ビット精度を２ⁿ（ｎは自然数で固定）とした時、カス
ケード接続される最大個数ｘは、以下に示す条件式を満
たしている必要がある。

【００４８】ｘ≧２ⁿ／２^m なお、必要な演算精度が最大ビット精度２ⁿ以下のビッ
ト精度２ⁿ¹（ｎ１は可変でかつｎ１≦ｎ）である場合に
は、ｘ個のべき乗剰余演算ユニット７−１〜７−ｘを全
て動作可能状態としても演算結果を得ることは可能であ
るが、最大ｘ個のべき乗剰余演算ユニットのうち、 ｘ≧ｘ１≧２ⁿ¹／２^m（ｘ１は可変） を満たすようにｘ１個のべき乗剰余演算ユニット７−１
〜７−ｘ１を実効的に動作するようにカスケード接続す
ればよい。こうして、２ⁿ¹ビット精度の演算を行うよう
にすれば、電力を不必要に消費することなく、消費電力
の適正化を図ることができ、さらに演算処理時間も最適
化することが可能となる。

【００４９】ここで、べき乗剰余演算ユニット７−１〜
７−ｘの各々は、それぞれ演算精度２^m/y（ｙは２以上
の整数）で演算を行うべきｙ個のべき乗剰余演算モジュ
ール９−１〜９−ｙが、スイッチＳＷを介してカスケー
ド接続可能となっている。なお、スイッチＳＷは、実施
例の構成を図面上で理解できるように便宜的に図示した
ものである。実際には、実効的にカスケード接続される
べき乗剰余演算モジュールの数は、上述の通り、暗号／
復号装置１４内の例えばコントロールユニット５からの
基準クロック信号の数に基づいて決定され、機械的にス
イッチＳＷがオン、オフする構成ではない。

【００５０】ここで、例えばべき乗剰余演算ユニット７
−１とべき乗剰余演算ユニット７−２とが実効的にカス
ケード接続された場合には、トータルで２ｙ個のべき乗
剰余演算モジュールがカスケード接続されたことと等価
となる。

【００５１】そして、本実施例では、一つのべき乗剰余
演算ユニットの全ｙ個のべき乗剰余演算モジュール９−
１〜９−ｙのうち、２ⁿ¹ビット精度の演算を行うのに十
分な個数ｙ１≧２ⁿ¹／２^m/y（ｙ１≦ｙ）の演算モジュ
ールを実効的にカスケード接続することも可能である。
こうすれば、消費電力及び演算処理時間をより最適化す
ることが可能となる。

【００５２】あるいは、２ⁿ¹ビット精度の演算を行うの
に、（ｘ１−１）個のべき乗剰余演算ユニット７−１〜
７−（ｘ１−１）と、べき乗剰余演算ユニット７−ｘ１
の中のｙ１個のべき乗剰余演算モジュールとを用いるこ
とも可能である。この場合に、（ｘ１−１）個のべき乗
剰余演算ユニット７−１〜７−（ｘ１−１）で２ⁿ²（ｎ
２＜ｎ１）のビット精度の演算が実施されるとすると、
ｙ１≧（２ⁿ¹−２ⁿ²）／２^m/y（ｙ１≦ｙ）を満たせば
よい。

【００５３】次に、図１〜図４に示す装置の動作につい
て説明する。

【００５４】まず、メインマイクロプロセッサ１が暗号
／復号装置１４に対し、暗号化／復号に要求される演算
精度に対応する演算精度データをバス２を介して与え
る。

【００５５】これにより暗号／復号装置１４のコントロ
ールユニット５は、べき乗剰余演算ユニット７−１〜７
−ｘに対し、メインマイクロプロセッサユニット１及び
／またはＲＡＭ６からの処理手順（後述する図１４で示
す暗号手順）に基づいて、要求された演算精度２ⁿ¹に対
応する数のべき乗剰余演算ユニットあるいはべき乗剰余
演算モジュールを制御する。べき乗剰余演算ユニット７
−１〜７−ｘは、各演算データの精度情報に基づいて、
カスケード接続されるべきユニット数及びモジュール数
を判断する。このカスケード接続されるべきユニット数
及びモジュール数は、演算に必要な基準クロック信号の
数によって決定される。この基準クロック信号は、図１
に示す各パーソナルコンピュータ１２または図５に示す
コントロールユニット５が有する図示しない基準クロッ
ク信号発生回路にて発生される。

【００５６】これにより、演算に必要とされた数のべき
乗剰余演算ユニット及び演算モジュールは実効的にカス
ケード接続され、コントロールユニット５は、予めプロ
グラミングされた処理手順に基づいて演算をべき乗剰余
演算ユニットにて行わせることとなる。

【００５７】そして得られた精度２ⁿ¹の演算結果（暗
号）をバス２、コンピュータ本体１３の入出力部１３Ａ
を介して、ＬＡＮケーブル１１側に出力するか、あるい
は復号結果をバス２を介してコンピュータ本体１３内の
メインマイクロプロセッサ１に出力する。

【００５８】ここで、この第１の実施の形態ではチップ
間すなわち図４のメインマイクロプロセッサユニット１
と暗号／復号装置１４間のバス２上の信号を、多チャン
ネルの電気信号としても良いし、あるいは例えば波長の
異なる多チャンネルの光信号としても良い。チップ間を
光通信する技術は既に多くの提案がある。

【００５９】さらに加えて、この第１の実施の形態で
は、１チップを構成する暗号／復号装置１４内の一部ま
たは全部のユニット間にて、光信号を伝送することも可
能である。すなわち、図４に示す暗号／復号装置１４の
内部システムバス４Ａと内部データバス４Ｂとを光伝送
路とするのである。こうすると、コントロールユニット
５と、ＲＡＭ６と、ＲＯＭ８と、ｘ個のべき乗剰余演算
ユニット７−１〜７−ｘとの各間で、内部システムバス
４Ａと内部データバス４Ｂを介して光信号を伝送するこ
とができる。このとき、ＲＡＭ６を構成する記憶素子と
して、電気信号以外の情報例えば強誘電メモリのように
磁化された情報を記憶するようにすれば、光信号を電気
信号に変換する必要はない。例えば強誘電メモリを用い
た場合には、光信号に基づいて磁化された情報を記憶す
ればよい。さらには、ｘ個のべき乗剰余演算ユニット７
−１〜７−ｘの間も実質的にバス接続されているため、
これらのバスを光伝送路とし、べき乗剰余演算ユニット
間も光信号により伝送することが可能である。なお、１
チップ内の内部バスを光伝送路とする具体的例について
は後述する。

【００６０】以上の説明においては、最大ｘ個のべき乗
剰余演算ユニットが装着されている場合について説明し
たが、後に機能拡張する場合などに備えて、暗号／復号
装置１４に外部べき乗剰余演算ユニットをカスケード接
続するための端子を設けてもよい。このように、外部べ
き乗剰余演算ユニットをカスケード接続するように構成
すれば、内部べき乗剰余演算ユニットのみをカスケード
接続して得られる演算精度以上の演算精度を確保するこ
とができる。

【００６１】より詳細には、暗号／復号装置１４を１チ
ップ構成とした場合であっても、図４にて破線で示すよ
うに、一または複数のプログラマブルディジタルプロセ
ッサ１４’を、内部データバス及び図示しないカスケー
ド接続端子を介してカスケード接続することができる。
こうすると、プログラマブルディジタルプロセッサ１
４’内のべき乗剰余演算ユニットを、暗号／復号装置１
４内のべき乗剰余演算ユニットとカスケード接続したの
と等価となる。この意味で、暗号／復号装置１４内の内
部べき乗剰余演算ユニット７−１〜７−ｘに対して、一
または複数のプログラマブルディジタルプロセッサ１
４’のべき乗剰余演算ユニットは、外部べき乗剰余演算
ユニットとして機能する。そして、本実施例では、この
内部べき乗剰余演算ユニットとが外部べき乗剰余演算ユ
ニット間も光信号により伝送することが可能である。

【００６２】また、複数の外部べき乗剰余演算ユニット
を例えば、ＴＦＴ（Thin Film Transistor）で構成した
場合には、欠損などにより不良トランジスタが発生する
ことに起因して、最大でｚ個の外部べき乗剰余演算ユニ
ットの全体が使用できなくなる恐れがある。

【００６３】そこで、べき乗剰余演算ユニットの歩留ま
り率Ａに対して、少なくともＫ（ｚ≧Ｋ／Ａ）個のべき
乗剰余演算ユニットを予め用意しておくことが好まし
い。こうすると、Ｋ個のべき乗剰余演算ユニットのうち
良品のべき乗剰余演算ユニットを最大でｚ個接続するこ
とできる。

【００６４】また、暗号／復号装置１４内にて演算精度
２^m1ビット（ｍ１：自然数）で演算を行う内部べき乗剰
余演算ユニットと、プログラマブルディジタルプロセッ
サ１４’内にて演算精度２^m2ビット（ｍ２：自然数）で
演算を行う外部べき乗剰余演算ユニットとをカスケード
接続して、最大演算精度２ⁿの演算を実施するには、外
部べき乗剰余演算ユニットの接続数ｚを下記の式を満足
するように設定すればよい。

【００６５】ｚ≧（２ⁿ−２^m1）／２^m2 さらに所望のビット精度２ⁿ¹（ｎ１は自然数、かつ、ｎ
１≦ｎ）にて演算する場合には、ｚ個の外部べき乗剰余
演算ユニットのうち、 ｚ≧ｚ１≧（２ⁿ¹−２^m1）／２^m2（ｚ１は自然数） を満たすように外部べき乗剰余演算ユニットをカスケー
ド接続すれば、演算に必要な外部べき乗剰余演算ユニッ
トのみを動作させることができる。この結果、消費電力
の適正化、演算処理時間の適正化を図ることができる。

【００６６】なお、暗号／復号装置１４を構成する場合
に、図４に示す構成ではメインマイクロプロセッサ１が
必須の構成要件となっていた。しかし、暗号／復号装置
１４にメインマイクロプロセッサ１の機能を持たせ、バ
ス２を介して記憶装置あるいは外部記憶装置からプログ
ラムをロードするように構成すれば、メインマイクロプ
ロセッサ１は不要となる。

【００６７】また、以上の説明においては、暗号／復号
装置１４がプログラムをロードする場合についてのみ説
明したが、これに限定されるものではない。例えば予め
マスクＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性
のメモリに処理手順のプログラムを格納しておき、これ
に基づいて固定化した処理手順に基づいて動作したり、
固定化した処理手順をハードウエアロジックで実現する
ことも可能である。

【００６８】以上の説明のように、本実施の形態によれ
ば、所望精度の演算を行うための情報処理システムをハ
ードウェア的に容易に実現することが可能であるととも
に、演算精度の拡張に対してもハードウェア的に容易に
対応することが可能となる。

【００６９】この実施の形態においては、暗号／復号装
置１４内にコントロールユニット５及びＲＡＭ６を設け
る構成としていたが、メインマイクロプロセッサ１側に
これらの機能を行わせるように情報処理システムを構成
し、べき乗剰余演算ユニットのみを１チップ構成とし、
任意精度汎用演算プロセッサとして機能させることも可
能である。

【００７０】次に、暗号／復号装置１４での具体的な暗
号化処理及び復号処理について説明する。

【００７１】［１］ ＲＳＡ方式の原理説明 まず具体的な処理内容の説明に先立ち、代表的な公開鍵
方式暗号であるＲＳＡ方式について説明する。

【００７２】ネットワーク暗号の利用形態としては、送
信者が暗号鍵を用いて平文を暗号化して送信し、その暗
号文の受信者は復号鍵を用いて復号し平文に戻す処理を
行うものである。

【００７３】秘密鍵暗号方式では暗号鍵と復号鍵が同一
であるのに対し、公開鍵暗号方式は同一ではなく、暗号
鍵を公開し、復号鍵を秘密に保持する方式である。次に
代表的な公開鍵暗号方式であるＲＳＡ方式の原理につい
て述べる。

【００７４】平文をある適当なブロックに分け、それに
相当する数値をＭとする。素数ｐとｑを定め、復号鍵
（プライベートキー）として秘密にし、次の関係にある
ｎとｅを公開鍵（パブリックキー）とする。

【００７５】 ｎ＝ｐｑ …… （１） ｇｃｄ（ｅ，（ｐ−１，ｑ−１））＝１ …… （２） ここで、ｅ及び（ｐ−１）（ｑ−１）の最大公約数は
１、すなわち、（ｐ−１）（ｑ−１）と互いに素な正数
ｅを適当に決める。

【００７６】そして、下記の（３）式に示すように、送
信者はパブリックキーを用いて、ｎを法とする平文Ｍの
ｅ乗の剰余演算（Ｍ^eをｎで割った余りＣを算出）を行
い、暗号文Ｃを送信する。

【００７７】 Ｍ^e≡Ｃ ｍｏｄ ｎ …… （３） これにより、暗号文Ｃを受信した受信者は、まず、プラ
イベートキーを用いて、下記の（４）式により（ｐ−
１）（ｑ−１）を法とするｅの逆数ｄを求める。

【００７８】 ｅｄ≡１ ｍｏｄ （ｐ−１）（ｑ−１） …… （４） 得られたｄにより、下記の（５）式から暗号文Ｃを平文
Ｍに復号する。

【００７９】 Ｃ^d≡Ｍ ｍｏｄ ｎ …… （５） ところで、式（４）と式（５）は、（ｐ−１）と（ｑ−
１）の最少公倍数ｌｃｍ（ｐ−１，ｑ−１）を用いる
と、ｄを小さく定めることができ、下記の（６）式及び
（７）式に示すように、計算量の軽減がはかれる。

【００８０】 ｇｃｄ（ｅ，ｌｃｍ（ｐ−１，ｑ−１））＝１ …… （６） ｅｄ≡１ ｍｏｄ ｌｃｍ（ｐ−１，ｑ−１） …… （７） この場合において、パブリックキーｎはプライベートキ
ーｐとｑの積であるため、容易に素因数分解できないよ
う、通常５１２ビット以上に選定される。

【００８１】以上のようにＲＳＡ方式は素因数分解とい
う数学的要素と多精度剰余演算を行うことなどで、暗号
強度の高い方式であると広く認知されている。

【００８２】［２］ 剰余計算例 式（３）と式（５）のべき乗剰余演算結果が暗号・復号
文となるため、丸め操作や浮動少数点演算が使えず整数
演算でなければならない。べき乗剰余演算は指数をその
システムで除算可能な部分に分割して、より小さな剰余
演算の積の繰り返しで求めることができる。説明の容易
性のため、ごく小さい数値の例を示す。

【００８３】パブリックキーをｎ＝５５、ｅ＝７とし、
プライベートキーをｐ＝５、ｑ＝１１とする。

【００８４】平文Ｍ＝３とすると、暗号文Ｃは、暗号化
においてはパブリックキーのｎとｅを用いて、式（３）
より ３⁷≡Ｃ ｍｏｄ ５５ から Ｃ＝４２ を得る。

【００８５】復号ではプライベートキーのｐとｑよりｄ
を次のように選定する。

【００８６】式（４）より ７ｄ≡１ ｍｏｄ （５−１）（１１−１） すなわち、 ７ｄ≡１ ｍｏｄ ４０ から ｄ＝２３ となる。

【００８７】４２²³≡Ｍ ｍｏｄ ５５ から Ｍ＝３ となる。

【００８８】剰余演算においては Ｘ≡ｒ１ ｍｏｄ ｎ、 Ｙ≡ｒ２ ｍｏｄ ｎ のとき、ｎを法とする下記の式（８）の乗算が成立す
る。

【００８９】 Ｘ・Ｙ≡ｒ１・ｒ２ ｍｏｄ ｎ …… （８） この関係式により指数部分を演算可能な部分に分割す
る。

【００９０】例えば、 ４２²³＝４２^5+5+5+5+3 ＝４２⁵・４２⁵・４２⁵・４２⁵・４２³ そこで、先ず、４２⁵及び４２³についての２種類の剰余
を求める。

【００９１】４２⁵≡１２ ｍｏｄ ５５ ４２³≡３ ｍｏｄ ５５ 式（８）から となる。

【００９２】次にｒ１・ｒ２からその剰余ｒ_1-2を求め
る。

【００９３】ｒ１・ｒ２≡１２・１２≡ｒ_1-2 ｍｏｄ
５５ より、 ｒ_1-2＝３４ となる。以下同様にして、 ｒ_1-2・ｒ３≡３４・１２≡ｒ_1-3 ｍｏｄ ５５ より、 ｒ_1-3＝２３ となる。さらに ｒ_1-3・ｒ４≡２３・１２≡ｒ_1-4 ｍｏｄ ５５ より、 ｒ_1-4＝１ となる。さらにまた、 ｒ_1-4・ｒ５≡１・３≡ｒ ｍｏｄ ５５ となって、 ｒ＝３ を得ることとなる。

【００９４】以上の剰余演算過程における各剰余乗算の
最大精度は法であるｎの２倍以下で済む。このようにし
て、小さな数値に置き換えた剰余演算の繰り返しで、目
的とする剰余を算出することができる。

【００９５】［３］ 暗号化及び復号処理の一般的手法 ここで、図１８を参照してＲＳＡに基づく暗号化及び復
号処理の一般的手法について説明する。

【００９６】まず、Ａ^m≡Ｒ ｍｏｄ ｎについての剰
余演算では、Ａ、ｍ、ｎの各値を入力する（ステップＳ
１）。

【００９７】合同式 Ａ^m≡Ｒ ｍｏｄ ｎ は暗号化
においては平文ＭがＡ、パブリックキーｅがｍとして、
パブリックキーｎを法とする剰余演算によって得られた
Ｒが暗号文Ｃになる。復号では暗号文ＣがＡ、パブリッ
クキーｅとプライベートキーｐ、ｑから選定されたｄが
ｍとして、ｎを法とする剰余演算によって得られたＲが
平文Ｍである。

【００９８】先ず、Ａのビット数Ｋ１を求め（ステップ
Ｓ２）、Ａのビット数Ｋ１から剰余演算システムにおけ
るＡ^Nの最大指数Ｎを求める（ステップＳ３）。

【００９９】次に最大指数Ｎが１であるか否かを判別し
（ステップＳ４）、最大指数Ｎ＝１であればＡ²で精度
オーバーになるため、 Ａ≡ｒ ｍｏｄ ｎ を求め（ステップＳ５）、剰余ｒのビット数ｋを求め
（ステップＳ６）、ビット数ｋからＡのブロック規模を
判断する（ステップＳ７）。

【０１００】Ａのブロック規模が精度内であれば（ステ
ップＳ７；Ｎｏ）、ｍ個のＡに対するｎを法とする乗算
を行い、その結果から求める剰余Ｒを得る（ステップＳ
８）。

【０１０１】また、Ａのブロック規模が精度外であれば
（ステップＳ７；Ｙｅｓ）、データが大きすぎてオーバ
ーフローを起こしてしまうので（ステップＳ９）、Ａの
ブロック規模を小さくすべく、演算処理を終了する（ス
テップＳ１０）。

【０１０２】一方、Ｎが２以上であれば（ステップＳ
４；Ｎｏ）、ｍをｑＮ＋ａに分解し（ステップＳ１
１）、ａが０でないときは（ステップＳ１２；Ｙｅ
ｓ）、Ａ^aを求め（ステップＳ１３）、Ａ^aをｎで割った
余りｒ１を求める（ステップＳ１４）。 次にｑ＝０で
あるか否かを判別し（ステップＳ１５）、ｑ＝０ならば
（ステップＳ１５；Ｙｅｓ）ｒ１が求める剰余Ｒである
（ステップＳ１６）。

【０１０３】ステップＳ１５の判別において、ｑ≠０で
あるならば（ステップＳ１５；Ｎｏ）、Ａ^Nを求め（ス
テップＳ１７）、Ａ^Nをｎで割った剰余ｒを求める（ス
テップＳ１８）。

【０１０４】そして剰余ｒをｒ００に代入し（ステップ
Ｓ１９）、ｑ個のＡ^Nに対するｎを法とする乗算を行い
（ステップＳ２０）、ａ≠０であるならば（ステップＳ
２１；Ｎｏ）、得られた乗算結果ｒとｒ１との積をｎで
割った剰余を求め（ステップＳ２２）、求めた剰余ｒを
最終的に求めるべき剰余Ｒとし（ステップＳ２３）、剰
余Ｒを剰余データとして出力する（ステップＳ２４）。

【０１０５】このようにＲＳＡに基づいた公開鍵暗号方
式の暗号化及び復号処理（剰余演算処理）は複雑であ
り、特に暗号／復号システムにおいては、前述したよう
に、ｎは５１２ビット以上と高精度であるため、除算の
分散処理が不可能であれば、第１の実施の形態のような
ハードウェア化は困難であり、上記処理をソフトウェア
で処理することとなり、そのプログラミングも簡単では
ないので、多くの演算時間を要することは容易に推察で
きる。

【０１０６】［４］公開鍵暗号／復号システムの構成 図５は、公開鍵を用いた図１の暗号／復号装置１４を、
べき乗剰余演算装置として表したブロック図である。べ
き乗剰余演算装置としてのこの暗号／復号装置１４は、
大別すると、所定の精度範囲内で任意精度の除算を行う
任意精度除算装置２０と、所定の精度範囲内で任意精度
の乗算を行う任意精度乗算装置２１とを備え、これらは
バス２２により接続される。

【０１０７】この任意精度除算装置（除算ユニット）２
０と任意精度乗算装置（乗算ユニット）２１とは、図４
に示す複数のべき乗剰余演算ユニット７−１〜７−ｘの
うちの一つのべき乗剰余演算ユニットに対応する。

【０１０８】任意精度除算装置２２は、最大乗算精度２
^mビット（ｍ：自然数で固定）内の任意乗算精度で乗算
を行い、任意精度除算装置２０（除算ユニット）は、最
大除算精度２^2mビット内の任意除算精度で除算を行う。
そして、ｘ＝２ⁿ／２^mを満たすようにべき乗剰余演算ユ
ニット７−１〜７−ｘをｘ個接続することにより、最大
２ⁿビット精度の暗号化及び復号を行うための任意精度
べき乗剰余演算装置（暗号／復号装置１４）を構成する
ことが可能となる。

【０１０９】［５］任意精度除算装置及び任意精度乗算
装置の構成 任意精度除算装置２０は、図６に示すように、被除数デ
ータ及び除数データがそれぞれ入力される８ビット精度
の第１除算器２５−１〜第Ｈ除算器２５−Ｈ（Ｈ：２以
上の整数）のＨ個の除算器（除算モジュール）と、精度
情報データに基づいて対応する８ビット精度の除算器を
カスケード接続するための第１スイッチＳＷ１〜第（Ｈ
−１）スイッチＳＷ（Ｈ−１）の（Ｈ−１）個のスイッ
チと、を備えて構成されており、第１スイッチ〜第（Ｈ
−１）スイッチＳＷ１〜ＳＷ（Ｈ−１）は、精度情報デ
ータに基づいて必要な数の除算器をカスケード接続する
こととなる。

【０１１０】なお、これらスイッチＳＷ１〜ＳＷ（Ｈ−
１）も、図４の場合と同様に説明の便宜上図示したもの
である。また、各８ビット除算器の間及び各８ビット除
算器への入出力を、全て光信号で伝送するように構成す
ることもできる。

【０１１１】より具体的には、８ビット精度の除算を行
う場合には、全てのスイッチＳＷ１〜ＳＷ（Ｈ−１）が
開状態であり、第１除算器２５−１のみが動作し、１６
ビット精度の除算を行う場合には、第１スイッチＳＷ１
のみが閉状態となり、第１除算器２５−１及び第２除算
器２５−２が動作し、（８×Ｊ）精度の除算を行う場合
には（Ｊ：２以上（Ｈ−１）以下の整数）、第１スイッ
チＳＷ１〜第（Ｊ−１）スイッチＳＷ（Ｊ−１）が全て
閉状態となり第１除算器２５−１〜第Ｊ除算器２５−Ｊ
が動作することとなる。

【０１１２】そして、被除数データ及び除数データは、
下位８ビットから８ビット単位で第１除算器２５−１か
ら第Ｊ除算器に順次与えられることとなる。

【０１１３】なお、任意精度乗算装置２１は、任意精度
除算装置２０の８ビット除算器を８ビット乗算器に変更
した構成とほぼ同様の構成であるので、その説明を省略
する。

【０１１４】このように、べき乗剰余演算を行う図４に
示すべき乗剰余演算ユニット７−１〜７−ｘが、被除数
データ、除数データ及び精度情報データの入力信号ライ
ン並びに商データ及び剰余データの出力信号ラインをカ
スケード接続するためのカスケード接続端子を有し、ｘ
＝２ⁿ／２^mを満たすようにべき乗剰余演算ユニット７−
１〜７−ｘを最大でｘ個接続することにより、最大２ⁿ
ビット精度の暗号化及び復号を行うことができる。

【０１１５】なお、図５に示すバス２２を光伝送路とす
れば、これら任意精度乗算装置２１と任意精度除算装置
２０との間を、光信号により伝送することができる。

【０１１６】［６］除算器の構成 次に任意精度除算装置２０を構成している除算器の構成
について説明する。

【０１１７】［６．１］ 除算器のアルゴリズム まず、除算器の説明に先立ち、除算器のアルゴリズムに
ついて説明する。

【０１１８】除算に関しては、乗算ほどではないが、い
ろいろなアルゴリズムが考案されている。また、信号処
理においては、除算は乗算ほど頻繁に用いられるわけで
はない。

【０１１９】しかしながら、信号の正規化、コンピュー
タ通信や情報ネットワークにおける秘匿技術としての暗
号化／復号に、音声認識における特徴抽出において、周
波数スペクトルを基本とする線形予測係数の演算（積和
が７０回、除算が１２回）、フォールトトレラントシス
テムにおいてなどの例に見られるように、除算を必要と
する場合、その実現は乗算ほど容易ではなく、従来にお
いては、高精度で高速に結果を得るための有効な手段が
なかった。

【０１２０】除算の実現方法としては、以下の４種類が
知られている。

【０１２１】（１）変数ｘと１／ｘ の関係を示すルッ
クアップテーブル（変換表）をＲＯＭ内に用意してお
き、ｙ／ｘなる除算を、ｙ（１／Ｘ） なる乗算に置き
換えて実行する「逆数ＲＯＭ方式」。

【０１２２】（２）ｙ／ｘ なる除算を直接実行する代
わりに、対数ＲＯＭによりｘとｙから ｌｏｇｘとｌｏ
ｇｙを求め、それからｚ＝ｌｏｇｘ−ｌｏｇｙの減算を
行い、最後に指数ＲＯＭによりｅｘｐｚを求める「対数
計算方式」。

【０１２３】（３）被除数に対してシフトと減算を試行
錯誤的に繰り返す「減算シフト方式」。

【０１２４】（４）乗算を繰り返し実行しながら結果を
求めるべき商の値に収束させていく「収束形除算方
式」。

【０１２５】このうち、逆数ＲＯＭ方式が最も高速であ
るが、高精度を要求するとルックアップテーブルを格納
すべきＲＯＭの容量が指数的に大きくなる欠点がある。
従って、信号処理においては比較的粗い精度でよい場合
に限られて使用されている。

【０１２６】次の対数計算方式も対数ＲＯＭの容量の制
約からくる精度上の検討を十分に行ったうえで用いる必
要があり、その意味でも以上の二つのＲＯＭ方式はどの
ような場合にも用い得る汎用的な方法とは言い難い。

【０１２７】以上の４方式のうち、どのような精度に対
しても除算可能な方式は減算シフト方式と収束形除算方
式であるといえる。

【０１２８】収束形除算方式は被除数と除数を分数の分
子と分母とみなし、分母が１に近づくまで分子分母に同
一の収束係数を乗じていき、得られた最終的な分子の値
が商になる。あるいは、除数の逆数を収束アルゴリズム
によって求め、商はこの逆数と被除数の積から求めるこ
とができる。

【０１２９】しかし、複数チップ（モジュール）接続に
よる除算能力の拡張機能を考慮した場合、近似演算によ
る収束が行われる収束形除算方式では部分剰余の伝搬が
さらに近似されることになり、誤差が大きくなってしま
うという問題点が生じる。

【０１３０】この点、減算シフト方式ではそのような問
題はなく、任意精度で除算可能であり、複数チップ（モ
ジュール）接続による除算能力の拡張機能をも考慮した
場合、最も適しているといえる。

【０１３１】次に、除算能力の拡張機能について考察す
る。

【０１３２】例えば、 ５６７８９０／１２３４ の除算を実行するには図７（Ａ）に示すように、被除数
と除数の減算が繰り返し実行される。

【０１３３】ここで、除数２けたの除算器（または除算
モジュール）を用いて、除数を４けたに拡張した使用を
考えてみると、図７（Ｂ）及び図７（Ｃ）に示すよう
に、除数１２３４を除数１２と除数３４とに分割すると
ともに、被除数５６７８９０を被除数５６７及び被除数
８９０とに分割し、１２と３４の除数で分散処理した結
果から除算能力の拡張した解（図７（Ａ）相当）を得る
という乗算器のような使い方（乗算においては可能）は
できない。

【０１３４】従って、除算は使用可能けた数の範囲内で
有効であり、１ビットでも除算能力を超えた使用に対し
ては、たとえメモリーや外部回路を用いても容易には対
処できない。

【０１３５】また、除算においては通常丸め操作を行う
が、暗号／復号システムにおいては、このような使用は
できない。

【０１３６】以上のような理由によって、従来において
は、ハードウェア化された除算器は少なく処理速度の遅
いソフトウェアで対処していた。

【０１３７】ところで、本除算器のアルゴリズムは被除
数に対してシフトと減算を試行錯誤的に繰り返す「減算
シフト方式」に基づいたもので、その一般的な基本式は
以下の漸化式で表される。

【０１３８】

【数１】

【０１３９】

【数２】 式（Ｂ）が求める商Ｑであり、最終剰余Ｒは２^-nＲ⁽ⁿ⁾
である。

【０１４０】各演算工程における商のディジットｑ_j+1
は２ＲとＤの大小関係で以下のように定まる。

【０１４１】２Ｒ^(j)＜Ｄの場合、ｑ_j+1＝０ ２Ｒ^(j)≧Ｄの場合、ｑ_j+1＝１ つまり、まず仮の部分剰余Ｒ^(j+1)（＝２Ｒ^(j)−Ｄ）を
求めて、部分剰余Ｒ^(j+1)が正または“０"ならばｑ_j+1
＝１が求まり、真の部分剰余とする。もし、部分剰余Ｒ
^(j+1)が負ならば、ｑ_j+1＝０で仮の部分剰余の減算を取
消す。

【０１４２】以上の操作は、Ｒ⁽ⁿ⁾をｎディジットだけ
右にシフトすることから求まることを先の漸化式は意味
している。

【０１４３】しかし、以上の漸化式は単にｎディジット
の商に対してのものである。除算データを各モジュール
に分散した場合、各モジュールの被除数と除数はそれぞ
れ連結した状態で行われなければならない。

【０１４４】一般に、除数に対して被除数のけた数が多
いため、分散した除数を連結して被除数との減算を行う
ことは、除数の連結とそれに伴う減算器やラッチ回路の
連結などにより容易には実現できなかった。

【０１４５】これに対し、本実施例の除算器は、分散し
た除数と減算器は各モジュール内に固定し、被除数を連
結してシフトと減算を行うようにしてモジュールの分散
化を可能にしている。

【０１４６】この場合、筆算とは逆に除数を固定した減
算なので被除数は左シフトになる。

【０１４７】例えば、簡単のために１モジュールが４ビ
ット除算器について２モジュールに拡張したときの各ス
テップの動作を図８に示す。

【０１４８】２モジュールに分散した除数は減算器とラ
ッチ回路を伴ってそのけた借り用端子ＢＯとＢＮで連結
される。被除数はＱＩとＱＯ端子により連結されて初段
のＲＩに戻される。除数部分は各モジュールに固定で、
被除数が必要なけた数だけ左シフトと減算を繰返して演
算を終了する。

【０１４９】商ｑと部分剰余は各減算処理における減算
結果によって決まるものである。なお、演算は８ビット
の減算器の場合、７ステップで終了し、８ステップ目で
は商ｑ０の格納だけになる。この結果、後述の被除数ラ
ッチ・シフト回路３２（図９参照）に商データＱが、後
述の部分剰余のシフト回路３４（図９参照）には剰余デ
ータが得られることとなる。

【０１５０】［６．２］ 除算器の概要構成 図９に第１除算器２５−１を例として除算器の概要構成
ブロック図を示す。

【０１５１】第１除算器２５−１は、入力された８ビッ
ト除数データをラッチする除数ラッチ回路３１と、被除
数データをラッチし、シフト操作を行うための被除数ラ
ッチ・シフト回路３２と、被除数データに対応する被除
数から除数データに対応する除数を減算する並列減算回
路３３と、部分剰余データを格納し、シフト操作を行う
部分剰余シフト回路３４と、除算に必要なシフトパルス
を発生する制御回路３５と、を備えて構成されている。

【０１５２】［６．３］ 除算器の動作 次に除算器の動作について図１０を参照して説明する。

【０１５３】時刻ｔ１において、除算開始パルス／ＳＴ
ＡＴ（／はロウアクティブを示す。以下、同様）が立ち
下がると、除算開始パルス／ＳＴＡＴの次の立ち上がり
（時刻ｔ２）までの間に第１除算器２５−１は初期化さ
れる。

【０１５４】次に時刻ｔ２以降で基準クロック信号ＣＫ
が最初に立ち下がる時刻ｔ３において被除数データ（８
ビット）が被除数ラッチ・シフト回路３２にラッチさ
れ、除数データ（８ビット）が除数ラッチ回路３１にラ
ッチされる。

【０１５５】そして、時刻ｔ４において、基準クロック
信号ＣＫが次に立上ると、並列減算回路３３において、
被除数と除数の減算が行われ、減算結果が正または
“０"ならば、切換スイッチ３６は並列減算回路３３側
となり、並列減算回路３３の減算結果が負であるならば
切換スイッチ３６は、部分剰余シフト回路３４側とな
る。

【０１５６】この結果、時刻ｔ５において、部分剰余シ
フト回路３４の部分剰余データがシフトされるととも
に、並列減算回路３３の減算結果である部分剰余データ
あるいは減算前に部分剰余シフト回路３４に保持されて
いた減算前の部分剰余データが部分剰余シフト回路３４
にラッチされる。

【０１５７】同様に時刻ｔ５〜時刻ｔ６の間に被除数が
必要な回数だけ、すなわち、全８ビットであるから残り
の７ビットに対応する７回の被除数と除数の減算処理及
び部分剰余シフト回路のシフト処理及びラッチ処理が繰
り返される。

【０１５８】そして時刻ｔ６において、基準クロック信
号ＣＫが立ち下がると、除算終了信号／ＤＥＮＤが
“Ｌ"レベルとなり、上位桁の減算器（ここでは、第２
減算器２５−２）が同様に動作を開始することとなる。

【０１５９】そして、さらに上位桁の減算器２５−３〜
２５−Ｊにおいて同様の除算動作が行われて、最後の減
算器２５−Ｊの除算終了信号／ＤＥＮＤが第１減算器２
５−１に出力されると減算処理を終了することとなる。

【０１６０】これらの結果、各減算器２５−１〜２５−
Ｊの被除数ラッチ・シフト回路３２には商データ（８ビ
ット）が求められ、部分剰余シフト回路３４には剰余デ
ータがそれぞれ求められることとなる。

【０１６１】以上の動作はすべて制御回路３５が出力す
るシフトパルスＳＬＡに同期して行われるため、多くの
減算器をカスケード接続して除算能力を拡張した際にも
伝搬遅延によるタイミング的な誤動作を生じることはな
い。

【０１６２】［７］ 暗号化処理及び復号処理（剰余演
算処理） ＲＳＡに基づいた公開鍵暗号方式の暗号化及び復号処理
（剰余演算処理）について図１１を参照して説明する。

【０１６３】Ａ^N≡Ａ ｍｏｄ ｎ の剰余演算では本暗号／復号システムにおいてＡ、Ｎ、
ｎの各値を入力する（ステップＳ３１）。

【０１６４】次にＡをＡ１に代入し（ステップＳ３
２）、演算用変数ｋの初期値を１とする（ステップＳ３
３）。

【０１６５】そして、演算用変数ｋがＮ未満である間、
すなわち、次式 ｋ＜Ｎ を満たしている間（ステップＳ３９）は、以下のステッ
プＳ３４〜ステップＳ３８の処理を繰り返す。

【０１６６】まず、Ｎ＝１であるか否かを判別する（ス
テップＳ３４）。

【０１６７】ステップＳ３４の判別において、Ｎ＝１で
ある場合には、Ａ１をＡ０に代入する（ステップＳ３
５）。

【０１６８】また、Ｎ≠１である場合には、Ａ１及びＡ
の乗算を行い、乗算結果をＡ０に代入する（ステップＳ
３６）そして、 Ａ０≡Ａ ｍｏｄ ｎ を求め（ステップＳ３７）、演算用変数ｋをｋ＋１とす
る（ステップＳ３８）。

【０１６９】そして、演算用変数ｋがＮ以上となった場
合に、得られた剰余Ａが求める剰余となる。このとき、
乗算の最大精度はＡのビット数の２倍である。

【０１７０】このように、第１の実施形態のべき乗剰余
演算装置を用いれば、図１８の従来の処理と比較して処
理を非常に単純化することができる。

【０１７１】［８］ べき乗剰余演算装置のゲート数 ここで、べき乗剰余演算装置を構成する際に必要とされ
るゲート数について説明する。

【０１７２】周知のように暗号／復号システムにおける
剰余演算では極めて高精度であることから、１モジュー
ルの乗算器の乗算精度を１６ビット、１モジュールの除
算器の除算精度を３２ビットとして、１ユニットにそれ
ぞれ４モジュールを内蔵（乗算１６〜６４ビット、除算
３２〜１２８ビットの可変精度）した場合のゲート数を
図１２に示す。

【０１７３】図１２に示すように、１モジュールの３２
ビット精度除算器を構成するためには、１７００ゲート
必要であり、べき乗剰余演算装置１ユニット中の任意精
度除算装置では、 １７００×４＝６８００［ゲート］ が必要となる。

【０１７４】また、図１２に示すように、１モジュール
の１６ビット精度乗算器を構成するためには、１０３２
ゲート必要であり、べき乗剰余演算装置１ユニット中の
任意精度乗算装置では、 １０３２×４＝４１２８［ゲート］ が必要となる。

【０１７５】従って、べき乗剰余演算装置に必要とされ
るゲート数は、 ６８００＋４１２８＝１０９２８［ゲート］ であり、制御回路及び動的な接続回路を含めて一つのべ
き乗剰余演算装置を１２０００［ゲート］程度でワンチ
ップ化することが可能となる。

【０１７６】なお、５１２ビット精度では８ユニット、
１０２４ビット精度では１６ユニットをそれぞれ必要と
する。

【０１７７】［９］ 演算時間 次に上記べき乗剰余演算装置を用いて、 ａ^b≡Ｍ ｍｏｄ ｃ を演算する場合に要する演算時間ついて図１３〜図１７
を参照して説明する。

【０１７８】指数ｂがｎビットの場合、べき乗剰余演算
に必要な演算処理は、図１３に示すように、図１３の
（１）〜（４）の４段階の乗算処理及び除算処理に分解
することができる。この場合において、図１３の（１）
及び（３）の乗算は、図１４のｉビット乗算器２１にて
実施され、図１３の（２）及び（４）の除算は、図１４
の２ｉビット除算器２０にて実施される。図１３の
（１）及び（３）の乗算処理における乗算精度は、最大
ｃのビット数ｉ以下となり、その積は最大でｃのビット
数ｉの２倍精度となる。また、図１３の（２）及び
（４）の除算（剰余演算）処理における除算精度は、最
大でｃのビット数ｉの２倍の精度となる。このｉビット
乗算器２１と２ｉビット除算器２０とは、図５の任意精
度乗算装置２１と任意精度除算装置２０と同様の構成を
有する。

【０１７９】なお、図１４において、入力される値は
ａ，ｂ，ｃであり、Ｍが格納されるレジスタには、当初
のＭは１に初期化されている。そして、Ｍ←Ｍ×ａ ｍ
ｏｄｃの演算（ｂ＝０）では、ａ，Ｍがｉビット乗算器
２１に入力され、その結果をｃで割った余りをＭとして
格納する。また、ａ←ａ² ｍｏｄ ｃの演算（ｂ＝１）
では、ｉビット乗算器２１に２つのａを入力することに
よりａ²が求められる。

【０１８０】ここで、図１３中の（１）ではｒ１²，ｒ
２²，ｒ３³…の演算がｉビット乗算器２１で実施され、
図１３中の（２）ではｒ１²，ｒ２²，…をそれぞれｃで
割った余りがｒ２，ｒ３…（計算途中のＭ）として、２
ｉビット除算器２０で求められる。図１３中の（３）で
は、ｋ１＝ｒ１×ｒ２、ｋ２＝ＲＯ×ｒ３、ｋ３＝Ｒ１
×ｒ４…の乗算がｉビット乗算器２１で実施される。ま
た、図１３中の（４）では、Ｋ１，Ｋ２，…をｃで割っ
た余りがそれぞれＲ０，Ｒ１，…（計算途中のＭ）とし
て、２ｉビット除算器２０で求められ、最終段階でｋｎ
−２をｃで割った余りＲｎ−３が求めるべき値Ｍとな
る。

【０１８１】この計算例の実例を図１５に示す。図１５
は、１８６¹⁹≡Ｍ ｍｏｄ ３７７を復号してＭ＝１７
を求めた計算手順を示している。

【０１８２】図１５において、（２）の剰余の値「２８
９」，「２０４」，「１４６」，「２０４」は、１８６
²，２８９²，２０４²，１４６²をそれぞれ３７７で割っ
た余りとして求められる。また、（３）の積の値は、５
３７５４＝１８６×２８９，４４８８０＝２２０×２０
４として求められる。さらに、（４）のＭ＝１７は、４
４８８０を３７７で割った余りとして求められる。

【０１８３】ここで、図１３のａ、ｂ、ｃが全て１０２
４ビットである場合の最大演算時間を必要な基準クロッ
ク数で表すと、図１６に示すように、（１）の乗算時間
に１０４７５５２［クロック］、（２）の剰余演算時間
に２０９５１０４［クロック］、（３）の乗算時間に１
０４７５５２［クロック］、（４）の剰余演算時間に２
０９５１０４［クロック］必要であり、合計で６２８５
３１２［クロック］必要となる。

【０１８４】この結果、基準クロック周波数を６６［Ｍ
Ｈｚ］として演算を行った場合、演算時間は、９５．２
［ｍｓｅｃ］となる。

【０１８５】同様に、ａ及びｂが１０２４ビットであ
り、指数ｂのビット数を５１２ビット及び９ビットとし
た場合の演算時間は、図１７に示すように、それぞれ４
７．６［ｍｓｅｃ］、０．７［ｍｓｅｃ］となる。ただ
し、これらの演算時間は、毎回の積及び剰余を最大精度
とした時の算出結果であるため、実際には、これらの値
よりも小さな値となる。

【０１８６】以上の説明のように、乗算精度２^mビット
（ｍ：自然数）、除算精度２^2・mビットでべき乗剰余演
算を行うべき各々の乗剰余演算ユニットを構成し、 ｘ＝２ⁿ／２^m （ただし、ｎは自然数、ｘは自然
数） を満たすようにべき乗剰余演算ユニットをｘ個接続する
ことにより、２ⁿビット精度の暗号化及び復号を行うこ
とが可能となる。このため、容易にシステムのハードウ
ェア的な拡張を図ることが可能となっている。

【０１８７】なお、上記ｘの関係式はべき乗剰余演算ユ
ニットの最大演算精度が要求される演算精度と等しい場
合であったが、 ｘ＞２ⁿ／２^m （ただし、ｎは自然数、ｘは自然
数） を満たすようにべき乗剰余演算ユニットをｘ個接続する
ことによっても演算能力に余裕が生まれるだけで、同様
の効果が得られる。

【０１８８】さらに、べき乗剰余演算ユニットで演算可
能なビット精度２ⁿよりも低いビット精度２ⁿ¹（ｎ１は
自然数、かつ、ｎ１≦ｎ）が要求された場合には、接続
されているｘ個のべき乗剰余演算ユニットのうち、 ｘ≧ｘ１≧２ⁿ¹／２^m （ただし、ｘ１は自然数） を満たすようにｘ１個のべき乗剰余演算ユニットをカス
ケード接続するように構成すれば、演算に不要なべき乗
剰余演算ユニットには電力を供給する必要がないので、
消費電力の適正化が図れるととともに、演算処理時間の
適正化が図れることとなる。

【０１８９】さらにべき乗剰余演算ユニットを、図４に
示すように、カスケード接続可能なｙ個の乗算精度２
^m/y、ｙ個の除算精度２^2・(m/y)でべき乗剰余演算を行う
べき乗剰余演算モジュール９−１〜９−ｙで構成するこ
とができる。この場合、接続されているべき乗剰余演算
モジュールのうち、２ⁿ¹ビット精度の暗号化及び復号を
行うのに十分な個数ｙ１≧２ⁿ¹／２^m/yのべき乗剰余演
算モジュールをカスケード接続するようにすれば、さら
なる消費電力の適正化及び演算処理時間の適正化が図れ
ることとなる。

【０１９０】また、除算の分散処理を実現した任意精度
除算器を１２８ビット精度とし、任意精度乗算器を６４
ビット精度でワンチップ化しても約１万２千ゲート規模
で済み、その乗除算ユニット（チップ）を８〜１６ユニ
ットカスケード接続することにより５１２〜１０２４ビ
ット精度に容易に対応可能である。同様にさらなる高精
度化も容易に実現することができる。

【０１９１】そして、演算は精度に比例したクロック数
（例えば、５１２ビット精度では５１２クロック）で実
行し、ボード上に完全なハードウェアで構築できるので
高速化が可能である。

【０１９２】また、各パーソナルコンピュータシステム
１２毎に暗号／復号システムを容易に構築することがで
き、情報セキュリティの意味からも望ましい情報処理シ
ステムを実現することが可能である。

【０１９３】また、上記説明においては、最大でｘ個の
べき乗剰余演算ユニットが設けられている場合について
説明したが、例えば、べき乗剰余演算ユニットをＴＦＴ
（Thin Film Transistor）で構成した場合には、欠損な
どにより不良トランジスタが発生することにより１個の
べき乗剰余演算ユニットが使用できないだけで、べき乗
剰余演算ユニット全体が使用できなくなり、実効的な歩
留まり率が低下することとなり、製造コストの上昇を招
くこととなる。

【０１９４】そこで、べき乗剰余演算ユニットの歩留ま
り率Ａに対して、少なくともＫ個（ｘ≧Ｋ／Ａ）のべき
乗剰余演算ユニットを予め用意し、Ｋ個のべき乗剰余演
算ユニットのうち良品べき乗剰余演算ユニットをｘ個接
続するように冗長構成を採用することが好ましい。こう
すると、べき乗剰余演算モジュールに不良が発生した場
合でも、冗長べき乗剰余演算モジュールに接続切換を行
うことにより、そのべき乗剰余演算ユニットは良品とし
て扱うことが可能となる。

【０１９５】さらにこのことは、べき乗剰余演算ユニッ
トばかりでなく、べき乗剰余演算ユニットを構成するべ
き乗剰余演算モジュールについても同じことが言える。
すなわち、べき乗剰余演算モジュールの歩留まり率Ａ'
に対して、各べき乗剰余演算ユニット中に少なくともＬ
個（ｙ≧Ｌ／Ａ'）のべき乗剰余演算モジュールを予め
用意し、Ｌ個のべき乗剰余演算モジュールのうち良品べ
き乗剰余演算モジュールをｙ個接続するように冗長構成
を採用する。こうすると、べき乗剰余演算モジュールに
不良が発生した場合でも、冗長べき乗剰余演算モジュー
ルに接続切換を行うことにより、そのべき乗剰余演算ユ
ニットは良品として扱うことが可能となる。

【０１９６】以上の説明においては、公開鍵暗号方式の
ＲＳＡ暗号の場合について説明したが、楕円曲線暗号に
も同様に適用が可能である。

【０１９７】なお、上述した第１の実施の形態では、全
てのべき乗剰余演算装置をコンピュータ本体１３の外部
に設けていたが、べき乗剰余演算装置（暗号／復号装置
１４）の一部を予めコンピュータ本体１３の内部に設け
ることもできる。この場合、精度拡張のためのべき乗剰
余演算ユニット用拡張スロットをコンピュータ本体１３
に予め設け、メモリの拡張をメモリ拡張スロットにより
行う場合と同様に、べき乗剰余演算ユニットを拡張スロ
ットに装着することにより容易に演算精度拡張を行うこ
とができる。

【０１９８】また、第１の実施の形態においては、ＬＡ
Ｎケーブル１１により互いに接続される複数のパーソナ
ルコンピュータ１２に本発明を適用したが、ワークステ
ーションや、各種計測機器、家電製品などの機器への組
込型コンピュータについても同様に適用が可能である。

【０１９９】（第２の実施の形態）図１９は、ボード間
で情報を入出力させる情報処理システムに本発明を適用
した第２の実施の形態を示している。

【０２００】図１９において、この情報処理システム５
０は第１，第２の基板６０，７０間を外部バス８０にて
接続することで構成される。そして、この第２の実施の
形態では外部バス８０を伝送される情報の一部または全
部が暗号化されている。

【０２０１】この第１，第２の基板６０，７０にはそれ
ぞれ半導体装置であるマイクロコンピュータ１００が搭
載され、その構成が図２０に示されている。なお、第
１，第２の基板６０，７０に搭載されるマイクロコンピ
ュータは異なる構成であっても良いが、共に図４に示す
暗号／復号装置１４と同一の構成を有する点で共通す
る。

【０２０２】図２０において、マイクロコンピュータ１
００は、下記の各種機能ユニットを含んでいる。すなわ
ち、ＣＰＵ（中央処理ユニット）１０２、ＲＯＭ（リー
ド・オンリー・メモリ）１０４、キャッシュメモリとし
てのＲＡＭ（ランダム・アクセス・メモリ）１０６、高
周波発振回路１０８、低周波発振回路１１０、リセット
回路１１２、プリスケーラ１１４、１６ビットプログラ
マブルタイマ１１６や８ビットプログラマブルタイマ１
１８やクロックタイマ１２０などのタイマ回路、インテ
リジェントＤＭＡＣ（ダイレクト・メモリ・アクセス・
コントローラ）１２２や高速ＤＭＡＣ１２４などのデー
タ転送制御回路、割り込みコントローラ１２６、シリア
ルインターフェース１２８、ＢＣＵ（バス・コントロー
ル・ユニット）１３０、Ａ／Ｄ（アナログ／デジタル）
変換器１３２やＤ／Ａ（デジタル／アナログ）変換器１
３４などのアナログインターフェース回路、入力ポート
１３６や出力ポート１３８やＩ／Ｏ（入力／出力）ポー
ト１４０などのＩ／Ｏ回路が、マイクロコンピュータ１
００内に配置されている。さらに、マイクロコンピュー
タ１００は、ＣＰＵ１０２と他の機能ユニット１０４〜
１４０と間を接続するデータバス１４２やアドレスバス
１４４などのバスライン１４６や、各種端子１４８を含
んでいる。これらは、一枚の半導体基板上に形成されて
いる。なお、図２ではデータバス１４２とアドレスバス
１４４とを分離しているが、データとアドレスとを時分
割で伝送するようにすれば、データ／アドレスバスとし
てデータとアドレスとを１本のラインで兼用して伝送さ
せてもよい。

【０２０３】また、図２０に示すバスライン１４６に
は、図４に示す内部バス４が接続され、上述した各構成
は、図４に示す暗号／復号装置１４と同一構成を有する
プログラマブルディジタルプロセッサ１４８にも接続さ
れている。従って、図１９に示す外部バス８０に対し
て、入力ポート１３６、出力ポート１３８またはＩ／０
ポート１４０（これらが第１，第２基板の入出力部を構
成する）を介して入出力される情報の一部または全部
が、プログラマブルプロセット１４８にて暗号化または
復号される。

【０２０４】従って、第１，第２の基板６０，８０間の
外部バス８０を伝送される情報は、第１の実施の形態と
同様にしてセキュリティが確保される。

【０２０５】ここで、データバス１４２、アドレスバス
１４４、内部バス４及び外部バス８０を伝送される信号
を光信号とすることができる。こうすることで、マイク
ロコンピュータ１００内部での信号伝送速度と、第１，
第２の基板６０，７０間の信号伝送速度とを格段に高速
にすることができる。すなわち、多チャンネルのデータ
例えば３２ビットのデータは、それぞれ波長の異なる光
信号として、光伝送媒体にて形成されたデータバス１４
２中を同時に光伝送される。アドレス信号も同様に、波
長の異なる多チャンネルの光信号として、アドレスバス
１４４を同時に光伝送される。なお、データバス１４２
及びアドレスバス１４４が１本の光伝送媒体にて兼用さ
れる場合には、光信号のデータ及びアドレスは時分割に
て伝送される。内部バス４及び外部バス８０について
も、同様にして光信号を伝送させる。

【０２０６】ここで、上述の機能ユニット１０２〜１４
０は全て、従来通り、多チャンネルの電気信号にて各種
機能を実現するために動作し、半導体素子等にて形成さ
れている。このため、各種の機能ユニット１０２〜１４
０は、バスライン１４６（データバス１４２及び／又は
アドレスバス１４４）を介して入力される多チャンネル
の電気信号を多チャンネルの光信号に変換する信号入力
部と、多チャンネルの電気信号を多チャンネルの光信号
に変換してバスライン１４６に出力させる信号出力部と
のいずれか一方または双方を有する。

【０２０７】図２１は、マイクロコンピュータ１００が
形成された基板２００の一部を概略的に示す図である。
図２１には、基板２００上に形成された第１の機能ユニ
ット２１０（機能ユニット１０２〜１４０のいずれか一
つ）より第２の機能ユニット２２０（機能ユニット１０
２〜１４０の他の一つ）に向けて、バスライン１４６を
介して信号を送出するための構成が図示されている。

【０２０８】第１の機能ユニット２１０は、電気回路領
域２１２と、その電気回路領域２１２からの出力信号
（多チャンネルの電気信号）を伝送する配線部２１４
と、多チャンネルの電気信号に基づいてそれぞれ波長の
異なる多チャンネルの光信号を発光出力する信号出力部
としての発光部２１６とを有する。

【０２０９】第２の機能ユニット２２０は、多チャンネ
ルの光信号を多チャンネルの電気信号に変換する信号入
力部としての受光部２２２と、多チャンネルの電気信号
を増幅する増幅回路２２４と、その電気信号を伝送する
配線部２２６と、電気回路領域２２８とを有する。な
お、増幅回路２２４は、受光部２２２からの電気信号の
電圧レベルを、第２の機能ユニット２２０にて必要な電
圧レベルまでシフトさせるレベルシフタとして機能し、
必要に応じて設けられる。

【０２１０】発光部２１６と受光部２２２との間に形成
されるバスライン１４６は、光伝送媒体である導波路２
３０として構成され、多チャンネルの光信号を同時に伝
送する。

【０２１１】図２１に示す発光部２１６は多チャンネル
の電気信号を多チャンネルの光信号に変換するために、
多チャンネルの数と等しい数の発光素子を有する。同様
に、受光部２２２も多チャンネル分の受光素子を有す
る。

【０２１２】なお、第１，第２の機能ユニット２１０，
２２０間で双方向の信号伝送を行うこともできる。この
場合、第１の機能ユニット２１０は、図２１に示す光伝
送媒体としての導波路２３０と光学的に接続された受光
部と、該受光部からの電気信号を増幅する増幅器とを有
する。一方、第２の機能ユニット２２０は、導波路２３
０と光学的に接続された発光部２２２を有する。

【０２１３】図２２は、図２１に示す発光部２１６のう
ちの一部である３つの発光素子２１６Ａ〜２１６Ｃ及び
導波路２３０の一例を示す断面図である。図２２では、
共通の導波路２３０上に３チャンネル分の発光素子２１
６Ａ〜２１６Ｃが形成されている状態が図示されてい
る。

【０２１４】図２２において、導波路２３０は、例え
ば、下層のＳｉＯ₂層２４０と上層のＳｉＯ₂層２４２と
の間にコアとなる透明電極例えばＩＴＯ（インジウム・
ティン・オキサイド）層２４４を設けて構成される。な
お、コアとなるＩＴＯ層２４４の全ての外表面は、Ｓｉ
Ｏ₂層２４０またはＳｉＯ₂層２４２により覆われて光漏
れが防止されている。

【０２１５】発光素子２１６Ａ〜２１６Ｃは、後述する
ように一部の層の組成、材料等が異なる点を除いて同一
の構成を有するため、以下発光素子２１６Ａについて説
明する。発光素子２１６Ａは、上層のＳｉＯ₂層２４２
上に、各チャンネルの発光箇所を仕切るためのバンク２
５０を有する。このバンク２５０内には、ＩＴＯ層２５
２、発光層２５４が順次積層され、発光層２５４及びバ
ンク２５０の一部を覆って金属電極（例えばＡｌ−Ｌ
ｉ）２５６が形成されている。なお、ＩＴＯ層２５２の
下層に、狭帯域の波長を通過させる光学フィルターを形
成してもよい。このようにして、導波路２３０上には、
バンク２５０により光学的に隔絶された複数の発光素子
２１６Ａ〜２１６Ｃなどが形成される。

【０２１６】発光素子２１６Ａの発光層２５４は、例え
ば有機ＥＬ（エレクトロルミネッセンス）にて形成され
る。この有機ＥＬは、例えば図２３に示すように、イン
クジェットノズル２５８よりＩＴＯ層２５２上に吐出さ
れ、例えば約０．１μｍの膜厚にて形成される。そし
て、有機ＥＬの材料を選択することで、あるチャンネル
の発光素子２１６Ａの発光層２５４から発光される光の
波長を、他の全てのチャンネルの発光素子２１６Ｂ，２
１６Ｃ等の発光層２５４の発光波長と異ならせている。

【０２１７】発光層２５４として有機ＥＬを用いると、
発光波長の選択の自由度が大きく、事実上特定の材料を
選択したり、材料を復号することで、あらゆる波長の選
択が可能である。

【０２１８】有機発光材料としては、発光材料中の励起
子のエネルギーが有機物質の禁止帯幅に対応するＨＯＭ
Ｏ（最高被占準位）−ＬＵＭＯ（最低空準位）間のエネ
ルギー差に相当するものが選択される。例えば、低分
子、高分子、特に主鎖に共役系の発達した共役高分子、
導電性分子や色素分子が選択される。

【０２１９】有機発光材料として、低分子有機材料を用
いる場合、例えば青色発光させるには、アントラセン、
ＰＰＣＰ、Ｚｎ（Ｏ_XＺ）₂、ジスチルベンゼン（ＤＳ
Ｂ）、その誘導体（ＰＥＳＢ）等が用いられる。また、
例えば赤色発光させるには、ＢＰＰＣ、ベリレン、ＤＣ
Ｍなどが用いられる。

【０２２０】また、有機発光材料として高分子有機材料
を用いる場合であって、例えば赤色発光させるために
は、ＰＡＴなど、オレンジ色発光させるにはＭＥＨ−Ｐ
ＰＶなど、青色発光させるにはＰＤＡＦ、ＦＰ−ＰＰ
Ｐ、ＲＯ−ＰＰＰ、ＰＰＰなど、紫色発光させるにはＰ
ＭＰＳなどが用いられる。

【０２２１】その他、有機発光材料として、ＰＰＶ、Ｒ
Ｏ−ＰＰＶ、ＣＮ−ＰＰＶ、ＰｄｐｈＱ_X、ＰＱ_X、ＰＶ
Ｋ（ポリ（Ｎ−ビニルカルバゾール））、ＰＰＳ、ＰＮ
ＰＳ、ＰＢＰＳなどが用いられる。

【０２２２】特にＰＶＫは、Ｅｕ錯体などキャリア輸送
能力の劣る色素分子などのドーパントインクの混合濃度
や吐出回数を制御することで発振波長（発光色）を変え
ることができる。例えば、ＰＶＫからなる有機発光材料
に蛍光色素をドープすると発光色を調整することができ
る。

【０２２３】また、ＰＶＫにローダミンＢやＤＣＭをド
ープ可能に構成する場合には、発光色を緑色から赤まで
任意に変えることができる。

【０２２４】また、光の波長（ピーク波長や波長帯域な
ど）は、図２２のＩＴＯ層２５２の下層に追加配置され
る光学フィルターによってある程度調整可能である。

【０２２５】白色光のような波長帯域の広い光が発光さ
れ、その波長を調整する場合は、上記光学フィルターと
して、通常の吸収型の光学カラーフィルターを用いるこ
とができ、これにより所望の色（波長）の光のみを通過
させて光信号とすることができる。

【０２２６】また、ＩＴＯ層２５２の下層に追加配置さ
れる光学フィルタとしては、分布反射型多層膜ミラー
（ＤＢＲミラー）を用いることができる。このＤＢＲミ
ラーは、屈折率の異なる複数の薄膜を積層したもの、特
に屈折率の異なる２種類の薄膜で構成されたペアを複数
有するものである。この薄膜を構成する成分としては、
例えば半導体材料や誘電体材料なとが挙げられ、これら
のうちでは誘電体材料が好ましい。これらは、通常の真
空成膜法あるいは液相成膜法を用いて形成することがで
きる。また、誘電体材料は、有機溶媒に可溶な有機化合
物を出発原料として用いることができ、この場合図２３
のインクジェット方式によるパターン形成の適用が可能
となる。

【０２２７】発光素子２１６Ａ〜２１６Ｃは、垂直共振
器型の面発光レーザとすることもできる。この面発光レ
ーザは、それぞれ反射率が異なる２つのミラー例えば分
布反射型多層膜（ＤＢＲ）ミラー（図２２の例では下層
のミラーの反射率が低い）の間に、クラッド層及び活性
層（量子井戸構造が好ましい）を交互に積層させて形成
し、上下各層のミラーと上下各層の電極（図２２の例で
は下部電極はＩＴＯなどの透明電極である）との間には
それぞれコンタクト層が配置されて形成される。

【０２２８】なお、この種の面発光レーザの詳細は、本
願出願人の先の出願（特願平１０−２０１２４１５、特
願平１０−２０１２４４、特開平７−１９８２０３な
ど）に開示されているので、その詳細な説明は省略す
る。

【０２２９】各チャンネルの面発光レーザの発光波長
も、エピタキシャル成長される材料例えばＧａＡｌＡｓ
の組成を選択することで変更可能であり、図２３のイン
クジェット方式によるパターン形成によって、組成の異
なる複数の面発光レーザを導波路２３０上に実装するこ
とができる。

【０２３０】発光素子２１６Ａのさらに他の例として、
図２５に示すような端面発光レーザ２７０を用いること
もできる。この端面発光レーザ２７０の端面２７２から
出射された光２７４は、ＩＴＯなどの光伝送媒体にて形
成されたウェーブガイド２７６内を伝搬される。各チャ
ンネルの端面発光レーザの発光波長も、その構成材料の
組成を選択することで変更可能である。

【０２３１】図２４は、図２１に示す導波路２３０の延
長線上に設けられた３チャンネル分の受光素子２２２Ａ
〜２２２Ｃの一例を示している。この受光素子２２２Ａ
〜２２２Ｃも後述する一部の層の組成、材料等が異なる
点を除いて共通の構成を有するため、以下受光素子２２
２Ａについて説明する。この受光素子２２２Ａは、導波
路２３０の上層のＳｉＯ2層２４２が除去された領域の
ＩＴＯ層２４４上に、光学フィルター２６２と、透明電
極としてのＩＴＯ層２６３と、第１導電型半導体層例え
ばｎ型ＧａＡｌＡｓ層２６４と、第２導電型半導体層例
えばｐ型ＧａＡｌＡｓ層２６６と、金属電極２６８とを
有する。

【０２３２】ここで、第１，第２導電型半導体層２６
４，２６６はＰＩＮフォトダイオードを構成する。この
ＰＩＮフォトダイオードを構成する他の例として、ｐ型
ａ−ＳｉＣ（ｐ型半導体）と、ｉ型ａ−Ｓｉ層と、ｎ型
ａ−ＳｉＣ層とを有するものでもよい。このとき、金属
電極２６８として、Ａｌ−Ｓｉ−Ｃｕ層を用いることが
できる。

【０２３３】光学フィルター２６２は、例えばＸ１ｎｍ
以上の波長の光を通過させる第１の光学フィルターと、
Ｘ２（＞Ｘ１）ｎｍ以下の波長の光を通過させる第２の
光学フィルターとの少なくとも２層を有し、Ｘ１〜Ｘ２
ｎｍの波長の光を通過させる狭帯域光フィルターとして
機能する。なお、この光学フィルター２６２の構成を、
図２２のＩＴＯ層２５２の下層に追加配置される光学フ
ィルターに適用することもできる。逆に、図２２のＩＴ
Ｏ層２５２の下層に追加配置される光学フィルターとし
て説明した材料を、光学フィルター２６２に用いること
もできる。

【０２３４】上記の構造により、導波路２３０を伝搬さ
れ、光学フィルター２６２を通過した特定波長の光は、
第１，第２導電型半導体層２６４，２６６の間の界面に
形成される空乏層にて光−電流変換され、この電気信号
を電極２６３，２６８を介して取り出すことができる。

【０２３５】ところで、光学フィルター２６２は、その
構成材料の選択により、通過される光の波長を変更でき
る。また、第１，第２導電型半導体層２６４，２６８な
どにて構成されるフォトダイオードも、構成材料例えば
ＧａＡｌＡｓの組成を選択することで、検出できる光の
波長を変更できる。これにより、あるチャンネルの受光
素子２２２Ａにて検出される光の波長を、他の全てのチ
ャンネルの受光素子２２２Ｂ，２２２Ｃなどでの検出波
長と異ならせている。なお、光学フィルタ２６２、第
１，第２導電型半導体層２６４，２６８は、図２３に示
すインクジェットノズル２５８を用いた層形成方法によ
り形成することができる。あるいは、検出波長の異なる
受光素子２２２Ａ，２２２Ｂ，２２２Ｃを、導波路２３
０上に実装してもよい。

【０２３６】次に、バス上にて光信号を伝送させる場合
の動作の一例について説明する。図２０に示すＣＰＵ１
０２が例えばキャッシュメモリであるＲＡＭ１０６より
データを読み込む場合には、ＣＰＵ１０２よりＲＡＭ１
０６を選択するチップイネーブルまたはチップセレクト
信号、さらには読み出しアドレス信号などが、それぞれ
多チャンネルの電気信号として出力される。

【０２３７】ここで、図２１に示す第１の機能回路２１
０がＣＰＵ１０２とすると、この多チャンネルの電気信
号は図２１の電気回路領域２１２より出力される。この
多チャンネルの電気信号は配線部２１４を介して発光部
２１６に入力される。発光部２１６を構成する各々の発
光素子は、図２２に示す金属電極２５６に各チャンネル
の電気信号の一つが入力され、それに基づいて発振（発
光）制御される発光層２５４にて各チャンネル固有の波
長の光信号が発光される。これにより、各チャンネル毎
に発光制御された光信号が各チャンネルの発光層２５４
より発光され、ＩＴＯ層２５２を介して導波路２３０に
入射される。導波路２３０では、図２２に示すようにコ
アとなるＩＴＯ層２４４を光が伝搬される。

【０２３８】図２１の第２の機能ユニット２２０をＲＡ
Ｍ１０６とすると、その受光部２２２に、導波路２３０
を伝搬された光信号が入射される。ここで、図２４に示
すように、受光部を構成する各々の受光素子２２２Ａ〜
２２２Ｃは、それぞれ異なる波長の光を通過させる光学
フィルタ２６２を有するので、多チャンネル分の数だけ
配置された各々の受光素子２２２Ａ〜２２２Ｃには、各
チャンネルに対応する波長の光のみがそれぞれ入射され
る。さらに、各々の受光素子２２２Ａ〜２２２Ｃは、各
々の光学フィルタ２６２を通過した波長の光を検出する
ように構成されているため、各チャンネル毎に電気信号
を出力することができる。

【０２３９】その後は、従来のＬＳＩなどと同様にＲＡ
Ｍ１０６が電気的に駆動され、必要なデータがＲＡＭ１
０６より読み出される。ＲＡＭ１０６より読み出された
電気信号は、図２１では省略した第２の機能ユニット２
２０側の発光部にて光信号に変換され、図２１に示す導
波路２３０を介して伝搬される。この光信号は、図２１
に示す第１の機能ユニット２１０側の受光部にて電気信
号に変換され、増幅器を介してＣＰＵ１０２に供給され
る。

【０２４０】このように、情報処理システムとしてのマ
イクロコンピュータ１００内の各機能ユニット間の信号
の授受を光によって行うことにより、伝送速度のロスを
ほとんど無視することができる。従って、さらに高集積
化が進んだとしても、伝送遅延を考慮した設計が不要と
なり、回路の構築設計が大幅に簡易化される。しかも、
マイクロコンピュータ１００内の各機能ユニット間の信
号の授受を光によって行うことにより、マイクロコンピ
ュータ１００の発熱も低減させることができる。また、
このマイクロコンピュータ１００が搭載された第１，第
２の基板６０，７０間の外部バス８０も光信号が伝送さ
れるので、基板間の信号伝送速度のロスもほとんど無視
することができる。

【０２４１】なお、図２０に示すマイクロコンピュータ
１００と、その周辺機器との間を光通信する構成とする
こともできる。周辺機器としては、ＬＣＤやＣＲＴなど
の表示部、プリンタなどを挙げることができる。

【０２４２】この場合、図２０に示す入力ポート１３
６、出力ポート１３８、Ｉ／Ｏポート１４０として、バ
スライン１４６に対して多チャンネルの光信号を入出力
する構成とすればよい。このとき、光信号を入出力しな
い時に通路を遮断する光シャッターを各ポートに設け、
チップセレクト信号などにより周辺機器が指定された場
合にのみ光シャッターを開放する構成としてもよい。

【０２４３】（第３の実施の形態）この本発明の第３の
実施の形態は、従来の例えばＬＳＩとして１チップ内に
集積されていた複数の機能ユニットを、異なる半導体装
置に振り分けて収容することで構成される情報処理シス
テムに関する。

【０２４４】図２６は、図２０に示すマイクロコンピュ
ータ１００の一部の構成を第１の半導体装置３００に搭
載し、他の全部または一部を第２の半導体装置３０２に
搭載している。第１，第２の半導体装置３００，３０２
を外部バスライン３０４にて接続したシステムＬＳＩを
ベース基板３０６上に形成した状態を示している。外部
バスライン３０４は図２１で示した導波路２３０の他、
例えば光ファイバーにて形成され、第１，第２の半導体
装置３００，３０２間は光により信号の授受が行われ
る。なお、第１の半導体装置３００及び第２の半導体装
置３０２内に複数の機能ユニットが配置される場合、各
半導体装置内での機能ユニット間は第１の実施の形態と
同様にして光により信号の授受が行われる。

【０２４５】ここで、図２６に示す第１，第２の半導体
装置３００，３０２は共に、暗号／復号装置としてのプ
ログラマブルディジタルプロセッサ１４８を搭載してい
ることで共通する。そして、例えば第２の半導体装置３
０２内に、図２０に示すキャッシュメモリとしてのＲＡ
Ｍ１０６と、ＲＯＭ１０４と、光伝送媒体で形成された
内部バスライン３１０とが搭載される。一方、図２６に
示す第２の半導体装置３００内には、図２０に示すＣＰ
Ｕ１０２、内部バスライン１４６の他、第２の半導体装
置３０２に搭載されない機能ユニット１０８〜１４０が
搭載されているものとする。

【０２４６】この構成により、第１，第２の半導体装置
３００，３０２間の外部バスライン３０４は、その一部
または全部が暗号化された情報が伝送されるので、セキ
ュリティが担保される。

【０２４７】また、従来はＣＰＵ１０２と共に１チップ
内に納める必要があった機能ユニットの少なくとも一つ
を、外部に取り出すことができ、しかも外部に取り出し
た機能ユニット１０４，１０６とＣＰＵ１０２との間の
伝送遅延は無視することができる。このため、１チップ
化される第１の半導体装置３００の集積度を低くでき、
歩留まりが向上する他、ＣＰＵ１０２により直接アクセ
スされる機能ユニットとして例えばＲＯＭ１０４，ＲＡ
Ｍ１０６の外付けが可能になる。従って、１チップの基
本設計思想を共通化させながら、外付け素子による機能
の追加を自由に設計することが可能となり、しかも１チ
ップと同等のセキュリティを維持できる。なお、第２の
半導体装置３０２に等される機能ユニットとしては、上
述のようなメモリに限定されるものではない。

【０２４８】（第４の実施の形態）本発明の第４の実施
の形態は、１チップの半導体装置内部のバスラインを伝
送される情報の一部または全部を暗号化するものであ
る。この場合、図２０に示すマイクロコンピュータ１０
０を例に挙げれば、その内部に搭載された構成要素１０
０〜１４０の全てが、暗号／復号装置として機能するプ
ログラマブルディジタルプロセッサを有する。これによ
り、各構成要素１００〜１４０がバスライン１４６を介
して情報を入出力する時には、出力情報の一部または全
部を暗号化し、入力情報の一部または全部を復号するこ
とになる。

【０２４９】１チップ半導体装置の内部信号のセキュリ
ティは元々高いが、今後その内部信号を解析できる機器
が開発されても、本実施の形態に係る１チップ半導体装
置のセキュリティを維持することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る情報処理シス
テムの概要構成を示す図である。

【図２】図１に示すパーソナルコンピュータの概要構成
を示す図である。

【図３】（Ａ）（Ｂ）は、図１に示すＬＡＮケーブルを
伝送される情報の一例を示す図である。

【図４】図２中の暗号／復号装置の概要構成を示すブロ
ック図である。

【図５】図２中の暗号／復号装置をべき乗剰余演算装置
として示すブロック図である。

【図６】図５中の任意精度除算装置の概要構成を示すブ
ロック図である。

【図７】（Ａ）〜（Ｃ）はそれぞれ、除算分散処理の困
難性を説明する説明図である。

【図８】任意精度除算器の構成と動作の説明図である。

【図９】除算器の概要構成を示すブロック図である。

【図１０】除算器の動作タイミングチャートである。

【図１１】ＲＳＡに基づいた公開鍵暗号方式の暗号化及
び復号処理の処理手順を示す図である。

【図１２】べき乗剰余演算装置に必要なゲート数を説明
する図である。

【図１３】ａ^b≡Ｍ ｍｏｄ ｃの演算手法を説明する
説明図である。

【図１４】図１３の演算を実行する回路のブロック図で
ある。

【図１５】図１３の手法に従って、１８６¹⁹≡Ｍ ｍｏ
ｄ ３７７を復号してＭ＝１７を求めた演算例の説明図
である。

【図１６】図１３にて必要な演算処理時間の計算を示す
説明図である。

【図１７】演算処理時間の例を示す説明図である。

【図１８】従来におけるＲＳＡに基づいた公開鍵暗号方
式の暗号化及び復号処理の処理手順である。

【図１９】本発明の第２の実施の形態に係る情報処理シ
ステムの概要の説明図である。

【図２０】図１９中のマイクロコンピュータの一例を示
すブロック図である。

【図２１】図２０に示すマイクロコンピュータの光伝送
部を含む領域の概略説明図である。

【図２２】図２１に示す発光部を構成する３チャンネル
分の発光素子の概略断面図である。

【図２３】図２２に示す発光層の製膜方法の一例を示す
概略説明図である。

【図２４】図２１に示す受光部を構成する３チャンネル
分の受光素子の概略断面図である。

【図２５】図２１に示す発光部の変形例を示す概略説明
図である。

【図２６】本発明の第３の実施の形態に係る情報処理シ
ステムの概要の説明図である。

【符号の説明】

１ メインマイクロプロセッサユニット ２ バス ４ 内部バス ５ コントロールユニット ６ ＲＡＭ ７−１〜７−ｘ べき乗剰余演算ユニット ８ ＲＯＭ ９−１〜９−ｙ べき乗剰余演算モジュール １０ 情報処理システム １１ ＬＡＮケーブル １２ パーソナルコンピュータ １３ コンピュータ本体 １３Ａ 入出力部 １３Ｂ 入出力インターフェース １４ 暗号／復号装置（べき乗剰余演算装置） １５ キーボード １６ ディスプレイ １７ アドレス情報 １７Ａ 送り元アドレス情報 １７Ｂ 送り先アドレス情報 １８ データ １８Ａ 機密データフィールド １８Ｂ 通常データフィールド ２０ 任意精度除算装置（除算ユニット） ２１ 任意精度乗算装置（乗算ユニット） ２２ バス ２５−１〜２５−Ｈ ８ビット除算器（除算モジュー
ル） ３１ 除数ラッチ回路 ３２ 被除数ラッチ・シフト回路 ３３ 並列減算回路 ３４ 部分剰余・シフト回路 ３５ 並列減算回路 ５０ 情報処理システム ６０ 第１の基板 ７０ 第２の基板 ８０ 外部バスライン １００ マイクロコンピュータ １４２ データバス １４４ アドレスバス １４６ バスライン １４８ プログラマブルディジタルプロセッサ（暗号／
復号装置） ３００ 第１の半導体装置 ３０２ 第２の半導体装置 ３０４ 外部バスライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠原 宏 千葉県柏市中新宿１丁目１番29号 Ｆターム(参考） 5B017 AA06 BA07 BB03 CA07 CA13 CA16 5B062 AA07 CC01 DD05 DD10 5J104 AA22 JA23 NA18 PA07

Claims (15)

【特許請求の範囲】
1. 【請求項１】 入出力部と、前記入出力部を介して入出
   力される情報を処理する情報処理部とをそれぞれ有する
   複数の情報処理装置を、有線または無線にて接続してな
   る情報処理シテスムにおいて、 各々の前記情報処理装置は暗号／復号装置を有し、各々
   の前記情報処理装置は、情報出力時には前記暗号／復号
   装置にて該情報を暗号化して前記入出力部より出力し、
   情報入力時には前記入出力部より入力された情報を前記
   暗号／復号装置にて復号し、 各々の前記暗号／復号装置は、 複数のべき乗剰余演算ユニットと、 前記複数のべき乗剰余演算ユニットをカスケード接続す
   るための複数のカスケード端子と、 を有し、 前記複数のべき乗剰余演算ユニットの各々は、 乗算精度２^mビット（ｍは自然数で固定）で乗算を行う
   乗算ユニットと、 除算精度２^2・mビットで除算を行う除算ユニットと、 を有し、 前記複数のべき乗剰余演算ユニットにより実施されるべ
   き乗剰余演算の最大演算精度を２ⁿ（ｎは自然数で固
   定）としたとき、 ｘ≧２ⁿ／２^m（ｘは自然数で固定） を満たすように、前記複数のべき乗剰余演算ユニットが
   ｘ個接続されて、暗号化及び復号を行うことを特徴とす
   る情報処理システム。
2. 【請求項２】 入出力部と、前記入出力部を介して入出
   力される情報を処理する情報処理部とをそれぞれ有する
   複数の機能ブロックがバスラインに接続されてなる情報
   処理システムにおいて、 各々の前記機能ブロックは暗号／復号装置を有し、各々
   の前記機能ブロックは、情報出力時には前記暗号／復号
   装置にて該情報を暗号化して前記入出力部より出力し、
   情報入力時には前記入出力部より入力された情報を前記
   暗号／復号装置にて復号し、 各々の前記暗号／復号装置は、 複数のべき乗剰余演算ユニットと、 前記複数のべき乗剰余演算ユニットをカスケード接続す
   るための複数のカスケード端子と、 を有し、 前記複数のべき乗剰余演算ユニットの各々は、 乗算精度２^mビット（ｍは自然数で固定）で乗算を行う
   乗算ユニットと、 除算精度２^2・mビットで除算を行う除算ユニットと、 を有し、 前記複数のべき乗剰余演算ユニットにより実施されるべ
   き乗剰余演算の最大演算精度を２ⁿ（ｎは自然数で固
   定）としたとき、 ｘ≧２ⁿ／２^m（ｘは自然数で固定） を満たすように、前記複数のべき乗剰余演算ユニットが
   ｘ個接続されて、暗号化及び復号を行うことを特徴とす
   る情報処理システム。
3. 【請求項３】 請求項２において、 複数の機能ブロックの各々は、それぞれ異なる回路基板
   に搭載されていることを特徴とする情報処理システム。
4. 【請求項４】 請求項２において、 複数の機能ブロックの各々は、それぞれ異なる半導体装
   置に搭載されていることを特徴とする情報処理システ
   ム。
5. 【請求項５】 請求項２において、 複数の機能ブロックの各々は、同一の半導体装置内に形
   成されていることを特徴とする情報処理システム。
6. 【請求項６】 請求項２乃至５のいずれかにおいて、 前記複数の機能ブロック間を接続するバスラインは光伝
   送媒体にて形成されていることを特徴とする情報処理シ
   ステム。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 各々の前記入出力部にて入出力される情報は、送り元ア
   ドレス情報、送り先アドレス情報及びデータを含み、 前記複数の入出力部の一つが情報を出力する際には、出
   力される情報の一部を暗号化し、前記複数の入出力部の
   他の一つが前記情報を入力する際には、暗号化された前
   記一部の情報を復号することを特徴とする情報処理シス
   テム。
8. 【請求項８】 請求項７において、 暗号化される一部の情報は、前記データの一部または全
   部であることを特徴とする情報処理システム。
9. 【請求項９】 請求項８において、 前記データ中には機密情報フィールドが設けられ、前記
   機密情報フィールド中のデータのみが暗号化されること
   を特徴とする情報処理システム。
10. 【請求項１０】 請求項７乃至９のいずれかにおいて、 暗号化される一部の情報は、前記送り元アドレス情報を
    含むことを特徴とする情報処理システム。
11. 【請求項１１】 請求項７乃至１０のいずれかにおい
    て、 暗号化される一部の情報は、前記送り先アドレス情報を
    含むことを特徴とする情報処理システム。
12. 【請求項１２】 請求項１乃至１１のいずれかにおい
    て、 演算処理時に必要な演算精度を２ⁿ¹ビット（ｎ１≦ｎで
    ｎ１は可変）としたとき、ｘ１≧２ⁿ¹／２^m（ｘ１≦ｘ
    で可変）を満たすように、前記複数のべき乗剰余演算ユ
    ニットがｘ１個カスケード接続されることを特徴とする
    情報処理システム。
13. 【請求項１３】 請求項１乃至１２のいずれかにおい
    て、 前記複数のべき乗剰余演算ユニット間は光信号により信
    号が伝送されることを特徴とする情報処理システム。
14. 【請求項１４】 請求項１乃至１３のいずれかにおい
    て、 各々の前記べき乗剰余乗算ユニットは、 乗算精度２^m/y（ｙは自然数で固定）で乗算を行うｙ個
    の乗算モジュールと、 ｙ個の前記乗算モジュールをカスケード接続するための
    カスケード端子と、 を有し、 前記除算ユニットは、 除算精度２^2・(m/y)で除算を行うｙ個の除算モジュール
    と、 ｙ個の前記除算モジュールをカスケード接続するための
    カスケード端子と、 を有することを特徴とする情報処理システム。
15. 【請求項１５】 請求項１４において、 前記ｙ個の乗算モジュール間及び前記ｙ個の乗算モジュ
    ール間は、光信号により信号が伝送されることを特徴と
    する情報処理システム。