JP2000295305A - データ無線受信器のフィルタバッファベースバンド路におけるｄｃオフセットの逐次近似修正 - Google Patents
データ無線受信器のフィルタバッファベースバンド路におけるｄｃオフセットの逐次近似修正Info
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- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【解決手段】 ＤＣオフセット修正機構は、ダウンスト
リームデジタルデータ信号アナライザに適用されるデー
タ無線などの装置の信号処理路に生じるＤＣオフセット
を補償する。オフラインのキャリブレーションサイクル
間に、ＤＣオフセットは逐次近似ＤＣオフセット測定回
路によって測定され、この測定回路は測定したオフセッ
トを表すマルチビット出力デジタルコードを保存する。
このコードは、ＤＣオフセット修正回路に入力され、こ
の修正回路は、負帰還ローパスフィルタ及びバッファ増
幅器などの選択された信号処理構成要素に修正電流を供
給する。この修正電流が、供給された構成要素に、測定
したＤＣオフセットを効果的に取り消す２進数化された
修正電圧の所定部分を導入させる。
リームデジタルデータ信号アナライザに適用されるデー
タ無線などの装置の信号処理路に生じるＤＣオフセット
を補償する。オフラインのキャリブレーションサイクル
間に、ＤＣオフセットは逐次近似ＤＣオフセット測定回
路によって測定され、この測定回路は測定したオフセッ
トを表すマルチビット出力デジタルコードを保存する。
このコードは、ＤＣオフセット修正回路に入力され、こ
の修正回路は、負帰還ローパスフィルタ及びバッファ増
幅器などの選択された信号処理構成要素に修正電流を供
給する。この修正電流が、供給された構成要素に、測定
したＤＣオフセットを効果的に取り消す２進数化された
修正電圧の所定部分を導入させる。
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムに関
し、特に、商用のダイレクト広帯域データ無線に採用さ
れているような無線受信器の、ベースバンドダウンコン
バージョン信号路に生じるＤＣオフセットを修正するた
めの機構に関する。
し、特に、商用のダイレクト広帯域データ無線に採用さ
れているような無線受信器の、ベースバンドダウンコン
バージョン信号路に生じるＤＣオフセットを修正するた
めの機構に関する。
【０００２】
【従来の技術】ダイレクト広帯域データ無線システムな
どによってビジネスカスタマ及びコンシューマカスタマ
に無線データ通信サービスを提供する無線通信サービス
のプロバイダは、競争的であるためには、低コストの無
線回路設計（複雑でないもの）を使用することが必要で
ある。このようなコストを競う無線装置の性能は、ラジ
オチャンネルに入ってくる（従って無線の性能とレンジ
を制限する）ランダムのイズや、無線に固有のフィルタ
リングおよび変調アーキファクトから生じる信号歪によ
って妨害される。
どによってビジネスカスタマ及びコンシューマカスタマ
に無線データ通信サービスを提供する無線通信サービス
のプロバイダは、競争的であるためには、低コストの無
線回路設計（複雑でないもの）を使用することが必要で
ある。このようなコストを競う無線装置の性能は、ラジ
オチャンネルに入ってくる（従って無線の性能とレンジ
を制限する）ランダムのイズや、無線に固有のフィルタ
リングおよび変調アーキファクトから生じる信号歪によ
って妨害される。
【０００３】
【発明が解決しようとする課題】特に、ベースバンド変
換路に比較的低コストの構成部品（リーキィミキサな
ど）を使用すると、ＤＣオフセットが生じることがあ
る。、ベースバンド信号チェーンにおける構成要素のゲ
インが大きいため、このＤＣオフセットは信号路が接続
されているダウンストリームデジタル化回路への入力に
おいて非常に重要である。このＤＣオフセットによって
無線のダイナミックレンジが制限され、デジタル化回路
によって生成されたデータにエラーが生じる。このＤＣ
オフセットを除去するか又はキャンセルするためには、
受信器のアナログ−デジタルコンバータへのベースバン
ド信号入力をＡＣカップリング接続するか、あるいは容
量性接続とするのが通常である。容量性接続をする場合
の問題は充電時間が必要であることであり、この充電時
間が無線機能を損わせる。
換路に比較的低コストの構成部品（リーキィミキサな
ど）を使用すると、ＤＣオフセットが生じることがあ
る。、ベースバンド信号チェーンにおける構成要素のゲ
インが大きいため、このＤＣオフセットは信号路が接続
されているダウンストリームデジタル化回路への入力に
おいて非常に重要である。このＤＣオフセットによって
無線のダイナミックレンジが制限され、デジタル化回路
によって生成されたデータにエラーが生じる。このＤＣ
オフセットを除去するか又はキャンセルするためには、
受信器のアナログ−デジタルコンバータへのベースバン
ド信号入力をＡＣカップリング接続するか、あるいは容
量性接続とするのが通常である。容量性接続をする場合
の問題は充電時間が必要であることであり、この充電時
間が無線機能を損わせる。
【０００４】
【課題を解決するための手段】本発明は、伝送データを
回復させるダウンストリームデジタルデータ信号アナラ
イザに適用され、伝送チャンネルからの受信信号が接続
される通信受信器のベースバンド変換処理路の少なくと
も一つの構成要素によって生じるＤＣオフセットを補償
するＤＣオフセット修正装置において、当該ＤＣオフセ
ット修正装置が、前記ベースバンド変換処理路を前記伝
送チャンネルから切り離し、前記受信信号のない状態の
前記ベースバンド変換処理路におけるＤＣオフセットを
デジタル方式で測定するように動作するＤＣオフセット
測定回路と、前記ＤＣオフセット測定回路と前記ベース
バンド変換処理路にある少なくとも一つの信号処理要素
とに接続され、前記ＤＣオフセットを効果的に取り消す
ＤＣオフセット修正電圧を前記少なくとも一つの信号処
理要素を介して前記ベースバンド変換処理路に導入する
ＤＣオフセット修正回路と、を具えることを特徴とす
る。
回復させるダウンストリームデジタルデータ信号アナラ
イザに適用され、伝送チャンネルからの受信信号が接続
される通信受信器のベースバンド変換処理路の少なくと
も一つの構成要素によって生じるＤＣオフセットを補償
するＤＣオフセット修正装置において、当該ＤＣオフセ
ット修正装置が、前記ベースバンド変換処理路を前記伝
送チャンネルから切り離し、前記受信信号のない状態の
前記ベースバンド変換処理路におけるＤＣオフセットを
デジタル方式で測定するように動作するＤＣオフセット
測定回路と、前記ＤＣオフセット測定回路と前記ベース
バンド変換処理路にある少なくとも一つの信号処理要素
とに接続され、前記ＤＣオフセットを効果的に取り消す
ＤＣオフセット修正電圧を前記少なくとも一つの信号処
理要素を介して前記ベースバンド変換処理路に導入する
ＤＣオフセット修正回路と、を具えることを特徴とす
る。
【０００５】本発明はまた、無線受信器に使用され、受
信信号が無線伝送チャンネルを介して伝送データを回復
させるダウンストリームデジタルデータ信号アナライザ
に適用されるベースバンド変換処理路に入力され、ベー
スバンド変換処理路の少なくとも一つの構成要素によっ
て生じるＤＣオフセットを補償する方法において、当該
方法が： （ａ） 前記無線伝送チャンネルから前記ベースバンド
変換処理路を切り離し、受信信号のない状態の前記ベー
スバンド変換処理路におけるＤＣオフセットをデジタル
方式で測定するステップと； （ｂ） 前記ベースバンド変換処理路を前記無線伝送チ
ャンネルに再接続させ、前記ベースバンド変換処理路の
少なくとも一つの信号処理要素を介して、ステップ
（ａ）において測定した前記ＤＣオフセットを効果的に
取り消すＤＣオフセット修正電圧をデジタル方式で導入
するステップと、を具え、更にステップ（ａ）が受信信
号のない状態の前記ベースバンド変換処理路における前
記ＤＣオフセットのデジタル逐次近似を実行するステッ
プを具えることを特徴とする。
信信号が無線伝送チャンネルを介して伝送データを回復
させるダウンストリームデジタルデータ信号アナライザ
に適用されるベースバンド変換処理路に入力され、ベー
スバンド変換処理路の少なくとも一つの構成要素によっ
て生じるＤＣオフセットを補償する方法において、当該
方法が： （ａ） 前記無線伝送チャンネルから前記ベースバンド
変換処理路を切り離し、受信信号のない状態の前記ベー
スバンド変換処理路におけるＤＣオフセットをデジタル
方式で測定するステップと； （ｂ） 前記ベースバンド変換処理路を前記無線伝送チ
ャンネルに再接続させ、前記ベースバンド変換処理路の
少なくとも一つの信号処理要素を介して、ステップ
（ａ）において測定した前記ＤＣオフセットを効果的に
取り消すＤＣオフセット修正電圧をデジタル方式で導入
するステップと、を具え、更にステップ（ａ）が受信信
号のない状態の前記ベースバンド変換処理路における前
記ＤＣオフセットのデジタル逐次近似を実行するステッ
プを具えることを特徴とする。
【０００６】このＤＣオフセットの問題は、容量性結合
した信号路を使用せずに、上述したオフセット測定イン
ターバルの間ベースバンド信号路をオフラインにし、ベ
ースバンド路に生じるＤＣオフセットを測定することに
よって修正することが好ましい。一例として、半二重通
信方式において、無線のベースバンド受信路で生じるＤ
Ｃオフセットを、無線動作が伝送モードにある間に実行
されるキャリブレーションサイクルの間に測定すること
が好ましい。
した信号路を使用せずに、上述したオフセット測定イン
ターバルの間ベースバンド信号路をオフラインにし、ベ
ースバンド路に生じるＤＣオフセットを測定することに
よって修正することが好ましい。一例として、半二重通
信方式において、無線のベースバンド受信路で生じるＤ
Ｃオフセットを、無線動作が伝送モードにある間に実行
されるキャリブレーションサイクルの間に測定すること
が好ましい。
【０００７】本発明の好適な実施例において、必要とさ
れるＤＣオフセット修正の量は、ＲＦ／ＩＦ−ベースバ
ンドミキサとダウンストリームアナログ−デジタル変換
回路の間に配設されたローパスフィルタとこれに関連す
るバッファ増幅器回路のような各ベースバンド信号路要
素に分配される選択されたオフセット量を決める逐次近
似を用いて測定される。ローパスフィルタ及びバッファ
増幅器の回路構成のパラメータは、逐次近似レジスタで
発生するＤＣオフセット修正コードを構成するビット
が、２進数化されたＤＣオフセット修正電圧をベースバ
ンド信号路に与えるように定義される。
れるＤＣオフセット修正の量は、ＲＦ／ＩＦ−ベースバ
ンドミキサとダウンストリームアナログ−デジタル変換
回路の間に配設されたローパスフィルタとこれに関連す
るバッファ増幅器回路のような各ベースバンド信号路要
素に分配される選択されたオフセット量を決める逐次近
似を用いて測定される。ローパスフィルタ及びバッファ
増幅器の回路構成のパラメータは、逐次近似レジスタで
発生するＤＣオフセット修正コードを構成するビット
が、２進数化されたＤＣオフセット修正電圧をベースバ
ンド信号路に与えるように定義される。
【０００８】
【発明の実施の形態】以下に本発明の実施の形態を添付
の図面を参照して説明する。まず、データ無線受信器の
ダウンコンバータ信号路用の新規で改善された逐次近似
ベースＤＣオフセット修正機構について説明する。回路
要素のコンフィギュレーション、及び他の通信システム
とインターフェースを介して接続する方法を、ブロック
図に示す。このブロック図は、本発明に直接関係する部
分についてのみ示している。従って、ブロック図は、無
線受信器のベースバンド変換路の主な要素を、適切かつ
機能的なグループにわけて図示するようにした。
の図面を参照して説明する。まず、データ無線受信器の
ダウンコンバータ信号路用の新規で改善された逐次近似
ベースＤＣオフセット修正機構について説明する。回路
要素のコンフィギュレーション、及び他の通信システム
とインターフェースを介して接続する方法を、ブロック
図に示す。このブロック図は、本発明に直接関係する部
分についてのみ示している。従って、ブロック図は、無
線受信器のベースバンド変換路の主な要素を、適切かつ
機能的なグループにわけて図示するようにした。
【０００９】図１は、一般的なデータ無線の受信器部分
のベースバンドダウン変換路を示している。この変換路
は、本発明の逐次近似ベースＤＣオフセット修正機構を
組み込むように構成されている。入力ＲＦ又はＩＦ信号
路１０は、カスケード接続された増幅器回路１２を介し
て接続されており、この出力は同相（Ｉ）分岐１４Ｉ及
びクアドラチュア相（Ｑ）分岐１４Ｑにそれぞれ接続さ
れている。Ｉベースバンド分岐を介した信号処理とＱベ
ースバンド分岐を介した信号処理は同じであるので（ク
アドラチュアダウン変換器用の９０°位相シフタ２２で
発生する局部発振器へのイニシャルクアドラチュア位相
オフセットを除く）、以下の説明は、説明を簡単にする
ために同相路１４Ｉのみについて行う。
のベースバンドダウン変換路を示している。この変換路
は、本発明の逐次近似ベースＤＣオフセット修正機構を
組み込むように構成されている。入力ＲＦ又はＩＦ信号
路１０は、カスケード接続された増幅器回路１２を介し
て接続されており、この出力は同相（Ｉ）分岐１４Ｉ及
びクアドラチュア相（Ｑ）分岐１４Ｑにそれぞれ接続さ
れている。Ｉベースバンド分岐を介した信号処理とＱベ
ースバンド分岐を介した信号処理は同じであるので（ク
アドラチュアダウン変換器用の９０°位相シフタ２２で
発生する局部発振器へのイニシャルクアドラチュア位相
オフセットを除く）、以下の説明は、説明を簡単にする
ために同相路１４Ｉのみについて行う。
【００１０】同相路１４Ｉの前端において、受信信号は
ミキサ３０の第１の入力ポート３１に入力される。この
ミキサ３０の第２の入力ポート３２には局部発振器２０
の出力が入力されている。ミキサ３０の出力３３で生成
されるダウン変換（ベースバンド）信号は、ローパスフ
ィルタ３５でろ波され、その出力は、バッファ増幅器３
７を介して信号路３８を経由して、ダウンストリームア
ナログ−デジタルコンバータの入力ＲＸ Ａ／Ｄへと接
続されている。
ミキサ３０の第１の入力ポート３１に入力される。この
ミキサ３０の第２の入力ポート３２には局部発振器２０
の出力が入力されている。ミキサ３０の出力３３で生成
されるダウン変換（ベースバンド）信号は、ローパスフ
ィルタ３５でろ波され、その出力は、バッファ増幅器３
７を介して信号路３８を経由して、ダウンストリームア
ナログ−デジタルコンバータの入力ＲＸ Ａ／Ｄへと接
続されている。
【００１１】ミキサ３０によって生じるようなＤＣオフ
セットは、従来は、コンデンサを介したベースバンド信
号路３８とダウンストリームアナログ−デジタル変換器
とをＡＣカップリングすることによって除去していた。
しかしながら、この方法は、ユーザが伝送モードから受
信モードに切り替えを行うため、無線の受信路が使用で
きる場合に、コンデンサを充電するために必要な時間分
だけ遅れが生じることを意味しており、この遅れが機能
を低下させる。
セットは、従来は、コンデンサを介したベースバンド信
号路３８とダウンストリームアナログ−デジタル変換器
とをＡＣカップリングすることによって除去していた。
しかしながら、この方法は、ユーザが伝送モードから受
信モードに切り替えを行うため、無線の受信路が使用で
きる場合に、コンデンサを充電するために必要な時間分
だけ遅れが生じることを意味しており、この遅れが機能
を低下させる。
【００１２】本発明は、ベースバンド信号路３８を補助
ＤＣオフセット測定回路４０に接続することにより、上
記問題を解決するようにした。後述するように、オフラ
インのインターバルにある間（例えば無線でデータトラ
フィック受信がなされない伝送モードにあるとき）に、
ＤＣオフセット測定回路４０は、無線制御プロセッサ
（図示せず）から送出されるＣＡＬ＿ＥＮ信号により制
御可能となり、ベースバンド路におけるＤＣオフセット
を測定する。
ＤＣオフセット測定回路４０に接続することにより、上
記問題を解決するようにした。後述するように、オフラ
インのインターバルにある間（例えば無線でデータトラ
フィック受信がなされない伝送モードにあるとき）に、
ＤＣオフセット測定回路４０は、無線制御プロセッサ
（図示せず）から送出されるＣＡＬ＿ＥＮ信号により制
御可能となり、ベースバンド路におけるＤＣオフセット
を測定する。
【００１３】この目的のため、ＲＸ＿Ａ／Ｄ路３８の各
リード線（ＲＸ＋及びＲＸ−）は、比較器４１にそれぞ
れ接続され、この比較器の出力は、逐次近似レジスタ
（ＳＡＲ）４２に接続されている。クロック入力４６に
よって駆動される制御カウンタ４４の制御の下、ＳＡＲ
４２のデジタルコードの内容が、最大有意ビット（ＭＳ
Ｂ）で開始され、オフセットが測定されるコードレゾリ
ューション（２進ビット数、例えば８ビット）の最小有
意ビット（ＬＳＢ）で終了するビット毎にインクリメン
タリに調整され、ベースバンド信号処理路に発生するＤ
Ｃオフセット修正量を表すデジタルコード値を認識す
る。
リード線（ＲＸ＋及びＲＸ−）は、比較器４１にそれぞ
れ接続され、この比較器の出力は、逐次近似レジスタ
（ＳＡＲ）４２に接続されている。クロック入力４６に
よって駆動される制御カウンタ４４の制御の下、ＳＡＲ
４２のデジタルコードの内容が、最大有意ビット（ＭＳ
Ｂ）で開始され、オフセットが測定されるコードレゾリ
ューション（２進ビット数、例えば８ビット）の最小有
意ビット（ＬＳＢ）で終了するビット毎にインクリメン
タリに調整され、ベースバンド信号処理路に発生するＤ
Ｃオフセット修正量を表すデジタルコード値を認識す
る。
【００１４】本発明のより好適な実施形態においては、
ＳＡＲ４２によって導出されるＤＣオフセット修正総量
が、各ＤＣオフセット修正値に細分又は配分され、ロー
パスフィルタ３５及びバッファ増幅器３７によってベー
スバンド信号路３８に個別に導入される。特に、ＳＡＲ
４２によって生じた（８ビット）デジタル出力コードの
ＭＳＢｓの選択された数値（例えば本例では“４”）
は、電流デジタル−アナログコンバータ（ＩＤＡＣ）５
０によって第１のアナログ電流値へ変換され、ローパス
フィルタ３５によって提供されるＤＣオフセット修正電
圧を設定するのに使用される差動調整電流入力Ｉａｄｊ
として入力される。また、ＳＡＲ出力のＬＳＢｓの選択
された数値（例えば“４”）は、デジタル−アナログコ
ンバータ５０によって第２のアナログ電流値に変換さ
れ、バッファ増幅器３７によって提供されるＤＣオフセ
ット修正電圧設定用の差動調整電流入力Ｉａｄｊとして
入力される。
ＳＡＲ４２によって導出されるＤＣオフセット修正総量
が、各ＤＣオフセット修正値に細分又は配分され、ロー
パスフィルタ３５及びバッファ増幅器３７によってベー
スバンド信号路３８に個別に導入される。特に、ＳＡＲ
４２によって生じた（８ビット）デジタル出力コードの
ＭＳＢｓの選択された数値（例えば本例では“４”）
は、電流デジタル−アナログコンバータ（ＩＤＡＣ）５
０によって第１のアナログ電流値へ変換され、ローパス
フィルタ３５によって提供されるＤＣオフセット修正電
圧を設定するのに使用される差動調整電流入力Ｉａｄｊ
として入力される。また、ＳＡＲ出力のＬＳＢｓの選択
された数値（例えば“４”）は、デジタル−アナログコ
ンバータ５０によって第２のアナログ電流値に変換さ
れ、バッファ増幅器３７によって提供されるＤＣオフセ
ット修正電圧設定用の差動調整電流入力Ｉａｄｊとして
入力される。
【００１５】更に好適な実施形態では、図２及び図３に
それぞれ示すように、ローパスフィルタ３５及びバッフ
ァ増幅器３７の回路構成のパラメータは、ＳＡＲ４２に
よって生じたＤＣオフセット修正コードを構成するビッ
トが、２進数表示されたＤＣオフセット修正電圧をベー
スバンド信号路３８へと分配するようにして、定義する
ことができる。この目的のために、例えば、ローパスフ
ィルタ３５の入力抵抗Ｒ１（例えば３．２ｋΩ）との比
がローパスフィルタ３５のＤＣゲインＧDC35を決定す
る。負帰還抵抗Ｒ４の抵抗値を適当に選択することによ
って（例えば、８ｋΩ）（例えば、ＧDC35＝
（Ｖout35）／（Ｖind35）＝Ｒ４／Ｒ１＝８ｋ／３．２
ｋ＝２．５ボルト／ボルト（ｖ／ｖ））、図５に示すよ
うに、ＩＤＡＣ５０によって生成される上から４つまで
のＭＳＢ電流が、ファクタ８Ｋによって、表１に示す出
力電圧にスケーリングされる。
それぞれ示すように、ローパスフィルタ３５及びバッフ
ァ増幅器３７の回路構成のパラメータは、ＳＡＲ４２に
よって生じたＤＣオフセット修正コードを構成するビッ
トが、２進数表示されたＤＣオフセット修正電圧をベー
スバンド信号路３８へと分配するようにして、定義する
ことができる。この目的のために、例えば、ローパスフ
ィルタ３５の入力抵抗Ｒ１（例えば３．２ｋΩ）との比
がローパスフィルタ３５のＤＣゲインＧDC35を決定す
る。負帰還抵抗Ｒ４の抵抗値を適当に選択することによ
って（例えば、８ｋΩ）（例えば、ＧDC35＝
（Ｖout35）／（Ｖind35）＝Ｒ４／Ｒ１＝８ｋ／３．２
ｋ＝２．５ボルト／ボルト（ｖ／ｖ））、図５に示すよ
うに、ＩＤＡＣ５０によって生成される上から４つまで
のＭＳＢ電流が、ファクタ８Ｋによって、表１に示す出
力電圧にスケーリングされる。
【００１６】図２に示す回路構成において、ローパスフ
ィルタの伝送関数（Ｖoutd35）／（Ｖind35）は以下の
式で定義される：
ィルタの伝送関数（Ｖoutd35）／（Ｖind35）は以下の
式で定義される：
【式１】
【００１７】無限増幅器のゲインＡ35及びＶｉｎ＋−Ｖ
ｉｎ−＝Ｖind＝０において、Ｉａｄｊｄの関数として
のＶoutd35は以下の式で定義される。
ｉｎ−＝Ｖind＝０において、Ｉａｄｊｄの関数として
のＶoutd35は以下の式で定義される。
【式２】
【００１８】同様に、バッファ増幅器３７の負帰還抵抗
Ｒ９の抵抗値を最適に選択することによって（例えば２
ｋΩ）、バッファ増幅器３７の差動ＤＣオフセット制御
ターミナルＩａｄｊ＋及びＩａｄｊ−へ供給される制御
電流値は、（Ｒ９×Ｉａｄｊ）ボルトに等しい２進数化
された出力電圧に変換される。表１に示すように、ＳＡ
Ｒ４２によって生成されるＤＣオフセット修正コードの
下から４つまでのＬＳＢｓに関連する２進入力電流は、
従って４つのＤＣオフセット修正電圧に変換される。こ
れらの値はＩＤＡＣ５０によって生成される４つの（Ｌ
ＳＢに関連する）入力電流及び負帰還抵抗Ｒ９（２ｋ
Ω）の値とそれぞれ等しく、４つの２進数表示されたＤ
Ｃオフセット修正電圧（２ｍｖ〜１６ｍｖ）となる。
Ｒ９の抵抗値を最適に選択することによって（例えば２
ｋΩ）、バッファ増幅器３７の差動ＤＣオフセット制御
ターミナルＩａｄｊ＋及びＩａｄｊ−へ供給される制御
電流値は、（Ｒ９×Ｉａｄｊ）ボルトに等しい２進数化
された出力電圧に変換される。表１に示すように、ＳＡ
Ｒ４２によって生成されるＤＣオフセット修正コードの
下から４つまでのＬＳＢｓに関連する２進入力電流は、
従って４つのＤＣオフセット修正電圧に変換される。こ
れらの値はＩＤＡＣ５０によって生成される４つの（Ｌ
ＳＢに関連する）入力電流及び負帰還抵抗Ｒ９（２ｋ
Ω）の値とそれぞれ等しく、４つの２進数表示されたＤ
Ｃオフセット修正電圧（２ｍｖ〜１６ｍｖ）となる。
【００１９】バッファ増幅器３７のゲインＧDC37を最適
な値に設定することにより、（ＭＳＢに関連する）ロー
パスフィルタ３５で生成され、バッファ増幅器３７の差
動入力ターミナル（Ｖｉｎ＋及びＶｉｎ−）に導入され
る出力電圧は、前記４つのＬＳＢｓに関連する４つの２
進数化されたＤＣオフセット修正電圧（２ｍｖ〜１６ｍ
ｖ）の２進数拡張（binary extension)を提供する値に
変換される。
な値に設定することにより、（ＭＳＢに関連する）ロー
パスフィルタ３５で生成され、バッファ増幅器３７の差
動入力ターミナル（Ｖｉｎ＋及びＶｉｎ−）に導入され
る出力電圧は、前記４つのＬＳＢｓに関連する４つの２
進数化されたＤＣオフセット修正電圧（２ｍｖ〜１６ｍ
ｖ）の２進数拡張（binary extension)を提供する値に
変換される。
【００２０】無限増幅器ゲインＡ37及びＩａｄｊ＋−Ｉ
ａｄｊ−＝Ｉadjd＝０において、Ｖ outd37とＶind37の
比は以下の式で定義される： Ｖoutd37／Ｖind37＝１＋２（Ｒ9／Ｒ10）．
ａｄｊ−＝Ｉadjd＝０において、Ｖ outd37とＶind37の
比は以下の式で定義される： Ｖoutd37／Ｖind37＝１＋２（Ｒ9／Ｒ10）．
【００２１】従って、Ｖｉｎ＋−Ｖｉｎ−＝Ｖｉｎind
＝０のとき、Ｉａｄｊｄの関数としてのＶoutd35は以下
の式で定義される： Ｖoutd37＝Ｒ９×Ｉadjd7
＝０のとき、Ｉａｄｊｄの関数としてのＶoutd35は以下
の式で定義される： Ｖoutd37＝Ｒ９×Ｉadjd7
【００２２】本例においては、ＳＡＲ ＤＣオフセット
修正コードの最も大きいＬＳＢ（ビット４）用にバッフ
ァ増幅器３７で生成されるＤＣ出力電圧Ｖoutd37は、１
６ｍｖであるので、当該電圧の次の２進数拡張は３２ｍ
ｖである。ＳＡＲ ＤＣオフセット修正コードの最も小
さいＭＳＢ（ビット５）用にローパスフィルタ３５で生
成されるＤＣ出力電圧Ｖoutd35は８ｍｖであるので、バ
ッファ増幅器３７が同じビット値となるように３２ｍｖ
のＤＣ出力電圧を生成するには、バッファアンプ３７の
ゲインＧDC37は４ｖ／ｖに設定される必要がある。
修正コードの最も大きいＬＳＢ（ビット４）用にバッフ
ァ増幅器３７で生成されるＤＣ出力電圧Ｖoutd37は、１
６ｍｖであるので、当該電圧の次の２進数拡張は３２ｍ
ｖである。ＳＡＲ ＤＣオフセット修正コードの最も小
さいＭＳＢ（ビット５）用にローパスフィルタ３５で生
成されるＤＣ出力電圧Ｖoutd35は８ｍｖであるので、バ
ッファ増幅器３７が同じビット値となるように３２ｍｖ
のＤＣ出力電圧を生成するには、バッファアンプ３７の
ゲインＧDC37は４ｖ／ｖに設定される必要がある。
【００２３】従って、表１に示すように、ローパスフィ
ルタ３５とバッファ増幅器３７との各負帰還抵抗Ｒ４及
びＲ９の抵抗値と、バッファ増幅器３７のゲインＧDC37
の組合せにより、別々に制御された回路要素（ローパス
フィルタ３５及びバッファ増幅器３７）が、ＳＡＲ４２
によって生成される８ビットの修正コードを２進数化さ
れたＤＣオフセット修正電圧のワイドレンジへと変換す
ることが可能になる。
ルタ３５とバッファ増幅器３７との各負帰還抵抗Ｒ４及
びＲ９の抵抗値と、バッファ増幅器３７のゲインＧDC37
の組合せにより、別々に制御された回路要素（ローパス
フィルタ３５及びバッファ増幅器３７）が、ＳＡＲ４２
によって生成される８ビットの修正コードを２進数化さ
れたＤＣオフセット修正電圧のワイドレンジへと変換す
ることが可能になる。
【００２４】図４のフローチャートに示す制御プロセッ
サで実行されるルーチンを参照して本発明のＤＣオフセ
ット修正機構の動作を以下に説明する。上に簡単に述べ
たように、無線ベースバンド受信器路を介してのＤＣオ
フセット量の測定は、キャリブレーションサイクルと同
調することによって行われる。例えば、このキャリブレ
ーションサイクルを、無線動作が伝送モードにある間に
行うようにする。
サで実行されるルーチンを参照して本発明のＤＣオフセ
ット修正機構の動作を以下に説明する。上に簡単に述べ
たように、無線ベースバンド受信器路を介してのＤＣオ
フセット量の測定は、キャリブレーションサイクルと同
調することによって行われる。例えば、このキャリブレ
ーションサイクルを、無線動作が伝送モードにある間に
行うようにする。
【００２５】ステップ４０１に示すように、ＤＣオフセ
ット測定ルーチンの開始に際して、制御プロセッサは、
ＣＡＬ＿ＥＮリードの状態を、ＤＣオフセット測定回路
４０のエネーブル入力へ変更する（例えばローからハイ
へ）。この動作に先立って、ＣＡＬ＿ＥＮリードが所定
のロジック状態（例えばロー又は０）に保持されている
間に、ＤＣオフセット電圧測定回路４０の回路要素はリ
セット又は不能にされる。
ット測定ルーチンの開始に際して、制御プロセッサは、
ＣＡＬ＿ＥＮリードの状態を、ＤＣオフセット測定回路
４０のエネーブル入力へ変更する（例えばローからハイ
へ）。この動作に先立って、ＣＡＬ＿ＥＮリードが所定
のロジック状態（例えばロー又は０）に保持されている
間に、ＤＣオフセット電圧測定回路４０の回路要素はリ
セット又は不能にされる。
【００２６】特に、絶縁スイッチング回路（図示せず）
が、ＤＣオフセット電圧測定回路４０からベースバンド
路３８を切り離し、比較器４１及びＩＤＡＣ５０のスイ
ッチがオフになる。また、予め測定されたオフセット修
正データ値を保持しているＳＡＲ４２のデジタルレジス
タがリセット若しくはクリアされ、制御カウンタ４４も
またクリア若しくはリセットされた状態にある。
が、ＤＣオフセット電圧測定回路４０からベースバンド
路３８を切り離し、比較器４１及びＩＤＡＣ５０のスイ
ッチがオフになる。また、予め測定されたオフセット修
正データ値を保持しているＳＡＲ４２のデジタルレジス
タがリセット若しくはクリアされ、制御カウンタ４４も
またクリア若しくはリセットされた状態にある。
【００２７】ステップ４０１でハイにされたＣＡＬ＿Ｅ
Ｎリードに応答して、制御カウンタ４４は線４６に与え
られるクロック信号のカウントを開始し、ステップ４０
２に示すようにキャリブレーションロジック回路が、受
信器の構成要素（すなわちミキサ３０、ローパスフィル
タ３５、バッファ増幅器３７、比較器４２及びＩＤＡＣ
５０）がオンにされていなければ、これらの要素の電源
を入れる。十分な又は最大のカウント値（例えば５ビッ
トカウンタであれば“１１１１１”）に達したら、制御
カウンタ４４は、ＣＡＬ＿ＥＮリードがロー（０）にな
るのに応答してリセットされる（“０００００”にな
る）までこのカウントを保持する。ステップ４０３に示
すように、プロセッサもまた、（すでにオフにされてい
なければ）ミキサ３０への入力ポート３１に接続された
ＩＦ路をパワーダウンする。しかしながら、局部発振器
入力ポート３２は、局部発振器フィードスルーが修正す
べきＤＣオフセット構成要素の一つを構成するので、ア
クティブな状態のままである。
Ｎリードに応答して、制御カウンタ４４は線４６に与え
られるクロック信号のカウントを開始し、ステップ４０
２に示すようにキャリブレーションロジック回路が、受
信器の構成要素（すなわちミキサ３０、ローパスフィル
タ３５、バッファ増幅器３７、比較器４２及びＩＤＡＣ
５０）がオンにされていなければ、これらの要素の電源
を入れる。十分な又は最大のカウント値（例えば５ビッ
トカウンタであれば“１１１１１”）に達したら、制御
カウンタ４４は、ＣＡＬ＿ＥＮリードがロー（０）にな
るのに応答してリセットされる（“０００００”にな
る）までこのカウントを保持する。ステップ４０３に示
すように、プロセッサもまた、（すでにオフにされてい
なければ）ミキサ３０への入力ポート３１に接続された
ＩＦ路をパワーダウンする。しかしながら、局部発振器
入力ポート３２は、局部発振器フィードスルーが修正す
べきＤＣオフセット構成要素の一つを構成するので、ア
クティブな状態のままである。
【００２８】ステップ４０４において上述したセトル時
間が経過した後、比較器４２は他の回路構成要素から分
離され、そのオフセットはゼロになる。比較器４２がリ
セットされると、ステップ４０５において、ＳＡＲ４２
がエネーブルされ、ＭＳＢを最初に、逐次近似シーケン
スが完成するまで出力コード結果の各ビットを介してス
テッピングを開始して、それによってＩＤＡＣ５０によ
って使用されるマルチビット出力コードを生成し、表１
に示すようにＤＣオフセット修正調整電流Ｉａｄｊのオ
フセット値を発生する。
間が経過した後、比較器４２は他の回路構成要素から分
離され、そのオフセットはゼロになる。比較器４２がリ
セットされると、ステップ４０５において、ＳＡＲ４２
がエネーブルされ、ＭＳＢを最初に、逐次近似シーケン
スが完成するまで出力コード結果の各ビットを介してス
テッピングを開始して、それによってＩＤＡＣ５０によ
って使用されるマルチビット出力コードを生成し、表１
に示すようにＤＣオフセット修正調整電流Ｉａｄｊのオ
フセット値を発生する。
【００２９】発生したオフセットコード値を保存して、
ステップ４０６において比較器４２がパワーダウンす
る。問い合わせステップ４０７において、無線が受信モ
ードにあるかどうかについて決定がなされる。もし受信
モードになければ（答えがＮＯであれば）、ステップ４
０８において受信路全体がパワーダウンする。もし問い
合わせステップの答えがＹＥＳであり、受信モードがア
クティブであることを示している場合は、（ステップ４
０３でパワーダウンしている。）、ステップ４０９にお
いてＩＦ路がパワーアップする。
ステップ４０６において比較器４２がパワーダウンす
る。問い合わせステップ４０７において、無線が受信モ
ードにあるかどうかについて決定がなされる。もし受信
モードになければ（答えがＮＯであれば）、ステップ４
０８において受信路全体がパワーダウンする。もし問い
合わせステップの答えがＹＥＳであり、受信モードがア
クティブであることを示している場合は、（ステップ４
０３でパワーダウンしている。）、ステップ４０９にお
いてＩＦ路がパワーアップする。
【００３０】プロセッサがＣＡＬ＿ＥＮリードの状態を
論理的ハイ（「１」）に保持している限り、ＳＡＲ４２
内に保存されているオフセット修正コードは保持され
る。無線が通常受信モードにある間は、ＩＤＡＣ５０の
電源は入ったままであり、ＩＤＡＣ５０は最適な差動オ
フセット調整電流Ｉａｄｊをベースバンド信号処理路３
８のローパスフィルタ３５及びバッファ増幅器３７に供
給し、これによって測定されたＤＣオフセットを修正す
る。これによって、必要であれば、受信信号処理要素が
ＩＤＡＣ５０と共にシャットダウンする。電源がバック
アップされている時は、以前に測定したＤＣオフセット
修正コードが依然としてＳＡＲ４２内に保持されてい
る。このためローパスフィルタ３５及びバッファ増幅器
３７用に発生したオフセット電圧が前の値に戻り、ベー
スバンドオフセットがゼロの状態に戻る（前に測定され
た値からオフセットがドリフトしないのであれば）。
論理的ハイ（「１」）に保持している限り、ＳＡＲ４２
内に保存されているオフセット修正コードは保持され
る。無線が通常受信モードにある間は、ＩＤＡＣ５０の
電源は入ったままであり、ＩＤＡＣ５０は最適な差動オ
フセット調整電流Ｉａｄｊをベースバンド信号処理路３
８のローパスフィルタ３５及びバッファ増幅器３７に供
給し、これによって測定されたＤＣオフセットを修正す
る。これによって、必要であれば、受信信号処理要素が
ＩＤＡＣ５０と共にシャットダウンする。電源がバック
アップされている時は、以前に測定したＤＣオフセット
修正コードが依然としてＳＡＲ４２内に保持されてい
る。このためローパスフィルタ３５及びバッファ増幅器
３７用に発生したオフセット電圧が前の値に戻り、ベー
スバンドオフセットがゼロの状態に戻る（前に測定され
た値からオフセットがドリフトしないのであれば）。
【００３１】ＤＣオフセットの問題は、ＤＣオフセット
測定及び修正スキームで改善される。この機構は、所定
のオフセット測定インターバル用に無線ベースバンド信
号路をオフラインにするように機能し、逐次近似を使用
してベースバンド路に発生するＤＣオフセットを測定す
るように機能する。オフセットを表す、結果として得ら
れるマルチビットコードの選択されたセグメントは、選
択された量のオフセット電流を、ＲＦ／ＩＦベースバン
ドミキサとダウンストリームアナログ−デジタルコンバ
ータの回路構成との間に設置されたローパスフィルタ及
び接続されたバッファ増幅器回路などのベースバンド信
号路要素へ供給するのに使用される。ローパスフィルタ
及びバッファ増幅器のパラメータは、ＤＣオフセット修
正コードを構成するビットが、２進数化されたＤＣオフ
セット修正電圧をベースバンド信号路へと与えるように
決定される。
測定及び修正スキームで改善される。この機構は、所定
のオフセット測定インターバル用に無線ベースバンド信
号路をオフラインにするように機能し、逐次近似を使用
してベースバンド路に発生するＤＣオフセットを測定す
るように機能する。オフセットを表す、結果として得ら
れるマルチビットコードの選択されたセグメントは、選
択された量のオフセット電流を、ＲＦ／ＩＦベースバン
ドミキサとダウンストリームアナログ−デジタルコンバ
ータの回路構成との間に設置されたローパスフィルタ及
び接続されたバッファ増幅器回路などのベースバンド信
号路要素へ供給するのに使用される。ローパスフィルタ
及びバッファ増幅器のパラメータは、ＤＣオフセット修
正コードを構成するビットが、２進数化されたＤＣオフ
セット修正電圧をベースバンド信号路へと与えるように
決定される。
【００３２】ＤＣオフセット修正機構は、ダウンストリ
ームデジタルデータ信号アナライザに適用されるデータ
無線などの装置の信号処理路に生じるＤＣオフセットを
補償する。オフラインのキャリブレーションサイクル間
に、ＤＣオフセットは逐次近似ＤＣオフセット測定回路
によって測定され、この測定回路は測定したオフセット
を表すマルチビット出力デジタルコードを保存する。こ
のコードは、ＤＣオフセット修正回路に入力され、この
修正回路は、負帰還ローパスフィルタ及びバッファ増幅
器などの選択された信号処理構成要素に修正電流を供給
する。この修正電流が、供給された構成要素に、測定し
たＤＣオフセットを効果的に取り消す２進数化された修
正電圧の所定部分を導入させる。
ームデジタルデータ信号アナライザに適用されるデータ
無線などの装置の信号処理路に生じるＤＣオフセットを
補償する。オフラインのキャリブレーションサイクル間
に、ＤＣオフセットは逐次近似ＤＣオフセット測定回路
によって測定され、この測定回路は測定したオフセット
を表すマルチビット出力デジタルコードを保存する。こ
のコードは、ＤＣオフセット修正回路に入力され、この
修正回路は、負帰還ローパスフィルタ及びバッファ増幅
器などの選択された信号処理構成要素に修正電流を供給
する。この修正電流が、供給された構成要素に、測定し
たＤＣオフセットを効果的に取り消す２進数化された修
正電圧の所定部分を導入させる。
【図１】 図１は、データ無線の受信器部分におけるベ
ースバンド変換回路を示すブロック図である。
ースバンド変換回路を示すブロック図である。
【図２】 図２は、図１に示す回路のベースバンド信号
処理路へと分配された測定されたＤＣオフセット修正電
圧の部分を介したローパスフィルタの回路構成を示す図
である。
処理路へと分配された測定されたＤＣオフセット修正電
圧の部分を介したローパスフィルタの回路構成を示す図
である。
【図３】 図３は、図１に示す回路のベースバンド信号
処理路へと分配されたＤＣオフセット修正電圧の部分を
介したバッファ増幅器の回路構成を示す図である。
処理路へと分配されたＤＣオフセット修正電圧の部分を
介したバッファ増幅器の回路構成を示す図である。
【図４】 図４は、本発明のＤＣオフセット測定及び修
正動作を制御する制御プロセッサで実行されるルーチン
のステップを示すフローチャートである。
正動作を制御する制御プロセッサで実行されるルーチン
のステップを示すフローチャートである。
【図５】 図５は、図１に示すＩＤＡＣによって生成さ
れたビットにおいて、図２及び図３のローパスフィルタ
及びバッファ増幅器によって２進符号化されたＤＣオフ
セット修正電圧にして表した表を示す。
れたビットにおいて、図２及び図３のローパスフィルタ
及びバッファ増幅器によって２進符号化されたＤＣオフ
セット修正電圧にして表した表を示す。
１０ 入力ＲＦ又はＩＦ信号路 １２ 増幅器回路 １４Ｉ 同相分岐 １４Ｑ クアドラチュア相 ２０ 局部発振器 ２２ ９０°位相器 ３０ ミキサ ３１ 第１の入力ポート ３２ 第２の入力ポート ３３ 出力 ３５ ローパスフィルタ ３７ バッファ増幅器 ３８ ベースバンド信号路 ４０ ＤＣオフセット測定回路 ４１ 比較器 ４２ 逐次近似レジスタ ４４ 制御カウンタ ４６ クロック入力 ５０ 電流デジタル−アナログコンバータ
Claims (10)
- 【請求項１】 伝送データを回復させるダウンストリー
ムデジタルデータ信号アナライザに適用され、伝送チャ
ンネルから受信信号が接続される通信受信器のベースバ
ンド変換処理路の少なくとも一つの構成要素によって生
じるＤＣオフセットを補償するＤＣオフセット修正装置
であって、当該ＤＣオフセット修正装置が、前記ベース
バンド変換処理路を前記伝送チャンネルから切り離し、
前記受信信号のない状態の前記ベースバンド変換処理路
に存在するＤＣオフセットをデジタル方式で測定するＤ
Ｃオフセット測定回路と、前記ＤＣオフセット測定回路
と前記ベースバンド変換処理路にある少なくとも一つの
信号処理要素とに接続され、前記少なくとも一つの信号
処理要素を介して、前記ＤＣオフセットを効果的に取り
消すＤＣオフセット修正電圧を前記ベースバンド変換処
理路に導入するＤＣオフセット修正回路と、を具えるこ
とを特徴とするＤＣオフセット修正装置。 - 【請求項２】 請求項１に記載のＤＣオフセット修正装
置において、前記ＤＣオフセット測定回路が、前記受信
信号のない状態の前記ベースバンド変換処理路に存在す
る前記ＤＣオフセットのデジタル逐次近似を実行するよ
うに機能し、測定したオフセットを表すマルチビットデ
ジタルコードを保存する逐次近似レジスタを具え、前記
ＤＣオフセット修正回路は、前記ベースバンド変換処理
路の複数の信号処理要素を介して、前記ＤＣオフセット
を効果的に取り消す前記ＤＣオフセット修正電圧の所定
部分を導入することを特徴とするＤＣオフセット修正装
置。 - 【請求項３】 請求項２に記載のＤＣオフセット修正装
置において、前記ＤＣオフセット測定回路が更に、前記
マルチビットデジタルコードを前記ベースバンド変換処
理路の前記少なくとも一つの信号処理要素に導入される
アナログの電気的な値に変換するデジタル−アナログコ
ンバータを具え、前記ベースバンド変換処理路の前記複
数の信号処理要素のパラメータが、前記アナログの電気
的な値が２進数的に定義されるようなものであることを
特徴とするＤＣオフセット修正装置。 - 【請求項４】 請求項３に記載のＤＣオフセット修正装
置において、前記ＤＣオフセット測定回路が、前記ＤＣ
オフセットを表すマルチビットデジタル出力コードを生
成するように機能し、前記ＤＣオフセット修正回路が、
前記ＤＣオフセット修正電圧の第１の量を、前記マルチ
ビットデジタル出力コードの第１のコードセグメントに
応じて前記第１の信号処理要素を介して前記ベースバン
ド変換処理路へ与え、前記ＤＣオフセット修正電圧の第
２の量を、前記第２の信号処理要素を介して前記ベース
バンド変換処理路へ与えることを特徴とするＤＣオフセ
ット修正装置。 - 【請求項５】 請求項４に記載のＤＣオフセット修正装
置において、前記第１及び第２の信号処理要素のパラメ
ータが、前記ベースバンド変換処理路に与えられた結果
として生じるＤＣオフセット修正電圧が前記マルチビッ
トデジタル出力コードのビット内容に応じて２進数で重
み付けされるものであり、前記第１及び第２の信号処理
要素がそれぞれ、カスケード接続された負帰還ローパス
フィルタとカスケード接続されたバッファ増幅器とを具
えることを特徴とするＤＣオフセット修正装置。 - 【請求項６】 ダウンストリームデジタルデータ信号ア
ナライザに適用される通信装置の信号処理路に生じるＤ
Ｃオフセットを補償するＤＣオフセット修正装置におい
て、前記信号処理路におけるＤＣオフセットを測定し、
この測定したＤＣオフセットを表すマルチビット出力デ
ジタルコードを保存するように機能する逐次近似ＤＣオ
フセット測定回路と；前記逐次近似ＤＣオフセット測定
回路と前記信号処理路の複数の信号処理要素とに接続さ
れ、前記複数の信号処理要素を介して、前記ＤＣオフセ
ットを効果的に取り消す結果として生じたＤＣオフセッ
ト修正電圧の各要素を、前記信号処理路に導入するよう
に機能するＤＣオフセット修正回路を具えることを特徴
とするＤＣオフセット修正装置。 - 【請求項７】 請求項６に記載のＤＣオフセット修正装
置において、前記オフセット測定回路がデジタル−アナ
ログコンバータを具え、当該コンバータは、前記マルチ
ビットデジタルコードを、前記ベースバンド変換処理路
の前記複数の信号処理要素に接続される各アナログの電
気的な値に変換するように機能し、前記複数の信号処理
要素のパラメータが、前記アナログの電気的な値が２進
数で定義されるようなものであり、前記信号処理要素
が、負帰還ローパスフィルタとバッファ増幅器とを具え
ることを特徴とするＤＣオフセット修正装置。 - 【請求項８】 無線受信器に使用され無線伝送チャンネ
ルを介して受信信号が、伝送データを回復させるダウン
ストリームデジタルデータ信号アナライザに適用される
ベースバンド変換処理路に入力するものであって、ベー
スバンド変換処理路の少なくとも一つの構成要素によっ
て生じるＤＣオフセットを補償する方法において、当該
方法が： （ａ） 前記無線伝送路から前記ベースバンド変換処理
路を切り離し、受信信号のない状態の前記ベースバンド
変換処理路におけるＤＣオフセットをデジタル方式で測
定するステップと； （ｂ） 前記ベースバンド変換処理路を前記無線伝送路
に再接続して、前記ベースバンド変換処理路の少なくと
も一つの信号処理要素を介して、ステップ（ａ）におい
て測定された前記ＤＣオフセットを効果的に取り消すＤ
Ｃオフセット修正電圧をデジタル方式で導入するステッ
プと、を具え、ステップ（ａ）が受信信号のない状態の
前記ベースバンド変換処理路における前記ＤＣオフセッ
トのデジタル逐次近似を実行するステップを具えること
を特徴とする方法。 - 【請求項９】 請求項８に記載の方法において、ステッ
プ（ｂ）が、前記ベースバンド変換処理路の複数の信号
処理要素を介して、ステップ（ａ）で測定した前記ＤＣ
オフセットを効果的に取り消す前記ＤＣオフセット修正
電圧の所定部分を導入するステップを具え、ステップ
（ａ）が、前記測定したＤＣオフセットを表すマルチビ
ットデジタルコードを発生させ、当該マルチビットデジ
タルコードを、前記ベースバンド変換処理路の複数の信
号処理要素に接続されるアナログの電気的な値に変換す
るステップを具え、前記ベースバンド変換処理路の前記
複数の信号処理要素のパラメータが、前記アナログの電
気的な値が２進数で定義されるようなものであることを
特徴とする方法。 - 【請求項１０】 請求項８に記載の方法において、ステ
ップ（ｂ）が、前記複数の信号処理要素の第１の要素を
介して前記ベースバンド変換処理路に前記ＤＣオフセッ
ト修正電圧の第１の所定量を分配し、前記複数の信号処
理要素の第２の要素を介して前記ベースバンド変換処理
路に前記ＤＣオフセット修正電圧の第２の所定量を分配
するステップを具え、ステップ（ａ）が、前記受信信号
のない状態の前記ベースバンド変換処理路における前記
ＤＣオフセットのデジタル逐次近似を実行し、前記ＤＣ
オフセットを表すマルチビットデジタル出力コードを保
存するステップを具え、更にステップ（ｂ）が、前記Ｄ
Ｃオフセット修正電圧の第１の量を、前記マルチビット
デジタルコードの第１のコードセグメントに応じて前記
第１の信号処理要素を介して前記ベースバンド変換処理
路に分配し、前記ＤＣオフセット修正電圧の第２の量
を、前記第２の信号処理要素を介して前記ベースバンド
変換処理路に分配するステップを具える、ことを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26638699A | 1999-03-11 | 1999-03-11 | |
| US09/266386 | 1999-03-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000295305A true JP2000295305A (ja) | 2000-10-20 |
Family
ID=23014363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068757A Pending JP2000295305A (ja) | 1999-03-11 | 2000-03-13 | データ無線受信器のフィルタバッファベースバンド路におけるｄｃオフセットの逐次近似修正 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1035691A3 (ja) |
| JP (1) | JP2000295305A (ja) |
| KR (1) | KR20000071434A (ja) |
| CA (1) | CA2296824A1 (ja) |
| NO (1) | NO20001181L (ja) |
| TW (1) | TW474082B (ja) |
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| US7620373B2 (en) | 2006-06-23 | 2009-11-17 | Sierra Monolithics, Inc. | Apparatus and method for calibration of gain and/or phase imbalance and/or DC offset in a communication system |
| KR101472469B1 (ko) | 2008-01-15 | 2014-12-12 | 삼성전자주식회사 | Ｄｃ 오프셋을 실시간으로 제거하는 ｄｃ 오프셋 보상 회로및 상기 ｄｃ 오프셋 보상 회로를 포함하는 수신 시스템 |
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| KR102189402B1 (ko) * | 2019-01-11 | 2020-12-11 | 어보브반도체 주식회사 | 산소포화도 측정기의 이진검색 기반 자동 오프셋 교정장치 |
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2000
- 2000-01-25 CA CA002296824A patent/CA2296824A1/en not_active Abandoned
- 2000-01-31 EP EP00101879A patent/EP1035691A3/en not_active Withdrawn
- 2000-03-02 TW TW089103686A patent/TW474082B/zh not_active IP Right Cessation
- 2000-03-08 NO NO20001181A patent/NO20001181L/no unknown
- 2000-03-10 KR KR1020000012109A patent/KR20000071434A/ko not_active Application Discontinuation
- 2000-03-13 JP JP2000068757A patent/JP2000295305A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| TW474082B (en) | 2002-01-21 |
| EP1035691A3 (en) | 2003-10-15 |
| NO20001181D0 (no) | 2000-03-08 |
| NO20001181L (no) | 2000-09-12 |
| EP1035691A2 (en) | 2000-09-13 |
| CA2296824A1 (en) | 2000-09-11 |
| KR20000071434A (ko) | 2000-11-25 |
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