JP2000286872A - シリアルデータ転送装置 - Google Patents
シリアルデータ転送装置Info
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- JP2000286872A JP2000286872A JP11088526A JP8852699A JP2000286872A JP 2000286872 A JP2000286872 A JP 2000286872A JP 11088526 A JP11088526 A JP 11088526A JP 8852699 A JP8852699 A JP 8852699A JP 2000286872 A JP2000286872 A JP 2000286872A
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Abstract
(57)【要約】
【課題】マスタデバイスから複数のスレーブデバイスに
対して同じデータを同時に転送することができるシリア
ルデータ転送装置を提供する。 【解決手段】マスタデバイスからスレーブデバイスに対
して、固有アドレスに対応するアドレス情報を送信し
て、マスタデバイスとアドレス情報に一致する固有アド
レスを有するスレーブデバイスとの間で１対１にデータ
の送受信を行い、これに対して、共有アドレスに対応す
るアドレス情報を送信して、マスタデバイスからあらか
じめ設定されている複数のスレーブデバイスに対して同
時にデータを送信することにより、上記課題を解決す
る。
対して同じデータを同時に転送することができるシリア
ルデータ転送装置を提供する。 【解決手段】マスタデバイスからスレーブデバイスに対
して、固有アドレスに対応するアドレス情報を送信し
て、マスタデバイスとアドレス情報に一致する固有アド
レスを有するスレーブデバイスとの間で１対１にデータ
の送受信を行い、これに対して、共有アドレスに対応す
るアドレス情報を送信して、マスタデバイスからあらか
じめ設定されている複数のスレーブデバイスに対して同
時にデータを送信することにより、上記課題を解決す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マスタデバイスと
スレーブデバイスとの間でシリアルにデータの転送を行
うシリアルデータ転送装置に関するものである。
スレーブデバイスとの間でシリアルにデータの転送を行
うシリアルデータ転送装置に関するものである。
【０００２】
【従来の技術】例えば、マイクロコントローラとその周
辺デバイスとの間では、８ビット（１バイト）のデータ
を１つの単位としてデータのやり取りが行われている。
シリアルデータ転送装置は、例えばＩＩＣ（Ｉ2 Ｃ）
−ｂｕｓ（Inter-IC Controlバス）（以下、単にＩＩＣ
バスという）に代表されるように、８ビットのデータを
単位としてデータのやり取りを行うマスタデバイスと複
数のスレーブデバイスとの間でシリアルにデータの転送
を行うものである。
辺デバイスとの間では、８ビット（１バイト）のデータ
を１つの単位としてデータのやり取りが行われている。
シリアルデータ転送装置は、例えばＩＩＣ（Ｉ2 Ｃ）
−ｂｕｓ（Inter-IC Controlバス）（以下、単にＩＩＣ
バスという）に代表されるように、８ビットのデータを
単位としてデータのやり取りを行うマスタデバイスと複
数のスレーブデバイスとの間でシリアルにデータの転送
を行うものである。
【０００３】前述のＩＩＣバスを適用するシリアルデー
タ転送装置では、例えばマイクロコントローラ等の制御
する側のマスタデバイスと、周辺機器等の制御される側
の複数のスレーブデバイスとの間は、データを転送する
ためのシリアルデータライン（ＳＤＡ）と、データを保
持するクロック信号を転送するためのシリアルクロック
ライン（ＳＣＬ）という、プルアップ抵抗により電源に
接続された２つの双方向のシリアルラインで相互に接続
されている。
タ転送装置では、例えばマイクロコントローラ等の制御
する側のマスタデバイスと、周辺機器等の制御される側
の複数のスレーブデバイスとの間は、データを転送する
ためのシリアルデータライン（ＳＤＡ）と、データを保
持するクロック信号を転送するためのシリアルクロック
ライン（ＳＣＬ）という、プルアップ抵抗により電源に
接続された２つの双方向のシリアルラインで相互に接続
されている。
【０００４】ここで、シリアルデータラインは、基本的
に、シリアルクロックラインがローレベルの期間に変化
する。シリアルクロックラインがハイレベルの間に、シ
リアルデータラインがハイレベルからローレベルに変化
すると、データの転送開始を指示するスタート信号（Ｓ
ＴＡＲＴ）であることを意味し、ローレベルからハイレ
ベルに変化すると、データの転送終了を指示するストッ
プ信号（ＳＴＯＰ）であることを意味する。
に、シリアルクロックラインがローレベルの期間に変化
する。シリアルクロックラインがハイレベルの間に、シ
リアルデータラインがハイレベルからローレベルに変化
すると、データの転送開始を指示するスタート信号（Ｓ
ＴＡＲＴ）であることを意味し、ローレベルからハイレ
ベルに変化すると、データの転送終了を指示するストッ
プ信号（ＳＴＯＰ）であることを意味する。
【０００５】マスタデバイスは、まず、１ビットのスタ
ート信号をシリアルデータライン上に出力する。続い
て、各々のスレーブデバイスにあらかじめ独自に割り当
てられている７ビットの固有アドレスと、これに続くス
レーブデバイスへのデータライトまたはスレーブデバイ
スからのデータリードを指示する１ビットのデータ制御
信号とからなる８ビットのパラレルデータを、シリアル
データライン上にＭＳＢ（Most Significant Bit）側か
ら順次シリアルに出力する。
ート信号をシリアルデータライン上に出力する。続い
て、各々のスレーブデバイスにあらかじめ独自に割り当
てられている７ビットの固有アドレスと、これに続くス
レーブデバイスへのデータライトまたはスレーブデバイ
スからのデータリードを指示する１ビットのデータ制御
信号とからなる８ビットのパラレルデータを、シリアル
データライン上にＭＳＢ（Most Significant Bit）側か
ら順次シリアルに出力する。
【０００６】各々のスレーブデバイスでは、マスタデバ
イスからシリアルデータライン上に出力される８ビット
のパラレルデータを、シリアルクロックラインから供給
されるクロック信号に同期して順次シリアルに受信し、
これを自分自身にあらかじめ割り当てられている固有ア
ドレスと比較する。そして、自分自身の固有アドレスに
一致するスレーブデバイスが、シリアルデータライン上
に１ビットのアクノリッジ信号（肯定応答信号）を出力
する。
イスからシリアルデータライン上に出力される８ビット
のパラレルデータを、シリアルクロックラインから供給
されるクロック信号に同期して順次シリアルに受信し、
これを自分自身にあらかじめ割り当てられている固有ア
ドレスと比較する。そして、自分自身の固有アドレスに
一致するスレーブデバイスが、シリアルデータライン上
に１ビットのアクノリッジ信号（肯定応答信号）を出力
する。
【０００７】マスタデバイスは、スレーブデバイスから
シリアルデータライン上に出力されたアクノリッジ信号
を確認した後、スレーブデバイスへのデータライトの場
合、転送すべき８ビットのパラレルデータをシリアルデ
ータライン上に順次シリアルに出力する。アクノリッジ
信号を出力したスレーブデバイスは、シリアルデータラ
イン上にマスタデバイスから出力される８ビットのパラ
レルデータを順次シリアルに受信し、その後、同じく１
ビットのアクノリッジ信号を出力する。
シリアルデータライン上に出力されたアクノリッジ信号
を確認した後、スレーブデバイスへのデータライトの場
合、転送すべき８ビットのパラレルデータをシリアルデ
ータライン上に順次シリアルに出力する。アクノリッジ
信号を出力したスレーブデバイスは、シリアルデータラ
イン上にマスタデバイスから出力される８ビットのパラ
レルデータを順次シリアルに受信し、その後、同じく１
ビットのアクノリッジ信号を出力する。
【０００８】マスタデバイスからスレーブデバイスに対
しては、必要に応じて所定バイト数のデータが転送され
る。その後、マスタデバイスは、１ビットのストップ信
号をシリアルデータライン上に出力し、スレーブデバイ
スは、このストップ信号を受け取ってデータの送信終了
を確認する。以後同じようにして、マスタデバイスは、
所望の固有アドレスを出力して、次にデータを転送すべ
きスレーブデバイスを順次指定してデータを転送するこ
とを繰り返し行う。
しては、必要に応じて所定バイト数のデータが転送され
る。その後、マスタデバイスは、１ビットのストップ信
号をシリアルデータライン上に出力し、スレーブデバイ
スは、このストップ信号を受け取ってデータの送信終了
を確認する。以後同じようにして、マスタデバイスは、
所望の固有アドレスを出力して、次にデータを転送すべ
きスレーブデバイスを順次指定してデータを転送するこ
とを繰り返し行う。
【０００９】ＩＩＣバスを適用するシリアルデータ転送
装置では、データを転送すべき複数のスレーブデバイス
を順次アクセスする必要がある。したがって、複数の同
じスレーブデバイスに対して、例えばスタート、ストッ
プ、アボート等のスレーブデバイスに接続される複数の
同じ装置を制御するための同じ制御信号等を含むデータ
を転送する場合であっても、複数のスレーブデバイスを
同時にアクセスすることができないという問題がある。
装置では、データを転送すべき複数のスレーブデバイス
を順次アクセスする必要がある。したがって、複数の同
じスレーブデバイスに対して、例えばスタート、ストッ
プ、アボート等のスレーブデバイスに接続される複数の
同じ装置を制御するための同じ制御信号等を含むデータ
を転送する場合であっても、複数のスレーブデバイスを
同時にアクセスすることができないという問題がある。
【００１０】これを解決するために、従来のシリアルデ
ータ転送装置では、複数のスレーブデバイスに各々接続
されている装置に制御信号をマスタデバイスから直接接
続して同時に制御したり、あるいは、同時に制御するこ
とが無理な場合は、シリアルクロックラインから供給さ
れるクロック信号の周波数を高くして、複数のスレーブ
デバイスにデータを転送したり、制御する時間差を小さ
くするなどの手法がとられている。
ータ転送装置では、複数のスレーブデバイスに各々接続
されている装置に制御信号をマスタデバイスから直接接
続して同時に制御したり、あるいは、同時に制御するこ
とが無理な場合は、シリアルクロックラインから供給さ
れるクロック信号の周波数を高くして、複数のスレーブ
デバイスにデータを転送したり、制御する時間差を小さ
くするなどの手法がとられている。
【００１１】しかし、制御信号をスレーブデバイスに接
続されている装置に対してマスタデバイスから直接接続
すると、シリアルデータラインやシリアルクロックライ
ンの他にライン数が増大して、シリアルデータ転送のメ
リットが減少するし、クロック信号の周波数を高くした
としても、同じデータを各々のスレーブデバイスに繰り
返し転送するため、スレーブデバイスの数が多くなるほ
ど長時間が必要になり、無駄が多くなるという問題点が
ある。
続されている装置に対してマスタデバイスから直接接続
すると、シリアルデータラインやシリアルクロックライ
ンの他にライン数が増大して、シリアルデータ転送のメ
リットが減少するし、クロック信号の周波数を高くした
としても、同じデータを各々のスレーブデバイスに繰り
返し転送するため、スレーブデバイスの数が多くなるほ
ど長時間が必要になり、無駄が多くなるという問題点が
ある。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、マスタデバイス
から複数のスレーブデバイスに対して同じデータを同時
に転送することができるシリアルデータ転送装置を提供
することにある。
従来技術に基づく問題点をかえりみて、マスタデバイス
から複数のスレーブデバイスに対して同じデータを同時
に転送することができるシリアルデータ転送装置を提供
することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データを転送するためのシリアルデータ
ラインおよび前記データを保持するクロック信号を転送
するためのシリアルクロックラインを介して、少なくと
も１つの制御する側のマスタデバイスと複数の制御され
る側のスレーブデバイスとの間を接続し、前記データの
１つとして、前記マスタデバイスから前記スレーブデバ
イスに対しアドレス情報を送信して所定の前記スレーブ
デバイスを指定し、前記マスタデバイスと前記アドレス
情報によって指定される所定の前記スレーブデバイスと
の間でシリアルに前記データの転送を行い、前記データ
の転送終了後、前記スレーブデバイスから前記マスタデ
バイスに対してアクノリッジ信号を送信するシリアルデ
ータ転送装置であって、前記マスタデバイスは、前記シ
リアルデータラインおよび前記シリアルクロックライン
を介して、前記スレーブデバイスとの間で前記データを
送受信する手段と、前記スレーブデバイスから前記アク
ノリッジ信号を受信する手段とを有し、前記スレーブデ
バイスは、前記シリアルデータラインおよび前記シリア
ルクロックラインを介して、前記マスタデバイスとの間
で前記データを送受信する手段と、前記アドレス情報と
各々のスレーブデバイスに独自の固有アドレスとを比較
する手段と、前記アドレス情報とあらかじめ設定されて
いる複数のスレーブデバイスに共通の共有アドレスとを
比較する手段と、前記アドレス信号として前記固有アド
レスが指定された場合に前記アクノリッジ信号を出力す
る手段と、前記アドレス情報として前記共有アドレスが
指定された場合に前記アクノリッジ信号を出力する手段
とを有し、さらに、当該シリアルデータ転送装置は、前
記アドレス情報として前記共有アドレスが指定された場
合に、あらかじめ設定されている複数の前記スレーブデ
バイスから出力される前記アクノリッジ信号の論理をと
って前記シリアルデータラインに出力する手段を有し、
前記マスタデバイスから前記スレーブデバイスに対して
前記固有アドレスに対応する前記アドレス情報を送信し
て、前記マスタデバイスと前記アドレス情報に一致する
固有アドレスを有するスレーブデバイスとの間で１対１
に前記データの送受信を行い、前記スレーブデバイスか
ら前記マスタデバイスに対して前記アクノリッジ信号を
直接送信し、前記マスタデバイスから前記スレーブデバ
イスに対して前記共有アドレスに対応する前記アドレス
情報を送信して、前記マスタデバイスから、あらかじめ
設定されている複数の前記スレーブデバイスに対して同
時に前記データを送信し、前記スレーブデバイスから前
記マスタデバイスに対して、あらかじめ設定されている
複数の前記スレーブデバイスから出力される前記アクノ
リッジ信号の論理をとって送信することを特徴とするシ
リアルデータ転送装置を提供するものである。
に、本発明は、データを転送するためのシリアルデータ
ラインおよび前記データを保持するクロック信号を転送
するためのシリアルクロックラインを介して、少なくと
も１つの制御する側のマスタデバイスと複数の制御され
る側のスレーブデバイスとの間を接続し、前記データの
１つとして、前記マスタデバイスから前記スレーブデバ
イスに対しアドレス情報を送信して所定の前記スレーブ
デバイスを指定し、前記マスタデバイスと前記アドレス
情報によって指定される所定の前記スレーブデバイスと
の間でシリアルに前記データの転送を行い、前記データ
の転送終了後、前記スレーブデバイスから前記マスタデ
バイスに対してアクノリッジ信号を送信するシリアルデ
ータ転送装置であって、前記マスタデバイスは、前記シ
リアルデータラインおよび前記シリアルクロックライン
を介して、前記スレーブデバイスとの間で前記データを
送受信する手段と、前記スレーブデバイスから前記アク
ノリッジ信号を受信する手段とを有し、前記スレーブデ
バイスは、前記シリアルデータラインおよび前記シリア
ルクロックラインを介して、前記マスタデバイスとの間
で前記データを送受信する手段と、前記アドレス情報と
各々のスレーブデバイスに独自の固有アドレスとを比較
する手段と、前記アドレス情報とあらかじめ設定されて
いる複数のスレーブデバイスに共通の共有アドレスとを
比較する手段と、前記アドレス信号として前記固有アド
レスが指定された場合に前記アクノリッジ信号を出力す
る手段と、前記アドレス情報として前記共有アドレスが
指定された場合に前記アクノリッジ信号を出力する手段
とを有し、さらに、当該シリアルデータ転送装置は、前
記アドレス情報として前記共有アドレスが指定された場
合に、あらかじめ設定されている複数の前記スレーブデ
バイスから出力される前記アクノリッジ信号の論理をと
って前記シリアルデータラインに出力する手段を有し、
前記マスタデバイスから前記スレーブデバイスに対して
前記固有アドレスに対応する前記アドレス情報を送信し
て、前記マスタデバイスと前記アドレス情報に一致する
固有アドレスを有するスレーブデバイスとの間で１対１
に前記データの送受信を行い、前記スレーブデバイスか
ら前記マスタデバイスに対して前記アクノリッジ信号を
直接送信し、前記マスタデバイスから前記スレーブデバ
イスに対して前記共有アドレスに対応する前記アドレス
情報を送信して、前記マスタデバイスから、あらかじめ
設定されている複数の前記スレーブデバイスに対して同
時に前記データを送信し、前記スレーブデバイスから前
記マスタデバイスに対して、あらかじめ設定されている
複数の前記スレーブデバイスから出力される前記アクノ
リッジ信号の論理をとって送信することを特徴とするシ
リアルデータ転送装置を提供するものである。
【００１４】ここで、各々の前記スレーブデバイスは、
さらに、セレクト信号の状態に応じて、前記マスタデバ
イスから送信される前記データがいずれかに保持される
第１および第２のレジスタを有し、前記第１のレジスタ
の出力は、各々の前記スレーブレジスタに接続される装
置に対して直接出力され、前記第２のレジスタの出力
は、Ｉ／Ｏポートを介して、各々の前記スレーブレジス
タに接続される装置に双方向に接続されているのが好ま
しい。
さらに、セレクト信号の状態に応じて、前記マスタデバ
イスから送信される前記データがいずれかに保持される
第１および第２のレジスタを有し、前記第１のレジスタ
の出力は、各々の前記スレーブレジスタに接続される装
置に対して直接出力され、前記第２のレジスタの出力
は、Ｉ／Ｏポートを介して、各々の前記スレーブレジス
タに接続される装置に双方向に接続されているのが好ま
しい。
【００１５】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のシリアルデータ転送装置を詳
細に説明する。
施例に基づいて、本発明のシリアルデータ転送装置を詳
細に説明する。
【００１６】図１は、本発明のシリアルデータ転送装置
の一実施例のシステム構成図である。同図に示すシリア
ルデータ転送装置１０は、マスタデバイス（ＭＡＳＴＥ
Ｒ）１２と、本発明を適用するスレーブデバイス（Ｓｌ
ａｖｅ１〜３）１４およびＯＲゲート１６と、従来構成
のスレーブデバイス（Ｓｌａｖｅ）１８と、プルアップ
抵抗１９，２０と、シリアルデータラインＳＤＡおよび
シリアルクロックラインＳＣＬとを有する。
の一実施例のシステム構成図である。同図に示すシリア
ルデータ転送装置１０は、マスタデバイス（ＭＡＳＴＥ
Ｒ）１２と、本発明を適用するスレーブデバイス（Ｓｌ
ａｖｅ１〜３）１４およびＯＲゲート１６と、従来構成
のスレーブデバイス（Ｓｌａｖｅ）１８と、プルアップ
抵抗１９，２０と、シリアルデータラインＳＤＡおよび
シリアルクロックラインＳＣＬとを有する。
【００１７】ここで、シリアルデータラインＳＤＡはデ
ータ（制御信号を含む）を転送するためのライン、シリ
アルクロックラインＳＣＬは、データを保持するクロッ
ク信号を供給するためのラインであって、それぞれプル
アップ抵抗１９および２０を介して電源ＶＤＤに接続さ
れている。マスタデバイス１２はスレーブデバイス１４
を制御する側のデバイスで、そのＳＣＬ端子およびＳＤ
Ａ端子は、各々シリアルクロックラインＳＣＬおよびシ
リアルデータラインに接続されている。
ータ（制御信号を含む）を転送するためのライン、シリ
アルクロックラインＳＣＬは、データを保持するクロッ
ク信号を供給するためのラインであって、それぞれプル
アップ抵抗１９および２０を介して電源ＶＤＤに接続さ
れている。マスタデバイス１２はスレーブデバイス１４
を制御する側のデバイスで、そのＳＣＬ端子およびＳＤ
Ａ端子は、各々シリアルクロックラインＳＣＬおよびシ
リアルデータラインに接続されている。
【００１８】続いて、スレーブデバイス１４は、マスタ
デバイス１２により制御される側のデバイスであって、
そのＳＣＬ端子およびＳＤＡ１端子は、各々シリアルク
ロックラインＳＣＬおよびシリアルデータラインＳＤＡ
に接続され、そのＳＤＡ２端子はいずれもＯＲゲート１
６に入力されている。また、ＯＲゲート１６の出力は、
オープンドレインまたはオープンコレクタの出力であっ
て、シリアルデータラインＳＤＡに接続されている。
デバイス１２により制御される側のデバイスであって、
そのＳＣＬ端子およびＳＤＡ１端子は、各々シリアルク
ロックラインＳＣＬおよびシリアルデータラインＳＤＡ
に接続され、そのＳＤＡ２端子はいずれもＯＲゲート１
６に入力されている。また、ＯＲゲート１６の出力は、
オープンドレインまたはオープンコレクタの出力であっ
て、シリアルデータラインＳＤＡに接続されている。
【００１９】同じく、スレーブデバイス１８は、マスタ
デバイス１２により制御される側のデバイスで、そのＳ
ＣＬ端子およびＳＤＡ端子は、各々シリアルクロックラ
インＳＣＬおよびシリアルデータラインに接続されてい
る。なお、スレーブデバイス１４およびＯＲゲート１６
を除く、マスタデバイス１２、スレーブデバイス１８、
プルアップ抵抗１９，２０、シリアルデータラインＳＤ
ＡおよびシリアルクロックラインＳＣＬは従来公知の構
成のものである。
デバイス１２により制御される側のデバイスで、そのＳ
ＣＬ端子およびＳＤＡ端子は、各々シリアルクロックラ
インＳＣＬおよびシリアルデータラインに接続されてい
る。なお、スレーブデバイス１４およびＯＲゲート１６
を除く、マスタデバイス１２、スレーブデバイス１８、
プルアップ抵抗１９，２０、シリアルデータラインＳＤ
ＡおよびシリアルクロックラインＳＣＬは従来公知の構
成のものである。
【００２０】本発明のシリアルデータ転送装置１０で
は、シリアルデータラインＳＤＡおよびシリアルクロッ
クラインＳＣＬを介して、マスタデバイス１２と複数の
スレーブデバイス１４，１８との間でシリアルにデータ
の転送が行われる。詳細は後述するが、マスタデバイス
１２とスレーブデバイス１４，１８との間で１対１にデ
ータを転送する他、マスタデバイス１２から複数のスレ
ーブデバイス１４に対して同時にデータを送信すること
も可能である。
は、シリアルデータラインＳＤＡおよびシリアルクロッ
クラインＳＣＬを介して、マスタデバイス１２と複数の
スレーブデバイス１４，１８との間でシリアルにデータ
の転送が行われる。詳細は後述するが、マスタデバイス
１２とスレーブデバイス１４，１８との間で１対１にデ
ータを転送する他、マスタデバイス１２から複数のスレ
ーブデバイス１４に対して同時にデータを送信すること
も可能である。
【００２１】続いて、図２に、マスタデバイスの一実施
例の構成概略図を示す。同図に概念的に示すように、マ
スタデバイス１２は、マイクロコントローラ（ＣＰＵ）
２２と、シリアルクロックラインＳＣＬを駆動するオー
プンドレインタイプのＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）からなる出力バッファ２４、および、
シリアルデータラインＳＤＡを駆動するオープンドレイ
ンタイプのＮＭＯＳからなる入出力バッファ２６とを有
する。
例の構成概略図を示す。同図に概念的に示すように、マ
スタデバイス１２は、マイクロコントローラ（ＣＰＵ）
２２と、シリアルクロックラインＳＣＬを駆動するオー
プンドレインタイプのＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）からなる出力バッファ２４、および、
シリアルデータラインＳＤＡを駆動するオープンドレイ
ンタイプのＮＭＯＳからなる入出力バッファ２６とを有
する。
【００２２】マスタデバイス１２では、マイクロコント
ローラ２２が、あらかじめ設計されているプログラムに
応じて全体の動作を制御する。そして、出力バッファ２
４により、シリアルクロックラインＳＣＬ上にクロック
信号を出力したり、入出力バッファ２６により、シリア
ルデータラインＳＤＡ上に転送すべきデータを出力す
る、あるいは、シリアルデータラインＳＤＡ上に出力さ
れている受信すべきデータを、入力バッファ２８を介し
て取り込む。
ローラ２２が、あらかじめ設計されているプログラムに
応じて全体の動作を制御する。そして、出力バッファ２
４により、シリアルクロックラインＳＣＬ上にクロック
信号を出力したり、入出力バッファ２６により、シリア
ルデータラインＳＤＡ上に転送すべきデータを出力す
る、あるいは、シリアルデータラインＳＤＡ上に出力さ
れている受信すべきデータを、入力バッファ２８を介し
て取り込む。
【００２３】続いて、図３に、スレーブデバイスの一実
施例のブロック構成図を示す。スレーブデバイス１４は
本発明に特有の回路構成を有するもので、同図に示すよ
うに、フィルタ３０と、バスコントロール回路３２と、
Ｓ／Ｐ（シリアル／パラレル）変換回路３４と、Ｐ／Ｓ
（パラレル／シリアル）変換回路３６と、出力レジスタ
３８（ＯＵＴＲＥＧ０），４０（ＯＵＴＲＥＧ１）と、
Ｉ／Ｏ（入力／出力）ポート４２と、入出力（の出力
部）バッファ４４とを有する。
施例のブロック構成図を示す。スレーブデバイス１４は
本発明に特有の回路構成を有するもので、同図に示すよ
うに、フィルタ３０と、バスコントロール回路３２と、
Ｓ／Ｐ（シリアル／パラレル）変換回路３４と、Ｐ／Ｓ
（パラレル／シリアル）変換回路３６と、出力レジスタ
３８（ＯＵＴＲＥＧ０），４０（ＯＵＴＲＥＧ１）と、
Ｉ／Ｏ（入力／出力）ポート４２と、入出力（の出力
部）バッファ４４とを有する。
【００２４】スレーブデバイス１４において、まず、フ
ィルタ３０には、シリアルクロックライン上に出力され
るシリアルクロック信号ＳＣＬ、および、シリアルデー
タライン上に出力されるシリアルデータ信号ＳＤＡ１が
入力される。これらの信号ＳＣＬおよびＳＤＡ１はフィ
ルタ３０によってノイズを除去され、それぞれシリアル
クロック入力信号ＳＣＬＩＮおよびシリアルデータ入力
信号ＳＤＡＩＮとしてフィルタ３０から出力される。
ィルタ３０には、シリアルクロックライン上に出力され
るシリアルクロック信号ＳＣＬ、および、シリアルデー
タライン上に出力されるシリアルデータ信号ＳＤＡ１が
入力される。これらの信号ＳＣＬおよびＳＤＡ１はフィ
ルタ３０によってノイズを除去され、それぞれシリアル
クロック入力信号ＳＣＬＩＮおよびシリアルデータ入力
信号ＳＤＡＩＮとしてフィルタ３０から出力される。
【００２５】フィルタ３０から出力されるシリアルクロ
ック入力信号ＳＣＬＩＮおよびシリアルデータ入力信号
ＳＤＡＩＮは、バスコントロール回路３２に入力され
る。この他、バスコントロール回路３２には、リセット
信号ＲＳＴＬ、セレクト信号ＳＥＬ１Ｈ、固有アドレス
信号Ａ０〜２、共有アドレス信号ＣＡ０〜２、Ｓ／Ｐ変
換回路３４から出力されるパラレルデータ、および、Ｐ
／Ｓ変換回路３６から出力されるシリアルデータが入力
される。
ック入力信号ＳＣＬＩＮおよびシリアルデータ入力信号
ＳＤＡＩＮは、バスコントロール回路３２に入力され
る。この他、バスコントロール回路３２には、リセット
信号ＲＳＴＬ、セレクト信号ＳＥＬ１Ｈ、固有アドレス
信号Ａ０〜２、共有アドレス信号ＣＡ０〜２、Ｓ／Ｐ変
換回路３４から出力されるパラレルデータ、および、Ｐ
／Ｓ変換回路３６から出力されるシリアルデータが入力
される。
【００２６】ここで、リセット信号ＲＳＴＬは、このス
レーブデバイス１４をリセットして初期化するもので、
例えばローレベルの時に、スレーブデバイス１４はリセ
ットされる。セレクト信号ＳＥＬ１Ｈは、Ｓ／Ｐ変換後
のパラレルデータ（Ｓ／Ｐ変換出力）を出力レジスタ３
８または４０のどちらに保持するのかを指定する信号
で、Ｓ／Ｐ変換後のパラレルデータは、例えばセレクト
信号ＳＥＬ１Ｈがハイレベルの時に出力レジスタ４０に
保持される。
レーブデバイス１４をリセットして初期化するもので、
例えばローレベルの時に、スレーブデバイス１４はリセ
ットされる。セレクト信号ＳＥＬ１Ｈは、Ｓ／Ｐ変換後
のパラレルデータ（Ｓ／Ｐ変換出力）を出力レジスタ３
８または４０のどちらに保持するのかを指定する信号
で、Ｓ／Ｐ変換後のパラレルデータは、例えばセレクト
信号ＳＥＬ１Ｈがハイレベルの時に出力レジスタ４０に
保持される。
【００２７】本発明のシリアルデータ転送装置１０で
は、マスタデバイス１２からスレーブデバイス１４，１
８に対して、所望のスレーブデバイス１４，１８を指定
するために、例えば７ビットのアドレス情報が送信され
る。固有アドレス信号Ａ０〜２は、各々のスレーブデバ
イス１４に独自の固有アドレスを設定するための信号で
あり、共有アドレス信号ＣＡ０〜２は、あらかじめ設定
されている複数のスレーブデバイス１４に共通の共有ア
ドレスを設定するための信号である。
は、マスタデバイス１２からスレーブデバイス１４，１
８に対して、所望のスレーブデバイス１４，１８を指定
するために、例えば７ビットのアドレス情報が送信され
る。固有アドレス信号Ａ０〜２は、各々のスレーブデバ
イス１４に独自の固有アドレスを設定するための信号で
あり、共有アドレス信号ＣＡ０〜２は、あらかじめ設定
されている複数のスレーブデバイス１４に共通の共有ア
ドレスを設定するための信号である。
【００２８】バスコントロール回路３２は、このスレー
ブデバイス１４全体の動作を制御する。バスコントロー
ル回路３２からは、フィルタ３０から入力されるシリア
ルデータ入力信号ＳＤＡＩＮをシリアルクロック入力信
号ＳＣＬＩＮで順次保持して得られるシリアルデータの
他、ライトクロック信号ＷＣＬＫ０，１、Ｉ／Ｏコント
ロール信号Ｉ／ＯＣＯＮＴ、シリアルデータ出力ＳＤＡ
ＯＵＴ、および、シリアルデータ出力ＳＤＡ２が出力さ
れる。
ブデバイス１４全体の動作を制御する。バスコントロー
ル回路３２からは、フィルタ３０から入力されるシリア
ルデータ入力信号ＳＤＡＩＮをシリアルクロック入力信
号ＳＣＬＩＮで順次保持して得られるシリアルデータの
他、ライトクロック信号ＷＣＬＫ０，１、Ｉ／Ｏコント
ロール信号Ｉ／ＯＣＯＮＴ、シリアルデータ出力ＳＤＡ
ＯＵＴ、および、シリアルデータ出力ＳＤＡ２が出力さ
れる。
【００２９】ここで、ライトクロック信号ＷＣＬＫ０，
１は、前述のセレクト信号ＳＥＬ１Ｈの状態に応じて、
Ｓ／Ｐ変換回路３４から出力されるＳ／Ｐ変換後のパラ
レルデータを各々出力レジスタ３８および４０に保持す
るためのクロック信号である。例えば、セレクト信号Ｓ
ＥＬ１Ｈがローレベルの時にはライトクロック信号ＷＣ
ＬＫ０が出力され、セレクト信号ＳＥＬ１Ｈがハイレベ
ルの時にはライトクロック信号ＷＣＬＫ１が出力され
る。
１は、前述のセレクト信号ＳＥＬ１Ｈの状態に応じて、
Ｓ／Ｐ変換回路３４から出力されるＳ／Ｐ変換後のパラ
レルデータを各々出力レジスタ３８および４０に保持す
るためのクロック信号である。例えば、セレクト信号Ｓ
ＥＬ１Ｈがローレベルの時にはライトクロック信号ＷＣ
ＬＫ０が出力され、セレクト信号ＳＥＬ１Ｈがハイレベ
ルの時にはライトクロック信号ＷＣＬＫ１が出力され
る。
【００３０】本発明のシリアルデータ転送装置１０で
は、前述のアドレス情報に続き、スレーブデバイスへの
データライト、または、スレーブデバイスからのデータ
リードを指示する１ビットのデータ制御信号が送信され
る。Ｉ／Ｏコントロール信号Ｉ／ＯＣＯＮＴは、このデ
ータ制御信号の状態に応じて、スレーブデバイス１４
と、このスレーブデバイス１４に接続される装置（以
下、接続装置という）との間で、パラレルデータの入出
力方向を切り替えるための信号である。
は、前述のアドレス情報に続き、スレーブデバイスへの
データライト、または、スレーブデバイスからのデータ
リードを指示する１ビットのデータ制御信号が送信され
る。Ｉ／Ｏコントロール信号Ｉ／ＯＣＯＮＴは、このデ
ータ制御信号の状態に応じて、スレーブデバイス１４
と、このスレーブデバイス１４に接続される装置（以
下、接続装置という）との間で、パラレルデータの入出
力方向を切り替えるための信号である。
【００３１】データ制御信号がローレベルの時には、マ
スタデバイス１２からスレーブデバイス１４，１８への
データライトを意味し、マスタデバイス１２からスレー
ブデバイス１４，１８を介して接続装置にデータが送信
される。一方、データ制御信号がハイレベルの時には、
スレーブデバイス１４，１８からマスタデバイス１２へ
のデータリードを意味し、接続装置側からスレーブデバ
イス１４，１８を介してマスタデバイス１２にデータが
受信される。
スタデバイス１２からスレーブデバイス１４，１８への
データライトを意味し、マスタデバイス１２からスレー
ブデバイス１４，１８を介して接続装置にデータが送信
される。一方、データ制御信号がハイレベルの時には、
スレーブデバイス１４，１８からマスタデバイス１２へ
のデータリードを意味し、接続装置側からスレーブデバ
イス１４，１８を介してマスタデバイス１２にデータが
受信される。
【００３２】続いて、図４に、バスコントロール回路の
一実施例のブロック構成図を示す。バスコントロール回
路３２は、デバイスアドレス検出回路５０と、ＷＣＬＫ
０および１生成回路５２，５４と、スタート信号／スト
ップ信号検出回路５６と、データ制御信号検出回路５８
と、ＳＣＬカウンタ６０と、ＳＤＡ１およびＳＤＡ２コ
ントローラ６２および６４と、シリアルデータ保持回路
６６と、コントローラ６８とを有する。
一実施例のブロック構成図を示す。バスコントロール回
路３２は、デバイスアドレス検出回路５０と、ＷＣＬＫ
０および１生成回路５２，５４と、スタート信号／スト
ップ信号検出回路５６と、データ制御信号検出回路５８
と、ＳＣＬカウンタ６０と、ＳＤＡ１およびＳＤＡ２コ
ントローラ６２および６４と、シリアルデータ保持回路
６６と、コントローラ６８とを有する。
【００３３】まず、コントローラ６８は、このバスコン
トロール回路３２全体の動作を制御するものである。コ
ントローラ６８から出力される各種の制御信号は、スタ
ート信号／ストップ信号検出回路５６を除く、他のデバ
イスアドレス検出回路５０、ＷＣＬＫ０および１生成回
路５２，５４、データ制御信号検出回路５８、ＳＣＬカ
ウンタ６０、ＳＤＡ１およびＳＤＡ２コントローラ６２
および６４、ならびに、シリアルデータ保持回路６６に
供給される。
トロール回路３２全体の動作を制御するものである。コ
ントローラ６８から出力される各種の制御信号は、スタ
ート信号／ストップ信号検出回路５６を除く、他のデバ
イスアドレス検出回路５０、ＷＣＬＫ０および１生成回
路５２，５４、データ制御信号検出回路５８、ＳＣＬカ
ウンタ６０、ＳＤＡ１およびＳＤＡ２コントローラ６２
および６４、ならびに、シリアルデータ保持回路６６に
供給される。
【００３４】続いて、スタート信号／ストップ信号検出
回路５６には、シリアルクロック入力信号ＳＣＬＩＮお
よびシリアルデータ入力信号ＳＤＡＩＮが入力される。
スタート信号／ストップ信号検出回路５６は、データの
転送開始を指示するスタート信号（ＳＴＡＲＴ）、およ
び、データの転送終了を指示するストップ信号（ＳＴＯ
Ｐ）を検出する。スタート信号／ストップ信号検出回路
５６による検出結果はコントローラ６８に入力される。
回路５６には、シリアルクロック入力信号ＳＣＬＩＮお
よびシリアルデータ入力信号ＳＤＡＩＮが入力される。
スタート信号／ストップ信号検出回路５６は、データの
転送開始を指示するスタート信号（ＳＴＡＲＴ）、およ
び、データの転送終了を指示するストップ信号（ＳＴＯ
Ｐ）を検出する。スタート信号／ストップ信号検出回路
５６による検出結果はコントローラ６８に入力される。
【００３５】本発明のシリアルデータ転送装置１０で
は、基本的に、シリアルデータ入力信号ＳＤＡＩＮは、
シリアルクロック入力信号ＳＣＬＩＮがローレベルの間
に変化する。スタート信号／ストップ信号検出回路５６
は、シリアルクロック入力信号ＳＣＬＩＮがハイレベル
の間に、シリアルデータ入力信号ＳＤＡＩＮのハイレベ
ルからローレベルへの変化を見てスタート信号を検出
し、ローレベルからハイレベルへの変化を見てストップ
信号を検出する。
は、基本的に、シリアルデータ入力信号ＳＤＡＩＮは、
シリアルクロック入力信号ＳＣＬＩＮがローレベルの間
に変化する。スタート信号／ストップ信号検出回路５６
は、シリアルクロック入力信号ＳＣＬＩＮがハイレベル
の間に、シリアルデータ入力信号ＳＤＡＩＮのハイレベ
ルからローレベルへの変化を見てスタート信号を検出
し、ローレベルからハイレベルへの変化を見てストップ
信号を検出する。
【００３６】続いて、デバイスアドレス検出回路５０に
は、セレクト信号ＳＥＬ１Ｈ、固有アドレス信号Ａ０〜
２、共有アドレス信号ＣＡ０〜２、および、Ｓ／Ｐ変換
回路３４から供給されるパラレルデータ（Ｓ／Ｐ変換出
力）が入力される。デバイスアドレス検出回路５０は、
Ｓ／Ｐ変換出力（アドレス情報）と各々のスレーブデバ
イス１４にあらかじめ設定されている固有アドレス信号
Ａ０〜２および共有アドレス信号ＣＡ０〜２とを比較す
る。
は、セレクト信号ＳＥＬ１Ｈ、固有アドレス信号Ａ０〜
２、共有アドレス信号ＣＡ０〜２、および、Ｓ／Ｐ変換
回路３４から供給されるパラレルデータ（Ｓ／Ｐ変換出
力）が入力される。デバイスアドレス検出回路５０は、
Ｓ／Ｐ変換出力（アドレス情報）と各々のスレーブデバ
イス１４にあらかじめ設定されている固有アドレス信号
Ａ０〜２および共有アドレス信号ＣＡ０〜２とを比較す
る。
【００３７】デバイスアドレス検出回路５０の比較結果
は、コントローラ６８の他、ＷＣＬＫ０，１生成回路５
２，５４にも入力される。ＷＣＬＫ０，１生成回路５
２，５４は、デバイスアドレス検出回路５０からの比較
結果を受け取り、データ制御信号によってマスタデバイ
ス１２からスレーブデバイス１４へのデータライトが指
定されている場合、セレクト信号ＳＥＬ１Ｈの状態に応
じて、各々前述のライトクロック信号ＷＣＬＫ０，１を
生成する。
は、コントローラ６８の他、ＷＣＬＫ０，１生成回路５
２，５４にも入力される。ＷＣＬＫ０，１生成回路５
２，５４は、デバイスアドレス検出回路５０からの比較
結果を受け取り、データ制御信号によってマスタデバイ
ス１２からスレーブデバイス１４へのデータライトが指
定されている場合、セレクト信号ＳＥＬ１Ｈの状態に応
じて、各々前述のライトクロック信号ＷＣＬＫ０，１を
生成する。
【００３８】ここで、図５に、デバイスアドレス検出回
路およびＷＣＬＫ生成回路の一実施例の構成回路図を示
す。同図は、図４に示すバスコントロール回路３２の点
線で囲まれている部分に相当するもので、まず、デバイ
スアドレス検出回路５０は、２つのコンパレータ（ＣＭ
Ｐ）７０，７２を有する。また、ＷＣＬＫ０生成回路５
２はＡＮＤゲート７４を有し、ＷＣＬＫ１生成回路５４
は、ＡＮＤゲート７６およびＯＲゲート７８を有する。
路およびＷＣＬＫ生成回路の一実施例の構成回路図を示
す。同図は、図４に示すバスコントロール回路３２の点
線で囲まれている部分に相当するもので、まず、デバイ
スアドレス検出回路５０は、２つのコンパレータ（ＣＭ
Ｐ）７０，７２を有する。また、ＷＣＬＫ０生成回路５
２はＡＮＤゲート７４を有し、ＷＣＬＫ１生成回路５４
は、ＡＮＤゲート７６およびＯＲゲート７８を有する。
【００３９】デバイスアドレス検出回路５０において、
コンパレータ７０には、共有アドレス信号ＣＡ０〜６お
よびＳ／Ｐ変換出力ＳＰＲ０〜６が入力され、同じく、
コンパレータ７２には、固有アドレス信号Ａ０〜６およ
びＳ／Ｐ変換出力ＳＰＲ０〜６が入力される。コンパレ
ータ７０，７２は各々入力される両方の信号を比較し、
その結果、一致が検出されると、コンパレータ７０，７
２からはハイレベルが出力され、不一致であればローレ
ベルが出力される。
コンパレータ７０には、共有アドレス信号ＣＡ０〜６お
よびＳ／Ｐ変換出力ＳＰＲ０〜６が入力され、同じく、
コンパレータ７２には、固有アドレス信号Ａ０〜６およ
びＳ／Ｐ変換出力ＳＰＲ０〜６が入力される。コンパレ
ータ７０，７２は各々入力される両方の信号を比較し、
その結果、一致が検出されると、コンパレータ７０，７
２からはハイレベルが出力され、不一致であればローレ
ベルが出力される。
【００４０】なお、固有アドレス信号Ａ０〜６、共有ア
ドレス信号ＣＡ０〜６の内、固有アドレス信号Ａ０〜２
および共有アドレス信号ＣＡ０〜２は、図２および図３
に示されている信号である。固有アドレス信号Ａ３〜６
および共有アドレス信号ＣＡ３〜６は、例えばＩＩＣバ
スの規格との互換性を考慮すれば、‘０１００’または
‘０１１１’の固定値とする必要がある。また、Ｓ／Ｐ
変換出力ＳＰＲ０〜６は、Ｓ／Ｐ変換後のアドレス情報
を表すデータである。
ドレス信号ＣＡ０〜６の内、固有アドレス信号Ａ０〜２
および共有アドレス信号ＣＡ０〜２は、図２および図３
に示されている信号である。固有アドレス信号Ａ３〜６
および共有アドレス信号ＣＡ３〜６は、例えばＩＩＣバ
スの規格との互換性を考慮すれば、‘０１００’または
‘０１１１’の固定値とする必要がある。また、Ｓ／Ｐ
変換出力ＳＰＲ０〜６は、Ｓ／Ｐ変換後のアドレス情報
を表すデータである。
【００４１】コンパレータ７０の比較結果は、ＡＮＤゲ
ート７４，７６の一方の端子に入力され、ＡＮＤゲート
７４，７６の他方の端子にはセレクト信号ＳＥＬ１Ｈが
入力される。ＡＮＤゲート７４からはライトクロック信
号ＷＣＬＫ０が出力され、ＡＮＤゲート７６の出力はＯ
Ｒゲート７８の一方の端子に入力される。また、コンパ
レータ７２の比較結果はＯＲゲート７８の他方の端子に
入力され、ＯＲゲート７８からはライトクロック信号Ｗ
ＣＬＫ１が出力される。
ート７４，７６の一方の端子に入力され、ＡＮＤゲート
７４，７６の他方の端子にはセレクト信号ＳＥＬ１Ｈが
入力される。ＡＮＤゲート７４からはライトクロック信
号ＷＣＬＫ０が出力され、ＡＮＤゲート７６の出力はＯ
Ｒゲート７８の一方の端子に入力される。また、コンパ
レータ７２の比較結果はＯＲゲート７８の他方の端子に
入力され、ＯＲゲート７８からはライトクロック信号Ｗ
ＣＬＫ１が出力される。
【００４２】すなわち、ライトクロック信号ＷＣＬＫ０
は、共有アドレス信号ＣＡ０〜６とＰ／Ｓ変換出力ＳＰ
Ｒ０〜６とが一致し、かつ、セレクト信号ＳＥＬ１Ｈが
ローレベルの時にアクティブ状態であるハイレベルとな
る。一方、ライトクロック信号ＷＣＬＫ１は、固有アド
レス信号Ａ０〜６とＳ／Ｐ変換出力ＳＰＲ０〜６とが一
致するか、共有アドレス信号ＣＡ０〜６とＰ／Ｓ変換出
力ＳＰＲ０〜６とが一致し、かつ、セレクト信号ＳＥＬ
１Ｈがハイレベルの時にハイレベルとなる。
は、共有アドレス信号ＣＡ０〜６とＰ／Ｓ変換出力ＳＰ
Ｒ０〜６とが一致し、かつ、セレクト信号ＳＥＬ１Ｈが
ローレベルの時にアクティブ状態であるハイレベルとな
る。一方、ライトクロック信号ＷＣＬＫ１は、固有アド
レス信号Ａ０〜６とＳ／Ｐ変換出力ＳＰＲ０〜６とが一
致するか、共有アドレス信号ＣＡ０〜６とＰ／Ｓ変換出
力ＳＰＲ０〜６とが一致し、かつ、セレクト信号ＳＥＬ
１Ｈがハイレベルの時にハイレベルとなる。
【００４３】続いて、データ制御信号検出回路５８に
は、シリアルデータ入力信号ＳＤＡＩＮが入力される。
データ制御信号検出回路５８は、データ制御信号を検出
して、マスタデバイス１２からスレーブデバイス１４，
１８へのデータライトであるのか、スレーブデバイス１
４，１８からマスタデバイス１２へのデータリードであ
るのかを判断して、Ｉ／Ｏコントロール信号Ｉ／ＯＣＯ
ＮＴを発生する。データのライト／リードの識別結果は
コントローラ６８にも入力される。
は、シリアルデータ入力信号ＳＤＡＩＮが入力される。
データ制御信号検出回路５８は、データ制御信号を検出
して、マスタデバイス１２からスレーブデバイス１４，
１８へのデータライトであるのか、スレーブデバイス１
４，１８からマスタデバイス１２へのデータリードであ
るのかを判断して、Ｉ／Ｏコントロール信号Ｉ／ＯＣＯ
ＮＴを発生する。データのライト／リードの識別結果は
コントローラ６８にも入力される。
【００４４】ＳＣＬカウンタ６０には、シリアルクロッ
ク入力信号ＳＣＬＩＮおよびシリアルデータ入力信号Ｓ
ＤＡＩＮが入力される。データの送受信は、例えば８ビ
ット（１バイト）を１つの単位として転送される。この
ため、ＳＣＬカウンタ６０は、スタート信号を基準とし
て、シリアルクロック入力信号ＳＣＬＩＮをカウントす
ることにより、データの送信および受信のタイミングを
調整する。ＳＣＬカウンタ６０によるカウント結果はコ
ントローラ６８に入力される。
ク入力信号ＳＣＬＩＮおよびシリアルデータ入力信号Ｓ
ＤＡＩＮが入力される。データの送受信は、例えば８ビ
ット（１バイト）を１つの単位として転送される。この
ため、ＳＣＬカウンタ６０は、スタート信号を基準とし
て、シリアルクロック入力信号ＳＣＬＩＮをカウントす
ることにより、データの送信および受信のタイミングを
調整する。ＳＣＬカウンタ６０によるカウント結果はコ
ントローラ６８に入力される。
【００４５】同じく、シリアルデータ保持回路６６に
も、シリアルクロック入力信号ＳＣＬＩＮおよびシリア
ルデータ入力信号ＳＤＡＩＮが入力される。シリアルデ
ータ保持回路６６は、シリアルクロック入力信号ＳＣＬ
ＩＮに同期して、シリアルデータ入力信号ＳＤＡＩＮを
順次保持する。シリアルデータ保持回路６６に保持され
たシリアルデータは、図３に示すように、Ｓ／Ｐ変換回
路３４に対して順次出力される。
も、シリアルクロック入力信号ＳＣＬＩＮおよびシリア
ルデータ入力信号ＳＤＡＩＮが入力される。シリアルデ
ータ保持回路６６は、シリアルクロック入力信号ＳＣＬ
ＩＮに同期して、シリアルデータ入力信号ＳＤＡＩＮを
順次保持する。シリアルデータ保持回路６６に保持され
たシリアルデータは、図３に示すように、Ｓ／Ｐ変換回
路３４に対して順次出力される。
【００４６】ＳＤＡ１コントローラ６２には、Ｐ／Ｓ変
換回路３６から供給されるシリアルデータ（Ｐ／Ｓ変換
出力）が入力される。ＳＤＡ１コントローラ６２は、Ｐ
／Ｓ変換回路３６からＰ／Ｓ変換出力を受け取り、これ
をシリアルデータ出力信号ＳＤＡＯＵＴとして入出力バ
ッファ４４に対して出力する。また、ＳＤＡ２コントロ
ーラ６４は、共有アドレスが指定されている場合に、コ
ントローラ６８の制御によりアクノリッジ信号を出力す
る。
換回路３６から供給されるシリアルデータ（Ｐ／Ｓ変換
出力）が入力される。ＳＤＡ１コントローラ６２は、Ｐ
／Ｓ変換回路３６からＰ／Ｓ変換出力を受け取り、これ
をシリアルデータ出力信号ＳＤＡＯＵＴとして入出力バ
ッファ４４に対して出力する。また、ＳＤＡ２コントロ
ーラ６４は、共有アドレスが指定されている場合に、コ
ントローラ６８の制御によりアクノリッジ信号を出力す
る。
【００４７】データライト時には、バスコントロール回
路３２からシリアルデータが出力され、Ｓ／Ｐ変換回路
３４に入力される。Ｓ／Ｐ変換回路３４は、バスコント
ロール回路３２から供給されるシリアルデータを、例え
ば８ビットのパラレルデータに変換する。Ｓ／Ｐ変換後
のパラレルデータは、出力レジスタ３８，４０の他、固
有アドレス信号Ａ０〜２および共有アドレス信号ＣＡ０
〜２との比較のために、バスコントロール回路３２にも
フィードバックされる。
路３２からシリアルデータが出力され、Ｓ／Ｐ変換回路
３４に入力される。Ｓ／Ｐ変換回路３４は、バスコント
ロール回路３２から供給されるシリアルデータを、例え
ば８ビットのパラレルデータに変換する。Ｓ／Ｐ変換後
のパラレルデータは、出力レジスタ３８，４０の他、固
有アドレス信号Ａ０〜２および共有アドレス信号ＣＡ０
〜２との比較のために、バスコントロール回路３２にも
フィードバックされる。
【００４８】続いて、出力レジスタ３８，４０は、各々
バスコントロール回路３２から入力される前述のライト
クロック信号ＷＣＬＫ０，１により、Ｓ／Ｐ変換回路３
４から出力される、例えば８ビットのパラレルデータを
保持する。出力レジスタ３８に保持されたパラレルデー
タは、このスレーブデバイス１４の接続装置に対して直
接出力され、出力レジスタ４０から出力されるパラレル
データはＩ／Ｏポート４２に入力される。
バスコントロール回路３２から入力される前述のライト
クロック信号ＷＣＬＫ０，１により、Ｓ／Ｐ変換回路３
４から出力される、例えば８ビットのパラレルデータを
保持する。出力レジスタ３８に保持されたパラレルデー
タは、このスレーブデバイス１４の接続装置に対して直
接出力され、出力レジスタ４０から出力されるパラレル
データはＩ／Ｏポート４２に入力される。
【００４９】Ｉ／Ｏポート４２と接続装置とは双方向に
接続される。このため、出力レジスタ４０は、スレーブ
デバイス１４と接続装置との間で相互にデータをやり取
りするのに適している。これに対し、出力レジスタ３８
に保持されるパラレルデータは接続装置に対して直接出
力される。したがって、出力レジスタ３８は、例えばス
タート、ストップ、アボート等の接続装置を制御するた
めの制御信号を保持するのに適しており、これを接続装
置に直結して使用することができる。
接続される。このため、出力レジスタ４０は、スレーブ
デバイス１４と接続装置との間で相互にデータをやり取
りするのに適している。これに対し、出力レジスタ３８
に保持されるパラレルデータは接続装置に対して直接出
力される。したがって、出力レジスタ３８は、例えばス
タート、ストップ、アボート等の接続装置を制御するた
めの制御信号を保持するのに適しており、これを接続装
置に直結して使用することができる。
【００５０】Ｉ／Ｏポート４２には、上記パラレルデー
タの他、リセット信号ＲＳＴＬや、バスコントロール回
路３２からのＩ／Ｏコントロール信号Ｉ／ＯＣＯＮＴが
入力される。Ｉ／Ｏポート４２は、Ｉ／Ｏコントロール
信号Ｉ／ＯＣＯＮＴの状態に応じて、出力レジスタ４０
から供給されるパラレルデータを接続装置に対して出力
するか、あるいは、接続装置から供給されるパラレルデ
ータを、次に述べるＰ／Ｓ変換回路３６に対して出力す
るのかを制御する。
タの他、リセット信号ＲＳＴＬや、バスコントロール回
路３２からのＩ／Ｏコントロール信号Ｉ／ＯＣＯＮＴが
入力される。Ｉ／Ｏポート４２は、Ｉ／Ｏコントロール
信号Ｉ／ＯＣＯＮＴの状態に応じて、出力レジスタ４０
から供給されるパラレルデータを接続装置に対して出力
するか、あるいは、接続装置から供給されるパラレルデ
ータを、次に述べるＰ／Ｓ変換回路３６に対して出力す
るのかを制御する。
【００５１】前述のように、Ｉ／Ｏポート４２と接続装
置との間は、８ビットのパラレルバスで双方向に接続さ
れる。データリード時に接続装置から供給されるパラレ
ルデータは、Ｉ／Ｏポート４２からＰ／Ｓ変換回路３６
に対して出力される。Ｐ／Ｓ変換回路３６は、Ｉ／Ｏポ
ート４２から供給される８ビットのパラレルデータをシ
リアルデータに変換する。Ｐ／Ｓ変換回路３６から出力
されるシリアルデータは、前出のバスコントロール回路
３２に入力される。
置との間は、８ビットのパラレルバスで双方向に接続さ
れる。データリード時に接続装置から供給されるパラレ
ルデータは、Ｉ／Ｏポート４２からＰ／Ｓ変換回路３６
に対して出力される。Ｐ／Ｓ変換回路３６は、Ｉ／Ｏポ
ート４２から供給される８ビットのパラレルデータをシ
リアルデータに変換する。Ｐ／Ｓ変換回路３６から出力
されるシリアルデータは、前出のバスコントロール回路
３２に入力される。
【００５２】バスコントロール回路３２は、Ｐ／Ｓ変換
回路３６から供給されるシリアルデータをシリアルデー
タ出力ＳＤＡＯＵＴとして順次出力する。このシリアル
データ出力ＳＤＡＯＵＴは、入出力バッファ４４のイン
バータ４６を介してＮＭＯＳ４８のゲートに入力され
る。入出力バッファ４４のＮＭＯＳ４８のソースはグラ
ンドに接続され、そのドレインは、シリアルデータ信号
ＳＤＡ１としてシリアルデータライン上に出力される。
回路３６から供給されるシリアルデータをシリアルデー
タ出力ＳＤＡＯＵＴとして順次出力する。このシリアル
データ出力ＳＤＡＯＵＴは、入出力バッファ４４のイン
バータ４６を介してＮＭＯＳ４８のゲートに入力され
る。入出力バッファ４４のＮＭＯＳ４８のソースはグラ
ンドに接続され、そのドレインは、シリアルデータ信号
ＳＤＡ１としてシリアルデータライン上に出力される。
【００５３】入出力バッファ４４からは、シリアルデー
タ信号ＳＤＡ１として、バスコントロール回路３２から
供給されるシリアルデータ出力ＳＤＡＯＵＴが順次出力
される。なお、アクノリッジ信号は、固有アドレスが指
定されて、１つのスレーブデバイス１４のみがアクセス
される場合にＳＤＡ１端子から出力され、共有アドレス
が指定されて、全てのスレーブデバイス１４が同時にア
クセスされる場合にはＳＤＡ２端子から出力される。
タ信号ＳＤＡ１として、バスコントロール回路３２から
供給されるシリアルデータ出力ＳＤＡＯＵＴが順次出力
される。なお、アクノリッジ信号は、固有アドレスが指
定されて、１つのスレーブデバイス１４のみがアクセス
される場合にＳＤＡ１端子から出力され、共有アドレス
が指定されて、全てのスレーブデバイス１４が同時にア
クセスされる場合にはＳＤＡ２端子から出力される。
【００５４】次に、本発明のシリアルデータ転送装置１
０で使用されるデータ形式について説明する。
０で使用されるデータ形式について説明する。
【００５５】本発明では、マスタデバイス１２は、スタ
ート信号に続くアドレス情報として、固有アドレスまた
は共有アドレスのどちらかを選択的に出力可能にプログ
ラムされる。以下の説明では、固有アドレスを使用して
スレーブデバイス１４または１８の中の１つを指定する
モードを通常処理モードと呼び、共有アドレスを使用し
てあらかじめ設定されている複数のスレーブデバイス１
４を同時に指定するモードをローカルモードと呼ぶこと
にする。
ート信号に続くアドレス情報として、固有アドレスまた
は共有アドレスのどちらかを選択的に出力可能にプログ
ラムされる。以下の説明では、固有アドレスを使用して
スレーブデバイス１４または１８の中の１つを指定する
モードを通常処理モードと呼び、共有アドレスを使用し
てあらかじめ設定されている複数のスレーブデバイス１
４を同時に指定するモードをローカルモードと呼ぶこと
にする。
【００５６】図６は、データ形式の一実施例の概念図で
ある。通常処理モードの場合には、まず、マスタデバイ
ス１２からスタート信号（Ｓ）が出力され、続いて、固
有アドレス信号およびデータ制御信号（Ｒ／Ｗ）からな
る１バイト目のデータが順次シリアルに出力される。こ
れに対し、固有アドレス信号に一致する固有アドレスが
設定されているスレーブデバイス１４または１８から、
アクノリッジ信号（Ａ）が出力される。
ある。通常処理モードの場合には、まず、マスタデバイ
ス１２からスタート信号（Ｓ）が出力され、続いて、固
有アドレス信号およびデータ制御信号（Ｒ／Ｗ）からな
る１バイト目のデータが順次シリアルに出力される。こ
れに対し、固有アドレス信号に一致する固有アドレスが
設定されているスレーブデバイス１４または１８から、
アクノリッジ信号（Ａ）が出力される。
【００５７】データ制御信号により、ライト（Ｗ）が指
定された場合には、マスタデバイス１２から、固有アド
レス信号に一致する固有アドレスが設定されているスレ
ーブデバイス１４または１８に対してデータ（ＤＡＴＡ
０〜ｎ）が送信される。該当するスレーブデバイス１４
または１８は、マスタデバイス１２から送信されてくる
データを順次シリアルに受け取り、例えば８ビット（１
バイト）のデータを受信した後、アクノリッジ信号
（Ａ）を出力する。
定された場合には、マスタデバイス１２から、固有アド
レス信号に一致する固有アドレスが設定されているスレ
ーブデバイス１４または１８に対してデータ（ＤＡＴＡ
０〜ｎ）が送信される。該当するスレーブデバイス１４
または１８は、マスタデバイス１２から送信されてくる
データを順次シリアルに受け取り、例えば８ビット（１
バイト）のデータを受信した後、アクノリッジ信号
（Ａ）を出力する。
【００５８】一方、リード（Ｒ）が指定された場合に
は、該当するスレーブデバイス１４，１８から、マスタ
デバイス１２に対してデータ（ＤＡＴＡ０〜ｎ）が送信
される。マスタデバイスは、スレーブデバイス１４また
は１８からの８ビットのデータを順次シリアルに受信す
る。スレーブデバイス１４，１８は、８ビットのデータ
を送信した後、アクノリッジ信号（Ａ）を出力する。そ
して、最後に、マスタデバイス１２から、ストップ信号
（Ｅ）が出力される。
は、該当するスレーブデバイス１４，１８から、マスタ
デバイス１２に対してデータ（ＤＡＴＡ０〜ｎ）が送信
される。マスタデバイスは、スレーブデバイス１４また
は１８からの８ビットのデータを順次シリアルに受信す
る。スレーブデバイス１４，１８は、８ビットのデータ
を送信した後、アクノリッジ信号（Ａ）を出力する。そ
して、最後に、マスタデバイス１２から、ストップ信号
（Ｅ）が出力される。
【００５９】これに対して、ローカルモードの時は、ま
ず、セレクト信号ＳＥＬ１Ｈがハイレベルの場合、すな
わち、出力レジスタ４０にデータを書き込む場合、マス
タデバイス１２からスタート信号（Ｓ）が出力され、共
有アドレス信号と、マスタデバイス１２からスレーブデ
バイス１４，１８へのデータの書き込みを指示するデー
タ制御信号（Ｗ）とからなる１バイト目のデータが出力
される。これ以後のデータ形式は、通常処理モードの場
合と同じである。
ず、セレクト信号ＳＥＬ１Ｈがハイレベルの場合、すな
わち、出力レジスタ４０にデータを書き込む場合、マス
タデバイス１２からスタート信号（Ｓ）が出力され、共
有アドレス信号と、マスタデバイス１２からスレーブデ
バイス１４，１８へのデータの書き込みを指示するデー
タ制御信号（Ｗ）とからなる１バイト目のデータが出力
される。これ以後のデータ形式は、通常処理モードの場
合と同じである。
【００６０】また、セレクト信号ＳＥＬ１Ｈがローレベ
ルの場合、すなわち、出力レジスタ３８にデータを書き
込む場合、セレクト信号ＳＥＬ１Ｈがハイレベルの場合
と同じように、マスタデバイス１２からスレーブデバイ
ス１４，１８に対して１バイト目のデータが出力され、
次いで、１バイトのデータ（ＤＡＴＡ０）のみが送信さ
れる。その後、スレーブデバイス１４，１８からアクノ
リッジ信号（Ａ）が出力され、マスタデバイス１２から
ストップ信号（Ｅ）が出力される。
ルの場合、すなわち、出力レジスタ３８にデータを書き
込む場合、セレクト信号ＳＥＬ１Ｈがハイレベルの場合
と同じように、マスタデバイス１２からスレーブデバイ
ス１４，１８に対して１バイト目のデータが出力され、
次いで、１バイトのデータ（ＤＡＴＡ０）のみが送信さ
れる。その後、スレーブデバイス１４，１８からアクノ
リッジ信号（Ａ）が出力され、マスタデバイス１２から
ストップ信号（Ｅ）が出力される。
【００６１】次に、図６に示すフローチャートを参照し
ながら、本発明のシリアルデータ転送装置の動作につい
て説明する。
ながら、本発明のシリアルデータ転送装置の動作につい
て説明する。
【００６２】同図フローチャートのステップＳ１に示す
ように、まず、リセット信号ＲＳＴＬがローレベルとさ
れ、シリアルデータ転送装置１０が初期化される。初期
化の後、ステップＳ２へ進み、スレーブデバイス１４，
１８は、マスタデバイス１２からスタート信号（ＳＴＡ
ＲＴ）が出力されるのを検出する。なお、スレーブデバ
イス１４，１８は、スタート信号が検出されない場合
（Ｎ）には、スタート信号が検出される（Ｙ）まで繰り
返し検出を行う。
ように、まず、リセット信号ＲＳＴＬがローレベルとさ
れ、シリアルデータ転送装置１０が初期化される。初期
化の後、ステップＳ２へ進み、スレーブデバイス１４，
１８は、マスタデバイス１２からスタート信号（ＳＴＡ
ＲＴ）が出力されるのを検出する。なお、スレーブデバ
イス１４，１８は、スタート信号が検出されない場合
（Ｎ）には、スタート信号が検出される（Ｙ）まで繰り
返し検出を行う。
【００６３】スタート信号が検出されると（Ｙ）、全て
のスレーブデバイス１４，１８は、マスタデバイス１２
から、アドレス情報およびデータ制御信号からなる１バ
イト目のデータを受信する。ステップＳ３に示すよう
に、各々のスレーブデバイス１４，１８は、図４に示す
ＳＣＬカウンタ６０のタイミング制御により、受信した
アドレス情報とあらかじめ設定されている固有アドレス
とを比較して、自分自身が指定されているのかどうかを
検出する。
のスレーブデバイス１４，１８は、マスタデバイス１２
から、アドレス情報およびデータ制御信号からなる１バ
イト目のデータを受信する。ステップＳ３に示すよう
に、各々のスレーブデバイス１４，１８は、図４に示す
ＳＣＬカウンタ６０のタイミング制御により、受信した
アドレス情報とあらかじめ設定されている固有アドレス
とを比較して、自分自身が指定されているのかどうかを
検出する。
【００６４】その結果、アドレス情報が自分自身の固有
アドレスと一致している（Ｙ）スレーブデバイス１４ま
たは１８は、ステップＳ４に示す通常処理モードに入
り、該当するスレーブデバイス１４のＳＤＡ端子または
スレーブデバイス１８のＳＤＡ１端子からローレベルの
アクノリッジ信号を出力する。以後、図６に示すデータ
形式にしたがい、ＩＩＣバス規格に準拠して、マスタデ
バイス１２とスレーブデバイス１４または１８との間で
データのやり取りが行われる。
アドレスと一致している（Ｙ）スレーブデバイス１４ま
たは１８は、ステップＳ４に示す通常処理モードに入
り、該当するスレーブデバイス１４のＳＤＡ端子または
スレーブデバイス１８のＳＤＡ１端子からローレベルの
アクノリッジ信号を出力する。以後、図６に示すデータ
形式にしたがい、ＩＩＣバス規格に準拠して、マスタデ
バイス１２とスレーブデバイス１４または１８との間で
データのやり取りが行われる。
【００６５】一方、マスタデバイス１２からのアドレス
情報が、自分自身の固有アドレスと一致しない場合
（Ｎ）にはステップＳ５へ進む。そして、各々のスレー
ブデバイス１４は、アドレス情報とあらかじめ設定され
ている共有アドレスとを比較して、アドレス情報が共有
アドレスと一致するかどうかを検出する。この結果、ア
ドレス情報が共有アドレスである場合（Ｙ）には次のス
テップＳ６へ進み、共有アドレスでない場合（Ｎ）には
ステップＳ２へ戻る。
情報が、自分自身の固有アドレスと一致しない場合
（Ｎ）にはステップＳ５へ進む。そして、各々のスレー
ブデバイス１４は、アドレス情報とあらかじめ設定され
ている共有アドレスとを比較して、アドレス情報が共有
アドレスと一致するかどうかを検出する。この結果、ア
ドレス情報が共有アドレスである場合（Ｙ）には次のス
テップＳ６へ進み、共有アドレスでない場合（Ｎ）には
ステップＳ２へ戻る。
【００６６】本実施例では、共有アドレスにより全ての
スレーブデバイス１４（Ｓｌａｖｅ１〜３）が指定さ
れ、ローカルモードに入る。ステップＳ６に示すよう
に、全てのスレーブデバイス１４のＳＤＡ２端子からロ
ーレベルのアクノリッジ信号が出力され、図１に示すＯ
Ｒゲート１６に入力され、ＯＲゲート１６からシリアル
データラインＳＤＡ上にローレベルのアクノリッジ信号
が出力される。マスタデバイス１２は、これを受信して
ローカルモードに入ったことを確認する。
スレーブデバイス１４（Ｓｌａｖｅ１〜３）が指定さ
れ、ローカルモードに入る。ステップＳ６に示すよう
に、全てのスレーブデバイス１４のＳＤＡ２端子からロ
ーレベルのアクノリッジ信号が出力され、図１に示すＯ
Ｒゲート１６に入力され、ＯＲゲート１６からシリアル
データラインＳＤＡ上にローレベルのアクノリッジ信号
が出力される。マスタデバイス１２は、これを受信して
ローカルモードに入ったことを確認する。
【００６７】続いて、ステップＳ７に進み、全てのスレ
ーブデバイス１４において、図４に示すＳＣＬカウンタ
６０のタイミング制御により、データ制御信号（Ｒ／
Ｗ）が検出される。ローカルモードの場合には、全ての
スレーブデバイス１４が同時にアクセスされるが、マス
タデバイス１２は全てのスレーブデバイス１４から同時
にデータを受信（リード）することはできないため、デ
ータライト（Ｗ）ではない場合（Ｎ）にはイリガル動作
であるとしてステップＳ２へ戻る。
ーブデバイス１４において、図４に示すＳＣＬカウンタ
６０のタイミング制御により、データ制御信号（Ｒ／
Ｗ）が検出される。ローカルモードの場合には、全ての
スレーブデバイス１４が同時にアクセスされるが、マス
タデバイス１２は全てのスレーブデバイス１４から同時
にデータを受信（リード）することはできないため、デ
ータライト（Ｗ）ではない場合（Ｎ）にはイリガル動作
であるとしてステップＳ２へ戻る。
【００６８】一方、データライト（Ｗ）である場合
（Ｙ）、次のステップＳ８へ進む。ステップＳ８では、
セレクト信号ＳＥＬ１Ｈの状態に応じて、２バイト目の
データを出力レジスタ３８に保持するのか、あるいは、
出力レジスタ４０に保持するのかが決定される。そし
て、２バイト目のデータを出力レジスタ３８に保持する
場合にはステップＳ１３へ進み、出力レジスタ４０に保
持する場合にはステップＳ９へ進む。
（Ｙ）、次のステップＳ８へ進む。ステップＳ８では、
セレクト信号ＳＥＬ１Ｈの状態に応じて、２バイト目の
データを出力レジスタ３８に保持するのか、あるいは、
出力レジスタ４０に保持するのかが決定される。そし
て、２バイト目のデータを出力レジスタ３８に保持する
場合にはステップＳ１３へ進み、出力レジスタ４０に保
持する場合にはステップＳ９へ進む。
【００６９】ここで、２バイト目のデータを出力レジス
タ４０に保持する場合（Ｙ）、シリアルデータを順次取
り込み、ステップＳ９として、図４に示すＳＣＬカウン
タ６０の制御により、８ビット（１バイト）のデータを
受信したかどうかを検出する。この時、８ビットのデー
タ入力がない場合（Ｎ）には続くデータは存在せず、送
信は終了であるからステップＳ１２へ進む。８ビットの
データ入力がある場合（Ｙ）には次のステップＳ１０へ
進む。
タ４０に保持する場合（Ｙ）、シリアルデータを順次取
り込み、ステップＳ９として、図４に示すＳＣＬカウン
タ６０の制御により、８ビット（１バイト）のデータを
受信したかどうかを検出する。この時、８ビットのデー
タ入力がない場合（Ｎ）には続くデータは存在せず、送
信は終了であるからステップＳ１２へ進む。８ビットの
データ入力がある場合（Ｙ）には次のステップＳ１０へ
進む。
【００７０】ステップＳ１０において、全てのスレーブ
デバイス１４のＳＤＡ２端子から、ローレベルのアクノ
リッジ信号が出力され、図１に示すＯＲゲート１６によ
り、シリアルデータラインＳＤＡ上にローレベルのアク
ノリッジ信号が出力される。マスタデバイス１２は、シ
リアルデータラインＳＤＡ上のアクノリッジ信号を検出
して、全てのスレーブデバイス１４が２バイト目のデー
タを受信したことを確認し、次のデータを送信する。
デバイス１４のＳＤＡ２端子から、ローレベルのアクノ
リッジ信号が出力され、図１に示すＯＲゲート１６によ
り、シリアルデータラインＳＤＡ上にローレベルのアク
ノリッジ信号が出力される。マスタデバイス１２は、シ
リアルデータラインＳＤＡ上のアクノリッジ信号を検出
して、全てのスレーブデバイス１４が２バイト目のデー
タを受信したことを確認し、次のデータを送信する。
【００７１】一方、全てのスレーブデバイス１４では、
ステップＳ１１に示すように、図３に示すバスコントロ
ール回路３２によって発生されるライトクロックＷＣＬ
Ｋ１により、Ｐ／Ｓ変換回路３４によるＰ／Ｓ変換後の
パラレルデータが出力レジスタ４０に保持される。
ステップＳ１１に示すように、図３に示すバスコントロ
ール回路３２によって発生されるライトクロックＷＣＬ
Ｋ１により、Ｐ／Ｓ変換回路３４によるＰ／Ｓ変換後の
パラレルデータが出力レジスタ４０に保持される。
【００７２】そして、ステップＳ１２へ進み、全てのス
レーブデバイス１４はストップ信号を検出する。スレー
ブデバイス１４によりストップ信号が検出された場合
（Ｙ）、マスタデバイス１２からスレーブデバイス１４
へのデータの送信は終了となる。一方、ストップ信号が
検出されない場合（Ｎ）、マスタデバイス１２からスレ
ーブデバイス１４へ送信されるデータは複数バイトであ
るから、ステップＳ９へ戻って次の８ビットのデータを
繰り返し受信する。
レーブデバイス１４はストップ信号を検出する。スレー
ブデバイス１４によりストップ信号が検出された場合
（Ｙ）、マスタデバイス１２からスレーブデバイス１４
へのデータの送信は終了となる。一方、ストップ信号が
検出されない場合（Ｎ）、マスタデバイス１２からスレ
ーブデバイス１４へ送信されるデータは複数バイトであ
るから、ステップＳ９へ戻って次の８ビットのデータを
繰り返し受信する。
【００７３】一方、ステップＳ８において、２バイト目
のデータを出力レジスタ３８に保持する場合（Ｎ）も、
出力レジスタ４０に保持する場合と同様に動作する。す
なわち、ステップＳ９〜Ｓ１２に対応するステップＳ１
３〜Ｓ１６にしたがってデータのやり取りが行われる。
本実施例では、送信される制御信号のデータは１バイト
であるから、ステップＳ１６で、ストップ信号が検出さ
れない場合（Ｎ）にはステップＳ２へ戻って繰り返し処
理を行う。
のデータを出力レジスタ３８に保持する場合（Ｎ）も、
出力レジスタ４０に保持する場合と同様に動作する。す
なわち、ステップＳ９〜Ｓ１２に対応するステップＳ１
３〜Ｓ１６にしたがってデータのやり取りが行われる。
本実施例では、送信される制御信号のデータは１バイト
であるから、ステップＳ１６で、ストップ信号が検出さ
れない場合（Ｎ）にはステップＳ２へ戻って繰り返し処
理を行う。
【００７４】本発明のシリアルデータ転送装置は、基本
的に以上のようなものである。なお、マスタデバイス１
２は１つ以上何個あってもよいし、スレーブデバイス１
４は２つ以上の複数個であれば何個であってもよい。ま
た、本発明のシリアルデータ転送装置は、通常処理モー
ドではＩＩＣバス規格に準拠しているため、上記実施例
にも示すように、本発明を適用するスレーブデバイスと
従来構成のスレーブデバイスとを共存させて使用するこ
ができる。
的に以上のようなものである。なお、マスタデバイス１
２は１つ以上何個あってもよいし、スレーブデバイス１
４は２つ以上の複数個であれば何個であってもよい。ま
た、本発明のシリアルデータ転送装置は、通常処理モー
ドではＩＩＣバス規格に準拠しているため、上記実施例
にも示すように、本発明を適用するスレーブデバイスと
従来構成のスレーブデバイスとを共存させて使用するこ
ができる。
【００７５】上記実施例では、ＩＩＣバス規格との互換
性を考慮して、各信号の極性や転送するデータのビット
数、具体的な回路構成等を例示しているが、ＩＩＣバス
規格との互換性が不要であれば、本発明は上記具体例に
は何ら限定されない。以上、本発明のシリアルデータ転
送装置について詳細に説明したが、本発明は上記実施例
に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
性を考慮して、各信号の極性や転送するデータのビット
数、具体的な回路構成等を例示しているが、ＩＩＣバス
規格との互換性が不要であれば、本発明は上記具体例に
は何ら限定されない。以上、本発明のシリアルデータ転
送装置について詳細に説明したが、本発明は上記実施例
に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
【００７６】
【発明の効果】以上詳細に説明した様に、本発明のシリ
アルデータ転送装置は、マスタデバイスからスレーブデ
バイスに対して、固有アドレスに対応するアドレス情報
を送信し、マスタデバイスとアドレス情報に一致する固
有アドレスを有するスレーブデバイスとの間で１対１に
データの送受信を行い、これに対して、共有アドレスに
対応するアドレス情報を送信し、マスタデバイスからあ
らかじめ設定されている複数のスレーブデバイスに対し
て同時にデータを送信するものである。したがって、本
発明のシリアルデータ転送装置によれば、マスタデバイ
スとあらかじめ設定されている複数のスレーブデバイス
との間で同じデータを転送したい場合に、これを一度の
データ転送で実現することができる。例えば、従来は７
個のスレーブデバイスに同じデータを順次送信していた
ものが、本発明では１回の送信で済み、６回分の送信時
間を削減することができる。また、本発明によれば、接
続装置に直接出力されるレジスタを設けることにより、
あらかじめ設定されている複数のスレーブデバイスに同
時にスタート、ストップ、アボート等の制御信号を送信
して、同時に複数の接続装置を制御することができる。
例えば、本発明は、あらかじめ指定された複数のＲＡＭ
（ランダムアクセスメモリ）を同時にクリアするとか、
あるいは、ＶＴＲ（ビデオテープレコーダ）を初めとし
て、レジスタにあらかじめパラメータを設定しておき、
同時にスタートさせるというような制御を要求されるあ
らゆるシステムに適用可能である。
アルデータ転送装置は、マスタデバイスからスレーブデ
バイスに対して、固有アドレスに対応するアドレス情報
を送信し、マスタデバイスとアドレス情報に一致する固
有アドレスを有するスレーブデバイスとの間で１対１に
データの送受信を行い、これに対して、共有アドレスに
対応するアドレス情報を送信し、マスタデバイスからあ
らかじめ設定されている複数のスレーブデバイスに対し
て同時にデータを送信するものである。したがって、本
発明のシリアルデータ転送装置によれば、マスタデバイ
スとあらかじめ設定されている複数のスレーブデバイス
との間で同じデータを転送したい場合に、これを一度の
データ転送で実現することができる。例えば、従来は７
個のスレーブデバイスに同じデータを順次送信していた
ものが、本発明では１回の送信で済み、６回分の送信時
間を削減することができる。また、本発明によれば、接
続装置に直接出力されるレジスタを設けることにより、
あらかじめ設定されている複数のスレーブデバイスに同
時にスタート、ストップ、アボート等の制御信号を送信
して、同時に複数の接続装置を制御することができる。
例えば、本発明は、あらかじめ指定された複数のＲＡＭ
（ランダムアクセスメモリ）を同時にクリアするとか、
あるいは、ＶＴＲ（ビデオテープレコーダ）を初めとし
て、レジスタにあらかじめパラメータを設定しておき、
同時にスタートさせるというような制御を要求されるあ
らゆるシステムに適用可能である。
【図１】 本発明のシリアルデータ転送装置の一実施例
のブロック構成図である。
のブロック構成図である。
【図２】 マスタデバイスの一実施例の構成概略図であ
る。
る。
【図３】 スレーブデバイスの一実施例のブロック構成
図である。
図である。
【図４】 バスコントロール回路の一実施例のブロック
構成図である。
構成図である。
【図５】 デバイスアドレス検出回路およびＷＣＬＫ生
成回路の一実施例の構成回路図である。
成回路の一実施例の構成回路図である。
【図６】 データ形式の一実施例の概念図である。
【図７】 本発明のシリアルデータ転送装置の動作を表
す一実施例のフローチャートである。
す一実施例のフローチャートである。
１０ シリアルデータ転送装置 １２ マスタデバイス １４，１８ スレーブデバイス １６，７８ ＯＲゲート １９，２０ プルアップ抵抗 ２２ マイクロコントローラ ２４ 出力バッファ ２６，４４ 入出力バッファ ２８ 入力バッファ ３０ フィルタ ３２ バスコントロール回路 ３４ Ｓ／Ｐ変換回路 ３６ Ｐ／Ｓ変換回路 ３８，４０ 出力レジスタ ４２ Ｉ／Ｏポート ４６ インバータ ４８ Ｎ型ＭＯＳトランジスタ ５０ デバイスアドレス検出回路 ５２ ＷＣＬＫ０生成回路 ５４ ＷＣＬＫ１生成回路 ５６ スタート信号／ストップ信号検出回路 ５８ データ制御信号検出回路 ６０ ＳＣＬカウンタ ６２ ＳＤＡ１コントローラ ６４ ＳＤＡ２コントローラ ６６ シリアルデータ保持回路 ６８ コントローラ ７０，７２ コンパレータ ７４，７６ ＡＮＤゲート ＳＤＡ シリアルデータライン ＳＣＬ シリアルクロックライン
Claims (2)
- 【請求項１】データを転送するためのシリアルデータラ
インおよび前記データを保持するクロック信号を転送す
るためのシリアルクロックラインを介して、少なくとも
１つの制御する側のマスタデバイスと複数の制御される
側のスレーブデバイスとの間を接続し、前記データの１
つとして、前記マスタデバイスから前記スレーブデバイ
スに対しアドレス情報を送信して所定の前記スレーブデ
バイスを指定し、前記マスタデバイスと前記アドレス情
報によって指定される所定の前記スレーブデバイスとの
間でシリアルに前記データの転送を行い、前記データの
転送終了後、前記スレーブデバイスから前記マスタデバ
イスに対してアクノリッジ信号を送信するシリアルデー
タ転送装置であって、 前記マスタデバイスは、前記シリアルデータラインおよ
び前記シリアルクロックラインを介して、前記スレーブ
デバイスとの間で前記データを送受信する手段と、前記
スレーブデバイスから前記アクノリッジ信号を受信する
手段とを有し、 前記スレーブデバイスは、前記シリアルデータラインお
よび前記シリアルクロックラインを介して、前記マスタ
デバイスとの間で前記データを送受信する手段と、前記
アドレス情報と各々のスレーブデバイスに独自の固有ア
ドレスとを比較する手段と、前記アドレス情報とあらか
じめ設定されている複数のスレーブデバイスに共通の共
有アドレスとを比較する手段と、前記アドレス信号とし
て前記固有アドレスが指定された場合に前記アクノリッ
ジ信号を出力する手段と、前記アドレス情報として前記
共有アドレスが指定された場合に前記アクノリッジ信号
を出力する手段とを有し、 さらに、当該シリアルデータ転送装置は、前記アドレス
情報として前記共有アドレスが指定された場合に、あら
かじめ設定されている複数の前記スレーブデバイスから
出力される前記アクノリッジ信号の論理をとって前記シ
リアルデータラインに出力する手段を有し、 前記マスタデバイスから前記スレーブデバイスに対して
前記固有アドレスに対応する前記アドレス情報を送信し
て、前記マスタデバイスと前記アドレス情報に一致する
固有アドレスを有するスレーブデバイスとの間で１対１
に前記データの送受信を行い、前記スレーブデバイスか
ら前記マスタデバイスに対して前記アクノリッジ信号を
直接送信し、 前記マスタデバイスから前記スレーブデバイスに対して
前記共有アドレスに対応する前記アドレス情報を送信し
て、前記マスタデバイスから、あらかじめ設定されてい
る複数の前記スレーブデバイスに対して同時に前記デー
タを送信し、前記スレーブデバイスから前記マスタデバ
イスに対して、あらかじめ設定されている複数の前記ス
レーブデバイスから出力される前記アクノリッジ信号の
論理をとって送信することを特徴とするシリアルデータ
転送装置。 - 【請求項２】各々の前記スレーブデバイスは、さらに、
セレクト信号の状態に応じて、前記マスタデバイスから
送信される前記データがいずれかに保持される第１およ
び第２のレジスタを有し、 前記第１のレジスタの出力は、各々の前記スレーブレジ
スタに接続される装置に対して直接出力され、前記第２
のレジスタの出力は、Ｉ／Ｏポートを介して、各々の前
記スレーブレジスタに接続される装置に双方向に接続さ
れていることを特徴とする請求項１に記載のシリアルデ
ータ転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08852699A JP3838809B2 (ja) | 1999-03-30 | 1999-03-30 | シリアルデータ転送装置 |
| US09/536,040 US6779046B1 (en) | 1999-03-30 | 2000-03-27 | Serial-data transfer system which has a normal mode and a local mode and devices for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08852699A JP3838809B2 (ja) | 1999-03-30 | 1999-03-30 | シリアルデータ転送装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000286872A true JP2000286872A (ja) | 2000-10-13 |
| JP2000286872A5 JP2000286872A5 (ja) | 2005-05-19 |
| JP3838809B2 JP3838809B2 (ja) | 2006-10-25 |
Family
ID=13945295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08852699A Expired - Fee Related JP3838809B2 (ja) | 1999-03-30 | 1999-03-30 | シリアルデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3838809B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091924A (ja) * | 2005-12-19 | 2006-04-06 | Yamaha Corp | 電子楽器用バスシステム |
| JP2008217757A (ja) * | 2007-02-06 | 2008-09-18 | Seiko Epson Corp | シリアル通信システム |
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