JP2000269270A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、半導体チップ又は基板が他の基板と半田ボ
ールを介して実装される半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a semiconductor chip or a substrate is mounted on another substrate via solder balls.
【０００２】[0002]
【従来の技術】ボールグリッドアレイ（Ｂａｌｌ Ｇｒ
ｉｄ Ａｒｒａｙ）パッケージタイプ（以下、ＢＧＡと
記す）又はチップスケールパッケージ（Ｃｈｉｐ Ｓｃ
ａｌｅＰａｃｋａｇｅ）タイプ（以下、ＣＳＰと記す）
等に代表される、実装に半田ボールを用いる半導体装置
は、一般に以下の方法で製造される。この製造方法は、
全体が大きく５つの工程からなる。2. Description of the Related Art Ball grid arrays (Ball Gr)
id Array) package type (hereinafter referred to as BGA) or chip scale package (Chip Sc)
alePackage) type (hereinafter referred to as CSP)
A semiconductor device using a solder ball for mounting, such as a semiconductor device, is generally manufactured by the following method. This manufacturing method
The whole is roughly composed of five steps.
【０００３】まず、図６及び図７に示すように、半導体
チップ２１が搭載された半導体パッケージ２０の基板２
２の下面に、多数の半田ボールを接続されるための多数
のパッド２３を形成する。これら多数のパッド２３は、
基板２２の形状に合わせてその最外周部を結ぶ外側輪郭
線が４角形状をなす環状にかつ格子状に形成するもので
あり、各々のパッド２３は基板２２との接続面が略円形
をなすものである。次に、実装基板２４の上面に多数の
半田ボールを接続するための多数のパッド２５を、前記
半導体パッケージ２０側のパッド２３に各々対応する位
置に形成する。更に、前記半導体パッケージ２０側のパ
ッド２３の各々に多数の半田ボール２６を接続する。更
に、この半導体パッケージ２０を前記各々の半田ボール
２６が実装基板２４側の対応するパッド２５の上方に位
置するように実装基板２４に搭載する。最後に、熱を加
えて各々の半田ボール２６を溶かす。こうすることで、
各々の半田ボール２６は半導体パッケージ２０側に形成
されたパッド２３及び実装基板２４側に形成されたパッ
ド２５の各々と接続し、半導体パッケージ２０は実装基
板２４と機械的かつ電気的に実装され、半導体装置は完
成する。First, as shown in FIGS. 6 and 7, a substrate 2 of a semiconductor package 20 on which a semiconductor chip 21 is mounted is mounted.
A large number of pads 23 for connecting a large number of solder balls are formed on the lower surface of the substrate 2. These many pads 23
An outer contour line connecting the outermost peripheral portions of the pads 23 is formed in a ring shape and a lattice shape in a quadrangular shape according to the shape of the substrate 22, and each pad 23 has a substantially circular connection surface with the substrate 22. Things. Next, a large number of pads 25 for connecting a large number of solder balls to the upper surface of the mounting board 24 are formed at positions respectively corresponding to the pads 23 on the semiconductor package 20 side. Further, a number of solder balls 26 are connected to each of the pads 23 on the semiconductor package 20 side. Further, the semiconductor package 20 is mounted on the mounting board 24 so that each of the solder balls 26 is located above the corresponding pad 25 on the mounting board 24 side. Finally, heat is applied to melt each solder ball 26. By doing this,
Each solder ball 26 is connected to a pad 23 formed on the semiconductor package 20 side and a pad 25 formed on the mounting board 24 side, and the semiconductor package 20 is mechanically and electrically mounted on the mounting board 24, The semiconductor device is completed.
【０００４】ところで、実際に半導体装置を使用するに
あたっては、温度変化により各部品が伸縮する等の影響
を受けることにより、パッドと半田ボールとの接続部に
は様々な応力がかかることとなる。これら接続部は上記
の通り配設されており、接続部にかかる応力はその位置
によって様々に異なる。応力が集中する部分に位置する
接続部からは徐々に断線、剥離が生じていく場合がある
ため、全てのパッドの大きさを均一に設定して製造して
いたのでは、半導体パッケージと実装基板との接続信頼
性の向上は見込めなかった。When a semiconductor device is actually used, various stresses are applied to a connection portion between a pad and a solder ball because each component is affected by expansion and contraction due to a temperature change. These connecting portions are provided as described above, and the stress applied to the connecting portions varies depending on their positions. Since disconnection and peeling may occur gradually from the connection part located at the part where stress is concentrated, if the size of all pads is set uniformly, the semiconductor package and the mounting board No improvement in connection reliability was expected.
【０００５】こうした問題を解決するために、応力集中
部分を経験的に予め想定しておき、この応力集中部分の
接続強度を上げるために、通常の大きさよりも大きく設
定されたパッドを上記の工程で形成する製造方法が知ら
れている。図４及び図５は、こうした製造方法により製
造された半導体装置の一例であって、半導体パッケージ
Ｃ、Ｄの各々の底面図である。In order to solve such a problem, a stress concentration portion is empirically assumed in advance, and in order to increase the connection strength of the stress concentration portion, a pad which is set to a size larger than a normal size is used in the above process. Is known. 4 and 5 show an example of a semiconductor device manufactured by such a manufacturing method, and are bottom views of semiconductor packages C and D, respectively.
【０００６】図４及び図５において、３１は通常のもの
よりも大きいパッド、３２は通常の大きさのパッドを示
している。これらの例に示すように、最外周部を結ぶ外
側輪郭線が４角形状をなす環状にかつ格子状に多数の接
続部が配設されている場合において、最外周部に応力集
中が起こると想定される場合には最外周部のパッド最も
大きく設定し（図４）、あるいはその逆に、最内周部に
応力集中が起こると想定される場合には最内周部のパッ
ドを最も大きく設定する（図５）。In FIGS. 4 and 5, reference numeral 31 denotes a pad larger than a normal pad, and reference numeral 32 denotes a pad of a normal size. As shown in these examples, when a large number of connecting portions are arranged in an annular and lattice-like shape in which the outer contour connecting the outermost peripheral portions has a quadrangular shape, when stress concentration occurs in the outermost peripheral portions. If it is assumed, the pad at the outermost periphery is set to be the largest (FIG. 4), or conversely, if it is assumed that stress concentration will occur at the innermost periphery, the pad at the innermost periphery is set to the largest. Set (Fig. 5).
【０００７】[0007]
【発明が解決しようとする課題】しかし、このような半
導体装置を製造して実際に使用した場合には、想定され
た応力分布と実際の応力分布とは必ずしも一致しない場
合が多かった。特に、温度変化による応力分布の変化は
複雑であり、事前には非常に予測しにくいものである。However, when such a semiconductor device is manufactured and actually used, the expected stress distribution and the actual stress distribution often do not always coincide with each other. In particular, changes in stress distribution due to temperature changes are complicated and very difficult to predict in advance.
【０００８】例えば、半導体パッケージ側で半導体チッ
プの大きさと基板の大きさが大きく異なる場合におい
て、半導体チップと基板との線膨張率が大きく異なると
きは、応力集中部分とは最外周部でも最内周部でもなく
半導体チップ外周部のほぼ直下に位置する部分となる。
こうした場合に、最外周部のパッドの大きさを大きくし
たとしても、実際には応力集中が起きていない部分の接
続強度を上げたこととなり、実際の応力集中部分には何
ら寄与するものでなく、そのため接続信頼性の向上は殆
ど見込めない。For example, when the size of the semiconductor chip and the size of the substrate are significantly different on the semiconductor package side and the coefficient of linear expansion between the semiconductor chip and the substrate is significantly different, the stress concentration portion is the innermost portion even at the outermost peripheral portion. It is a part located just below the outer peripheral part of the semiconductor chip, not the peripheral part.
In such a case, even if the size of the pad on the outermost periphery is increased, the connection strength of the portion where stress concentration does not actually occur is increased, and does not contribute to the actual stress concentration portion at all. Therefore, improvement in connection reliability can hardly be expected.
【０００９】また、応力集中が起きていない部分の接続
強度を上げた場合には、応力集中部分に対して更に応力
を集中させる場合があり、こうした場合にあっては本来
の目的とは逆に接続信頼性の低下を招いてしまうことに
もなる。Further, when the connection strength of the portion where the stress concentration does not occur is increased, the stress may be further concentrated on the stress concentration portion, and in such a case, contrary to the original purpose, This may lead to a decrease in connection reliability.
【００１０】更に、仮に想定された応力集中部分と実際
の応力集中部分とが一致する場合であっても、その応力
集中部分のパッドのみを大きくし接続強度を上げたた結
果応力集中部分が別の部分へと変わってしまい、接続信
頼性の向上には寄与しない場合もある。Furthermore, even if the assumed stress concentration portion and the actual stress concentration portion coincide with each other, only the pad of the stress concentration portion is enlarged to increase the connection strength, so that the stress concentration portion becomes different. And may not contribute to the improvement of connection reliability.
【００１１】本発明は上記の事情に鑑みてなされたもの
で、応力解析を行った結果を用いてパッドの大きさを最
適に設定することにより接続部にかかる応力を均一化さ
せ接続信頼性を向上させた半導体装置を製造する製造方
法を提供することを目的とする。The present invention has been made in view of the above circumstances, and the stress applied to the connection portion is made uniform by setting the size of the pad optimally using the result of the stress analysis, thereby improving the connection reliability. An object of the present invention is to provide a manufacturing method for manufacturing an improved semiconductor device.
【００１２】[0012]
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、半導体チップ又は基板の下面に形成さ
れたパッドと、他の基板の上面に形成されたパッドと
が、半田ボールを介して実装される半導体装置の製造方
法において、該半導体装置の応力解析を行う工程と、該
応力解析の結果から前記半導体チップ又は基板の下面に
設けられたパッドの大きさを設定する工程とを含むこと
を特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a pad formed on a lower surface of a semiconductor chip or a substrate and a pad formed on an upper surface of another substrate are formed by solder balls. In the method for manufacturing a semiconductor device mounted via a semiconductor device, a step of performing a stress analysis of the semiconductor device and a step of setting the size of a pad provided on the lower surface of the semiconductor chip or the substrate from the result of the stress analysis It is characterized by including.
【００１３】請求項２記載の半導体装置の製造方法は、
半導体チップ又は基板の下面に形成されたパッドと、他
の基板の上面に形成されたパッドとが、半田ボールを介
して実装される半導体装置の製造方法において、該半導
体装置の応力解析を行う工程と、該応力解析の結果から
前記他の基板の上面に設けられたパッドの大きさを設定
する工程のいずれか一方又は双方の工程とを含むことを
特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
Performing a stress analysis of the semiconductor device in a method of manufacturing a semiconductor device in which a pad formed on a lower surface of a semiconductor chip or a substrate and a pad formed on an upper surface of another substrate are mounted via solder balls; And one or both of the steps of setting the size of a pad provided on the upper surface of the other substrate from the result of the stress analysis.
【００１４】請求項３記載の半導体装置の製造方法は、
前記応力解析を行う工程と、該応力解析の結果から前記
半導体チップ又は基板の下面に設けられたパッドの大き
さを設定する工程と、前記応力解析の結果から前記他の
基板の上面に設けられたパッドの大きさを設定する工程
とを含むことを特徴とする。According to a third aspect of the invention, there is provided a method of manufacturing a semiconductor device.
A step of performing the stress analysis, a step of setting the size of a pad provided on the lower surface of the semiconductor chip or the substrate from the result of the stress analysis, and a step of setting the size of a pad provided on the lower surface of the substrate from the result of the stress analysis. And setting a size of the pad.
【００１５】請求項４記載の半導体装置の製造方法は、
請求項１又は２記載の半導体装置の製造方法であって、
前記応力解析は、半導体装置を構成する部品から解析モ
デルを作成し、温度変化による影響で各接続部に発生す
る応力分布の解析を含むことを特徴とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
The method for manufacturing a semiconductor device according to claim 1, wherein:
The stress analysis is characterized in that an analysis model is created from components constituting the semiconductor device, and an analysis of a stress distribution generated in each connection portion due to a temperature change is characterized.
【００１６】請求項５記載の半導体装置の製造方法は、
請求項４記載の半導体装置の製造方法であって、前記構
成する部品は、半導体チップ、基板、パッド、半田ボー
ル及び実装基板を含むことを特徴とする。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
5. The method of manufacturing a semiconductor device according to claim 4, wherein the constituent components include a semiconductor chip, a board, a pad, a solder ball, and a mounting board.
【００１７】[0017]
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態について、図１を参照して説明す
る。本実施形態においては、１０１乃至１０８の８つの
工程と、１つの選択課程Ｓからなる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to FIG. In the present embodiment, the process includes eight steps 101 to 108 and one selection process S.
【００１８】まず、１０１は、半導体装置の応力解析を
行う工程である。半導体装置を構成する部品から解析モ
デルを作成し、コンピュータの応力解析ソフトを用い
て、温度変化等による影響で各接続部にどのような応力
分布が発生するかを解析する。ここでいう構成部品と
は、半導体チップ、基板、パッド、半田ボール及び実装
基板といった上記のもの以外でも、半導体装置を構成す
るあらゆる部品を含む。また、ここで用いる応力解析ソ
フトとは、例えば商品名「ＡＮＳＹＳ」（サイバネット
システム社製品）等が挙げられる。この応力解析ソフト
を用いて、構成部品の大きさ、形状、線膨張率その他の
パラメーターを入力することにより、応力解析を行う。First, reference numeral 101 denotes a step of performing a stress analysis of a semiconductor device. An analysis model is created from the components constituting the semiconductor device, and the stress analysis software of the computer is used to analyze what kind of stress distribution is generated in each connection portion due to the influence of a temperature change or the like. Here, the constituent components include all components constituting the semiconductor device other than those described above, such as a semiconductor chip, a board, a pad, a solder ball, and a mounting board. The stress analysis software used here includes, for example, a product name “ANSSYS” (a product of Cybernet Systems). The stress analysis is performed by inputting the size, shape, linear expansion coefficient, and other parameters of the component using this stress analysis software.
【００１９】次に、１０２は、前記応力解析の結果から
半導体パッケージの基板の下面に形成されるパッドの大
きさを設定（半導体パッケージ側の全ての接続部で応力
が均一となるようにパッドの大きさを設定）する工程で
ある。前記応力解析により算出された応力分布結果を元
に、半導体パッケージ側のパッドと半田ボールとの接続
部にかかる応力が、全ての接続部において均一となるよ
うにパッドの大きさを設定する。すなわち、応力の大き
さに比例して接続部のパッドの大きさを変化させるよう
設定する。その後、大きさを変化させて設定したパッド
を構成部品として再度解析モデルを作成し、上記同様に
応力解析を行うことにより、その効果を確認する。パッ
ドの大きさを変更したことにより応力集中部分が変わる
場合又は所定の効果が得られない場合等には、前記１０
１及びこの１０２の作業を複数回行う。Next, in step 102, the size of the pad formed on the lower surface of the substrate of the semiconductor package is set based on the result of the stress analysis (so that the stress of the pad is uniform at all the connection portions on the semiconductor package side). This is the step of setting the size). Based on the stress distribution result calculated by the stress analysis, the size of the pad is set such that the stress applied to the connection portion between the pad on the semiconductor package side and the solder ball is uniform at all the connection portions. That is, the setting is made so that the size of the pad of the connection portion is changed in proportion to the magnitude of the stress. After that, an analysis model is created again using the pad whose size has been changed and set as a component, and the effect is confirmed by performing stress analysis in the same manner as described above. When the stress concentration portion changes due to the change in the size of the pad, or when the predetermined effect cannot be obtained,
1 and this work 102 are performed a plurality of times.
【００２０】１０３は、半導体パッケージ側にパッドを
形成する工程である。設定された様々な大きさのパッド
を、半導体パッケージ側の基板の下面に、上記設定され
た通りに形成する。このことにより、半導体パッケージ
側に配設されたパッドと半田ボールとの接続部にかかる
応力が均一化され接続強度が増す。なお、上記応力解析
の結果で、１０２及び１０３により半導体パッケージ側
のパッドと半田ボールとの接続強度を増すことで半導体
パッケージと半田ボールとの接続信頼性が充分確保でき
ると判断される場合には、選択課程Ｓにより次の１０４
及び１０５は経なくても差し支えない。Step 103 is a step of forming a pad on the semiconductor package side. Pads of various sizes that have been set are formed on the lower surface of the substrate on the semiconductor package side as set above. As a result, the stress applied to the connection portion between the pad provided on the semiconductor package side and the solder ball is made uniform, and the connection strength is increased. In the case where it is determined from the results of the stress analysis that the connection strength between the pad on the semiconductor package side and the solder ball is increased by 102 and 103, the connection reliability between the semiconductor package and the solder ball can be sufficiently ensured. , The next 104
And 105 need not be passed.
【００２１】１０４は、前記応力解析の結果から実装基
板の上面に設けられるパッドの大きさを設定（実装基板
側の全ての接続部で応力が均一となるようにパッドの大
きさを設定）する工程である。上記応力解析により算出
された応力分布結果を元に、実装基板側のパッドと半田
ボールとの接続部にかかる応力が、全ての接続部におい
て均一となるようにパッドの大きさを設定する。すなわ
ち、応力の大きさに比例して接続部のパッドの大きさを
変化させるよう設定する。通常は、前記半導体パッケー
ジ側の対応するパッドの大きさと同じとする。その後、
大きさを変化させて設定したパッドを構成部品として再
度解析モデルを作成し、上記同様に応力解析を行うこと
により、その効果を確認する。パッドの大きさを変更し
たことにより応力集中部分が変わる場合又は所定の効果
が得られない場合等には、前記１０１及びこの１０４の
作業を複数回行う。Reference numeral 104 designates the size of the pad provided on the upper surface of the mounting board based on the result of the stress analysis (the size of the pad is set so that the stress is uniform at all the connection portions on the mounting board). It is a process. Based on the stress distribution result calculated by the stress analysis, the size of the pad is set so that the stress applied to the connection portion between the pad on the mounting board and the solder ball is uniform at all the connection portions. That is, the setting is made so that the size of the pad of the connection portion is changed in proportion to the magnitude of the stress. Usually, the size is the same as the size of the corresponding pad on the semiconductor package side. afterwards,
An analysis model is created again using the pad set by changing the size as a component, and the effect is confirmed by performing stress analysis in the same manner as described above. When the stress concentration portion changes due to the change in the size of the pad, or when the predetermined effect cannot be obtained, the operations 101 and 104 are performed a plurality of times.
【００２２】１０５は、実装基板側にパッドを形成する
工程である。設定された様々な大きさのパッドを、実装
基板の上面に、前記設定された通りに形成する。このこ
とにより、実装基板側に形成されたパッドと半田ボール
との接続部にかかる応力も均一化され接続強度が増し、
一対のパッドの各々と半田ボールとの接続が更に強固な
ものとなる。Step 105 is a step of forming pads on the mounting substrate side. Pads of various sizes that have been set are formed on the upper surface of the mounting board as set above. As a result, the stress applied to the connection portion between the pad formed on the mounting board and the solder ball is also uniformed, and the connection strength is increased.
The connection between each of the pair of pads and the solder ball is further strengthened.
【００２３】１０６は、前記半導体パッケージ側に形成
されたパッドに半田ボールを接続する工程である。前記
半導体パッケージの基板の裏面に形成された前記パッド
の各々に半田ボールを接続させる。Step 106 is a step of connecting a solder ball to a pad formed on the semiconductor package. A solder ball is connected to each of the pads formed on the back surface of the substrate of the semiconductor package.
【００２４】１０７は、この半導体パッケージを前記実
装基板に搭載する工程である。前記各々の半田ボールが
実装基板側の対応するパッドの上方に位置するように搭
載させる。Reference numeral 107 denotes a step of mounting the semiconductor package on the mounting board. The solder balls are mounted so as to be located above the corresponding pads on the mounting board.
【００２５】１０８は、加熱により半田ボールを溶かし
て半導体パッケージを実装する工程である。各々の半田
ボールを溶かすことで、各々の半田ボールは半導体パッ
ケージ側のパッド及び実装基板側のパッドの各々と接続
され、半導体パッケージは実装基板と機械的かつ電気的
に実装される。Step 108 is a step of melting the solder balls by heating to mount the semiconductor package. By melting each solder ball, each solder ball is connected to each of the pad on the semiconductor package side and the pad on the mounting board side, and the semiconductor package is mechanically and electrically mounted on the mounting board.
【００２６】上記１０１乃至１０８の８つの工程を経る
ことにより、本発明に係る製造方法により製造された半
導体装置は完成する。The semiconductor device manufactured by the manufacturing method according to the present invention is completed through the eight steps 101 to 108 described above.
【００２７】図２及び図３に、本発明により製造された
半導体装置に形成されたパッドについての一例を示す。
これら一例において、半導体パッケージ側と実装基板側
とで形成されるパッドの位置及び大きさは各々同一であ
るので、半導体パッケージ側についてのみ図示し、実装
基板側についての図示は省略する。FIGS. 2 and 3 show examples of pads formed on a semiconductor device manufactured according to the present invention.
In these examples, the positions and the sizes of the pads formed on the semiconductor package side and the mounting substrate side are the same, so that only the semiconductor package side is illustrated and the mounting substrate side is not illustrated.
【００２８】図２は、半導体パッケージＡの底面図であ
り、最外周部よりも１つ内側の周部に最も応力集中が起
こるとの応力分布結果が得られた場合の例である。破線
は半導体チップの搭載位置を示している。１は最も大き
いパッドを、２は１の次に大きいパッドを、３は最も小
さいパッドを各々示している。なお、寸法の例として
は、最外周部よりも１つ内側の周部に配設されたパッド
１の外径ｄ1は０．８ｍｍ、最外周部に配設されたパッ
ド２の外径ｄ2は０．７ｍｍ、その他の部分に配設され
たパッド３の外径ｄ3は０．６ｍｍである。FIG. 2 is a bottom view of the semiconductor package A, and shows an example of a case where a stress distribution result indicating that the highest stress concentration occurs in a peripheral portion one inner side than the outermost peripheral portion. A broken line indicates a mounting position of the semiconductor chip. 1 indicates the largest pad, 2 indicates the next largest pad, and 3 indicates the smallest pad. In addition, as an example of the dimensions, the outer diameter d 1 of the pad 1 disposed on the inner peripheral part one inner side of the outermost peripheral part is 0.8 mm, and the outer diameter d of the pad 2 disposed on the outermost peripheral part is 0.8 mm. 2 is 0.7 mm, and the outer diameter d 3 of the pad 3 arranged in the other part is 0.6 mm.
【００２９】図３は、半導体パッケージＢの底面図であ
り、最外周部に最も応力集中が起こるとの応力分布結果
が得られた場合の例である。破線は半導体チップの搭載
位置を示している。４は最も大きいパッドを、５は４の
次に大きいパッドを、６は最も小さいパッドを各々示し
ている。なお、寸法の例としては、最外周部に配設され
たパッド４の外径ｄ4は０．４０ｍｍ、最外周部よりも
１つ内側の周部に配設されたパッド５の外径ｄ5は０．
３５ｍｍ、その他の部分に配設されたパッド６の外径ｄ
6は０．３０ｍｍである。FIG. 3 is a bottom view of the semiconductor package B, and shows an example in which a stress distribution result indicating that the highest concentration of stress occurs at the outermost peripheral portion is obtained. A broken line indicates a mounting position of the semiconductor chip. 4 indicates the largest pad, 5 indicates the next largest pad after 4, and 6 indicates the smallest pad. As an example of the dimensions, the outer diameter d 4 of the pad 4 disposed at the outermost peripheral portion is 0.40 mm, and the outer diameter d of the pad 5 disposed at the inner peripheral portion one inner than the outermost peripheral portion. 5 is 0.
35 mm, the outer diameter d of the pad 6 arranged in the other part
6 is 0.30 mm.
【００３０】上記の半導体装置の製造方法によれば、実
際に応力が集中する部分のパッドを大きくして製造して
いるので、製造された半導体装置におけるパッドと半田
ボールとの接続部にかかる応力が均一化されて応力集中
部分が無くなって接続強度が増し、半導体パッケージと
実装基板との接続信頼性を向上させることができる。According to the method of manufacturing a semiconductor device described above, since the pad where the stress is actually concentrated is enlarged and manufactured, the stress applied to the connection between the pad and the solder ball in the manufactured semiconductor device is increased. Are uniformed, the stress concentration portion is eliminated, the connection strength is increased, and the connection reliability between the semiconductor package and the mounting board can be improved.
【００３１】なお、上記実施の形態においては、実装基
板に半導体パッケージを搭載する場合について記載して
いるが、これに限定されるものではない。半導体チップ
を半田ボールを介して基板に搭載する場合についても適
用できるものである。In the above embodiment, the case where the semiconductor package is mounted on the mounting board is described, but the present invention is not limited to this. The present invention is also applicable to a case where a semiconductor chip is mounted on a substrate via solder balls.
【００３２】[0032]
【発明の効果】以上説明したように、本発明によれば、
製造された半導体装置における半導体チップ又は基板の
下面に形成されたパッドと、他の基板の上面に形成され
たパッドとは、応力解析の結果を用いて最適な大きさに
設定される。そのため、各々のパッドを半田ボールと接
続した場合の接続部にかかる応力を均一化させることに
より、接続部の接続強度は増し、半導体パッケージと実
装基板との接続信頼性を向上させることができる。ま
た、製造された半導体装置の接続信頼性を向上させるた
めに特別な製造装置や特別な構成部品等を必要としない
ので、製造コストを抑えることができる。さらに、線膨
張率の異なる構成部品を組み合わせて半導体装置を製造
した場合でも接続信頼性の向上が図れるので、幅広く構
成部品を選択することができる。As described above, according to the present invention,
The pads formed on the lower surface of the semiconductor chip or substrate in the manufactured semiconductor device and the pads formed on the upper surface of another substrate are set to optimal sizes using the results of the stress analysis. Therefore, by equalizing the stress applied to the connection portion when each pad is connected to the solder ball, the connection strength of the connection portion is increased, and the connection reliability between the semiconductor package and the mounting board can be improved. In addition, since a special manufacturing device or a special component is not required to improve the connection reliability of the manufactured semiconductor device, the manufacturing cost can be reduced. Furthermore, even when a semiconductor device is manufactured by combining components having different coefficients of linear expansion, connection reliability can be improved, so that a wide range of components can be selected.
【図１】 本発明の実施形態である半導体装置の製造方
法の全体構成を示すフローチャート図である。FIG. 1 is a flowchart illustrating an overall configuration of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】 本発明の実施形態である半導体装置の製造方
法により製造された半導体装置の一例を示す図であり、
半導体パッケージの底面図である。FIG. 2 is a diagram illustrating an example of a semiconductor device manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention;
It is a bottom view of a semiconductor package.
【図３】 本発明の実施形態である半導体装置の製造方
法により製造された半導体装置の他の一例を示す図であ
り、半導体パッケージの底面図である。FIG. 3 is a diagram illustrating another example of the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the embodiment of the present invention, and is a bottom view of the semiconductor package.
【図４】 従来の製造方法により製造された半導体装置
の一例を示す図であり、半導体パッケージの底面図であ
る。FIG. 4 is a diagram showing an example of a semiconductor device manufactured by a conventional manufacturing method, and is a bottom view of a semiconductor package.
【図５】 従来の製造方法により製造された半導体装置
の他の一例を示す図であり、半導体パッケージの底面図
である。FIG. 5 is a diagram showing another example of a semiconductor device manufactured by a conventional manufacturing method, and is a bottom view of a semiconductor package.
【図６】 従来の製造方法により製造された半導体装置
の更に他の一例を示す図であり、半導体パッケージの底
面図である。FIG. 6 is a view showing still another example of a semiconductor device manufactured by a conventional manufacturing method, and is a bottom view of a semiconductor package.
【図７】 図６の半導体パッケージを実装した際の側面
図である。FIG. 7 is a side view when the semiconductor package of FIG. 6 is mounted.
【符号の説明】 １０１…半導体装置の応力解析（半導体装置の応力解析
を行う工程） １０２…半導体パッケージ側の全ての接続部で応力が均
一となるようにパッドの大きさを設定（応力解析の結果
から半導体パッケージの基板（半導体チップ又は基板）
の下面に設けられる多数のパッドの大きさを設定する工
程） １０４…実装基板側の全ての接続部で応力が均一となる
ようにパッドの大きさを設定（応力解析の結果から実装
基板（他の基板）の上面に設けられる多数のパッドの大
きさを設定する工程）[Description of Signs] 101: Stress analysis of semiconductor device (step of performing stress analysis of semiconductor device) 102: Setting of pad size so that stress is uniform at all connection portions on the semiconductor package side (for stress analysis) From the results, the semiconductor package substrate (semiconductor chip or substrate)
Step of setting the size of a large number of pads provided on the lower surface of the substrate) 104: Setting the size of the pads so that the stress is uniform at all the connection portions on the mounting substrate side (from the results of the stress analysis, the mounting substrate (others) Setting the size of a large number of pads provided on the upper surface of the substrate)
Claims (5)
たパッドと、他の基板の上面に形成されたパッドとが、
半田ボールを介して実装される半導体装置の製造方法に
おいて、 該半導体装置の応力解析を行う工程と、該応力解析の結
果から前記半導体チップ又は基板の下面に設けられたパ
ッドの大きさを設定する工程とを含むことを特徴とする
半導体装置の製造方法。1. A pad formed on a lower surface of a semiconductor chip or a substrate and a pad formed on an upper surface of another substrate,
In a method of manufacturing a semiconductor device mounted via a solder ball, a step of performing a stress analysis of the semiconductor device, and a size of a pad provided on a lower surface of the semiconductor chip or the substrate are set based on a result of the stress analysis. And a method of manufacturing a semiconductor device.
たパッドと、他の基板の上面に形成されたパッドとが、
半田ボールを介して実装される半導体装置の製造方法に
おいて、 該半導体装置の応力解析を行う工程と、該応力解析の結
果から前記他の基板の上面に設けられたパッドの大きさ
を設定する工程を含むことを特徴とする半導体装置の製
造方法。2. A pad formed on a lower surface of a semiconductor chip or a substrate and a pad formed on an upper surface of another substrate,
In a method of manufacturing a semiconductor device mounted via solder balls, a step of performing stress analysis of the semiconductor device, and a step of setting a size of a pad provided on an upper surface of the other substrate from a result of the stress analysis A method for manufacturing a semiconductor device, comprising:
の結果から前記半導体チップ又は基板の下面に設けられ
たパッドの大きさを設定する工程と、前記応力解析の結
果から前記他の基板の上面に設けられたパッドの大きさ
を設定する工程とを含むことを特徴とする請求項１又は
２記載の半導体装置の製造方法。3. A step of performing the stress analysis, a step of setting a size of a pad provided on a lower surface of the semiconductor chip or the substrate from the result of the stress analysis, and a step of setting the size of the other substrate from the result of the stress analysis. Setting a size of a pad provided on the upper surface of the semiconductor device.
部品から解析モデルを作成し、温度変化による影響で各
接続部に発生する応力分布の解析を含むことを特徴とす
る請求項１乃至３のいずれか記載の半導体装置の製造方
法。4. The stress analysis according to claim 1, wherein an analysis model is created from components constituting the semiconductor device, and an analysis of a stress distribution generated at each connection portion under the influence of a temperature change is performed. 13. The method for manufacturing a semiconductor device according to any one of the above.
板、パッド、半田ボール及び実装基板を含むことを特徴
とする請求項４記載の半導体装置の製造方法。5. The method according to claim 4, wherein the constituent components include a semiconductor chip, a board, a pad, a solder ball, and a mounting board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2000269270A true JP2000269270A (en) | 2000-09-29 |
| JP3303828B2 JP3303828B2 (en) | 2002-07-22 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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1999
- 1999-03-15 JP JP06930799A patent/JP3303828B2/en not_active Expired - Fee Related
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