JP2000252448A - Non-volatile semiconductor storage device and manufacture thereof - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置及びその製造方法に関するものであり、特にト
レンチ型素子分離を用いたスタックトゲート型のフラッ
シュEEPROM及びその製造方法に使用されるもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device and a method of manufacturing the same, and more particularly to a stacked gate type flash EEPROM using a trench type element isolation and a method of manufacturing the same. is there.
【0002】[0002]
【従来の技術】トレンチ型素子分離を用いたスタックト
ゲート型の不揮発性半導体記憶装置として、3つの従来
例を以下に説明する。2. Description of the Related Art Three conventional examples of a stacked gate type nonvolatile semiconductor memory device using a trench type element isolation will be described below.
【0003】図26(a)は、第1の従来例のトレンチ
型素子分離を用いた不揮発性半導体記憶装置の構造を示
す平面図である。図26(b)〜(d)は、この不揮発
性半導体記憶装置の構造を示す断面図である。これらの
図に示す不揮発性半導体記憶装置は、NOR型フラッシ
ュEEPROMである。FIG. 26A is a plan view showing the structure of a nonvolatile semiconductor memory device using a trench type element isolation according to a first conventional example. FIGS. 26B to 26D are cross-sectional views showing the structure of this nonvolatile semiconductor memory device. The nonvolatile semiconductor memory device shown in these figures is a NOR flash EEPROM.
【0004】図26(a)〜(d)に示すように、第1
導電型の半導体基板102には、トレンチ素子分離領域
104が形成されている。このトレンチ素子分離領域1
04上を除く半導体基板102上の一部には、トンネル
酸化膜106を介してフローティングゲート108が形
成されている。さらに、このフローティングゲート10
8上には、インターポリ絶縁膜110を介してコントロ
ールゲート112が形成されている。このような構造
を、以下スタックトゲート構造と記す。[0004] As shown in FIGS.
On a conductive type semiconductor substrate 102, a trench element isolation region 104 is formed. This trench element isolation region 1
A floating gate 108 is formed on a part of the semiconductor substrate 102 except on the semiconductor substrate 104 via a tunnel oxide film 106. Further, the floating gate 10
On 8, a control gate 112 is formed via an interpoly insulating film 110. Such a structure is hereinafter referred to as a stacked gate structure.
【0005】図26(c)に示すように、フローティン
グゲート108は各セル個別に分割されており、コント
ロールゲート112は隣接するセル間を連続して形成さ
れて、ワード線を形成する。図26(d)に示すよう
に、スタックトゲート構造を有する半導体基板102内
には、自己整合的に半導体基板102と逆導電型(第2
導電型)のソース拡散層114とドレイン拡散層116
が形成されている。ソース拡散層114は、図26
(a)の平面図に示すように、隣接するセル間でも接続
されておりソース線を形成している。As shown in FIG. 26C, the floating gate 108 is divided into individual cells, and the control gate 112 is formed continuously between adjacent cells to form a word line. As shown in FIG. 26D, in the semiconductor substrate 102 having the stacked gate structure, the semiconductor substrate 102 is self-aligned with a conductive type (second conductive type).
(Conductive type) source diffusion layer 114 and drain diffusion layer 116
Are formed. The source diffusion layer 114 is formed as shown in FIG.
As shown in the plan view of (a), the cells are also connected between adjacent cells to form a source line.
【0006】このような半導体基板102の全面には層
間絶縁膜118が形成され、ドレイン拡散層116上に
は層間絶縁膜118を貫通するように、コンタクトホー
ル120が形成されている。さらに、コンタクトホール
120上にはこのコンタクトホール120に接続された
ビット線122が形成され、ビット線122及び層間絶
縁膜118上には、絶縁膜124が形成されている。[0006] An interlayer insulating film 118 is formed on the entire surface of the semiconductor substrate 102, and a contact hole 120 is formed on the drain diffusion layer 116 so as to penetrate the interlayer insulating film 118. Further, a bit line 122 connected to the contact hole 120 is formed on the contact hole 120, and an insulating film 124 is formed on the bit line 122 and the interlayer insulating film 118.
【0007】次に、この第1の従来例の不揮発性半導体
記憶装置の動作について説明する。Next, the operation of the first conventional nonvolatile semiconductor memory device will be described.
【0008】書き込みにおいては、ソース線114と半
導体基板102を0[V]にして、書き込みを行うメモ
リセルのドレイン拡散層116に高電圧、例えば5
[V]を印加する。さらに、書き込みを禁止するメモリ
セルのドレイン拡散層116には0[V]を印加した状
態で、コントロールゲート112に高電圧、例えば10
[V]を印加する。すると、書き込みを行うメモリセル
のドレイン拡散層116の近傍では、いわゆるホットキ
ャリアが発生し、このうち電子がフローティングゲート
108に到達して蓄積されることで書き込みが行われ
る。このとき、スタックトゲート構造のメモリセルにお
ける書き込み時のしきい値電圧Vthは正の高電圧、例
えば5[V]となる。In writing, the source line 114 and the semiconductor substrate 102 are set to 0 [V], and a high voltage, for example, 5 V is applied to the drain diffusion layer 116 of the memory cell to be written.
[V] is applied. Furthermore, a high voltage, for example, 10 V, is applied to the control gate 112 with 0 [V] applied to the drain diffusion layer 116 of the memory cell for which writing is prohibited.
[V] is applied. Then, so-called hot carriers are generated in the vicinity of the drain diffusion layer 116 of the memory cell in which writing is performed, and writing is performed by electrons reaching the floating gate 108 and accumulated therein. At this time, the threshold voltage Vth at the time of writing in the memory cell having the stacked gate structure becomes a positive high voltage, for example, 5 [V].
【0009】消去においては、コントロールゲート11
2に0[V]を印加し、ソース線114に高電圧、例え
ば12[V]を印加する。すると、フローティングゲー
ト108に蓄積された電子がトンネル現象( Fowler-No
rdheim)によってソース線114に抜けることにより、
消去が行われる。このとき、消去時のしきい値電圧Vt
hはプラスの低い値、例えば2[V]になる。In erasing, the control gate 11
2 is applied with 0 [V], and a high voltage, for example, 12 [V] is applied to the source line 114. Then, the electrons accumulated in the floating gate 108 cause a tunnel phenomenon (Fowler-No.
rdheim) to the source line 114,
Erasure is performed. At this time, the threshold voltage Vt at the time of erasing is
h is a positive low value, for example, 2 [V].
【0010】読み出しにおいては、コントロールゲート
112に正の電圧、例えば4[V]を印加し、ドレイン
拡散層116に3[V]の電圧を印加する。すると、書
き込みセルでは、しきい値電圧Vthが印加電圧より高
いので電流が流れず、消去セルではしきい値電圧Vth
が印加電圧より低いので電流が流れる。これにより、メ
モリセルに貯えられた情報を判別する。In reading, a positive voltage, for example, 4 [V] is applied to the control gate 112, and a voltage of 3 [V] is applied to the drain diffusion layer 116. Then, in the write cell, no current flows because the threshold voltage Vth is higher than the applied voltage, and in the erase cell, the threshold voltage Vth
Is lower than the applied voltage, a current flows. Thereby, the information stored in the memory cell is determined.
【0011】次に、第2の従来例のトレンチ型素子分離
を用いた不揮発性半導体記憶装置について説明する。Next, a nonvolatile semiconductor memory device using a trench type element isolation according to a second conventional example will be described.
【0012】図27(a)は、第2の従来例のトレンチ
型素子分離を用いた不揮発性半導体記憶装置の構造を示
す平面図である。図27(b)〜(d)は、この不揮発
性半導体記憶装置の構造を示す断面図である。これらの
図に示す不揮発性半導体記憶装置は、NOR型フラッシ
ュEEPROMである。FIG. 27A is a plan view showing a structure of a nonvolatile semiconductor memory device using a trench type element isolation according to a second conventional example. FIGS. 27B to 27D are cross-sectional views showing the structure of this nonvolatile semiconductor memory device. The nonvolatile semiconductor memory device shown in these figures is a NOR flash EEPROM.
【0013】第1導電型の半導体基板102には、トレ
ンチ素子分離領域104が長い溝状に形成されている。
隣接するメモリセルのソース拡散層114はトレンチ素
子分離領域104で分断されている。このままでは動作
しないため、ソース拡散層114はコンタクトホール1
30を介してソース配線132で相互に接続されてい
る。動作については、前記第1の従来例と同様であるた
め説明を省略する。On a semiconductor substrate 102 of the first conductivity type, a trench element isolation region 104 is formed in a long groove shape.
Source diffusion layers 114 of adjacent memory cells are separated by trench element isolation regions 104. Since the source diffusion layer 114 does not operate in this state, the contact hole 1
They are connected to each other via a source wiring 132 via the reference numeral 30. The operation is the same as that of the first conventional example, and the description is omitted.
【0014】次に、第3の従来例のトレンチ型素子分離
を用いた不揮発性半導体記憶装置について説明する。Next, a description will be given of a third conventional nonvolatile semiconductor memory device using trench type element isolation.
【0015】図28(a)は、第3の従来例のトレンチ
型素子分離を用いた不揮発性半導体記憶装置の構造を示
す平面図である。図28(b)〜(e)は、この不揮発
性半導体記憶装置の構造を示す断面図である。これらの
図に示す不揮発性半導体記憶装置は、NOR型フラッシ
ュEEPROMである。FIG. 28A is a plan view showing the structure of a nonvolatile semiconductor memory device using a trench type element isolation according to a third conventional example. FIGS. 28B to 28E are cross-sectional views showing the structure of this nonvolatile semiconductor memory device. The nonvolatile semiconductor memory device shown in these figures is a NOR flash EEPROM.
【0016】図28(a)〜(e)に示すように、第1
導電型の半導体基板102には、トレンチ素子分離領域
104が形成されている。隣接するメモリセルの素子領
域は最初は長い溝状に形成されたトレンチ素子分離領域
104の絶縁膜で分離されているが、スタックトゲート
形成後、ソース形成予定領域を挟んだコントロールゲー
ト112間の部分の絶縁膜をエッチング除去することに
より、図28(e)に示すように、ソース線が形成され
る領域の素子分離埋め込み材は除去され、ソース拡散層
114がトレンチの上部にも底部にも形成される。As shown in FIGS. 28A to 28E, the first
On a conductive type semiconductor substrate 102, a trench element isolation region 104 is formed. The element regions of the adjacent memory cells are initially separated by the insulating film of the trench element isolation region 104 formed in a long groove shape. As shown in FIG. 28E, the part of the insulating film in the region where the source line is to be formed is removed by etching away the part of the insulating film, and the source diffusion layer 114 is formed on both the top and bottom of the trench. It is formed.
【0017】このとき、トレンチの底部と上部のソース
拡散層114はトレンチの側壁部のソース拡散層114
Aで接続されるが、ソース拡散層114をイオン注入で
形成する場合、側壁には不純物がほとんど注入されな
い。したがって、側壁部のソース拡散層114Aは低濃
度で高抵抗となる。動作については、第1,第2の従来
例と同様であるため説明を省略する。At this time, the source diffusion layers 114 on the bottom and upper portions of the trench are connected to the source diffusion layers 114 on the side walls of the trench.
Although the connection is made by A, when the source diffusion layer 114 is formed by ion implantation, almost no impurities are implanted into the side walls. Therefore, the source diffusion layer 114A on the side wall has low resistance and high resistance. The operation is the same as in the first and second conventional examples, and the description is omitted.
【0018】[0018]
【発明が解決しようとする課題】前述した第1の従来例
の不揮発性半導体記憶装置では、図26(a)に示すよ
うに、コントロールゲート112とトレンチ素子分離膜
104において、リソグラフィ工程での合わせずれに対
応するために合わせ余裕が必要になる。この合わせ余裕
はソース拡散層114の幅が0.25[μm]のときに
も、両側に0.1[μm]程度は必要であるため、ソー
ス拡散層114を挟んだコントロールゲート112の間
隔は0.45[μm]となる。これは、セルサイズの増
大につながってしまう。In the above-described nonvolatile semiconductor memory device of the first conventional example, as shown in FIG. 26A, the control gate 112 and the trench element isolation film 104 are combined by a lithography process. A margin is required to cope with the deviation. Even if the width of the source diffusion layer 114 is 0.25 [μm], about 0.1 [μm] is required on both sides, so that the distance between the control gates 112 sandwiching the source diffusion layer 114 is 0.45 [μm]. This leads to an increase in cell size.
【0019】さらに、前述した第2の従来例の不揮発性
半導体記憶装置についても同様に、図27に示すよう
に、ソース拡散層114に接続させるコンタクトホール
130はスタックトゲートとのショートを防止するため
に合わせ余裕が必要になる。この合わせ余裕は、両側に
やはり0.1[μm]程度は必要であるため、ソース拡
散層114を挟んだコントロールゲート112の間隔は
0.45[μm]となる。これは、セルサイズの増大に
つながってしまう。Further, in the above-mentioned nonvolatile semiconductor memory device of the second conventional example, similarly, as shown in FIG. 27, contact hole 130 connected to source diffusion layer 114 prevents short-circuit with a stacked gate. Therefore, a margin is required for the adjustment. Since this alignment margin also needs to be about 0.1 μm on both sides, the interval between the control gates 112 across the source diffusion layer 114 is 0.45 μm. This leads to an increase in cell size.
【0020】また、前述した第3の従来例の不揮発性半
導体記憶装置では、コントロールゲート112に対し自
己整合的にソース拡散層114が形成されるため、コン
トロールゲート112間の距離は0.25[μm]にす
ることができる。しかし、トレンチの側壁部に形成され
るソース拡散層114Aはドーピングされにくいため高
抵抗になる。また、側壁部のソース拡散層114Aを高
濃度にするためにイオン注入のドーズ量を多くした場合
には、平面部(トレンチの上部と底面)のソース拡散層
114のドーズ量が多くなりすぎる。これらの場合、結
晶欠陥やセル動作上の不具合が生じてしまう。In the above-described nonvolatile semiconductor memory device of the third conventional example, since the source diffusion layer 114 is formed in a self-aligned manner with respect to the control gate 112, the distance between the control gates 112 is 0.25 [ μm]. However, the source diffusion layer 114A formed on the side wall of the trench is hardly doped, and thus has a high resistance. If the dose of ion implantation is increased in order to increase the concentration of the source diffusion layer 114A in the side wall portion, the dose of the source diffusion layer 114 in the planar portion (upper and bottom surfaces of the trench) becomes too large. In these cases, crystal defects and defects in cell operation occur.
【0021】すなわち、トレンチ型素子分離を用いた不
揮発性半導体記憶装置では、前述したように、ソース線
をワード線と自己整合的に形成しない場合、合わせ余裕
が必要になるためソース線を挟んだワード線間隔を最小
サイズにすることができない。また、これに対して、ワ
ード線を用いて自己整合的にソース線を形成する場合に
は、ワード線間隔を最小サイズにすることができるが、
ソース線の抵抗値が上昇するという問題が発生する。That is, in the nonvolatile semiconductor memory device using the trench type element isolation, as described above, if the source line is not formed in a self-aligned manner with the word line, a margin for alignment is required, so that the source line is sandwiched. Word line spacing cannot be reduced to the minimum size. On the other hand, when the source lines are formed in a self-aligned manner using the word lines, the word line interval can be minimized.
A problem occurs that the resistance value of the source line increases.
【0022】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、トレンチ型素子分離を用いた不揮発性
半導体記憶装置において、ソース線を挟んだワード線間
隔を最小サイズにすることができるとともに、ソース線
の抵抗上昇などの問題が生じない不揮発性半導体記憶装
置を提供することを目的とする。In view of the above, the present invention has been made in view of the above-mentioned problem, and in a nonvolatile semiconductor memory device using trench-type element isolation, a word line interval between source lines can be minimized. It is another object of the present invention to provide a nonvolatile semiconductor memory device which does not cause a problem such as an increase in resistance of a source line.
【0023】[0023]
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る不揮発性半導体記憶装置は、半導体
基板に活性領域を画定するように形成された複数のトレ
ンチ素子分離領域と、前記トレンチ素子分離領域に挟ま
れるように前記活性領域に形成され、前記半導体基板の
導電型と逆導電型のドレイン領域と、前記活性領域上に
前記活性領域と容量結合するように形成された電荷蓄積
層と、前記電荷蓄積層上に前記電荷蓄積層と容量結合す
るように形成された制御ゲートと、前記制御ゲートに対
して前記ドレイン領域の反対側で前記制御ゲートに並行
するように形成され、前記半導体基板の導電型と逆導電
型のソース領域とを具備し、前記トレンチ素子分離領域
の前記ソース領域と対向するエッジが前記電荷蓄積層の
下面のエッジと略一致しており、前記ソース領域が前記
半導体基板内で実質的に平面状に形成されていることを
特徴とする。To achieve the above object, a nonvolatile semiconductor memory device according to the present invention comprises a plurality of trench element isolation regions formed to define an active region in a semiconductor substrate; A drain region formed in the active region so as to be sandwiched between the trench element isolation regions and having a conductivity type opposite to the conductivity type of the semiconductor substrate; and a charge storage formed on the active region so as to be capacitively coupled to the active region. A layer, a control gate formed on the charge storage layer to be capacitively coupled to the charge storage layer, and a control gate formed on the opposite side of the drain region with respect to the control gate, in parallel with the control gate, A source region of a conductivity type and a reverse conductivity type of the semiconductor substrate, and an edge of the trench element isolation region facing the source region is substantially equal to an edge of a lower surface of the charge storage layer. It has, wherein the source region is formed in a substantially planar in said semiconductor substrate.
【0024】また、この発明に係る不揮発性半導体記憶
装置は、半導体基板に活性領域を画定するように形成さ
れた複数のトレンチ素子分離領域と、前記トレンチ素子
分離領域に挟まれるように前記活性領域に形成され、前
記半導体基板の導電型と逆導電型のドレイン領域と、前
記ドレイン領域に隣接して形成された第1の選択ゲート
トランジスタと、前記活性領域上に前記活性領域と容量
結合するように形成された電荷蓄積層と、前記電荷蓄積
層上に前記電荷蓄積層と容量結合するように形成された
制御ゲートと、前記電荷蓄積層及び制御ゲートを有する
メモリセルを一対の選択ゲートトランジスタが挟持する
ように前記メモリセルに対して前記第1の選択ゲートト
ランジスタの反対側に形成された第2の選択ゲートトラ
ンジスタと、前記第2の選択ゲートトランジスタに隣接
して前記制御ゲートに並行するように形成され、前記半
導体基板の導電型と逆導電型のソース領域とを具備し、
前記トレンチ素子分離領域の前記ソース領域と対向する
エッジが前記第2の選択ゲートトランジスタのゲートの
下面のエッジと略一致しており、前記ソース領域が前記
半導体基板内で実質的に平面状に形成されていることを
特徴とする。Further, according to the present invention, there is provided a nonvolatile semiconductor memory device, comprising: a plurality of trench isolation regions formed so as to define an active region in a semiconductor substrate; and the active region sandwiched by the trench isolation regions. A drain region of a conductivity type opposite to the conductivity type of the semiconductor substrate, a first select gate transistor formed adjacent to the drain region, and a capacitive coupling with the active region on the active region. A charge storage layer formed on the charge storage layer, a control gate formed on the charge storage layer so as to be capacitively coupled to the charge storage layer, and a memory cell having the charge storage layer and the control gate. A second select gate transistor formed on the opposite side of the first select gate transistor with respect to the memory cell so as to sandwich the memory cell; Is formed so as to adjacent to the second select gate transistor in parallel to the control gate, comprising a said conductive semiconductor substrate and the opposite conductivity type of the source region,
An edge of the trench element isolation region facing the source region substantially coincides with an edge of a lower surface of the gate of the second select gate transistor, and the source region is formed substantially planar in the semiconductor substrate. It is characterized by having been done.
【0025】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、半導体基板上に第1のマスク材を形
成する工程と、前記第1のマスク材をマスクとしたイオ
ン注入法により前記半導体基板内にソース拡散層を線状
に形成する工程と、前記ソース拡散層と自己整合的に第
1の絶縁膜を形成する工程と、素子形成領域を覆うよう
に第2のマスク材を形成する工程と、前記第1のマスク
材及び前記半導体基板を、前記第1の絶縁膜及び前記第
2のマスク材をマスクとしたエッチングによりエッチン
グしてトレンチを形成する工程と、前記トレンチに第2
の絶縁膜を埋め込みトレンチ素子分離領域を形成する工
程と、前記素子形成領域に残された前記第1のマスク材
を除去して溝を形成する工程と、前記溝内の露出した半
導体基板の表面に第1のゲート絶縁膜を形成する工程
と、前記第1のゲート絶縁膜上に第1の導電膜を形成す
る工程と、前記第1の導電膜上に第3の絶縁膜、第2の
導電膜を形成する工程と、前記第2の導電膜、第3の絶
縁膜、及び第1の導電膜をパターニングして電荷蓄積
層、第2のゲート絶縁膜、及び制御ゲートを形成する工
程とを具備することを特徴とする。Further, according to a method of manufacturing a nonvolatile semiconductor memory device according to the present invention, there is provided a step of forming a first mask material on a semiconductor substrate, and an ion implantation method using the first mask material as a mask. A step of forming a source diffusion layer in a linear shape in a substrate, a step of forming a first insulating film in self-alignment with the source diffusion layer, and forming a second mask material so as to cover an element formation region Forming a trench by etching the first mask material and the semiconductor substrate by etching using the first insulating film and the second mask material as a mask; and forming a second trench in the trench.
Forming a trench element isolation region by burying the insulating film, forming a groove by removing the first mask material left in the element formation region, and exposing a surface of the semiconductor substrate in the groove. Forming a first gate insulating film, forming a first conductive film on the first gate insulating film, forming a third insulating film on the first conductive film, and forming a second conductive film on the first conductive film. Forming a conductive film, patterning the second conductive film, the third insulating film, and the first conductive film to form a charge storage layer, a second gate insulating film, and a control gate; It is characterized by having.
【0026】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、半導体基板上に第1のマスク材を線
状に複数本形成する工程と、前記第1のマスク材をマス
クとして前記半導体基板に不純物を導入し、前記半導体
基板と逆導電型の不純物導入領域を形成する工程と、前
記半導体基板の全面に第2のマスク材を形成し、前記第
1のマスク材の間の所望の領域に選択的に第2のマスク
材を残す工程と、前記第1のマスク材と略直交するよう
に第3のマスク材を線状に形成する工程と、前記第2の
マスク材と第3のマスク材とをマスクとして、前記第1
のマスク材と前記半導体基板を前記不純物導入領域より
深い位置まで除去してトレンチを形成する工程と、前記
第3のマスク材を除去した後、前記トレンチ内に絶縁膜
を埋め込み素子分離領域を形成する工程と、前記第3の
マスク材の下方で残された前記第1のマスク材を除去し
て前記半導体基板の表面を露出する工程と、前記半導体
基板の表面に第1のゲート絶縁膜を形成する工程と、前
記第1のゲート絶縁膜上に第1の導電膜を形成する工程
と、前記第2のマスク材と略直交するように前記第1の
導電膜を線状にパターニングする工程と、前記第1の導
電膜上に第2のゲート絶縁膜を形成する工程と、前記第
2のゲート絶縁膜上に第2の導電膜を形成する工程と、
前記第2の導電膜上に、前記第2のマスク材の幅と実質
的に同じ間隔で前記第2のマスク材を挟むように複数本
の第4のマスク材を線状に形成する工程と、前記第4の
マスク材をマスクとして前記第2の導電膜、第2のゲー
ト絶縁膜、第1の導電膜を順次エッチングする工程とを
具備することを特徴とする。Further, in the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a step of forming a plurality of first mask members in a line on a semiconductor substrate; A step of introducing an impurity into the substrate to form an impurity introduction region of a conductivity type opposite to that of the semiconductor substrate; and forming a second mask material over the entire surface of the semiconductor substrate, and forming a desired mask between the first mask material. Selectively leaving a second mask material in a region, forming a third mask material in a linear shape substantially orthogonal to the first mask material, and forming a second mask material and a third mask material. Using the first mask material as a mask,
Forming a trench by removing the mask material and the semiconductor substrate to a position deeper than the impurity introduction region, and forming an element isolation region by burying an insulating film in the trench after removing the third mask material. Removing the first mask material left under the third mask material to expose the surface of the semiconductor substrate; and forming a first gate insulating film on the surface of the semiconductor substrate. Forming, forming a first conductive film on the first gate insulating film, and linearly patterning the first conductive film so as to be substantially orthogonal to the second mask material. Forming a second gate insulating film on the first conductive film; forming a second conductive film on the second gate insulating film;
Forming a plurality of fourth mask members in a linear shape on the second conductive film so as to sandwich the second mask members at substantially the same interval as the width of the second mask members; And sequentially etching the second conductive film, the second gate insulating film, and the first conductive film using the fourth mask material as a mask.
【0027】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、第1の導電型の半導体基板上のワー
ド線形成予定部に第1のマスク材を形成する工程と、前
記第1のマスク材をマスクとしたイオン注入法により、
前記半導体基板内に前記第1の導電型と逆導電型である
第2の導電型のソース拡散層及びドレイン拡散層を形成
する工程と、前記第1のマスク材上を含む前記半導体基
板の全面に第1の絶縁膜を堆積する工程と、前記第1の
絶縁膜を等方性エッチングして前記ソース拡散層上に選
択的に前記第1の絶縁膜を残す工程と、素子形成領域を
カバーするように第2のマスク材を形成する工程と、前
記第1のマスク材及び前記半導体基板を、前記第1の絶
縁膜及び前記第2のマスク材をマスクとしたエッチング
により順次エッチングする工程と、前記第2のマスク材
を除去した後、前記半導体基板の全面に埋め込み材を堆
積する工程と、前記第1の絶縁膜の上面より上方の前記
埋め込み材を除去し、トレンチ素子分離領域を形成する
工程と、前記第2のマスク材の下方で残された前記第1
のマスク材を除去して溝を形成する工程と、前記溝内の
露出した半導体基板の表面に第1のゲート絶縁膜を形成
する工程と、前記溝内に形成された前記第1のゲート絶
縁膜上を含む前記半導体基板の全面に第1の導電膜を堆
積し、この第1の導電膜を選択的にエッチングしてワー
ド線方向に隣接するメモリセル間にスリットを形成する
工程と、前記第1の導電膜上を含む前記半導体基板の全
面に第2の絶縁膜、第2の導電膜を順次形成する工程
と、前記第2の導電膜、第2の絶縁膜、及び前記第1の
導電膜を選択的に順次エッチングし、それぞれワード線
である制御ゲート、第2のゲート絶縁膜、及び電荷蓄積
層を形成する工程とを具備することを特徴とする。Further, in the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a step of forming a first mask material in a portion where a word line is to be formed on a semiconductor substrate of a first conductivity type; By ion implantation using a mask material as a mask,
Forming a source diffusion layer and a drain diffusion layer of a second conductivity type opposite to the first conductivity type in the semiconductor substrate, and an entire surface of the semiconductor substrate including on the first mask material; Depositing a first insulating film on the substrate, isotropically etching the first insulating film to selectively leave the first insulating film on the source diffusion layer, and covering an element formation region. Forming a second mask material, and sequentially etching the first mask material and the semiconductor substrate by etching using the first insulating film and the second mask material as a mask. Depositing a filling material over the entire surface of the semiconductor substrate after removing the second mask material; and removing the filling material above the upper surface of the first insulating film to form a trench isolation region. And the second step The left below the mask material first
Forming a groove by removing the mask material, forming a first gate insulating film on the exposed surface of the semiconductor substrate in the groove, and forming the first gate insulating film in the groove. Depositing a first conductive film on the entire surface of the semiconductor substrate including the film, selectively etching the first conductive film to form a slit between memory cells adjacent in a word line direction; Forming a second insulating film and a second conductive film sequentially on the entire surface of the semiconductor substrate including on the first conductive film; and forming the second conductive film, the second insulating film, and the first conductive film on the first conductive film. Selectively etching the conductive film sequentially to form a control gate, a second gate insulating film, and a charge storage layer, each of which is a word line.
【0028】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、半導体基板上に第1のゲート絶縁膜
を形成する工程と、前記第1のゲート絶縁膜上に第1の
導電膜をパターン形成する工程と、前記第1の導電膜を
マスクとしたイオン注入法により前記半導体基板内にソ
ース拡散層を線状に形成する工程と、前記ソース拡散層
と自己整合的に第1の絶縁膜を形成する工程と、素子形
成領域を覆うように第1のマスク材を形成する工程と、
前記第1の導電膜及び前記半導体基板を、前記第1の絶
縁膜及び前記第1のマスク材をマスクとしたエッチング
によりエッチングしてトレンチを形成する工程と、前記
トレンチに第2の絶縁膜を埋め込みトレンチ素子分離領
域を形成する工程と、前記第1の導電膜の表面に第2の
導電膜を形成する工程と、前記第2の導電膜上に第3の
絶縁膜、第3の導電膜を形成する工程と、前記第3の導
電膜、第3の絶縁膜、及び第2の導電膜をパターニング
して制御ゲート、第2のゲート絶縁膜、及び電荷蓄積層
を形成する工程とを具備することを特徴とする。Further, in the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a step of forming a first gate insulating film on a semiconductor substrate, and a step of forming a first conductive film on the first gate insulating film Forming a pattern, linearly forming a source diffusion layer in the semiconductor substrate by ion implantation using the first conductive film as a mask, and forming a first insulating layer in a self-aligned manner with the source diffusion layer. Forming a film, forming a first mask material so as to cover the element formation region,
Forming a trench by etching the first conductive film and the semiconductor substrate by etching using the first insulating film and the first mask material as a mask; and forming a second insulating film in the trench. Forming a buried trench element isolation region, forming a second conductive film on the surface of the first conductive film, and forming a third insulating film and a third conductive film on the second conductive film And a step of patterning the third conductive film, the third insulating film, and the second conductive film to form a control gate, a second gate insulating film, and a charge storage layer. It is characterized by doing.
【0029】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、半導体基板上に第1のゲート絶縁膜
を形成する工程と、前記第1のゲート絶縁膜上に第1の
導電膜を線状に複数本形成する工程と、前記第1の導電
膜をマスクとして前記半導体基板に不純物を導入し、前
記半導体基板と逆導電型の不純物導入領域を形成する工
程と、前記半導体基板の全面に第1のマスク材を形成
し、前記第1の導電膜の間の所望の領域に選択的に第1
のマスク材を残す工程と、前記第1のマスク材と略直交
するように第2のマスク材を線状に形成する工程と、前
記第1のマスク材と第2のマスク材とをマスクとして、
前記第1の導電膜、前記第1のゲート絶縁膜、及び前記
半導体基板を前記不純物導入領域より深い位置まで除去
してトレンチを形成する工程と、前記第2のマスク材を
除去した後、前記トレンチ内に絶縁膜を埋め込み素子分
離領域を形成する工程と、前記第2のマスク材の下方で
残された前記第1の導電膜上を含む前記半導体基板の全
面に第2の導電膜を形成する工程と、前記第1のマスク
材と略直交するように前記第2の導電膜を線状にパター
ニングする工程と、前記第2の導電膜上に第2のゲート
絶縁膜を形成する工程と、前記第2のゲート絶縁膜上に
第3の導電膜を形成する工程と、前記第3の導電膜上
に、前記第1のマスク材の幅と実質的に同じ間隔で前記
第1のマスク材を挟むように複数本の第3のマスク材を
線状に形成する工程と、前記第3のマスク材をマスクと
して前記第3の導電膜、第2のゲート絶縁膜、第2の導
電膜を順次エッチングする工程とを具備することを特徴
とする。Further, in the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a step of forming a first gate insulating film on a semiconductor substrate, and a step of forming a first conductive film on the first gate insulating film. A step of forming a plurality of lines in a line, a step of introducing an impurity into the semiconductor substrate using the first conductive film as a mask, and forming an impurity introduction region of a conductivity type opposite to that of the semiconductor substrate; Forming a first mask material, and selectively forming a first mask material in a desired region between the first conductive films.
Leaving a mask material, forming a second mask material in a line so as to be substantially orthogonal to the first mask material, and using the first mask material and the second mask material as masks. ,
Removing the first conductive film, the first gate insulating film, and the semiconductor substrate to a position deeper than the impurity introduction region to form a trench; and, after removing the second mask material, Forming an element isolation region by burying an insulating film in the trench, and forming a second conductive film on the entire surface of the semiconductor substrate including the portion of the first conductive film left below the second mask material A step of linearly patterning the second conductive film so as to be substantially orthogonal to the first mask material, and a step of forming a second gate insulating film on the second conductive film. Forming a third conductive film on the second gate insulating film; and forming the first mask on the third conductive film at substantially the same interval as the width of the first mask material. Forming a plurality of third mask members in a line so as to sandwich the members , Characterized by comprising the said third mask material as a mask the third conductive film, a second gate insulating film, the step of sequentially etching the second conductive film.
【0030】また、この発明に係る不揮発性半導体記憶
装置の製造方法は、第1の導電型の半導体基板上のワー
ド線形成予定部に第1のゲート絶縁膜を介して第1の導
電膜を形成する工程と、前記第1の導電膜をマスクとし
たイオン注入法により、前記半導体基板内に前記第1の
導電型と逆導電型である第2の導電型のソース拡散層及
びドレイン拡散層を形成する工程と、前記第1の導電膜
上を含む前記半導体基板の全面に第1の絶縁膜を堆積す
る工程と、前記第1の絶縁膜を等方性エッチングして前
記ソース拡散層上に選択的に前記第1の絶縁膜を残す工
程と、素子形成領域をカバーするように第1のマスク材
を形成する工程と、前記第1の導電膜及び前記半導体基
板を、前記第1の絶縁膜及び前記第1のマスク材をマス
クとしたエッチングにより順次エッチングする工程と、
前記第1のマスク材を除去した後、前記半導体基板の全
面に埋め込み材を堆積する工程と、前記第1の絶縁膜の
上面より上方の前記埋め込み材を除去し、トレンチ素子
分離領域を形成する工程と、前記第1のマスク材の下方
で残された前記第1の導電膜上を含む前記半導体基板の
全面に第2の導電膜を堆積し、この第2の導電膜を選択
的にエッチングしてワード線方向に隣接するメモリセル
間にスリットを形成する工程と、前記第2の導電膜上を
含む前記半導体基板の全面に第2の絶縁膜、第3の導電
膜を順次形成する工程と、前記第3の導電膜、第2の絶
縁膜、及び前記第2の導電膜を選択的に順次エッチング
し、それぞれワード線である制御ゲート、第2のゲート
絶縁膜、及び電荷蓄積層を形成する工程とを具備するこ
とを特徴とする。Further, in the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, the first conductive film is formed on the portion of the semiconductor substrate of the first conductivity type where the word line is to be formed via the first gate insulating film. Forming a source diffusion layer and a drain diffusion layer of a second conductivity type of a conductivity type opposite to the first conductivity type in the semiconductor substrate by an ion implantation method using the first conductive film as a mask. Forming a first insulating film on the entire surface of the semiconductor substrate including on the first conductive film; and forming the first insulating film on the source diffusion layer by isotropically etching the first insulating film. Selectively leaving the first insulating film, forming a first mask material so as to cover an element formation region, and forming the first conductive film and the semiconductor substrate in the first conductive film. Etching using insulating film and first mask material as mask A step of sequentially etched by,
Depositing a filling material over the entire surface of the semiconductor substrate after removing the first mask material, and removing the filling material above an upper surface of the first insulating film to form a trench isolation region; And depositing a second conductive film on the entire surface of the semiconductor substrate including the first conductive film left under the first mask material, and selectively etching the second conductive film. Forming a slit between memory cells adjacent to each other in the word line direction, and sequentially forming a second insulating film and a third conductive film on the entire surface of the semiconductor substrate including on the second conductive film. And selectively etching the third conductive film, the second insulating film, and the second conductive film sequentially to form a control gate, a second gate insulating film, and a charge storage layer, which are word lines, respectively. And forming.
【0031】[0031]
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0032】まず、この発明の第1の実施の形態の不揮
発性半導体記憶装置の構造について説明する。First, the structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention will be described.
【0033】図1(a)は、第1の実施の形態の不揮発
性半導体記憶装置の平面図であり、図1(b)は平面図
中の1b−1b線に沿った断面図、図1(c)は平面図
中の1c−1c線に沿った断面図である。この不揮発性
半導体記憶装置は、NOR型フラッシュメモリである。FIG. 1A is a plan view of the nonvolatile semiconductor memory device according to the first embodiment, and FIG. 1B is a sectional view taken along line 1b-1b in the plan view. (C) is a sectional view taken along line 1c-1c in the plan view. This nonvolatile semiconductor memory device is a NOR flash memory.
【0034】図1(c)に示すように、半導体基板2に
は、素子領域(活性領域)を画定するようにトレンチ素
子分離領域16が形成されている。トレンチ素子分離領
域16間の半導体基板2上には、トンネル酸化膜18が
形成され、このトンネル酸化膜18上には電荷蓄積層と
なるフローティングゲート20が形成されている。As shown in FIG. 1C, a trench element isolation region 16 is formed in the semiconductor substrate 2 so as to define an element region (active region). Tunnel oxide film 18 is formed on semiconductor substrate 2 between trench element isolation regions 16, and floating gate 20 serving as a charge storage layer is formed on tunnel oxide film 18.
【0035】さらに、フローティングゲート20上に
は、インターポリ絶縁膜22が形成され、このインター
ポリ絶縁膜22上にはコントロールゲート24が形成さ
れている。コントロールゲート24を含む半導体基板2
の全面には絶縁膜26が形成され、この絶縁膜26上に
は、ビット線配線30が形成される。さらに、ビット線
配線30を含む絶縁膜26上には絶縁膜32が形成され
ている。また、前記絶縁膜26には、その一部が開孔さ
れ導電膜が埋め込まれて形成された破線にて示すビット
線コンタクト28が設けられている。このビット線コン
タクト28は、前記ビット線配線30と図示しないドレ
イン拡散層を接続する。Further, an interpoly insulating film 22 is formed on the floating gate 20, and a control gate 24 is formed on the interpoly insulating film 22. Semiconductor substrate 2 including control gate 24
An insulating film 26 is formed on the entire surface of the substrate, and a bit line wiring 30 is formed on the insulating film 26. Further, an insulating film 32 is formed on the insulating film 26 including the bit line wiring 30. Further, the insulating film 26 is provided with a bit line contact 28 indicated by a broken line formed by partially opening the conductive film and burying the conductive film. The bit line contact 28 connects the bit line wiring 30 to a drain diffusion layer (not shown).
【0036】また、図1(b)に示すように、半導体基
板2内にはコントロールゲート24と並行するようにソ
ース拡散層8が形成され、このソース拡散層8上にはシ
リコン酸化膜4、シリコン酸化膜12が順次形成されて
いる。トレンチ素子分離領域16上には、インターポリ
絶縁膜22が形成され、このインターポリ絶縁膜22上
にはコントロールゲート24が形成されている。As shown in FIG. 1B, a source diffusion layer 8 is formed in the semiconductor substrate 2 so as to be parallel to the control gate 24. On the source diffusion layer 8, a silicon oxide film 4 is formed. Silicon oxide films 12 are sequentially formed. An interpoly insulating film 22 is formed on the trench element isolation region 16, and a control gate 24 is formed on the interpoly insulating film 22.
【0037】さらに、前述したように、コントロールゲ
ート24を含む半導体基板2の全面には絶縁膜26が形
成され、この絶縁膜26上には絶縁膜32が形成されて
いる。また、前記絶縁膜26には、その一部が開孔され
導電膜が埋め込まれて形成された破線にて示すビット線
コンタクトが設けられている。Further, as described above, the insulating film 26 is formed on the entire surface of the semiconductor substrate 2 including the control gate 24, and the insulating film 32 is formed on the insulating film 26. Further, the insulating film 26 is provided with a bit line contact indicated by a broken line formed by partially opening the hole and embedding a conductive film.
【0038】ここで、図1(b)に示すように、コント
ロールゲート24のエッジの一端は、トレンチ素子分離
領域16のエッジの一端と実質的に一致するように形成
されている。言い換えると、コントロールゲート24下
のフローティングゲートでは、ソース拡散層8側でその
下面のエッジがトレンチ素子分離領域16のエッジと、
動作機能上問題がない程度に一致するように形成されて
いる。これにより、ソース拡散層8を挟んだコントロー
ルゲート24間の距離が可能な最小の寸法となる。ま
た、ソース拡散層8は、半導体基板2内に平面状に形成
されており、さらに、このソース拡散層8の表面位置
は、膜が堆積される前の本来の半導体基板2の表面位置
と一致している。以上のように、第1の実施の形態の不
揮発性半導体記憶装置が形成されている。Here, as shown in FIG. 1B, one end of the edge of the control gate 24 is formed so as to substantially coincide with one end of the edge of the trench isolation region 16. In other words, in the floating gate below the control gate 24, the edge of the lower surface on the source diffusion layer 8 side is the edge of the trench isolation region 16,
They are formed so as to coincide with each other so that there is no problem in the operation function. Thus, the distance between the control gates 24 across the source diffusion layer 8 is the smallest possible dimension. The source diffusion layer 8 is formed in the semiconductor substrate 2 in a planar shape, and the surface position of the source diffusion layer 8 is equal to the original surface position of the semiconductor substrate 2 before the film is deposited. I do. As described above, the nonvolatile semiconductor memory device according to the first embodiment is formed.
【0039】次に、第1の実施の形態の不揮発性半導体
記憶装置の製造方法について説明する。Next, a method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment will be described.
【0040】図2〜図12は、第1の実施の形態の不揮
発性半導体記憶装置の製造方法を示す各工程の平面図及
び断面図である。FIGS. 2 to 12 are a plan view and a cross-sectional view of each step showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【0041】図2〜図12の(a)は、この不揮発性半
導体記憶装置の平面図であり、図2〜図12の(b)及
び(c)は平面図中のそれぞれの切断線に沿った断面図
である。FIGS. 2A to 12A are plan views of this nonvolatile semiconductor memory device, and FIGS. 2B and 12C are cut along the respective cutting lines in the plan views. FIG.
【0042】図2に示すように、第1導電型の半導体基
板2上の全面に絶縁膜、例えばシリコン酸化膜4を形成
する。このシリコン酸化膜4上のワード線形成予定部
に、マスク材として、例えばシリコン窒化膜6を形成す
る。さらに、半導体基板2中に、イオン注入法などを用
いてソース拡散層8とドレイン拡散層10を形成する。As shown in FIG. 2, an insulating film, for example, a silicon oxide film 4 is formed on the entire surface of the semiconductor substrate 2 of the first conductivity type. For example, a silicon nitride film 6 is formed as a mask material on a portion where the word line is to be formed on the silicon oxide film 4. Further, a source diffusion layer 8 and a drain diffusion layer 10 are formed in the semiconductor substrate 2 by using an ion implantation method or the like.
【0043】さらに、図3に示すように、半導体基板2
の全面にマスク材となるシリコン酸化膜12を形成す
る。このとき、シリコン酸化膜12の膜厚は、ソース拡
散層8を挟むように形成された2つのシリコン窒化膜6
の間隔の1/2よりは厚く、ドレイン拡散層10を挟む
ように形成された2つのシリコン窒化膜6の間隔の1/
2よりは薄くなるようにする。続いて、等方性エッチン
グを用いて、図4に示すように、前記シリコン酸化膜1
2をエッチングし、ソース拡散層8上にのみマスク材と
してのシリコン酸化膜12を残す。Further, as shown in FIG.
A silicon oxide film 12 serving as a mask material is formed on the entire surface of the substrate. At this time, the thickness of the silicon oxide film 12 is the same as that of the two silicon nitride films 6 formed so as to sandwich the source diffusion layer 8.
Of the interval between the two silicon nitride films 6 formed so as to sandwich the drain diffusion layer 10.
Make it thinner than 2. Subsequently, as shown in FIG. 4, the silicon oxide film 1 is isotropically etched.
2 is etched to leave a silicon oxide film 12 as a mask material only on the source diffusion layer 8.
【0044】なお、前述のシリコン酸化膜12の膜厚と
シリコン窒化膜6間の寸法の規定は、ソース拡散層8上
のみに選択的にシリコン酸化膜12を残す手段として採
用したものであり、埋め込みリソグラフィ工程にてドレ
イン領域のマスク材を除去する場合には適用されなくて
もよい。The definition of the thickness between the silicon oxide film 12 and the silicon nitride film 6 is adopted as a means for selectively leaving the silicon oxide film 12 only on the source diffusion layer 8. It may not be applied when the mask material of the drain region is removed in the buried lithography process.
【0045】次に、図5に示すように、素子形成領域を
カバーするようにマスク材またはフォトレジスト14を
形成する。さらに、露出したマスク材であるシリコン窒
化膜6、シリコン酸化膜4及び半導体基板2を、マスク
材であるシリコン酸化膜12がエッチングされないエッ
チング条件にて順次エッチングして、図6に示す構造を
形成する。このとき、ソース拡散層8が形成された領域
は、シリコン酸化膜12にて保護されているため、トレ
ンチエッチングされることはない。Next, as shown in FIG. 5, a mask material or a photoresist 14 is formed so as to cover the element formation region. Further, the exposed silicon nitride film 6, the silicon oxide film 4, and the semiconductor substrate 2, which are the mask material, are sequentially etched under the etching condition in which the silicon oxide film 12, which is the mask material, is not etched to form the structure shown in FIG. I do. At this time, since the region where the source diffusion layer 8 is formed is protected by the silicon oxide film 12, the region is not etched.
【0046】続いて、図7に示すように、フォトレジス
ト14を除去し、半導体基板2の全面にトレンチ埋め込
み材16aを堆積する。さらに、CMP法などにより、
図8に示すように、シリコン酸化膜12の上面より上方
のトレンチ埋め込み材16aを除去し、トレンチ素子分
離領域16を形成する。Subsequently, as shown in FIG. 7, the photoresist 14 is removed, and a trench filling material 16a is deposited on the entire surface of the semiconductor substrate 2. Furthermore, by the CMP method, etc.
As shown in FIG. 8, the trench filling material 16a above the upper surface of the silicon oxide film 12 is removed to form a trench isolation region 16.
【0047】その後、マスク材であるシリコン窒化膜
6、シリコン酸化膜4を除去し、図9に示すように、露
出した半導体基板2の表面にトンネル酸化膜18を形成
する。さらに、図10に示すように、フローティングゲ
ート電極材料、例えばポリシリコン膜20aを堆積し、
隣接するセル間にスリットを形成する。After that, the silicon nitride film 6 and the silicon oxide film 4 as the mask material are removed, and a tunnel oxide film 18 is formed on the exposed surface of the semiconductor substrate 2 as shown in FIG. Further, as shown in FIG. 10, a floating gate electrode material, for example, a polysilicon film 20a is deposited,
A slit is formed between adjacent cells.
【0048】続いて、図11に示すように、半導体基板
2の全面にインターポリ絶縁膜22を形成する。さら
に、インターポリ絶縁膜22上にコントロールゲート2
4、例えばポリシリコン膜または高融点金属シリサイド
膜を形成する。そして、図12に示すように、前記コン
トロールゲート24、インターポリ絶縁膜22、フロー
ティングゲート20を選択的に順次エッチングする。Subsequently, as shown in FIG. 11, an interpoly insulating film 22 is formed on the entire surface of the semiconductor substrate 2. Further, the control gate 2 is formed on the interpoly insulating film 22.
4. For example, a polysilicon film or a refractory metal silicide film is formed. Then, as shown in FIG. 12, the control gate 24, the interpoly insulating film 22, and the floating gate 20 are selectively etched sequentially.
【0049】その後、必要な後酸化を行い、図1に示す
ように、コントロールゲート24を含む半導体基板2の
全面に絶縁膜26を堆積する。この絶縁膜26を開孔
し、導電膜を埋め込んでビット線コンタクト28を形成
する。さらに、半導体基板2の全面に導電膜を形成し、
パターニングしてビット線コンタクト28に接続された
ビット線配線30を形成する。さらに、ビット線配線3
0を含む半導体基板上に絶縁膜32を形成する。以上に
より、第1の実施の形態の不揮発性半導体記憶装置が製
造される。Thereafter, necessary post-oxidation is performed, and an insulating film 26 is deposited on the entire surface of the semiconductor substrate 2 including the control gate 24, as shown in FIG. The insulating film 26 is opened and a conductive film is buried to form a bit line contact 28. Further, a conductive film is formed on the entire surface of the semiconductor substrate 2,
By patterning, the bit line wiring 30 connected to the bit line contact 28 is formed. Further, bit line wiring 3
An insulating film 32 is formed on a semiconductor substrate including zero. As described above, the nonvolatile semiconductor memory device according to the first embodiment is manufactured.
【0050】次に、前記第1の実施の形態の不揮発性半
導体記憶装置の動作について説明する。Next, the operation of the nonvolatile semiconductor memory device according to the first embodiment will be described.
【0051】書き込みにおいては、ソース線8と半導体
基板2を0[V]にして、書き込みを行うメモリセルの
ドレイン10に高電圧、例えば10[V]を印加する。
すると、書き込みを行うメモリセルのドレイン10近傍
では、いわゆるホットキャリアが発生するが、このうち
電子がフローティングゲート20に到達して蓄積される
ことで書き込みが行われる。このとき、スタックトゲー
トセルの書き込みしきい値電圧Vthは高いプラスの
値、例えば5[V]となる。In writing, the source line 8 and the semiconductor substrate 2 are set to 0 [V], and a high voltage, for example, 10 [V] is applied to the drain 10 of the memory cell to be written.
Then, so-called hot carriers are generated in the vicinity of the drain 10 of the memory cell to be written. Of these, electrons reach the floating gate 20 and are accumulated, so that writing is performed. At this time, the write threshold voltage Vth of the stacked gate cell becomes a high positive value, for example, 5 [V].
【0052】消去においては、コントロールゲート24
に0[V]を印加し、ソース線8に高電圧、例えば12
[V]を印加する。すると、フローティングゲート20
に蓄積された電子がトンネル現象( Fowler-Nordheim)
によってソース線8に抜けることにより、消去が行われ
る。このとき、消去のためのしきい値電圧Vthはプラ
スの低い値、例えば2[V]になる。In erasing, the control gate 24
Is applied to the source line 8 and a high voltage, for example,
[V] is applied. Then, the floating gate 20
The electrons accumulated in the tunnel are tunneling (Fowler-Nordheim)
As a result, erasing is performed by passing through the source line 8. At this time, the threshold voltage Vth for erasing has a low positive value, for example, 2 [V].
【0053】読み出しにおいては、コントロールゲート
24にプラスの電圧、例えば4[V]を印加し、ドレイ
ン10に3[V]の電圧を印加する。すると、書き込み
セルでは、しきい値電圧Vthが印加電圧より高いので
電流が流れず、消去セルではしきい値電圧Vthが印加
電圧より低いので電流が流れる。これにより、メモリセ
ルに貯えられた情報を判別できる。In reading, a positive voltage, for example, 4 [V] is applied to the control gate 24, and a voltage of 3 [V] is applied to the drain 10. Then, in the write cell, the current does not flow because the threshold voltage Vth is higher than the applied voltage, and in the erase cell, the current flows because the threshold voltage Vth is lower than the applied voltage. Thereby, the information stored in the memory cell can be determined.
【0054】この不揮発性半導体記憶装置においては、
ソース線(ソース拡散層8)を挟んだワード線(コント
ロールゲート24)間の寸法をワード線幅と同じ寸法、
すなわち可能な最小寸法にすることができる。このよう
に、前述した従来の第1及び第2の不揮発性半導体記憶
装置と比較して、合わせ余裕を取る必要がないことか
ら、不揮発性半導体記憶装置内のメモリセルのサイズを
縮小することができる。また、ソース拡散層は、トレン
チエッチングの前に形成し、トレンチエッチングの際に
は保護膜で覆いエッチングされないようにしている。こ
のため、ソース線は、屈曲することなく平面構造を保っ
た拡散層から形成することができる。よって、前述した
従来の第3の不揮発性半導体記憶装置のように、ソース
拡散層においてトレンチの側壁部上と平面部上とで不純
物濃度が異なるという問題も発生しない。In this nonvolatile semiconductor memory device,
The dimension between the word lines (control gates 24) sandwiching the source line (source diffusion layer 8) is the same as the word line width;
That is, the minimum possible size can be achieved. As described above, since it is not necessary to provide a margin for comparison as compared with the above-described first and second conventional nonvolatile semiconductor memory devices, it is possible to reduce the size of the memory cell in the nonvolatile semiconductor memory device. it can. The source diffusion layer is formed before the trench etching, and is covered with a protective film during the trench etching so as not to be etched. Therefore, the source line can be formed from a diffusion layer that maintains a planar structure without bending. Therefore, unlike the third conventional nonvolatile semiconductor memory device described above, the problem that the impurity concentration is different between the side wall portion and the plane portion of the trench in the source diffusion layer does not occur.
【0055】以上説明したようにこの第1の実施の形態
の不揮発性半導体記憶装置によれば、トレンチ型素子分
離を用いた場合でもソースを挟んだワード線間隔を最小
サイズにできるとともに、ソース線の抵抗上昇などの問
題が発生するのを防止することができる。これにより、
メモリセルの面積を縮小することが可能になる。As described above, according to the nonvolatile semiconductor memory device of the first embodiment, even when trench type element isolation is used, the word line interval between the sources can be minimized, and the source line can be formed. This can prevent problems such as an increase in resistance from occurring. This allows
The area of the memory cell can be reduced.
【0056】次に、この発明の第2の実施の形態の不揮
発性半導体記憶装置の構造について説明する。Next, the structure of the nonvolatile semiconductor memory device according to the second embodiment of the present invention will be described.
【0057】図13(a)は、第2の実施の形態の不揮
発性半導体記憶装置の平面図であり、図13(b)は平
面図中の13b−13b線に沿った断面図、図13
(c)は平面図中の13c−13c線に沿った断面図で
ある。この不揮発性半導体記憶装置は、NOR型フラッ
シュメモリである。FIG. 13A is a plan view of the nonvolatile semiconductor memory device according to the second embodiment, and FIG. 13B is a sectional view taken along line 13b-13b in the plan view.
(C) is a sectional view taken along line 13c-13c in the plan view. This nonvolatile semiconductor memory device is a NOR flash memory.
【0058】図13(c)に示すように、半導体基板4
2には、素子領域(活性領域)を画定するようにトレン
チ素子分離領域56が形成されている。トレンチ素子分
離領域56間の半導体基板42上には、トンネル酸化膜
44が形成され、このトンネル酸化膜44上にはフロー
ティングゲート46、58が形成されている。As shown in FIG. 13C, the semiconductor substrate 4
2, a trench element isolation region 56 is formed so as to define an element region (active region). Tunnel oxide film 44 is formed on semiconductor substrate 42 between trench element isolation regions 56, and floating gates 46 and 58 are formed on tunnel oxide film 44.
【0059】さらに、フローティングゲート46、58
上には、インターポリ絶縁膜60が形成され、このイン
ターポリ絶縁膜60上にはコントロールゲート62が形
成されている。コントロールゲート62を含む半導体基
板42の全面には絶縁膜64が形成され、この絶縁膜6
4上には、ビット線配線68が形成される。さらに、ビ
ット線配線68を含む絶縁膜64上には絶縁膜70が形
成されている。また、前記絶縁膜64には、その一部が
開孔され導電膜が埋め込まれて形成された破線にて示す
ビット線コンタクト66が設けられている。このビット
線コンタクト66は、前記ビット線配線68と図示しな
いドレイン拡散層を接続する。Further, the floating gates 46 and 58
An interpoly insulating film 60 is formed thereon, and a control gate 62 is formed on the interpoly insulating film 60. An insulating film 64 is formed on the entire surface of the semiconductor substrate 42 including the control gate 62.
4, a bit line wiring 68 is formed. Further, an insulating film 70 is formed on the insulating film 64 including the bit line wiring 68. Further, the insulating film 64 is provided with a bit line contact 66 indicated by a broken line formed by partially opening the conductive film and burying the conductive film. The bit line contact 66 connects the bit line wiring 68 to a drain diffusion layer (not shown).
【0060】また、図13(b)に示すように、半導体
基板42内にはコントロールゲート62と並行するよう
にソース拡散層48が形成され、このソース拡散層48
上にはトンネル酸化膜44、シリコン酸化膜52が順次
形成されている。トレンチ素子分離領域56上には、イ
ンターポリ絶縁膜60が形成され、このインターポリ絶
縁膜60上にはコントロールゲート62が形成されてい
る。As shown in FIG. 13B, a source diffusion layer 48 is formed in the semiconductor substrate 42 so as to be parallel to the control gate 62.
A tunnel oxide film 44 and a silicon oxide film 52 are sequentially formed thereon. An interpoly insulating film 60 is formed on the trench isolation region 56, and a control gate 62 is formed on the interpoly insulating film 60.
【0061】さらに、前述したように、コントロールゲ
ート62を含む半導体基板42の全面には絶縁膜64が
形成され、この絶縁膜64上には絶縁膜70が形成され
ている。また、前記絶縁膜64には、その一部が開孔さ
れ導電膜が埋め込まれて形成された破線にて示すビット
線コンタクトが設けられている。Further, as described above, the insulating film 64 is formed on the entire surface of the semiconductor substrate 42 including the control gate 62, and the insulating film 70 is formed on the insulating film 64. Further, the insulating film 64 is provided with a bit line contact indicated by a broken line formed by partially opening the conductive film and burying the conductive film.
【0062】ここで、図13(b)に示すように、コン
トロールゲート62のエッジの一端は、トレンチ素子分
離領域56のエッジの一端と実質的に一致するように形
成されている。言い換えると、コントロールゲート62
下のフローティングゲートでは、ソース拡散層48側で
その下面のエッジがトレンチ素子分離領域56のエッジ
と、動作機能上問題がない程度に一致するように形成さ
れている。これにより、ソース拡散層48を挟んだコン
トロールゲート62間の距離が可能な最小の寸法とな
る。また、ソース拡散層48は、半導体基板42内に平
面状に形成されており、このソース拡散層48の表面位
置は、膜が堆積される前の本来の半導体基板42の表面
位置と一致している。以上のように、第2の実施の形態
の不揮発性半導体記憶装置が形成されている。Here, as shown in FIG. 13B, one end of the edge of the control gate 62 is formed so as to substantially coincide with one end of the edge of the trench isolation region 56. In other words, the control gate 62
The lower floating gate is formed such that the edge of the lower surface on the side of the source diffusion layer 48 coincides with the edge of the trench isolation region 56 to such an extent that there is no problem in the operation function. Thus, the distance between the control gates 62 across the source diffusion layer 48 is the smallest possible dimension. Further, the source diffusion layer 48 is formed in the semiconductor substrate 42 in a planar shape, and the surface position of the source diffusion layer 48 matches the original surface position of the semiconductor substrate 42 before the film is deposited. I have. As described above, the nonvolatile semiconductor memory device according to the second embodiment is formed.
【0063】次に、第2の実施の形態の不揮発性半導体
記憶装置の製造方法について説明する。Next, a method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment will be described.
【0064】図14〜図24は、第2の実施の形態の不
揮発性半導体記憶装置の製造方法を示す各工程の平面図
及び断面図である。FIGS. 14 to 24 are plan views and cross-sectional views of respective steps showing a method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【0065】図14〜図24の(a)は、この不揮発性
半導体記憶装置の平面図であり、図14〜図24の
(b)及び(c)は平面図中のそれぞれの切断線に沿っ
た断面図である。FIGS. 14A to 24A are plan views of this nonvolatile semiconductor memory device, and FIGS. 14B to 24C are views taken along respective cutting lines in the plan views. FIG.
【0066】図14に示すように、第1導電型の半導体
基板42上の全面にトンネル酸化膜44を形成する。こ
のトンネル酸化膜44上の全面にフローティングゲート
材料、例えばポリシリコン膜を堆積し、パターニングし
てワード線形成予定部にポリシリコン膜46aを形成す
る。さらに、半導体基板42中に、イオン注入法などを
用いてソース拡散層48とドレイン拡散層50を形成す
る。As shown in FIG. 14, a tunnel oxide film 44 is formed on the entire surface of the semiconductor substrate 42 of the first conductivity type. A floating gate material, for example, a polysilicon film is deposited on the entire surface of the tunnel oxide film 44, and is patterned to form a polysilicon film 46a at a portion where a word line is to be formed. Further, a source diffusion layer 48 and a drain diffusion layer 50 are formed in the semiconductor substrate 42 by using an ion implantation method or the like.
【0067】続いて、図15に示すように、半導体基板
42の全面にマスク材となるシリコン酸化膜52を形成
する。このとき、シリコン酸化膜52の膜厚は、ソース
拡散層48を挟むように形成された2つのポリシリコン
膜46aの間隔の1/2よりは厚く、ドレイン拡散層5
0を挟むように形成された2つのポリシリコン膜46a
の間隔の1/2よりは薄くなるようにする。さらに、等
方性エッチングを用いて、図16に示すように、前記シ
リコン酸化膜52をエッチングし、ソース拡散層48上
にのみマスク材としてのシリコン酸化膜52を残す。Subsequently, as shown in FIG. 15, a silicon oxide film 52 serving as a mask material is formed on the entire surface of the semiconductor substrate 42. At this time, the thickness of the silicon oxide film 52 is larger than 1/2 of the interval between the two polysilicon films 46a formed so as to sandwich the source diffusion layer 48, and the drain diffusion layer 5
0, two polysilicon films 46a formed so as to sandwich
Is set to be thinner than 1/2 of the interval. Further, as shown in FIG. 16, the silicon oxide film 52 is etched using isotropic etching to leave the silicon oxide film 52 as a mask material only on the source diffusion layer 48.
【0068】なお、前述のシリコン酸化膜52の膜厚と
ポリシリコン膜46a間の寸法の規定は、ソース拡散層
48上のみに選択的にシリコン酸化膜52を残す手段と
して採用したものであり、埋め込みリソグラフィ工程に
てドレイン領域のマスク材を除去する場合には適用され
なくてもよい。The above-mentioned definition of the thickness between the silicon oxide film 52 and the polysilicon film 46a is adopted as means for selectively leaving the silicon oxide film 52 only on the source diffusion layer 48. It may not be applied when the mask material of the drain region is removed in the buried lithography process.
【0069】次に、図17に示すように、素子形成領域
をカバーするようにマスク材またはフォトレジスト54
を形成する。さらに、露出したマスク材であるポリシリ
コン膜46a、トンネル酸化膜44及び半導体基板42
を、シリコン酸化膜52がエッチングされないエッチン
グ条件にて順次エッチングして、図18に示す構造を形
成する。このとき、ソース拡散層48が形成された領域
は、シリコン酸化膜52にて保護されているため、トレ
ンチエッチングされることはない。Next, as shown in FIG. 17, a mask material or a photoresist 54 is formed so as to cover the element formation region.
To form Further, the polysilicon film 46a, which is an exposed mask material, the tunnel oxide film 44, and the semiconductor substrate 42
Are sequentially etched under the etching conditions in which the silicon oxide film 52 is not etched to form the structure shown in FIG. At this time, since the region where the source diffusion layer 48 is formed is protected by the silicon oxide film 52, no trench etching is performed.
【0070】続いて、図19に示すように、フォトレジ
スト54を除去し、半導体基板42の全面にトレンチ埋
め込み材56aを堆積する。さらに、CMP法などによ
り、図20に示すように、シリコン酸化膜52の上面よ
り上方のトレンチ埋め込み材56aを除去し、トレンチ
素子分離領域56を形成する。Subsequently, as shown in FIG. 19, the photoresist 54 is removed, and a trench filling material 56a is deposited on the entire surface of the semiconductor substrate 42. Further, as shown in FIG. 20, the trench filling material 56a above the upper surface of the silicon oxide film 52 is removed by a CMP method or the like to form a trench element isolation region 56.
【0071】次に、フローティングゲートの一部となる
導電材料、例えばポリシリコン膜58aを堆積して、図
21に示す構造を形成する。続いて、図22に示すよう
に、ポリシリコン膜58aをパターニングして隣接する
セル間にスリットを形成する。Next, a conductive material to be a part of the floating gate, for example, a polysilicon film 58a is deposited to form a structure shown in FIG. Subsequently, as shown in FIG. 22, the polysilicon film 58a is patterned to form slits between adjacent cells.
【0072】さらに、図23に示すように、半導体基板
42の全面にインターポリ絶縁膜60を形成する。さら
に、インターポリ絶縁膜60上にコントロールゲート6
2、例えばポリシリコン膜または高融点金属シリサイド
膜を形成する。そして、図24に示すように、前記コン
トロールゲート62、インターポリ絶縁膜60、フロー
ティングゲート46、58を選択的に順次エッチングす
る。Further, as shown in FIG. 23, an interpoly insulating film 60 is formed on the entire surface of the semiconductor substrate 42. Further, the control gate 6 is formed on the interpoly insulating film 60.
2. For example, a polysilicon film or a refractory metal silicide film is formed. Then, as shown in FIG. 24, the control gate 62, the interpoly insulating film 60, and the floating gates 46 and 58 are selectively and sequentially etched.
【0073】その後、図13に示すように、必要な後酸
化を行い、半導体基板42の全面に絶縁膜64を堆積す
る。この絶縁膜64を開孔し、導電膜を埋め込んでビッ
ト線コンタクト66を形成する。さらに、半導体基板4
2の全面に導電膜を形成し、パターニングしてビット線
配線68を形成する。さらに、ビット線配線68を含む
半導体基板42の全面に絶縁膜70を形成する。以上に
より、第2の実施の形態の不揮発性半導体記憶装置が製
造される。Thereafter, as shown in FIG. 13, necessary post-oxidation is performed, and an insulating film 64 is deposited on the entire surface of the semiconductor substrate 42. The insulating film 64 is opened and a conductive film is buried to form a bit line contact 66. Further, the semiconductor substrate 4
2, a conductive film is formed on the entire surface and patterned to form a bit line wiring 68. Further, an insulating film 70 is formed on the entire surface of the semiconductor substrate 42 including the bit line wiring 68. As described above, the nonvolatile semiconductor memory device according to the second embodiment is manufactured.
【0074】なお、前記第2の実施の形態の不揮発性半
導体記憶装置の動作については、前記第1の実施の形態
の不揮発性半導体記憶装置の動作と同様であるため、説
明を省略する。The operation of the nonvolatile semiconductor memory device according to the second embodiment is the same as that of the nonvolatile semiconductor memory device according to the first embodiment, and a description thereof will be omitted.
【0075】この不揮発性半導体記憶装置においては、
ソース線(ソース拡散層48)を挟んだワード線(コン
トロールゲート62)間の寸法をワード線幅と同じ寸
法、すなわち可能な最小寸法にすることができる。この
ように、前述した従来の第1及び第2の不揮発性半導体
記憶装置と比較して、合わせ余裕を取る必要がないこと
から、不揮発性半導体記憶装置内のメモリセルのサイズ
を縮小することができる。また、ソース拡散層は、トレ
ンチエッチングの前に形成し、トレンチエッチングの際
には保護膜で覆いエッチングされないようにしている。
このため、ソース線は、平面構造を保った拡散層により
形成することができる。よって、前述した従来の第3の
不揮発性半導体記憶装置のように、ソース拡散層におい
てトレンチの側壁部上と平面部上とで不純物濃度が異な
るという問題も発生しない。In this nonvolatile semiconductor memory device,
The dimension between word lines (control gates 62) sandwiching the source line (source diffusion layer 48) can be made the same as the word line width, that is, the smallest possible dimension. As described above, since it is not necessary to provide a margin for comparison as compared with the above-described first and second conventional nonvolatile semiconductor memory devices, it is possible to reduce the size of the memory cell in the nonvolatile semiconductor memory device. it can. The source diffusion layer is formed before the trench etching, and is covered with a protective film during the trench etching so as not to be etched.
For this reason, the source line can be formed by a diffusion layer having a planar structure. Therefore, unlike the third conventional nonvolatile semiconductor memory device described above, the problem that the impurity concentration is different between the side wall portion and the plane portion of the trench in the source diffusion layer does not occur.
【0076】以上説明したようにこの第2の実施の形態
の不揮発性半導体記憶装置によれば、トレンチ型素子分
離を用いた場合でもソースを挟んだワード線間隔を最小
サイズにできるとともに、ソース線の抵抗上昇などの問
題が発生するのを防止することができる。これにより、
メモリセルの面積を縮小することが可能になる。さら
に、第2の実施の形態では、前記第1の実施の形態と比
較して、トレンチ素子分離領域を形成した後、ワード線
形成予定部のマスク材であるシリコン窒化膜、シリコン
酸化膜を除去してトンネル酸化膜を形成する必要がない
ため、前記第1の実施の形態に比べて、製造工数を低減
することができる。As described above, according to the nonvolatile semiconductor memory device of the second embodiment, even when trench type element isolation is used, the word line interval between the sources can be minimized, and the source line This can prevent problems such as an increase in resistance from occurring. This allows
The area of the memory cell can be reduced. Further, in the second embodiment, as compared with the first embodiment, after forming the trench element isolation region, the silicon nitride film and the silicon oxide film which are the mask material of the portion where the word line is to be formed are removed. Since there is no need to form a tunnel oxide film, the number of manufacturing steps can be reduced as compared with the first embodiment.
【0077】また、前記第1、第2の実施の形態の不揮
発性半導体記憶装置では、NOR型フラッシュメモリに
ついて説明したが、この発明はNOR型に限るものでは
なく、NAND型など、その他のフラッシュメモリにつ
いても適用可能である。この発明の第3の実施の形態で
は、NAND型に適用した場合を説明する。In the nonvolatile semiconductor memory devices according to the first and second embodiments, the NOR type flash memory has been described. However, the present invention is not limited to the NOR type flash memory, and other types of flash memory such as NAND type can be used. It is also applicable to memories. In the third embodiment of the present invention, a case where the present invention is applied to a NAND type will be described.
【0078】図25(a)は、第3の実施の形態の不揮
発性半導体記憶装置の構造を示す平面図である。図25
(b)は平面図中の25b−25b線に沿った断面図で
ある。図25に示す不揮発性半導体記憶装置は、NAN
D型フラッシュメモリである。FIG. 25A is a plan view showing the structure of the nonvolatile semiconductor memory device according to the third embodiment. FIG.
(B) is sectional drawing which followed the 25b-25b line | wire in a top view. The nonvolatile semiconductor memory device shown in FIG.
This is a D-type flash memory.
【0079】図25(a)、(b)に示すように、半導
体基板72には、素子領域(活性領域)を画定するよう
にトレンチ素子分離領域74が形成されている。半導体
基板72内には、トレンチ素子分離領域74間と直交し
てソース拡散層76が形成され、このソース拡散層76
上にはシリコン酸化膜78、シリコン酸化膜80が順次
形成されている。トレンチ素子分離領域74上には、イ
ンターポリ絶縁膜82が形成されている。As shown in FIGS. 25A and 25B, a trench element isolation region 74 is formed in a semiconductor substrate 72 so as to define an element region (active region). In the semiconductor substrate 72, a source diffusion layer 76 is formed orthogonally to between the trench element isolation regions 74.
A silicon oxide film 78 and a silicon oxide film 80 are sequentially formed thereon. On the trench element isolation region 74, an interpoly insulating film 82 is formed.
【0080】さらに、インターポリ絶縁膜82上には、
複数のコントロールゲート84が形成され、コントロー
ルゲート84の両側には、セレクトゲートトランジスタ
のゲート(以下セレクトゲート)86が形成されてい
る。一方側で2つのセレクトゲートトランジスタのセレ
クトゲート86に挟まれてソース拡散層76が形成さ
れ、他方側で2つのセレクトゲートトランジスタのセレ
クトゲート86の間にドレイン拡散層と接続されるビッ
ト線コンタクト88が形成されている。さらに、セレク
トゲート86及びコントロールゲート84を含む半導体
基板72の全面には絶縁膜90が形成されている。Further, on the interpoly insulating film 82,
A plurality of control gates 84 are formed, and on both sides of the control gate 84, gates (hereinafter, select gates) 86 of select gate transistors are formed. A source diffusion layer 76 is formed on one side between the select gates 86 of the two select gate transistors, and a bit line contact 88 connected to the drain diffusion layer between the select gates 86 of the two select gate transistors on the other side. Are formed. Further, an insulating film 90 is formed on the entire surface of the semiconductor substrate 72 including the select gate 86 and the control gate 84.
【0081】ここで、図25(b)に示すように、セレ
クトゲート86のエッジの一端は、トレンチ素子分離領
域74のエッジの一端と実質的に一致するように形成さ
れている。言い換えると、セレクトゲート86のソース
拡散層76側の下面のエッジはトレンチ素子分離領域7
4のエッジと、動作機能上問題がない程度に一致するよ
うに形成されている。これにより、ソース拡散層76を
挟んだセレクトゲート86間の距離が可能な最小の寸法
となる。Here, as shown in FIG. 25 (b), one end of the edge of the select gate 86 is formed so as to substantially coincide with one end of the edge of the trench element isolation region 74. In other words, the edge of the lower surface of the select gate 86 on the source diffusion layer 76 side is formed in the trench isolation region 7.
4 is formed so as to coincide with the edge of No. 4 to the extent that there is no problem in the operation function. Thus, the distance between the select gates 86 across the source diffusion layer 76 is the smallest possible dimension.
【0082】前述したように、NAND型の不揮発性半
導体記憶装置では、コントロールゲート84はソース側
のセレクトゲート86とドレイン側のセレクトゲート8
6の間に複数、例えば8本あるいは16本形成される。
ソース線を挟んで各16本ずつコントロールゲートがあ
るとき、ソース線はカラム方向で32個のメモリセルに
共有されるのでセルサイズにしめるセレクトゲート86
間の幅の影響は小さいが、セレクトゲート間の幅を小さ
くすればセルサイズが小さくなることに変わりはない。As described above, in the NAND type nonvolatile semiconductor memory device, the control gate 84 is connected to the source-side select gate 86 and the drain-side select gate 8.
A plurality, for example, eight or sixteen are formed between six.
When there are 16 control gates each with the source line interposed therebetween, the source line is shared by 32 memory cells in the column direction, so that the select gate 86 for reducing the cell size is used.
The influence of the width between the gates is small, but if the width between the select gates is reduced, the cell size is still reduced.
【0083】以上説明したようにこの第3の実施の形態
の不揮発性半導体記憶装置によれば、トレンチ型素子分
離を用いた場合でもソースを挟んだゲート間の距離を最
小サイズにできる。これにより、メモリセルの面積を縮
小することが可能になる。さらに、第3の実施の形態の
変形例として、各メモリセルユニットを1つのメモリセ
ルで形成したセレクトゲート付きのNOR型フラッシュ
メモリなどに、この発明を適用することもできる。As described above, according to the nonvolatile semiconductor memory device of the third embodiment, the distance between the gates sandwiching the source can be minimized even when the trench type element isolation is used. Thereby, the area of the memory cell can be reduced. Further, as a modified example of the third embodiment, the present invention can be applied to a NOR flash memory with a select gate in which each memory cell unit is formed of one memory cell.
【0084】[0084]
【発明の効果】以上述べたように本発明によれば、トレ
ンチ型素子分離を用いた不揮発性半導体記憶装置におい
て、ソース線を挟んだワード線間隔を最小サイズにする
ことができるとともに、ソース線の抵抗上昇などの問題
が生じない不揮発性半導体記憶装置を提供することがで
きる。As described above, according to the present invention, in a nonvolatile semiconductor memory device using a trench type element isolation, a word line interval between source lines can be minimized, and a source line can be formed. It is possible to provide a nonvolatile semiconductor memory device which does not cause a problem such as an increase in resistance of the semiconductor device.
【図1】図1(a)は、第1の実施の形態の不揮発性半
導体記憶装置の平面図、図1(b)は平面図中の1b−
1b線に沿った断面図、図1(c)は平面図中の1c−
1c線に沿った断面図である。FIG. 1A is a plan view of a nonvolatile semiconductor memory device according to a first embodiment, and FIG.
1C is a cross-sectional view taken along line 1b, and FIG.
It is sectional drawing which followed the 1c line.
【図2】図2は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第1の工程の平面図及び断面図
である。2A and 2B are a plan view and a cross-sectional view illustrating a first step in a method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図3】図3は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第2の工程の平面図及び断面図
である。3A and 3B are a plan view and a cross-sectional view illustrating a second step of the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図4】図4は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第3の工程の平面図及び断面図
である。FIG. 4 is a plan view and a cross-sectional view of a third step in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図5】図5は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第4の工程の平面図及び断面図
である。FIG. 5 is a plan view and a cross-sectional view of a fourth step in the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図6】図6は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第5の工程の平面図及び断面図
である。6A and 6B are a plan view and a cross-sectional view illustrating a fifth step of the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図7】図7は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第6の工程の平面図及び断面図
である。FIG. 7 is a plan view and a cross-sectional view of a sixth step showing the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図8】図8は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第7の工程の平面図及び断面図
である。FIG. 8 is a plan view and a cross-sectional view of a seventh step showing the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図9】図9は、第1の実施の形態の不揮発性半導体記
憶装置の製造方法を示す第8の工程の平面図及び断面図
である。FIG. 9 is a plan view and a cross-sectional view of an eighth step showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図10】図10は、第1の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第9の工程の平面図及び断
面図である。FIG. 10 is a plan view and a cross-sectional view of a ninth step illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図11】図11は、第1の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第10の工程の平面図及び
断面図である。FIG. 11 is a plan view and a cross-sectional view of a tenth step showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図12】図12は、第1の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第11の工程の平面図及び
断面図である。FIG. 12 is a plan view and a cross-sectional view of an eleventh step showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.
【図13】図13(a)は、第2の実施の形態の不揮発
性半導体記憶装置の平面図、図13(b)は平面図中の
13b−13b線に沿った断面図、図13(c)は平面
図中の13c−13c線に沿った断面図である。FIG. 13A is a plan view of a nonvolatile semiconductor memory device according to a second embodiment, FIG. 13B is a cross-sectional view taken along line 13b-13b in the plan view, and FIG. (c) is a sectional view taken along line 13c-13c in the plan view.
【図14】図14は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第1の工程の平面図及び断
面図である。14A and 14B are a plan view and a cross-sectional view illustrating a first step in a method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図15】図15は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第2の工程の平面図及び断
面図である。FIG. 15 is a plan view and a cross-sectional view of a second step in the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図16】図16は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第3の工程の平面図及び断
面図である。FIG. 16 is a plan view and a cross-sectional view of a third step showing the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図17】図17は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第4の工程の平面図及び断
面図である。FIG. 17 is a plan view and a cross-sectional view of a fourth step in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図18】図18は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第5の工程の平面図及び断
面図である。FIG. 18 is a plan view and a cross-sectional view illustrating a fifth step in the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図19】図19は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第6の工程の平面図及び断
面図である。FIG. 19 is a plan view and a cross-sectional view of a sixth step showing the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図20】図20は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第7の工程の平面図及び断
面図である。FIG. 20 is a plan view and a cross-sectional view of a seventh step showing the method of manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図21】図21は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第8の工程の平面図及び断
面図である。FIG. 21 is a plan view and a cross-sectional view of an eighth step showing the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図22】図22は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第9の工程の平面図及び断
面図である。FIG. 22 is a plan view and a sectional view showing a ninth step of the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図23】図23は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第10の工程の平面図及び
断面図である。FIG. 23 is a plan view and a cross-sectional view showing a tenth step of the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図24】図24は、第2の実施の形態の不揮発性半導
体記憶装置の製造方法を示す第11の工程の平面図及び
断面図である。FIG. 24 is a plan view and a cross-sectional view showing an eleventh step of the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment.
【図25】図25(a)は、第3の実施の形態の不揮発
性半導体記憶装置の構造を示す平面図、図25(b)
は、平面図中の25b−25b線に沿った断面図であ
る。FIG. 25A is a plan view showing the structure of the nonvolatile semiconductor memory device according to the third embodiment, and FIG.
Is a sectional view taken along line 25b-25b in the plan view.
【図26】図26(a)は、第1の従来例のトレンチ型
素子分離を用いた不揮発性半導体記憶装置の構造を示す
平面図、図26(b)〜(d)は、この不揮発性半導体
記憶装置の構造を示す断面図である。FIG. 26A is a plan view showing a structure of a nonvolatile semiconductor memory device using a trench type element isolation according to a first conventional example, and FIGS. 26B to 26D show the nonvolatile semiconductor memory device; FIG. 4 is a cross-sectional view illustrating a structure of a semiconductor memory device.
【図27】図27(a)は、第2の従来例のトレンチ型
素子分離を用いた不揮発性半導体記憶装置の構造を示す
平面図、図27(b)〜(d)は、この不揮発性半導体
記憶装置の構造を示す断面図である。FIG. 27 (a) is a plan view showing the structure of a nonvolatile semiconductor memory device using a trench type element isolation according to a second conventional example, and FIGS. 27 (b) to (d) show this nonvolatile semiconductor memory device. FIG. 4 is a cross-sectional view illustrating a structure of a semiconductor memory device.
【図28】図28(a)は、第3の従来例のトレンチ型
素子分離を用いた不揮発性半導体記憶装置の構造を示す
平面図、図28(b)〜(e)は、この不揮発性半導体
記憶装置の構造を示す断面図である。FIG. 28 (a) is a plan view showing the structure of a nonvolatile semiconductor memory device using a trench type element isolation according to a third conventional example, and FIGS. 28 (b) to 28 (e) show the nonvolatile semiconductor memory device; FIG. 4 is a cross-sectional view illustrating a structure of a semiconductor memory device.
2…半導体基板 4…シリコン酸化膜 6…シリコン窒化膜 8…ソース拡散層 10…ドレイン拡散層 12…シリコン酸化膜 14…フォトレジスト 16…トレンチ素子分離領域 16a…トレンチ埋め込み材 18…トンネル酸化膜 20…フローティングゲート 20a…ポリシリコン膜 22…インターポリ絶縁膜 24…コントロールゲート 26…絶縁膜 28…ビット線コンタクト 30…ビット線配線 32…絶縁膜 42…半導体基板 44…トンネル酸化膜 46…フローティングゲート 46a…ポリシリコン膜 48…ソース拡散層 50…ドレイン拡散層 52…シリコン酸化膜 54…フォトレジスト 56…トレンチ素子分離領域 56a…トレンチ埋め込み材 58…フローティングゲート 58a…ポリシリコン膜 60…インターポリ絶縁膜 62…コントロールゲート 64…絶縁膜 66…ビット線コンタクト 68…ビット線配線 70…絶縁膜 72…半導体基板 74…トレンチ素子分離領域 76…ソース拡散層 78…シリコン酸化膜 80…シリコン酸化膜 82…インターポリ絶縁膜 84…コントロールゲート 86…セレクトゲートトランジスタのゲート 88…ビット線コンタクト 90…絶縁膜 DESCRIPTION OF SYMBOLS 2 ... Semiconductor substrate 4 ... Silicon oxide film 6 ... Silicon nitride film 8 ... Source diffusion layer 10 ... Drain diffusion layer 12 ... Silicon oxide film 14 ... Photoresist 16 ... Trench isolation region 16a ... Trench filling material 18 ... Tunnel oxide film 20 ... Floating gate 20a ... Polysilicon film 22 ... Interpoly insulating film 24 ... Control gate 26 ... Insulating film 28 ... Bit line contact 30 ... Bit line wiring 32 ... Insulating film 42 ... Semiconductor substrate 44 ... Tunnel oxide film 46 ... Floating gate 46a ... polysilicon film 48 ... source diffusion layer 50 ... drain diffusion layer 52 ... silicon oxide film 54 ... photoresist 56 ... trench isolation region 56a ... trench filling material 58 ... floating gate 58a ... polysilicon film 60 ... interpoly insulating film 62 control gate 64 insulating film 66 bit line contact 68 bit line wiring 70 insulating film 72 semiconductor substrate 74 trench isolation region 76 source diffusion layer 78 silicon oxide film 80 silicon oxide film 82 inter Poly insulating film 84 ... Control gate 86 ... Gate of select gate transistor 88 ... Bit line contact 90 ... Insulating film
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F001 AA23 AB02 AC03 AD19 AD41 AD52 AD53 AD60 AE02 AE03 AE08 AG07 AG10 AG28 5F083 EP23 EP33 EP34 EP76 EP77 ER02 ER05 ER14 ER16 ER22 GA02 GA09 JA35 KA11 KA14 MA06 MA20 NA01 PR06 PR07 PR29 PR40 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F001 AA23 AB02 AC03 AD19 AD41 AD52 AD53 AD60 AE02 AE03 AE08 AG07 AG10 AG28 5F083 EP23 EP33 EP34 EP76 EP77 ER02 ER05 ER14 ER16 ER22 GA02 GA09 JA35 KA11 KA14 MA06 MA20 PR01 PR06
Claims (10)
形成された複数のトレンチ素子分離領域と、 前記トレンチ素子分離領域に挟まれるように前記活性領
域に形成され、前記半導体基板の導電型と逆導電型のド
レイン領域と、 前記活性領域上に前記活性領域と容量結合するように形
成された電荷蓄積層と、 前記電荷蓄積層上に前記電荷蓄積層と容量結合するよう
に形成された制御ゲートと、 前記制御ゲートに対して前記ドレイン領域の反対側で前
記制御ゲートに並行するように形成され、前記半導体基
板の導電型と逆導電型のソース領域とを具備し、 前記トレンチ素子分離領域の前記ソース領域と対向する
エッジが前記電荷蓄積層の下面のエッジと略一致してお
り、前記ソース領域が前記半導体基板内で実質的に平面
状に形成されていることを特徴とする不揮発性半導体記
憶装置。A plurality of trench isolation regions formed to define an active region in a semiconductor substrate; and a plurality of trench isolation regions formed in the active region so as to be sandwiched between the trench isolation regions. A drain region of a reverse conductivity type; a charge storage layer formed on the active region so as to be capacitively coupled to the active region; and a control formed on the charge storage layer so as to be capacitively coupled to the charge storage layer. A gate formed on the opposite side of the drain region with respect to the control gate so as to be in parallel with the control gate, and having a source region of a conductivity type and a reverse conductivity type of the semiconductor substrate; The edge facing the source region substantially coincides with the edge of the lower surface of the charge storage layer, and the source region is formed in a substantially planar shape in the semiconductor substrate. The nonvolatile semiconductor memory device according to claim and.
形成された複数のトレンチ素子分離領域と、 前記トレンチ素子分離領域に挟まれるように前記活性領
域に形成され、前記半導体基板の導電型と逆導電型のド
レイン領域と、 前記ドレイン領域に隣接して形成された第1の選択ゲー
トトランジスタと、 前記活性領域上に前記活性領域と容量結合するように形
成された電荷蓄積層と、 前記電荷蓄積層上に前記電荷蓄積層と容量結合するよう
に形成された制御ゲートと、 前記電荷蓄積層及び制御ゲートを有するメモリセルを一
対の選択ゲートトランジスタが挟持するように前記メモ
リセルに対して前記第1の選択ゲートトランジスタの反
対側に形成された第2の選択ゲートトランジスタと、 前記第2の選択ゲートトランジスタに隣接して前記制御
ゲートに並行するように形成され、前記半導体基板の導
電型と逆導電型のソース領域とを具備し、 前記トレンチ素子分離領域の前記ソース領域と対向する
エッジが前記第2の選択ゲートトランジスタのゲートの
下面のエッジと略一致しており、前記ソース領域が前記
半導体基板内で実質的に平面状に形成されていることを
特徴とする不揮発性半導体記憶装置。2. A semiconductor device, comprising: a plurality of trench element isolation regions formed to define an active region in a semiconductor substrate; and a plurality of trench element isolation regions formed in the active region so as to be sandwiched between the trench element isolation regions. A drain region of opposite conductivity type, a first select gate transistor formed adjacent to the drain region, a charge storage layer formed on the active region so as to be capacitively coupled to the active region, A control gate formed on the storage layer so as to be capacitively coupled to the charge storage layer; and a memory cell having the charge storage layer and the control gate, the memory cell having a pair of select gate transistors. A second select gate transistor formed on the opposite side of the first select gate transistor; and a second select gate transistor adjacent to the second select gate transistor. A source region of a conductivity type and a reverse conductivity type of the semiconductor substrate, which is formed in parallel with the control gate, and an edge of the trench element isolation region facing the source region is formed of the second select gate transistor. A nonvolatile semiconductor memory device substantially coincident with an edge of a lower surface of a gate, wherein the source region is formed substantially planar in the semiconductor substrate.
体基板の表面位置と略一致していることを特徴とする請
求項1または2に記載の不揮発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 1, wherein a surface position of said source region substantially coincides with a surface position of said semiconductor substrate.
る工程と、 前記第1のマスク材をマスクとしたイオン注入法により
前記半導体基板内にソース拡散層を線状に形成する工程
と、 前記ソース拡散層と自己整合的に第1の絶縁膜を形成す
る工程と、 素子形成領域を覆うように第2のマスク材を形成する工
程と、 前記第1のマスク材及び前記半導体基板を、前記第1の
絶縁膜及び前記第2のマスク材をマスクとしたエッチン
グによりエッチングしてトレンチを形成する工程と、 前記トレンチに第2の絶縁膜を埋め込みトレンチ素子分
離領域を形成する工程と、 前記素子形成領域に残された前記第1のマスク材を除去
して溝を形成する工程と、 前記溝内の露出した半導体基板の表面に第1のゲート絶
縁膜を形成する工程と、 前記第1のゲート絶縁膜上に第1の導電膜を形成する工
程と、 前記第1の導電膜上に第3の絶縁膜、第2の導電膜を形
成する工程と、 前記第2の導電膜、第3の絶縁膜、及び第1の導電膜を
パターニングして電荷蓄積層、第2のゲート絶縁膜、及
び制御ゲートを形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。4. A step of forming a first mask material on a semiconductor substrate, and a step of forming a source diffusion layer in the semiconductor substrate in a linear shape by an ion implantation method using the first mask material as a mask. Forming a first insulating film in a self-aligned manner with the source diffusion layer; forming a second mask material so as to cover an element forming region; and forming the first mask material and the semiconductor substrate. Forming a trench by etching by etching using the first insulating film and the second mask material as a mask, forming a trench isolation region by burying a second insulating film in the trench, Removing the first mask material left in the element formation region to form a groove; forming a first gate insulating film on the exposed surface of the semiconductor substrate in the groove; 1 game Forming a first conductive film on the insulating film; forming a third insulating film and a second conductive film on the first conductive film; Forming a charge storage layer, a second gate insulating film, and a control gate by patterning an insulating film and a first conductive film, a method for manufacturing a nonvolatile semiconductor memory device.
複数本形成する工程と、 前記第1のマスク材をマスクとして前記半導体基板に不
純物を導入し、前記半導体基板と逆導電型の不純物導入
領域を形成する工程と、 前記半導体基板の全面に第2のマスク材を形成し、前記
第1のマスク材の間の所望の領域に選択的に第2のマス
ク材を残す工程と、 前記第1のマスク材と略直交するように第3のマスク材
を線状に形成する工程と、 前記第2のマスク材と第3のマスク材とをマスクとし
て、前記第1のマスク材と前記半導体基板を前記不純物
導入領域より深い位置まで除去してトレンチを形成する
工程と、 前記第3のマスク材を除去した後、前記トレンチ内に絶
縁膜を埋め込み素子分離領域を形成する工程と、 前記第3のマスク材の下方で残された前記第1のマスク
材を除去して前記半導体基板の表面を露出する工程と、 前記半導体基板の表面に第1のゲート絶縁膜を形成する
工程と、 前記第1のゲート絶縁膜上に第1の導電膜を形成する工
程と、 前記第2のマスク材と略直交するように前記第1の導電
膜を線状にパターニングする工程と、 前記第1の導電膜上に第2のゲート絶縁膜を形成する工
程と、 前記第2のゲート絶縁膜上に第2の導電膜を形成する工
程と、 前記第2の導電膜上に、前記第2のマスク材の幅と実質
的に同じ間隔で前記第2のマスク材を挟むように複数本
の第4のマスク材を線状に形成する工程と、 前記第4のマスク材をマスクとして前記第2の導電膜、
第2のゲート絶縁膜、第1の導電膜を順次エッチングす
る工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。5. A step of linearly forming a plurality of first mask members on a semiconductor substrate; introducing impurities into the semiconductor substrate using the first mask members as a mask; Forming a second mask material over the entire surface of the semiconductor substrate, and selectively leaving the second mask material in a desired region between the first mask materials. Forming a third mask material in a line so as to be substantially orthogonal to the first mask material; and forming the first mask material using the second mask material and the third mask material as masks. Forming a trench by removing the semiconductor substrate to a position deeper than the impurity introduction region; and forming an element isolation region by burying an insulating film in the trench after removing the third mask material. Remaining below the third mask material Removing the first mask material thus formed to expose the surface of the semiconductor substrate; forming a first gate insulating film on the surface of the semiconductor substrate; A step of forming a first conductive film; a step of linearly patterning the first conductive film so as to be substantially orthogonal to the second mask material; and a second gate on the first conductive film. Forming an insulating film; forming a second conductive film on the second gate insulating film; forming a second conductive film on the second conductive film having substantially the same width as the second mask material. Forming a plurality of fourth mask materials in a linear shape so as to sandwich the second mask material at intervals; and forming the second conductive film using the fourth mask material as a mask;
A step of sequentially etching the second gate insulating film and the first conductive film. A method for manufacturing a nonvolatile semiconductor memory device, comprising:
形成予定部に第1のマスク材を形成する工程と、 前記第1のマスク材をマスクとしたイオン注入法によ
り、前記半導体基板内に前記第1の導電型と逆導電型で
ある第2の導電型のソース拡散層及びドレイン拡散層を
形成する工程と、 前記第1のマスク材上を含む前記半導体基板の全面に第
1の絶縁膜を堆積する工程と、 前記第1の絶縁膜を等方性エッチングして前記ソース拡
散層上に選択的に前記第1の絶縁膜を残す工程と、 素子形成領域をカバーするように第2のマスク材を形成
する工程と、 前記第1のマスク材及び前記半導体基板を、前記第1の
絶縁膜及び前記第2のマスク材をマスクとしたエッチン
グにより順次エッチングする工程と、 前記第2のマスク材を除去した後、前記半導体基板の全
面に埋め込み材を堆積する工程と、 前記第1の絶縁膜の上面より上方の前記埋め込み材を除
去し、トレンチ素子分離領域を形成する工程と、 前記第2のマスク材の下方で残された前記第1のマスク
材を除去して溝を形成する工程と、 前記溝内の露出した半導体基板の表面に第1のゲート絶
縁膜を形成する工程と、 前記溝内に形成された前記第1のゲート絶縁膜上を含む
前記半導体基板の全面に第1の導電膜を堆積し、この第
1の導電膜を選択的にエッチングしてワード線方向に隣
接するメモリセル間にスリットを形成する工程と、 前記第1の導電膜上を含む前記半導体基板の全面に第2
の絶縁膜、第2の導電膜を順次形成する工程と、 前記第2の導電膜、第2の絶縁膜、及び前記第1の導電
膜を選択的に順次エッチングし、それぞれワード線であ
る制御ゲート、第2のゲート絶縁膜、及び電荷蓄積層を
形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。6. A method of forming a first mask material in a portion where a word line is to be formed on a semiconductor substrate of a first conductivity type; and an ion implantation method using the first mask material as a mask. Forming a source diffusion layer and a drain diffusion layer of a second conductivity type opposite to the first conductivity type therein; and forming a first diffusion layer on the entire surface of the semiconductor substrate including on the first mask material. Depositing an insulating film of: a step of isotropically etching the first insulating film to selectively leave the first insulating film on the source diffusion layer; and covering an element formation region. A step of forming a second mask material; a step of sequentially etching the first mask material and the semiconductor substrate by etching using the first insulating film and the second mask material as a mask; 2 after removing the mask material Depositing a filling material over the entire surface of the semiconductor substrate; removing the filling material above the upper surface of the first insulating film to form a trench isolation region; and forming a trench element isolation region below the second mask material. Forming a groove by removing the remaining first mask material; forming a first gate insulating film on the exposed surface of the semiconductor substrate in the groove; and forming a groove in the groove. A first conductive film is deposited on the entire surface of the semiconductor substrate including the first gate insulating film, and the first conductive film is selectively etched to form a slit between memory cells adjacent in the word line direction. Forming a second conductive film on the entire surface of the semiconductor substrate including on the first conductive film;
Forming an insulating film and a second conductive film sequentially, and selectively etching the second conductive film, the second insulating film, and the first conductive film sequentially to control each of the word lines. Forming a gate, a second gate insulating film, and a charge storage layer. A method for manufacturing a nonvolatile semiconductor memory device, comprising:
成する工程と、 前記第1のゲート絶縁膜上に第1の導電膜をパターン形
成する工程と、 前記第1の導電膜をマスクとしたイオン注入法により前
記半導体基板内にソース拡散層を線状に形成する工程
と、 前記ソース拡散層と自己整合的に第1の絶縁膜を形成す
る工程と、 素子形成領域を覆うように第1のマスク材を形成する工
程と、 前記第1の導電膜及び前記半導体基板を、前記第1の絶
縁膜及び前記第1のマスク材をマスクとしたエッチング
によりエッチングしてトレンチを形成する工程と、 前記トレンチに第2の絶縁膜を埋め込みトレンチ素子分
離領域を形成する工程と、 前記第1の導電膜の表面に第2の導電膜を形成する工程
と、 前記第2の導電膜上に第3の絶縁膜、第3の導電膜を形
成する工程と、 前記第3の導電膜、第3の絶縁膜、及び第2の導電膜を
パターニングして制御ゲート、第2のゲート絶縁膜、及
び電荷蓄積層を形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。7. A step of forming a first gate insulating film on a semiconductor substrate, a step of patterning a first conductive film on the first gate insulating film, and a step of masking the first conductive film. Forming a source diffusion layer in the semiconductor substrate in a linear shape by the ion implantation method, forming a first insulating film in self-alignment with the source diffusion layer, and covering the element formation region. Forming a first mask material; and forming a trench by etching the first conductive film and the semiconductor substrate by etching using the first insulating film and the first mask material as a mask. Forming a trench element isolation region by burying a second insulating film in the trench; forming a second conductive film on the surface of the first conductive film; and forming a second conductive film on the second conductive film. Third insulating film, third conductor Forming a film, patterning the third conductive film, the third insulating film, and the second conductive film to form a control gate, a second gate insulating film, and a charge storage layer; A method for manufacturing a nonvolatile semiconductor memory device, comprising:
成する工程と、 前記第1のゲート絶縁膜上に第1の導電膜を線状に複数
本形成する工程と、 前記第1の導電膜をマスクとして前記半導体基板に不純
物を導入し、前記半導体基板と逆導電型の不純物導入領
域を形成する工程と、 前記半導体基板の全面に第1のマスク材を形成し、前記
第1の導電膜の間の所望の領域に選択的に第1のマスク
材を残す工程と、 前記第1のマスク材と略直交するように第2のマスク材
を線状に形成する工程と、 前記第1のマスク材と第2のマスク材とをマスクとし
て、前記第1の導電膜、前記第1のゲート絶縁膜、及び
前記半導体基板を前記不純物導入領域より深い位置まで
除去してトレンチを形成する工程と、 前記第2のマスク材を除去した後、前記トレンチ内に絶
縁膜を埋め込み素子分離領域を形成する工程と、 前記第2のマスク材の下方で残された前記第1の導電膜
上を含む前記半導体基板の全面に第2の導電膜を形成す
る工程と、 前記第1のマスク材と略直交するように前記第2の導電
膜を線状にパターニングする工程と、 前記第2の導電膜上に第2のゲート絶縁膜を形成する工
程と、 前記第2のゲート絶縁膜上に第3の導電膜を形成する工
程と、 前記第3の導電膜上に、前記第1のマスク材の幅と実質
的に同じ間隔で前記第1のマスク材を挟むように複数本
の第3のマスク材を線状に形成する工程と、 前記第3のマスク材をマスクとして前記第3の導電膜、
第2のゲート絶縁膜、第2の導電膜を順次エッチングす
る工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。8. A step of forming a first gate insulating film on a semiconductor substrate; a step of forming a plurality of first conductive films linearly on the first gate insulating film; Introducing an impurity into the semiconductor substrate using the conductive film as a mask to form an impurity introduction region of a conductivity type opposite to that of the semiconductor substrate; forming a first mask material over the entire surface of the semiconductor substrate; Selectively leaving a first mask material in a desired region between the conductive films; forming a second mask material in a linear shape so as to be substantially perpendicular to the first mask material; Using the first mask material and the second mask material as masks, the first conductive film, the first gate insulating film, and the semiconductor substrate are removed to a position deeper than the impurity introduction region to form a trench. And after removing the second mask material, Forming an element isolation region by burying an insulating film in the trench, forming a second conductive film on the entire surface of the semiconductor substrate including the first conductive film left below the second mask material Performing a step of linearly patterning the second conductive film so as to be substantially orthogonal to the first mask material; and forming a second gate insulating film on the second conductive film. Forming a third conductive film on the second gate insulating film; and forming the first mask on the third conductive film at substantially the same interval as the width of the first mask material. Forming a plurality of third mask materials in a linear shape so as to sandwich the material, the third conductive film using the third mask material as a mask,
A method of sequentially etching a second gate insulating film and a second conductive film, the method comprising manufacturing a non-volatile semiconductor memory device.
形成予定部に第1のゲート絶縁膜を介して第1の導電膜
を形成する工程と、 前記第1の導電膜をマスクとしたイオン注入法により、
前記半導体基板内に前記第1の導電型と逆導電型である
第2の導電型のソース拡散層及びドレイン拡散層を形成
する工程と、 前記第1の導電膜上を含む前記半導体基板の全面に第1
の絶縁膜を堆積する工程と、 前記第1の絶縁膜を等方性エッチングして前記ソース拡
散層上に選択的に前記第1の絶縁膜を残す工程と、 素子形成領域をカバーするように第1のマスク材を形成
する工程と、 前記第1の導電膜及び前記半導体基板を、前記第1の絶
縁膜及び前記第1のマスク材をマスクとしたエッチング
により順次エッチングする工程と、 前記第1のマスク材を除去した後、前記半導体基板の全
面に埋め込み材を堆積する工程と、 前記第1の絶縁膜の上面より上方の前記埋め込み材を除
去し、トレンチ素子分離領域を形成する工程と、 前記第1のマスク材の下方で残された前記第1の導電膜
上を含む前記半導体基板の全面に第2の導電膜を堆積
し、この第2の導電膜を選択的にエッチングしてワード
線方向に隣接するメモリセル間にスリットを形成する工
程と、 前記第2の導電膜上を含む前記半導体基板の全面に第2
の絶縁膜、第3の導電膜を順次形成する工程と、 前記第3の導電膜、第2の絶縁膜、及び前記第2の導電
膜を選択的に順次エッチングし、それぞれワード線であ
る制御ゲート、第2のゲート絶縁膜、及び電荷蓄積層を
形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。9. A step of forming a first conductive film on a portion where a word line is to be formed on a semiconductor substrate of a first conductivity type via a first gate insulating film; and using the first conductive film as a mask. Ion implantation method
Forming a source diffusion layer and a drain diffusion layer of a second conductivity type opposite to the first conductivity type in the semiconductor substrate; and an entire surface of the semiconductor substrate including on the first conductive film First
Depositing an insulating film of: a step of isotropically etching the first insulating film to selectively leave the first insulating film on the source diffusion layer; and covering an element formation region. A step of forming a first mask material; a step of sequentially etching the first conductive film and the semiconductor substrate by etching using the first insulating film and the first mask material as a mask; A step of depositing a filling material over the entire surface of the semiconductor substrate after removing the first mask material; and a step of removing the filling material above the upper surface of the first insulating film to form a trench element isolation region. Depositing a second conductive film over the entire surface of the semiconductor substrate including over the first conductive film left under the first mask material, and selectively etching the second conductive film; Memory adjacent to word line Forming a slit between Le, second on the entire surface of the semiconductor substrate including the second conductive film on
Forming an insulating film and a third conductive film sequentially; and selectively etching the third conductive film, the second insulating film, and the second conductive film sequentially to control each of the word lines. Forming a gate, a second gate insulating film, and a charge storage layer. A method for manufacturing a nonvolatile semiconductor memory device, comprising:
前記第1の絶縁膜は、前記ソース拡散層を挟んだ前記第
1のマスク材または前記第1の導電膜間の間隔の1/2
よりは厚く、前記ドレイン拡散層を挟んだ前記第1のマ
スク材または前記第1の導電膜間の間隔の1/2よりは
薄く堆積されることを特徴とする請求項6または9に記
載の不揮発性半導体記憶装置の製造方法。10. The step of depositing the first insulating film,
The first insulating film is 1 / of a distance between the first mask material or the first conductive film sandwiching the source diffusion layer.
10. The method according to claim 6, wherein the first mask material or the first conductive film sandwiching the drain diffusion layer is deposited to be thinner than half the distance between the first mask material and the first conductive film. A method for manufacturing a nonvolatile semiconductor memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11052673A JP2000252448A (en) | 1999-03-01 | 1999-03-01 | Non-volatile semiconductor storage device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP11052673A JP2000252448A (en) | 1999-03-01 | 1999-03-01 | Non-volatile semiconductor storage device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000252448A true JP2000252448A (en) | 2000-09-14 |
Family
ID=12921407
Family Applications (1)
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JP11052673A Pending JP2000252448A (en) | 1999-03-01 | 1999-03-01 | Non-volatile semiconductor storage device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000252448A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100689A (en) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | Nonvolatile semiconductor memory device |
US6436765B1 (en) * | 2001-02-09 | 2002-08-20 | United Microelectronics Corp. | Method of fabricating a trenched flash memory cell |
JP2008113017A (en) * | 2007-12-03 | 2008-05-15 | Toshiba Corp | Semiconductor device |
-
1999
- 1999-03-01 JP JP11052673A patent/JP2000252448A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100689A (en) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | Nonvolatile semiconductor memory device |
US6436765B1 (en) * | 2001-02-09 | 2002-08-20 | United Microelectronics Corp. | Method of fabricating a trenched flash memory cell |
JP2008113017A (en) * | 2007-12-03 | 2008-05-15 | Toshiba Corp | Semiconductor device |
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