JP2000252360A - Semiconductor integrated circuit and its designing method as well as correction method for interconnection - Google Patents
Semiconductor integrated circuit and its designing method as well as correction method for interconnectionInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路と
その設計方法ならびに配線の修正方法に関し、特に、多
層配線を有する半導体集積回路において、配線の設計変
更を容易にするためにチップ上に形成するダミー配線の
構成に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, a method of designing the same, and a method of correcting a wiring. This is related to the configuration of the dummy wiring to be performed.
【０００２】[0002]
【従来の技術】半導体集積回路の設計の過程において
は、論理変更等、種々の理由により一旦設計した配線を
設計変更したり、修正したりする場合がある。その場
合、設計変更や修正を容易にするために、予備配線とし
てダミー配線をチップ上に予め配置しておく技術が従来
から用いられている。図１７は、ダミー配線を備えた半
導体集積回路のレイアウトの一例を示す概略図である。
なお、この種の技術は、特開平５−４７９２９号公報、
特開平５−２４３５３５号公報、特開平６−２１６２４
７号公報等に開示されている。2. Description of the Related Art In the process of designing a semiconductor integrated circuit, once designed wiring may be changed or modified for various reasons such as logic change. In such a case, a technique of previously arranging a dummy wiring as a spare wiring on a chip in order to facilitate a design change or correction has been used. FIG. 17 is a schematic diagram showing an example of a layout of a semiconductor integrated circuit having dummy wirings.
This type of technology is disclosed in Japanese Patent Application Laid-Open No. 5-47929,
JP-A-5-243535, JP-A-6-21624
No. 7, for example.
【０００３】半導体集積回路では、基本的に、複数のト
ランジスタを用いて論理を形成したライブラリセル、い
わゆるプリミティブセル（基本セル、以下、本明細書で
は単にセルということもある）が複数配列されて１つの
セル列を構成し、さらにこのセル列が複数列配列されて
いる。そして、隣り合うセル列間が配線領域となってい
る。具体的にこの例では、図１７に示すように、セル
Ｌ、Ｍがセル列Ｔに配置され、セルＮ、Ｏがセル列Ｕに
配置され、セル列Ｔ、セル列Ｕ間が配線領域Ｖとなって
いる。さらに、各セル列Ｔ、Ｕの両側方にはそのセル列
に必要なグランド配線Ｐ、Ｒ、電源配線Ｑ、Ｓが配置さ
れている。In a semiconductor integrated circuit, basically, a plurality of library cells in which logic is formed using a plurality of transistors, so-called primitive cells (basic cells, hereinafter sometimes simply referred to as cells in this specification) are arranged in a plurality. One cell row is formed, and this cell row is arranged in a plurality of rows. A wiring area is formed between adjacent cell rows. Specifically, in this example, as shown in FIG. 17, cells L and M are arranged in a cell column T, cells N and O are arranged in a cell column U, and a wiring region V is provided between the cell columns T and U. It has become. Further, ground wirings P and R and power supply wirings Q and S required for each cell row are arranged on both sides of each cell row T and U.
【０００４】この例では、各セルＬ、Ｍ、Ｎ、Ｏ内の端
子ｍ、ｎ、ｐ、ｒ、ｓ、ｔ間の接続に使用する信号配線
１００、１０１、１０２、１０３、１０４は第１アルミ
配線、第２アルミ配線の２層配線構造であり、信号配線
１００〜１０４は、これら２層のアルミ配線と層間絶縁
膜を貫通してこれらアルミ配線間を接続する第１スルー
ホールとから構成されている。そして、この信号配線１
００〜１０４がセル列Ｔ、Ｕ間の配線領域Ｖに配置され
ている。また、配線領域Ｖ内の信号配線１００〜１０４
と重ならない領域に、第１アルミ配線とその両端のスル
ーホールからなるダミー配線セル１０５が未配線の状態
で配置されている。In this example, signal lines 100, 101, 102, 103, and 104 used for connection between terminals m, n, p, r, s, and t in cells L, M, N, and O are the first. It has a two-layer wiring structure of an aluminum wiring and a second aluminum wiring, and the signal wirings 100 to 104 are composed of these two layers of aluminum wiring and a first through hole penetrating through the interlayer insulating film and connecting these aluminum wirings. Have been. And this signal wiring 1
Reference numerals 00 to 104 are arranged in the wiring region V between the cell rows T and U. Further, the signal wirings 100 to 104 in the wiring region V
A dummy wiring cell 105 including a first aluminum wiring and through holes at both ends thereof is arranged in a non-wiring state in a region not overlapping with the first wiring.
【０００５】図１７においては、セルＬの端子ｒ、セル
Ｍの端子ｓ、ｔ、セルＮの端子ｍはそれぞれ図示しない
セルの端子と接続され、セルＮの端子ｎとセルＯの端子
ｐとが接続され、セルＬの端子ｑとセルＯの端子ｏは未
配線の状態である。ここで、例えば論理変更の必要が生
じ、セルＬの端子ｑとセルＯの端子ｏとを接続しなけれ
ばならなくなったとすると、図１８に示すように、ダミ
ー配線セル１０５を利用して端子ｑ、端子ｏの各々とダ
ミー配線セル１０５を第１スルーホール１０６、１０７
を介して第２アルミ配線１０８、１０９で接続すれば、
端子ｑと端子ｏとが接続されたことになる。In FIG. 17, a terminal r of a cell L, terminals s and t of a cell M, and a terminal m of a cell N are respectively connected to terminals of a cell (not shown). Are connected, and the terminal q of the cell L and the terminal o of the cell O are unwired. Here, for example, if it is necessary to change the logic and the terminal q of the cell L must be connected to the terminal o of the cell O, as shown in FIG. , Each terminal o and the dummy wiring cell 105 are connected to the first through holes 106 and 107.
Through the second aluminum wirings 108 and 109 via
This means that the terminal q and the terminal o are connected.
【０００６】このように、初期のレイアウト設計段階で
配置されたダミー配線セルを利用することによって、既
存配置セルや既存配線の大幅な移動や変更を伴うことな
く、論理変更に容易に対応することができ、既存のレイ
アウト設計情報の有効活用を図ることができる。この点
で、ダミー配線セルの採用は有効な設計手法の一つであ
る。As described above, by using the dummy wiring cells arranged in the initial layout design stage, it is possible to easily cope with a logical change without significantly moving or changing existing cells or existing wiring. Thus, the existing layout design information can be effectively used. In this regard, the use of dummy wiring cells is one of the effective design techniques.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記ダ
ミー配線セルを備えた従来の半導体集積回路の場合、以
下に述べる問題点があった。上記修正例では、ダミー配
線セルの有用性を説明するために、図１７において、セ
ルＬの端子ｑとセルＯの端子ｏというように未配線状態
の端子同士を接続し、しかもダミー配線セル１０５両端
の第１スルーホール１０６、１０７と端子ｑ、ｏとを結
ぶ配線が他の第２アルミ配線と接触しない位置にある場
合を想定した。そのため、第２アルミ層の修正のみで対
応することができた。However, in the case of a conventional semiconductor integrated circuit having the above-mentioned dummy wiring cell, there are the following problems. In the above modification, in order to explain the usefulness of the dummy wiring cell, in FIG. 17, unwired terminals such as terminal q of cell L and terminal o of cell O are connected, and It is assumed that the wiring connecting first through holes 106 and 107 at both ends and terminals q and o is in a position where it does not come into contact with other second aluminum wiring. Therefore, it was possible to respond only by modifying the second aluminum layer.
【０００８】ところが、同様のダミー配線セルを備えて
いても、図１７で示したように、必ずしも、配線修正に
応じてその箇所に適切なダミー配線があるとは限らな
い。例えば、既に配線された端子同士の配線経路を変更
する場合、接続しようとする端子同士が遠く離れている
場合等には、実際上、第１アルミ層と第２アルミ層双方
の設計変更が必要になってしまう。つまり、ダミー配線
セルが第１アルミ配線とその両端のスルーホールのみで
構成されているため、第２アルミ層の修正だけでダミー
配線セルのスルーホールに第２アルミ配線を接続しよう
とすると、修正後の配線と他の第２アルミ配線とが接触
することになる。そこで、セルの端子とダミー配線セル
との間を結線したり、ダミー配線セル間を結線するため
に、第１アルミ配線も修正する必要が生じる。つまり、
従来のダミー配線セルを用いた配線修正では、限られた
場合にのみ、簡単な修正で対応することができたのであ
る。However, even if a similar dummy wiring cell is provided, as shown in FIG. 17, there is not always an appropriate dummy wiring at that location in accordance with the wiring correction. For example, when changing the wiring route between already wired terminals or when the terminals to be connected are far apart, it is actually necessary to change the design of both the first aluminum layer and the second aluminum layer. Become. In other words, since the dummy wiring cell is composed of only the first aluminum wiring and the through holes at both ends thereof, if the second aluminum wiring is to be connected to the through hole of the dummy wiring cell only by correcting the second aluminum layer, the correction is made. The subsequent wiring comes into contact with another second aluminum wiring. Therefore, in order to connect the terminals of the cells and the dummy wiring cells or to connect the dummy wiring cells, the first aluminum wiring also needs to be modified. That is,
In a conventional wiring correction using a dummy wiring cell, only a limited case can be dealt with by a simple correction.
【０００９】一般に半導体製造プロセスにおいては、ゲ
ート層、コンタクト層、メタル配線層、スルーホール層
等、多くの層（パターン）を形成し、回路を作成する。
この時、各層毎にレティクル（フォトマスク）が必要で
ある。レティクルは、ウェハ上にレイアウトパターンを
転写するために使用するものであり、通常、石英で作成
されることが多く、非常に高価なものである。したがっ
て、種々の事情により回路パターンの変更が必要となっ
た場合でも、パターンの変更を行うレティクルの層数が
少ない程良く、多くなればなる程、製造コストの高騰、
設計変更に要する時間や労力の増大、等の不具合が生じ
る。Generally, in a semiconductor manufacturing process, a circuit is formed by forming many layers (patterns) such as a gate layer, a contact layer, a metal wiring layer, and a through-hole layer.
At this time, a reticle (photomask) is required for each layer. The reticle is used to transfer a layout pattern onto a wafer, and is usually made of quartz and is very expensive. Therefore, even when the circuit pattern needs to be changed due to various circumstances, the smaller the number of layers of the reticle for changing the pattern, the better, and the larger the number, the higher the manufacturing cost,
Problems such as an increase in time and labor required for the design change occur.
【００１０】また、従来の設計手法では、ダミー配線
も、プリミティブセルと同様、１つのセルとして取り扱
われていた。そして、チップ全体のレイアウト設計は、
プリミティブセルの配置、ダミー配線セルの配置、セル
端子間の信号配線の配置、という手順で行われていた。
つまり、信号配線よりも先にダミー配線が配置されるた
め、信号配線はダミー配線を避けるように配置しなけれ
ばならない。そのため、信号配線の配線長が必然的に長
くなり、それに伴って、配線容量の増大、信号遅延の増
大という製品特性上の問題をも招いていた。Further, in the conventional design method, the dummy wiring is treated as one cell as in the case of the primitive cell. And the layout design of the whole chip is
This procedure is performed by arranging primitive cells, arranging dummy wiring cells, and arranging signal wiring between cell terminals.
That is, since the dummy wiring is arranged before the signal wiring, the signal wiring must be arranged to avoid the dummy wiring. For this reason, the wiring length of the signal wiring is inevitably increased, which causes a problem in product characteristics such as an increase in wiring capacity and an increase in signal delay.
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、配線の設計変更や修正を行う必要
が生じた際に、パターン変更を行う層の数を極力少なく
し、製造コストの高騰、設計変更に要する時間や労力の
増大、製品特性の低下等、種々の問題が生じることのな
い半導体集積回路の構成とその設計方法ならびに配線の
修正方法を提供することを目的とする。特に、従来の方
法では困難であったセル間を跨ぐ配線修正や信号線を跨
ぐ配線修正にも対応できる手段を提供する。また、設計
変更、修正により接続する端子が近くにあるとは限ら
ず、遠く離れた場合もあり、このように遠く離れた端子
間の接続を変更する場合にも対応可能な手段を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and when the wiring needs to be changed or modified, the number of layers for changing the pattern is reduced as much as possible. It is an object of the present invention to provide a configuration of a semiconductor integrated circuit which does not cause various problems such as a rise in cost, an increase in time and labor required for a design change, a decrease in product characteristics, and the like, a method for designing the same, and a method for correcting wiring. . In particular, the present invention provides means capable of coping with wiring correction across cells and wiring correction across signal lines, which is difficult with the conventional method. In addition, the terminals to be connected are not always nearby due to design change or modification, and may be far away.Providing means capable of coping with such a case where the connection between terminals far apart is changed. With the goal.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体集積回路は、複数の基本セルと、
複数の基本セルの端子同士を接続する信号配線と、複数
の基本セル間の配線領域上および基本セル上にわたって
配置され、スルーホールを介して互いに接続された複数
の配線層からなるダミー配線とを有することを特徴とす
るものである。In order to achieve the above object, a semiconductor integrated circuit according to the present invention comprises a plurality of basic cells,
A signal wiring for connecting terminals of a plurality of basic cells, and a dummy wiring composed of a plurality of wiring layers arranged over a wiring region between the plurality of basic cells and over the basic cells and connected to each other through through holes. It is characterized by having.
【００１３】前記ダミー配線の少なくとも一端を電源配
線またはグランド配線に接続することが望ましい。ま
た、前記ダミー配線をなす複数の配線層が、基本セル内
の端子を構成する層と同一の層からなる配線層を含むこ
とが望ましく、さらには、当該の半導体集積回路で用い
られている最上層の配線層と同一の層からなる配線層を
含むことが望ましい。Preferably, at least one end of the dummy wiring is connected to a power wiring or a ground wiring. Further, it is preferable that the plurality of wiring layers forming the dummy wiring include a wiring layer formed of the same layer as a layer forming a terminal in the basic cell. It is desirable to include a wiring layer made of the same layer as the upper wiring layer.
【００１４】本発明の半導体集積回路の設計方法は、複
数の基本セルと、複数の基本セルの端子同士を接続する
信号配線と、複数の基本セル間の配線領域上および基本
セル領域上にわたって配置され、スルーホールを介して
互いに接続された複数の配線層からなるダミー配線とを
有する半導体集積回路の設計方法であって、チップ内に
複数の基本セルを配置し、信号配線を配置した後、ダミ
ー配線を複数の基本セル間の配線領域上および基本セル
領域上にわたって配置することを特徴とするものであ
る。前記ダミー配線の少なくとも一端を、電源配線また
はグランド配線に接続することが望ましい。According to the method of designing a semiconductor integrated circuit of the present invention, a plurality of basic cells, a signal wiring for connecting terminals of the plurality of basic cells, a wiring area between the plurality of basic cells, and a basic cell area are arranged. A method for designing a semiconductor integrated circuit having a dummy wiring composed of a plurality of wiring layers connected to each other via through holes, wherein a plurality of basic cells are arranged in a chip, and after arranging signal wiring, The dummy wirings are arranged over a wiring region between a plurality of basic cells and over the basic cell region. It is preferable that at least one end of the dummy wiring is connected to a power supply wiring or a ground wiring.
【００１５】また、前記ダミー配線の配置にあたって
は、チップ内を電源配線とグランド配線とに接する複数
の領域に分割し、複数の領域のうちの任意の一領域に接
する電源配線上またはグランド配線上の一点であってダ
ミー配線の配線が可能な点を探索し、その点から前記一
領域に隣接する領域を通過して該領域に接する電源配線
上またはグランド配線上に至る一点であってダミー配線
の配線が可能な点を探索することによって、ダミー配線
の経路を決定する方法を用いることができる。前記ダミ
ー配線をなす複数の配線層のうちの一配線層を、基本セ
ル内の端子を構成する層と同一の層で構成することが望
ましく、さらには、当該の半導体集積回路で用いられて
いる最上層の配線層と同一の層で構成することが望まし
い。In arranging the dummy wiring, the inside of the chip is divided into a plurality of regions in contact with the power supply wiring and the ground wiring, and the power supply wiring or the ground wiring on any one of the plurality of regions is connected. And a point where a dummy wiring is possible is searched for, and from that point, a point on a power supply wiring or a ground wiring passing through a region adjacent to the one region and in contact with the region is a dummy wiring. A method of determining the route of the dummy wiring by searching for a point where the wiring is possible can be used. It is preferable that one wiring layer of the plurality of wiring layers forming the dummy wiring is formed of the same layer as a layer forming a terminal in a basic cell, and furthermore, is used in the semiconductor integrated circuit. It is desirable to configure the same layer as the uppermost wiring layer.
【００１６】本発明の配線の修正方法は、複数の基本セ
ルと、複数の基本セルの端子同士を接続する信号配線
と、複数の基本セル間の配線領域上および基本セル領域
上にわたって配置され、スルーホールを介して互いに接
続された複数の配線層からなるダミー配線とを有する半
導体集積回路における配線の修正方法であって、ダミー
配線をなす複数の配線層のうちのいずれかを修正するこ
とによって端子または信号配線とダミー配線とを接続
し、ダミー配線を新たに信号配線とすることを特徴とす
るものである。According to the method of correcting a wiring according to the present invention, a plurality of basic cells, a signal wiring connecting terminals of the plurality of basic cells, a wiring region between the plurality of basic cells, and a basic cell region are arranged. A method for correcting a wiring in a semiconductor integrated circuit having a dummy wiring composed of a plurality of wiring layers connected to each other through through holes, by correcting any one of the plurality of wiring layers forming the dummy wiring. A terminal or signal wiring is connected to a dummy wiring, and the dummy wiring is newly used as a signal wiring.
【００１７】従来の半導体集積回路におけるダミー配線
セルが１層の配線層とその両端のスルーホールで構成さ
れていたため、このダミー配線セルを用いようとする
と、複数層にわたる修正が必要であった。これに対し
て、本発明の半導体集積回路におけるダミー配線は、ス
ルーホールを介して互いに接続された複数の配線層で構
成されたものである。つまり、信号配線が多層構造であ
ると同時に、ダミー配線も多層構造であるため、基本的
には、設計変更したい端子や配線が存在する層に応じて
ダミー配線の対応する層を設計変更すれば、これら端子
や配線とダミー配線との接続が可能になる。したがっ
て、配線の設計変更に伴って改版すべきレティクルの層
数を削減することができ、製造コストの高騰、設計変更
に要する時間や労力の増大、等を抑制することができ
る。Since a dummy wiring cell in a conventional semiconductor integrated circuit is composed of a single wiring layer and through holes at both ends thereof, if this dummy wiring cell is to be used, it is necessary to correct a plurality of layers. On the other hand, the dummy wiring in the semiconductor integrated circuit of the present invention is constituted by a plurality of wiring layers connected to each other via through holes. In other words, since the signal wiring has a multilayer structure at the same time as the dummy wiring has a multilayer structure, basically, the design change of the corresponding layer of the dummy wiring is made according to the layer in which the terminal or the wiring to be changed exists. The connection between these terminals and wiring and the dummy wiring becomes possible. Accordingly, it is possible to reduce the number of layers of the reticle to be revised in accordance with the wiring design change, thereby suppressing an increase in manufacturing cost, an increase in time and labor required for the design change, and the like.
【００１８】また、ダミー配線が他の配線と接続されず
にフローティング状態であると、ダミー配線に電荷が蓄
積し、回路中の他の箇所の特性が劣化するという問題を
誘因する。その場合、ダミー配線の少なくとも一端を電
源配線またはグランド配線に接続すると、ダミー配線の
電位が電源電位またはグランド電位に固定されるため、
この問題を解消することができる。両端ともに電源配線
またはグランド配線に接続すると、より好ましい。If the dummy wiring is in a floating state without being connected to other wirings, electric charges are accumulated in the dummy wirings, causing a problem that characteristics of other parts in the circuit are deteriorated. In that case, when at least one end of the dummy wiring is connected to the power supply wiring or the ground wiring, the potential of the dummy wiring is fixed at the power supply potential or the ground potential.
This problem can be solved. It is more preferable that both ends are connected to a power supply wiring or a ground wiring.
【００１９】ダミー配線と基本セル内の端子との接続を
極力容易にするためには、ダミー配線をなす複数の配線
層が、端子を構成する層と同一の層からなる配線層を含
むことが望ましい。例えば、基本セルが第１メタル層を
有し、したがって、この基本セル内の端子が第１メタル
層で形成されている場合、ダミー配線が第１メタル層を
含むようにするとよい。特に、端子の近傍にダミー配線
の第１メタル層がくるようにするとなお良い。基本セル
が第１メタル層、第２メタル層を有し、端子が第２メタ
ル層で形成されている場合には、ダミー配線が第２メタ
ル層を含むようにすればよい。さらには、当該の半導体
集積回路で用いられている最上層の配線層と同一の層か
らなる配線層を含むようにすれば、ダミー配線を最も有
効に利用することができる。In order to make the connection between the dummy wiring and the terminal in the basic cell as easy as possible, the plurality of wiring layers forming the dummy wiring should include the same wiring layer as the layer constituting the terminal. desirable. For example, when the basic cell has the first metal layer, and thus the terminal in the basic cell is formed of the first metal layer, the dummy wiring may include the first metal layer. In particular, it is more preferable that the first metal layer of the dummy wiring be located near the terminal. In the case where the basic cell has a first metal layer and a second metal layer and the terminal is formed of the second metal layer, the dummy wiring may include the second metal layer. Further, if a wiring layer made of the same layer as the uppermost wiring layer used in the semiconductor integrated circuit is included, the dummy wiring can be used most effectively.
【００２０】次に、設計方法に関して、従来はダミー配
線も１つのセルとして取り扱われ、信号配線よりも先に
ダミー配線が配置されるため、信号配線はダミー配線を
避けるように配置しなければならず、信号配線の配線長
が長くなってしまっていた。これに対して、本発明の設
計方法は、従来とは逆に、信号配線を配置した後、信号
配線の間を立体的に縫うようにダミー配線を配置してい
る。つまり、信号配線とダミー配線とが平面的に交差す
るような箇所では、ダミー配線が信号配線とは異なる層
で交差するように設計している。このように、本発明の
設計方法ではあくまでも信号配線の設計が優先であり、
ダミー配線側が信号配線を避けるように設計している。
そのため、信号配線がむやみに長くなって配線容量の増
大、信号遅延の増大等の問題が生じることがない。Next, regarding the design method, the dummy wiring is conventionally treated as one cell, and the dummy wiring is arranged before the signal wiring. Therefore, the signal wiring must be arranged so as to avoid the dummy wiring. Instead, the wiring length of the signal wiring was long. On the other hand, in the design method of the present invention, contrary to the conventional method, after arranging the signal wiring, the dummy wiring is arranged so as to three-dimensionally sew between the signal wirings. In other words, at locations where the signal wiring and the dummy wiring intersect in a plane, the dummy wiring is designed to intersect on a different layer from the signal wiring. Thus, in the design method of the present invention, the design of the signal wiring is given priority,
The dummy wiring side is designed to avoid signal wiring.
Therefore, there is no problem that the signal wiring is unnecessarily long and the wiring capacity is increased and the signal delay is increased.
【００２１】[0021]
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態を図１〜図３を参照して説明す
る。図１および図２はダミー配線を備えた本実施の形態
の半導体集積回路の構成を示しており、図１は配線修正
前の状態を示す図、図２は配線修正後の状態を示す図で
ある。本実施の形態の場合、配線構成の全体は第１アル
ミ層、第２アルミ層、第３アルミ層の３層構成である
が、セル内は第１アルミ層で構成されており、したがっ
て、セルの各端子は第１アルミ層で形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] A first embodiment of the present invention will be described below with reference to FIGS. 1 and 2 show the configuration of a semiconductor integrated circuit according to the present embodiment having dummy wirings. FIG. 1 is a diagram showing a state before wiring correction, and FIG. 2 is a diagram showing a state after wiring correction. is there. In the case of the present embodiment, the entire wiring configuration is a three-layer structure of a first aluminum layer, a second aluminum layer, and a third aluminum layer. However, the inside of the cell is formed of the first aluminum layer. Are formed of a first aluminum layer.
【００２２】図１に示すように、第１アルミ層からなる
グランド配線Ｄ、電源配線Ｆ、グランド配線Ｅが交互に
配置されており、グランド配線Ｄと電源配線Ｆとの間に
セルＡおよびセルＢが配置され、電源配線Ｆとグランド
配線Ｅとの間にセルＣが配置されている。セルＡの端子
ａとセルＢの端子ｂが信号配線Ｇで接続され、セルＢの
端子ｃとセルＣの端子ｅが信号配線Ｈで接続されてい
る。これら信号配線Ｇ、Ｈは３層構造であって、第１ア
ルミ配線、第２アルミ配線、第３アルミ配線の３層と、
第１アルミ配線と第２アルミ配線とを接続する第１スル
ーホール、第２アルミ配線と第３アルミ配線とを接続す
る第２スルーホールとから構成されている。セルＢの端
子ｄは未配線の状態である。As shown in FIG. 1, ground wirings D, power supply wirings F, and ground wirings E made of a first aluminum layer are alternately arranged, and a cell A and a cell wiring are provided between the ground wiring D and the power supply wiring F. B is arranged, and a cell C is arranged between the power supply wiring F and the ground wiring E. The terminal a of the cell A and the terminal b of the cell B are connected by a signal wiring G, and the terminal c of the cell B and the terminal e of the cell C are connected by a signal wiring H. These signal wirings G and H have a three-layer structure, and include three layers of a first aluminum wiring, a second aluminum wiring, and a third aluminum wiring.
It is composed of a first through hole connecting the first aluminum wiring and the second aluminum wiring, and a second through hole connecting the second aluminum wiring and the third aluminum wiring. The terminal d of the cell B is in an unwired state.
【００２３】上述したように、全ての端子ａ〜ｅは第１
アルミ層で形成されており、信号配線Ｇの場合、端子ａ
上および端子ｂ上に第１スルーホールがそれぞれ形成さ
れ、これら第１スルーホールから電源配線Ｆ上に第２ア
ルミ配線がそれぞれ延び、これら第２アルミ配線同士が
第２スルーホールを介して第３アルミ配線で接続されて
いる。信号配線Ｈの場合、端子ｃ上に第１スルーホール
が形成され、この第１スルーホールからグランド配線Ｄ
上に第２アルミ配線が延び、第２アルミ配線端部の第２
スルーホールを介してグランド配線Ｄに沿って第３アル
ミ配線が延び、第３アルミ配線端部の第２スルーホール
を介して電源配線Ｆを跨いでグランド配線Ｅの近傍まで
第２アルミ配線が延び、第２アルミ配線端部の第１スル
ーホールを介して端子ｅまで第１アルミ配線が接続され
ている。As described above, all terminals a to e are connected to the first
It is formed of an aluminum layer. In the case of the signal wiring G, the terminal a
A first through hole is formed on each of the upper and terminal b, and a second aluminum wiring extends from the first through hole to the power supply wiring F, and these second aluminum wirings are connected to each other through the second through hole. They are connected by aluminum wiring. In the case of the signal wiring H, a first through hole is formed on the terminal c, and the ground wiring D
A second aluminum wiring extends above the second aluminum wiring,
The third aluminum wiring extends along the ground wiring D via the through hole, and the second aluminum wiring extends to the vicinity of the ground wiring E across the power supply wiring F via the second through hole at the end of the third aluminum wiring. The first aluminum wiring is connected to the terminal e via the first through hole at the end of the second aluminum wiring.
【００２４】また、図１において、各セルＡ、Ｂ、Ｃの
周辺は配線領域となっており、セルＡ、Ｂ、Ｃ以外の図
示しないセルの端子同士を接続し、セルＡ、Ｂ、Ｃの上
方を通過する通過配線Ｊ、Ｋが設けられている。グラン
ド配線Ｄ、Ｅ、電源配線Ｆと平行にセルＣの上方を通過
する第３アルミ配線からなる通過配線Ｊが配置され、グ
ランド配線Ｄ、Ｅ、電源配線Ｆと垂直に信号配線Ｈの第
３アルミ配線、信号配線Ｇの第３アルミ配線、通過配線
Ｊの下方を通過する第２アルミ配線からなる通過配線Ｋ
が配置されている。In FIG. 1, the periphery of each of the cells A, B, and C is a wiring area, and terminals of cells (not shown) other than the cells A, B, and C are connected to each other. Are provided. A passing wiring J made of a third aluminum wiring passing above the cell C is arranged in parallel with the ground wirings D and E and the power wiring F, and the third wiring of the signal wiring H is perpendicular to the ground wirings D and E and the power wiring F. Aluminum wiring, the third aluminum wiring of the signal wiring G, the passing wiring K composed of the second aluminum wiring passing below the passing wiring J
Is arranged.
【００２５】そして、本実施の形態の特徴であるダミー
配線Ｉが、グランド配線Ｄからグランド配線Ｅにわたっ
て配置されている。ダミー配線Ｉは、グランド配線Ｄ上
の端子ｄの近傍の位置を始点とし、グランド配線Ｄから
第１アルミ配線１が引き出され、第１アルミ配線１端部
の第１スルーホール２から第２アルミ配線３が延びて電
源配線Ｆを跨ぎ、第２アルミ配線３端部の第２スルーホ
ール４からセルＣ上に向けて第３アルミ配線５が通過配
線Ｋを跨いで延び、セルＣ上にて第３アルミ配線５端部
の第２スルーホール６からグランド配線Ｅに向けて第２
アルミ配線７が通過配線Ｊの下をくぐって延び、第２ア
ルミ配線７端部の第１スルーホール８から第１アルミ配
線９がグランド配線Ｅの端子ｅ近傍の位置に接続されて
いる。The dummy wiring I, which is a feature of this embodiment, is arranged from the ground wiring D to the ground wiring E. The dummy wiring I starts from a position near the terminal d on the ground wiring D, the first aluminum wiring 1 is drawn out from the ground wiring D, and the second aluminum wiring 1 is drawn from the first through hole 2 at the end of the first aluminum wiring 1. The wiring 3 extends over the power supply wiring F, and the third aluminum wiring 5 extends over the passing wiring K from the second through hole 4 at the end of the second aluminum wiring 3 toward the cell C. From the second through hole 6 at the end of the third aluminum wiring 5 to the ground wiring E, the second
The aluminum wiring 7 extends under the passing wiring J, and the first aluminum wiring 9 is connected to a position near the terminal e of the ground wiring E from the first through hole 8 at the end of the second aluminum wiring 7.
【００２６】なお、図１には１箇所のダミー配線Ｉのみ
を示すが、実際にはチップ内に多数配置されている。こ
のダミー配線Ｉは、全ての信号配線を結線した後、後の
配線変更に容易に対応できるように予備配線として配置
しておくものである。他の信号配線と接触しないように
することは勿論である。Although only one dummy wiring I is shown in FIG. 1, many dummy wirings I are actually arranged in the chip. After all the signal wirings are connected, the dummy wirings I are arranged as spare wirings so as to easily cope with a later wiring change. Of course, it does not come into contact with other signal wiring.
【００２７】図１に示した半導体集積回路の回路構成を
模式図で表すと、図３（ａ）で示すようになる。すなわ
ち、信号配線Ｇを通じてセルＡの端子ａからセルＢの端
子ｂに向けて信号を供給し、信号配線Ｈを通じてセルＢ
の端子ｃからセルＣの端子ｅに向けて信号を供給する構
成である。次に、論理変更の必要が生じ、図３（ｂ）に
示すように、セルＡの端子ａとセルＢの端子ｂの間は変
わらないが、セルＢの端子ｃからセルＣの端子ｅに代え
て、セルＢの端子ｄからセルＣの端子ｅに向けて信号を
供給する構成に配線を変更することを想定する。ここ
で、ダミー配線Ｉを用いることになる。FIG. 3A schematically shows the circuit configuration of the semiconductor integrated circuit shown in FIG. That is, a signal is supplied from the terminal a of the cell A to the terminal b of the cell B through the signal wiring G, and the cell B is supplied through the signal wiring H.
A signal is supplied from the terminal c of the cell C to the terminal e of the cell C. Next, it is necessary to change the logic, and as shown in FIG. 3B, there is no change between the terminal a of the cell A and the terminal b of the cell B, but from the terminal c of the cell B to the terminal e of the cell C. Instead, it is assumed that the wiring is changed to a configuration for supplying a signal from the terminal d of the cell B to the terminal e of the cell C. Here, the dummy wiring I is used.
【００２８】セルＢの端子ｄの近傍にダミー配線Ｉの一
端の第１アルミ配線１が位置しているため、図２に示す
ように、この第１アルミ配線１を、グランド配線Ｄとの
接続部分を切断するとともに端子ｄと接続するように修
正する（修正後を符号１’と示す）。一方、セルＣの端
子ｅの近傍にダミー配線Ｉの他端の第１アルミ配線９が
位置しているため、この第１アルミ配線９を、グランド
配線Ｅとの接続部分を切断するとともに端子ｅと接続す
るように修正する（修正後を符号９’と示す）。また、
端子ｅと接続していた信号配線Ｈの第１アルミ配線１０
を切断する。このように、図３（ａ）から図３（ｂ）に
示すように論理変更を行う場合に、本実施の形態の場
合、第１アルミ層のみをパターン変更すればよく、第２
アルミ層、第３アルミ層は全く変更する必要はない。Since the first aluminum wiring 1 at one end of the dummy wiring I is located near the terminal d of the cell B, the first aluminum wiring 1 is connected to the ground wiring D as shown in FIG. The portion is cut and modified so as to be connected to the terminal d (the modified portion is indicated by reference numeral 1 '). On the other hand, since the first aluminum wiring 9 at the other end of the dummy wiring I is located near the terminal e of the cell C, the connection of the first aluminum wiring 9 to the ground wiring E is cut and the terminal e is connected to the terminal e. (Correction is indicated by reference numeral 9 '). Also,
First aluminum wiring 10 of signal wiring H connected to terminal e
Disconnect. As described above, when the logic is changed as shown in FIGS. 3A to 3B, in the case of the present embodiment, only the pattern of the first aluminum layer needs to be changed, and
The aluminum layer and the third aluminum layer need not be changed at all.
【００２９】このように、本実施の形態の半導体集積回
路においては、各セルＡ〜Ｃの端子ａ〜ｅが全て第１ア
ルミ層で形成されるとともに、端子ａ〜ｅの近傍に多層
構造のダミー配線Ｉの第１アルミ配線１、９が配置され
ているため、第１アルミ層のパターンを変更しさえすれ
ば、セルＢの端子ｃ→セルＣの端子ｅの信号経路からセ
ルＢの端子ｄ→セルＣの端子ｅの信号経路に設計変更す
ることが可能になる。したがって、配線の設計変更に伴
って改版すべきレティクルの数が第１アルミ層の１層の
みで済み、製造コストの高騰、設計変更に要する時間や
労力の増大、等を抑制することができる。As described above, in the semiconductor integrated circuit of the present embodiment, all the terminals a to e of the cells A to C are formed of the first aluminum layer, and a multilayer structure is provided near the terminals a to e. Since the first aluminum wirings 1 and 9 of the dummy wiring I are arranged, as long as the pattern of the first aluminum layer is changed, the signal path from the terminal c of the cell B to the terminal e of the cell C is changed to the terminal of the cell B. The design can be changed from d to the signal path of the terminal e of the cell C. Therefore, only one reticle, the first aluminum layer, needs to be renewed in accordance with a change in wiring design, so that a rise in manufacturing cost, an increase in time and labor required for the design change, and the like can be suppressed.
【００３０】また、本実施の形態におけるダミー配線Ｉ
は、その両端がグランド配線Ｄ、Ｅにそれぞれ接続され
ており、ダミー配線Ｉを使用しない状態においてもダミ
ー配線Ｉが接地されているため、ダミー配線Ｉへの電荷
の蓄積により回路動作に悪影響を及ぼすことがない。The dummy wiring I according to the present embodiment
Have both ends connected to ground wirings D and E, respectively, and the dummy wiring I is grounded even when the dummy wiring I is not used. Has no effect.
【００３１】さらに、セルＡ〜Ｃ、電源配線Ｆ、グラン
ド配線Ｄ、Ｅ、信号配線Ｇ、Ｈ等で使用されていない領
域に３層構造のダミー配線Ｉを設けたことにより、チッ
プ全体に占める配線部分の面積の割合（データ率）が増
え、孤立配線が少なくなる。そのため、製造プロセス中
に生じる配線幅のばらつきが小さくなるため、単位面積
当たりの配線容量が安定し、設計上の配線容量見積もり
との誤差が小さくなる。そのため、スピード特性等の誤
差も小さくなり、設計値に近い特性を有する半導体集積
回路を実現することができる。Furthermore, the dummy wiring I having a three-layer structure is provided in a region not used by the cells A to C, the power wiring F, the ground wirings D and E, the signal wirings G and H, and occupies the whole chip. The ratio of the area of the wiring portion (data ratio) increases, and the number of isolated wirings decreases. Therefore, variation in wiring width occurring during the manufacturing process is reduced, so that the wiring capacity per unit area is stabilized, and the error from the estimated wiring capacity in design is reduced. Therefore, errors such as speed characteristics are reduced, and a semiconductor integrated circuit having characteristics close to design values can be realized.
【００３２】また、設計時には、全ての信号配線を結線
した後に、信号配線と接触しないようにダミー配線を結
線しているため、信号配線がむやみに長くなって配線容
量の増大、信号遅延の増大等の問題が生じることがな
い。配線領域の面積が大きくなってチップ面積が増大す
ることもない。Further, at the time of design, after all the signal wirings are connected, the dummy wirings are connected so as not to contact the signal wirings. Therefore, the signal wirings are unnecessarily long, and the wiring capacity is increased and the signal delay is increased. And the like. The area of the wiring region does not increase and the chip area does not increase.
【００３３】［第２の実施の形態］以下、本発明の第２
の実施の形態を図４〜図８を参照して説明する。図４、
図５は本実施の形態のダミー配線を備えた半導体集積回
路の２つの例をそれぞれ示している。本実施の形態で
は、主にダミー配線部分の設計方法について説明する。[Second Embodiment] Hereinafter, a second embodiment of the present invention will be described.
An embodiment will be described with reference to FIGS. FIG.
FIGS. 5A and 5B show two examples of a semiconductor integrated circuit having a dummy wiring according to the present embodiment. In the present embodiment, a method of designing a dummy wiring portion will be mainly described.
【００３４】信号配線に関しては、第１の例（図４）も
第２の例（図５）も共通であって、第１アルミ層からな
るグランド配線Ｄ、電源配線Ｆ、グランド配線Ｅが交互
に配置され、グランド配線Ｄと電源配線Ｆとの間にセル
ＷおよびセルＸが配置され、電源配線Ｆとグランド配線
Ｅとの間にセルＹおよびセルＺが配置されている。セル
以外の領域は配線領域となっており、グランド配線Ｄと
電源配線Ｆとの間は配線領域１１、１２、１３、電源配
線Ｆとグランド配線Ｅとの間は配線領域１４、１５、１
６となっている。As for the signal wiring, the first example (FIG. 4) and the second example (FIG. 5) are common, and the ground wiring D, power supply wiring F, and ground wiring E made of the first aluminum layer are alternately arranged. , A cell W and a cell X are arranged between the ground wiring D and the power wiring F, and a cell Y and a cell Z are arranged between the power wiring F and the ground wiring E. Areas other than the cells are wiring areas, and wiring areas 11, 12, and 13 between the ground wiring D and the power wiring F, and wiring areas 14, 15, and 1 between the power wiring F and the ground wiring E.
It is 6.
【００３５】セルＷの端子ａとセルＸの端子ｃとセルＺ
の端子ｉが第１アルミ配線、第１スルーホール、第２ア
ルミ配線からなる信号配線１７で接続されている。セル
Ｗの端子ｂとセルＸの端子ｆとが第１アルミ配線、第１
スルーホール、第２アルミ配線、第２スルーホール、第
３アルミ配線からなる信号配線１８で接続されている。
セルＹの端子ｇとセルＺの端子ｌとが第１アルミ配線、
第１スルーホール、第２アルミ配線、第２スルーホー
ル、第３アルミ配線からなる信号配線１９で接続されて
いる。セルＸの端子ｅが第１アルミ配線、第１スルーホ
ール、第２アルミ配線、第２スルーホール、第３アルミ
配線からなる信号配線２０で図示しない端子に接続され
ている。同様に、セルＹの端子ｈ、セルＺの端子ｊがそ
れぞれ信号配線２１、２２で図示しない端子に接続され
ている。The terminal a of the cell W, the terminal c of the cell X, and the cell Z
Are connected by a signal wiring 17 composed of a first aluminum wiring, a first through hole, and a second aluminum wiring. The terminal b of the cell W and the terminal f of the cell X are the first aluminum wiring,
They are connected by a signal wiring 18 composed of a through-hole, a second aluminum wiring, a second through-hole, and a third aluminum wiring.
The terminal g of the cell Y and the terminal 1 of the cell Z are the first aluminum wiring,
They are connected by a signal wiring 19 composed of a first through hole, a second aluminum wiring, a second through hole, and a third aluminum wiring. A terminal e of the cell X is connected to a terminal (not shown) by a signal wiring 20 including a first aluminum wiring, a first through hole, a second aluminum wiring, a second through hole, and a third aluminum wiring. Similarly, a terminal h of the cell Y and a terminal j of the cell Z are connected to terminals (not shown) via signal lines 21 and 22, respectively.
【００３６】以上の信号配線に対して、グランド配線Ｄ
とグランド配線Ｅとの間にダミー配線２３を設計する場
合、最初にダミー配線２３の始点を設定する配線領域か
ら第１アルミ層を用いて配線を引き出すことが可能な例
（第１の例）について、まず説明する。With respect to the above signal wiring, a ground wiring D
In the case where the dummy wiring 23 is designed between the first wiring and the ground wiring E, the wiring can be first drawn out from the wiring area where the starting point of the dummy wiring 23 is set by using the first aluminum layer (first example). Will be described first.
【００３７】配線領域１３から配線領域１５に向けてダ
ミー配線２３を作成する場合、図４に示すように、配線
領域１３に接するグランド配線Ｄから他の信号配線と接
触することなく、第１アルミ配線を引き出すことが可能
である。したがって、まず、第１アルミ配線２４を引き
出し、第１スルーホール２５、第２アルミ配線２６、第
２スルーホール２７を経て、第３アルミ配線２８でセル
Ｘを横断し、セルＸの配線領域１３と反対側の位置まで
配線する。その後、第２スルーホール２９、第２アルミ
配線３０、第１スルーホール３１を経て、配線領域１２
において第１アルミ配線３２まで一旦引き下げる。再
度、第１スルーホール３３を経て、第２アルミ配線３４
で電源配線Ｆ、信号配線１７を跨ぎ、配線領域１５にお
いて信号配線１９、信号配線２１、信号配線２２の下を
くぐり、第１スルーホール３５を経て第１アルミ配線３
６でグランド配線Ｅに終端させる。When the dummy wiring 23 is formed from the wiring area 13 toward the wiring area 15, as shown in FIG. 4, the first aluminum wiring is formed without contacting the ground wiring D in contact with the wiring area 13 with other signal wirings. Wiring can be drawn out. Therefore, first, the first aluminum wiring 24 is drawn out, traverses the cell X with the third aluminum wiring 28 through the first through hole 25, the second aluminum wiring 26, and the second through hole 27, and the wiring region 13 of the cell X To the position on the opposite side. After that, the wiring region 12 passes through the second through-hole 29, the second aluminum wiring 30, and the first through-hole 31.
, Is temporarily lowered to the first aluminum wiring 32. Again, through the first through hole 33, the second aluminum wiring 34
To cross the power supply wiring F and the signal wiring 17, pass under the signal wiring 19, the signal wiring 21, and the signal wiring 22 in the wiring area 15, and pass through the first through hole 35 to the first aluminum wiring 3.
At 6, the terminal is terminated to the ground wiring E.
【００３８】ここで重要なのは、ダミー配線２３の経路
上の各配線領域１３、１２、１５には必ず第１アルミ配
線２４、３２、３６が存在することである。これによ
り、接続する端子を変更する際に、第１アルミ層のパタ
ーン変更により容易に対応できるからである。なお、配
線領域１３から配線領域１５までダミー配線２３を結線
するにあたって、上記の例では配線領域１３→１２→１
５という経路で結線したが、配線領域１３→１６→１５
という経路で結線してもよい。What is important here is that the first aluminum wirings 24, 32, 36 always exist in the wiring regions 13, 12, 15 on the route of the dummy wiring 23. Thereby, when the terminal to be connected is changed, it can be easily handled by changing the pattern of the first aluminum layer. In connecting the dummy wiring 23 from the wiring area 13 to the wiring area 15, in the above example, the wiring area 13 → 12 → 1
Although the connection was made by the route of 5, the wiring area 13 → 16 → 15
Connection.
【００３９】次に、最初にダミー配線の始点を設定する
配線領域から第１アルミ層を用いて配線を引き出すこと
ができない例（第２の例）について、説明する。Next, a description will be given of an example (second example) in which a wiring cannot be drawn out from the wiring area in which the starting point of the dummy wiring is set using the first aluminum layer.
【００４０】配線領域１２から配線領域１４に向けてダ
ミー配線３７を作成しようとする場合には、第１の例の
場合と異なり、図５に示すように、セルＷの端子ａとセ
ルＸの端子ｃを接続する信号配線１７の第１アルミ配線
３８がグランド配線Ｄと平行に接近して配置されている
ため、配線領域１２に接するグランド配線Ｄから信号配
線１７と接触することなく、第１アルミ配線を引き出す
ことが不可能である。したがって、第１の例と同様の経
路のダミー配線２３を用いて配線領域１３にてグランド
配線Ｄとの接続をとった後、配線領域１２から第１アル
ミ配線３９をセルＷ側に延ばし、第１の例におけるダミ
ー配線２３と同様の手順の繰り返しにより配線領域１４
まで結線すればよい。When the dummy wiring 37 is to be formed from the wiring region 12 toward the wiring region 14, unlike the case of the first example, as shown in FIG. Since the first aluminum wiring 38 of the signal wiring 17 connecting the terminal c is disposed in parallel and close to the ground wiring D, the first aluminum wiring 38 does not contact the signal wiring 17 from the ground wiring D in contact with the wiring area 12, It is impossible to draw out aluminum wiring. Therefore, after the connection with the ground wiring D is made in the wiring area 13 using the dummy wiring 23 having the same route as in the first example, the first aluminum wiring 39 is extended from the wiring area 12 to the cell W side, By repeating the same procedure as the dummy wiring 23 in the example of FIG.
You only need to connect up to
【００４１】すなわち、配線領域１２上の第１アルミ配
線３９から第１スルーホール４０、第２アルミ配線４
１、第２スルーホール４２を経て、第３アルミ配線４３
でセルＷを横断し、セルＷの配線領域１２と反対側の位
置まで配線する。その後、第２スルーホール４４、第２
アルミ配線４５、第１スルーホール４６を経て、配線領
域１１において第１アルミ配線４７まで一旦引き下げ
る。再度、第１スルーホール４８を経て、第２アルミ配
線４９で電源配線Ｆを跨ぎ、配線領域１４において信号
配線２２の下をくぐり、第１スルーホール５０を経て第
１アルミ配線５１でグランド配線Ｅに終端させる。That is, from the first aluminum wiring 39 on the wiring region 12 to the first through hole 40 and the second aluminum wiring 4
First, third aluminum wiring 43 through second through hole 42
To traverse the cell W and extend to a position on the opposite side of the wiring region 12 of the cell W. Then, the second through hole 44 and the second
Through the aluminum wiring 45 and the first through hole 46, the wiring area 11 is once pulled down to the first aluminum wiring 47. Again, the power supply wiring F is straddled by the second aluminum wiring 49 through the first through hole 48, passes under the signal wiring 22 in the wiring area 14, and is grounded by the first aluminum wiring 51 through the first through hole 50. To be terminated.
【００４２】この第２の例のように、最初にダミー配線
３７を引き出そうとする配線領域１２のグランド配線Ｄ
から第１アルミ層を用いて配線を引き出すことができな
い場合には、その配線領域１２に隣接する配線領域１３
から引き出せるかどうかを探索し、引き出せればそれを
結線してダミー配線２３の始点とし、他方を他の信号配
線と接触しないように異なるグランド配線Ｅに向けて延
ばしていけばよい。As in the second example, the ground wiring D in the wiring area 12 from which the dummy wiring 37 is to be drawn first.
If the wiring cannot be drawn out from the wiring region using the first aluminum layer, the wiring region 13 adjacent to the wiring region 12
It is only necessary to search for whether or not it can be drawn out from the terminal, and if it can be drawn out, connect it and use it as the starting point of the dummy wiring 23, and extend the other to a different ground wiring E so as not to contact another signal wiring.
【００４３】上記ダミー配線の設計手順を説明すると、
以下のようになる。図６に示すように、電源配線とグラ
ンド配線に挟まれた部分を分割して１つの領域とし、こ
れらを領域Ａ、領域Ｂ、…、領域Ｉと呼ぶ。この領域分
割を行う際は、１つのセルが孤立しており、周囲に配線
領域がとれる場合にはこのセル１つを含むように領域を
分割し、例えば２つのセルが連続しており、これらセル
間に配線領域がとれない場合にはこれらセル２つを含む
ように領域を分割する。The procedure for designing the dummy wiring will be described.
It looks like this: As shown in FIG. 6, a portion sandwiched between the power supply wiring and the ground wiring is divided into one region, which is referred to as a region A, a region B,..., A region I. When performing this region division, one cell is isolated, and if a wiring region can be taken around, the region is divided so as to include this one cell, for example, two cells are continuous. If there is no wiring area between cells, the area is divided to include these two cells.
【００４４】そこで、図８、図９のフローチャートに示
すように、まず、ダミー配線の始点とする領域を設定す
る（図８のステップＳ１）。ここでは、その領域を図６
の中央の領域Ｅとする。Therefore, as shown in the flowcharts of FIGS. 8 and 9, first, an area to be a starting point of the dummy wiring is set (step S1 of FIG. 8). Here, the area is shown in FIG.
Is a central area E.
【００４５】次に、領域Ｅ内でグランド配線を探索し
（図８のステップＳ２）、探索したらそのグランド配線
から引き出しが可能であるか否かを判断する（図８のス
テップＳ３）。可能であれば（図８のステップＳ４）、
領域Ｅから引き始め、領域Ｅに隣接する領域Ｄでグラン
ド配線を探索し（図８のステップＳ５）、探索したらそ
のグランド配線への結線が可能であるか否かを判断する
（図８のステップＳ６）。可能であれば（図８のステッ
プＳ７）、領域Ｄに隣接する領域Ｇでグランド配線を探
索し（図８のステップＳ８）、探索したらそのグランド
配線への結線が可能であるか否かを判断する（図８のス
テップＳ９）。可能であれば（図８のステップＳ１
０）、ここで、領域Ｅのグランド配線を始点とし、領域
Ｄを経由し、領域Ｇのグランド配線で終端する（Ｅ→Ｄ
→Ｇ）ダミー配線が結線される（図８のステップＳ１
１）。Next, a search is made for a ground wiring in the area E (step S2 in FIG. 8), and after the search, it is determined whether or not it is possible to draw out from the ground wiring (step S3 in FIG. 8). If possible (step S4 in FIG. 8),
Starting with the area E, a search is made for a ground wiring in the area D adjacent to the area E (step S5 in FIG. 8), and after the search, it is determined whether or not connection to the ground wiring is possible (step in FIG. 8). S6). If possible (step S7 in FIG. 8), a ground wiring is searched for in the area G adjacent to the area D (step S8 in FIG. 8), and if the search is performed, it is determined whether or not connection to the ground wiring is possible. (Step S9 in FIG. 8). If possible (step S1 in FIG. 8)
0), where the ground wiring in the area E is set as a starting point, passes through the area D, and ends in the ground wiring in the area G (E → D)
→ G) Dummy wiring is connected (Step S1 in FIG. 8)
1).
【００４６】また、領域Ｄで探索したグランド配線への
結線が不可能である場合（図８のステップＳ１２）、あ
るいは、領域Ｇで探索したグランド配線への結線が不可
能である場合（図８のステップＳ１３）には、領域Ｅ→
領域Ｄの経路に代えて、領域Ｅ→領域Ｈの経路の可能性
を探る。すなわち、領域Ｈでグランド配線を探索し（図
８のステップＳ１４）、探索したらそのグランド配線へ
の結線が可能であるか否かを判断する（図８のステップ
Ｓ１５）。可能であれば（図８のステップＳ１６）、領
域Ｈに隣接する領域Ｇでグランド配線を探索し（図８の
ステップＳ１７）、探索したらそのグランド配線への結
線が可能であるか否かを判断する（図８のステップＳ１
８）。可能であれば（図８のステップＳ１９）、ここ
で、領域Ｅのグランド配線を始点とし、領域Ｈを経由
し、領域Ｇのグランド配線で終端する（Ｅ→Ｈ→Ｇ）ダ
ミー配線が結線される（図８のステップＳ２０）。When the connection to the ground wiring searched in the area D is impossible (step S12 in FIG. 8), or when the connection to the ground wiring searched in the area G is not possible (FIG. 8). In step S13), the region E →
The possibility of a route from the region E to the region H instead of the route in the region D is searched. That is, a ground wiring is searched for in the area H (step S14 in FIG. 8), and after the search, it is determined whether or not connection to the ground wiring is possible (step S15 in FIG. 8). If possible (step S16 in FIG. 8), a ground wiring is searched for in the area G adjacent to the area H (step S17 in FIG. 8), and if it is searched, it is determined whether or not connection to the ground wiring is possible. (Step S1 in FIG. 8)
8). If possible (step S19 in FIG. 8), a dummy wiring is connected here, starting from the ground wiring in the area E, passing through the area H, and ending with the ground wiring in the area G (E → H → G). (Step S20 in FIG. 8).
【００４７】さらに、領域Ｈで探索したグランド配線へ
の結線が不可能である場合（図８のステップＳ２１）、
あるいは、領域Ｉで探索したグランド配線への結線が不
可能である場合（図８のステップＳ２４）には、領域Ｅ
→領域Ｈ、領域Ｅ→領域Ｉの経路に代えて、領域Ｅ→領
域Ｆの経路の可能性を探る。以下同様にして、Ｅ→Ｈ→
Ｉの経路、Ｅ→Ｆ→Ｉの経路のダミー配線が結線され
る。よって、ここまでのアルゴリズムにより、図６に示
す９個の領域の中央に位置する領域Ｅのグランド配線を
始点として、下側のグランド配線にまで到達する４つの
経路、Ｅ→Ｄ→Ｇ、Ｅ→Ｈ→Ｇ、Ｅ→Ｈ→Ｉ、Ｅ→Ｆ→
Ｉの経路のダミー配線のいずれかを結線することができ
る。Further, when the connection to the ground wiring searched in the area H is impossible (step S21 in FIG. 8),
Alternatively, if the connection to the ground wiring searched in the region I is not possible (step S24 in FIG. 8), the region E
The possibility of the route from the region E to the region F instead of the route from the region H to the region E to the region I is searched. Similarly, E → H →
The dummy wirings of the I route and the E → F → I route are connected. Therefore, according to the algorithm up to this point, four routes, starting from the ground wiring of the region E located at the center of the nine regions shown in FIG. 6 and reaching the lower ground wiring, E → D → G, E → H → G, E → H → I, E → F →
Any of the dummy wirings of the path I can be connected.
【００４８】次に、以上の結線が全て不可能な場合、つ
まり、領域Ｅのグランド配線からの始点の引き出しが不
可能な場合（図８のステップＳ２５）、領域Ｆまたは領
域Ｉで探索したグランド配線への結線が不可能である場
合（図８のステップＳ２６）には、図９に示すように、
領域Ｅ内で電源配線（ＶDD配線）を探索し、以上と同様
の手順を繰り返すことになる。この場合、電源配線間を
接続するダミー配線を結線することになるので、探索の
方向は、図６に示す領域Ｅの電源配線から上側の電源配
線に向けて、Ｅ→Ｄ→Ａ、Ｅ→Ｂ→Ａ、Ｅ→Ｂ→Ｃ、Ｅ
→Ｆ→Ｃの方向に探っていくことになる。Next, when all of the above connections are impossible, that is, when it is impossible to extract the starting point from the ground wiring in the area E (step S25 in FIG. 8), the ground searched in the area F or the area I is used. If connection to the wiring is not possible (step S26 in FIG. 8), as shown in FIG.
The power supply wiring (VDD wiring) is searched for in the area E, and the same procedure as described above is repeated. In this case, since the dummy wirings connecting the power supply wirings are connected, the search direction is from E → D → A, E → from the power supply wiring in the area E shown in FIG. B → A, E → B → C, E
We will search in the direction of → F → C.
【００４９】以上の手順により、領域Ｅを始点としてグ
ランド配線間もしくは電源配線間を結ぶダミー配線を結
線することができる。ところが、以上の結線が全て不可
能な場合というのは、結局、領域Ｅを始点としたので
は、グランド配線間を結ぶダミー配線も電源配線間を結
ぶダミー配線も結線できないということを意味する。し
たがって、この場合には、始点を設定する領域を変更す
る（図９のステップＳ２７）。この始点の変更にあたっ
ては、図７に示すように、チップ５２内で始点を移動さ
せていく経路を、例えば最上段で右端から左端まで移動
させたら、図６に示す領域の１段分だけ下に下げ、今度
は左端から右端まで移動させる、というように決めてお
けばよい。このようにして、チップの全体にわたって多
数のダミー配線を配置することができる。According to the above procedure, it is possible to connect the dummy wiring connecting the ground wiring or the power supply wiring with the area E as a starting point. However, the case where all of the above connections are impossible means that if the region E is the starting point, neither the dummy wires connecting the ground wires nor the dummy wires connecting the power wires can be connected. Therefore, in this case, the area for setting the starting point is changed (step S27 in FIG. 9). In changing the starting point, as shown in FIG. 7, if the path for moving the starting point in the chip 52 is moved from the right end to the left end at the top, for example, the path is moved down by one step in the area shown in FIG. And move it from the left end to the right end. In this way, a large number of dummy wirings can be arranged over the entire chip.
【００５０】なお、このアルゴリズムは一例であって、
種々の変更が可能である。例えば、この例では、領域Ｅ
のグランド配線からの結線が不可能な場合に、領域Ｅの
電源配線からの結線の可能性を探るようになっている
が、領域Ｅのグランド配線からのダミー配線の結線が可
能であっても、さらに領域Ｅの電源配線からの結線の可
能性を探るような手順にしてもよい。This algorithm is an example, and
Various modifications are possible. For example, in this example, the region E
When the connection from the ground wiring of the area E is impossible, the possibility of connection from the power supply wiring in the area E is searched. However, even if the connection of the dummy wiring from the ground wiring in the area E is possible. Alternatively, a procedure for searching for the possibility of connection from the power supply wiring in the region E may be adopted.
【００５１】［第３の実施の形態］以下、本発明の第３
の実施の形態を図１０〜図１６を参照して説明する。本
実施の形態では、具体的な配線の修正方法について比較
例と比較しながら、本実施の形態のダミー配線を用いた
場合の効果を実証する。[Third Embodiment] Hereinafter, a third embodiment of the present invention will be described.
The embodiment will be described with reference to FIGS. In the present embodiment, the effect of using the dummy wiring of the present embodiment will be demonstrated while comparing a specific wiring correction method with a comparative example.
【００５２】まず最初に、論理変更前のチップ内の３箇
所の信号配線の様子を図１０に示す。１本の信号配線
が、１点鎖線の円で囲んだ箇所Ｉに示す端子ａから第１
アルミ配線５２、第１スルーホール５３、第２アルミ配
線５４、第２スルーホール５５、第３アルミ配線５６を
経て、１点鎖線の円で囲んだ箇所IIを通過し、図示しな
い第２スルーホールを経て、１点鎖線の円で囲んだ箇所
IIIに示す第２アルミ配線５７、第２スルーホール５
８、第３アルミ配線５９、第２スルーホール６０、第２
アルミ配線６１、第１スルーホール６２、第１アルミ配
線６３を経て端子ｂに接続されている。また、箇所IIに
示すように、端子ｃと端子ｄが第１アルミ配線６４で接
続されている。すなわち、この状態では、端子ａ−端子
ｂ間、端子ｃ−端子ｄ間が接続されている。図１０にお
いては、ダミー配線は図示していない。First, the state of the signal wiring at three places in the chip before the logic change is shown in FIG. One signal line is connected to the first terminal from the terminal a shown at a location I surrounded by a one-dot chain line circle.
After passing through the aluminum wiring 52, the first through hole 53, the second aluminum wiring 54, the second through hole 55, and the third aluminum wiring 56, a portion II surrounded by a dashed-dotted line circle, and a second through hole (not shown) Through the circled dash-dotted line
III, second aluminum wiring 57, second through hole 5
8, the third aluminum wiring 59, the second through hole 60, the second
It is connected to a terminal b via an aluminum wiring 61, a first through hole 62, and a first aluminum wiring 63. Further, as shown in a location II, the terminals c and d are connected by the first aluminum wiring 64. That is, in this state, the terminals a and b are connected and the terminals c and d are connected. In FIG. 10, the dummy wiring is not shown.
【００５３】これに本実施の形態のダミー配線を付加し
たものが図１１である。本実施の形態のダミー配線は、
箇所IIに示すように、グランド配線Ｄから第１アルミ配
線６５で引き出され、第１スルーホール６６、第２アル
ミ配線６７、第２スルーホール６８、第３アルミ配線６
９、第２スルーホール７０を経て、第２アルミ配線７１
が箇所IIの外方にまで延びている。このような同様のダ
ミー配線７２、７３が２本配置されている。FIG. 11 shows the result of adding the dummy wiring of the present embodiment to this. The dummy wiring of the present embodiment
As shown in a location II, the first aluminum wiring 65 leads out of the ground wiring D, and the first through hole 66, the second aluminum wiring 67, the second through hole 68, and the third aluminum wiring 6
9, through the second through hole 70, the second aluminum wiring 71
Extends out of location II. Two such similar dummy wirings 72 and 73 are arranged.
【００５４】ここで、論理変更を行い、端子ａ−端子ｂ
間、端子ｃ−端子ｄ間の接続に代えて、端子ａ−端子ｃ
間、端子ｂ−端子ｄ間を接続することを想定する。図１
２に配線修正後の状態を示す。配線修正前の図１１と見
比べるとわかるように、ダミー配線７３の第１アルミ
配線６５のグランド配線Ｄとの接続部分を切断して同第
１アルミ配線６５を端子ｃと接続する修正（図１２では
符号６５’と示す）、ダミー配線７２の第１アルミ配
線６５のグランド配線Ｄとの接続部分を切断して同第１
アルミ配線６５を端子ｄと接続する修正（図１２では符
号６５’と示す）、信号配線６４（第１アルミ配線）
の端子ｃと端子ｄとの接続部分を切断する修正、ダミ
ー配線７３側の第３アルミ配線６９を一部切断して端子
ａから延びる信号配線の第３アルミ配線５６に接続する
修正（図１２では符号６９’と示す）、同信号配線の
第３アルミ配線５６の端子ｂに向けて延びる部分を切断
する修正、ダミー配線７２側の第３アルミ配線６９を
一部切断して端子ｂに向けて延びる信号配線の第３アル
ミ配線に接続する修正（図１２では符号６９’と示す）
を行うことにより、端子ａ−端子ｃ間、端子ｂ−端子ｄ
間を接続することができる。Here, the logic is changed, and the terminal a-terminal b
Terminal, terminal c-terminal d instead of connection between terminal c-terminal d.
It is assumed that a connection is made between terminals b and d. FIG.
2 shows a state after the wiring correction. As can be seen from the comparison with FIG. 11 before the wiring correction, the connection of the dummy wiring 73 to the ground wiring D of the first aluminum wiring 65 is cut to connect the first aluminum wiring 65 to the terminal c (FIG. 12). In this case, the connection portion of the dummy wiring 72 with the ground wiring D of the first aluminum wiring 65 is cut off.
Correction of connecting aluminum wiring 65 to terminal d (indicated by reference numeral 65 'in FIG. 12), signal wiring 64 (first aluminum wiring)
Of the connection between the terminal c and the terminal d, and the connection of the third aluminum wiring 69 on the side of the dummy wiring 73 to the third aluminum wiring 56 of the signal wiring extending from the terminal a (FIG. 12). In this case, the portion of the signal wiring extending toward the terminal b of the third aluminum wiring 56 is corrected. The third aluminum wiring 69 on the dummy wiring 72 side is partially cut and directed to the terminal b. To connect to the third aluminum wiring of the extended signal wiring (indicated by reference numeral 69 'in FIG. 12)
Is performed, between the terminal a and the terminal c, and between the terminal b and the terminal d.
Can be connected between.
【００５５】すなわち、本実施の形態のダミー配線を利
用して、上記のような配線の修正を行う場合、第２アル
ミ配線の変更は不要であり、第１アルミ配線パターンと
第３アルミ配線パターンの変更のみで済むため、改版が
必要なレティクルの数は２層となる。しかも、パターン
修正箇所は、図１２に示す箇所IIの１箇所のみで済み、
設計変更に要する時間や労力が少なくて済む、という２
重の利点がある。また、ダミー配線を用いて修正されて
信号配線となった配線も本来の信号配線を大部分使用し
ているので、修正による配線長が本来設計された信号線
長より大幅に長くなることはない。したがって、修正さ
れた配線では、配線容量が増大して信号が遅延するとい
った問題は起こらない。That is, when the above-described wiring is modified by using the dummy wiring of the present embodiment, the second aluminum wiring need not be changed, and the first aluminum wiring pattern and the third aluminum wiring pattern are not required. Reticle only needs to be changed, so the number of reticles requiring revision is two layers. In addition, only one pattern correction location, location II shown in FIG.
Less time and effort required for design changes 2
There are heavy benefits. In addition, the wiring that has been modified using the dummy wiring and has become the signal wiring largely uses the original signal wiring, so that the wiring length due to the modification does not become much longer than the originally designed signal line length. . Therefore, the corrected wiring does not cause a problem that the wiring capacity increases and the signal is delayed.
【００５６】これに対して、比較例として、１層のアル
ミ配線とその両端のスルーホールのみから構成される従
来のダミー配線を用いて、同様の配線修正を行う場合を
想定する。図１３に配線修正前の状態を示す。この比較
例１において、信号配線自体の配置は図１０（本実施の
形態）と全く同様であるが、箇所IIに示すように、端子
ｃと端子ｄの近傍に第１アルミ配線とその両端の第１ス
ルーホールからなるダミー配線７４、７５が２本配置さ
れている。さらに、ダミー配線７４、７５側方のセル内
に第２アルミ配線とその両端の第２スルーホールからな
るダミー配線７６、７７が２本配置されている。On the other hand, as a comparative example, it is assumed that similar wiring correction is performed using a conventional dummy wiring composed of only one layer of aluminum wiring and through holes at both ends thereof. FIG. 13 shows a state before wiring correction. In Comparative Example 1, the arrangement of the signal wiring itself is exactly the same as that of FIG. 10 (the present embodiment), but as shown in a location II, the first aluminum wiring and both ends of the first aluminum wiring are located near the terminals c and d. Two dummy wirings 74 and 75 each including a first through hole are arranged. Further, two dummy wirings 76 and 77 each including a second aluminum wiring and second through holes at both ends of the second aluminum wiring are arranged in the cells on the side of the dummy wirings 74 and 75.
【００５７】ここで、上記と同様、端子ａ−端子ｂ間、
端子ｃ−端子ｄ間の接続に代えて、端子ａ−端子ｃ間、
端子ｂ−端子ｄ間を接続することにする。本実施の形態
のケースと同じように、パターン修正の箇所を最小限に
留めるため、箇所II内のみの修正で済ませようとした場
合、端子ａと端子ｂとを結ぶ信号配線が箇所IIの部分で
は第３アルミ配線であり、ダミー配線は互いに孤立した
第１アルミ配線と第２アルミ配線で構成されているた
め、第１アルミ配線、第２アルミ配線、第３アルミ配線
の全ての修正が必要となってしまう。Here, similarly to the above, between the terminal a and the terminal b,
Instead of the connection between the terminal c and the terminal d, between the terminal a and the terminal c,
The terminal b and the terminal d are connected. As in the case of the present embodiment, if it is attempted to correct only the portion II in order to minimize the portion of the pattern correction, the signal wiring connecting the terminal a and the terminal b becomes the portion of the portion II. Is the third aluminum wiring, and the dummy wiring is composed of the first aluminum wiring and the second aluminum wiring that are isolated from each other. Therefore, all the first aluminum wiring, the second aluminum wiring, and the third aluminum wiring need to be modified. Will be.
【００５８】すなわち、図１４に示すように、端子ａ−
端子ｂ間の信号配線５６の切断および第２アルミ配線か
らなるダミー配線との接続のために第３アルミ配線の修
正が必要であり（修正箇所を符号７８で示す）、第２ア
ルミ配線からなるダミー配線の第１アルミ配線からなる
ダミー配線との接続のために第２アルミ配線の修正が必
要であり（修正箇所を符号７９で示す）、第１アルミ配
線からなるダミー配線の端子ｃおよび端子ｄとの接続の
ために第１アルミ配線の修正が必要である（修正箇所を
符号８０で示す）。なお、第２アルミ配線からなるダミ
ー配線と第１アルミ配線からなるダミー配線との接続を
第１アルミ配線の修正で対応することはできない。なぜ
ならば、第２アルミ配線からなるダミー配線はセル内に
位置しているため、第１アルミ配線をセル内に延ばせな
いからである。That is, as shown in FIG.
Modification of the third aluminum wiring is necessary for cutting the signal wiring 56 between the terminals b and connecting to the dummy wiring made of the second aluminum wiring (the corrected part is indicated by reference numeral 78), and is made of the second aluminum wiring. In order to connect the dummy wiring to the dummy wiring made of the first aluminum wiring, it is necessary to correct the second aluminum wiring (the corrected portion is indicated by reference numeral 79), and the terminal c and the terminal of the dummy wiring made of the first aluminum wiring are required. Correction of the first aluminum wiring is necessary for connection with d (the corrected portion is indicated by reference numeral 80). Note that the connection between the dummy wiring made of the second aluminum wiring and the dummy wiring made of the first aluminum wiring cannot be dealt with by modifying the first aluminum wiring. This is because the first aluminum wiring cannot be extended into the cell because the dummy wiring composed of the second aluminum wiring is located in the cell.
【００５９】つまり、修正箇所を少なくしようと考えた
場合、１層のみからなる従来のダミー配線を利用する
と、全てのアルミ配線パターンの変更が必要になり、改
版が必要なレティクルの数は３層となる。そのため、本
実施の形態のダミー配線を備えた場合に比べてレティク
ルの改版数が増え、製造コストの増大につながる。In other words, in order to reduce the number of corrections, if a conventional dummy wiring consisting of only one layer is used, all aluminum wiring patterns need to be changed, and the number of reticles requiring revision is three. Becomes Therefore, the number of reticle revisions increases as compared with the case where the dummy wiring according to the present embodiment is provided, which leads to an increase in manufacturing cost.
【００６０】また、１層のアルミ配線とその両端のスル
ーホールのみから構成される従来のダミー配線を用いる
場合でも、方法によっては本実施の形態と同じ２層のパ
ターン変更で対処することもできる。その一例を次に示
す。Even when a conventional dummy wiring composed of only one layer of aluminum wiring and through holes at both ends is used, the same two-layer pattern change as in the present embodiment can be used depending on the method. . An example is shown below.
【００６１】図１５に配線修正前の状態を示す。この比
較例２では、信号配線自体の配置は図１３（比較例１）
と全く同様であるが、ダミー配線の構成が比較例１と異
なっている。比較例２のダミー配線は、第１アルミ配線
とその両端の第１スルーホールからなるダミー配線が箇
所Ａに１本（符号８１）、箇所Ｂに４本（符号８２、８
３、８４、８５）、箇所Ｃに３本（符号８６、８７、８
８）配置されている。FIG. 15 shows a state before wiring correction. In Comparative Example 2, the arrangement of the signal wiring itself is shown in FIG. 13 (Comparative Example 1).
However, the configuration of the dummy wiring is different from that of Comparative Example 1. In the dummy wiring of Comparative Example 2, one dummy wiring consisting of the first aluminum wiring and the first through holes at both ends thereof is provided at a location A (reference numeral 81) and four dummy wirings are provided at a location B (reference numerals 82 and 8).
3, 84, 85), three at location C (reference numerals 86, 87, 8)
8) It is arranged.
【００６２】ダミー配線８１〜８８をこのような配置に
しておけば、第１アルミ配線と第２アルミ配線の２層の
パターン変更のみで、端子ａ−端子ｂ間、端子ｃ−端子
ｄ間の接続に代えて、端子ａ−端子ｃ間、端子ｂ−端子
ｄ間を接続する変更を実現することができる。If the dummy wirings 81 to 88 are arranged as described above, the pattern between the terminals a and b and between the terminals c and d can be changed only by changing the pattern of the two layers of the first aluminum wiring and the second aluminum wiring. Instead of the connection, it is possible to realize a change between the terminals a and c and between the terminals b and d.
【００６３】すなわち、図１６に示すように、箇所Ｉ
において修正前に端子ａから引き出され第３アルミ配線
５６に接続されていた第２アルミ配線５４をダミー配線
８１に接続し代える修正（修正後を符号５４’で示
す）、箇所Ｉから箇所IIにわたってダミー配線８１と
ダミー配線８２を第２アルミ配線８９で接続する修正、
箇所IIにおいてダミー配線８２とダミー配線８３を第
２アルミ配線９０で接続する修正、端子ｃと端子ｄを
結ぶ第１アルミ配線からなる信号配線６４を一部切断し
て端子ｃ側をダミー配線８３に接続し、端子ｄ側をダミ
ー配線８４に接続する修正（修正後を符号６４’で示
す）、ダミー配線８４とダミー配線８５を第２アルミ
配線９１で接続する修正、箇所IIから箇所IIIにわた
ってダミー配線８５とダミー配線８６を第２アルミ配線
９２で接続する修正、箇所IIIにおいてダミー配線８
６とダミー配線８７を第２アルミ配線９３で接続する修
正、ダミー配線８７とダミー配線８８を第２アルミ配
線９４で接続する修正、修正前に端子ｂから信号配線
の第３アルミ配線５９に接続されていた第２アルミ配線
６１をダミー配線８８に接続し代える修正（修正後を符
号６１’で示す）、で対応が可能である。That is, as shown in FIG.
In the above, the second aluminum wiring 54 drawn out from the terminal a and connected to the third aluminum wiring 56 before the correction is connected to the dummy wiring 81 and replaced (represented by a reference numeral 54 'after the correction). Correction of connecting the dummy wiring 81 and the dummy wiring 82 with the second aluminum wiring 89,
At the point II, the dummy wiring 82 and the dummy wiring 83 are connected by the second aluminum wiring 90, and the signal wiring 64 made of the first aluminum wiring connecting the terminal c and the terminal d is partially cut to make the dummy wiring 83 , And the terminal d side is connected to the dummy wiring 84 (correction is indicated by reference numeral 64 ′), the correction to connect the dummy wiring 84 and the dummy wiring 85 by the second aluminum wiring 91, from the point II to the point III. Correction of connecting dummy wiring 85 and dummy wiring 86 with second aluminum wiring 92, dummy wiring 8 at location III
6 and the dummy wiring 87 are connected by the second aluminum wiring 93, the dummy wiring 87 and the dummy wiring 88 are connected by the second aluminum wiring 94, and the terminal b is connected to the third aluminum wiring 59 of the signal wiring before the correction. It is possible to cope with the modification by connecting the second aluminum wiring 61 to the dummy wiring 88 (the modified one is indicated by reference numeral 61 ').
【００６４】しかしながら、比較例２の場合、いくら第
１アルミ配線と第２アルミ配線の２層のパターン変更の
みで済むとは言っても、上記の通り、修正箇所が極めて
多く、設計変更に要する時間や手間の増大が非常に大き
くなるという欠点を有している。またこの場合、本来の
信号配線を使用することが難しくなり、ダミー配線で接
続することになる。したがって、修正された信号配線長
が本来の設計時の配線長に比べて大幅に長くなり、配線
容量が増大し、大きな信号遅延が起こり、回路特性を悪
くするという弊害が起こりやすい。However, in the case of Comparative Example 2, although it is sufficient to change only the two-layer pattern of the first aluminum wiring and the second aluminum wiring, as described above, the number of correction points is extremely large, and the design change is required. It has the disadvantage that the increase in time and labor is very large. Also, in this case, it is difficult to use the original signal wiring, and the connection is made with a dummy wiring. Therefore, the corrected signal wiring length becomes significantly longer than the original wiring length at the time of design, the wiring capacity increases, a large signal delay occurs, and the adverse effect of deteriorating circuit characteristics is likely to occur.
【００６５】以上述べたように、本実施の形態の３層構
造のダミー配線の使用により配線修正を行う場合、従来
簡単に修正できなかった場合でも改版が必要なレティク
ルの数が少なくて済み、しかも、パターン修正箇所が少
なくて済むため、製造コストの増大も抑えられるし、設
計変更に要する時間や労力も低減できる、という２つの
効果を同時に得ることができる。これに対して、比較例
１や比較例２のように、１層のパターンのみからなる従
来と同等のダミー配線を使用した場合、層構成や配置を
工夫することによって上記２つの効果のうち、いずれか
一方の効果を得ることはできても、２つの効果を同時に
得ることはできない。このように、本発明の多層構造の
ダミー配線は、製造コストの抑制、設計効率の向上に充
分に寄与することができる。また、本来配置された信号
配線をできるだけ利用した配線修正が可能である。さら
に、配線修正、変更による信号遅延の問題が起こること
もない。As described above, when the wiring is corrected by using the three-layered dummy wiring according to the present embodiment, the number of reticles requiring revision is small even if the wiring cannot be easily corrected conventionally. In addition, since the number of pattern correction portions can be reduced, the two effects of suppressing an increase in manufacturing cost and reducing the time and labor required for design change can be obtained at the same time. On the other hand, when a dummy wiring equivalent to a conventional one consisting of only one layer pattern is used as in Comparative Example 1 or Comparative Example 2, the above two effects can be achieved by devising the layer configuration and arrangement. Although one of the effects can be obtained, the two effects cannot be obtained at the same time. As described above, the dummy wiring having a multilayer structure according to the present invention can sufficiently contribute to suppressing the manufacturing cost and improving the design efficiency. Further, it is possible to perform wiring correction using the originally arranged signal wiring as much as possible. Further, the problem of signal delay due to wiring correction and change does not occur.
【００６６】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、ダミー配線を構成する配線層
の数が３層の場合を例示したが、２層または３層以上の
場合に適用することも可能である。また、ダミー配線へ
の電荷の蓄積による悪影響を排除するためにダミー配線
の両端をグランド配線や電源配線に終端させている例を
示したが、電荷蓄積による悪影響が問題とならない程度
であれば、必ずしもダミー配線をグランド配線や電源配
線に終端させる必要はなく、フローティングの状態でも
よい。また、セル内で用いられている配線層が第１メタ
ル層である場合のみを例に挙げたが、例えばセル内で第
１メタル層、第２メタル層の２層が使用されても一向に
問題なく、その場合、端子近傍の配線領域にダミー配線
の第２メタル層を配置するようにすればよい。The technical scope of the present invention is not limited to the above embodiment, and various changes can be made without departing from the spirit of the present invention. For example, in the above embodiment, the case where the number of wiring layers constituting the dummy wiring is three is exemplified, but the present invention can be applied to the case where the number of wiring layers is two or three or more. In addition, although an example in which both ends of the dummy wiring are terminated to the ground wiring and the power supply wiring in order to eliminate an adverse effect due to charge accumulation in the dummy wiring has been described, if the adverse effect due to charge accumulation does not cause a problem, It is not always necessary to terminate the dummy wiring to the ground wiring or the power supply wiring, and the dummy wiring may be in a floating state. Also, only the case where the wiring layer used in the cell is the first metal layer has been described as an example. However, even if two layers of the first metal layer and the second metal layer are used in the cell, there is no problem. In such a case, the second metal layer of the dummy wiring may be arranged in the wiring area near the terminal.
【００６７】また、説明の都合上、１箇所または数箇所
のダミー配線のみを示したが、種々の論理変更に対応可
能としておくために、実際にはチップ内に種々のパター
ンのダミー配線を多数用意しておくことが望ましい。そ
の場合、もし配線修正の必要がなければ、ダミー配線を
そのまま残しておいても何ら支障はない。Although only one or several dummy wirings are shown for convenience of explanation, a large number of dummy wirings of various patterns are actually provided in a chip in order to be able to cope with various logical changes. It is desirable to prepare. In that case, if there is no need to correct the wiring, there is no problem even if the dummy wiring is left as it is.
【００６８】[0068]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、多層配線構造のダミー配線を用いたことによ
り、論理変更等の必要が生じた場合、配線修正が容易に
なり、改版すべきレティクルの数が少なくて済む。その
ため、製造コストの高騰、設計変更に要する時間や労力
の増大等の問題が生じることなく、設計効率の良い半導
体集積回路を実現することができる。また、ダミー配線
をグランド配線や電源配線に接続した場合、ダミー配線
への電荷の蓄積により回路動作に悪影響を及ぼすことが
ない。さらに、本発明のダミー配線の付加により、製造
プロセス中に生じる配線幅のばらつきが小さくなり、ス
ピード特性等の誤差も小さくなる、信号配線が長くなる
ことによる配線容量の増大、信号遅延の増大等が抑制で
きる等、特性面にも優れた半導体集積回路を得ることが
できる。As described above in detail, according to the present invention, the use of the dummy wiring having the multilayer wiring structure makes it easy to correct the wiring when a logical change or the like is required. The number of reticles to be performed is small. Therefore, a semiconductor integrated circuit with good design efficiency can be realized without problems such as an increase in manufacturing cost and an increase in time and labor required for design change. Further, when the dummy wiring is connected to the ground wiring or the power supply wiring, the operation of the circuit is not adversely affected by the accumulation of the electric charge in the dummy wiring. Furthermore, the addition of the dummy wiring of the present invention reduces the variation in the wiring width that occurs during the manufacturing process, reduces errors in speed characteristics and the like, increases the wiring capacitance due to the longer signal wiring, increases the signal delay, etc. Thus, it is possible to obtain a semiconductor integrated circuit which is excellent in characteristics, such as suppression of the characteristics.
【図１】 本発明の第１の実施の形態の半導体集積回路
のダミー配線部分（設計変更前の状態）を示すレイアウ
ト図である。FIG. 1 is a layout diagram showing a dummy wiring portion (a state before a design change) of a semiconductor integrated circuit according to a first embodiment of the present invention;
【図２】 同、半導体集積回路のダミー配線部分（設計
変更後の状態）を示すレイアウト図である。FIG. 2 is a layout diagram showing a dummy wiring portion (a state after a design change) of the semiconductor integrated circuit.
【図３】 同、実施の形態における論理変更の例を示す
図である。FIG. 3 is a diagram showing an example of a logical change in the embodiment.
【図４】 本発明の第２の実施の形態の半導体集積回路
のダミー配線部分の第１の例を示すレイアウト図であ
る。FIG. 4 is a layout diagram illustrating a first example of a dummy wiring portion of a semiconductor integrated circuit according to a second embodiment of the present invention;
【図５】 本発明の第２の実施の形態の半導体集積回路
のダミー配線部分の第２の例を示すレイアウト図であ
る。FIG. 5 is a layout diagram showing a second example of the dummy wiring portion of the semiconductor integrated circuit according to the second embodiment of the present invention.
【図６】 同、実施の形態のダミー配線の設計方法を説
明するために用いる図であって、領域分割の例を示す図
である。FIG. 6 is a diagram used to describe a method of designing a dummy wiring according to the embodiment and is a diagram illustrating an example of region division.
【図７】 同、実施の形態のダミー配線の設計方法を説
明するために用いる図であって、始点の移動経路の例を
示す図である。FIG. 7 is a diagram used to describe a method of designing a dummy wiring according to the embodiment, and is a diagram illustrating an example of a movement path of a starting point.
【図８】 同、実施の形態のダミー配線の設計手順を示
すフローチャートである。FIG. 8 is a flowchart showing a procedure for designing a dummy wiring according to the embodiment;
【図９】 同、フローチャートの続きである。FIG. 9 is a continuation of the flowchart.
【図１０】 本発明の第２の実施の形態の半導体集積回
路の信号配線のみを示すレイアウト図である。FIG. 10 is a layout diagram showing only signal lines of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図１１】 同、半導体集積回路のダミー配線部分（設
計変更前の状態）も含めたレイアウト図である。FIG. 11 is a layout diagram including a dummy wiring portion (a state before a design change) of the semiconductor integrated circuit.
【図１２】 同、半導体集積回路のダミー配線部分（設
計変更後の状態）を示すレイアウト図である。FIG. 12 is a layout diagram showing a dummy wiring portion (a state after a design change) of the semiconductor integrated circuit.
【図１３】 比較例１の半導体集積回路のダミー配線部
分（設計変更前の状態）を示すレイアウト図である。FIG. 13 is a layout diagram showing a dummy wiring portion (a state before a design change) of the semiconductor integrated circuit of Comparative Example 1.
【図１４】 同、半導体集積回路のダミー配線部分（設
計変更後の状態）を示すレイアウト図である。FIG. 14 is a layout diagram showing a dummy wiring portion (a state after a design change) of the semiconductor integrated circuit.
【図１５】 比較例２の半導体集積回路のダミー配線部
分（設計変更前の状態）を示すレイアウト図である。FIG. 15 is a layout diagram showing a dummy wiring portion (a state before a design change) of the semiconductor integrated circuit of Comparative Example 2.
【図１６】 同、半導体集積回路のダミー配線部分（設
計変更後の状態）を示すレイアウト図である。FIG. 16 is a layout diagram showing a dummy wiring portion (a state after a design change) of the semiconductor integrated circuit.
【図１７】 従来のダミー配線（設計変更前の状態）を
示すレイアウト図である。FIG. 17 is a layout diagram showing a conventional dummy wiring (state before a design change).
【図１８】 同、ダミー配線（設計変更後の状態）を示
すレイアウト図である。FIG. 18 is a layout diagram showing a dummy wiring (a state after a design change).
１１、１２、１３、１４、１５、１６ 配線領域 １７、１８、１９、２０、２１、２２、Ｇ、Ｈ 信号配
線 ２３、３７、７２、７３、Ｉ ダミー配線 Ａ、Ｂ、Ｃ、Ｗ、Ｘ、Ｙ、Ｚ セル Ｄ、Ｅ グランド配線 Ｆ 電源配線11, 12, 13, 14, 15, 16 Wiring area 17, 18, 19, 20, 21, 22, G, H signal wiring 23, 37, 72, 73, I dummy wiring A, B, C, W, X , Y, Z cells D, E Ground wiring F Power supply wiring
Claims (11)
端子同士を接続する信号配線と、前記複数の基本セル間
の配線領域上および前記基本セル上にわたって配置さ
れ、スルーホールを介して互いに接続された複数の配線
層からなるダミー配線とを有することを特徴とする半導
体集積回路。1. A plurality of basic cells, a signal wiring connecting terminals of the plurality of basic cells, and a wiring region between the plurality of basic cells and over the basic cells, and through a through hole. A semiconductor integrated circuit comprising: a plurality of wiring layers connected to each other; and a dummy wiring composed of a plurality of wiring layers.
源配線またはグランド配線に接続されていることを特徴
とする請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein at least one end of said dummy wiring is connected to a power wiring or a ground wiring.
前記基本セル内の端子を構成する層と同一の層からなる
配線層を前記配線領域内に含むことを特徴とする請求項
１または２に記載の半導体集積回路。3. A plurality of wiring layers forming the dummy wiring,
3. The semiconductor integrated circuit according to claim 1, wherein a wiring layer made of the same layer as a layer forming a terminal in the basic cell is included in the wiring region.
当該の半導体集積回路で用いられている最上層の配線層
と同一の層からなる配線層を含むことを特徴とする請求
項１ないし３のいずれかに記載の半導体集積回路。4. A plurality of wiring layers forming the dummy wiring,
4. The semiconductor integrated circuit according to claim 1, further comprising a wiring layer made of the same layer as the uppermost wiring layer used in said semiconductor integrated circuit.
端子同士を接続する信号配線と、前記複数の基本セル間
の配線領域上および基本セル上にわたって配置され、ス
ルーホールを介して互いに接続された複数の配線層から
なるダミー配線とを有する半導体集積回路の設計方法で
あって、 チップ内に前記複数の基本セルを配置し、前記信号配線
を配置した後、前記ダミー配線を前記複数の基本セル間
の配線領域上および基本セル上にわたって配置すること
を特徴とする半導体集積回路の設計方法。5. A plurality of basic cells, a signal wiring for connecting terminals of the plurality of basic cells, and a wiring region between the plurality of basic cells and over the basic cells, and mutually connected through through holes. A method of designing a semiconductor integrated circuit having a plurality of connected dummy wirings comprising a plurality of wiring layers, comprising: arranging the plurality of basic cells in a chip; arranging the signal wirings; A semiconductor integrated circuit design method, wherein the semiconductor integrated circuit is arranged over a wiring region between the basic cells and over the basic cells.
源配線またはグランド配線に接続することを特徴とする
請求項５に記載の半導体集積回路の設計方法。6. The method according to claim 5, wherein at least one end of the dummy wiring is connected to a power wiring or a ground wiring.
プ内を前記電源配線と前記グランド配線とに接する複数
の領域に分割し、該複数の領域のうちの任意の一領域に
接する電源配線上またはグランド配線上の一点であって
前記ダミー配線の配線が可能な点を探索し、この点から
前記一領域に隣接する領域を通過して該領域に接する電
源配線上またはグランド配線上に至る一点であって前記
ダミー配線の配線が可能な点を探索することにより、前
記ダミー配線の経路を決定することを特徴とする請求項
６に記載の半導体集積回路の設計方法。7. When arranging the dummy wiring, the inside of the chip is divided into a plurality of regions that are in contact with the power supply wiring and the ground wiring, and a power supply wiring or a ground that is in contact with any one of the plurality of regions. A point on the wiring is searched for a point where the wiring of the dummy wiring is possible. From this point, a point on the power supply wiring or the ground wiring passing through the area adjacent to the one area and in contact with the area. 7. The method for designing a semiconductor integrated circuit according to claim 6, wherein a route of the dummy wiring is determined by searching for a point where the dummy wiring can be formed.
ちの一配線層を、前記配線領域において、前記基本セル
内の端子を構成する層と同一の層で構成することを特徴
とする請求項５ないし７のいずれかに記載の半導体集積
回路の設計方法。8. The semiconductor device according to claim 1, wherein one of the plurality of wiring layers forming the dummy wiring is formed in the wiring region from the same layer as a layer forming a terminal in the basic cell. Item 8. The method for designing a semiconductor integrated circuit according to any one of Items 5 to 7.
ちの一配線層を、当該の半導体集積回路で用いられてい
る最上層の配線層と同一の層で構成することを特徴とす
る請求項５ないし８のいずれかに記載の半導体集積回路
の設計方法。9. The semiconductor device according to claim 1, wherein one of the plurality of wiring layers forming the dummy wiring is formed of the same layer as an uppermost wiring layer used in the semiconductor integrated circuit. Item 9. The method for designing a semiconductor integrated circuit according to any one of Items 5 to 8.
信号配線を配置した後、ダミー配線を配置することを特
徴とする半導体集積回路の設計方法。10. A plurality of basic cells are arranged in a chip,
A method for designing a semiconductor integrated circuit, comprising arranging dummy wiring after arranging signal wiring.
の端子同士を接続する信号配線と、前記複数の基本セル
間の配線領域上および基本セル領域上にわたって配置さ
れ、スルーホールを介して互いに接続された複数の配線
層からなるダミー配線とを有する半導体集積回路におけ
る配線の修正方法であって、 前記ダミー配線をなす複数の配線層のうちのいずれかを
修正することによって前記端子または前記信号配線と前
記ダミー配線とを接続し、該ダミー配線を新たに信号配
線とすることを特徴とする配線の修正方法。11. A plurality of basic cells, signal wiring connecting terminals of the plurality of basic cells, and a wiring region between the plurality of basic cells and over the basic cell region, and through a through hole. A method of correcting a wiring in a semiconductor integrated circuit having a dummy wiring composed of a plurality of wiring layers connected to each other, wherein the terminal or the terminal is formed by correcting any one of a plurality of wiring layers forming the dummy wiring. A method for correcting a wiring, comprising connecting a signal wiring to the dummy wiring, and using the dummy wiring as a new signal wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047211A JP2000252360A (en) | 1999-02-24 | 1999-02-24 | Semiconductor integrated circuit and its designing method as well as correction method for interconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047211A JP2000252360A (en) | 1999-02-24 | 1999-02-24 | Semiconductor integrated circuit and its designing method as well as correction method for interconnection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252360A true JP2000252360A (en) | 2000-09-14 |
Family
ID=12768834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047211A Pending JP2000252360A (en) | 1999-02-24 | 1999-02-24 | Semiconductor integrated circuit and its designing method as well as correction method for interconnection |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252360A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8307325B2 (en) | 2010-08-17 | 2012-11-06 | Kabushiki Kaisha Toshiba | Method of semiconductor integrated circuit and computer readable medium |
| JP2012243791A (en) * | 2011-05-16 | 2012-12-10 | Fujitsu Semiconductor Ltd | Layout design method and layout design program |
-
1999
- 1999-02-24 JP JP11047211A patent/JP2000252360A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8307325B2 (en) | 2010-08-17 | 2012-11-06 | Kabushiki Kaisha Toshiba | Method of semiconductor integrated circuit and computer readable medium |
| JP2012243791A (en) * | 2011-05-16 | 2012-12-10 | Fujitsu Semiconductor Ltd | Layout design method and layout design program |
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