JP2000250811A - メモリコントローラ及びコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 主記憶からのデータ読み出しのレイテンシを
削減し、プロセッサ等のデータ要求元のデータ待ちによ
るシステム性能の低下を防ぎ、システム全体の処理性能
を向上させる。 【解決手段】 受け付けたトランザクション毎に独立し
た制御を行えるトランザクション制御部１０を設け、各
トランザクション毎に、可能になった時点で、主記憶４
へのメモリアクセス要求を、メモリ制御部１１に出力す
る。この際、データ読み出しトランザクションについて
は、スヌープ結果が確定するのを待たずに、メモリ制御
部１１にメモリアクセス要求を出力し、メモリアクセス
を開始する。その後、スヌープ結果によりトランザクシ
ョンがキャンセルされた場合は、主記憶４から読み出し
たデータをバス２上に出力するのを中止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算やデータ処理
に利用されるコンピュータシステムに関し、特に、デー
タアクセス速度の向上が図れるメモリコントローラおよ
びコンピュータシステムに関する。

【０００２】

【従来の技術】従来、一般的なコンピュータシステムで
は、メモリは階層化されており、例えば、高速メモリを
用いたプロセッサ内部の専用キャッシュメモリ（上位レ
ベルメモリ）と安価なＤＲＡＭ等を実装した大容量・低
速の主記憶（下位レベルメモリ）の２レベルで構成され
る。

【０００３】この場合、プロセッサが必要とするデータ
が、キャッシュ内のブロックに存在することをヒットと
呼び、ない場合をミスと呼ぶ。ミスの場合は、一段下の
記憶階層である主記憶から、必要なデータを取得するこ
とになる。

【０００４】主記憶は、キャッシュに比べて低速であ
り、キャッシュミスに伴う主記憶へのアクセスは、コン
ピュータシステムの処理性能を劣化させる主要因になっ
ている。

【０００５】特に、主記憶とメモリコントローラとの間
のメモリバスは、比較的配線長が長くなり、回路実装上
動作周波数を上げることが困難であるため、最近では、
プロセッサ動作周波数とメモリバス動作周波数の格差が
広がっており、プロセッサ動作周波数が向上してもメモ
リバス速度がボトルネックになって全体性能が伸びなく
なってきている。

【０００６】また、キャッシュミスによる主記憶へのア
クセスのうち、主記憶からのデータ読み出し要求（ロー
ド要求）では、要求を出したプロセッサが、読み出しデ
ータを受け取るまで処理を止めることになるので、この
待ち時間が大きくなるとコンピュータシステム全体の処
理性能を劣化させることになる。

【０００７】このような問題に対しては、キャッシュ容
量を増やし、キャッシュメモリにおける容量性ミスを削
減することで、主記憶へのアクセス頻度を削減すること
が考えられる。例えば、特開平１−２５１２５０号公報
には、マルチプロセッサシステムにおいて、各プロセッ
サのキャッシュメモリを共有使用することで、１つのプ
ロセッサから見たときの、キャッシュメモリの見かけ上
の容量を増大させる方式が記載されている。

【０００８】キャッシュ容量を増大させる方式は、デー
タの移動が比較的少ないアプリケーションが実行される
場合は効果的である。しかし、近年のビジネス一般向け
データサーバやインターネット上のＷＥＢサーバなどの
ように、大量のデータのコピーや移動が頻繁に起きるア
プリケーションを実行するコンピュータシステムにおい
ては、キャッシュミスが頻繁に発生することになり性能
の改善が少ない。

【０００９】特に、リレーショナルデータベースシステ
ム（ＲＤＢＳ）では、データの検索・更新が頻繁に行わ
れ、その度にメモリ内でのデータの複写／移動が発生
し、プロセッサは、データの複写／移動のためにデータ
のロード・ストアを頻繁に行う必要がある。そのデータ
量も非常に大きく、１ＧＢ以上のデータを短時間にリー
ド／ライトすることも珍しくなくなってきている。

【００１０】このような場合、キャッシュ容量を増加さ
せ、主記憶へのアクセス頻度を削減することによって処
理性能の向上を図ろうとするのは現実的ではない。

【００１１】また、主記憶の高速化方式としては、複数
のメモリバンクを設けて、複数のメモリバンクに対して
同時にアクセスを行うインターリーブ方式もある。例え
ば、特開平１０−２２８４１７号公報には、マルチバン
ク・インターリーブ形の主記憶において、主記憶内の処
理の並行性を最適にする順序で主記憶に対しアクセス要
求を出し、主記憶の稼働率を上げる方法が記載されてい
る。

【００１２】

【発明が解決しようとする課題】一方、キャッシュメモ
リを持つプロセッサを使ったマルチプロセッサシステム
では、各プロセッサが持つキャッシュメモリ同士や主記
憶との間でのデータの一貫性（コヒーレンシやコンシス
テンシイ）が問題になる。

【００１３】例えば、あるプロセッサ（第１のプロセッ
サ）が、あるキャッシュラインを更新状態（ダーティ）
で保持している際に、別のプロセッサ（第２のプロセッ
サ）がこのキャッシュラインのアドレスにライトを行う
場合、最新のデータは主記憶ではなく第１のプロセッサ
のキャッシュにあるため、メモリコントローラが第２の
プロセッサから受け取ったライトのアクセス要求（以
下、トランザクションという）をそのまま実行すると、
主記憶のデータに矛盾が生じる可能性がある。そのた
め、第２のプロセッサが発行したライト・トランザクシ
ョンは一旦キャンセルし、第１のプロセッサのキャッシ
ュにある最新のデータを主記憶に書き戻してから、再び
第２のプロセッサからライト・トランザクションを発行
してもらう必要がある。

【００１４】このような処理を実現する方式として、バ
ス・スヌープ方式がある。この方式では、各プロセッサ
は、バス上のトランザクションの監視（バス・スヌー
プ）を行い、バス上に送出されたトランザクションの対
象データが、自己のキャッシュ・ブロック内に存在する
か否かの判断を行い、その結果を、例えば、スヌープ・
レスポンス信号として出力する。メモリコントローラ
は、このスヌープ・レスポンス信号を受けて、必要に応
じて、受け取っているトランザクションを取り消す。

【００１５】各プロセッサでのバス・スヌープ処理に
は、実装に応じた所定の時間が必要になるので、通常、
メモリコントローラは、バス・スヌープの結果が確定す
るまで、受け付けたトランザクションによるメモリアク
セスを行うことはできない。

【００１６】つまり、マルチプロセッサシステムにおい
ては、主記憶データに矛盾を生じさせないため、他のプ
ロセッサからのスヌープ結果を待ってから、メモリアク
セスを実行しなければならない。従って、スヌープ結果
が得られるまでの時間が長くなると、それだけ、主記憶
へのアクセスに要する時間が長くなってしまう。

【００１７】本発明の目的は、主記憶へのアクセス、特
に、主記憶からのデータ読み出しのレイテンシを少なく
することにある。

【００１８】

【課題を解決するための手段】本発明に係るメモリコン
トローラは、キャッシュを備えた複数のプロセッサとメ
モリとの間のデータ入出力を制御するものである。そし
て、本発明に係る第１のメモリコントローラは、読み出
し要求を受けた場合は、各プロセッサから当該要求につ
いてのスヌープ結果が通知される前に、メモリに対する
データ読み出し処理を開始し、書き込み要求を受けた場
合は、各プロセッサから当該要求についてのスヌープ結
果が通知されるのを待って、メモリに対するデータ書き
込み処理を開始することを特徴とする。

【００１９】また、本発明に係る第２のメモリコントロ
ーラは、各プロセッサからメモリへのアクセス要求を受
け取る手段と、受け取ったアクセス要求を格納するアク
セス要求制御手段と、各プロセッサからスヌープ結果を
受け取る手段と、メモリに対するアクセスを制御するメ
モリ制御手段とを備え、前記アクセス要求制御手段は、
メモリからデータを読み出すアクセス要求を格納した場
合、スヌープ結果が確定する前に、前記メモリ制御手段
に、メモリアクセス要求を出力することを特徴とする。

【００２０】この場合に、プロセッサとメモリとの間で
転送されるデータを一時的に格納するデータバッファ手
段と、当該データの入出力を制御するデータバッファ制
御手段とを更に備えるようにしてもよい。そして、スヌ
ープ結果により、受け取ったアクセス要求が取り消され
た場合は、データバッファ手段から、読み出し要求を発
行したプロセッサに対するデータの出力を中止するよう
にしてもよい。

【００２１】また、前記アクセス要求制御手段を複数備
え、各アクセス要求制御手段は、それぞれ独立して、メ
モリアクセス要求を前記メモリ制御手段に出力するよう
にしてもよい。

【００２２】更に、複数のアクセス要求間の依存関係を
管理する依存関係管理手段を有し、前記アクセス要求制
御手段は、当該依存関係に基づいて、メモリアクセス要
求を出力するようにしてもよい。

【００２３】また、前記アクセス要求制御手段は、それ
ぞれ、当該アクセス要求制御手段が格納するアクセス要
求と、他のアクセス要求制御手段が格納するアクセス要
求との依存関係を管理する依存関係管理手段を有し、当
該依存関係に基づいて、メモリアクセス要求を出力する
ようにしてもよい。

【００２４】この場合に、前記依存関係管理手段は、先
行するアクセス要求と後続のアクセス要求とで対象ブロ
ックアドレスが等しい場合に、後続のアクセス要求は、
先行するアクセス要求に依存するとして管理するように
してもよい。

【００２５】また、前記依存関係管理手段は、特定のア
クセス要求（例えば、後述する順序マーカトランザクシ
ョン）について、当該特定のアクセス要求は、先行する
すべてのアクセス要求に依存し、後続のアクセス要求
は、すべて当該特定のアクセス要求に依存するとして管
理するようにしてもよい。

【００２６】また、前記アクセス要求制御手段は、それ
ぞれ、他のアクセス要求制御手段にアクセス要求が格納
される際、当該アクセス要求と、自己が格納するアクセ
ス要求を比較し、その結果に基づいて、他のアクセス要
求制御手段に、依存関係をセットするための信号を出力
し、自己が格納するアクセス要求をスヌープ結果により
取り消す場合、及び、自己が格納するアクセス要求をメ
モリに送信した場合に、他のアクセス要求制御手段に、
依存関係をクリアするための信号を出力するようにして
もよい。

【００２７】本発明に係るコンピュータシステムは、キ
ャッシュを備えた複数のプロセッサと、前述した本発明
に係るメモリコントローラと、当該メモリコントローラ
に制御されるメモリとを備えたことを特徴とする。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しつつ詳細に説明する。

【００２９】図１は、本発明によるコンピュータシステ
ムの構成を示す図である。同図に示すように、本発明に
よるコンピュータシステムは、複数のプロセッサ１と、
メモリコントローラ３と、主記憶４と、外部バスコント
ローラ５と、外部記憶装置６と、その他の周辺装置７と
を備える。

【００３０】複数のプロセッサ１、メモリコントローラ
３及び外部バスコントローラ５は、バス２に接続されて
いる。また、外部バスコントローラ５、外部記憶装置６
及び周辺装置７は、外部バスに接続されている。

【００３１】なお、各構成要素間の接続形態は、バス方
式に限られず、他の方式、例えば、スイッチマトリクス
を使ったものであってもよい。また、図１では、外部バ
スコントローラ５をバス２に接続した場合を示している
が、外部バスコントローラ５をメモリコントローラ３と
直接接続できるようにしてもよい。

【００３２】プロセッサ１は、それぞれ、キャッシュを
備えている。当該キャッシュは、バス２を監視し、スヌ
ープ結果を通知できるものであれば、内部キャッシュで
あっても外部キャッシュであってもよい。

【００３３】メモリコントローラ３は、プロセッサ１や
外部バスコントローラ５からの主記憶４に対するアクセ
スを受け付けて、主記憶４に対するアクセスを制御す
る。外部バスコントローラ５は、プロセッサ１や主記憶
４と、外部記憶装置６や周辺装置７との間でのデータの
やり取りを制御する。

【００３４】外部記憶装置６には、例えば、ハードディ
スク装置、フロッピィディスク装置、ＣＤ−ＲＯＭ装置
等が該当する。また、周辺装置７には、例えば、ＣＲＴ
ディスプレイや液晶ディスプレイを制御する表示制御装
置や、ネットワークに接続するためのネットワーク接続
装置等が該当する。

【００３５】図１に示すように、本発明によるメモリコ
ントローラ３は、バス制御部８と、トランザクション入
力部９と、トランザクション制御部１０と、メモリ制御
部１１と、データバッファ１３と、データバッファ制御
部１２とを備える。

【００３６】バス制御部８は、信号１５により、バス２
上の信号の監視や制御等を行う。トランザクション入力
部９は、信号１４により、プロセッサ１や外部バスコン
トローラ５からの主記憶４に対するトランザクションを
検知し、受け付ける。トランザクション制御部１０は、
受け付けたトランザクションを格納し、順序制御を行
う。メモリ制御部１１は、主記憶４の入出力制御を行
う。データバッファ１３は、信号１６、１８によりプロ
セッサ１等と主記憶４との間で転送されるデータを一時
的に格納する。データバッファ制御部１２は、バス２と
データバッファ１３との間やデータバッファ１３と主記
憶４との間でのデータ転送制御を行う。

【００３７】次に、図１に示したシステムの動作につい
て説明する。

【００３８】トランザクション入力部９は、バス信号１
４により、トランザクションが送出されたことを検出す
ると、当該トランザクションが、プロセッサ１や外部バ
スコントローラ５に接続されている周辺装置等から主記
憶４に対するトランザクションであるか否かを判別し、
主記憶４に対するトランザクションであった場合は、当
該トランザクションをトランザクション制御部１０に渡
す。

【００３９】トランザクション制御部１０は、複数のト
ランザクション制御器（以下、単に制御器という）を備
え、一制御器が一トランザクションを独立して処理す
る。トランザクション制御部１０の各制御器は、受け付
けたトランザクションの種類やコヒーレント制御の要・
不要等の情報に基づいて、所定のタイミングで、メモリ
制御部１１へメモリアクセス要求信号を出力する。

【００４０】また、トランザクション制御部１０は、信
号１９により、データバッファ制御部１２からデータバ
ッファ１３の稼動状況を受け、トランザクションに応じ
たデータバッファ１３の使用を指示する。

【００４１】なお、データバッファ１３に空き領域がな
かったり、トランザクション制御部１０のすべての制御
器が使用中である等、メモリコントローラ３のリソース
が不足している場合は、信号２０等を使って、バス制御
部８に対しリソース不足であることが伝えられる。リソ
ース不足の通知を受けたバス制御部８は、リソース不足
で処理できないトランザクションを発行したプロセッサ
１等に対して、当該トランザクションの再発行を依頼す
る。

【００４２】メモリ制御部１１は、トランザクション制
御部１０からのメモリアクセス要求信号を受けると、信
号１７、１８によって、主記憶４に対するアクセスを行
う。

【００４３】次に、本発明のトランザクション制御の方
法について説明する。本発明の方法との対比のため、ま
ず、ＦＩＦＯ（First In First Out）を使ったトランザ
クション制御方式について説明する。

【００４４】図２は、ＦＩＦＯを使ったトランザクショ
ン制御方式を示す図である。この方式では、受け付けた
トランザクションを、受け付け順に、ＦＩＦＯ方式のレ
ジスタに格納する。そして、受け付け順に、各プロセッ
サからのスヌープ結果を待ち、主記憶へのアクセスが許
可されたトランザクションについて、メモリアクセス要
求を発行する。

【００４５】図２において、まず、トランザクション入
力部４１は、受付けたトランザクションの種類を判別
し、主記憶に対するアクセスであれば、そのトランザク
ションをＦＩＦＯ４３へ格納する。ＦＩＦＯ制御部４２
は、格納された順に、各プロセッサからのスヌープ結果
をバス制御部８を介して受け取る。ＦＩＦＯ制御部４２
は、受け取ったスヌープ結果を調べ、メモリアクセスが
許可された場合は、ＦＩＦＯ４３に格納されたトランザ
クションについてのメモリアクセス開始をメモリ制御部
４６に指示する。メモリ制御部４６は、ＦＩＦＯ４３に
格納された順序に従いメモリアクセスを開始する。デー
タバッファ制御部４４は、ＦＩＦＯ制御部４２の制御の
下、データバッファ４５の制御を行う。

【００４６】この方式の場合、ＦＩＦＯ４３によりトラ
ンザクションの順序保証が行われ、スヌープ期間が終了
するまでメモリアクセス処理は開始されず、すべてのト
ランザクションは、一様に、少なくともスヌープ期間待
たされることになる。

【００４７】図３は、本発明によるトランザクション制
御方式を示す図である。この場合、トランザクション制
御部１０は、複数の制御器０〜ｎを持ち、それぞれが１
個のトランザクションを格納する。また、各制御器は、
それぞれがスヌープ結果を受け取り、主記憶へのアクセ
スが許可された場合は、それぞれ独立に、メモリアクセ
ス要求を発行する。

【００４８】図３において、まず、トランザクション入
力部９が、受け付けたトランザクションの種類を判別
し、主記憶に対するアクセスであれば、そのトランザク
ションをトランザクション制御部１０の空いている制御
器にセットする。そのため、トランザクション入力部９
は、トランザクション制御部１０の各制御器の稼動状況
を監視し、適当な制御器を選択する。

【００４９】トランザクション制御部１０内の各制御器
は、トランザクションが格納されると、所定のタイミン
グで、メモリ制御部１１に対し、メモリアクセス要求を
出力する。各制御器は、トランザクションの種類（読み
出しか、書き込みか）、スヌープ結果（コヒーレント制
御が必要な場合）、トランザクション間の依存関係（後
述）等に基づいて、メモリアクセス要求を出力するタイ
ミングを制御する。各制御器がメモリアクセス要求を出
力するタイミング及び条件については後述する。

【００５０】また、トランザクション制御部１０内の各
制御器は、それぞれバス制御部８からスヌープ結果を受
け取り、独立にスヌープ結果を監視する。例えば、スヌ
ープ結果が、各プロセッサから所定のタイミングで返さ
れるシステムにおいては、各制御器が、当該タイミング
にあわせて、スヌープ結果を調べることで、現在格納さ
れているトランザクションを取り消す必要があるか否か
を判断する。

【００５１】以上の構成により、各トランザクション毎
に並行してスヌープ結果の監視が可能になり、受け付け
順に拘束されることなく主記憶へのアクセス要求を出力
することが可能となる。

【００５２】トランザクション制御部１０内のメモリ処
理要求アービタは、各制御器０〜ｎからのメモリアクセ
ス要求を監視する。そして、いずれかの制御器からメモ
リアクセス要求があれば、メモリ制御部１１に対し、メ
モリアクセス要求を出力する。なお、複数の制御器から
メモリアクセス要求が同時に発生した場合、予め決めら
れたルールにより調停し、いずれかのメモリアクセス要
求をメモリ制御部１１へ出力する。

【００５３】次に、各制御器がメモリアクセス要求を出
力するタイミングについて説明する。各制御部０〜ｎ
は、主記憶４に対する書き込み要求（ストア・トランザ
クション）については、コヒーレント制御が必要な場合
は、スヌープ結果が通知されるのを待って、当該トラン
ザクションを取り消す必要がないことを確認してから、
実行を開始する。

【００５４】一方、主記憶４からの読み出し要求（ロー
ド・トランザクション）については、各プロセッサから
のスヌープ結果を待たずに、メモリアクセス要求を出力
し、主記憶４からの読み出し処理を開始する。これは、
ロード・トランザクションは、主記憶４の内容を更新し
ないことに着目したものである。

【００５５】そして、主記憶４からの読み出し処理を開
始した後に、スヌープ結果の判定を行い、スヌープ結果
によりそのトランザクションを取り消す必要がある場合
は、データバッファ制御部１２に対し、バス２へのデー
タ出力を中止する指示を伝え、主記憶４より読み出した
データを破棄（無効化）する。一方、スヌープ結果によ
りそのトランザクションを取り消す必要がない場合は、
そのまま、主記憶４から読み出したデータをバス２へ出
力する。これにより、ロード・トランザクションについ
ては、レイテンシを削減することが可能になる。

【００５６】図４は、バス２上にトランザクションが送
出されてから、主記憶４に対するアクセスを実行可能に
なるまでのタイミングを示す図である。ここでは、バス
２上にトランザクションが送出された後、Ｒサイクル後
に、スヌープ結果を示すスヌープ・レスポンス信号が返
されるとする。また、トランザクション情報が正しく受
信されたことを確認するために、Ｓサイクル必要である
とする。

【００５７】同図に示すように、トランザクションが時
間Ｔにおいてバス上に送信されると、スヌープ・レスポ
ンス信号は時刻（Ｔ＋Ｒ）に返されるので、ストアの場
合、主記憶アクセスを開始できるのは、時刻（Ｔ＋Ｒ＋
１）からとなる。

【００５８】一方、ロードの場合は、トランザクション
情報が正しく受信されたことが確認できれば、主記憶ア
クセスを開始できるので、時刻（Ｔ＋Ｓ＋１）から処理
を開始する。

【００５９】このように、ストアとロードでは、メモリ
アクセスを開始可能なタイミングが異なることになり、
図３に示した構成においては、各トランザクションは、
個別に可能となった時点で独立に、メモリアクセス要求
を送信するため、先に受け付けたストア・トランザクシ
ョンがスヌープ結果を待つ間に、後から入力されたロー
ド・トランザクションがストア・トランザクションを追
い越してメモリアクセスすることが可能となる。

【００６０】図５は、ストア・トランザクションとロー
ド・トランザクションが連続して発行された場合の例を
示す図である。この場合も、バス２上にトランザクショ
ンが送出された後、Ｒサイクル後に、スヌープ結果を示
すスヌープ・レスポンス信号が返され、トランザクショ
ン情報が正しく受信されたことを確認するために、Ｓサ
イクル必要であるとする。

【００６１】同図に示すように、時刻Ｔにストア・トラ
ンザクションが発行され、時刻（Ｔ＋２）にロード・ト
ランザクションが発行された場合、先行するストアが処
理可能になるのは時刻（Ｔ＋Ｒ＋１）であり、続くロー
ドが処理可能になるのは時刻（Ｔ＋Ｓ＋３）である。こ
の場合の両者の時刻差は、（Ｔ＋Ｒ＋１）−（Ｔ＋Ｓ＋
３）＝（Ｒ−Ｓ−２）となる。

【００６２】従って、例えば、Ｓ＝２の場合、Ｒ＞４な
る条件では、ストアよりロードが先に処理可能となり、
トランザクションの順序が入れ替わって実行され、ロー
ドが優先的に処理されることになる。そのため、データ
要求元のロードレイテンシを削減することができ、総合
的な処理能力を向上させることが可能になる。

【００６３】なお、このようなトランザクションの入れ
替えは、無条件に行える訳ではない。例えば、同じブロ
ックアドレスを対象とするトランザクションについて
は、トランザクションの処理順序が逆転することによる
矛盾を防止するため、順序を入れ替えないようにする必
要がある。このため、トランザクションの対象となるブ
ロックアドレスの比較を行うことにより、前後のトラン
ザクションの依存関係を解析して、管理する。

【００６４】次に、このようなトランザクション間の依
存関係の管理方式について説明する。

【００６５】図６は、トランザクション間の依存関係を
管理する方式を説明する図である。本方式では、各制御
器に格納されたトランザクション間の依存関係をマトリ
クス（以下、依存マトリクスという）で表す。依存マト
リクスの要素は、個々の制御器が保持するトランザクシ
ョン間の依存・非依存関係を表す依存フラグＤijによっ
て構成される。なお、図６は、制御器が８つ（制御器０
〜７）設けられた場合の例を示している。

【００６６】依存フラグＤijは、制御器ｊ（に格納され
ているトランザクション）に対する、制御器ｉ（に格納
されているトランザクション）の依存関係を表してい
る。例えば、依存フラグＤ07は、制御器０の制御器７に
対する依存関係を表す。

【００６７】依存フラグＤijがセットされている場合
は、制御器ｉは、制御器ｊに依存しており、制御器ｉに
格納されているトランザクションは、制御器ｊに格納さ
れているトランザクションより後に実行されなければな
らない。

【００６８】図７は、依存関係を表す依存フラグの状態
遷移の様子を示す図である。同図に示すように、依存フ
ラグは、それぞれ、「非依存（NotDepend）」と「依存
（Depend）」の２つの状態を有している。

【００６９】まず、メモリコントローラがリセットされ
ると、依存フラグは、「非依存」状態に初期化される。
そして、依存セット条件が偽の間は、「非依存」状態が
維持される。

【００７０】「非依存」状態において、依存セット条件
が真になると、「依存」状態に遷移する。そして、クリ
ア条件が偽の間、「依存」状態が維持される。また、
「依存」状態において、クリア条件が真になると、「非
依存」状態に遷移する。

【００７１】次に、依存フラグＤijのセット／クリア条
件について説明する。

【００７２】まず、セット条件について説明する。制御
器ｉに格納する新規トランザクションが、他の制御器ｊ
に既に保持されているトランザクションと、同じブロッ
クアドレスを有する場合は、制御器ｉは制御器ｊに依存
するので、Ｄijをセットする。

【００７３】例えば、制御器０にトランザクションが既
に格納されている状態で、新規トランザクションが制御
器７に格納される場合に、制御器７に格納される新規ト
ランザクションのブロックアドレスと、制御器０が保持
しているトランザクションのブロックアドレスが等しい
と、依存フラグＤ70がセットされ、「依存」状態とな
る。一方、両者が等しくないと、Ｄ70はセットされず、
「非依存」状態のままになる。

【００７４】また、依存フラグＤijのクリアは、以下の
条件で行う。

【００７５】制御器ｉに保持されたトランザクションが
スヌープの結果によりキャンセルされた場合、又は、当
該トランザクションを主記憶に送信した場合、Ｄ0i〜Ｄ
7i（但し、Ｄiiを除く）をクリアするとともに、Ｄi7〜
Ｄi0（但し、Ｄiiを除く）をクリアする。

【００７６】例えば、制御器２に格納されているトラン
ザクションがスヌープの結果によりキャンセルされた場
合は、依存フラグＤ02，Ｄ12，Ｄ32，Ｄ42，Ｄ52，Ｄ6
2，Ｄ72をクリアするとともに、依存フラグＤ27，Ｄ2
6，Ｄ25，Ｄ24，Ｄ23，Ｄ21，Ｄ20をクリアする。

【００７７】以上のような依存フラグのセット／クリア
制御を行い、依存フラグＤi7〜Ｄi0（但し、Ｄiiを除
く）がクリアされている場合に限り、制御器ｉに入った
トランザクションをメモリ制御部１１に送信するように
制御すれば、依存関係があるトランザクションの処理順
序が入れ替わることを防止できる。

【００７８】次に、図３に示した構成における、依存マ
トリックスの具体的な実現方法について説明する。

【００７９】図３に示した構成においては、トランザク
ション制御部１０内の各制御器が、それぞれ、依存マト
リクスの一部分を備える。すなわち、各制御器は、図６
に示す依存マトリクスの横軸方向の依存フラグの集合を
格納する依存レジスタＤＲ（図６では、太枠で表示）を
備える。

【００８０】例えば、制御器０は、依存フラグＤ07〜Ｄ
01で構成される依存レジスタＤＲ0を備える。また、制
御器１は、依存フラグＤ17〜Ｄ12，Ｄ10で構成される依
存レジスタＤＲ1を備える。

【００８１】そして、ある制御器ｉに新しいトランザク
ションを格納する時に、制御器ｉが備える依存レジスタ
ＤＲｉ内の各フラグは、以下のようにしてセットされ
る。

【００８２】まず、既にトランザクションを保持してい
る制御器は、それぞれ、トランザクション入力部９が新
規に受け付けたトランザクションを監視し、自己が保持
しているトランザクションと新規トランザクションとの
依存関係を調べ、自分の保持しているトランザクション
と依存関係があると判断した場合は、新規トランザクシ
ョンが格納される制御器へ、セット信号を出力する。

【００８３】新規トランザクションが格納される制御器
は、他の制御器からのセット信号に基づいて、自己が備
える依存レジスタ内の対応する依存フラグをセットす
る。

【００８４】例えば、新規トランザクションが制御器１
に格納される場合、先行するトランザクションが既に格
納されている制御器０は、自分が保持するトランザクシ
ョンと制御器１に格納されるトランザクションとが依存
関係を有すると判断すると、制御器１に対してセット信
号を出力し、制御器１は、当該セット信号を受けて、依
存レジスタＤＲ1内の依存フラグＤ10をセットする。

【００８５】また、各制御器は、自分が保持しているト
ランザクションがスヌープの結果によりキャンセルされ
た場合、又は、そのトランザクションを主記憶に送信し
た場は、他の制御器に対して、クリア信号を出力する。
それと同時に、自己が保持している依存レジスタをクリ
アする。クリア信号を受けた各制御器は、対応する依存
フラグをクリアする。

【００８６】例えば、制御器６が保持していたトランザ
クションを主記憶に送信すると、他の制御器に対して、
クリア信号を出力して、依存フラグＤ06〜Ｄ76をクリア
させるととともに、依存レジスタＤＲ6、すなわち、依
存フラグＤ67〜Ｄ60をクリアする。

【００８７】トランザクションが格納される制御器は、
前述したタイミングでメモリアクセス要求を出力する
際、自己の依存レジスタをチェックし、すべての依存フ
ラグがクリアされているとき、すなわち、自己のトラン
ザクションが、他のトランザクションに依存していない
場合に、メモリアクセス要求をメモリ処理要求アービタ
に出力する。

【００８８】従って、各制御器は、自己の依存レジスタ
内の依存フラグのいずれかがセットされている間は、メ
モリアクセス要求を出力しないので、依存関係があるト
ランザクションに関しては、トランザクションの入れ替
えが発生することはない。つまり、以上説明した依存マ
トリクス機構により、矛盾を生じることなく、ロード・
トランザクションの優先制御を実現できる。

【００８９】以上では、トランザクション間に依存関係
がある場合に、当該トランザクションの入れ替えを防止
していたが、ソフトウェアによる意識的なトランザクシ
ョンの追い越し禁止制御を可能にするため、特別なトラ
ンザクション（以下、順序マーカトランザクションとい
う）を設けるようにしてもよい。この順序マーカトラン
ザクションは、例えば、マルチプロセッサシステムにお
いて、ソフトウェアが各プロセッサ間の同期制御を実現
するため利用することができる。

【００９０】このような順序マーカトランザクションを
サポートしたメモリコントローラに対して、順序マーカ
トランザクションが発行されると、順序マーカトランザ
クションより前に発行されたトランザクションは、必
ず、順序マーカトランザクションより前に、実行され、
順序マーカトランザクションが発行された後に、発行さ
れたトランザクションは、必ず、順序マーカトランザク
ションより後に実行される。

【００９１】このような順序制御も、前述した依存マト
リックスを使って実現することができる。すなわち、メ
モリコントローラ３が受け付けるトランザクションに、
前述した順序マーカトランザクションを含めた場合、依
存フラグのセット条件に以下の条件を追加すればよい。
なお、クリア条件は変わらない。

【００９２】まず、制御器ｉに格納する新規トランザク
ションが順序マーカトランザクションの場合、他の制御
器ｊに保持されている先行するトランザクションに依存
させるため、依存フラグＤijをセットする。これによ
り、順序マーカトランザクションは、それ以前に発行さ
れたトランザクションより前には実行されないことが保
証される。

【００９３】また、制御器ｉに新規トランザクションを
格納する際、他の制御器ｊが有効な順序マーカトランザ
クションを保持している場合は、依存フラグＤijをセッ
トする。これにより、順序マーカトランザクションに後
続するトランザクションは、順序マーカトランザクショ
ンより前には実行されないことが保証されることにな
る。

【００９４】以上の条件による依存フラグのセット制御
は、図３に示した構成においては、次のように行われ
る。まず、既にトランザクションを保持している制御器
は、それぞれ、トランザクション入力部９が新規に受け
付けたトランザクションを監視し、新規トランザクショ
ンが順序マーカトランザクションの場合は、新規トラン
ザクションが格納される制御器へ、セット信号を出力す
る。順序マーカトランザクションが格納される制御器
は、他の制御器からのセット信号に基づいて、自己が備
える依存レジスタの対応する依存フラグをセットする。

【００９５】例えば、制御器６に新規トランザクション
として順序マーカトランザクションが格納される場合、
先行するトランザクションが格納されている制御器１
は、制御器６に対して、セット信号を出力し、制御器６
は、当該セット信号を受けて、依存レジスタＤＲ6内の
依存フラグＤ61をセットする。

【００９６】また、既に順序マーカトランザクションを
保持している制御器は、他の制御器に新規トランザクシ
ョンが格納される際には、その制御器に対して、セット
信号を出力する。新規トランザクションが格納される制
御器は、他の制御器からのセット信号に基づいて、自己
が備える依存レジスタの対応する依存フラグをセットす
る。

【００９７】例えば、制御器７に新規トランザクション
が格納される場合、既に順序マーカトランザクションが
格納されている制御器６は、制御器７に対して、セット
信号を出力し、制御器７は、当該セット信号を受けて、
依存レジスタＤＲ7内の依存フラグＤ76をセットする。

【００９８】以上のような依存フラグのセット制御によ
り、順序マーカトランザクションより前に発行されたト
ランザクションは、必ず、順序マーカトランザクション
より前に、実行され、順序マーカトランザクションが発
行された後に、発行されたトランザクションは、必ず、
順序マーカトランザクションより後に実行されるように
なる。

【００９９】以上説明した実施形態によれば、コンピュ
ータシステムの性能を左右する主記憶からのデータ読み
出し（ロード要求）のレイテンシを少なくし、コンピュ
ータシステムの総合的な処理能力の向上を図ることが可
能になる。

【０１００】

【発明の効果】以上詳細に説明したように、本発明によ
れば、プロセッサが主記憶に対してロード命令を発行し
た場合等のデータ読み出しレイテンシを削減することが
でき、コンピュータシステムにおける総合性能の向上が
図れる。

【図面の簡単な説明】

【図１】 本発明によるコンピュータシステムの構成を
示す図である。

【図２】 ＦＩＦＯを使ったトランザクション制御方式
を示す図である。

【図３】 本発明によるトランザクション制御方式を示
す図である。

【図４】 バス上にトランザクションが送出されてか
ら、メモリに対するアクセスを実行可能になるまでのタ
イミングを示す図である。

【図５】 ストア・トランザクションとロード・トラン
ザクションが連続して発行された場合の例を示す図であ
る。

【図６】 トランザクション間の依存関係を管理する依
存マトリックスを示す図である。

【図７】 トランザクション間の依存関係を表す依存フ
ラグの状態遷移図である。

【符号の説明】

１・・・プロセッサ ２・・・バス ３・・・メモリコントローラ ４・・・主記憶 ５・・・外部バスコントローラ ６・・・外部記憶装置 ７・・・周辺装置 ８・・・バス制御部 ９・・・トランザクション入力部 １０・・・トランザクション制御部 １１・・・メモリ制御部 １２・・・データバッファ制御部 １３・・・データバッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村岡 諭 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5B005 JJ11 KK13 MM01 MM22 NN01 NN71 PP21 PP26 QQ01

Claims (9)

【特許請求の範囲】
1. 【請求項１】 キャッシュを備えた複数のプロセッサと
   メモリとの間のデータ入出力を制御するメモリコントロ
   ーラにおいて、 読み出し要求を受けた場合は、各プロセッサから当該要
   求についてのスヌープ結果が通知される前に、メモリに
   対するデータ読み出し処理を開始し、 書き込み要求を受けた場合は、各プロセッサから当該要
   求についてのスヌープ結果が通知されるのを待って、メ
   モリに対するデータ書き込み処理を開始することを特徴
   とするメモリコントローラ。
2. 【請求項２】 キャッシュを備えた複数のプロセッサと
   メモリとの間のデータ入出力を制御するメモリコントロ
   ーラであって、 各プロセッサからメモリへのアクセス要求を受け取る手
   段と、 受け取ったアクセス要求を格納するアクセス要求制御手
   段と、 各プロセッサからスヌープ結果を受け取る手段と、 メモリに対するアクセスを制御するメモリ制御手段とを
   備え、 前記アクセス要求制御手段は、メモリからデータを読み
   出すアクセス要求を格納した場合、スヌープ結果が確定
   する前に、前記メモリ制御手段に、メモリアクセス要求
   を出力することを特徴とするメモリコントローラ。
3. 【請求項３】 前記アクセス要求制御手段を複数備え、 各アクセス要求制御手段は、それぞれ独立して、メモリ
   アクセス要求を前記メモリ制御手段に出力することを特
   徴とする請求項２に記載のメモリコントローラ。
4. 【請求項４】 複数のアクセス要求間の依存関係を管理
   する依存関係管理手段を更に有し、 前記アクセス要求制御手段は、当該依存関係に基づい
   て、メモリアクセス要求を出力することを特徴とする請
   求項３に記載のメモリコントローラ。
5. 【請求項５】 前記アクセス要求制御手段は、それぞ
   れ、 当該アクセス要求制御手段が格納するアクセス要求と、
   他のアクセス要求制御手段が格納するアクセス要求との
   依存関係を管理する依存関係管理手段を有し、当該依存
   関係に基づいて、メモリアクセス要求を出力することを
   特徴とする請求項３に記載のメモリコントローラ。
6. 【請求項６】 前記依存関係管理手段は、 先行するアクセス要求と後続のアクセス要求とで対象ブ
   ロックアドレスが等しい場合に、後続のアクセス要求
   は、先行するアクセス要求に依存するとして管理するこ
   とを特徴とする請求項５に記載のメモリコントローラ。
7. 【請求項７】 前記依存関係管理手段は、 特定のアクセス要求について、当該特定のアクセス要求
   は、先行するすべてのアクセス要求に依存し、 後続のアクセス要求は、すべて当該特定のアクセス要求
   に依存するとして管理することを特徴とする請求項５に
   記載のメモリコントローラ。
8. 【請求項８】 前記アクセス要求制御手段は、 他のアクセス要求制御手段にアクセス要求が格納される
   際、当該アクセス要求と、自己が格納するアクセス要求
   を比較し、その結果に基づいて、他のアクセス要求制御
   手段に、依存関係をセットするための信号を出力し、 自己が格納するアクセス要求をスヌープ結果により取り
   消す場合、及び、自己が格納するアクセス要求をメモリ
   に送信した場合に、他のアクセス要求制御手段に、依存
   関係をクリアするための信号を出力することを特徴とす
   る請求項５に記載のメモリコントローラ。
9. 【請求項９】 キャッシュを備えた複数のプロセッサ
   と、 請求項１〜８のいずれか一項に記載のメモリコントロー
   ラと、 当該メモリコントローラに制御されるメモリとを備えた
   ことを特徴とするコンピュータシステム。