JP2000243774A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JP2000243774A
JP2000243774A JP11046740A JP4674099A JP2000243774A JP 2000243774 A JP2000243774 A JP 2000243774A JP 11046740 A JP11046740 A JP 11046740A JP 4674099 A JP4674099 A JP 4674099A JP 2000243774 A JP2000243774 A JP 2000243774A
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layer
film
resin
formed
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JP11046740A
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Japanese (ja)
Inventor
Hiroyuki Shinoki
Nobuyuki Takai
Yukihiro Takao
Toshimichi Tokushige
利洋智 徳重
裕之 篠木
信行 高井
幸弘 高尾
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Abstract

PROBLEM TO BE SOLVED: To substantially equalize heights of metal post head parts, when a chip size package is manufactured. SOLUTION: If an insulated resin layer (r) is coated with a resin having flowability, after a predetermined leaving time elapses, the surface of the insulated resin layer (r) is flattened. For this reason, if the size of a metal post 8 is equalized, it is possible to substantially equalize heights (the height from the back face of a wafer to a metal post head part) of head parts of the metal posts 8 dotted over the entire wafer. Accordingly, the heights of the head parts of solder balls also become uniform.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、チップサイズパッケージとその製造方法に関する。 The present invention relates includes a method of manufacturing the related chip-size package. チップサイズパッケージ(Chip Size Package)は、CSPとも呼ばれ、チップサイズと同等か、わずかに大きいパッケージの総称であり、高密度実装を目的としたパッケージである。 Chip size package (Chip Size Package), also referred to as CSP, the chip size and equal to or is a general term for slightly larger package, a package for the purpose of high-density mounting. 本発明は、CSPに採用されるメタルポストとこれを被覆する樹脂に関する。 The present invention relates to a resin for a metal post covering this adopted for CSP.

【0002】 [0002]

【従来の技術】従来、この分野では、一般にBGA(Ba Conventionally, in this field, generally BGA (Ba
ll Grid Array)と呼ばれ、面状に配列された複数のハンダボールを持つ構造、ファインピッチBGAと呼ばれ、BGAのボールピッチをさらに狭ピッチにして外形がチップサイズに近くなった構造等が知られている。 ll called Grid Array), a structure having a plurality of solder balls arranged in a planar, called fine pitch BGA, structure or the like outer shape in the further narrow pitch ball pitch of the BGA is close to the chip size Are known.

【0003】また、最近では、「日経マイクロデバイス」1998年8月号 44頁〜71頁に記載されたウエハーCSPがある。 [0003] In addition, in recent years, there is a wafer CSP, which is described in "Nikkei Microdevices" August 44 pp to 71, 1998. このウエハーCSPは、基本的には、チップのダイシング前に配線やアレイ状のパッドをウエハープロセス(前工程)で作り込むCSPである。 The wafer CSP is basically a CSP to fabricate the chip pads of the wiring and an array before dicing in a wafer process (pre-process).
この技術によって、ウエハープロセスとパッケージ・プロセス(後工程)が一体化され、パッケージ・コストが大幅に低減できるようになることが期待されている。 This technique, wafer processing and packaging process (post-process) are integrated, the package cost is expected to be able to significantly reduce.

【0004】ウエーハCSPの種類には、封止樹脂型と再配線型がある。 [0004] The types of wafer CSP, there is a sealing resin type and rewiring type. 封止樹脂型は、従来のパッケージと同様に表面を封止樹脂で覆った構造であり、チップ表面の配線層上にメタルポストを形成し、その周囲を封止樹脂で固める構造である。 Sealing resin mold is a surface similar to the conventional package structure covered with a sealing resin, a metal post formed on the wiring layer of the chip surface, a structure solidify around a sealing resin.

【0005】一般にパッケージをプリント基板に搭載すると、プリント基板との熱膨張差によって発生した応力がメタルポストに集中すると言われているが、樹脂封止型では、メタルポストが長くなるため、応力が分散されると考えられている。 [0005] In general, mounting the package on a printed board, the stress generated by the difference in thermal expansion between the printed circuit board is said to concentrate on metal posts, the resin sealing type, since the metal post is long, stress It is believed to be distributed.

【0006】一方、再配線型は、図10に示すように、 On the other hand, the rewiring type, as shown in FIG. 10,
封止樹脂を使わず、再配線を形成した構造である。 Without a sealing resin is formed a structure rewiring. つまりチップ51の表面にAl電極52、配線層53、絶縁層54が積層され、配線層53上にはメタルポスト55 That Al electrode 52 on the surface of the chip 51, the wiring layer 53, insulating layer 54 is laminated, the metal posts 55 on the wiring layer 53
が形成され、その上に半田バンプ56が形成されている。 There is formed, and the solder bump 56 is formed thereon. 配線層53は、半田バンプ56をチップ上に所定のアレイ状に配置するための再配線として用いられる。 Wiring layer 53 is used the solder bumps 56 as rewiring for arranging a predetermined array on the chip.

【0007】封止樹脂型は、メタルポストを100μm [0007] The sealing resin type, 100μm a metal post
程度と長くし、これを封止樹脂で補強することにより、 Longer and extent, by reinforced by a sealing resin so,
高い信頼性が得られる。 High reliability can be obtained. しかしながら、封止樹脂を形成するプロセスは、後工程において金型を用いて実施する必要があり、プロセスが複雑になる。 However, the process of forming the sealing resin should be carried out using a mold in a subsequent step, the process becomes complicated.

【0008】一方、再配線型では、プロセスは比較的単純であり、しかも殆どの工程をウエーハプロセスで実施できる利点がある。 On the other hand, the rewiring type, the process is relatively simple, yet there is an advantage capable of performing most of the steps in the wafer process. しかし、なんらかの方法で応力を緩和し信頼性を高めることが必要とされている。 However, there is a need to increase the reliability and reduce stress in some way.

【0009】また図11は、図10の配線層53を省略したものであり、Al電極52が露出した開口部を形成し、この開口部には、メタルポスト55とAl電極52 [0009] FIG. 11 is obtained by omitting the wiring layer 53 in FIG. 10, to form an opening Al electrode 52 is exposed, in the opening, the metal post 55 and the Al electrode 52
との間にバリアメタル58を少なくとも一層形成し、このメタルポスト55の上に半田ボール56が形成されている。 At least one layer forming a barrier metal 58, the solder balls 56 on the metal post 55 is formed between the.

【0010】 [0010]

【発明が解決しようとする課題】しかし図10では、配線層53の下層の絶縁膜は、実質的にこの下層の膜の凹凸をそのままトレースして形成するため、チップ全域に形成される配線層53は、前記凹凸に従って形成される。 In However Figure 10 [0006], the lower insulating film of the wiring layer 53, to form by directly tracing the irregularities of substantially the underlying film, a wiring layer formed on the chip throughout 53 is formed in accordance with the irregularities. 従ってメタルポスト55の高さが一定であっても、 Therefore, even in the height of the metal posts 55 is constant,
ウェハ全面に凹凸が形成されるため半導体基板裏面からメタルポスト55までの高さが、バラバラとなる。 Height from the rear surface of the semiconductor substrate because the irregularities are formed on the entire surface of the wafer to the metal post 55, and apart.

【0011】図10は、例えばプリント基板やセラミック基板等の実装基板に半田付けされるが、半導体基板からの高さがバラバラであるため、半田ボールが実装基板の導電パターンに電気的に接続されるものと、接続されないものが発生する問題があった。 [0011] Figure 10, for example, is soldered to the mounting board such as a printed board or a ceramic substrate, since the height from the semiconductor substrate is apart, the solder balls are electrically connected to the conductive pattern of the printed circuit board and shall, it shall not be connected to a problem that occurs.

【0012】更には、軽薄短小の傾向からウェハ裏面を削ることもあり、この場合、図12〜図13で説明する金型に装着した場合、ウェハが割れる問題もあった。 Furthermore, sometimes cutting the wafer back surface from the tendency of light, thin, this case, when attached to the mold described in FIGS. 12 13, there is a problem that the wafer is broken.

【0013】これは図12に示すように、前記半導体ウェハを装着した後、金型60、61、62内に樹脂63 [0013] This is because, as shown in FIG. 12, the after the semiconductor wafer is mounted, a resin into the mold 60, 61, 62 63
を入れ、加圧溶融する。 It was placed, to melt under pressure. 半導体チップ51は、メタルポスト55が多数立てられた状態で金型に配置され、樹脂63が金型により押圧されてウェハ全面に被覆される。 The semiconductor chip 51 is placed in a mold in a state that the metal post 55 is erected a number, the resin 63 is coated is pressed against the entire surface of the wafer by a die.
ここで符号64は、金型から剥離するためのシートである。 Here reference numeral 64 is a sheet for peeling from the mold.

【0014】しかし、メタルポスト頭部が全て金型やシート64に当接されるように押圧されると、ウェハに歪みが加わりウェハが割れる問題もあった。 [0014] However, when the metal post head is pressed to be brought into contact with all mold and the sheet 64, there is also a problem in which the wafer is cracked added strain on the wafer. 特にウェハ裏面にゴミ(数μm〜数十μmの金属粒子)等が存在する場合があり、この場合はこのゴミが支点に成ってウェハが押圧されるため、より割れやすい傾向があった。 Especially may dust on the back wafer (several μm~ several tens μm of metal particles) or the like are present, in this case the dust because wafers made the fulcrum is pressed, there is more cracking tendency.

【0015】 [0015]

【課題を解決するための手段】本発明は上記の課題に鑑みてなされ、第1に、配線層と当接する第1の絶縁層を、流動性の材料から成し、前記ウェハに被着した後、 The present invention SUMMARY OF] has been made in view of the above problems, the first, the first insulating layer in contact with the wiring layer equivalent, forms a flowable material, it was deposited on the wafer rear,
所定時間経過するとその表面が実質平坦性を持つ材料から成し、前記第1の絶縁層が平坦化された後に、前記配線層を形成する事で解決するものである。 When a predetermined time elapses forms the surface of a material having a substantially flatness, after the first insulating layer is planarized, solves it by forming the wiring layer.

【0016】例えば、パッシベーション膜3は、シリコン基板の凹凸をトレースする。 [0016] For example, the passivation film 3, to trace unevenness of the silicon substrate. しかし、この上に、硬化前の所定の粘度を有した樹脂を、前記パッシベーション膜の頭部が完全に越える膜厚で被覆すれば、流動性を有するが故にその表面をウェハ全域に渡って平坦化できる。 However, on this, a having a predetermined viscosity before curing resin, if covered with a film thickness which the head exceeds completely the passivation film, flat over but because the wafer throughout its surface with a flowable possible reduction. 従って硬化後の平坦な樹脂層rの上に配線層が形成されるため、半導体チップに複数のメタルポストが形成されても、基板裏面からメタルポスト頭部までの高さは全て均一となる。 Thus the wiring layer is formed on the flat resin layer r after curing, be formed with a plurality of metal posts on the semiconductor chip, it is all the height from the substrate rear surface to the metal post head uniform.

【0017】また材料を、スピンオンで形成することで解決するものである。 [0017] The material is intended to solve by forming in spin.

【0018】スピンオンは、通常の半導体装置の製造方法において多数採用されている技術であり、別途設備もなく簡単にできる。 [0018] spin is a technology that is many employed in the manufacturing method of the conventional semiconductor device, can easily without separately facilities.

【0019】また前記樹脂から成る絶縁層を、流動性の材料から成し、前記ウェハにスピンオンで被着した後、 [0019] The insulating layer made of the resin, forms a flowable material, after deposited at spin the wafer,
所定時間経過するとその表面が実質平坦性を持つ材料から成すことで解決するものである。 When a predetermined time has elapsed the surface solves by forming a material having a substantial planarity.

【0020】前述したように、メタルポスト頭部の高さはウェハ裏面から全て均一に形成できるが、ウェハに反りが発生する場合がある。 [0020] As described above, the height of the metal posts head can all uniformly formed from the wafer back surface, there is a case where warpage in the wafer occurs. しかし金型法を採用せずに、 But without adopting the mold method,
スピンオンで形成するため、押圧固化が不要となり、ウェハクラックを防止することができる。 To form by spin, pressing solidification is not required, it is possible to prevent the wafer cracks.

【0021】また前述したスピンオンの代わりに、ディスペンサでウェハに樹脂を塗布しても可能である。 [0021] Instead of spin described above, it is also possible to apply the resin on the wafer at the dispenser.

【0022】 [0022]

【発明の実施の形態】次に、本発明の実施形態について説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of the present invention.

【0023】図9に於いて、図番1は、通常のワイヤボンディングタイプのICチップに於いて、最上層のメタル(ボンディングパッドとしても機能する所)の部分であり、このAl電極1のコンタクトホールCが形成される層間絶縁膜を図番2で示す。 [0023] In FIG. 9, reference numerals 1, in the conventional wire bonding type IC chip, a part of the uppermost metal (where that also functions as a bonding pad), the contact of the Al electrode 1 indicates an interlayer insulating film hole C is formed by drawing number 2. ここで符号1は、Al電極と名称を付けたが、材料としてはAu、最近ではCu Wherein reference numeral 1 is attached to the Al electrode and the name, as the material Au, more recently Cu
も考えられる。 It may be considered. あくまでもボンデイングが可能な材料で有れば特に材料には限定されない。 It not particularly limited to the material if it merely bonding with the material.

【0024】またこのコンタクトホールCの下層には、 [0024] In addition to the lower layer of the contact hole C,
メタルが複数層で形成され、例えばトランジスタ(MO Metal is formed of a plurality of layers, for example, a transistor (MO
S型のトランジスタまたはBIP型のトランジスタ)、 S type of transistor or BIP type of transistor),
拡散領域、ポリSiゲートまたはポリSi等とコンタクトしている。 Diffusion regions, and contact with the poly-Si gate or poly-Si or the like.

【0025】ここで、本実施例は、MOS型、BIPでも実施できる事は言うまでもない。 [0025] In this case, the present embodiment, MOS type, it is needless to say that can be carried out even BIP.

【0026】また本構造は、一般には一層メタル、2層メタル…と呼ばれるICである。 [0026] Further, the present structure is, in general is an IC which is more known metal, double-layer metal ... and.

【0027】つまり図示していないが、2層、3層…とメタルが増加するに連れて、層間絶縁膜2の下層には、 [0027] That is not shown, two layers, three layers ... and bring the metal is increased, the lower interlayer insulating film 2,
各層のメタルや絶縁層が形成され、これらの界面が後述する第1の溝TCに露出している。 Each layer of metal or an insulating layer is formed, these interfaces are exposed to the first groove TC which will be described later.

【0028】更には、パッシベーション膜を図番3で示す。 Furthermore shows a passivation film in drawing number 3. ここでパッシベーション膜3は、Si窒化膜、エポキシ樹脂またはポリイミド等でなり、更にこの上には、 Here passivation film 3, Si nitride film, made of epoxy resin or polyimide, on further this,
絶縁樹脂層rが被覆されている。 The insulating resin layer r is covered.

【0029】ここでパッシベーション膜として樹脂を採用する場合、絶縁樹脂層rと同一材料でも良い。 [0029] When employing the herein resin as a passivation film may be an insulating resin layer r of the same material.

【0030】本発明の特徴は、この絶縁樹脂層rにある。 [0030] The present invention is characterized in the insulating resin layer r. 後述するが、流動性を有する硬化前の樹脂が被覆されているので、所定の時間この樹脂を放置することで絶縁樹脂層rの表面をフラットにできる。 As will be described later, can the resin before curing having fluidity is coated, the surface of the insulating resin layer r by standing for a predetermined time the resin flat.

【0031】例えば、絶縁樹脂層rは、後述するように比較的低粘度でスピンオン等で被覆し、放置させることでその表面をフラットにすることができる。 [0031] For example, the insulating resin layer r can be coated with a spin-on or the like at a relatively low viscosity, as will be described later, to the surface flat by causing standing. そのため、 for that reason,
配線層7をフラットにすることができ、ウェハ裏面から半田ボールまでの高さを一定にさせることができる。 The wiring layer 7 can be flat, can be the height from the wafer back surface to the solder balls constant.

【0032】また図12のようにシート付きの樹脂を採用する場合、硬化前に金型でフィルムを加圧した際、メタルポスト8頭部の高さが均一であるので全てのメタルポスト頭部をフィルム64に当接でき、精度の高いメタル露出が可能となる。 Further the case of employing the resin with a sheet as shown in FIG. 12, when pressurized the film with the mold prior to curing, all metal post head since the height of the metal posts 8 head is uniform the can contact the film 64, thereby enabling highly accurate metal exposed. またメタルポスト頭部が全てフィルムに当接しないと、メタルポスト全てが露出されない。 Also the metal posts head does not contact all the film, all of the metal posts are not exposed. そのため、ある程度の加圧が必用であるが、絶縁樹脂層rがフラットになり、メタルポスト頭部とウェハ裏面までの距離が実質的に全て均一となるため、金型の押圧力も小さくてすむ。 Therefore, although it is necessity to some extent of the pressure, the insulating resin layer r becomes flat, the distance to the metal post head and the wafer back surface requires only a for a substantially all uniform, the pressing force of the mold is also small .

【0033】尚、メタルポストの詳細はプロセスにて説明する。 [0033] The details of the metal posts be described in the process.

【0034】またAl電極1上には、窒化Ti膜5が形成されている。 Further on the Al electrode 1, Ti nitride film 5 is formed.

【0035】パッシベーション膜3と絶縁樹脂層rには、窒化Ti膜5を露出する開口部Kが形成され、ここには、配線層7のメッキ電極(シード層)としてCuの薄膜層6が形成される。 [0035] The passivation film 3 insulating resin layer r, openings K are formed to expose the Ti nitride film 5, wherein the thin film layer 6 of Cu as a plating electrode (seed layer) of the wiring layer 7 is formed It is. そしてこの上には、Cuメッキにより形成される配線層7が形成される。 And On the wiring layer 7 which is formed by Cu plating is formed.

【0036】そして、配線層7を含むチップ全面には、 [0036] Then, the entire surface of the chip, including the wiring layer 7,
樹脂から成る樹脂層Rが形成される。 Resin layer R is formed made of resin. ただし、図面上では省略しているが、樹脂層Rと配線層7、樹脂層Rとメタルポスト8の界面にはSi3N4膜が設けられても良い。 However, although omitted in the drawing, the resin layer R and the wiring layer 7, Si3 N4 film may be provided at the interface of the resin layer R and the metal post 8.

【0037】樹脂層Rは、図12に述べたように、金型にて封止されても良い。 The resin layer R is as described in FIG. 12, it may be sealed by the mold. また金型内のゴミ(本発明が解決しようとする課題の欄で述べた)が原因でウェハが割れやすいので、前記絶縁樹脂層rと同様に、流動性の樹脂で、放置によりその表面がフラットになるものでもよい。 Since The dust in the mold (the present invention is described in the section of the problems to be solved by) a wafer is easily cracked because, similarly to the insulating resin layer r, in the fluidity of the resin, its surface upon standing it may be made of the flat.

【0038】この場合、両方法共に熱硬化性、熱可塑性樹脂であれば実施可能であり、特に熱硬化性樹脂として、アミック酸フィルム、ポリイミド系、エポキシ系の樹脂が好ましい。 [0038] In this case, thermosetting Both methods both may be embodied as long as it is a thermoplastic resin, particularly a thermosetting resin, amic acid films, polyimide, epoxy resin is preferred. また熱可塑性樹脂であれば、熱可塑性ポリマー(日立化成:ハイマル)等が好ましい。 Also, if a thermoplastic resin, a thermoplastic polymer (Hitachi Chemical: Haimaru) and the like are preferable. またアミック酸フィルムは30〜50%の収縮率である。 The amic acid film is 30-50% shrinkage.

【0039】ここで樹脂Rは、液状のアミック酸を主材料としたものが用意され、ウェハ全面にスピンオンまたはラミネート(真空)される。 [0039] where resin R is obtained by the amic acid liquid as a main material are prepared and spun or laminated on the entire surface of the wafer (vacuum). 厚さは50〜150μm Thickness 50~150μm
程度である。 It is the degree. その後、この樹脂Rは、熱硬化反応により重合される。 Thereafter, the resin R is polymerized by thermal curing reaction. 温度は、300°C以上である。 Temperature is 300 ° C or higher. しかし熱硬化前のアミック酸より成る樹脂は、前記温度の基で活性に成り、Cuと反応し、その界面を悪化させる問題がある。 However resin consisting amic acid before thermal curing, become active under the said temperature, reacting with Cu, there is a problem that exacerbates the interface. しかし、配線層の表面にSi3N4膜を被覆する事により、このCuとの反応を防止することができる。 However, by covering the Si3N4 film on the surface of the wiring layer, it is possible to prevent the reaction between the Cu. ここでSi3N4膜の膜厚は、1000〜3000Å程度である。 Thickness here Si3N4 film is about 1000 to 3000 .ANG.

【0040】またSi3N4膜は、バリア性の優れた絶縁膜で、SiO2膜は、Si3N4膜に比べバリア性に劣る。 Further Si3N4 film, a barrier having excellent insulating film, SiO2 film is inferior in barrier property compared with the Si3N4 film. しかしSiO2膜を採用する場合は、Si3N4膜よりもその膜厚を厚くする必要がある。 However, when employing the SiO2 film, it is necessary to increase the thickness than Si3N4 film. またSi3N4膜は、プラズマCVD法で形成できるので、そのステップカバレージも優れ、好ましい。 The Si3N4 film can be formed by plasma CVD, excellent that step coverage is preferred. 更に、メタルポスト8を形成した後、樹脂層Rを被覆するので、前記Si3N4膜を形成するとCuから成る配線層7とアミック酸を主材料とする樹脂層の反応を防止するばかりでなく、Cuから成るメタルポスト8とアミック酸を主材料とする樹脂層Rの反応も防止できる。 Further, after forming the metal post 8, so to cover the resin layer R, the wiring layer 7 and the amic acid consisting of Cu to form a Si3N4 film not only prevents the reaction of the resin layer whose main material, Cu reaction of the resin layer R to the metal post 8 and amic acid as a main material consisting of can be prevented.

【0041】前記樹脂Rは、硬化前の流動性を有する状態の樹脂層Rを硬化すると、硬化の際中に収縮し、図7 [0041] When the resin R is hardened resin layer R of a fluid state before curing, then it shrinks in during curing, 7
の様に大幅にその膜厚が減少するものである。 One in which significantly its thickness is reduced as of. 従って樹脂層Rの表面は、メタルポスト8の頭部よりも下端に位置し、メタルポスト8が露出されることになる。 Thus the surface of the resin layer R is positioned at the lower end than the head of the metal post 8, so that the metal post 8 is exposed. 従って、樹脂層Rを削り、頭部を露出させる必要がない。 Therefore, scraping resin layer R, it is not necessary to expose the head. またこの研磨工程で頭部を均一に露出させることは、非常に難しい制御を必要とするが、樹脂の収縮により簡単に露出させることができる。 Also to uniformly expose the head in this polishing process, requires a very difficult to control, it can be easily exposed by the resin contraction.

【0042】本工程は、もちろん収縮率の小さい樹脂R [0042] This step is a small course of shrinkage resin R
を塗布し、硬化後にメタルポスト8の頭部を露出させるために研磨しても良い。 Was applied, it may be polished to expose the head of the metal post 8 after curing.

【0043】従って、配線層7の端部にメタルポスト8 [0043] Thus, the metal post 8 at the end of the wiring layer 7
の頭部が顔を出し、メタルポスト8の頭部にバリアメタルを形成することができる。 The head of out the face, it is possible to form a barrier metal to the head of the metal post 8. ここでは、Ni10、Au Here, Ni10, Au
11が無電解メッキで形成されている。 11 is formed by electroless plating.

【0044】Cuから成るメタルポスト8の上に直接半田ボールが形成されると、酸化されたCuが原因で半田ボールとの接続強度が劣化する。 [0044] When directly solder balls onto the metal post 8 made of Cu is formed, connection strength between the solder balls due to Cu, which is oxidized to deteriorate. また酸化防止のためにAuを直接形成すると、Auが拡散されるため、間にN Also by forming the Au directly to prevent oxidation, since Au is diffused, while N
iが挿入されている。 i have been inserted. NiはCuの酸化防止をし、またAuはNiの酸化防止をしている。 Ni is an antioxidant of Cu, also Au has antioxidant and Ni. 従って半田ボールの劣化および強度の劣化は抑制される。 Therefore degradation and strength of the solder balls degradation is suppressed.

【0045】また、メタルポスト8の頭部に、半田ボール12または半田バンプが形成される。 [0045] In addition, the head of the metal post 8, solder ball 12 or solder bump is formed.

【0046】ここで半田ボールと半田バンプの違いについて説明する。 [0046] to describe the differences here solder ball and solder bump. 半田ボールは、予めボール状の半田が別途用意され、メタルポスト8に固着されるものであり、 Solder balls are pre-prepared ball-shaped solder separately, is intended to be fixed to the metal post 8,
半田バンプは、配線層7、メタルポスト8を介して電解メッキで形成されるものである。 Solder bumps, the wiring layer 7, and is formed by electrolytic plating via metal post 8. 半田バンプは、最初は厚みを有した膜として形成され、後熱処理により球状に形成されるものである。 The solder bump is initially formed as a film having a thickness, and is formed into a spherical shape by post heat treatment.

【0047】ここでは、図6の工程でシード層が取り除かれるので、電解メッキは採用できず、実際は半田ボールが用意される。 [0047] In this case, since the seed layer is removed in the step of FIG. 6, electrolytic plating can not be adopted, in fact the solder balls are provided.

【0048】最後にウェハ状態で用意されているチップ個々の周囲には、TCで示す第1の溝が形成され、この溝に絶縁樹脂層Rが埋め込まれている。 [0048] Around the chip individually last are provided in a wafer state, is formed first groove indicated by TC, are buried insulating resin layer R is in the groove. ここでは工程の簡略化から樹脂層Rと同一のものが形成されているが、 Here, although those from simplification of the process identical to the resin layer R is formed,
工程の簡略化を考慮しなければ同一である必要はない。 Without considering simplification of the process need not be the same.

【0049】この溝TCおよび樹脂層は、特徴となる所であり、第1の溝TCよりも幅狭でなるダイシングブレードDCによりフルカットされる。 [0049] The groove TC and the resin layer is where the features are full-cut by a dicing blade DC comprising a narrow width than the first groove TC. つまり第1の溝TC That is, the first groove TC
とフルカットラインDLとの間には樹脂層が配置され、 And it is disposed resin layer between the full cut line DL,
耐湿劣化を引き起こす各層の界面端部を覆うことができ、素子劣化の防止が可能となる。 Can cover the interface end of each layer causing moisture degradation, it is possible to prevent the deterioration of the device.

【0050】また第2の特徴は、被覆材Hを設けることにある。 [0050] The second feature is to provide a dressing H. メタルポスト8が配線層7と当接する所の角部(図9では符号Hで示される所)には、どうしてもスが形成されやすい。 The corners of the place where the metal posts 8 contacts the wiring layer 7 (where indicated by reference numeral in FIG. 9 H), tends inevitably scan is formed. これは、角部Hの奥まで樹脂層Rが行き届かないためである。 This is because the resin layer R is underserved deep into the corner H. そのため低粘度のSOGや樹脂をウェハ全面に塗布すれば、この角部を埋めなだらかにする事ができるため、この後に樹脂層Rを被覆すればスを防止する事ができる。 If applying this reason lower viscosity SOG or resin on the entire surface of the wafer and thus the corner filling can be gently, it is possible to prevent the scan if coated with a resin layer R after this.

【0051】またこの被覆材を第1の溝TCにも形成できる。 [0051] can also form the coating material in the first groove TC. 特にこの第1の溝TCの側壁は、複数の界面が露出しているので、この界面をカバーすることができ、樹脂層Rと相まってチップの耐環境性を向上させることができる。 In particular the side walls of the first groove TC, since a plurality of interfaces are exposed, it is possible to cover this surface, it can be coupled improving environmental resistance of the chip and the resin layer R.

【0052】続いて図9の構造について図1よりその製造方法を説明する。 [0052] Next the structure of FIG. 9 the manufacturing method from FIG. 1 will be described.

【0053】まず、Al電極1までを有するLSIがマトリツクス状に形成された半導体基板(ウエーハ)を準備する。 Firstly, LSI having up to Al electrode 1 is a semiconductor substrate (wafer) formed in the matrix shape. ここでは、前述したように1層メタル、2層メタル・・のICで、例えばトランジスタのソース電極、 Here, 1 layer metal as described above, in the IC of the double-layer metal ..., for example, a transistor source electrode,
ドレイン電極が一層目のメタルとして形成され、ドレイン電極とコンタクトしたAl電極1が2層目のメタルとして形成されている。 Is formed as the drain electrode first layer of metal, Al electrode 1 in contact with the drain electrode is formed as a metal 2 layer.

【0054】ここではドレイン電極が露出する層間絶縁膜2の開口部Cを形成した後、ウェハ全面にAlを主材料とする電極材料、窒化Ti膜5を形成し、ホトレジストをマスクとして、Al電極1と窒化Ti膜5を所定の形状にドライエッチングしている。 [0054] After forming the opening C of the interlayer insulating film 2 is the drain electrode exposed here, the electrode material mainly composed of Al on the entire surface of the wafer, forming a Ti nitride film 5, the photoresist as a mask, Al electrodes are dry-etched 1 and Ti nitride film 5 into a predetermined shape.

【0055】ここでは、パシベーション膜3を形成し、 [0055] In this case, to form a passivation film 3,
この後開口した開口部Cの上からバリアメタルを形成するのと違い、バリアメタルとしての窒化Ti膜も含めてホトレジストで一度に形成でき、工程数の簡略が可能となる。 Unlike the top of the opened opening C after this for forming the barrier metal, including Ti nitride film as the barrier metal can be formed at a time with a photoresist, it is possible to process the number of simplification.

【0056】また窒化Ti膜5は、後に形成するCuの薄膜層6のバリアメタルとして機能している。 [0056] The Ti nitride film 5 functions as a barrier metal film layer 6 of Cu to be formed later. しかも窒化Ti膜は、反射防止膜として有効であることにも着目している。 Moreover Ti nitride film is also noted that it is effective as an anti-reflection film. つまりパターニングの際に使用されるレジストのハレーション防止としても有効である。 That is also effective as a resist antihalation used during patterning. ハレーション防止として最低1200Å〜1300Å程度必要であり、またこれにバリアメタルの機能を兼ね備えるためには、2000Å〜3000Å程度が好ましい。 It requires about minimum 1200Å~1300Å as antihalation, and to combine this barrier metal features is about 2000Å~3000Å ​​are preferred. これ以上厚く形成されると、今度は窒化Ti膜が原因でストレスが発生する。 When this is more thickly formed, this time Ti nitride film stress caused by. また窒化Ti膜は樹脂との接着性が悪いため、樹脂層rとの接触は好ましくない。 Since the Ti nitride film has poor adhesion to the resin, the contact with the resin layer r is not preferable.

【0057】またAl電極1と窒化Ti膜5がパターニングされた後、全面にパッシベーション膜3が被覆される。 [0057] Also after the Al electrode 1 and the Ti nitride film 5 is patterned, a passivation film 3 is coated on the entire surface. パッシベーション膜として、ここではSi3N4膜が採用されているが、ポリイミド等も可能である。 As a passivation film, wherein although Si3N4 film is employed, it is also possible polyimide. (以上図1参照) 続いて、パッシベーション膜3の表面に絶縁樹脂層rが被覆される。 (Or see Fig. 1) Subsequently, the insulating resin layer r is coated on the surface of the passivation film 3. この絶縁樹脂層は、ここでは、ポジ型の感光性ポリイミド膜が採用され、約3〜5μm程度が被覆されている。 The insulating resin layer, wherein the photosensitive polyimide film of positive type is employed, approximately 3~5μm is covered. そして開口部Kが形成される。 The opening K is formed.

【0058】この感光性ポリイミド膜を採用することで、図2の開口部Kのパターニングに於いて、別途ホトレジストを形成して開口部Kを形成する必要が無くなり、ガラス製のホトマスク、メタルマスクの採用により工程の簡略化が実現できる。 [0058] By adopting the photosensitive polyimide film, in the patterning of the opening K of FIG. 2, there is no need to form a separate opening K to form a photoresist, the glass photomask, the metal mask simplification of the process can be achieved by adopting. もちろんホトレジストでも可能である。 Of course it is also possible with a photoresist.

【0059】しかもこのポリイミド膜は、図2(a)、 [0059] Moreover, this polyimide film, FIG. 2 (a), the
(b)で示すように平坦化の目的でも採用されている。 It is also adopted for the purpose of planarization, as shown in (b).
つまり半田ボール12の高さが全ての領域において均一である為には、メタルポスト8の高さが全て於いて均一である必要があり、配線層7もフラットに精度良く形成される必要がある。 That for the height of the solder balls 12 is uniform in all regions must be uniform at the height of the metal posts 8 are all needs to wiring layer 7 is also formed precisely flat . その為にポリイミド樹脂を塗布し、 A polyimide resin is applied to the,
ある粘度を有した流動性を有する樹脂である故、硬化前に所望の時間放置することでその表面をフラットにできるメリットを有する。 Because a resin having a fluidity having a certain viscosity, has a merit of its surface flat by standing desired time prior to curing.

【0060】つまり(a)で示したように、流動性があり、所定時間の放置によりその表面がフラットになる樹脂を被覆する。 [0060] As shown in other words (a), there is a fluidity, its surface by standing for the predetermined time is coated with a resin which becomes flat. これはスピンオンでもディスペンサで塗布しても良い。 This may be applied by a dispenser in spin-on. この方法で被覆された樹脂が、図の塗布直前の樹脂層rである。 Resin coated in this way, a resin layer r of the previous coating FIG.

【0061】この樹脂層rは、ウェハの凹凸の最高部を完全に越える程度の膜厚で被覆され、所定時間の放置によりその流動性から表面がフラットになる。 [0061] The resin layer r is coated with a thickness that exceeds the complete highest portion of the irregularities of the wafer surface becomes flat from its fluidity on standing for a predetermined time. これが(b)の放置後の絶縁樹脂層rである。 This is an insulating resin layer r after standing in (b).

【0062】従って絶縁樹脂層rがフラットになることで、配線層7もフラットに形成される。 [0062] Therefore, by insulating resin layer r is flat, the wiring layer 7 is also formed flat.

【0063】ここでAl電極1はLSIの外部接続用のパッドも兼ね、半田ボール(半田バンプ)から成るチップサイズパッケージとして形成しない時は、ワイヤボンディングパッドとして機能する部分である。 [0063] When where Al electrode 1 also serves as a pad for LSI external connection, which is not formed as a chip size package consisting of solder ball (solder bump) is a portion functioning as a wire bonding pad. (以上図2 (More than 2
参照) 続いて全面にCuの薄膜層6を形成する。 See) followed by forming a thin layer 6 of Cu on the entire surface. このCuの薄膜層6は、後に配線層7のメッキ電極となり、例えばスパッタリングにより約1000〜2000Å程度の膜厚で形成される。 The thin-film layer 6 of Cu becomes a plated electrode wiring layer 7 later is formed, for example a thickness of about 1000~2000Å by sputtering.

【0064】続いて、全面に例えばホトレジスト層PR [0064] Then, on the entire surface, for example, the photoresist layer PR
1を塗布し、配線層7の形成領域に対応するホトレジストPR1を取り除く。 1 was applied to remove the photoresist PR1 corresponding to the formation region of the wiring layer 7. (以上図3参照) 続いて、このホトレジストPR1の開口部に露出するC (Or see Fig. 3) Subsequently, C is exposed in the opening of the photoresist PR1
uの薄膜層6をメッキ電極とし、配線層7を形成する。 The thin-film layer 6 of the u and plating electrode to form a wiring layer 7.
この配線層7は機械的強度を確保するために2〜5μm The wiring layer 7 is 2~5μm in order to ensure the mechanical strength
程度に厚く形成する必要がある。 It is necessary to increase form to the extent. ここでは、メッキ法を用いて形成したが、蒸着やスパッタリング等で形成しても良い。 Here, formed by plating, it may be formed by vapor deposition or sputtering. この蒸着やスパッタリングを採用する場合は、 If you want to adopt this vapor deposition or sputtering,
シード層がいらないため、Cuの薄膜層6は、不要である。 Since the seed layer is not needed, thin layer 6 of Cu is required.

【0065】この後、ホトレジスト層PR1を除去する。 [0065] After this, to remove the photoresist layer PR1. 前述したように、絶縁樹脂層rがフラットであるため、ウェハに数多く点在している配線層7は、全てフラットに成る。 As described above, since the insulating resin layer r is flat, the wiring layer 7 which is many dotted wafer are all composed of the flat. (以上図4参照) 続いて、メタルポスト8が形成される領域を露出したホトレジストPR2を形成し、この露出部に電解メッキでCuのメタルポスト8を形成する。 (Or see Fig. 4) Subsequently, a photoresist PR2 exposed regions metal post 8 is formed, to form the metal post 8 of Cu by electrolytic plating on the exposed portion. これもCuの薄膜層6がメッキ電極として活用される。 This is also thin layer 6 of Cu is used as a plating electrode. このメタルポストは、30〜150μm程度の高さに形成される。 The metal post is formed to a height of about 30~150μm. このメタルポスト8の高さは、チップサイズパッケージを固着する実装基板の熱膨張係数により調整される。 The height of the metal post 8 is adjusted by the thermal expansion coefficient of the mounting substrate for fixing a chip size package. つまりポストの高さが高いほど、膨張により発生する実装基板の応力はより吸収できる。 That higher height of the post, the stress of the mounting substrate generated by the expansion can be absorbed more.

【0066】ここでも電解メッキメッキ以外の方法として、スパッタリングが考えられる。 [0066] As a method other than the electrolytic plating plating Again, it is conceivable sputtering.

【0067】ここで第1の溝TCの形成タイミングは、 [0067] formation timing of the first groove TC herein,
色々と考えられるが、第1のタイミングとしては、メタルポストの形成後が考えられる。 It can be considered many things, as the first of the timing, after the formation of the metal posts can be considered. ここでは、ホトレジストPR2に第1の溝TCの形成予定ラインが形成されていれば、この予定のTCの露出部に沿ってダイシングが可能となる。 Here, if it is to be formed line of the first groove TC in the photoresist PR2 is formed, it is possible to dicing along the exposed portion of the TC of this event. また別途第1の溝TCのみを露出させるホトレジストを形成すれば、メタルポスト8がレジストで保護されているので、エッチングによってもダイシングによっても形成できる。 Also by forming the photoresist to expose only the separate first groove TC, since the metal post 8 is protected by the resist it may also be formed by dicing by etching. (以上図5参照) 続いて、ホトレジストPR2を除去し、配線層7をマスクとしてCuの薄膜層6を除去する。 (Or see Fig. 5) Subsequently, a photoresist PR2 is removed, a wiring layer 7 to remove the thin layer 6 of Cu as a mask. またここではウェハ全面に粘度の低いSOG膜や液状レジストを例えばスピンオンで形成しても良い。 Or it may be formed lower SOG film or liquid resist viscosity over the wafer for example by spin here. この時、スの形成されやすい角部にこの角部をなだらかにする被覆部Hが形成される。 At this time, the covering portion H be gently this corner to corner easily formed of the scan is formed. また第1の溝TCの側壁に露出する界面にも極薄い膜が被覆される。 The interface also very thin film exposed on the sidewall of the first groove TC is coated.

【0068】ここでは簡単な製法としてスピンオンを採用したが、低温成膜可能なプラズマCVDでSiO2膜やTEOS膜を形成しエッチバックしても良い。 [0068] Having adopted the spin as an easy method here may be etched back to form a SiO2 film or a TEOS film at a low temperature deposition allow plasma CVD.

【0069】また、配線層7、メタルポスト8も含めて全表面にプラズマCVD法でSi3N4膜被着してからこの被覆膜を形成しても良い。 [0069] The wiring layer 7 may be formed the coated film on the entire surface, including metal post 8 after Si3N4 film deposited by plasma CVD. これは、後の工程で形成される硬化前の被覆膜HとCuが熱により反応する。 This coating film H and Cu before curing to be formed in a subsequent step is reacted by heat. そのためこの界面が劣化する問題を有している。 Therefore there is a problem that the interface is degraded. 従って配線層7、メタルポスト8は、全てこのSi3N4膜でカバーする必要がある。 Thus the wiring layer 7, the metal post 8, all need to be covered by this Si3N4 layer. このSi3N4膜は、界面の劣化が発生しない場合は、もちろん省略が可能である。 The Si3N4 film, if the deterioration of the interface does not occur, of course can be omitted.

【0070】また、メタルポスト8を形成した後に、S [0070] In addition, after the formation of the metal post 8, S
i3N4膜を形成すれば、配線層7、メタルポスト8も含めてカバーすることができる。 By forming the i3N4 film, the wiring layer 7, it is possible to cover, including the metal post 8. またパターニングされて露出している側面Mも一緒に保護する必要があるが、ここでは、両者をパターニングした後にSi3N4膜を被覆するので、側面Mも一緒に保護される。 Also it is necessary to protect with even side M exposed by patterning, here, because it covers the Si3N4 film after patterning both, also side M are protected together.

【0071】前述したように第1の溝TCの形成タイミングとして、前記Si3N4膜を形成した後でも良い。 [0071] As timing of forming the first groove TC as described above, it may be after forming the Si3N4 film.

【0072】つまりSi3N4膜で全面を保護しているので、この状態で第1の溝TCをダイシングしたり、またはエッチングできる。 [0072] That is because it protects the entire surface of Si3N4 film, or diced first groove TC in this state, or etching. またSi3N4膜がウェハ全面に形成されてあるため、メタルポスト8の酸化を防止することができる。 Since the Si3N4 film are formed on the entire surface of the wafer, it is possible to prevent oxidation of the metal posts 8.

【0073】またSi3N4膜が設けられない場合でも、 [0073] In addition, even if the Si3N4 film is not provided,
樹脂層Rを第1の溝に埋め込む必要から、樹脂層Rを被覆する前に第1の溝TCを形成する必要がある。 The need to embed the resin layer R in the first groove, it is necessary to form the first groove TC before coating the resin layer R. (以上図6参照) 続いて樹脂層Rを全面に塗布する。 (Or see Fig. 6) followed by applying a resin layer R on the entire surface.

【0074】この樹脂は、最初は流動性のあるもので、 [0074] The resin is initially intended fluidity,
図7(a)のように絶縁樹脂層Rの表面は、凹凸を有するが、所定の時間放置されることでフラットにる。 The surface of the insulating resin layer R as shown in FIG. 7 (a), has an uneven and cook flat by being left for a predetermined time.

【0075】また図7(b)に示すように、熱硬化反応が終わるとその膜厚が大きく減少するものを採用しても良い。 [0075] Also as shown in FIG. 7 (b), the thermosetting reaction is completed may be employed that the film thickness is greatly reduced.

【0076】この樹脂は、流動性があるため硬化前に於いてフラット性を実現でき、また膜厚の減少故に、メタルポスト頭部より下端に位置される。 [0076] This resin is at before curing because of the fluidity can achieve flatness, also because reduction in thickness, is located at the lower end than the metal post head.

【0077】また絶縁樹脂層R、rは、次のメリットもある。 [0077] The insulating resin layer R, r is also the following advantages. 一般に粘性のある樹脂をディスペンサで塗布すると、前もって脱泡してあっても中に気泡を取り込んでしまう問題がある。 Generally when applying a resin with a viscosity in the dispenser, there is a problem that captures bubbles in even each other to advance defoaming. 気泡を取り込んだまま熱硬化すると、 When the thermosetting while incorporating air bubbles,
これからの工程やユーザー側での高温雰囲気使用で気泡が破裂する問題がある。 There is a problem that air bubbles will burst at a high temperature atmosphere for use in the future of the process and the user side.

【0078】本工程では、スピンオンで塗布し、一回のスピンで20〜30μm程度の膜厚に形成できるようにその粘性を調整してある。 [0078] In this step, was applied by spin, it is to adjust its viscosity so that it can be formed to have a film thickness of about 20~30μm in one spin. この結果、この膜厚よりも大きな気泡は、膜の厚みが薄い故に弾けて消える。 As a result, bubbles larger than this thickness, disappear burst because the thickness of the film is thin. またこの膜厚よりも小さい気泡も、スピンオンの遠心力で外部へ飛ばされる樹脂と一緒に外に飛ばされ、気泡無しの膜が形成できる。 Also small bubbles than the film thickness is also blown out together with the resin flown to the outside by the centrifugal force of the spin, the film without bubbles can be formed.

【0079】また絶縁樹脂層Rは、膜厚として50μm [0079] The insulating resin layer R is, 50 [mu] m as the thickness
〜100μm程度を必要とし、この場合、前述した原理を採用し、スピンオンで複数回に分けて塗布し、気泡を取り除きながら形成することができる。 Requires about ~100Myuemu, in this case, it is possible to employ the principles described above, a plurality of times is applied by spin, to form while removing bubbles.

【0080】もちろんスピンオンを採用せずに、ディスペンサで塗布しても良い。 [0080] Of course, without adopting the spin-on, may be applied by a dispenser.

【0081】更に、本絶縁樹脂層Rのポイントは、硬化の際に収縮することである。 [0081] Furthermore, points of the insulating resin layer R is to shrink upon curing. 一般に樹脂は、硬化後に於いて、ある程度の収縮をしている。 Generally the resin, in the post-cure, has a certain degree of shrinkage. しかし本絶縁樹脂層Rは、ベーク中に収縮し、絶縁樹脂層Rの表面がメタルポスト8の頭部よりも下端に位置される。 However, the present insulating resin layer R is to shrink during baking, the surface of the insulating resin layer R is positioned at the lower end than the head of the metal post 8. 従ってメタルポスト8の頭部が露出されるので、半田ボールの固着が可能となる。 Therefore, since the head of the metal post 8 is exposed, it is possible to sticking of the solder balls.

【0082】また半田ボールの強度を高めるためには、 [0082] In order to increase the strength of the solder balls,
メタルポスト8の側面も含めてメタルポスト頭部の露出率を大きくする必要があるが、これも絶縁樹脂層Rの塗布量をコントロールすることで露出率をコントロールすることができる。 It is necessary to increase the exposure rate of metal post head, including the side surface of the metal post 8, which also can be controlled exposure rate by controlling the coating amount of the insulating resin layer R.

【0083】また硬化した後、メタルポスト8の頭部に極薄い膜が残存する場合もあるが、この場合は、簡単にその表面を研磨またはプラズマアッシングすればよい。 [0083] Also after the hardening, there is a case where very thin films remaining on the head of the metal post 8, this case may be briefly polished or plasma ashing the surface.
特に前述したようにメタルポストの高さが均一になっているので、フラット性のある研磨板を採用すれば、全ての頭部をクリーンにできる。 In particular, since the height of the metal posts as described above is uniform, by employing a polishing plate with a flatness, can all head clean.

【0084】また絶縁樹脂層Rを被覆した後、研磨できる程度に半硬化し、メタルポスト8の頭部近傍まで研磨してから、完全に硬化しても良い。 [0084] Also after coating the insulating resin layer R, semi-cured to a degree that can be polished, after the polishing until near the head of the metal post 8 may be completely cured. この場合、メタルポスト8の頭部には極薄い膜しか残存しないので、絶縁樹脂層Rの収縮率が小さくても、絶縁樹脂層の収縮でメタルポストを露出させることができる。 In this case, since no remaining only very thin film on the head of the metal post 8, even a small contraction of the insulating resin layer R, it is possible to expose the metal post with the shrinkage of the insulating resin layer. つまり樹脂の収縮率により、メタルポスト8の上に配置できる膜厚が決まるため、それに応じて研磨するか、しなくてすむか、またどの程度研磨するかを決定しメタルポストを露出させればよい。 The words resin shrinkage, since the determined film thickness that can be placed over the metal post 8, or polishing accordingly, or it is not necessary to also determine how much polishing if caused to expose the metal post good.

【0085】また被覆膜H、前記Si3N4膜が形成される場合は、メタルポストの頭部にその膜が形成されているので、この場合は、ウエットエッチング、ドライエッチングまたは研磨で取り除かれる。 [0085] In the case where the coating film H, the Si3N4 film is formed, because the film on the head of the metal posts are formed, in this case, wet etching is removed by dry etching or polishing.

【0086】またこの樹脂層Rは、図12に示すように、図6の状態のウェハを金型60、61、62に実装し、樹脂層Rを金型にて押圧封止しても良い。 [0086] The resin layer R, as shown in FIG. 12, the wafer in the state of FIG. 6 mounted on the mold 60, 61, 62, may be sealed pressed sealing resin layer R at the mold . この場合、剥離性が考慮されて接着性が非常に小さいシート6 In this case, the peeling resistance is considered very small adhesive sheet 6
4が設けられる。 4 is provided.

【0087】この場合、課題の欄にも説明したように、 [0087] In this case, as also described in the column of the object,
絶縁樹脂層rがフラットになるため、メタルポスト8の頭部も全域に渡り均一な高さとなる。 Since the insulating resin layer r is flat, it is uniform height over the entire head of the metal post 8. 従って、フィルムにメタルポスト8の頭部が全て当接され、または当接されなくても少しの押圧力で当接可能であるため、フィルムの剥離の後、メタルポスト頭部を全て露出させることができる。 Thus, the film is all abutment head of the metal post 8 or for a little pressing force without being abutted against possible contact, after the release of the film, exposing all the metal post head, can.

【0088】更に露出したメタルポスト8にNi10とAuがメッキされる。 [0088] In addition exposed Ni10 and Au to the metal post 8 is plated. ここではCuの薄膜層6が配線層7をマスクとして取り除かれているので、無電解メッキが採用され、Niが約1μm、Au11が約5000Å Here, since the thin layer 6 of Cu is removed the wiring layer 7 as a mask, electroless plating is employed, Ni is about 1 [mu] m, AU11 about 5000Å
で形成される。 In is formed.

【0089】メタルポスト頭部の上層まで絶縁樹脂層を塗布し、これを研磨してゆくと、メタルポストの頭出しが非常に難しい。 [0089] coated with a layer to the insulating resin layer of the metal post head, and slide into polishing this, it is very difficult beginning of the metal post. またAuは、5000Å程度の膜厚で最上層にあるため、フラットな研磨が実現されなければ、あるポストはAuが出ており、また別のポストは、 The Au is due to the top layer with a thickness of about 5000 Å, to be realized flat polishing, there posts are out Au, another of the posts,
Auの上に絶縁樹脂層がかぶさり、また別のポストはA An insulating resin layer on the Au is overlies, another post is A
uが削られている状態を作ってしまう。 u will create a state that has been cut. つまりNiの酸化防止も兼ねているため、半田ボールの固着ができている所、弱い所、全くできない所が発生する。 That is because it also serves as the prevention of oxidation of Ni, where you are able to sticking of the solder balls, weak place, a place that can not be at all occurs.

【0090】本発明は、メタルポスト8が露出しているので、最終的にはバリアメタル10、11が精度高く形成でき、半田ボール12の固着性も良好になる。 [0090] The present invention, since the metal post 8 is exposed, finally the barrier metal 10 and 11 can be accurately formed, the sticking of the solder balls 12 also becomes good.

【0091】この樹脂層Rは、収縮型で説明したが、前述しているように研磨しても良い。 [0091] The resin layer R has been described in the shrinking may be polished as described above. つまり樹脂層Rでメタルポスト8を完全に覆い、その後メタルポスト8が露出されるまで研磨しても良い。 That completely covers the metal post 8 by the resin layers R, may then be polished to the metal post 8 is exposed. この研磨工程も樹脂層R The polishing step is also a resin layer R
が第1の溝を埋めているので、第1の溝が原因で生じるクラック等を防止することができる。 Since There fills the first groove can be the first groove to prevent cracks occurring due. (以上図7参照) 更に図示していないがウェハ表面を保護シートで覆い、 (Or see Fig. 7) is not further shown covering the wafer surface with a protective sheet,
矢印のようにバックグラインドし、ウェハの厚みを薄くする。 Back grinding as arrows, to reduce the thickness of the wafer. (以上図8参照) 最後に、用意した半田ボール12を位置合わせして搭載し、リフローする。 In (or see FIG. 8) Finally, it mounted by aligning the prepared solder ball 12 is reflowed. そして、半導体基板をダイシング工程により、スクライブラインに沿ってチップに分割し、 Then, by dicing step of the semiconductor substrate is divided into chips along the scribe line,
チップサイズ・パッケージとして完成する。 It is completed as a chip size package.

【0092】ここで半田を溶融するタイミングは、ダイシングの前である。 [0092] The timing for melting the solder in this case, is before the dicing.

【0093】このダイシングは、特徴となるところであり、第1の溝TCよりも幅狭のダイシングブレードDC [0093] This dicing is where the feature, narrow dicing blade DC than the first groove TC
を用意し、これを用いて第1の溝のほぼセンターでフルカットする。 It was prepared, and full cut at approximately the center of the first groove by using this. 第1の溝TCは、例えば半導体基板まで到達しているハーフカットで実現されているため、半導体基板から上層に形成される各層の界面端部は、前記被覆樹脂H、樹脂層Rで保護されてCSPとなる。 The first groove TC can, for example because it is realized by a half-cut that reach the semiconductor substrate, the interface end of each layer formed from a semiconductor substrate in an upper layer, the coating resin H, protected by the resin layer R the CSP Te.

【0094】また次の特徴も有する。 [0094] also has the following features. つまり図12、図13で実現するチップサイズパッケージは、極薄いウェハを金型内に装着し、樹脂63を押圧して封止する。 That 12, chip size package implemented in Figure 13, a very thin wafer mounted in a mold, to seal the resin 63 is pressed. しかしウェハ裏面に小さな粒子が存在すると、ウェハがその粒子を支点として割れてしまう問題があった。 However, small particles on the wafer rear surface is present, there is a problem that the wafer is cracked the particles as a fulcrum. しかし樹脂層Rをスピンオンで形成する場合は、この問題が無くなる。 However, when forming the resin layer R in spin, this problem is eliminated. (以上図9参照) 以上、本発明は、再配線型で説明してきたが、樹脂封止型でも実施できることは言うまでもない。 (Or see FIG. 9) or more, the present invention has been described in the rewiring type, it can be implemented in a resin-sealed course.

【0095】 [0095]

【発明の効果】本発明によれば、第1に、配線層と当接する第1の絶縁層を、流動性の材料から成し、前記ウェハに被着した後、所定時間経過するとその表面が実質平坦性を持つ材料から成し、前記第1の絶縁層が平坦化された後に、前記配線層を形成する事で、半導体チップに複数のメタルポストが形成されても、基板裏面からメタルポスト頭部までの高さは全て均一となる。 According to the present invention, the first, the first insulating layer in contact with the wiring layer equivalent, forms a flowable material, after applied to the wafer, its surface a predetermined time has elapsed forms a material having a substantial planarity, said first after the insulating layer has been planarized, by forming the wiring layer, it is formed with a plurality of metal posts on the semiconductor chip, the metal posts from the substrate back surface to head height are all uniform.

【0096】また材料を、スピンオンで形成することで、別途設備もなく簡単にできる。 [0096] In addition the material, by forming by spin-on, can easily without any additional equipment.

【0097】また前記樹脂から成る絶縁層を、金型法を採用せずに、スピンオンで形成するため、押圧固化が不要となり、ウェハクラックを防止することができる。 [0097] The insulating layer made of the resin, without employing a die method, to form with spin, pressing solidification is not required, it is possible to prevent the wafer cracks.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 1 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 Is a diagram for explaining a manufacturing method of a semiconductor device according to the embodiment of the present invention; FIG.

【図3】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 3 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図4】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 Is a diagram for explaining a manufacturing method of a semiconductor device according to the embodiment of the present invention; FIG.

【図5】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 5 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図6】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 6 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図7】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 7 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図8】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 8 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図9】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。 9 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図10】 従来のチップサイズパッケージを説明する図である。 10 is a diagram for explaining a conventional chip size package.

【図11】 従来のチップサイズパッケージを説明する図である。 11 is a diagram illustrating a conventional chip size package.

【図12】 金型を採用した半導体装置の製造方法を説明する図である。 12 is a diagram for explaining a manufacturing method of a semiconductor device using a mold.

【図13】 金型を採用した半導体装置の製造方法を説明する図である。 13 is a diagram for explaining a manufacturing method of a semiconductor device using a mold.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/92 604S (72)発明者 高尾 幸弘 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 篠木 裕之 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 4M104 BB02 BB04 BB05 BB09 BB30 DD52 DD53 EE05 EE14 EE17 EE18 HH20 5F033 HH08 HH11 HH33 JJ01 JJ07 JJ08 JJ11 JJ13 KK01 KK08 MM05 MM08 NN01 NN06 NN12 PP15 PP27 PP28 QQ09 QQ10 QQ12 QQ37 QQ42 QQ46 QQ73 QQ74 QQ75 RR04 RR06 RR21 RR22 SS15 SS21 TT04 VV07 XX01 XX18 XX19 XX33 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/92 604S (72) inventor Yukihiro Takao Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5 SANYO electric within Co., Ltd. (72) inventor Hiroyuki Shinoki Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5, Sanyo electric Co., Ltd. in the F-term (reference) 4M104 BB02 BB04 BB05 BB09 BB30 DD52 DD53 EE05 EE14 EE17 EE18 HH20 5F033 HH08 HH11 HH33 JJ01 JJ07 JJ08 JJ11 JJ13 KK01 KK08 MM05 MM08 NN01 NN06 NN12 PP15 PP27 PP28 QQ09 QQ10 QQ12 QQ37 QQ42 QQ46 QQ73 QQ74 QQ75 RR04 RR06 RR21 RR22 SS15 SS21 TT04 VV07 XX01 XX18 XX19 XX33

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 金属電極パッドの一部を露出する第1の開口部を有した第1の絶縁層をウェハに形成し、 前記第1の開口部から露出する前記金属電極パッドと接続され、ウェハ表面に延在するCuより成る配線層を形成し、 前記第1の絶縁層および前記配線層を含むウェハ表面に樹脂から成る絶縁層を被覆し、 前記絶縁層から露出した前記メタルポストに半田ボール(または半田バンプ)を形成し、 前記ウェハを個々の半導体装置にフルカットする半導体装置の製造方法に於いて、 前記配線層と当接する前記第1の絶縁層は、流動性の材料から成り、前記ウェハに被着した後、所定時間経過するとその表面が実質平坦性を持つ材料から成り、前記第1の絶縁層が平坦化された後に、前記配線層を形成する事を特徴とした半導体装置の製造方 1. A first insulating layer having a first opening exposing a portion of the metal electrode pad formed on the wafer, is connected to the metal electrode pad exposed from the first opening, forming a wiring layer made of Cu which extends to the wafer surface, said insulating layer made of resin is coated on the wafer surface comprising a first insulating layer and the wiring layer, the solder on the metal post exposed from the insulating layer forming a ball (or solder bumps), the in the manufacturing method of a semiconductor device that fully cutting the wafer into individual semiconductor device, the first insulating layer to contact with the wiring layer is made of flowable material after applied to the wafer, when a predetermined time has elapsed comprises the surface of a material having a substantially flatness, after the first insulating layer is planarized, and is characterized in that forming the wiring layer semiconductor production side of the device .
  2. 【請求項2】 前記材料は、スピンオンで形成される請求項1に記載の半導体装置の製造方法。 Wherein said material, manufacturing method of a semiconductor device according to claim 1 which is formed by spin-on.
  3. 【請求項3】 前記樹脂から成る絶縁層は、流動性の材料から成り、前記ウェハにスピンオンで被着した後、所定時間経過するとその表面が実質平坦性を持つ材料から成る請求項1または請求項2に記載の半導体装置の製造方法。 Wherein the insulating layer made of the resin is made of flowable material, after deposited at spin the wafer, when a predetermined time has elapsed the surface is made of a material having a substantially flatness claim 1, wherein the method of manufacturing a semiconductor device according to claim 2.
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