JP2001168126A - Semiconductor device and method of fabrication - Google Patents

Semiconductor device and method of fabrication

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JP2001168126A
JP2001168126A JP34562799A JP34562799A JP2001168126A JP 2001168126 A JP2001168126 A JP 2001168126A JP 34562799 A JP34562799 A JP 34562799A JP 34562799 A JP34562799 A JP 34562799A JP 2001168126 A JP2001168126 A JP 2001168126A
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JP
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forming
metal post
metal
formed
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Application number
JP34562799A
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Japanese (ja)
Inventor
Hiroyuki Shinoki
Nobuyuki Takai
Toshimichi Tokushige
利洋智 徳重
裕之 篠木
信行 高井
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Abstract

PROBLEM TO BE SOLVED: To enhance reliability of a chip size package. SOLUTION: The semiconductor device comprises a Cu interconnection layer 7 extending on the surface of a chip being connected with an Al electrode 1, a metal post 8 formed on the interconnection layer 7 through a resin layer R, a photosensitive block coplymer polyimide layer P formed on the resin layer R except the head part of the metal post, and a solder ball 12 formed on the metal post 8 through Pd 9, Ni 10 and Au 11.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置とその製造方法に関し、特にチップサイズパッケージ(C hip BACKGROUND OF THE INVENTION The present invention relates to a manufacturing method thereof a semiconductor device, in particular a chip size package (C hip
Size Package、以下CSPと称す。 Size Package, hereinafter referred to as CSP. )と呼ばれる、チップサイズと同等か、わずかに大きいパッケージの総称であり、高密度実装を目的としたパッケージ技術に関するものである。 ) And called chip size and equal to or is a general term for slightly larger package, it relates to packaging technology for the purpose of high-density mounting.

【0002】 [0002]

【従来の技術】従来、この分野では、一般にBGA(Ba Conventionally, in this field, generally BGA (Ba
ll Grid Array)と呼ばれ、面状に配列された複数のハンダボールを持つ構造、ファインピッチBGAと呼ばれ、BGAのボールピッチをさらに狭ピッチにして外形がチップサイズに近くなった構造等が知られている。 ll called Grid Array), a structure having a plurality of solder balls arranged in a planar, called fine pitch BGA, structure or the like outer shape in the further narrow pitch ball pitch of the BGA is close to the chip size Are known.

【0003】また、最近では、「日経マイクロデバイス」1998年8月号 44頁〜71頁に記載されたウエハCSPがある。 [0003] In addition, in recent years, there is a wafer CSP, which is described in "Nikkei Microdevices" August 44, pp. 1998, pp to 71. このウエハCSPは、基本的には、 The wafer CSP is, basically,
チップのダイシング前に配線やアレイ状のパッドをウエハプロセス(前工程)で作り込むCSPである。 A CSP to fabricate the chip pads of the wiring and an array before dicing the wafer process (pre-process). この技術によって、ウエハプロセスとパッケージ・プロセス(後工程)が一体化され、パッケージ・コストが大幅に低減できるようになることが期待されている。 This technique, wafer process and packaging process (post-process) are integrated, the package cost is expected to be able to significantly reduce.

【0004】ウエハCSPの種類には、樹脂封止型と再配線型がある。 [0004] The types of wafer CSP, there are resin sealed rewiring type. 樹脂封止型は、従来のパッケージと同様に表面を封止樹脂で覆った構造であり、チップ表面の配線層上にメタルポストを形成し、その周囲を封止樹脂で固める構造である。 Resin sealed is a surface similar to the conventional package structure covered with a sealing resin, a metal post formed on the wiring layer of the chip surface, a structure solidify around a sealing resin.

【0005】一般にパッケージをプリント基板に搭載すると、プリント基板との熱膨張差によって発生した応力がメタルポストに集中すると言われているが、樹脂封止型では、メタルポストが長くなるため、応力が分散されると考えられている。 [0005] In general, mounting the package on a printed board, the stress generated by the difference in thermal expansion between the printed circuit board is said to concentrate on metal posts, the resin sealing type, since the metal post is long, stress It is believed to be distributed.

【0006】一方、再配線型は、図11に示すように、 On the other hand, the rewiring type, as shown in FIG. 11,
封止樹脂を使わず、再配線を形成した構造である。 Without a sealing resin is formed a structure rewiring. つまりチップ51の表面にAl電極52、配線層53、絶縁層54が積層され、配線層53上にはメタルポスト55 That Al electrode 52 on the surface of the chip 51, the wiring layer 53, insulating layer 54 is laminated, the metal posts 55 on the wiring layer 53
が形成され、その上に半田ボール56が形成されている。 There are formed, and solder balls 56 are formed thereon. 尚、図示しないが半田ボール56が形成されるメタルポスト55上には例えば、Pd,Ni,Auが形成されている。 Incidentally, on the metal post 55 which is not shown is solder ball 56 is formed, for example, Pd, Ni, Au are formed. また、前記配線層53は、半田ボール56をチップ上に所定のアレイ状に配置するための再配線として用いられる。 Further, the wiring layer 53 is used the solder balls 56 as rewiring for arranging a predetermined array on the chip.

【0007】樹脂封止型は、メタルポストを100μm [0007] The resin-sealed type, 100μm a metal post
程度と長くし、これを封止樹脂で補強することにより、 Longer and extent, by reinforced by a sealing resin so,
高い信頼性が得られる。 High reliability can be obtained. しかしながら、封止樹脂を形成するプロセスは、後工程において金型を用いて実施する必要があり、プロセスが複雑になる。 However, the process of forming the sealing resin should be carried out using a mold in a subsequent step, the process becomes complicated.

【0008】一方、再配線型では、プロセスは比較的単純であり、しかも殆どの工程をウエハプロセスで実施できる利点がある。 On the other hand, the rewiring type, the process is relatively simple, yet there is an advantage capable of performing most of the steps in the wafer process. しかし、なんらかの方法で応力を緩和し信頼性を高めることが必要とされている。 However, there is a need to increase the reliability and reduce stress in some way.

【0009】また図12は、図11の配線層53を省略したものであり、Al電極52が露出した開口部を形成し、この開口部には、メタルポスト55とアルミ電極5 [0009] FIG. 12 is obtained by omitting the wiring layer 53 in FIG. 11, to form an opening Al electrode 52 is exposed, this opening, metal post 55 and the aluminum electrode 5
2との間にバリアメタル58を少なくとも一層形成し、 At least one layer forming a barrier metal 58 between the 2,
このメタルポスト55の上に半田ボール56が形成されている。 Solder balls 56 are formed on the metal post 55.

【0010】 [0010]

【発明が解決しようとする課題】ここで、上記したようにメタルポスト55を形成した後に、その周囲を例えば、エポキシ樹脂層54等で封止し、当該樹脂層54を研磨することで上記メタルポスト55を露出させる場合において、図13に示すように樹脂層表面に研磨時の砥石によりできた筋、傷(以下、スクラッチSと称す。) BRIEF Problems to be Solved] Here, after forming the metal post 55 as described above, the periphery example, sealed with an epoxy resin layer 54 or the like, the metal by polishing the resin layer 54 in case of exposing the post 55, streaks made by the grinding wheel during polishing surface of the resin layer 13, the scratches (hereinafter referred to as scratch S.)
が残る。 It remains. 尚、図13(A)はメタルポスト55とその周囲を封止している樹脂層54部分の一部を示す平面図で、図13(B)はそのX−X断面図である。 Incidentally, FIG. 13 (A) is a plan view showing a part of the resin layer 54 portion which seals the periphery and metal post 55, and FIG. 13 (B) is its sectional view taken along line X-X.

【0011】そして、このようなスクラッチSが樹脂層表面にあると、メタルポスト55上に無電解メッキ用前処理のPdがスクラッチSに残膜して、Ni無電解メッキ時にNiが成長しショート不良の原因となっていた。 [0011] Then, when such a scratch S is in the surface of the resin layer, and Pd of the pre-treatment for electroless plating on the metal post 55 is the residual film to scratch S, short Ni is grown at the time of Ni electroless plating It has been a cause of the failure.
そのため、Pd形成前に、スクラッチSを除去するため、例えば塩酸(HCl)等を用いた樹脂層表面の洗浄工程が必要であった。 Therefore, before Pd formed, to remove the scratches S, for example, the washing step of the resin layer surface using hydrochloric acid (HCl) and the like was needed.

【0012】また、砥石(ダイヤモンド)の粒径を細かくすることで、上記スクラッチSの影響を小さくできるが、この場合にはスループットが低下し、実用的ではない。 Further, by finer grain size of the grinding wheel (diamond), can reduce the influence of the scratch S, this case decreases the throughput, not practical.

【0013】 [0013]

【課題を解決するための手段】そこで、上記課題に鑑み本発明の半導体装置は、図10に示すようにAl電極1 Means for Solving the Problems] Therefore, the semiconductor device of the present invention in view of the above problems, Al electrodes 1 as shown in FIG. 10
と接続され、チップ表面に延在するCuから成る配線層7と、当該配線層7上に位置するように樹脂層Rを介して前記配線層7上に形成されたメタルポスト8と、当該メタルポスト頭部を除く樹脂層R上に形成された感光性のブロック共重合ポリイミド層Pと、メタルポスト8上にPd9,Ni10,Au11を介して形成された半田ボール12とを具備することを特徴とする。 Is connected to a wiring layer 7 made of Cu which extends the surface of the chip, the metal post 8 formed on the wiring layer 7 through the resin layer R so as to be located on the wiring layer 7, the metal wherein the block copolymerized polyimide layer P of the photosensitive formed on the resin layer R with the exception of post head, by including the solder balls 12 formed through the PD9, Ni 10, AU11 on metal post 8 to.

【0014】また、その製造方法は、Al電極1と接続され、チップ表面に延在するCuから成る配線層7を形成し、当該配線層7を被覆するように開口部kを有するホトレジスト層PR2を形成し、当該ホトレジスト層P [0014] The manufacturing method therefor is connected to the Al electrode 1, to form a wiring layer 7 made of Cu which extends to the chip surface, the photoresist layer PR2 having an opening k so as to cover the wiring layer 7 forming a, the photoresist layer P
R2を介して前記配線層7上にCuから成るメタルポスト8を形成する。 Through R2 to form a metal post 8 made of Cu is formed on the wiring layer 7. 続いて、前記メタルポスト8を被覆するように樹脂層Rを形成し、当該樹脂層Rを研磨してメタルポスト8の頭部を露出させた後に、メタルポスト頭部を除く樹脂層R上に感光性のブロック共重合ポリイミド層Pを形成する。 Subsequently, the resin layer formed R so as to cover the metal post 8, by polishing the resin layer R after exposing the head of the metal post 8, on the resin layer R with the exception of metal post head forming a block copolymerized polyimide layer P of the photosensitive. そして、前記メタルポスト8上にP Then, P on to the metal post 8
d9,Ni10,Au11を介して半田ボール12を形成する工程とを具備することを特徴とする。 d9, Ni 10, characterized by comprising the step of forming the solder balls 12 via AU11.

【0015】更に、他の製造方法は、Al電極1と接続され、チップ表面に延在するCuから成る配線層7を形成し、当該配線層7を被覆するように開口部kを有するホトレジスト層PR2を形成し、当該ホトレジスト層P Furthermore, another manufacturing method is connected to the Al electrode 1, to form a wiring layer 7 made of Cu which extends to the chip surface, the photoresist layer having an opening k so as to cover the wiring layer 7 PR2 is formed, the photoresist layer P
R2を介して前記配線層7上にCuから成るメタルポスト8を形成する。 Through R2 to form a metal post 8 made of Cu is formed on the wiring layer 7. 続いて、前記メタルポスト8を被覆するように第1の感光性ブロック共重合ポリイミド層Pを形成し、当該ブロック共重合ポリイミド層Pを研磨してメタルポストの頭部を露出させた後に、前記メタルポスト頭部を除く第1の感光性ポリイミド層P上に第2の感光性ポリイミド層を形成する。 Subsequently, after the first photosensitive polyimide block copolymer layer P is formed so as to cover the metal post 8, to expose the head of the metal posts by polishing the polyimide block copolymer layer P, the forming a second photosensitive polyimide layer to a first photosensitive polyimide layer P except metal post head. そして、前記メタルポスト8上ににPd9,Ni10,Au11を介して半田ボール12を形成する工程とを具備することを特徴とする。 Then, characterized by comprising the step of forming the Pd9 the above metal post 8, Ni 10, the solder balls 12 via AU11.

【0016】 [0016]

【発明の実施の形態】以下、本発明の一実施形態に係る半導体装置とその製造方法について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter will be described a semiconductor device according to an embodiment of the present invention and its manufacturing method.

【0017】図10に於いて、図番1は、通常のワイヤボンディングタイプのICチップに於いて、最上層のメタル(ボンディングパッドとしても機能する部分)の部分であり、このAl電極1のコンタクトホールCが形成される層間絶縁膜を図番2で示す。 [0017] In FIG. 10, reference numerals 1, in the conventional wire bonding type IC chip, a part of the uppermost metal (portion functioning as a bonding pad), the contact of the Al electrode 1 indicates an interlayer insulating film hole C is formed by drawing number 2.

【0018】また、このコンタクトホールCの下層には、メタルが複数層で形成され、例えばトランジスタ(MOS型のトランジスタまたはBIP型のトランジスタ)、拡散領域、ポリSiゲートまたはポリSi等とコンタクトしている。 Further, the lower layer of the contact hole C, metal is formed of a plurality of layers, for example, a transistor (MOS transistor or BIP transistor), the diffusion region, in contact with the poly-Si gate or poly-Si, etc. there.

【0019】ここで、本実施形態は、MOS型で説明しているが、BIPでも実施できることは言うまでもない。 [0019] Here, the present embodiment has been described with MOS type, it is needless to say that practiced BIP.

【0020】また本構造は、一般には一層メタル、2層メタル…と呼ばれるICである。 [0020] Further, the present structure is, in general is an IC which is more known metal, double-layer metal ... and.

【0021】更には、パッシベーション膜を図番3で示す。 Furthermore shows a passivation film in drawing number 3. ここでパッシベーション膜3は、Si窒化膜、エポキシ樹脂またはポリイミド層等でなり、更にこの上には、絶縁樹脂層rが被覆されている。 Here passivation film 3, Si nitride film, made of epoxy resin or polyimide layer or the like, on further this, the insulating resin layer r is covered. この絶縁樹脂層r The insulating resin layer r
は、後述するようにフラット性を実現し、半田ボールの高さを一定にしている。 It achieves a flatness as described below, and a constant height of the solder balls.

【0022】また、Al電極1上には、キャップメタルとして窒化Ti膜(TiN)5が形成されている。 Further, on the Al electrode 1, Ti nitride film (TiN) 5 is formed as a cap metal.

【0023】パッシベーション膜3と絶縁樹脂層rは、 [0023] The insulating resin layer r passivation film 3,
窒化Ti膜(TiN)5を露出する開口部Kが形成され、ここには、配線層のメッキ電極(シード層)としてCuの薄膜層6が形成される。 Ti nitride (TiN) film opening K to expose the 5 is formed, wherein the thin film layer 6 of Cu is formed as a plating electrode wiring layer (the seed layer). そしてこの上には、Cu And on this, Cu
メッキにより形成される配線層7が形成される。 Wiring layer 7 formed by plating is formed.

【0024】そして、配線層7を含むチップ全面には、 [0024] Then, the entire surface of the chip, including the wiring layer 7,
樹脂から成る樹脂層Rが形成される。 Resin layer R is formed made of resin. ただし、図面上では省略しているが、樹脂層Rと配線層7、樹脂層Rとメタルポスト8の界面には後述するように樹脂層RとCu However, although omitted in the drawing, the resin layer R and the wiring layer 7, the resin layer as will be described later in the interface of the resin layer R and the metal post 8 R and Cu
との反応を防止するためのシリコン窒化膜(以下、Si Silicon nitride film for preventing reaction between (or less, Si
膜という。 Of 3 N 4 film. )を設けても良い。 ) May be provided.

【0025】樹脂層Rは、熱硬化性、熱可塑性樹脂であれば実施可能であり、特に熱硬化性樹脂として、アミック酸フィルム、ポリイミド、エポキシ系の樹脂が好ましい。 The resin layer R is thermosetting, may be embodied as long as it is a thermoplastic resin, particularly a thermosetting resin, amic acid film, a polyimide, epoxy resin is preferred. また熱可塑性樹脂であれば、熱可塑性ポリマー(日立化成:ハイマル)等が好ましい。 Also, if a thermoplastic resin, a thermoplastic polymer (Hitachi Chemical: Haimaru) and the like are preferable. またアミック酸フィルムは30〜50%の収縮率である。 The amic acid film is 30-50% shrinkage.

【0026】ここで、樹脂層Rは、液状のアミック酸を主材料として用意され、ウエハ全面にスピンコートされ、厚さ20〜60μm程度で形成される。 [0026] Here, the resin layer R is prepared amic acid liquid as a main material is spin-coated on the entire surface of the wafer, is formed with a thickness of about 20 to 60 [mu] m. その後、この樹脂層Rは、熱硬化反応により重合される。 Thereafter, the resin layer R is polymerized by thermal curing reaction. 温度は、 Temperature,
300℃以上である。 At 300 ℃ or more. しかし、熱硬化前のアミック酸より成る樹脂は、前記温度の基で非常に活性に成り、Cu However, a resin composed of amic acid before thermal curing, becomes very active under the above temperature, Cu
と反応し、その界面を悪化させる問題がある。 React with, there is a problem of deteriorating the interface. しかし、 But,
配線層の表面に上記Si The Si on the surface of the wiring layer 膜を被覆することにより、このCuとの反応を防止することができる。 By covering the 3 N 4 film, it is possible to prevent the reaction of the Cu. ここでSi 膜の膜厚は、1000〜3000Å程度である。 Thickness here the Si 3 N 4 film is about 1000 to 3000 .ANG.

【0027】また、Si 膜は、バリア性が優れた絶縁膜で良いが、SiO 膜は、バリア性に劣る。 Further, Si 3 N 4 film is good in insulating film barrier properties and excellent, SiO 2 film is inferior in barrier property. しかし、SiO 膜を採用する場合は、Si 膜よりもその膜厚を厚くする必要がある。 However, when adopting the SiO 2 film, it is necessary to increase the thickness than the Si 3 N 4 film. また、Si 膜は、プラズマCVD法で形成できるので、そのステップカバレージも優れ、好ましい。 Further, Si 3 N 4 film, can be formed by plasma CVD, excellent that step coverage is preferred. 更に、メタルポスト8を形成した後、樹脂層Rを被覆するので、前記Si Further, after forming the metal post 8, so to cover the resin layer R, the Si 3 N 4
膜を形成するとCuから成る配線層7とアミック酸を主材料とする樹脂層の反応を防止するばかりでなく、Cu When forming a film wiring layer 7 and the amic acid consisting of Cu not only prevents the reaction of the resin layer whose main material, Cu
から成るメタルポスト8とアミック酸を主材料とする樹脂層Rの反応も防止できる。 Reaction of the resin layer R to the metal post 8 and amic acid as a main material consisting of can be prevented.

【0028】そして、樹脂層Rから露出したメタルポスト8の頭部には、後述するようにPd9やメッキ形成されたNi10及びAu11を介して半田ボール12が形成されるわけであるが、本発明では、前記メタルポスト8の頭部以外の樹脂層R表層に感光性のポリイミド層P [0028] Then, the head of the metal post 8 exposed from the resin layer R is is not the solder balls 12 are formed through the Ni10 and Au11 which is Pd9 and plating as described later, the present invention in polyimide layer P of the resin layer R surface layer photosensitive other than the head of the metal post 8
を形成している。 To form a.

【0029】本実施形態では、感光性のポリイミド層P [0029] In the present embodiment, photosensitive polyimide layer P
として塗布される以前に既にイミド化された、いわゆるブロック共重合ポリイミド層(株式会社ピーアイ技術研究所製:商品名キューピロン)を採用している(特開平4−306232号等参照)。 Previously already imidized, so-called block copolymerization polyimide layer applied as: employing a (Ltd. Piai Research Laboratory, trade name Kyupiron) (see JP-A-4-306232, etc.).

【0030】このブロック共重合ポリイミド層は、上記配線層7上にスピンコートする際、既にイミド化されたポリイミド溶液であるため、Cuとの反応が起き難い材質であり、従ってその界面を悪化させるおそれが抑止できる。 [0030] The polyimide block copolymer layer, at the time of spin-coated on the wiring layer 7, because already a polyimide solution is imidized is happening hard material reaction with Cu, thus deteriorating the surface fear can be suppressed. 即ち、従来用いられていたポリアミック酸溶液のようにおよそ250以上の加熱イミド化処理を行う必要がなくなり、この処理時に起きていたCuとの反応を回避できる。 That is, it is not necessary to perform approximately 250 or more thermal imidization process as polyamic acid solution which has been conventionally used, can be avoided the reaction between Cu that have occurred during this process.

【0031】そして、このポリイミド層Pで被覆されていないメタルポスト8の頭部に、前述したPd9,Ni [0031] and, on the head of the metal post 8 that is not covered with the polyimide layer P, Pd9, Ni described above
10及びAu11が形成されている。 10 and Au11 are formed.

【0032】この感光性のブロック共重合ポリイミド層Pを形成した目的は、従来発生していた樹脂層54研磨時の研磨筋、傷であるスクラッチS(図13参照)内へのPdの入り込みを抑止するためであり、このポリイミド層PによりPdが入り込むことになるスクラッチSを補修している。 The purpose of forming the polyimide block copolymer layer P of the photosensitivity, polishing muscle conventional occurred have resin layer 54 during polishing, the entry of Pd to the scratch S (see FIG. 13) in a wound and in order to deter, and repairing a scratch S of Pd so that enters this polyimide layer P.

【0033】また、前記Pd9、Ni10及びAu11 [0033] In addition, the Pd9, Ni10 and Au11
を形成する理由としては、Cuから成るメタルポスト8 The reason for forming a metal post 8 made of Cu
の上に直接半田ボールを形成すると、酸化されたCuが原因で半田ボールとの接続強度が劣化したり、また酸化防止のためにAuを直接形成すると、Auが拡散されるため、間にNiが挿入されている。 When directly forming a solder ball on the connection strength deteriorates between the solder balls due to Cu, which is oxidized and when directly forming the Au for antioxidation, since Au is diffused, while Ni There has been inserted. PdはNiを選択成長させるために用いられ、NiはCuの酸化防止をし、 Pd is used to selectively grow the Ni, Ni is the antioxidant of Cu,
またAuはNiの酸化防止をしている。 The Au has antioxidant and Ni.

【0034】従って半田ボールの劣化および強度の劣化は抑制される。 [0034] Thus the degradation and strength of the solder balls degradation is suppressed.

【0035】ここで、Ni10、Au11は、電解メッキで形成されるが無電解メッキでも良い。 [0035] In this case, Ni10, Au11, which is formed by electroless plating may be electroless plating.

【0036】続いて、図10に示す構造の製造方法について説明する。 [0036] Next, a method for producing the structure shown in FIG. 10.

【0037】先ず、Al電極1を有するLSIが形成された半導体基板(ウエハ)を準備する。 [0037] First, a semiconductor substrate on which an LSI is formed (wafer) having an Al electrode 1. ここでは、前述したように1層メタル、2層メタル・・のICで、例えばトランジスタのソース電極、ドレイン電極が1層目のメタルとして形成され、ドレイン電極とコンタクトしたAl電極1が2層目のメタルとして形成されている。 Here, 1 layer metal as described above, in the IC of the double-layer metal ..., for example, the source electrode of the transistor, a drain electrode is formed as a metal in the first layer, Al electrode 1 in contact with the drain electrode second layer It is formed as the metal.

【0038】ここでは、ドレイン電極が露出する層間絶縁膜2のコンタクト孔Cを形成した後、ウエハ全面にA [0038] Here, after the drain electrode to form a contact hole C of the interlayer insulating film 2 exposed, the entire surface of the wafer to the A
lを主材料とする電極材料、窒化Ti膜5を形成し、ホトレジスト層をマスクとして、Al電極1と窒化Ti膜5を所定の形状にドライエッチングしている。 Electrode material to l as a main material, to form a Ti nitride film 5, the photoresist layer as a mask, and dry etching the Al electrode 1 and the Ti nitride film 5 into a predetermined shape.

【0039】ここでは、パッシベーション膜3を形成し、この後開口したコンタクト孔Cにバリアメタルを形成するのと違い、バリアメタルとしての窒化Ti膜も含めてホトレジスト層で一度に形成でき、工程数の簡略が可能となる。 [0039] Here, a passivation film 3, the difference as a barrier metal in the after opening the contact holes C, can be formed at a time with a photoresist layer including the nitride Ti film as a barrier metal, the number of steps simplification is possible.

【0040】また窒化Ti膜5は、後に形成するCuの薄膜層6のバリアメタルとして機能している。 Further Ti nitride film 5 functions as a barrier metal film layer 6 of Cu to be formed later. しかも窒化Ti膜は、反射防止膜として有効であることにも着目している。 Moreover Ti nitride film is also noted that it is effective as an anti-reflection film. つまりパターニングの際に使用されるレジストのハレーション防止としても有効である。 That is also effective as a resist antihalation used during patterning. ハレーション防止として最低1200Å〜1300Å程度必要であり、またこれにバリアメタルの機能を兼ね備えるためには、2000Å〜3000Å程度が好ましい。 It requires about minimum 1200Å~1300Å as antihalation, and to combine this barrier metal features is about 2000Å~3000Å ​​are preferred. これ以上厚く形成されると、今度は窒化Ti膜が原因で、ストレスが発生する。 When this is more thickly formed, this time Ti nitride film is caused, the stress is generated.

【0041】また、Al電極1と窒化Ti膜5がパターニングされた後、全面にパッシベーション膜3が被覆される。 Further, after the Al electrode 1 and the Ti nitride film 5 is patterned, a passivation film 3 is coated on the entire surface. パッシベーション膜として、ここではSi As a passivation film, wherein the Si 3 N 4
膜が採用されているが、ポリイミド層等も可能である(以上図1参照)。 The film is employed, it is also possible polyimide layer or the like (see above Fig. 1).

【0042】続いて、パッシベーション膜3の表面に絶縁樹脂層rが被覆される。 [0042] Then, the insulating resin layer r is coated on the surface of the passivation film 3. この絶縁樹脂層は、ここでは、ポジ型の感光性ポリイミド膜が採用され、約3〜5 The insulating resin layer, wherein the photosensitive polyimide film of positive type is employed, approximately 3-5
μm程度が被覆されている。 About μm is coated. そして開口部Kが形成される。 The opening K is formed.

【0043】この感光性ポリイミド膜を採用することで、図2の開口部Kのパターニングにおいて、別途ホトレジスト層を形成して開口部Kを形成する必要が無くなり、メタルマスクの採用により工程の簡略化が実現できる。 [0043] By adopting the photosensitive polyimide film, in the patterning of the opening K of FIG. 2, there is no need to form an opening K is formed separately photoresist layer, simplification of the process by employing the metal mask There can be realized. もちろんホトレジスト層でも可能である。 Of course it is also possible with a photoresist layer. しかもこのポリイミド膜は、平坦化の目的でも採用されている。 Moreover, this polyimide film is employed in planarization purposes.
つまり半田ボール12の高さが全ての領域において均一であるためには、メタルポスト8の高さが全てにおいて均一である必要があり、配線層7もフラットに精度良く形成される必要がある。 That is, since the height of the solder balls 12 is uniform in all areas, it is necessary height of the metal post 8 is uniform in all, it is necessary wiring layer 7 is also formed precisely flat. そのためにポリイミド層を塗布し、ある粘度を有した流動性を有する樹脂である故、その表面をフラットにできる。 The polyimide layer was applied to this purpose, because a resin having a fluidity having a certain viscosity, can be the surface flat.

【0044】ここでAl電極1はLSIの外部接続用のパッドも兼ね、半田ボール(半田バンプ)から成るチップサイズパッケージとして形成しない時は、ワイヤボンディングパッドとして機能する部分である(以上図2参照)。 [0044] Here, the Al electrode 1 also serves as a pad for LSI external connection, when not formed as a chip size package consisting of solder ball (solder bump) is a portion functioning as a wire bonding pad (or see Fig. 2 ).

【0045】続いて全面にCuの薄膜層6を形成する。 [0045] Then a thin film layer 6 of Cu on the entire surface.
このCuの薄膜層6は、後に配線層7のメッキ電極となり、例えばスパッタリングにより約1000〜2000 Thin layer 6 of the Cu becomes a plated electrode wiring layer 7 after, for example, about the sputtering 1000-2000
Å程度の膜厚で形成される。 It is formed to a thickness of about Å.

【0046】続いて、全面に例えばホトレジスト層PR [0046] Then, on the entire surface, for example, the photoresist layer PR
1を塗布し、配線層7に対応するホトレジスト層PR1 Photoresist layer PR1 to 1 is applied, corresponding to the wiring layer 7
を取り除く(以上図3参照)。 Rid (or see Fig. 3).

【0047】続いて、このホトレジスト層PR1の開口部に露出するCuの薄膜層6をメッキ電極とし、配線層7を形成する。 [0047] Subsequently, a thin layer 6 of Cu is exposed to the opening of the photoresist layer PR1 as a plating electrode to form a wiring layer 7. この配線層7は機械的強度を確保するために2〜5μm程度に厚く形成する必要がある。 The wiring layer 7 should be formed thickly about 2~5μm in order to ensure the mechanical strength. ここでは、メッキ法を用いて形成したが、蒸着やスパッタリング等で形成しても良い。 Here, formed by plating, it may be formed by vapor deposition or sputtering.

【0048】この後、ホトレジスト層PR1を除去する(以上図4参照)。 [0048] Thereafter, to remove the photoresist layer PR1 (or see Fig. 4).

【0049】続いて、配線層7上のメタルポスト8が形成される領域を露出したホトレジスト層PR2が形成され、この露出部に電解メッキでCuのメタルポスト8が形成される。 [0049] Then, the photoresist layer PR2 exposed regions metal post 8 is formed on the wiring layer 7 is formed, the metal posts 8 of Cu by electrolytic plating on the exposed portion. これもCuの薄膜層6がメッキ電極として活用される(以上図5参照)。 This is also thin layer 6 of Cu is used as a plating electrode (see above Fig. 5).

【0050】続いて、前記ホトレジスト層PR2を除去する(以上図6参照)。 [0050] Subsequently, (see Fig. 6 above) to remove the photoresist layer PR2.

【0051】そして、前記ホトレジスト層PR2を介して前記メタルポスト8を被覆するようにエポキシ樹脂層Rを形成した後に、当該樹脂層Rを所定量研磨して前記メタルポスト8の頭部を露出させる(以上図7参照)。 [0051] Then, after forming the epoxy resin layer R so as to cover the metal post 8 via the photoresist layer PR2, to expose the head of the said resin layer R by a predetermined amount polished metal post 8 (see above Fig. 7).

【0052】このときの樹脂層Rの表面には、従来と同様に研磨時にできたスクラッチSが残る。 [0052] On the surface of the resin layer R in this case, conventional scratch S remains made during polishing in the same manner. そこで、本発明では前記メタルポスト8頭部以外の樹脂層Rの表面に感光性のポリイミド層Pを成膜させることで、樹脂層R Therefore, in the present invention that of depositing a polyimide layer P of the photosensitive surface of the resin layer R other than the metal post 8 head, the resin layer R
の表面のスクラッチSを補修する。 To repair the scratch S of the surface of.

【0053】即ち、感光性のポリイミド層Pをメタルポスト8を含む樹脂層R全面に形成した後に、露光・現像することでメタルポスト8上のポリイミド層Pを除去する。 [0053] That is, after forming the polyimide layer P of the photosensitive resin layer R entire surface including the metal post 8, to remove the polyimide layer P on the metal post 8 by exposure and development. このときのポリイミド層Pの膜厚は、樹脂層R表面のスクラッチSが埋まれば良いので、例えば、100〜 The film thickness of the polyimide layer P at this time, since the scratch S of the resin layer R surface may be born, for example, 100
500Å程度の薄いもので良い(以上図8参照)。 Or those thin as about 500 Å (see above Fig. 8).

【0054】ここで、本発明の特徴は、当該ポリイミド層Pの形成にあり、ポリイミド層Pとしてスピンコートした際に、既にイミド化された、いわゆるブロック共重合ポリイミド層を形成している。 [0054] Here, features of the present invention is in the formation of the polyimide layer P, at the time of spin-coated as a polyimide layer P, already imidized form a so-called block copolymerization polyimide layer. 先ず、ウエハ全面にポジ型感光性ポリイミドをスピンコートして、厚さ100 First, a positive type photosensitive polyimide over the entire surface of the wafer by spin coating, the thickness 100
〜500Å程度に形成した後に、このポリイミド層P After forming about, ~ 500, the polyimide layer P
は、熱硬化反応により重合されて共重合ポリイミド層となる。 Is a is polymerized by thermal curing reaction copolymerized polyimide layer. 温度は、高くても200℃程度である。 Temperature is at most about 200 ° C..

【0055】このブロック共重合ポリイミド層は、従来のポリイミド層のようにスピンコートした後の高温(3 [0055] The polyimide block copolymer layer, a high temperature after the spin-coated as a conventional polyimide layer (3
50℃以上)熱処理(脱水)によるイミド化が不要であるため、メタルポスト8上にスピンコートした状態で、 Since 50 ° C. or higher) heat treatment (dehydration) by imidization is not required, while spin-coated on the metal post 8,
低温(200℃以下)での熱処理を加えるだけで、硬化する。 By performing heat treatment at a low temperature (200 ° C. or less) and cured. そのため、メタルポスト8を構成するCuとの反応が起き難くく、その界面を悪化させるおそれが小さい。 Therefore, Ku reaction with Cu constituting the metal post 8 is unlikely to occur, is less likely to exacerbate the interface.

【0056】また、ポリイミド層Pを用いる代わりに例えばSi 膜等を用いることでも本発明の目的を達成することはできるが、この場合には、メタルポスト8 [0056] Also, by using, instead of using the polyimide layer P e.g. the Si 3 N 4 film or the like although it is possible to achieve the object of the present invention, in this case, the metal post 8
頭部を露出させるための工程が、感光性のポリイミド層Pを用いた場合にはレジスト膜を介して露光・現像工程だけで済むのに対し、Si 膜ではレジスト膜を介してメタルポスト8頭部上のSi 膜をエッチング除去し、レジスト膜を灰化処理し、洗浄する…といった工程が必要となり、作業工程数が増大するという問題がある。 Process of exposing the head, while requiring only exposure and development process through the resist film in the case of using the polyimide layer P of the photosensitive through the resist film at the Si 3 N 4 film Metal the the Si 3 N 4 film of the post 8 on the head is removed by etching, the resist film ashing process, step ... such washing is required, there is a problem that the number of working steps is increased.

【0057】続いて、前記メタルポスト8上にPd9を約1000Å、Ni10を約1000Å、Au11を約5000Å程度それぞれ電解メッキにより形成する。 [0057] Subsequently, said about 1000Å the Pd9 on the metal post 8, about 1000Å the Ni10, formed by each electrolytic plating about 5000Å the Au11. ここでAuの代わりにPt,Pdが用いられても良い(以上図9参照)。 Here Pt instead of Au, may be Pd is used (see above Fig. 9).

【0058】最後に、用意した半田ボール12を位置合わせして搭載し、リフローする(以上図10参照)。 [0058] Finally, mounted in alignment with the prepared solder ball 12, (see FIG. 10 or higher) reflow to. そして、半導体基板をダイシング工程により、スクライブラインに沿ってチップに分割し、チップサイズ・パッケージとして完成する。 Then, by dicing step of the semiconductor substrate is divided into chips along the scribe lines, thereby completing a chip size package.

【0059】尚、メタルポスト8の周囲を固める樹脂層Rの代わりに前記ブロック共重合ポリイミド層を用いても良く、この場合においても研磨工程終了後に、スクラッチ補修用に上述したようにブロック共重合ポリイミド層を薄く形成すれば良い。 It should be noted, may be used the polyimide block copolymer layer in place of the resin layer R solidify around the metal post 8, even after completion of the polishing process in this case, the block copolymer as described above for the scratch repair it may be form a thin polyimide layer.

【0060】 [0060]

【発明の効果】本発明によれば、メタルポストの頭部を露出させるための研磨時にできたスクラッチが埋まる程度の膜厚の感光性ポリイミド層を形成したことで、メタルポスト上にメッキ形成される金属膜がスクラッチ内に残ることによるショート不良を抑止できる。 According to the present invention, by forming the photosensitive polyimide layer of thickness that scratches fill made during polishing for exposing the metal post head is plated on the metal posts metal film can be suppressed short circuits due to remain in the scratch that.

【0061】また、特に感光性のブロック共重合ポリイミド層を用いることで、メタルポストを構成するCuとの反応が抑えられ、しかも露光・現像するだけでメタルポストの頭部を露出させることができ、作業性が良い。 [0061] In particular by using a photosensitive polyimide block copolymer layer, reaction with Cu constituting the metal post is suppressed, moreover it is possible to expose the head of the metal posts simply by exposure and development , work is good.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 It is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention; FIG.

【図2】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 It is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention; FIG.

【図3】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 It is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention; FIG.

【図4】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 It is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention; FIG.

【図5】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 5 is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention.

【図6】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 It is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention; FIG.

【図7】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 7 is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention.

【図8】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 8 is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention.

【図9】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 9 is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention.

【図10】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 It is a cross-sectional view showing a manufacturing method of a semiconductor device according to an embodiment of the present invention; FIG.

【図11】従来のチップサイズパッケージを示す断面図である。 11 is a sectional view showing a conventional chip size package.

【図12】従来のチップサイズパッケージを示す断面図である。 12 is a sectional view showing a conventional chip size package.

【図13】従来のチップサイズパッケージの課題を説明するための図である。 13 is a diagram for explaining a problem of the conventional chip size package.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高井 信行 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 5F033 HH07 HH08 HH11 HH13 JJ08 JJ11 JJ33 KK01 KK08 KK33 MM01 MM05 MM08 NN03 NN07 PP15 PP19 PP27 PP28 QQ03 QQ11 QQ37 QQ48 RR04 RR06 RR22 RR27 SS15 SS22 TT01 TT04 ────────────────────────────────────────────────── ─── front page of the continuation (72) inventor Nobuyuki Takai Osaka Prefecture Moriguchi Keihanhondori 2-chome No. 5 No. 5, Sanyo electric Co., Ltd. in the F-term (reference) 5F033 HH07 HH08 HH11 HH13 JJ08 JJ11 JJ33 KK01 KK08 KK33 MM01 MM05 MM08 NN03 NN07 PP15 PP19 PP27 PP28 QQ03 QQ11 QQ37 QQ48 RR04 RR06 RR22 RR27 SS15 SS22 TT01 TT04

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 電極パッドと接続され、チップ表面に延在する配線層と、 前記配線層上に位置するように樹脂層を介して前記配線層上に形成されたメタルポストと、 前記メタルポスト頭部を除く樹脂層上に形成されたブロック共重合ポリイミド層と、 メタルポスト上に形成された半田ボールとを具備することを特徴とする半導体装置。 1. A is connected to the electrode pad, and a wiring layer extending to the chip surface, a metal post formed on the wiring layer through the resin layer so as to be located in the wiring layer, the metal post a semiconductor device comprising: the polyimide block copolymer layer formed on the resin layer except for the head, by including the solder balls formed on the metal posts.
  2. 【請求項2】 前記ブロック共重合ポリイミド層が、感光性を有すること特徴とする請求項1に記載の半導体装置。 Wherein said polyimide block copolymer layer, a semiconductor device according to claim 1, characterized by having a photosensitivity.
  3. 【請求項3】 電極パッドと接続され、チップ表面に延在する配線層を形成する工程と、 前記配線層を被覆するように開口部を有するホトレジスト層を形成し、当該ホトレジスト層を介して前記配線層上にメタルポストを形成する工程と、 前記メタルポストを被覆するように樹脂層を形成した後に当該樹脂層を研磨してメタルポストの頭部を露出させる工程と、 前記メタルポスト頭部を除く樹脂層上にブロック共重合ポリイミド層を形成する工程と、 前記メタルポスト上に半田ボールを形成する工程とを具備することを特徴とする半導体装置の製造方法。 3. A is connected to the electrode pads, forming a step of forming a wiring layer extending to the chip surface, a photoresist layer having an opening so as to cover the wiring layer, said via the photoresist layer forming a metal post on the wiring layer, thereby exposing the head of the metal posts are polished the resin layer after the formation of the resin layer to cover the metal post, the metal post head forming a block copolyimide layer on the resin layer excluding method of manufacturing a semiconductor device characterized by comprising the step of forming a solder ball on the metal post.
  4. 【請求項4】 電極パッドと接続され、チップ表面に延在する配線層を形成する工程と、 前記配線層を被覆するように開口部を有するホトレジスト層を形成し、当該ホトレジスト層を介して前記配線層上にメタルポストを形成する工程と、 前記メタルポストを被覆するように第1のブロック共重合ポリイミド層を形成した後に当該ブロック共重合ポリイミド層を研磨してメタルポストの頭部を露出させる工程と、 前記メタルポスト頭部を除く第1のブロック共重合ポリイミド層上に第2のブロック共重合ポリイミド層を形成する工程と、 前記メタルポスト上に半田ボールを形成する工程とを具備することを特徴とする半導体装置の製造方法。 4. connected to the electrode pads, forming a step of forming a wiring layer extending to the chip surface, a photoresist layer having an opening so as to cover the wiring layer, said via the photoresist layer forming a metal post on the wiring layer, thereby exposing the polyimide block copolymer layer head of the metal posts by polishing after forming the first polyimide block copolymer layer to cover the metal post a step, by comprising a step of forming a second polyimide block copolymer layer on the first polyimide block copolymer layer except for the metal post head, and forming a solder ball on the metal post the method of manufacturing a semiconductor device according to claim.
  5. 【請求項5】 前記ブロック共重合ポリイミド層は感光性を有し、前記メタルポスト上の当該感光性のブロック共重合ポリイミドを露光・現像処理することで露出させた当該メタルポスト上に半田ボールを形成することを特徴とする請求項3あるいは請求項4に記載の半導体装置の製造方法。 Wherein said polyimide block copolymer layer has a photosensitivity, the solder balls onto the metal posts exposed by exposing and developing the photosensitive polyimide block copolymer on the metal posts the method of manufacturing a semiconductor device according to claim 3 or claim 4, characterized in that to form.
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