JP2000242630A

JP2000242630A - 畳み込み積分演算装置

Info

Publication number: JP2000242630A
Application number: JP11044587A
Authority: JP
Inventors: Tamiki Takemori; 民樹竹森; Masaaki Takatani; 昌昭高谷
Original assignee: BORUKU DENSHI KK; Hamamatsu Photonics KK
Current assignee: BORUKU DENSHI KK; Hamamatsu Photonics KK
Priority date: 1999-02-23
Filing date: 1999-02-23
Publication date: 2000-09-08
Anticipated expiration: 2019-02-23
Also published as: JP3957910B2

Abstract

(57)【要約】【課題】多種の距離に再生点が存在する再生像を再生
することができる計算機ホログラムを高速に作成するこ
とができる畳み込み積分演算装置を提供する。【解決手段】複数の要素プロセッサＰＥが実質的に縦
続接続されている。各要素プロセッサＰＥは、座標値Ｚ
に基づいて発生した伝搬関数を出力するメモリ９１と、
メモリ９１から出力された伝搬関数と輝度値Ｉとを乗算
して乗算値を出力する乗算器９２と、乗算器９２から出
力された乗算値とホログラム時系列信号ＰＤｉｎとを加
減算して加減算値を出力する加減算器９３と、加減算器
９３から出力された加減算値を入力し保持してホログラ
ム時系列信号ＰＤｏｕｔとして出力するレジスタ９４
と、を備える。縦続接続された前段の要素プロセッサの
レジスタ９４から出力されたホログラム時系列信号ＰＤ
ｏｕｔは、後段の要素プロセッサの加減算器９３にホロ
グラム時系列信号ＰＤｉｎとして入力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、実時間で畳み込み
積分演算を行う畳み込み積分演算装置に関し、特に、３
次元物体像を再生する計算機ホログラムを作成する際の
畳み込み積分演算を好適に行うことができる畳み込み積
分演算装置に関するものである。

【０００２】

【従来の技術】物体の３次元像の表示技術としてホログ
ラフィ技術が注目されている。このホログラフィ技術
は、物体の３次元情報を含むホログラムを作成するホロ
グラム作成技術と、ホログラム作成技術によって記録さ
れた物体の３次元情報を読み出して物体の３次元像を表
示するホログラフィ表示技術とから構成される。ホログ
ラムは、実際の物体に可干渉光を照射して反射されて生
じた物体光と参照光とを干渉させた結果生じる干渉パタ
ーンを撮像することで作成される。また、ホログラムは
計算によっても作成することが可能である。計算により
作成されるホログラムを計算機ホログラムと呼ぶ。そし
て、作成されたホログラムに照明光を照射することによ
り再生像が得られる。

【０００３】計算によってホログラムを作成するホログ
ラム作成装置としては、再生像の各輝点（再生点）ごと
にホログラム面での球面波（ゾーンプレート）を計算
し、これらの球面波をホログラム面で加算してホログラ
ムを作成する装置が提案されている（以下、従来例１と
呼ぶ）。また、高速フーリエ変換を利用し、再生物体を
多数の平面物体によって構成されているものとして、各
平面からホログラムまでの距離に応じた伝搬関数（ゾー
ンプレート）と各伝搬関数に対応した平面との畳み込み
積分を実行し、ホログラム面で加算する装置が提案され
ている（以下、従来例２と呼ぶ）。

【０００４】従来例１では、（ａ）一つの再生点からホ
ログラム面上の全ての点（離散点）までの距離を計算
し、（ｂ）その計算で得られた各距離を波長で除算し、
（ｃ）各除算結果の小数点以下に円周率の２倍を乗算し
て、ホログラム面上の各離散点ごとの位相角を求め、
（ｄ）各位相角の余弦で実数成分を、また、各位相角の
正弦で虚数成分を計算し、（ｅ）各実数成分および各余
弦成分と再生点の光の振幅に対応している輝度値とを乗
算する。そして、以上の（ａ）〜（ｅ）の計算処理を各
再生点ごとに行い、その後にホログラム面上の各離散点
ごとに加算する。また、従来例２においても、伝搬関数
の計算にあたって、従来例１と同様の計算を実行する。

【０００５】このような計算機ホログラムは、ソフトウ
ェアにより計算して作成することができるが、計算量が
膨大であるので、作成に長時間を要する。一方、計算機
ホログラムは、ハードウェアによっても作成することが
できる（例えば特開平１０−２６８７３９号公報を参
照）。ソフトウェアによる場合と比較してハードウェア
による場合には作成に要する時間は比較的短い。図１２
は、従来の畳み込み積分演算装置の構成図である。

【０００６】この図に示すホログラム作成装置では、再
生像上の再生点とホログラム面上の離散点との間の距離
により異なる伝搬関数をその都度計算するのではなく、
予め距離に応じた伝搬関数を計算しておいてメモリ１に
記憶しておく。また、再生点の座標値（Ｘ，Ｙ，Ｚ）お
よび輝度値Ｉがホログラム作成装置に外部より入力され
る。ここでは、Ｘ軸およびＹ軸それぞれがホログラム面
に平行であるとする。２次元アドレス発生器２により発
生され出力されたホログラム面上の２次元アドレス値と
入力された座標値Ｚとがセレクタ３に入力して、セレク
タ３により、２次元アドレス値と座標値Ｚとに応じた伝
搬関数が、メモリ１に記憶されている伝搬関数のうちか
ら選択される。セレクタ３により選択された伝搬関数と
入力された輝度値Ｉとは乗算器４により乗算される。ま
た、２次元アドレス発生器２から出力された２次元アド
レス値と入力された座標値Ｘ，Ｙとは加減算器５に入力
し、これらが加減算器５により加減算される。その加減
算結果はホログラムメモリ６のアドレスとなる。このホ
ログラムメモリ６は、ホログラム面上の位置に対応する
アドレスを有している。そして、ホログラムメモリ６の
そのアドレスに記憶されているデータと、乗算器４によ
る乗算結果とは、加減算器７により加減算されて、その
加減算結果がホログラムメモリ６のそのアドレスに更新
記憶される。このようにして、伝搬関数と再生点の輝度
値との畳み込み積分演算が行われ、その演算結果がホロ
グラムメモリ６に記憶される。

【０００７】

【発明が解決しようとする課題】図１２に示したハード
ウェア構成では、再生像上の全ての再生点について同様
の処理が行われる。したがって、ホログラム作成に要す
る時間は再生点の数に比例する。そこで、ホログラム作
成の更なる高速化が望まれ、その為に並列計算化を図る
ことも考えられる。しかし、ホログラムメモリ６と他の
要素との接続が多重化し、交差または時分割多重化する
必要があるので複雑な構成となる。

【０００８】また、ホログラム作成の高速化を図る技術
として、文献「波動信号処理、青木由直著、森北出版
（１９８６）、ｐｐ．１５２〜１５５」に、パイプライ
ン型ＦＩＲ（Finite Impulse Response）フィルタを用
いて伝搬関数と再生点の輝度値との畳み込み積分演算を
行う装置が記載されている。また、文献「ＶＬＳＩとデ
ィジタル信号処理、谷萩隆嗣他著、コロナ社（１９９
７）、ｐｐ１６６〜１７５」には、シストリックアレイ
によるＦＩＲフィルタを用いて伝搬関数と再生点の輝度
値との畳み込み積分演算を行う装置技術が記載されてい
る。しかし、これらの文献に記載された技術では、伝搬
関数が固定であることから、特定の距離に再生点が存在
する場合のホログラムを作成することしかできず、多種
の距離に再生点が存在する再生像を再生することができ
る計算機ホログラムを作成することができない。

【０００９】本発明は、上記問題点を解消する為になさ
れたものであり、多種の距離に再生点が存在する再生像
を再生することができる計算機ホログラムを高速に作成
することができる畳み込み積分演算装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】本発明に係る畳み込み積
分演算装置は、実質的に縦続接続された複数の要素プロ
セッサを備える畳み込み積分演算装置であって、これら
複数の要素プロセッサそれぞれは、(1) 第１の入力信号
を入力し、その第１の入力信号に基づいて所定値を発生
して、その所定値を出力する定数発生部と、(2) 定数発
生部から出力された所定値と第２の入力信号とを入力
し、所定値と第２の入力信号とを乗算して、その乗算の
結果である乗算値を出力する乗算器と、(3) 乗算器から
出力された乗算値と第３の入力信号とを入力し、乗算値
と第３の入力信号とを加減算して、その加減算の結果で
ある加減算値を出力する加減算器と、(4) 加減算器から
出力された加減算値を入力し保持して出力する第１のレ
ジスタと、を備え、縦続接続された前段の要素プロセッ
サの第１のレジスタから出力された加減算値が、後段の
要素プロセッサの加減算器に第３の入力信号として入力
して、所定値と第２の入力信号との畳み込み積分を行う
ことを特徴とする。

【００１１】この畳み込み積分演算装置では、複数の要
素プロセッサは、直接に又はシフトレジスタを介して縦
続接続されている。各要素プロセッサでは、第１の入力
信号に基づいて定数発生部から出力された所定値と第２
の入力値とは乗算器により乗算される。その乗算値と第
３の入力値とは加減算器により加減算され、その加減算
値は最１のレジスタにより保持される。そして、縦続接
続された前段の要素プロセッサの第１のレジスタから出
力された加減算値は、後段の要素プロセッサの加減算器
に第３の入力信号として入力する。このようにして、所
定値と第２の入力信号との畳み込み積分を行う。しか
も、本発明に係る畳み込み積分演算装置は、所定値が第
１の入力信号に基づいて定数発生部から出力されるもの
であるので、多種の距離に再生点が存在する再生像を再
生することができる計算機ホログラムを高速に作成する
ことができる。

【００１２】また、本発明に係る畳み込み積分演算装置
における複数の要素プロセッサそれぞれは、縦続接続さ
れた前段の要素プロセッサの第１のレジスタから出力さ
れた加減算値、および、自己の第１のレジスタから出力
された加減算値を入力し、これらのうち何れか一方を選
択して、加減算器に入力する第３の入力信号として出力
するセレクタを更に備えることを特徴とする。この場合
には、各要素プロセッサにおける演算量を増加させるこ
とができ、したがって、要素プロセッサの個数を削減す
ることができ、畳み込み積分演算装置は小型化される。

【００１３】また、本発明に係る畳み込み積分演算装置
における複数の要素プロセッサそれぞれは、第１の入力
信号を入力し保持して出力する第２のレジスタと、第２
の入力信号を入力し保持して出力する第３のレジスタ
と、第３の入力信号を入力し保持して出力する第４のレ
ジスタと、を更に備え、定数発生部が、第２のレジスタ
により保持された第１の入力信号に基づいて所定値を発
生して、その所定値を出力し、乗算器が、定数発生部か
ら出力された所定値と第３のレジスタにより保持された
第２の入力信号とを乗算して、その乗算の結果である乗
算値を出力し、加減算器が、乗算器から出力された乗算
値と第４のレジスタにより保持された第３の入力信号と
を加減算して、その加減算の結果である加減算値を出力
する、ことを特徴とする。この場合には、第２のレジス
タを介して第１の入力信号が各要素プロセッサに伝搬さ
れ、第３のレジスタを介して第２の入力信号が各要素プ
ロセッサに伝搬されるので、各要素プロセッサの間の配
線の長さを短くすることができ、ファンアウト数を少な
くすることができるので、畳み込み積分演算装置は安定
かつ高速な演算を行うことができる。

【００１４】また、本発明に係る畳み込み積分演算装置
における複数の要素プロセッサそれぞれは、定数発生部
から発生される所定数を書き換え可能である、ことを特
徴とする。この場合には、定数発生部は、例えばＳＲＡ
Ｍで構成され、所定数を初期化あるいは書き換えを行う
ことができる。

【００１５】また、本発明に係る畳み込み積分演算装置
は、第１および第２の入力信号を所定の遅延を与えて複
数の要素プロセッサそれぞれに対して入力させるシフト
レジスタを更に備える、ことを特徴とする。この場合に
は、各要素プロセッサから出力される信号のファンアウ
ト数を少なくすることができるので、畳み込み積分演算
装置は安定かつ高速な演算を行うことができる。

【００１６】なお、本発明に係る畳み込み積分演算装置
は、計算機ホログラムを作成するのに好適に用いられ
る。その場合、第１の入力信号は、再生点とホログラム
面との間の距離である再生距離であり、定数発生部から
出力される所定値は、再生距離に応じた伝搬関数であ
り、第２の入力信号は輝度値であり、第３の入力信号お
よび畳み込み積分の結果はホログラム時系列信号であ
る。

【００１７】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。また、以下では、ホログラム面に平行な方向
にＸ軸およびＹ軸をとり、ホログラム面に垂直な方向に
Ｚ軸をとる。

【００１８】（第１の実施形態）先ず、本発明に係る畳
み込み積分演算装置の第１の実施形態について説明す
る。図１は、第１の実施形態に係る畳み込み積分演算装
置の構成図である。本実施形態に係る畳み込み積分演算
装置は、カウンタ１０、メモリ２０，３０、要素プロセ
ッサＰＥ_0,0〜ＰＥ_n,m、シフトレジスタＳＲ₁〜ＳＲ_nお
よびＤ／Ａ変換器４０を備えて構成される。これらのう
ちカウンタ１０、メモリ２０，３０、要素プロセッサＰ
Ｅ_0,0〜ＰＥ_n,mおよびシフトレジスタＳＲ₁〜ＳＲ_nは、
共通のピクセルクロック信号ＰＣＬＫに同期して動作す
る。

【００１９】カウンタ１０は、クロック信号ＰＣＬＫを
入力し、そのパルスを計数して、その計数値を座標値
Ｘ，Ｙとして出力する。メモリ２０は、各座標値Ｘ，Ｙ
に対応する輝度値Ｉが予め記憶されており、カウンタ１
０から出力された座標値Ｘ，Ｙをアドレスとして入力
し、そのアドレスに記憶されているデータを輝度値Ｉと
して出力する。また、メモリ３０は、各座標値Ｘ，Ｙに
対応する座標値Ｚが予め記憶されており、カウンタ１０
から出力された座標値Ｘ，Ｙをアドレスとして入力し、
そのアドレスに記憶されているデータを座標値Ｚとして
出力する。これら座標値（Ｘ，Ｙ，Ｚ）は再生点の座標
値を表している。クロック信号ＰＣＬＫ、メモリ２０か
ら出力された輝度値Ｉ、および、メモリ３０から出力さ
れた座標値Ｚは、各要素プロセッサＰＥ_j,i（ｊ＝０〜
ｎ、ｉ＝０〜ｍ）に同時に入力される。

【００２０】（（ｎ＋１）×（ｍ＋１））個の要素プロ
セッサＰＥは互いに同様の構成である。（ｍ＋１）個の
要素プロセッサＰＥが縦続接続されて１列とされ、全体
で（ｎ＋１）列の構成とされ、そして、列と列との間に
シフトレジスタＳＲが挿入されて、これらが縦続接続さ
れている。各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、ｉ
＝０〜ｍ）は、ホログラム面上の（（ｎ＋１）×（ｍ＋
１））個の各離散点に対応している。なお、ホログラム
面上の離散点が水平方向にＨで、垂直方向にＶであると
する。この場合、各シフトレジスタＳＲ_j（ｊ＝１〜
ｎ）は、（Ｈ−（ｍ＋１））段のシフトレジスタであ
る。

【００２１】図２は、要素プロセッサＰＥの構成図であ
る。この要素プロセッサＰＥは、メモリ（定数発生部）
９１、乗算器９２、加減算器９３およびレジスタ９４を
備える。メモリ９１は、各座標値Ｚに対応する伝搬関数
が記憶されており、メモリ３０から出力された座標値Ｚ
をアドレスとして入力し、そのアドレスに記憶されてい
るデータを伝搬関数として出力する。乗算器９２は、メ
モリ９１から出力された伝搬関数と、メモリ２０から出
力された輝度値Ｉとを入力し、これら伝搬関数と輝度値
Ｉとを乗算して、その乗算の結果である乗算値を出力す
る。加減算器９３は、乗算器９２から出力された乗算値
と、前段の要素プロセッサＰＥまたはシフトレジスタＳ
Ｒから出力されて到達したホログラム時系列信号ＰＤｉ
ｎとを入力し、これら乗算値とホログラム時系列信号Ｐ
Ｄｉｎとを加減算して、その加減算の結果である加減算
値を出力する。レジスタ９４は、クロック信号ＰＣＬＫ
の立上りエッジ時刻に加減算器９３から出力されている
加減算値を入力して保持し、後段の要素プロセッサＰＥ
またはシフトレジスタＳＲへホログラム時系列信号ＰＤ
ｏｕｔとして出力する。

【００２２】各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、
ｉ＝０〜ｍ）および各シフトレジスタＳＲ_j（ｊ＝１〜
ｎ）は、ホログラム時系列信号を介して縦続接続されて
いる。すなわち、（ｍ＋１）個の要素プロセッサからな
る各列それぞれにおいて、要素プロセッサＰＥ_j,i-1か
ら出力されたホログラム時系列信号ＰＤｏｕｔは、その
後段にある要素プロセッサＰＥ_j,iにホログラム時系列
信号ＰＤｉｎとして入力する（ｊ＝０〜ｎ、ｉ＝１〜
ｍ）。各列の最終段の要素プロセッサＰＥ_jー1,mから出
力されたホログラム時系列信号ＰＤｏｕｔは、シフトレ
ジスタＳＲ_jを経て、次列の初段の要素プロセッサＰＥ
_j,0にホログラム時系列信号ＰＤｉｎとして入力する
（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ₀₀は、ホロ
グラム時系列信号ＰＤｉｎとして値０を入力する。要素
プロセッサＰＥ_n,mは、ホログラム時系列信号として畳
み込み積分演算の結果を出力する。そして、Ｄ／Ａ変換
器４０は、その畳み込み積分演算の結果の値（デジタル
値）を入力し、アナログ値に変換して出力する。

【００２３】なお、要素プロセッサＰＥは、図２におけ
るメモリ９１および乗算器９２に替えて、図３に示すよ
うに、各輝度値Ｉおよび各座標値Ｚに応じたデータを予
め記憶しているメモリ９５を備えてもよい。このメモリ
８５は、輝度値Ｉおよび座標値Ｚをアドレスとして入力
し、そのアドレスに記憶されているデータを輝度値と伝
搬関数との乗算値として出力する。

【００２４】各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、
ｉ＝０〜ｍ）のメモリ９１に格納されている伝搬関数
は、その要素プロセッサが対応しているホログラム面上
の離散的位置に応じて各座標値Ｚごとの値が格納されて
いる。したがって、各要素プロセッサＰＥ_j,i（ｊ＝０
〜ｎ、ｉ＝０〜ｍ）は、輝度値Ｉと座標値Ｚに応じた伝
搬関数とを乗算器９２により乗算し、その乗算結果とホ
ログラム時系列信号ＰＤｉｎとを加減算器９３により加
減算して、その加減算の結果である加減算値をレジスタ
９４からクロック信号に同期して出力する。すなわち、
クロック信号の１周期の期間に、１つの再生点に対応し
た伝搬関数と輝度値との積が一度に加算され、高速に畳
み込み積分演算を行うことができる。また、再生点の数
は、メモリ２０および３０それぞれのアドレス数を上限
とするのみであって、計算時間とは無関係であり、畳み
込み積分演算は画面走査時間内に終了する。

【００２５】次に、各要素プロセッサＰＥ_j,i（ｊ＝０
〜ｎ、ｉ＝０〜ｍ）のメモリ９１に格納される伝搬関数
について詳細に説明する。以下の説明を簡単にするため
に、再生点とホログラム面との間の距離Ｌｏを、再生時
に用いる照明光の波長λの整数倍と近似する。ホログラ
ム面でのゾーンプレートの中心からの半径距離をｒとす
ると、ゾーンプレートの第ｋ次明部となる距離ｒｂ(Lo,
k)は、ｒｂ(Lo,k)＝（2・Lo・k・λ＋k²・λ²）^1/2 …(1) であり、第ｋ次暗部となる距離ｒｄ(Lo,k)は、ｒｄ(Lo,k)＝（2・Lo・(k+0.5)・λ＋(k+0.5)²・λ²）^1/2 …(2) である。

【００２６】ホログラム面における離散的位置の間隔が
Ｐであるとすると、ゾーンプレートが解像可能であるた
めの条件は、ｒｄ(Lo,k)−ｒｂ(Lo,k)＞Ｐ …(3) である。これより、解像可能なゾーンプレートの明部の
最大次数ｋ＝ｋｍａｘを求める。また、加増可能なゾー
ンプレートの明部の最大半径はｒｂ(Lo,kmax)となる。
この明部の最大半径ｒｂ(Lo,kmax)は物理量であるか
ら、ホログラム面における離散的位置の間隔（画素のピ
ッチ）Ｐで除算して、ホログラム面上での格子点距離ｒ
(Lo)をｒ(Lo)＝ｒｂ(Lo,kmax)／Ｐ …(4) なる式で求める。

【００２７】距離Ｌｏに対応したホログラム面での伝搬
関数を以下のようにして求める。ｘ，ｙをホログラム面
上の格子点座標番号とし、ｘ，ｙそれぞれの値を例えば
−２５４から＋２５５までの整数であるとする。再生点
とホログラム面上の１点（P・X, P・Y）との間の距離Ｌ
(X,Y、Lo)は、Ｌ(X,Y,Lo)＝（P²・X²＋P²・Y²＋Lo²）^1/2 …(5) なる式で表される。また、この距離Ｌ(X,Y、Lo)に対応す
る位相ｐｈｓ(X,Y,Lo)は、ｐｈｓ(X,Y,Lo)＝2π[L(X,Y,Lo)／λ−(int)(L(X,Y,Lo)／λ)] …(6) となる。ここで、int は、小数部を切り捨てて整数化す
る演算記号である。

【００２８】そして、伝搬関数Ｚｐ(X,Y,Lo)を複素数と
して表す場合には、実数成分をＺｐ(X,Y,Lo)＝[1／L(X,Y,Lo)]・cos[phs(X,Y,Lo)] …(7) なる式で求め、虚数成分を、Ｚｐ(X,Y,Lo)＝[1／L(X,Y,Lo)]・sin[phs(X,Y,Lo)] …(8) なる式で求める。なお、伝搬関数Ｚｐ(X,Y,Lo)を実数と
して表す場合には(7)式のみ計算すればよい。また、ホ
ログラム面上でのゾーンプレートの最大半径ｒ(Lo)を考
慮して、 (X²＋Y²)^1/2＞ｒ(Lo)でＺｐ(X,Y,Lo)＝０ …(9) としてもよい。また、(7)式および(8)式それぞれで、co
s関数やsin関数の係数である 1／L(X,Y,Lo) を省略して
もよいし、ホログラムの表示に用いられる２次元空間光
変調素子の変調伝達関数（ＭＴＦ: Modulation Transfe
r Function）に応じてcos関数やsin関数の係数を適宜変
更してもよい。

【００２９】以上のようにして求められた伝搬関数Ｚｐ
を要素プロセッサＰＥのメモリ９１に格納する。このと
き、各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、ｉ＝０〜
ｍ）は、ホログラム面上の離散的な各位置すなわち座標
値Ｘ，Ｙに既に対応しているので、距離Ｌｏの各値に対
応する伝搬関数のみをメモリ９１に格納すればよい。つ
まり、メモリ９１は、距離Ｌｏのみをアドレスとして入
力して、格納されている伝搬定数のうち該アドレスに記
憶されている伝搬関数を出力する。また、正常に畳み込
み積分演算を行う為には、各要素プロセッサＰＥの位置
関係とホログラム面上の離散的位置の関係とが、Ｘ軸お
よびＹ軸それぞれの方向に関して反対になるようにす
る。具体的には、整数ｎ，ｍそれぞれを偶数とすると、
要素プロセッサＰＥ_j,iのメモリ９１には伝搬関数Ｚｐ
(n/2−j, m/2−i, Lo)を格納する（ｊ＝０〜ｎ、ｉ＝０
〜ｍ）。

【００３０】メモリ２０に輝度値Ｉを格納する際および
メモリ３０に座標値Ｚを格納する際には以下のようにす
る。すなわち、ホログラム時系列信号に伝搬関数の中心
成分が得られるようにするために、遅延を考慮して、行
方向には−ｎ／２だけシフトし、且つ、列方向には−ｍ
／２だけシフトして、各要素プロセッサＰＥのメモリ２
０および３０それぞれにデータを格納しておく。また、
ホログラム面での伝搬関数の折り返しの発生を防止する
ために、要素プロセッサＰＥ_j,i（Ｖ−（ｎ＋１）≦ｊ
≦Ｖ−１、または、Ｈ−（ｍ＋１）≦ｉ≦Ｈ−１）のメ
モリ２０および３０それぞれのデータとして０を格納し
ておく。

【００３１】次に実施例について説明する。この実施例
は、以上のようにして作成されたホログラムを用いて再
生像を再生し表示する際に、ホログラムを２次元空間光
変調素子に書き込んで、この２次元空間光変調素子に照
明光を照射してレンズを介して表示するものである。

【００３２】再生距離Ｌｏを０ｍｍから１２７．５ｍｍ
までの０．５ｍｍ刻みとして、各距離Ｌｏに対応して伝
搬関数を２５６種類用意した。再生時の照明光の波長λ
を０．６３２８μｍとした。画素ピッチＰが２６μｍで
あって画素数が１０２４×７６８の２次元空間光変調素
子を、焦点距離１２ｃｍのレンズの直前に配置した。ま
た、伝搬関数として余弦波ゾーンプレート半分とし、そ
の伝搬関数の最大半径を考慮して、要素プロセッＰＥの
数を１２８×６４とした。

【００３３】メモリ２０，３０から出力される輝度値Ｉ
および座標値Ｚそれぞれを８ビットデータとした。各要
素プロセッサＰＥのメモリ９１から出力される伝搬関数
を８ビットデータとし、乗算器９２から出力される乗算
値を１６ビットデータとした。加減算器９２に入力する
ホログラム時系列信号ＰＤｉｎを３２ビットデータと
し、レジスタ９４から出力されるホログラム時系列信号
ＰＤｏｕｔを３２ビットデータとした。なお、回路規模
と再生点数とを間引くことを考慮すれば、乗算器９２か
ら出力される乗算値を８ビットデータとし、ホログラム
時系列信号ＰＤｏｕｔ，ＰＤｉｎを１６ビットデータと
してもよい。

【００３４】以上のような構成の畳み込み積分演算装置
をゲートアレイで実現した。各要素プロセッサＰＥの回
路規模は１万ゲート程度であり、４００万ゲートのゲー
トアレイ素子に、他の周辺回路を含めて３００個程度の
要素プロセッサを集積することができた。このようなゲ
ートアレイ素子を３０個程度用いて、実時間で計算機ホ
ログラムを作成することができる畳み込み積分演算装置
を構成した。

【００３５】なお、振幅および位相の双方を制御するこ
とができる２次元空間光変調素子を用いる場合には、図
１に示した構成のうち要素プロセッサＰＥ_j,i（ｊ＝０
〜ｎ、ｉ＝０〜ｍ）およびシフトレジスタＳＲ_j（ｊ＝
１〜ｎ）を２組設け、一方の組で余弦のホログラム時系
列信号を発生させ、他方の組で正弦のホログラム時系列
信号を発生させて、ルックアップテーブルを用いて振幅
および位相のホログラム時系列信号に変換すればよい。

【００３６】（第２の実施形態）次に、本発明に係る畳
み込み積分演算装置の第２の実施形態について説明す
る。前述した第１の実施形態では、メモリ２０，３０か
ら出力された輝度値Ｉおよび座標値Ｚそれぞれが全ての
要素プロセッサＰＥに同時に入力することから、要素プ
ロセッサＰＥの数が多い場合に、ファンアウト数が多く
なり、安定かつ高速な動作を行う上で支障が生じること
も考えられる。本実施形態では、ファンアウト数を削減
して、このような問題を解決するものである。

【００３７】図４は、第２の実施形態に係る畳み込み積
分演算装置の構成図である。本実施形態に係る畳み込み
積分演算装置は、カウンタ１０、メモリ２０，３０、要
素プロセッサＰＥ_0,0〜ＰＥ_n,m、シフトレジスタＳＲ₁
〜ＳＲ_n、ｎ段シフトレジスタＳＲおよびＤ／Ａ変換器
４０を備えて構成される。これらのうちカウンタ１０、
メモリ２０，３０、要素プロセッサＰＥ_0,0〜ＰＥ_n,m、
シフトレジスタＳＲ₁〜ＳＲ_nおよびｎ段シフトレジスタ
ＳＲは、共通のピクセルクロック信号ＰＣＬＫに同期し
て動作する。カウンタ１０、メモリ２０，３０、要素プ
ロセッサＰＥ_0, ₀〜ＰＥ_n,mおよびＤ／Ａ変換器４０それ
ぞれは、第１の実施形態の場合と同様のものである。

【００３８】ｎ段シフトレジスタＳＲは、メモリ２０か
ら出力された輝度値Ｉおよびメモリ３０から出力された
座標値Ｚそれぞれを入力して、これら輝度値Ｉおよび座
標値Ｚをクロック信号ＰＣＬＫの１〜ｎ周期それぞれ遅
らせて出力する。要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ
−１、ｉ＝０〜ｍ）それぞれは、メモリ２０，３０から
出力された輝度値Ｉおよび座標値Ｚがクロック信号ＰＣ
ＬＫの（ｎ−ｊ）周期分だけｎ段シフトレジスタＳＲに
より遅延されたものを入力する。要素プロセッサＰＥ
_n,i（ｉ＝０〜ｍ）それぞれは、メモリ２０，３０から
出力された輝度値Ｉおよび座標値Ｚを直接に入力する。

【００３９】このように要素プロセッサＰＥ_j,iへの輝
度値Ｉおよび座標値Ｚの入力タイミングが列番号ｊによ
りクロック信号ＰＣＬＫの１周期ずつ異なることから、
本実施形態におけるシフトレジスタＳＲ_j（ｊ＝１〜
ｎ）は、（Ｈ−（ｍ＋１）−１）段のシフトレジスタと
なる。

【００４０】本実施形態に係る畳み込み積分演算装置の
動作は、第１の実施形態の動作と同様であるので、説明
を省略する。

【００４１】（第３の実施形態）次に、本発明に係る畳
み込み積分演算装置の第３の実施形態について説明す
る。本実施形態に係る畳み込み積分演算装置は、前述し
た第１および第２の実施形態と比べて、総演算量を減少
させることなく、要素プロセッサの個数を削減して、回
路規模を小さくすることができるものである。なお、以
下では、ホログラム時系列信号の１転送時間内に４回の
演算を行い、整数ｍを４の倍数であるして、（（ｎ＋
１）×ｍ／４）個の要素プロセッサを備える場合につい
て説明する。

【００４２】図５は、第３の実施形態に係る畳み込み積
分演算装置の構成図である。本実施形態に係る畳み込み
積分演算装置は、カウンタ１０、メモリ２０，３０、要
素プロセッサＰＥ_0,0〜ＰＥ_n,m、シフトレジスタＳＲ₁
〜ＳＲ_n、１／４カウンタ５０、ｍ／４段シフトレジス
タ６１，７１、２ｍ／４段シフトレジスタ６２，７２、
３ｍ／４段シフトレジスタ６３，７３、セレクタ６４，
７４およびＤ／Ａ変換器４０を備えて構成される。これ
らのうちカウンタ１０、メモリ２０，３０およびＤ／Ａ
変換器４０それぞれは、第１の実施形態の場合と同様の
ものである。

【００４３】１／４カウンタ５０は、システムクロック
信号ＳＣＬＫのパルスを計数する２ビットカウンタであ
り、その２ビットのデコード出力ＬＣを出力するととも
に、システムクロック信号ＳＣＬＫが４分周されたリッ
プルキャリー信号をピクセルクロック信号ＳＰとして出
力する。このピクセルクロック信号ＳＰは、デューティ
比が１／４であり、カウンタ１０、ｍ／４段シフトレジ
スタ６１，７１、２ｍ／４段シフトレジスタ６２，７
２、３ｍ／４段シフトレジスタ６３，７３、各要素プロ
セッサＰＥ_j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ／４−１）お
よび各シフトレジスタＳＲ_j（ｊ＝０〜ｎ）に供給され
る。

【００４４】ｍ／４段シフトレジスタ６１は、メモリ２
０から出力された輝度値Ｉを、ピクセルクロック信号Ｓ
Ｐのｍ／４周期分だけ遅延させて出力する。２ｍ／４段
シフトレジスタ６２は、メモリ２０から出力された輝度
値Ｉを、ピクセルクロック信号ＳＰの２ｍ／４周期分だ
け遅延させて出力する。また、３ｍ／４段シフトレジス
タ６３は、メモリ２０から出力された輝度値Ｉを、ピク
セルクロック信号ＳＰの３ｍ／４周期分だけ遅延させて
出力する。そして、セレクタ６４は、１／４カウンタ５
０から出力されてデコード信号ＬＣに基づいて、メモリ
２０から出力された輝度値Ｉ、ピクセルクロック信号Ｓ
Ｐのｍ／４周期分だけ遅延された輝度値Ｉ、ピクセルク
ロック信号ＳＰの２ｍ／４周期分だけ遅延された輝度値
Ｉ、および、ピクセルクロック信号ＳＰの３ｍ／４周期
分だけ遅延された輝度値Ｉそれぞれを、順次に選択して
出力する。

【００４５】同様にｍ／４段シフトレジスタ７１は、メ
モリ３０から出力された座標値Ｚを、ピクセルクロック
信号ＳＰのｍ／４周期分だけ遅延させて出力する。２ｍ
／４段シフトレジスタ７２は、メモリ３０から出力され
た座標値Ｚを、ピクセルクロック信号ＳＰの２ｍ／４周
期分だけ遅延させて出力する。また、３ｍ／４段シフト
レジスタ７３は、メモリ３０から出力された座標値Ｚ
を、ピクセルクロック信号ＳＰの３ｍ／４周期分だけ遅
延させて出力する。そして、セレクタ７４は、１／４カ
ウンタ５０から出力されてデコード信号ＬＣに基づい
て、メモリ３０から出力された座標値Ｚ、ピクセルクロ
ック信号ＳＰのｍ／４周期分だけ遅延された座標値Ｚ、
ピクセルクロック信号ＳＰの２ｍ／４周期分だけ遅延さ
れた座標値Ｚ、および、ピクセルクロック信号ＳＰの３
ｍ／４周期分だけ遅延された座標値Ｚそれぞれを、順次
に選択して出力する。

【００４６】システムクロック信号ＳＣＬＫ、１／４カ
ウンタ５０から出力されたピクセルクロック信号ＳＰお
よびデコード信号ＬＣ、セレクタ６４から出力された輝
度値Ｉ、および、セレクタ７４から出力された座標値Ｚ
は、各要素プロセッサＰＥ_j, _i（ｊ＝０〜ｎ、ｉ＝０〜
ｍ／４−１）に同時に入力される。

【００４７】（（ｎ＋１）×ｍ／４）個の要素プロセッ
サＰＥは互いに同様の構成である。ｍ／４個の要素プロ
セッサＰＥが縦続接続されて１列とされ、全体で（ｎ＋
１）列の構成とされ、そして、列と列との間にシフトレ
ジスタＳＲが挿入されて、これらが縦続接続されてい
る。なお、ホログラム面上の離散点が水平方向にＨで、
垂直方向にＶであるとする。この場合、各シフトレジス
タＳＲ_j（ｊ＝１〜ｎ）は、（Ｈ−ｍ／４）段のシフト
レジスタである。

【００４８】図６は、要素プロセッサＰＥの構成図であ
る。この要素プロセッサＰＥは、メモリ（定数発生部）
１９１、乗算器１９２、加減算器１９３、レジスタ１９
４およびセレクタ１９５を備える。メモリ１９１は、各
座標値Ｚおよびデコード信号ＬＣの各値に対応する伝搬
関数が記憶されており、セレクタ６４から出力された座
標値Ｚおよび１／４カウンタ５０から出力されたデコー
ド信号ＬＣをアドレスとして入力し、そのアドレスに記
憶されているデータを伝搬関数として出力する。乗算器
１９２は、メモリ１９１から出力された伝搬関数と、セ
レクタ７４から出力された輝度値Ｉとを入力し、これら
伝搬関数と輝度値Ｉとを乗算して、その乗算の結果であ
る乗算値を出力する。加減算器１９３は、乗算器１９２
から出力された乗算値と、セレクタ１９５から出力され
たデータとを入力し、これらを加減算して、その加減算
の結果である加減算値を出力する。レジスタ１９４は、
システムクロック信号ＳＣＬＫの立上りエッジ時刻に加
減算器１９３から出力されている加減算値を入力して保
持し、後段の要素プロセッサＰＥまたはシフトレジスタ
ＳＲへホログラム時系列信号ＰＤｏｕｔとして出力す
る。

【００４９】セレクタ１９５は、前段の要素プロセッサ
ＰＥまたはシフトレジスタＳＲから出力されて到達した
ホログラム時系列信号ＰＤｉｎと、レジスタ１９４から
出力されたホログラム時系列信号ＰＤｏｕｔと、１／４
カウンタ５０から出力されたピクセルクロック信号ＳＰ
とを入力する。そして、セレクタ１９５は、ピクセルク
ロック信号ＳＰがアクティブであるときには、前段の要
素プロセッサＰＥまたはシフトレジスタＳＲから出力さ
れて到達したホログラム時系列信号ＰＤｉｎを出力し、
そうでないときには、レジスタ１９４から出力されたホ
ログラム時系列信号ＰＤｏｕｔを選択して出力する。

【００５０】各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、
ｉ＝０〜ｍ／４−１）および各シフトレジスタＳＲ
_j（ｊ＝１〜ｎ）は、ホログラム時系列信号を介して縦
続接続されている。すなわち、ｍ／４個の要素プロセッ
サからなる各列それぞれにおいて、要素プロセッサＰＥ
_j,i-1から出力されたホログラム時系列信号ＰＤｏｕｔ
は、その後段にある要素プロセッサＰＥ_j,iにホログラ
ム時系列信号ＰＤｉｎとして入力する（ｊ＝０〜ｎ、ｉ
＝１〜ｍ／４−１）。各列の最終段の要素プロセッサＰ
Ｅ_{jー1,m/4ー1}から出力されたホログラム時系列信号ＰＤ
ｏｕｔは、シフトレジスタＳＲ_jを経て、次列の初段の
要素プロセッサＰＥ_j,0にホログラム時系列信号ＰＤｉ
ｎとして入力する（ｊ＝１〜ｎ）。なお、要素プロセッ
サＰＥ₀₀は、ホログラム時系列信号ＰＤｉｎとして値０
を入力する。要素プロセッサＰＥ_n,m/4- ₁は、ホログラ
ム時系列信号として畳み込み積分演算の結果を出力す
る。そして、Ｄ／Ａ変換器４０は、その畳み込み積分演
算の結果の値（デジタル値）を入力し、アナログ値に変
換して出力する。

【００５１】本実施形態に係る畳み込み積分演算装置は
以下のように動作する。システムクロック信号ＳＣＬＫ
に同期して、各要素プロセッサＰＥは、入力したホログ
ラム時系列信号ＰＤｉｎと伝搬関数とを加減算し、その
加減算の結果をレジスタ１９４に保持する。システムク
ロック信号ＳＣＬＫのパルスは、ホログラム時系列信号
の１転送時間内に４回発生する。

【００５２】ホログラム時系列信号の１転送時間内の最
初の１／４の時間では、ピクセル信号ＳＰがアクティブ
となる。これにより、前段の要素プロセッサＰＥまたは
シフトレジスタＳＲから出力されて到達したホログラム
時系列信号ＰＤｉｎが、各要素プロセッサＰＥのセレク
タ１９５により選択され出力される。このホログラム時
系列信号ＰＤｉｎは加減算器１９３に入力する。１／４
カウンタ５０から出力されたデコード信号ＬＣに基づい
て、遅延されていない輝度値Ｉおよび座標値Ｚが、セレ
クタ６４，７４から出力される。各要素プロセッサＰＥ
のメモリ１９１からは、座標値Ｚおよびデコード信号Ｌ
Ｃに基づいて、これらに対応する伝搬関数が出力され
る。この伝搬関数と輝度値Ｉとが乗算器１９２により乗
算され、その乗算結果は加減算器１９３に入力する。そ
して、この乗算結果とホログラム時系列信号ＰＤｉｎと
が加減算器１９３により加減算され、その結果はレジス
タ１９４に入力し保持され出力される。デコード信号Ｌ
Ｃによって列方向に４分割された伝搬関数がメモリ１９
１に格納されており、ホログラム時系列信号の１転送時
間内の最初の１／４の時間であることをデコード信号Ｌ
Ｃが示していることから、伝搬関数の列方向の３ｍ／４
からｍ−１までであって且つその要素プロセッサＰＥの
位置に対応した伝搬関数がメモリ１９１から出力され
る。したがって、ホログラム時系列信号の１転送時間内
の最初の１／４の時間に、全体の伝搬関数のうちの１／
４が累積加算されることになる。

【００５３】続いて、ホログラム時系列信号の１転送時
間内の２番目の１／４の時間では、ピクセル信号ＳＰが
アクティブではない。これにより、各要素プロセッサＰ
Ｅにおいて、レジスタ１９４から出力されたホログラム
時系列信号ＰＤがセレクタ１９５により選択され出力さ
れる。このホログラム時系列信号ＰＤは加減算器１９３
に入力する。１／４カウンタ５０から出力されたデコー
ド信号ＬＣに基づいて、ピクセルクロック信号ＳＰのｍ
／４周期分だけ遅延された輝度値Ｉおよび座標値Ｚが、
セレクタ６４，７４から出力される。各要素プロセッサ
ＰＥのメモリ１９１からは、座標値Ｚおよびデコード信
号ＬＣに基づいて、これらに対応する伝搬関数が出力さ
れる。この伝搬関数と輝度値Ｉとが乗算器１９２により
乗算され、その乗算結果は加減算器１９３に入力する。
そして、この乗算結果とホログラム時系列信号ＰＤとが
加減算器１９３により加減算され、その結果はレジスタ
１９４に入力し保持され出力される。ホログラム時系列
信号の１転送時間内の２番目の１／４の時間であること
をデコード信号ＬＣが示していることから、伝搬関数の
列方向の２ｍ／４から３ｍ／４−１までであって且つそ
の要素プロセッサＰＥの位置に対応した伝搬関数がメモ
リ１９１から出力される。したがって、ホログラム時系
列信号の１転送時間内の２番目の１／４の時間に、全体
の伝搬関数のうちの次の１／４が累積加算されることに
なる。

【００５４】以下同様にして、ホログラム時系列信号の
１転送時間内の３番目の１／４の時間では、ピクセル信
号ＳＰがアクティブではなく、伝搬関数の列方向のｍ／
４から２ｍ／４−１までであって且つその要素プロセッ
サＰＥの位置に対応した伝搬関数がメモリ１９１から出
力され、全体の伝搬関数のうちの次の１／４が累積加算
される。また、ホログラム時系列信号の１転送時間内の
最後の１／４の時間では、ピクセル信号ＳＰがアクティ
ブではなく、伝搬関数の列方向の０からｍ／４−１まで
であって且つその要素プロセッサＰＥの位置に対応した
伝搬関数がメモリ１９１から出力され、全体の伝搬関数
のうちの次の１／４が累積加算される。

【００５５】以上のようにして、或る１つの再生点の座
標値Ｘ，Ｙが定まると、直ちに、全体の伝搬関数のうち
の１／４の伝搬関数が累積加算され、最終の要素プロセ
ッサＰＥ_n,m/4-1からＤ／Ａ変換器４０へホログラム時
系列信号が出力される。その後に一定時間だけ遅延し
て、その１つの再生点の座標値Ｘ，Ｙが再び出現し、次
の１／４の伝搬関数が累積加算される。これを４回繰り
返して完全な伝搬関数の累積加算の結果すなわち畳み込
み積分演算の結果が得られる。

【００５６】（第４の実施形態）次に、本発明に係る畳
み込み積分演算装置の第４の実施形態について説明す
る。本実施形態に係る畳み込み積分演算装置は、第２の
実施形態のものと比較して更にファンアウト数を削減し
て、更に安定かつ高速な演算を行うことを可能とするも
のである。

【００５７】図７は、第４の実施形態に係る畳み込み積
分演算装置の構成図である。本実施形態に係る畳み込み
積分演算装置は、カウンタ１０、メモリ２０，３０、要
素プロセッサＰＥ_0,0〜ＰＥ_n,m、シフトレジスタＳＲ₁
〜ＳＲ_n、Ｄ／Ａ変換器４０およびセレクタ８０を備え
て構成される。これらのうちカウンタ１０、メモリ２
０，３０およびＤ／Ａ変換器４０それぞれは、第１の実
施形態の場合と同様のものである。

【００５８】（（ｎ＋１）×（ｍ＋１））個の要素プロ
セッサＰＥは互いに同様の構成である。（ｍ＋１）個の
要素プロセッサＰＥが縦続接続されて１列とされ、全体
で（ｎ＋１）列の構成とされ、そして、列と列との間に
シフトレジスタＳＲが挿入されて、これらが縦続接続さ
れている。各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、ｉ
＝０〜ｍ）は、ホログラム面上の（（ｎ＋１）×（ｍ＋
１））個の各離散点に対応している。なお、ホログラム
面上の離散点が水平方向にＨで、垂直方向にＶであると
する。この場合、各シフトレジスタＳＲ_j（ｊ＝１〜
ｎ）は、（Ｈ−２（ｍ＋１）−１）段のシフトレジスタ
である。

【００５９】図８は、要素プロセッサＰＥの構成図であ
る。この要素プロセッサＰＥは、メモリ（定数発生部）
２９１、乗算器２９２、加減算器２９３、レジスタ２９
４〜２９７を備える。レジスタ２９５は、入力した座標
値Ｚをクロック信号ＰＣＬＫの立ち上がりエッジで保持
し出力する。レジスタ２９６は、入力した輝度値Ｉをク
ロック信号ＰＣＬＫの立ち上がりエッジで保持し出力す
る。また、レジスタ２９７は、入力したホログラム時系
列信号ＰＤｉｎをクロック信号ＰＣＬＫの立ち上がりエ
ッジで保持し出力する。

【００６０】メモリ２９１は、各座標値Ｚに対応する伝
搬関数が記憶されており、レジスタ２９５により保持さ
れ出力された座標値Ｚをアドレスとして入力し、そのア
ドレスに記憶されているデータを伝搬関数として出力す
る。乗算器２９２は、メモリ２９１から出力された伝搬
関数と、レジスタ２９６により保持され出力された輝度
値Ｉとを入力し、これら伝搬関数と輝度値Ｉとを乗算し
て、その乗算の結果である乗算値を出力する。加減算器
２９３は、乗算器２９２から出力された乗算値と、レジ
スタ２９７により保持され出力されたホログラム時系列
信号ＰＤｉｎとを入力し、これら乗算値とホログラム時
系列信号ＰＤｉｎとを加減算して、その加減算の結果で
ある加減算値を出力する。レジスタ２９４は、クロック
信号ＰＣＬＫの立上りエッジ時刻に加減算器２９３から
出力されている加減算値を入力して保持し、後段の要素
プロセッサＰＥまたはシフトレジスタＳＲへホログラム
時系列信号ＰＤｏｕｔとして出力する。

【００６１】各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、
ｉ＝０〜ｍ）および各シフトレジスタＳＲ_j（ｊ＝１〜
ｎ）は、ホログラム時系列信号を介して縦続接続されて
いる。すなわち、（ｍ＋１）個の要素プロセッサからな
る各列それぞれにおいて、要素プロセッサＰＥ_j,i-1か
ら出力されたホログラム時系列信号ＰＤｏｕｔは、その
後段にある要素プロセッサＰＥ_j,iにホログラム時系列
信号ＰＤｉｎとして入力する（ｊ＝０〜ｎ、ｉ＝１〜
ｍ）。各列の最終段の要素プロセッサＰＥ_jー1,mから出
力されたホログラム時系列信号ＰＤｏｕｔは、シフトレ
ジスタＳＲ_jを経て、次列の初段の要素プロセッサＰＥ
_j,0にホログラム時系列信号ＰＤｉｎとして入力する
（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ₀₀は、ホロ
グラム時系列信号ＰＤｉｎとして値０を入力する。要素
プロセッサＰＥ_n,mは、ホログラム時系列信号として畳
み込み積分演算の結果を出力する。そして、Ｄ／Ａ変換
器４０は、その畳み込み積分演算の結果の値（アナログ
値）を入力し、デジタル値に変換して出力する。

【００６２】また、各要素プロセッサＰＥ_j,i（ｊ＝０
〜ｎ、ｉ＝０〜ｍ）は、座標値Ｚおよび輝度値Ｉを介し
ても接続されている。すなわち、（ｍ＋１）個の要素プ
ロセッサからなる各列それぞれにおいて、要素プロセッ
サＰＥ_j,i-1から出力された座標値Ｚおよび輝度値Ｉ
は、その後段にある要素プロセッサＰＥ_j,iに入力する
（ｊ＝０〜ｎ、ｉ＝１〜ｍ）。各列の初段の要素プロセ
ッサＰＥ_jー1,0から出力された座標値Ｚおよび輝度値Ｉ
は、次列の初段の要素プロセッサＰＥ_j,0に入力する
（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ₀₀には、メ
モリ２０，３０から出力された座標値Ｚおよび輝度値Ｉ
が入力する。このことより、各シフトレジスタＳＲ
_j（ｊ＝１〜ｎ）は、（Ｈ−２（ｍ＋１）−１）段のシ
フトレジスタとされる。

【００６３】以上のように各要素プロセッサＰＥ
_j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は接続されることか
ら、或る１つの要素プロセッサＰＥから出力される各信
号（座標値Ｚ、輝度値Ｉ、ホログラム時系列信号）のフ
ァンアウト数は１または２であり、しかも、各信号の配
線長は短い。

【００６４】次に、本実施形態に係る畳み込み積分演算
装置の動作について説明する。図９は、第４の実施形態
に係る畳み込み積分演算装置の動作を説明する図であ
る。この図には、説明を簡便にする為に、要素プロセッ
サＰＥ_j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のうち縦続接続
されている３つの要素プロセッサＰＥ１、ＰＥ２および
ＰＥ３が示されている。この図９および図８にも示すよ
うに、座標値Ｚおよび輝度値Ｉは、１つの要素プロセッ
サ当たり１つのレジスタを経て伝搬し、ホログラム時系
列信号ＰＤは、１つの要素プロセッサ当たり２つのレジ
スタを経て伝搬するようになっており、座標値Ｚおよび
輝度値Ｉに比べてホログラム時系列信号ＰＤは２倍の伝
搬時間を要するようになっている。

【００６５】例えば、時刻Ｔ₀に、要素プロセッサＰＥ
１は、レジスタ２９５に座標値Ｚ_ー1を保持し、レジスタ
２９６に輝度値Ｉ_ー1を保持し、レジスタ２９７にホログ
ラム時系列信号ＰＤ_ー1を保持する。このとき、要素プロ
セッサＰＥ１のレジスタ２９４に保持されたホログラム
時系列信号は、時刻Ｔ₀よりピクセルクロック信号ＰＣ
ＬＫの１周期前の時刻Ｔ_-1にレジスタ２９５により保持
された座標値Ｚ_ー2に基づいてメモリ２９１から出力され
た伝搬関数Ｚｐ₀と、時刻Ｔ_-1にレジスタ２９６により
保持された輝度値Ｉ_-2との乗算値に、時刻Ｔ_-1にレジス
タ２９７により保持されたホログラム時系列信号ＰＤ_-2
を加減算した値、すなわち、Ｚｐ₀・Ｉ_- ₂＋ＰＤ_-2であ
る。また、時刻Ｔ₁に、要素プロセッサＰＥ２は、レジ
スタ２９５に座標値Ｚ_ー2を保持し、レジスタ２９６に輝
度値Ｉ_ー2を保持し、レジスタ２９７にホログラム時系列
信号としてＺｐ₀・Ｉ_-3＋Ｄ_-3を保持する。

【００６６】時刻Ｔ₀からピクセルクロック信号ＰＣＬ
Ｋの１周期が経過した時刻Ｔ₁に、要素プロセッサＰＥ
２は、レジスタ２９５に座標値Ｚ_-1を保持し、レジスタ
２９６に輝度値Ｉ_-1を保持し、レジスタ２９７にホログ
ラム時系列信号としてＺｐ₀・Ｉ_-2＋ＰＤ_-2を保持す
る。このとき、要素プロセッサＰＥ２のレジスタ２９４
に保持されたホログラム時系列信号は、時刻Ｔ₀にレジ
スタ２９５により保持された座標値Ｚ_ー2に基づいてメモ
リ２９１から出力された伝搬関数Ｚｐ₁と、時刻Ｔ₀にレ
ジスタ２９６により保持された輝度値Ｉ_-2との乗算値
に、時刻Ｔ₀にレジスタ２９７により保持されたホログ
ラム時系列信号Ｚｐ₀・Ｉ_-3＋Ｄ_-3を加減算した値、す
なわち、Ｚｐ₁・Ｉ_-2＋Ｚｐ₀・Ｉ_-3＋Ｄ_-3である。

【００６７】時刻Ｔ₁からピクセルクロック信号ＰＣＬ
Ｋの１周期が更に経過した時刻Ｔ₂に、要素プロセッサ
ＰＥ３は、レジスタ２９５に座標値Ｚ_-1を保持し、レジ
スタ２９６に輝度値Ｉ_-1を保持し、レジスタ２９７にホ
ログラム時系列信号としてＺｐ ₁・Ｉ_-2＋Ｚｐ₀・Ｉ_-3＋
Ｄ_-3保持する。このとき、要素プロセッサＰＥ３のレジ
スタ２９４に保持されたホログラム時系列信号は、時刻
Ｔ₁にレジスタ２９５により保持された座標値Ｚ_ー2に基
づいてメモリ２９１から出力された伝搬関数Ｚｐ ₂と、
時刻Ｔ₁にレジスタ２９６により保持された輝度値Ｉ_-2
との乗算値に、時刻Ｔ₁にレジスタ２９７により保持さ
れたホログラム時系列信号Ｚｐ₁・Ｉ_-3＋Ｚｐ ₀・Ｉ_-4＋
Ｄ_-4を加減算した値、すなわち、Ｚｐ₂・Ｉ_-2＋Ｚｐ₁・
Ｉ_-3＋Ｚｐ₀・Ｉ_-4＋Ｄ_-4である。

【００６８】ここで、要素プロセッサＰＥ３のレジスタ
２９４から出力されるデータを時系列的に見ると、時刻
Ｔ₂でＺｐ₂・Ｉ_-2＋Ｚｐ₁・Ｉ_-3＋Ｚｐ₀・Ｉ_-4＋Ｄ_-4、
時刻Ｔ₃でＺｐ₂・Ｉ_-1＋Ｚｐ₁・Ｉ_-2＋Ｚｐ₀・Ｉ_-3＋Ｄ
_-3、時刻Ｔ₄でＺｐ₂・Ｉ₀＋Ｚｐ₁・Ｉ_-1＋Ｚｐ₀・Ｉ_-2
＋Ｄ_-2、時刻Ｔ₅でＺｐ₂・Ｉ₁＋Ｚｐ₁・Ｉ₀＋Ｚｐ₀・Ｉ
_-1＋Ｄ_-1、時刻Ｔ₆でＺｐ₂・Ｉ₂＋Ｚｐ₁・Ｉ₁＋Ｚｐ₀・
Ｉ₀＋Ｄ₀、…というように畳み込み積分演算が行われて
いる。

【００６９】なお、実時間性よりもハードウェア構成の
小型化を優先させることを考慮すると、最終の要素プロ
セッサＰＥ_n,mの後段にセレクタ８０を設けて、最終の
要素プロセッサＰＥ_n,mから出力されるホログラム時系
列信号を最初の要素プロセッサＰＥ_0,0に再び入力させ
るようにしてもよい。この場合、例えば畳み込み積分演
算を２回実施することにより、要素プロセッサＰＥの個
数を半減することができる。ただし、各要素プロセッサ
ＰＥのメモリ２９１には、２倍の内容の伝搬関数を記憶
しておく必要がある。

【００７０】（第５の実施形態）次に、本発明に係る畳
み込み積分演算装置の第５の実施形態について説明す
る。多数の要素プロセッサを高密度に配置するにはＬＳ
Ｉ化するのが効率的である。このＬＳＩを設計する際に
各要素プロセッサＰＥのメモリに伝搬関数を作り込んで
おいてもよい。しかし、伝搬関数を変更したい場合に
は、ＬＳＩ製造後には対応することができず、再度ＬＳ
Ｉ設計からやり直す必要がある。また、各要素プロセッ
サの配置が固定されてしまう。このような欠点をなすべ
く、本実施形態に係る畳み込み積分演算装置は、実装終
了後においても、各要素プロセッサＰＥのメモリに格納
する伝搬関数を変更することができるものである。ま
た、本実施形態に係る畳み込み積分演算装置は、メモリ
として高速アクセスが可能なＳＲＡＭ等を用いる場合
に、電源投入後であって演算開始前に各要素プロセッサ
ＰＥのメモリに伝搬関数を格納することができるもので
ある。

【００７１】図１１は、第５の実施形態に係る畳み込み
積分演算装置の構成図である。なお、カウンタ１０、メ
モリ２０，３０、シフトレジスタＳＲ₁〜ＳＲ_nおよびＤ
／Ａ変換器４０それぞれは、第４の実施形態の場合と同
様のものであり、この図では省略されている。図１２
は、第５の実施形態に係る畳み込み積分演算装置におけ
る要素プロセッサの構成図である。乗算器３９２、加減
算器３９３、レジスタ３９４〜３９７それぞれは、第４
の実施形態の場合と同様のものである。メモリ３９１は
ＳＲＡＭからなる。更に、各要素プロセッサは、レジス
タ３９８，３９９、コンパレータ４００および加減算器
４０１を備える。

【００７２】本実施形態に係る畳み込み積分演算装置
は、パターンメモリ８２を有している。このパターンメ
モリ８２は、各要素プロセッサＰＥ_j,i（ｊ＝０〜ｎ、
ｉ＝０〜ｍ）のメモリに伝搬関数の書き込みを行うもの
である。パターンメモリ８２は、各要素プロセッサＰＥ
_j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のうち何れかの要素プ
ロセッサＰＥを選択する選択信号PE ADD、要素プロセッ
サＰＥのメモリに伝搬関数の書き込みを行うステートを
示すステート信号WCONT、要素プロセッサＰＥのメモリ
内のアドレスを示すアドレス信号TABLE ADD、要素プロ
セッサＰＥのメモリに書き込むべき伝搬関数を示すデー
タ信号TABLE DATAを出力する。これらの４つの信号は、
ピクセルクロック信号ＰＣＬＫに同期して、各要素プロ
セッサＰＥ _j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）を順次にシ
フトしていく。なお、書き込み時に用いられるアドレス
信号TABLE ADDの信号線と、演算時に用いられる座標値
Ｚの信号線とは、共通のものであるのが好適である。書
き込み時に用いられるデータ信号TABLE DATAの信号線
と、演算時に用いられる輝度値Ｉの信号線とは、共通の
ものであるのが好適である。

【００７３】各要素プロセッサでは、レジスタ３９８
は、ピクセルクロック信号ＰＣＬＫの立ち上がりエッジ
で、入力した選択信号PE ADDを保持し出力する。レジス
タ３９９は、ピクセルクロック信号ＰＣＬＫの立ち上が
りエッジで、入力したステート信号WCONTを保持し出力
する。コンパレータ４００は、レジスタ３９８により保
持され出力された選択信号PE ADDと、所定値（例え
ば、"０"）とを比較し、ステート信号WCONTが書き込み
を行うステートであることを示しているときに両者が一
致した場合に、書き込み許可を示す書き込み許可信号WE
をメモリ３９１に対して出力する。加減算器４０１は、
レジスタ３９８により保持され出力された選択信号PE A
DDを１減して、その結果を後段へ出力する。

【００７４】選択信号PE ADDは、各要素プロセッサＰＥ
で加減算器４０１により１減されて、後段の要素プロセ
ッサに入力される。そして、何れかの要素プロセッサＰ
Ｅに入力する選択信号PE ADDが値 "０" となったとき
に、ステート信号WCONTが書き込みを行うステートであ
ることを示していれば、その要素プロセッサＰＥのメモ
リ３９１にデータが書き込まれる。すなわち、各要素プ
ロセッサＰＥのメモリ３９１は、書き込み許可信号WEが
書き込み許可を示しているときに、クロック信号ＰＣＬ
Ｋに同期して、レジスタ３９５により保持され出力され
たアドレス信号TABLE ADDで示されるアドレスに、レジ
スタ３９６により保持され出力されたデータ信号TABLE
DATAで示されるデータが書き込まれる。

【００７５】なお、本実施形態では、パターンメモリ８
２に替えて、パーソナルコンピュータのメモリに蓄えら
れたデータをパラレルポートから出力して、各要素プロ
セッサＰＥ_j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のメモリ３
９１に書き込むようにしてもよい。各要素プロセッサＰ
Ｅの加減算器４０１における一方の入力値は"−１"に限
定されるものではなく、コンパレータ４００における一
方の入力値は"０"に限定されるものではない。要する
に、選択信号PE ADDにより各要素プロセッサＰＥ
_j,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）を１つずつ指定できれ
ばよい。

【００７６】

【発明の効果】以上、詳細に説明したとおり、本発明に
係る畳み込み積分演算装置では、複数の要素プロセッサ
は、直接に又はシフトレジスタを介して縦続接続されて
いる。各要素プロセッサでは、第１の入力信号に基づい
て定数発生部から出力された所定値と第２の入力値とは
乗算器により乗算される。その乗算値と第３の入力値と
は加減算器により加減算され、その加減算値は最１のレ
ジスタにより保持される。そして、縦続接続された前段
の要素プロセッサの第１のレジスタから出力された加減
算値は、後段の要素プロセッサの加減算器に第３の入力
信号として入力する。このようにして、所定値と第２の
入力信号との畳み込み積分を行う。しかも、本発明に係
る畳み込み積分演算装置は、所定値が第１の入力信号に
基づいて定数発生部から出力されるものであるので、多
種の距離に再生点が存在する再生像を再生することがで
きる計算機ホログラムを高速に作成することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る畳み込み積分演算装置の
構成図である。

【図２】第１の実施形態に係る畳み込み積分演算装置に
おける要素プロセッサの構成図である。

【図３】第１の実施形態に係る畳み込み積分演算装置に
おける要素プロセッサの他の構成図である。

【図４】第２の実施形態に係る畳み込み積分演算装置の
構成図である。

【図５】第３の実施形態に係る畳み込み積分演算装置の
構成図である。

【図６】第３の実施形態に係る畳み込み積分演算装置に
おける要素プロセッサの構成図である。

【図７】第４の実施形態に係る畳み込み積分演算装置の
構成図である。

【図８】第４の実施形態に係る畳み込み積分演算装置に
おける要素プロセッサの構成図である。

【図９】第４の実施形態に係る畳み込み積分演算装置の
動作を説明する図である。

【図１０】第５の実施形態に係る畳み込み積分演算装置
の構成図である。

【図１１】第５の実施形態に係る畳み込み積分演算装置
における要素プロセッサの構成図である。

【図１２】従来の畳み込み積分演算装置の構成図であ
る。

【符号の説明】

ＰＥ…要素プロセッサ、ＳＲ…シフトレジスタ、１０…
カウンタ、２０，３０…メモリ、４０…Ｄ／Ａ変換器、
５０…１／４カウンタ、６１…ｍ／４段シフトレジス
タ、６２…２ｍ／４段シフトレジスタ、６３…３ｍ／４
段シフトレジスタ、６４…セレクタ、７１…ｍ／４段シ
フトレジスタ、７２…２ｍ／４段シフトレジスタ、７３
…３ｍ／４段シフトレジスタ、７４…セレクタ、８０…
セレクタ、８２…パターンメモリ、９１…メモリ、９２
…乗算器、９３…加減算器、９４…レジスタ、１９１…
メモリ、１９２…乗算器、１９３…加減算器、１９４…
レジスタ、２９１…メモリ、２９２…乗算器、２９３…
加減算器、２９４…レジスタ、３９１…メモリ、３９２
…乗算器、３９３…加減算器、３９４…レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者高谷昌昭大阪府大阪市天王寺区大道３丁目７番８号株式会社ボルク電子内Ｆターム(参考） 5B022 AA01 BA00 CA01 CA03 CA04 FA01 5B056 AA04 BB26 FF01 FF08 FF09 HH03

Claims

【特許請求の範囲】

【請求項１】実質的に縦続接続された複数の要素プロ
セッサを備える畳み込み積分演算装置であって、前記複数の要素プロセッサそれぞれは、第１の入力信号を入力し、その第１の入力信号に基づい
て所定値を発生して、その所定値を出力する定数発生部
と、前記定数発生部から出力された前記所定値と第２の入力
信号とを入力し、前記所定値と前記第２の入力信号とを
乗算して、その乗算の結果である乗算値を出力する乗算
器と、前記乗算器から出力された前記乗算値と第３の入力信号
とを入力し、前記乗算値と前記第３の入力信号とを加減
算して、その加減算の結果である加減算値を出力する加
減算器と、前記加減算器から出力された前記加減算値を入力し保持
して出力する第１のレジスタと、を備え、縦続接続された前段の要素プロセッサの前記第１のレジ
スタから出力された前記加減算値が、後段の要素プロセ
ッサの前記加減算器に前記第３の入力信号として入力し
て、前記所定値と前記第２の入力信号との畳み込み積分
を行うことを特徴とする畳み込み積分演算装置。
【請求項２】前記複数の要素プロセッサそれぞれは、
縦続接続された前段の要素プロセッサの前記第１のレジ
スタから出力された前記加減算値、および、自己の前記
第１のレジスタから出力された加減算値を入力し、これ
らのうち何れか一方を選択して、前記加減算器に入力す
る前記第３の入力信号として出力するセレクタを更に備
えることを特徴とする請求項１記載の畳み込み積分演算
装置。
【請求項３】前記複数の要素プロセッサそれぞれは、前記第１の入力信号を入力し保持して出力する第２のレ
ジスタと、前記第２の入力信号を入力し保持して出力す
る第３のレジスタと、前記第３の入力信号を入力し保持
して出力する第４のレジスタと、を更に備え、前記定数発生部が、前記第２のレジスタにより保持され
た前記第１の入力信号に基づいて所定値を発生して、そ
の所定値を出力し、前記乗算器が、前記定数発生部から出力された前記所定
値と前記第３のレジスタにより保持された前記第２の入
力信号とを乗算して、その乗算の結果である乗算値を出
力し、前記加減算器が、前記乗算器から出力された前記乗算値
と前記第４のレジスタにより保持された前記第３の入力
信号とを加減算して、その加減算の結果である加減算値
を出力する、ことを特徴とする請求項１記載の畳み込み積分演算装
置。
【請求項４】前記複数の要素プロセッサそれぞれは、
前記定数発生部から発生される前記所定数を書き換え可
能である、ことを特徴とする請求項１記載の畳み込み積
分演算装置。
【請求項５】前記第１および前記第２の入力信号を所
定の遅延を与えて前記複数の要素プロセッサそれぞれに
対して入力させるシフトレジスタを更に備える、ことを
特徴とする請求項１記載の畳み込み積分演算装置。
【請求項６】計算機ホログラムを作成するのに用いら
れる畳み込み積分演算装置であって、前記第１の入力信
号は再生距離であり、前記定数発生部から出力される前
記所定値は前記再生距離に応じた伝搬関数であり、前記
第２の入力信号は輝度値であり、前記第３の入力信号お
よび畳み込み積分の結果はホログラム時系列信号であ
る、ことを特徴とする請求項１記載の畳み込み積分演算
装置。