JP2000232225A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JP2000232225A JP2000232225A JP11033107A JP3310799A JP2000232225A JP 2000232225 A JP2000232225 A JP 2000232225A JP 11033107 A JP11033107 A JP 11033107A JP 3310799 A JP3310799 A JP 3310799A JP 2000232225 A JP2000232225 A JP 2000232225A
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Abstract
(57)【要約】
【課題】 この発明は、絶縁ゲート型半導体装置に関
し、オン抵抗の低減とスイッチング速度の改善を課題と
する。 【解決手段】 ドレインとなる第１導電型の半導体基体
と、半導体基体の表面に絶縁膜を介してマトリクス状に
配置されたゲート電極と、前記半導体基体の表面近傍の
一部に形成された第２導電型領域と、前記第２導電型領
域の周縁の内側であって半導体基体の表面近傍に形成さ
れた第１導電型のソース領域とからなるソース部と、前
記ソース部の第２導電型領域であってソース領域の外周
と前記第２導電型領域の周縁との間の半導体基体の表面
近傍に形成されたチャネル領域とからなり、前記ゲート
電極が多角形状であり、前記チャネル領域が前記多角形
状の領域内部に形成されることを特徴とする。
し、オン抵抗の低減とスイッチング速度の改善を課題と
する。 【解決手段】 ドレインとなる第１導電型の半導体基体
と、半導体基体の表面に絶縁膜を介してマトリクス状に
配置されたゲート電極と、前記半導体基体の表面近傍の
一部に形成された第２導電型領域と、前記第２導電型領
域の周縁の内側であって半導体基体の表面近傍に形成さ
れた第１導電型のソース領域とからなるソース部と、前
記ソース部の第２導電型領域であってソース領域の外周
と前記第２導電型領域の周縁との間の半導体基体の表面
近傍に形成されたチャネル領域とからなり、前記ゲート
電極が多角形状であり、前記チャネル領域が前記多角形
状の領域内部に形成されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲート型半
導体装置に関し、特に、スイッチング電源等に用いられ
る高速応答性及び高耐圧が要求される絶縁ゲート型半導
体装置に関する。
導体装置に関し、特に、スイッチング電源等に用いられ
る高速応答性及び高耐圧が要求される絶縁ゲート型半導
体装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従
来、電力用の絶縁ゲート型半導体装置としては、高速ス
イッチング，高利得（低損失化）の観点から、縦型ＭＯ
ＳＦＥＴが用いられることが多い。図４および図６に、
従来の電力用の絶縁ゲート型半導体装置の平面図を示
す。また、図５、図７に、それぞれ図４（切断面Ｃ−
Ｃ’）、図６（切断面Ｄ−Ｄ’）に対応する絶縁ゲート
型半導体装置の断面図を示す。
来、電力用の絶縁ゲート型半導体装置としては、高速ス
イッチング，高利得（低損失化）の観点から、縦型ＭＯ
ＳＦＥＴが用いられることが多い。図４および図６に、
従来の電力用の絶縁ゲート型半導体装置の平面図を示
す。また、図５、図７に、それぞれ図４（切断面Ｃ−
Ｃ’）、図６（切断面Ｄ−Ｄ’）に対応する絶縁ゲート
型半導体装置の断面図を示す。
【０００３】ここで符号１はゲート電極，符号２は、Ｓ
ｉＯ2 などの酸化膜，符号５ａ，５ｂ，５ｃはソース部
（５ａ：深いＰ型拡散層，５ｂ：浅いＰ型拡散層，５
ｃ：浅いＮ型拡散層），符号６はソース金属電極，符号
７ａから７ｆはソース部の浅いＮ型拡散層５Ｃとソース
金属電極６とを接続するための開口部，符号８ａから８
ｆはソース部の深いＰ型拡散層５ａとソース金属電極６
を接続するための開口部である。
ｉＯ2 などの酸化膜，符号５ａ，５ｂ，５ｃはソース部
（５ａ：深いＰ型拡散層，５ｂ：浅いＰ型拡散層，５
ｃ：浅いＮ型拡散層），符号６はソース金属電極，符号
７ａから７ｆはソース部の浅いＮ型拡散層５Ｃとソース
金属電極６とを接続するための開口部，符号８ａから８
ｆはソース部の深いＰ型拡散層５ａとソース金属電極６
を接続するための開口部である。
【０００４】ゲート電極１はドレイン領域となるＮ型半
導体基体９の表面に酸化膜２を介して形成されている。
図４、図６において、開口部（７ａ〜７ｆ）は、それぞ
れ４角形状または６角形状に形成されており、多結晶半
導体層であるゲート電極１は、この開口部（７ａ〜７
ｆ）を取り囲むように形成されている。また、１つの単
位セル１１は図４及び図６の破線で囲まれた領域であ
り、この単位セル１１が並列に多数接続されて全体とし
て絶縁ゲート型半導体装置を構成している。
導体基体９の表面に酸化膜２を介して形成されている。
図４、図６において、開口部（７ａ〜７ｆ）は、それぞ
れ４角形状または６角形状に形成されており、多結晶半
導体層であるゲート電極１は、この開口部（７ａ〜７
ｆ）を取り囲むように形成されている。また、１つの単
位セル１１は図４及び図６の破線で囲まれた領域であ
り、この単位セル１１が並列に多数接続されて全体とし
て絶縁ゲート型半導体装置を構成している。
【０００５】単位セル１１は、ゲート電極１が形成され
た部分（図５のＬ３，図７のＬ５で示される部分、以下
ゲート領域と呼ぶ）と、主としてソース部が形成され、
かつゲート電極が形成されていない部分（図５のＬ４，
図７のＬ６で示される部分、以下ソース領域と呼ぶ）か
ら構成される。ソース領域Ｌ４は、図４の４角形状の領
域内である。また、ソース部５は、Ｐ型の拡散層５ａ，
５ｂと、このＰ型の拡散層５ａ，５ｂの領域の内部であ
って、半導体基体９の表面近くの一部に形成されるＮ型
の拡散層５ｃとから構成される。このＮ型の拡散層５ｃ
は、いわゆる「ソース」に相当する。チャネル領域１２
（ゲート電極の下に形成される反転層）は、図５におい
てＰ型拡散層５ｂの中であってＮ型拡散層５ｃの周囲の
外側に形成される。図４では、４角形１３の４つの辺の
外側近傍に形成される。図４，図５において、Ｌ３とＬ
４の比を１対１とした場合、単位セル１１の一辺の長さ
をＬとすると、チャネル領域１２の幅、すなわち、４角
形１３の４つの辺を取り囲むように形成されるチャネル
領域１２の長さは２Ｌとなる。また、図７において、Ｌ
５とＬ６の比を１対１とした場合、単位セル１１の一辺
の長さ（正六角形の一辺の長さ）をＬとすると、チャネ
ル領域１２の幅は３Ｌとなる。
た部分（図５のＬ３，図７のＬ５で示される部分、以下
ゲート領域と呼ぶ）と、主としてソース部が形成され、
かつゲート電極が形成されていない部分（図５のＬ４，
図７のＬ６で示される部分、以下ソース領域と呼ぶ）か
ら構成される。ソース領域Ｌ４は、図４の４角形状の領
域内である。また、ソース部５は、Ｐ型の拡散層５ａ，
５ｂと、このＰ型の拡散層５ａ，５ｂの領域の内部であ
って、半導体基体９の表面近くの一部に形成されるＮ型
の拡散層５ｃとから構成される。このＮ型の拡散層５ｃ
は、いわゆる「ソース」に相当する。チャネル領域１２
（ゲート電極の下に形成される反転層）は、図５におい
てＰ型拡散層５ｂの中であってＮ型拡散層５ｃの周囲の
外側に形成される。図４では、４角形１３の４つの辺の
外側近傍に形成される。図４，図５において、Ｌ３とＬ
４の比を１対１とした場合、単位セル１１の一辺の長さ
をＬとすると、チャネル領域１２の幅、すなわち、４角
形１３の４つの辺を取り囲むように形成されるチャネル
領域１２の長さは２Ｌとなる。また、図７において、Ｌ
５とＬ６の比を１対１とした場合、単位セル１１の一辺
の長さ（正六角形の一辺の長さ）をＬとすると、チャネ
ル領域１２の幅は３Ｌとなる。
【０００６】一般に、絶縁ゲート型半導体装置を高耐圧
となるように設計するためには、Ｎ型半導体基体９の不
純物濃度を低くする必要がある。しかし、不純物濃度を
低くすると、図８に示すように、半導体装置がオンの状
態にあるとき、ソース部分のＰ型拡散層からその外側の
Ｎ型半導体基体９にかけて空乏層１０が広がりやすくな
る。したがって実質的にゲート電極１直下のＮ型半導体
領域が狭められ、この部分の抵抗（Ｒｊ）が高くなり、
半導体基体９の内部抵抗（オン抵抗）が高くなる。
となるように設計するためには、Ｎ型半導体基体９の不
純物濃度を低くする必要がある。しかし、不純物濃度を
低くすると、図８に示すように、半導体装置がオンの状
態にあるとき、ソース部分のＰ型拡散層からその外側の
Ｎ型半導体基体９にかけて空乏層１０が広がりやすくな
る。したがって実質的にゲート電極１直下のＮ型半導体
領域が狭められ、この部分の抵抗（Ｒｊ）が高くなり、
半導体基体９の内部抵抗（オン抵抗）が高くなる。
【０００７】そこで、ゲート電極１直下のＮ型半導体領
域を広げるため、従来の高耐圧型の絶縁ゲート型半導体
装置では、耐圧が高いほど、ソース領域Ｌ４（またはＬ
６）に対するゲート領域Ｌ３（またはＬ５）の比率を大
きくしていた。しかし、この比率を１以上にしていく
と、多角形状のソース領域Ｌ４（４角形１３の領域）が
狭くなるので、単位セル１１におけるチャネル領域１
２、すなわちゲート電極１に電圧を印加することによっ
て表面反転するＰ型半導体領域の部分（反転層）の割合
が減ることになり、したがって図８に示す抵抗（Ｒｃ）
が増加することになり、内部抵抗（オン抵抗）が高くな
るという問題点があった。
域を広げるため、従来の高耐圧型の絶縁ゲート型半導体
装置では、耐圧が高いほど、ソース領域Ｌ４（またはＬ
６）に対するゲート領域Ｌ３（またはＬ５）の比率を大
きくしていた。しかし、この比率を１以上にしていく
と、多角形状のソース領域Ｌ４（４角形１３の領域）が
狭くなるので、単位セル１１におけるチャネル領域１
２、すなわちゲート電極１に電圧を印加することによっ
て表面反転するＰ型半導体領域の部分（反転層）の割合
が減ることになり、したがって図８に示す抵抗（Ｒｃ）
が増加することになり、内部抵抗（オン抵抗）が高くな
るという問題点があった。
【０００８】また、従来の絶縁ゲート型半導体装置で
は、ゲート電極１への配線は、半導体による配線が行わ
れているので、配線抵抗が大きく、さらにセル数の多い
大電力用のものでは、ゲートパッドからの配線距離が長
くなるのでゲート容量と配線抵抗の積に依存するスイッ
チング速度が遅くなるという問題点があった。
は、ゲート電極１への配線は、半導体による配線が行わ
れているので、配線抵抗が大きく、さらにセル数の多い
大電力用のものでは、ゲートパッドからの配線距離が長
くなるのでゲート容量と配線抵抗の積に依存するスイッ
チング速度が遅くなるという問題点があった。
【０００９】この発明は、以上のような事情を考慮して
なされたものであり、ゲート領域の幅（Ｌ３またはＬ
５）をソース領域の幅（Ｌ４またはＬ６）より大きくし
ても、単位セルにおけるチャネル部分の割合が低下しな
い構造を有する絶縁ゲート型半導体装置を提供すること
及びスイッチング速度を速くすることを課題とする。
なされたものであり、ゲート領域の幅（Ｌ３またはＬ
５）をソース領域の幅（Ｌ４またはＬ６）より大きくし
ても、単位セルにおけるチャネル部分の割合が低下しな
い構造を有する絶縁ゲート型半導体装置を提供すること
及びスイッチング速度を速くすることを課題とする。
【００１０】
【課題を解決するための手段】この発明は、ドレインと
なる第１導電型の半導体基体と、半導体基体の表面に絶
縁膜を介してマトリクス状に配置されたゲート電極と、
前記半導体基体の表面近傍の一部に形成された第２導電
型領域と、前記第２導電型領域の周縁の内側であって半
導体基体の表面近傍に形成された第１導電型のソース領
域とからなるソース部と、前記ソース部の第２導電型領
域であってソース領域の外周と前記第２導電型領域の周
縁との間の半導体基体の表面近傍に形成されたチャネル
領域とからなり、前記ゲート電極が多角形状であり、前
記チャネル領域が前記多角形状の領域内部に形成される
ことを特徴とする絶縁ゲート型半導体装置を提供するも
のである。これによれば、単位セル当たりのチャネル領
域の幅を大きくできるので、半導体装置のオン抵抗を低
減することができる。
なる第１導電型の半導体基体と、半導体基体の表面に絶
縁膜を介してマトリクス状に配置されたゲート電極と、
前記半導体基体の表面近傍の一部に形成された第２導電
型領域と、前記第２導電型領域の周縁の内側であって半
導体基体の表面近傍に形成された第１導電型のソース領
域とからなるソース部と、前記ソース部の第２導電型領
域であってソース領域の外周と前記第２導電型領域の周
縁との間の半導体基体の表面近傍に形成されたチャネル
領域とからなり、前記ゲート電極が多角形状であり、前
記チャネル領域が前記多角形状の領域内部に形成される
ことを特徴とする絶縁ゲート型半導体装置を提供するも
のである。これによれば、単位セル当たりのチャネル領
域の幅を大きくできるので、半導体装置のオン抵抗を低
減することができる。
【００１１】ここで、この発明の対象とする半導体装置
は、主として大電力及び高耐圧が要求される縦型のＭＯ
Ｓ型半導体装置である。半導体基体は、たとえばシリコ
ンエピタキシャルウェハを用いることができるが、これ
に限るものではない。ゲート電極は、ＳｉＯ2 などの絶
縁膜の層を介して半導体基体の表面の上方に設けられ
る。また、一つのゲート電極は多角形状に形成される
が、この発明では、ソース部への電圧供給の観点から８
角形状とするのが好ましい。そして８角形状のゲート電
極は、半導体基体の表面上にマトリクス的に所定の間隔
をあけて多数並列に配列される。また、ゲート電極は円
形状に形成してもよい。
は、主として大電力及び高耐圧が要求される縦型のＭＯ
Ｓ型半導体装置である。半導体基体は、たとえばシリコ
ンエピタキシャルウェハを用いることができるが、これ
に限るものではない。ゲート電極は、ＳｉＯ2 などの絶
縁膜の層を介して半導体基体の表面の上方に設けられ
る。また、一つのゲート電極は多角形状に形成される
が、この発明では、ソース部への電圧供給の観点から８
角形状とするのが好ましい。そして８角形状のゲート電
極は、半導体基体の表面上にマトリクス的に所定の間隔
をあけて多数並列に配列される。また、ゲート電極は円
形状に形成してもよい。
【００１２】ソース部は、半導体基体の表面近傍の一部
に不純物（ほう素等）を拡散させた第２導電型領域と、
この領域の内部に不純物（リン等）を拡散させた第１導
電型のソース領域とから構成される。ここで、ソース部
の第２導電型領域のうち、半導体基体の表面近傍の浅い
部分であって多角形状領域のゲート電極の下方部分は、
ゲート電極に正の電圧を印加した時に反転する層、すな
わちチャネル領域を形成する。
に不純物（ほう素等）を拡散させた第２導電型領域と、
この領域の内部に不純物（リン等）を拡散させた第１導
電型のソース領域とから構成される。ここで、ソース部
の第２導電型領域のうち、半導体基体の表面近傍の浅い
部分であって多角形状領域のゲート電極の下方部分は、
ゲート電極に正の電圧を印加した時に反転する層、すな
わちチャネル領域を形成する。
【００１３】また、この発明は、前記ソース部に電圧を
印加するソース金属電極をさらに備え、前記ソース領域
と前記ソース部の第２導電型領域の上であって前記隣接
する４つの多角形状の領域からほぼ等距離の位置に設け
られたソース開口部を通してソース部とソース金属電極
とが接続されていることを特徴とする絶縁ゲート型半導
体装置を提供するものである。ソース金属電極は、ソー
ス部へ電圧を供給するための外部配線であり、アルミニ
ウムや銅などの配線抵抗の低い材料を用いることが好ま
しい。
印加するソース金属電極をさらに備え、前記ソース領域
と前記ソース部の第２導電型領域の上であって前記隣接
する４つの多角形状の領域からほぼ等距離の位置に設け
られたソース開口部を通してソース部とソース金属電極
とが接続されていることを特徴とする絶縁ゲート型半導
体装置を提供するものである。ソース金属電極は、ソー
ス部へ電圧を供給するための外部配線であり、アルミニ
ウムや銅などの配線抵抗の低い材料を用いることが好ま
しい。
【００１４】また、この発明は、前記ソース金属電極と
平行に配置されたゲート金属電極を備え、各ゲート電極
の上部に形成されたゲート開口部を介して各ゲート電極
と前記ゲート金属電極とが接続されていることを特徴と
する絶縁ゲート型半導体装置を提供するものである。
平行に配置されたゲート金属電極を備え、各ゲート電極
の上部に形成されたゲート開口部を介して各ゲート電極
と前記ゲート金属電極とが接続されていることを特徴と
する絶縁ゲート型半導体装置を提供するものである。
【００１５】ゲート金属電極は、ゲート電極へ電圧を供
給するための外部配線であり、スイッチング速度の高速
化の観点からアルミニウムや銅などの配線抵抗の低い材
料を用いることが好ましい。ここでゲート金属電極とソ
ース金属電極とは、ゲート電極及びソース部への接続と
外部への配線を考慮すると、互いに平行であって交互に
配置されるようにすることが好ましい。
給するための外部配線であり、スイッチング速度の高速
化の観点からアルミニウムや銅などの配線抵抗の低い材
料を用いることが好ましい。ここでゲート金属電極とソ
ース金属電極とは、ゲート電極及びソース部への接続と
外部への配線を考慮すると、互いに平行であって交互に
配置されるようにすることが好ましい。
【００１６】
【発明の実施の形態】この発明の絶縁ゲート型半導体装
置は、ドレインとなる第１導電型の半導体基体と、半導
体基体の表面に絶縁膜を介してマトリクス状に配置され
た多角形状のゲート電極と、前記半導体基体の表面近傍
の一部に形成された第２導電型領域と、前記第２導電型
領域の周縁の内側であって半導体基体の表面近傍に形成
された第１導電型のソース領域とからなるソース部と、
前記ソース部の第２導電型領域であってソース領域の外
周と前記第２導電型領域の周縁との間の半導体基体の表
面近傍に形成されたチャネル領域とから構成され、さら
に前記チャネル領域が前記多角形状の領域内部に形成さ
れることを特徴とする。
置は、ドレインとなる第１導電型の半導体基体と、半導
体基体の表面に絶縁膜を介してマトリクス状に配置され
た多角形状のゲート電極と、前記半導体基体の表面近傍
の一部に形成された第２導電型領域と、前記第２導電型
領域の周縁の内側であって半導体基体の表面近傍に形成
された第１導電型のソース領域とからなるソース部と、
前記ソース部の第２導電型領域であってソース領域の外
周と前記第２導電型領域の周縁との間の半導体基体の表
面近傍に形成されたチャネル領域とから構成され、さら
に前記チャネル領域が前記多角形状の領域内部に形成さ
れることを特徴とする。
【００１７】以下、図面に示す実施の形態に基づいてこ
の発明を詳述する。なお、これによってこの発明が限定
されるものではない。図１に、この発明の絶縁ゲート型
半導体装置のパターン構造の平面図を示す。図２は、図
１のＡ−Ａ’により切断した断面図であり、図３は、図
１のＢ−Ｂ’により切断した断面図である。
の発明を詳述する。なお、これによってこの発明が限定
されるものではない。図１に、この発明の絶縁ゲート型
半導体装置のパターン構造の平面図を示す。図２は、図
１のＡ−Ａ’により切断した断面図であり、図３は、図
１のＢ−Ｂ’により切断した断面図である。
【００１８】図１において、符号１ａから１ｆの８角形
状の部分がゲート電極１である。ゲート電極１はポリシ
リコンで形成される。また、図２に示すように、ゲート
電極１は、ドレイン領域となるＮ型の半導体基体９の表
面上に、絶縁膜として機能する酸化膜２を介して形成さ
れる。酸化膜２はＳｉＯ2 によって形成される。また、
ゲート電極１はゲート開口部を除いて酸化膜２で被われ
ている。
状の部分がゲート電極１である。ゲート電極１はポリシ
リコンで形成される。また、図２に示すように、ゲート
電極１は、ドレイン領域となるＮ型の半導体基体９の表
面上に、絶縁膜として機能する酸化膜２を介して形成さ
れる。酸化膜２はＳｉＯ2 によって形成される。また、
ゲート電極１はゲート開口部を除いて酸化膜２で被われ
ている。
【００１９】ゲート開口部（４ａ〜４ｆ）は、図１，２
に示すように、酸化膜２の一部に設けられた開口部であ
って、ゲート電極（１ａ〜１ｆ）とゲート金属電極３
ａ，３ｂとを接続する部分である。ゲート金属電極３
ａ，３ｂは、図示していないゲートパットへの配線を行
うものであり、たとえば配線抵抗の低い金属であるアル
ミニウムや銅を用いることができる。配線抵抗が低いほ
ど、半導体装置のスイッチング速度を速くすることがで
きる。
に示すように、酸化膜２の一部に設けられた開口部であ
って、ゲート電極（１ａ〜１ｆ）とゲート金属電極３
ａ，３ｂとを接続する部分である。ゲート金属電極３
ａ，３ｂは、図示していないゲートパットへの配線を行
うものであり、たとえば配線抵抗の低い金属であるアル
ミニウムや銅を用いることができる。配線抵抗が低いほ
ど、半導体装置のスイッチング速度を速くすることがで
きる。
【００２０】また、図１において、ゲート電極（１ａ〜
１ｆ）が形成された領域の外側がソース部５であり、図
２に示すように、３つの層（深いＰ型拡散層５ａ，浅い
Ｐ型拡散層５ｂ，浅いＮ型拡散層５ｃ）から構成され
る。ただし、図１に示すＢ−Ｂ’と平行な方向及びＢ−
Ｂ’に垂直な方向のソース部５の断面は、図３に示すよ
うに、浅いＰ型拡散層５ｂと浅いＮ型拡散層５ｃとから
構成される。これは、深いＰ型拡散層５ａをゲート電極
１が形成された８角形の領域のコーナー部分、すなわ
ち、図１の８角形の辺のうち斜め方向の４つの辺の部分
に形成し、８角形の領域の図１の水平方向及び垂直方向
の４つの辺の部分では、深いＰ型拡散層５ａを除去して
いることを示している。
１ｆ）が形成された領域の外側がソース部５であり、図
２に示すように、３つの層（深いＰ型拡散層５ａ，浅い
Ｐ型拡散層５ｂ，浅いＮ型拡散層５ｃ）から構成され
る。ただし、図１に示すＢ−Ｂ’と平行な方向及びＢ−
Ｂ’に垂直な方向のソース部５の断面は、図３に示すよ
うに、浅いＰ型拡散層５ｂと浅いＮ型拡散層５ｃとから
構成される。これは、深いＰ型拡散層５ａをゲート電極
１が形成された８角形の領域のコーナー部分、すなわ
ち、図１の８角形の辺のうち斜め方向の４つの辺の部分
に形成し、８角形の領域の図１の水平方向及び垂直方向
の４つの辺の部分では、深いＰ型拡散層５ａを除去して
いることを示している。
【００２１】このように、８角形状の領域の一部で深い
Ｐ型拡散層５ａを設けているのは、誤動作防止のためで
あり、またゲート電極１が形成されているゲート領域の
幅Ｌ１を、線分Ｂ−Ｂ’の断面方向においてソース領域
の幅Ｌ２よりも広くとるためである（図２，３参照）。
また、ソース部５が形成されている領域の表面の上部も
酸化膜２によって覆われているが、図１の平面図で示す
ように、ソース部の上でゲート電極１が形成されていな
い領域であって単位セル１１となる４角形の各頂点の位
置に、８角形状のソース開口部（７ａ〜７ｆ）が形成さ
れる。すなわち隣接する４つの８角形状の領域からほぼ
等距離の位置に、ソース開口部が設けられる。図２に示
すように、ソース開口部（７ａ〜７ｆ）の位置は、図１
のＡ−Ａ’で示す断面方向で見れば深いＰ型拡散層５ａ
が存在する位置であって、このソース開口部を介して、
ソース金属電極６ａ，６ｂとソース部５とが接続され
る。ソース金属電極６ａ，６ｂもアルミニウムあるいは
銅などの金属が用いられる。
Ｐ型拡散層５ａを設けているのは、誤動作防止のためで
あり、またゲート電極１が形成されているゲート領域の
幅Ｌ１を、線分Ｂ−Ｂ’の断面方向においてソース領域
の幅Ｌ２よりも広くとるためである（図２，３参照）。
また、ソース部５が形成されている領域の表面の上部も
酸化膜２によって覆われているが、図１の平面図で示す
ように、ソース部の上でゲート電極１が形成されていな
い領域であって単位セル１１となる４角形の各頂点の位
置に、８角形状のソース開口部（７ａ〜７ｆ）が形成さ
れる。すなわち隣接する４つの８角形状の領域からほぼ
等距離の位置に、ソース開口部が設けられる。図２に示
すように、ソース開口部（７ａ〜７ｆ）の位置は、図１
のＡ−Ａ’で示す断面方向で見れば深いＰ型拡散層５ａ
が存在する位置であって、このソース開口部を介して、
ソース金属電極６ａ，６ｂとソース部５とが接続され
る。ソース金属電極６ａ，６ｂもアルミニウムあるいは
銅などの金属が用いられる。
【００２２】このような構成においては、反転層となる
チャネル領域１２は、ゲート電極（１ａ〜１ｆ）の下
方、すなわち、図１の８角形（１ｅ等）の領域内に形成
されることになる。図２においては、チャネル領域１２
は、浅いＰ型拡散層５ｂの中であって、浅いＮ型拡散層
５ｃの外周と浅いＰ型拡散層の周縁との間の半導体基体
９の表面近傍に形成される。また、図１に示す符号８ａ
〜８ｆの領域は、ソース開口部（７ａ〜７ｆ）の内側で
あって、深いＰ型拡散層５ａとソース金属電極６ａ，６
ｂを接続するために、浅い拡散層５ｃが入らないように
する部分である。前記したゲート金属電極３ａ，３ｂと
ソース金属電極６ａ，６ｂとは、図１に示すように互い
に平行に交互に配置される。
チャネル領域１２は、ゲート電極（１ａ〜１ｆ）の下
方、すなわち、図１の８角形（１ｅ等）の領域内に形成
されることになる。図２においては、チャネル領域１２
は、浅いＰ型拡散層５ｂの中であって、浅いＮ型拡散層
５ｃの外周と浅いＰ型拡散層の周縁との間の半導体基体
９の表面近傍に形成される。また、図１に示す符号８ａ
〜８ｆの領域は、ソース開口部（７ａ〜７ｆ）の内側で
あって、深いＰ型拡散層５ａとソース金属電極６ａ，６
ｂを接続するために、浅い拡散層５ｃが入らないように
する部分である。前記したゲート金属電極３ａ，３ｂと
ソース金属電極６ａ，６ｂとは、図１に示すように互い
に平行に交互に配置される。
【００２３】図１のように、ゲート電極１及びソース部
５を配置することにより、チャネル領域１２の幅を、図
４及び図６に示した従来の半導体装置のチャネル領域１
２の幅よりも広くとることができるが、以下この点につ
いて説明する。まず、図２において、ゲート電極１が形
成されたゲート領域の幅Ｌ１とソース部５が形成された
ソース領域の幅Ｌ２の比を１対１とした場合を考える。
５を配置することにより、チャネル領域１２の幅を、図
４及び図６に示した従来の半導体装置のチャネル領域１
２の幅よりも広くとることができるが、以下この点につ
いて説明する。まず、図２において、ゲート電極１が形
成されたゲート領域の幅Ｌ１とソース部５が形成された
ソース領域の幅Ｌ２の比を１対１とした場合を考える。
【００２４】図１において、単位セル１１の四角形の一
辺の長さをＬとすると、チャネル領域１２の幅（すなわ
ち８角形（１ｅ等）の８つの辺に沿ったチャネル領域の
長さ）は（４＋２√２）・Ｌ／３、すなわち約２．２７
６Ｌとなる。なお、チャネル領域の幅は、８角形（１ｅ
等）の８つの辺の合計にほぼ等しい。これに対して、前
記した図４に示した従来の構成では、チャネル領域１２
の幅は２Ｌであったので、図１に示したこの発明の構成
の方が単位セル当たりのチャネル領域１２の幅を大きく
できることがわかる。また、チャネル領域１２の幅を大
きくできるので、半導体装置のオン抵抗を低減できる。
辺の長さをＬとすると、チャネル領域１２の幅（すなわ
ち８角形（１ｅ等）の８つの辺に沿ったチャネル領域の
長さ）は（４＋２√２）・Ｌ／３、すなわち約２．２７
６Ｌとなる。なお、チャネル領域の幅は、８角形（１ｅ
等）の８つの辺の合計にほぼ等しい。これに対して、前
記した図４に示した従来の構成では、チャネル領域１２
の幅は２Ｌであったので、図１に示したこの発明の構成
の方が単位セル当たりのチャネル領域１２の幅を大きく
できることがわかる。また、チャネル領域１２の幅を大
きくできるので、半導体装置のオン抵抗を低減できる。
【００２５】また、図６に示した従来の構成では、単位
セルである正六角形の一辺の長さをＬとした場合には、
チャネル領域の幅は３Ｌであったが、これは、単位セル
の面積が３√３・Ｌ2 ／２（＞Ｌ2 ）の場合である。そ
こで、図１の単位セルの面積Ｌ2 と同じ場合を考える
と、図６の従来の構成のチャネル領域の幅は３Ｌを３√
３／２で割ったもの（２√３・Ｌ／３）であり、すなわ
ち、約１．１５５Ｌとなる。したがって、図６の従来の
構成に対しても、図１に示したこの発明の構成の方が単
位セル当たりのチャネル領域の幅を大きくすることがで
き、オン抵抗を低減できる。
セルである正六角形の一辺の長さをＬとした場合には、
チャネル領域の幅は３Ｌであったが、これは、単位セル
の面積が３√３・Ｌ2 ／２（＞Ｌ2 ）の場合である。そ
こで、図１の単位セルの面積Ｌ2 と同じ場合を考える
と、図６の従来の構成のチャネル領域の幅は３Ｌを３√
３／２で割ったもの（２√３・Ｌ／３）であり、すなわ
ち、約１．１５５Ｌとなる。したがって、図６の従来の
構成に対しても、図１に示したこの発明の構成の方が単
位セル当たりのチャネル領域の幅を大きくすることがで
き、オン抵抗を低減できる。
【００２６】次に、ゲート電極１が形成されたゲート領
域の幅Ｌ１をソース領域の幅Ｌ２よりも大きくした場合
を考える。図１において、ゲート領域の幅の比率を大き
くしていくと、８角形（１ｅ等）の領域が広くなるの
で、チャネル領域１２の幅は、２．２７６Ｌよりも大き
くなる。一方、図４のゲート領域の幅Ｌ３の比率を大き
くしていくと、４角形の領域が狭くなるので、チャネル
領域１２の幅は２Ｌよりも小さくなり、図６のゲート領
域の幅Ｌ５の比率を大きくしていくと、６角形の領域が
狭くなるので、チャネル領域１２の幅は１．１５５Ｌよ
りも小さくなる。したがって、この発明では、ゲート領
域及びソース領域の幅の比率が１対１の場合でも、ゲー
ト領域の幅をソース領域の幅よりも大きくした場合で
も、従来よりも単位セル当たりのチャネル領域の幅を大
きくすることができ、半導体装置のオン抵抗を小さくす
ることができる。
域の幅Ｌ１をソース領域の幅Ｌ２よりも大きくした場合
を考える。図１において、ゲート領域の幅の比率を大き
くしていくと、８角形（１ｅ等）の領域が広くなるの
で、チャネル領域１２の幅は、２．２７６Ｌよりも大き
くなる。一方、図４のゲート領域の幅Ｌ３の比率を大き
くしていくと、４角形の領域が狭くなるので、チャネル
領域１２の幅は２Ｌよりも小さくなり、図６のゲート領
域の幅Ｌ５の比率を大きくしていくと、６角形の領域が
狭くなるので、チャネル領域１２の幅は１．１５５Ｌよ
りも小さくなる。したがって、この発明では、ゲート領
域及びソース領域の幅の比率が１対１の場合でも、ゲー
ト領域の幅をソース領域の幅よりも大きくした場合で
も、従来よりも単位セル当たりのチャネル領域の幅を大
きくすることができ、半導体装置のオン抵抗を小さくす
ることができる。
【００２７】
【発明の効果】この発明によれば、ゲート電極の形状を
多角形とし、チャネル領域をゲート電極の多角形状の領
域内に形成しているので、オン抵抗を低減することがで
きる。また、ゲート電極への配線に金属を用いることに
より配線抵抗を下げることができるので、スイッチング
速度を速くすることができる。
多角形とし、チャネル領域をゲート電極の多角形状の領
域内に形成しているので、オン抵抗を低減することがで
きる。また、ゲート電極への配線に金属を用いることに
より配線抵抗を下げることができるので、スイッチング
速度を速くすることができる。
【図１】この発明の半導体装置の一実施例の平面図であ
る。
る。
【図２】この発明の図１の切断面Ａ−Ａ’における半導
体装置の断面図である。
体装置の断面図である。
【図３】この発明の図１の切断面Ｂ−Ｂ’における半導
体装置の断面図である。
体装置の断面図である。
【図４】従来の半導体装置において、ソース領域が四角
形の場合の平面図である。
形の場合の平面図である。
【図５】従来の図４の切断面Ｃ−Ｃ’における半導体装
置の断面図である。
置の断面図である。
【図６】従来の半導体装置において、ソース領域が六角
形の場合の平面図である。
形の場合の平面図である。
【図７】従来の図６の切断面Ｄ−Ｄ’における半導体装
置の断面図である。
置の断面図である。
【図８】従来の図７の半導体装置における空乏層の説明
図である。
図である。
１ａ〜１ｆ ゲート電極 ２ 絶縁膜 ３ａ，３ｂ ゲート金属電極 ４ａ〜４ｆ ゲート開口部 ５ ソース部 ５ａ 深いＰ型拡散層 ５ｂ 浅いＰ型拡散層 ５ｃ 浅いＮ型拡散層 ６ａ，６ｂ ソース金属電極 ７ａ〜７ｆ ソース開口部 ８ａ〜８ｆ 浅いＮ型拡散層が入らないようにする部分 ９ Ｎ型半導体基体 １０ 空乏層 １１ 単位セル １２ チャネル領域 １３ ４角形
Claims (4)
- 【請求項１】 ドレインとなる第１導電型の半導体基体
と、半導体基体の表面に絶縁膜を介してマトリクス状に
配置されたゲート電極と、前記半導体基体の表面近傍の
一部に形成された第２導電型領域と、前記第２導電型領
域の周縁の内側であって半導体基体の表面近傍に形成さ
れた第１導電型のソース領域とからなるソース部と、前
記ソース部の第２導電型領域であってソース領域の外周
と前記第２導電型領域の周縁との間の半導体基体の表面
近傍に形成されたチャネル領域とからなり、前記ゲート
電極が多角形状であり、前記チャネル領域が前記多角形
状の領域内部に形成されることを特徴とする絶縁ゲート
型半導体装置。 - 【請求項２】 前記ゲート電極が８角形状であることを
特徴とする請求項１記載の絶縁ゲート型半導体装置。 - 【請求項３】 前記ソース部に電圧を印加するソース金
属電極をさらに備え、前記ソース領域と前記ソース部の
第２導電型領域の上であって前記隣接する４つの多角形
状の領域からほぼ等距離の位置に設けられたソース開口
部を通してソース部とソース金属電極とが接続されてい
ることを特徴とする請求項１又は２記載の絶縁ゲート型
半導体装置。 - 【請求項４】 前記ソース金属電極に平行に配置された
ゲート金属電極をさらに備え、各ゲート電極の上部に形
成されたゲート開口部を介して各ゲート電極と前記ゲー
ト金属電極とが接続されていることを特徴とする請求項
３記載の絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033107A JP2000232225A (ja) | 1999-02-10 | 1999-02-10 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033107A JP2000232225A (ja) | 1999-02-10 | 1999-02-10 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232225A true JP2000232225A (ja) | 2000-08-22 |
Family
ID=12377451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033107A Pending JP2000232225A (ja) | 1999-02-10 | 1999-02-10 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479633B1 (ko) * | 2001-08-09 | 2005-04-06 | 산요덴키가부시키가이샤 | 반도체 장치 |
-
1999
- 1999-02-10 JP JP11033107A patent/JP2000232225A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479633B1 (ko) * | 2001-08-09 | 2005-04-06 | 산요덴키가부시키가이샤 | 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060116 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061107 |