JP2000228621A - Ｓｒラッチ、フリップフロップ、及びｓｒラッチの作動方法 - Google Patents
Ｓｒラッチ、フリップフロップ、及びｓｒラッチの作動方法Info
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- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
(57)【要約】
【課題】 比較的速いプロセッサ速度で動作するＳＲラ
ッチ、フリップフロップ、及びＳＲラッチの作動方法を
提供する。 【解決手段】 ＳＲラッチ３０が、セット信号及びリセ
ット信号からＱ信号及びバーＱ信号をそれぞれ発生し、
休止状態をもった信号発生ブロックと、Ｑ信号及びバー
Ｑ信号を受信し、第１及び第２論理ブロックが休止状態
になる時より前に第１及び第２論理ブロックから出力さ
れた電圧レベルでＱ信号及びバーＱ信号を維持する記憶
ブロック３２とを有する。Ｑ信号及びバーＱ信号が、実
質的に同時に相補的な状態へ変化する。信号発生ブロッ
クが、セット信号及びリセット信号からＱ信号及びバー
Ｑ信号をそれぞれ発生するため第１及び第２論理ブロッ
ク３４，３６を含み、また第１及び第２論理ブロック３
４，３６が休止状態を有する。
ッチ、フリップフロップ、及びＳＲラッチの作動方法を
提供する。 【解決手段】 ＳＲラッチ３０が、セット信号及びリセ
ット信号からＱ信号及びバーＱ信号をそれぞれ発生し、
休止状態をもった信号発生ブロックと、Ｑ信号及びバー
Ｑ信号を受信し、第１及び第２論理ブロックが休止状態
になる時より前に第１及び第２論理ブロックから出力さ
れた電圧レベルでＱ信号及びバーＱ信号を維持する記憶
ブロック３２とを有する。Ｑ信号及びバーＱ信号が、実
質的に同時に相補的な状態へ変化する。信号発生ブロッ
クが、セット信号及びリセット信号からＱ信号及びバー
Ｑ信号をそれぞれ発生するため第１及び第２論理ブロッ
ク３４，３６を含み、また第１及び第２論理ブロック３
４，３６が休止状態を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、デジ
タル回路に関するものであり、特にデジタル情報を一時
的に記憶するための、例えばフリップフロップのような
高速データラッチ回路に関するものである。
タル回路に関するものであり、特にデジタル情報を一時
的に記憶するための、例えばフリップフロップのような
高速データラッチ回路に関するものである。
【０００２】
【従来の技術】フリップフロップは、種々の応用に、特
にプロセッサ、デジタル信号プロセッサ及びメモリーの
ようなデジタルシステムに使用される。図１は従来技術
のＤフリップフロップ１０の回路線図を示す。このＤフ
リップフロップ１０はＳＲラッチ１４に結合されたデー
タ感知ブロック１２を備えている。データ感知ブロック
１２は公知である。ほぼ同様なデータ感知ブロックが、
Madden等の米国特許第４, ９１０, ７１３号公報に開示
されている。
にプロセッサ、デジタル信号プロセッサ及びメモリーの
ようなデジタルシステムに使用される。図１は従来技術
のＤフリップフロップ１０の回路線図を示す。このＤフ
リップフロップ１０はＳＲラッチ１４に結合されたデー
タ感知ブロック１２を備えている。データ感知ブロック
１２は公知である。ほぼ同様なデータ感知ブロックが、
Madden等の米国特許第４, ９１０, ７１３号公報に開示
されている。
【０００３】典型的には、ＳＲラッチ１４は一対のクロ
ス結合ＮＡＮＤゲート１６，１８を備えている。以下、
バーＤ、バーＱ、バーＲ、及びバーＳはそれぞれＤ、
Ｑ、Ｒ、及びＳの反転状態を示すものとする。一方のＮ
ＡＮＤゲート１６のうち一つの入力はセット信号を受信
するセット入力バーＳを備え、他方のＮＡＮＤゲート１
８のうち一つの入力はリセット信号を受信するリセット
入力バーＲを備えている。
ス結合ＮＡＮＤゲート１６，１８を備えている。以下、
バーＤ、バーＱ、バーＲ、及びバーＳはそれぞれＤ、
Ｑ、Ｒ、及びＳの反転状態を示すものとする。一方のＮ
ＡＮＤゲート１６のうち一つの入力はセット信号を受信
するセット入力バーＳを備え、他方のＮＡＮＤゲート１
８のうち一つの入力はリセット信号を受信するリセット
入力バーＲを備えている。
【０００４】ＳＲラッチ１４は二つの信号Ｑ，バーＱを
出力する。Ｑ出力が低電圧レベル及び高電圧レベルを有
するように、セット入力バーＳ上で高電圧レベル、即ち
論理１と、リセット入力バーＲ上で低電圧レベル、即ち
論理０とが、フリップフロップ１０をリセット（クリア
に）する。リセット入力バーＲ上で高電圧レベルと、セ
ット入力バーＳ上で低電圧レベルとは、ＳＲラッチ１４
をある状態に、即ちＱ出力が高電圧レベル、バーＱ出力
が低電圧レベルとなる状態にセットする。低電圧レベル
がセット入力バーＳ及びリセット入力バーＲで同時に出
現しないという前提上で、ＳＲラッチ１４は動作する。
もしセット入力バーＳ及びリセット入力バーＲが高電圧
レベルならば、ＳＲラッチ１４は状態を変えずに、その
ときの状態のままである。セット入力バーＳ及びリセッ
ト入力バーＲ上では高電圧レベルが休止状態であると考
えられる。また、ＳＲラッチ１４をクロス結合ＮＯＲゲ
ートで形成することもできる。
出力する。Ｑ出力が低電圧レベル及び高電圧レベルを有
するように、セット入力バーＳ上で高電圧レベル、即ち
論理１と、リセット入力バーＲ上で低電圧レベル、即ち
論理０とが、フリップフロップ１０をリセット（クリア
に）する。リセット入力バーＲ上で高電圧レベルと、セ
ット入力バーＳ上で低電圧レベルとは、ＳＲラッチ１４
をある状態に、即ちＱ出力が高電圧レベル、バーＱ出力
が低電圧レベルとなる状態にセットする。低電圧レベル
がセット入力バーＳ及びリセット入力バーＲで同時に出
現しないという前提上で、ＳＲラッチ１４は動作する。
もしセット入力バーＳ及びリセット入力バーＲが高電圧
レベルならば、ＳＲラッチ１４は状態を変えずに、その
ときの状態のままである。セット入力バーＳ及びリセッ
ト入力バーＲ上では高電圧レベルが休止状態であると考
えられる。また、ＳＲラッチ１４をクロス結合ＮＯＲゲ
ートで形成することもできる。
【０００５】図２を参照すると、図１に示すデータ感知
ブロック１２及びＳＲラッチ１４のタイミング線図が示
されている。クロック信号（Ｃｌｋ）が低電圧にある
時、データ感知ブロック１２のセット出力バーＳ及びリ
セット出力バーＲは高電圧レベルにある。クロック信号
（Ｃｌｋ）が高電圧へ変化すると、入力Ｄは低電圧とな
り、入力バーＤは高電圧となる。その結果、セット信号
バーＳは高電圧レベルのままであり、一方、リセット信
号バーＲは矢印２１で示されるように低電圧レベルへ変
化する。ＮＡＮＤゲート１８の入力でリセット信号バー
Ｒの低電圧レベルに応じて、バーＱ信号は、矢印２２で
示すように、高電圧レベルへ変化する。ＮＡＮＤゲート
１６の入力における信号バーＳ及びバーＱの高電圧レベ
ルに応じてＱ信号は低電圧レベルへ変化する（矢印２
３）。
ブロック１２及びＳＲラッチ１４のタイミング線図が示
されている。クロック信号（Ｃｌｋ）が低電圧にある
時、データ感知ブロック１２のセット出力バーＳ及びリ
セット出力バーＲは高電圧レベルにある。クロック信号
（Ｃｌｋ）が高電圧へ変化すると、入力Ｄは低電圧とな
り、入力バーＤは高電圧となる。その結果、セット信号
バーＳは高電圧レベルのままであり、一方、リセット信
号バーＲは矢印２１で示されるように低電圧レベルへ変
化する。ＮＡＮＤゲート１８の入力でリセット信号バー
Ｒの低電圧レベルに応じて、バーＱ信号は、矢印２２で
示すように、高電圧レベルへ変化する。ＮＡＮＤゲート
１６の入力における信号バーＳ及びバーＱの高電圧レベ
ルに応じてＱ信号は低電圧レベルへ変化する（矢印２
３）。
【０００６】ＮＡＮＤゲート１８の遅延によってバーＱ
信号が低電圧レベルから高電圧レベルへ変化するのに要
する総時間（矢印２４）が決定され、またＮＡＮＤゲー
ト１６の遅延によってＱ信号が高電圧レベルから低電圧
レベルへ変化するのに要する総時間（矢印２５）が決定
されることが分かる。
信号が低電圧レベルから高電圧レベルへ変化するのに要
する総時間（矢印２４）が決定され、またＮＡＮＤゲー
ト１６の遅延によってＱ信号が高電圧レベルから低電圧
レベルへ変化するのに要する総時間（矢印２５）が決定
されることが分かる。
【０００７】入力Ｄが高電圧レベルにあり、入力バーＤ
が低電圧レベルにあり、そしてクロック信号（Ｃｌｋ）
が高電圧へ変化すると、ＮＡＮＤゲート１６，１８が決
定するのは、Ｑ，バーＱ信号が高電圧レベル及び低電圧
レベルへそれぞれ変化するのに要する総時間である。
が低電圧レベルにあり、そしてクロック信号（Ｃｌｋ）
が高電圧へ変化すると、ＮＡＮＤゲート１６，１８が決
定するのは、Ｑ，バーＱ信号が高電圧レベル及び低電圧
レベルへそれぞれ変化するのに要する総時間である。
【０００８】
【発明が解決しようとする課題】本発明者は、ＳＲラッ
チ１４のクロス結合ＮＡＮＤゲート１６，１８がＤフリ
ップフロップ１０の速度を制限していることを確認し
た。クロス結合ＮＡＮＤゲート１６，１８は、同時に
Ｑ，バーＱ信号を発生し、ラッチする（取り込む）単一
段である。セット信号またはリセット信号が高電圧レベ
ルから低電圧レベルへ変化する時、セット信号バーＳ及
びリセット信号バーＲは、Ｑ，バーＱ出力を発生させる
ために、二つのＮＡＮＤゲート１６，１８を通過しなけ
ればならない。従って、ＳＲラッチ１４は、セット入力
バーＳまたはリセット入力バーＲにおける電圧レベルの
変化と、Ｑ，バーＱ出力における上昇及び下降エッジと
の間に二つのゲート遅延をもつ。これにより回路の速度
は７０％以上低下される。更に、処理の制限で速度は一
層低下し、速度の低下量は１００％を越え得る。
チ１４のクロス結合ＮＡＮＤゲート１６，１８がＤフリ
ップフロップ１０の速度を制限していることを確認し
た。クロス結合ＮＡＮＤゲート１６，１８は、同時に
Ｑ，バーＱ信号を発生し、ラッチする（取り込む）単一
段である。セット信号またはリセット信号が高電圧レベ
ルから低電圧レベルへ変化する時、セット信号バーＳ及
びリセット信号バーＲは、Ｑ，バーＱ出力を発生させる
ために、二つのＮＡＮＤゲート１６，１８を通過しなけ
ればならない。従って、ＳＲラッチ１４は、セット入力
バーＳまたはリセット入力バーＲにおける電圧レベルの
変化と、Ｑ，バーＱ出力における上昇及び下降エッジと
の間に二つのゲート遅延をもつ。これにより回路の速度
は７０％以上低下される。更に、処理の制限で速度は一
層低下し、速度の低下量は１００％を越え得る。
【０００９】図３において、図１に示された回路と同様
な回路２０が別の従来のＤフリップフロップに使用され
ている。図２の回路２０は、トランジスタＮ６（図１）
が使用されていない点を除いて、図１の回路１０と同様
である。トランジスタＮ６は、低出力応用のためにＤフ
リップフロップ１０のデータ感知ブロック１２の静的動
作を保証している。トランジスタＮ６は、Ｄフリップフ
ロップ１０の速度に重大な影響を及ぼさない。図２のＳ
Ｒラッチ１４は図１のＳＲラッチ１４と同じあるので、
図２のＤフリップフロップ２０には図１のＤフリップフ
ロップと同様な性能上の問題がある。
な回路２０が別の従来のＤフリップフロップに使用され
ている。図２の回路２０は、トランジスタＮ６（図１）
が使用されていない点を除いて、図１の回路１０と同様
である。トランジスタＮ６は、低出力応用のためにＤフ
リップフロップ１０のデータ感知ブロック１２の静的動
作を保証している。トランジスタＮ６は、Ｄフリップフ
ロップ１０の速度に重大な影響を及ぼさない。図２のＳ
Ｒラッチ１４は図１のＳＲラッチ１４と同じあるので、
図２のＤフリップフロップ２０には図１のＤフリップフ
ロップと同様な性能上の問題がある。
【００１０】プロセッサの速度及び性能は常に上昇し続
けている。従って、より速い速度で作動するＤフリップ
フロップが望ましい。
けている。従って、より速い速度で作動するＤフリップ
フロップが望ましい。
【００１１】
【課題を解決するための手段】本発明の目的は、比較的
速いプロセッサ速度で作動する改良型のフリップフロッ
プを提供することである。
速いプロセッサ速度で作動する改良型のフリップフロッ
プを提供することである。
【００１２】本発明の別の目的は、比較的速いプロセッ
サ速度で作動するＳＲラッチを提供することである。
サ速度で作動するＳＲラッチを提供することである。
【００１３】本発明のこれらの、及びその他の目的及び
効果は、一般的には、ラッチングまたは記憶機能から
Ｑ，バーＱ信号の発生を分離するＳＲラッチによってほ
ぼ達成される。信号発生ブロックはセット及びリセット
入力信号に基いて適切なＱ，バーＱ信号を発生し、そし
て記憶ブロックはＱ，バーＱ信号をラッチし、それによ
り従来技術のクロス結合ＮＡＮＤゲートの二つのゲート
遅延を除去する。
効果は、一般的には、ラッチングまたは記憶機能から
Ｑ，バーＱ信号の発生を分離するＳＲラッチによってほ
ぼ達成される。信号発生ブロックはセット及びリセット
入力信号に基いて適切なＱ，バーＱ信号を発生し、そし
て記憶ブロックはＱ，バーＱ信号をラッチし、それによ
り従来技術のクロス結合ＮＡＮＤゲートの二つのゲート
遅延を除去する。
【００１４】更に詳細には、信号発生ブロックは、セッ
ト及びリセット信号からそれぞれＱ，バーＱ信号を発生
するために第１及び第２論理ブロックを備えている。第
１及び第２論理ブロックはまた休止状態をもっている。
静的記憶ブロックは、Ｑ，バーＱ信号を受信し、そして
第１及び第２論理ブロックが休止状態となる前に出力し
ていた電圧レベルでＱ，バーＱ信号を維持する。
ト及びリセット信号からそれぞれＱ，バーＱ信号を発生
するために第１及び第２論理ブロックを備えている。第
１及び第２論理ブロックはまた休止状態をもっている。
静的記憶ブロックは、Ｑ，バーＱ信号を受信し、そして
第１及び第２論理ブロックが休止状態となる前に出力し
ていた電圧レベルでＱ，バーＱ信号を維持する。
【００１５】別の実施の形態では、Ｄフリップフロップ
は本発明のＳＲラッチに結合された感知ブロックを備え
ている。
は本発明のＳＲラッチに結合された感知ブロックを備え
ている。
【００１６】また、セット及びリセット信号を受信する
ＳＲラッチの作動方法が提供されている。Ｑ，バーＱ信
号はセット及びリセット信号から発生される。Ｑ，バー
Ｑ信号は相補的な状態をもつ。Ｑ，バーＱ信号の発生
後、Ｑ，バーＱ信号の相補的な状態がラッチされる。
ＳＲラッチの作動方法が提供されている。Ｑ，バーＱ信
号はセット及びリセット信号から発生される。Ｑ，バー
Ｑ信号は相補的な状態をもつ。Ｑ，バーＱ信号の発生
後、Ｑ，バーＱ信号の相補的な状態がラッチされる。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【発明の実施の形態】本発明の他の特徴及び利点が本発
明の開示を考察する当業者にとって明らかとなろう。添
付図面を参照して本発明の好ましい実施の形態について
さらに詳細に説明する。
明の開示を考察する当業者にとって明らかとなろう。添
付図面を参照して本発明の好ましい実施の形態について
さらに詳細に説明する。
【００１９】図４において、ＳＲラッチ３０はラッチン
グまたは記憶機能からＱ，バーＱ信号の発生を分離して
いる。信号発生ブロック３１は、セット及びリセット信
号からＱ，バーＱ信号を発生する第１及び第２論理ブロ
ック３４，３６をそれぞれ備えている。記憶ブロック３
２は信号発生ブロック３１で発生されたＱ，バーＱ信号
を記憶する。ラッチングの前にＱ，バーＱ信号を別個に
発生することにより、ＳＲラッチの速度が増大される。
グまたは記憶機能からＱ，バーＱ信号の発生を分離して
いる。信号発生ブロック３１は、セット及びリセット信
号からＱ，バーＱ信号を発生する第１及び第２論理ブロ
ック３４，３６をそれぞれ備えている。記憶ブロック３
２は信号発生ブロック３１で発生されたＱ，バーＱ信号
を記憶する。ラッチングの前にＱ，バーＱ信号を別個に
発生することにより、ＳＲラッチの速度が増大される。
【００２０】静的記憶ブロック３２は、第１及び第２論
理ブロック３４，３６それぞれの間に結合されている。
第１論理ブロック３４は、セット信号バーＳ３８及びリ
セット信号バーＲ４０を受信し、そしてＱ信号４２を出
力する。セット信号バーＳ３８が低電圧レベルであり、
リセット信号バーＲ４０が高電圧レベルである時、Ｑ信
号４２は高電圧レベルを発生する。セット信号バーＳ３
８が高電圧レベルであり、リセット信号バーＲ４０が低
電圧レベルである時には、Ｑ信号４２は低電圧レベルを
発生する。セット信号バーＳ３８が高電圧レベルであ
り、リセット信号バーＲ４０が高電圧レベルである時
に、第１理論ブロック３４は休止状態となる。「休止」
という用語は、第１論理ブロック３４の出力が高インピ
ーダンス状態であることを意味する。
理ブロック３４，３６それぞれの間に結合されている。
第１論理ブロック３４は、セット信号バーＳ３８及びリ
セット信号バーＲ４０を受信し、そしてＱ信号４２を出
力する。セット信号バーＳ３８が低電圧レベルであり、
リセット信号バーＲ４０が高電圧レベルである時、Ｑ信
号４２は高電圧レベルを発生する。セット信号バーＳ３
８が高電圧レベルであり、リセット信号バーＲ４０が低
電圧レベルである時には、Ｑ信号４２は低電圧レベルを
発生する。セット信号バーＳ３８が高電圧レベルであ
り、リセット信号バーＲ４０が高電圧レベルである時
に、第１理論ブロック３４は休止状態となる。「休止」
という用語は、第１論理ブロック３４の出力が高インピ
ーダンス状態であることを意味する。
【００２１】第２論理ブロック３６は、セット信号バー
Ｓ３８及びリセット信号バーＲ４０を受信し、そしてバ
ーＱ信号４４を出力する。セット信号バーＳ３８が高電
圧レベルであり、かつリセット信号バーＲ４０が低電圧
レベルである時に、バーＱ信号４４が高電圧レベルへ変
化する。セット信号バーＳ３８が低電圧レベルであり、
リセット信号バーＲ４０が高電圧レベルである時に、バ
ーＱ信号４４が低電圧レベルへ変化する。セット信号バ
ーＳ３８が高電圧レベルであり、リセット信号バーＲ４
０が高電圧レベルである時に、バーＱ信号４４が休止状
態となる。
Ｓ３８及びリセット信号バーＲ４０を受信し、そしてバ
ーＱ信号４４を出力する。セット信号バーＳ３８が高電
圧レベルであり、かつリセット信号バーＲ４０が低電圧
レベルである時に、バーＱ信号４４が高電圧レベルへ変
化する。セット信号バーＳ３８が低電圧レベルであり、
リセット信号バーＲ４０が高電圧レベルである時に、バ
ーＱ信号４４が低電圧レベルへ変化する。セット信号バ
ーＳ３８が高電圧レベルであり、リセット信号バーＲ４
０が高電圧レベルである時に、バーＱ信号４４が休止状
態となる。
【００２２】静的記憶ブロック３２は、第１及び第２論
理ブロック３４，３６それぞれの間に結合されている。
静的記憶ブロック３２は、第１及び第２論理ブロックに
よって出力された高電圧及び低電圧に応動する。静的記
憶ブロック３２は、第１及び第２論理ブロック３４，３
６が休止状態となる前に出力された電圧レベルでＱ信号
４２及びバーＱ信号４４を維持している。
理ブロック３４，３６それぞれの間に結合されている。
静的記憶ブロック３２は、第１及び第２論理ブロックに
よって出力された高電圧及び低電圧に応動する。静的記
憶ブロック３２は、第１及び第２論理ブロック３４，３
６が休止状態となる前に出力された電圧レベルでＱ信号
４２及びバーＱ信号４４を維持している。
【００２３】特に、第１及び第２論理ブロック３４，３
６は同じ構造である。インバータ４６，４８はスタック
型トランジスタ対５２，５４に結合され、トランジスタ
対５２，５４は、ＮＯＲゲートのような結合論理回路の
ように機能する。スタック型トランジスタ対５２，５４
は、ｎＭＯＳトランジス６２，６４に直列に接続された
ｐＭＯＳトランジスタ５６，５８をそれぞれ備えてい
る。しかしながら、本発明のスタック型トランジスタ対
５２，５４は典型的な結合論理回路と相違する。ｐＭＯ
Ｓ及びｎＭＯＳトランジスタの全てのゲート６６，６
８，７０，７２が高電圧レベルにある時、スタック型ト
ランジスタ対５２，５４が高電圧を発生せずに休止状態
となり、そして信号が出力されない高インピーダンス状
態になる。
６は同じ構造である。インバータ４６，４８はスタック
型トランジスタ対５２，５４に結合され、トランジスタ
対５２，５４は、ＮＯＲゲートのような結合論理回路の
ように機能する。スタック型トランジスタ対５２，５４
は、ｎＭＯＳトランジス６２，６４に直列に接続された
ｐＭＯＳトランジスタ５６，５８をそれぞれ備えてい
る。しかしながら、本発明のスタック型トランジスタ対
５２，５４は典型的な結合論理回路と相違する。ｐＭＯ
Ｓ及びｎＭＯＳトランジスタの全てのゲート６６，６
８，７０，７２が高電圧レベルにある時、スタック型ト
ランジスタ対５２，５４が高電圧を発生せずに休止状態
となり、そして信号が出力されない高インピーダンス状
態になる。
【００２４】第１及び第２論理ブロック３４，３６が休
止状態となる時点の前に、静的記憶ブロック３２が第１
及び第２論理ブロック３４，３６からＱ信号４２及びバ
ーＱ信号４４をそれぞれラッチする一対のクロス結合イ
ンバータ８２，８４を備えている。
止状態となる時点の前に、静的記憶ブロック３２が第１
及び第２論理ブロック３４，３６からＱ信号４２及びバ
ーＱ信号４４をそれぞれラッチする一対のクロス結合イ
ンバータ８２，８４を備えている。
【００２５】図５は、本発明で使用するのに適したイン
バータ９２の概略図であり、本発明は入力ＩＮ及び出力
ＯＵＴを備えたｐＭＯＳトランジスタ９４及びｎＭＯＳ
トランジスタ９６を備えている。
バータ９２の概略図であり、本発明は入力ＩＮ及び出力
ＯＵＴを備えたｐＭＯＳトランジスタ９４及びｎＭＯＳ
トランジスタ９６を備えている。
【００２６】図６Ａにおいて、改良型のＤフリップフロ
ップ１００は本発明のＳＲラッチ３０に結合された感知
ブロック１０１を備えている。感知ブロック１０１は公
知である。William C. Madden 等に対し、High Input I
mpedance, Strobed CMOS Differential Sense Amplifie
r と名称付けられ、1990年 3月20日に許可された米国特
許第４，９１０，７１３号公報は、感知ブロック１０１
上の背景情報としての参照文献によって組み込まれてい
る。感知ブロック１０１は、ＳＲラッチ３０へ入力され
るセット信号バーＳ３８及びリセット信号バーＲ４０を
それぞれ発生する。
ップ１００は本発明のＳＲラッチ３０に結合された感知
ブロック１０１を備えている。感知ブロック１０１は公
知である。William C. Madden 等に対し、High Input I
mpedance, Strobed CMOS Differential Sense Amplifie
r と名称付けられ、1990年 3月20日に許可された米国特
許第４，９１０，７１３号公報は、感知ブロック１０１
上の背景情報としての参照文献によって組み込まれてい
る。感知ブロック１０１は、ＳＲラッチ３０へ入力され
るセット信号バーＳ３８及びリセット信号バーＲ４０を
それぞれ発生する。
【００２７】また、図６Ａは、０．２μＣＭＯＳ技術を
使用する一つの実施例においてミクロン（μ）台でトラ
ンジスタの幅を示す。インバータのトランジスタを含む
全てのトランジスタの長さ及び有効長さは同じであり、
０．２μに等しい。図６Ａにおいて、インバータの上の
数字はｐＭＯＳトランジスタの幅であり、またインバー
タの下の数字はｎＭＯＳトランジスタの幅である。例え
ば、図６Ｂに示すように、第１論理ブロック３４のイン
バータ４６は幅１０μのｐＭＯＳトランジスタ及び幅５
μのｎＭＯＳトランジスタを備えている。
使用する一つの実施例においてミクロン（μ）台でトラ
ンジスタの幅を示す。インバータのトランジスタを含む
全てのトランジスタの長さ及び有効長さは同じであり、
０．２μに等しい。図６Ａにおいて、インバータの上の
数字はｐＭＯＳトランジスタの幅であり、またインバー
タの下の数字はｎＭＯＳトランジスタの幅である。例え
ば、図６Ｂに示すように、第１論理ブロック３４のイン
バータ４６は幅１０μのｐＭＯＳトランジスタ及び幅５
μのｎＭＯＳトランジスタを備えている。
【００２８】第１及び第２論理ブロック３４，３６それ
ぞれのインバータ４６，４８のトランジスタは、静的記
憶ブロック３２のインバータ８２，８４のトランジスタ
より大きい。フリップフロップが予定の速度で作動する
ような大きさに、インバータ４６，４８が作られてい
る。特に、ｐＭＯＳトランジスタ５８による遅延量がイ
ンバータ４６とｎＭＯＳトランジスタ６２とによる遅延
量に実質的に等しいような大きさに、インバータ４６の
トランジスタが作られている。ｐＭＯＳトランジスタ５
６による遅延量がインバータ４８とｎＭＯＳトランジス
タ６４とによる遅延量に実質的に等しいような大きさ
に、インバータ４８のトランジスタが作られている。従
って、Ｑ信号及びバーＱ信号の変化は実質的に同じ遅延
量をもつ。
ぞれのインバータ４６，４８のトランジスタは、静的記
憶ブロック３２のインバータ８２，８４のトランジスタ
より大きい。フリップフロップが予定の速度で作動する
ような大きさに、インバータ４６，４８が作られてい
る。特に、ｐＭＯＳトランジスタ５８による遅延量がイ
ンバータ４６とｎＭＯＳトランジスタ６２とによる遅延
量に実質的に等しいような大きさに、インバータ４６の
トランジスタが作られている。ｐＭＯＳトランジスタ５
６による遅延量がインバータ４８とｎＭＯＳトランジス
タ６４とによる遅延量に実質的に等しいような大きさ
に、インバータ４８のトランジスタが作られている。従
って、Ｑ信号及びバーＱ信号の変化は実質的に同じ遅延
量をもつ。
【００２９】Ｑ信号及びバーＱ信号が発生され、第１及
び第２論理ブロック３４，３６それぞれによって出力さ
れた後に、静的記憶ブロック３２がＱ信号及びバーＱ信
号をラッチするので、静的記憶ブロック３２のインバー
タ８２，８４のトランジスタはインバータ４６，４８の
トランジスタと同じ高速度で作動することを要求されて
いない。従って、静的記憶ブロックのインバータ８２，
８４のトランジスタは第１及び第２論理ブロック３４，
３６のインバータ４６，４８のトランジスタより小さ
い。さらに、第１論理ブロック３４において、ｐＭＯＳ
トランジスタ５６は、インバータ４６による遅延を補う
ためにｎＭＯＳトランジスタ６２と実質的に同じ大きさ
である。従って、Ｑ信号４２の上昇及び下降エッジ変化
の両方は実質的に同じ遅延量をもつ。同様に、第２論理
ブロック３６において、ｐＭＯＳトランジスタ５８は、
インバータ４８による遅延を補うためにｎＭＯＳトラン
ジスタ６４と実質的に同じ大きさである。
び第２論理ブロック３４，３６それぞれによって出力さ
れた後に、静的記憶ブロック３２がＱ信号及びバーＱ信
号をラッチするので、静的記憶ブロック３２のインバー
タ８２，８４のトランジスタはインバータ４６，４８の
トランジスタと同じ高速度で作動することを要求されて
いない。従って、静的記憶ブロックのインバータ８２，
８４のトランジスタは第１及び第２論理ブロック３４，
３６のインバータ４６，４８のトランジスタより小さ
い。さらに、第１論理ブロック３４において、ｐＭＯＳ
トランジスタ５６は、インバータ４６による遅延を補う
ためにｎＭＯＳトランジスタ６２と実質的に同じ大きさ
である。従って、Ｑ信号４２の上昇及び下降エッジ変化
の両方は実質的に同じ遅延量をもつ。同様に、第２論理
ブロック３６において、ｐＭＯＳトランジスタ５８は、
インバータ４８による遅延を補うためにｎＭＯＳトラン
ジスタ６４と実質的に同じ大きさである。
【００３０】図６Ａ及び図７を参照すると、データ感知
ブロック１０１からクロック信号（Ｃｌｋ）に関してＳ
Ｒラッチ３０のタイミングを説明する。クロック信号
（Ｃｌｋ）が低電圧の時、データ感知ブロック１０１
は、高電圧レベルのセット信号バーＳ及びリセット信号
バーＲを出力する。この例において、クロック信号（Ｃ
ｌｋ）が高電圧レベルへ変化すると、セット信号バーＳ
は矢印１０２で示すように、低電圧レベルへ変化する。
セット信号バーＳが低電圧レベルへ変化すると、Ｑ出力
信号が矢印１０４で示すように高電圧レベルへ変化し、
そしてインバータ４８の出力信号ＩS は矢印１０５で示
すように高電圧レベルへ変化する。インバータ４８によ
って出力信号ＩS が高電圧レベルへ変化すると、ｎＭＯ
Ｓトランジスタ６４は導通し、そしてバーＱ出力信号は
矢印１０６で示すように低電圧レベルへ変化する。
ブロック１０１からクロック信号（Ｃｌｋ）に関してＳ
Ｒラッチ３０のタイミングを説明する。クロック信号
（Ｃｌｋ）が低電圧の時、データ感知ブロック１０１
は、高電圧レベルのセット信号バーＳ及びリセット信号
バーＲを出力する。この例において、クロック信号（Ｃ
ｌｋ）が高電圧レベルへ変化すると、セット信号バーＳ
は矢印１０２で示すように、低電圧レベルへ変化する。
セット信号バーＳが低電圧レベルへ変化すると、Ｑ出力
信号が矢印１０４で示すように高電圧レベルへ変化し、
そしてインバータ４８の出力信号ＩS は矢印１０５で示
すように高電圧レベルへ変化する。インバータ４８によ
って出力信号ＩS が高電圧レベルへ変化すると、ｎＭＯ
Ｓトランジスタ６４は導通し、そしてバーＱ出力信号は
矢印１０６で示すように低電圧レベルへ変化する。
【００３１】Ｑ信号及びバーＱ信号が相補的な高電圧及
び低電圧レベルに達した後、静的記憶ブロック３２はＱ
信号及びバーＱ信号をラッチする。特に、クロック信号
が矢印１１０で示されるように低電圧レベルへ戻ると、
セット信号バーＳは高電圧レベルへ変化し、その高電圧
レベルによって第１及び第２論理ブロック３４，３６は
それぞれ信号を発生せずに、出力の点で高インピーダン
ス状態を示している。第１及び第２論理ブロック３４，
３６がそれぞれ（線１１２で示すように）高インピーダ
ンス状態を発生する前に、しかしＱ信号及びバーＱ信号
が相補的な状態に達した後に、静的記憶ブロック３２は
Ｑ出力信号及びバーＱ出力信号をラッチする。
び低電圧レベルに達した後、静的記憶ブロック３２はＱ
信号及びバーＱ信号をラッチする。特に、クロック信号
が矢印１１０で示されるように低電圧レベルへ戻ると、
セット信号バーＳは高電圧レベルへ変化し、その高電圧
レベルによって第１及び第２論理ブロック３４，３６は
それぞれ信号を発生せずに、出力の点で高インピーダン
ス状態を示している。第１及び第２論理ブロック３４，
３６がそれぞれ（線１１２で示すように）高インピーダ
ンス状態を発生する前に、しかしＱ信号及びバーＱ信号
が相補的な状態に達した後に、静的記憶ブロック３２は
Ｑ出力信号及びバーＱ出力信号をラッチする。
【００３２】同様に、リセット信号バーＲが、矢印１１
８で示すように、低電圧レベルへ変化すると、バーＱ出
力信号は、矢印１２０で示すように、高電圧レベルへ変
化し、そしてインバータ４６によって出力された信号Ｉ
R は、矢印１２１で示すように、高電圧レベルへ変化す
る。インバータ４６によって出力された信号ＩR が高電
圧レベルへ変化すると、ｎＭＯＳトランジスタ６２は導
通し、そしてＱ出力信号は、矢印１２２で示すように、
低電圧レベルへ変化する。さらに、リセット信号バーＲ
が（線１２６で示すように）高電圧レベルへ変化して第
１及び第２論理ブロック３４，３６がそれぞれ高インピ
ーダンス状態を発生する前に、しかし、Ｑ及びバーＱ出
力信号が相補的な状態に達した後に、静的記憶ブロック
３２はＱ及びバーＱ出力信号をラッチする。
８で示すように、低電圧レベルへ変化すると、バーＱ出
力信号は、矢印１２０で示すように、高電圧レベルへ変
化し、そしてインバータ４６によって出力された信号Ｉ
R は、矢印１２１で示すように、高電圧レベルへ変化す
る。インバータ４６によって出力された信号ＩR が高電
圧レベルへ変化すると、ｎＭＯＳトランジスタ６２は導
通し、そしてＱ出力信号は、矢印１２２で示すように、
低電圧レベルへ変化する。さらに、リセット信号バーＲ
が（線１２６で示すように）高電圧レベルへ変化して第
１及び第２論理ブロック３４，３６がそれぞれ高インピ
ーダンス状態を発生する前に、しかし、Ｑ及びバーＱ出
力信号が相補的な状態に達した後に、静的記憶ブロック
３２はＱ及びバーＱ出力信号をラッチする。
【００３３】本発明の特に注目すべき特徴は、線１２
８，１２９で示すように、Ｑ信号及びバーＱ信号が実質
的に同時に相補的な状態に達することである。言い換え
れば、クロック信号（Ｃｌｋ）の正のエッジ変化からＱ
及びバーＱ信号が相補的な状態に達する時までの遅延量
は、矢印１３０，１３１で示すように、実質的に等しく
されている。
８，１２９で示すように、Ｑ信号及びバーＱ信号が実質
的に同時に相補的な状態に達することである。言い換え
れば、クロック信号（Ｃｌｋ）の正のエッジ変化からＱ
及びバーＱ信号が相補的な状態に達する時までの遅延量
は、矢印１３０，１３１で示すように、実質的に等しく
されている。
【００３４】図６Ａ及び図６Ｂに関して上記したトラン
ジスタチャンネル長さ及び幅を用いて、図１の従来技術
のＤフリップフロップと本発明のＳＲフリップフロップ
とのシミュレーション比較を行なった。そのシミュレー
ションにおいて、チャンネル長さは０．２μであり、最
小ゲート幅は１．６μであり、最大ゲート幅は２２μで
あった。閾値電圧は０．７ボルトであり、容量負荷（Ｃ
ｌ）は２００ｆＦであり、これは２２個の最小サイズの
インバータ（３．２μ／１．６μ）のファンアウトに等
しい。電力供給電圧Ｖｄｄは２ボルトであり、温度は２
５℃であった。その結果を以下に表１、表２、表３およ
び表４で示す。
ジスタチャンネル長さ及び幅を用いて、図１の従来技術
のＤフリップフロップと本発明のＳＲフリップフロップ
とのシミュレーション比較を行なった。そのシミュレー
ションにおいて、チャンネル長さは０．２μであり、最
小ゲート幅は１．６μであり、最大ゲート幅は２２μで
あった。閾値電圧は０．７ボルトであり、容量負荷（Ｃ
ｌ）は２００ｆＦであり、これは２２個の最小サイズの
インバータ（３．２μ／１．６μ）のファンアウトに等
しい。電力供給電圧Ｖｄｄは２ボルトであり、温度は２
５℃であった。その結果を以下に表１、表２、表３およ
び表４で示す。
【００３５】
【表１】
【００３６】
【表２】
【００３７】
【表３】
【００３８】
【表４】
【００３９】表２及び表４において、Ｃｌｋ−Ｑ（バー
Ｑ）ｈｌは時間総数、即ちクロック信号が高電圧レベル
へ変化した後に、Ｑ（またはバーＱ）出力で信号が高電
圧レベルから低電圧レベルへ変化するのに要する時間総
数である。Ｃｌｋ−Ｑ（バーＱ）ｌｈは時間総数、即ち
クロック信号が高電圧レベルへ変化した後に、Ｑ（また
はバーＱ）出力で信号が低電圧レベルから高電圧レベル
へ変化するのに要する時間総数である。最小Ｄ−Ｑ（バ
ーＱ）ｈｌは最小時間総数、即ちＤ入力上で信号の高電
圧レベルから低電圧レベルへの変化が現れるのに、ＳＲ
ラッチのＱ（バーＱ）出力で要する最小時間総数であ
る。最小Ｄ−Ｑ（バーＱ）ｌｈは最小時間総数、即ちＤ
入力上で信号の低電圧レベルから高電圧レベルへの変化
が現れるのに、ＳＲラッチのＱ（バーＱ）出力で要する
最小時間総数である。
Ｑ）ｈｌは時間総数、即ちクロック信号が高電圧レベル
へ変化した後に、Ｑ（またはバーＱ）出力で信号が高電
圧レベルから低電圧レベルへ変化するのに要する時間総
数である。Ｃｌｋ−Ｑ（バーＱ）ｌｈは時間総数、即ち
クロック信号が高電圧レベルへ変化した後に、Ｑ（また
はバーＱ）出力で信号が低電圧レベルから高電圧レベル
へ変化するのに要する時間総数である。最小Ｄ−Ｑ（バ
ーＱ）ｈｌは最小時間総数、即ちＤ入力上で信号の高電
圧レベルから低電圧レベルへの変化が現れるのに、ＳＲ
ラッチのＱ（バーＱ）出力で要する最小時間総数であ
る。最小Ｄ−Ｑ（バーＱ）ｌｈは最小時間総数、即ちＤ
入力上で信号の低電圧レベルから高電圧レベルへの変化
が現れるのに、ＳＲラッチのＱ（バーＱ）出力で要する
最小時間総数である。
【００４０】要約すると、本発明は、遅延を元の遅延の
約６２％に低減する。
約６２％に低減する。
【００４１】本願において開示される発明のうち、代表
的なものによって得られる効果を簡単に説明すれば、以
下のとおりである。
的なものによって得られる効果を簡単に説明すれば、以
下のとおりである。
【００４２】速度と出力との交換は常に可能である。し
かしながら、高性能、低出力適用において、速度と出力
との両方は同程度に重要である。総出力と遅延との積
（ＰＤＰ）は、速度と出力との組合わせを測定し、かつ
遅延時間と総出力との積に等しい組合わせパラメータで
ある。本発明のＳＲラッチは改良された総ＰＤＰを備え
ている。図１のフリップフロップに対して、総ＰＤＰは
元の値の約６５％まで低減され、一方、図２のフリップ
フロップに対して、総ＰＤＰは元の値の約６６％まで低
減されている。
かしながら、高性能、低出力適用において、速度と出力
との両方は同程度に重要である。総出力と遅延との積
（ＰＤＰ）は、速度と出力との組合わせを測定し、かつ
遅延時間と総出力との積に等しい組合わせパラメータで
ある。本発明のＳＲラッチは改良された総ＰＤＰを備え
ている。図１のフリップフロップに対して、総ＰＤＰは
元の値の約６５％まで低減され、一方、図２のフリップ
フロップに対して、総ＰＤＰは元の値の約６６％まで低
減されている。
【００４３】従って、改良されたフリップフロップは低
減された出力で提供され、かつ比較的高速度で作動す
る。
減された出力で提供され、かつ比較的高速度で作動す
る。
【００４４】本発明の他の特徴及び利点は本発明の開示
を考察する当業者に明らかになろう。従って、本発明の
範囲は特許請求の範囲によってのみ限定されることにな
る。
を考察する当業者に明らかになろう。従って、本発明の
範囲は特許請求の範囲によってのみ限定されることにな
る。
【００４５】以上、本発明者によってなされた発明を実
施の形態に基づき説明したが、本発明は前記実施の形態
に限定されるものではなく、その趣旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施の形態に基づき説明したが、本発明は前記実施の形態
に限定されるものではなく、その趣旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４７】(1).ラッチングの前にＱおよびバーＱ信号
を別個に発生することにより、ＳＲラッチの速度が増大
される。これにより、比較的速いプロセッサ速度でＳＲ
ラッチを作動できる。
を別個に発生することにより、ＳＲラッチの速度が増大
される。これにより、比較的速いプロセッサ速度でＳＲ
ラッチを作動できる。
【００４８】(2).改良されたフリップフロップは低減さ
れた出力で提供され、かつ比較的高速度で作動する。こ
れにより、比較的速いプロセッサ速度で改良型のフリッ
プフロップを作動できる。
れた出力で提供され、かつ比較的高速度で作動する。こ
れにより、比較的速いプロセッサ速度で改良型のフリッ
プフロップを作動できる。
【００４９】(3).Ｑ信号及びバーＱ信号が実質的に同時
に相補的な状態に達する。言い換えれば、クロック信号
（Ｃｌｋ）の正のエッジ変化からＱおよびバーＱ信号が
相補的な状態に達するまで遅延量は実質的に等しくされ
ている。そのため、ＱおよびバーＱ信号の発生後、ＳＲ
ラッチの作動方法によってＱおよびバーＱ信号の相補的
な状態がラッチされる。
に相補的な状態に達する。言い換えれば、クロック信号
（Ｃｌｋ）の正のエッジ変化からＱおよびバーＱ信号が
相補的な状態に達するまで遅延量は実質的に等しくされ
ている。そのため、ＱおよびバーＱ信号の発生後、ＳＲ
ラッチの作動方法によってＱおよびバーＱ信号の相補的
な状態がラッチされる。
【図１】従来技術のＤフリップフロップの回路線図であ
る。
る。
【図２】図１のＤフリップフロップのタイミング線図で
ある。
ある。
【図３】別の従来技術のＤフリップフロップの回路線図
である。
である。
【図４】本発明のＳＲラッチの回路線図である。
【図５】本発明に使用するのに適切なインバータの一つ
の実施の形態の回路線図である。
の実施の形態の回路線図である。
【図６Ａ】トランジスタの型を示す本発明のＳＲラッチ
を使用したＤフリップフロップの回路線図である。
を使用したＤフリップフロップの回路線図である。
【図６Ｂ】トランジスタの型を示す図６Ａのインバータ
の回路線図である。
の回路線図である。
【図７】データ感知ブロックに接続して使用された本発
明のＳＲラッチのタイミング線図である。
明のＳＲラッチのタイミング線図である。
３０ ＳＲラッチ ３１ 信号発生ブロック ３２ 静的記憶ブロック ３４ 第１論理ブロック ３６ 第２論理ブロック ３８ セット信号バーＳ ４０ リセット信号バーＲ ４２ Ｑ信号 ４４ バーＱ信号 ４６，４８ インバータ ５２，５４ スタック型トランジスタ対 ５６，５８ ｐＭＯＳトランジスタ ６２，６４ ｎＭＯＳトランジスタ ６６，６８，７０，７２ ゲート ８２，８４ クロス結合インバータ ９２ インバータ ９４ ｐＭＯＳトランジスタ ９６ ｎＭＯＳトランジスタ １００ 改良型のＤフリップフロップ １０１ データ感知ブロック
Claims (24)
- 【請求項１】 セット信号及びリセット信号からＱ信号
及びバーＱ信号をそれぞれ発生し、また休止状態をもっ
た信号発生ブロックと、 前記Ｑ信号及びバーＱ信号を受信し、第１及び第２論理
ブロックが休止状態になる時より前に前記第１及び第２
論理ブロックから出力された電圧レベルで前記Ｑ信号及
びバーＱ信号を維持する記憶ブロックと、を有すること
を特徴とするＳＲラッチ。 - 【請求項２】 前記Ｑ信号及びバーＱ信号が、実質的に
同時に相補的な状態へ変化することを特徴とする請求項
１記載のＳＲラッチ。 - 【請求項３】 前記信号発生ブロックが、前記セット信
号及びリセット信号から前記Ｑ信号及びバーＱ信号をそ
れぞれ発生するため第１及び第２論理ブロックを備え、
また前記第１及び第２論理ブロックが休止状態を有する
ことを特徴とする請求項１記載のＳＲラッチ。 - 【請求項４】 前記記憶ブロックが、静的記憶ブロック
であることを特徴とする請求項１記載のＳＲラッチ。 - 【請求項５】 前記静的記憶ブロックが、一対のクロス
結合インバータを備えることを特徴とする請求項４記載
のＳＲラッチ。 - 【請求項６】 前記第１及び第２論理ブロックが休止状
態になる時、前記静的記憶ブロックがそのときに記憶し
ていた状態を維持することを特徴とする請求項４記載の
ＳＲラッチ。 - 【請求項７】 前記第１及び第２論理ブロックが休止状
態になる前に、前記静的記憶ブロックが前記Ｑ信号及び
バーＱ信号をラッチすることを特徴とする請求項４記載
のＳＲラッチ。 - 【請求項８】 前記第１論理ブロックが、前記リセット
信号を受信するための第１インバータと、前記セット信
号と前記第１インバータの出力とを受信し、前記Ｑ信号
を発生する第１スタック型トランジスタ対とを備え、 前記第２論理ブロックが、前記セット信号を受信するた
めの第２インバータと、前記リセット信号と前記第２イ
ンバータの出力とを受信し前記バーＱ信号を発生する第
２スタック型トランジスタ対とを備えることを特徴とす
る請求項３記載のＳＲラッチ。 - 【請求項９】 前記第１及び第２スタック型トランジス
タ対が、休止状態をもつことを特徴とする請求項８記載
のＳＲラッチ。 - 【請求項１０】 前記第１と第２スタック型トランジス
タ対とのいずれか一方が低電圧レベルを出力した時、他
方のスタック型トランジスタ対が高電圧レベルを出力す
ることを特徴とする請求項８記載のＳＲラッチ。 - 【請求項１１】 前記第１及び第２スタック型トランジ
スタ対が、ｎＭＯＳトランジスタに直列に接続されたｐ
ＭＯＳトランジスタを備えることを特徴とする請求項８
記載のＳＲラッチ。 - 【請求項１２】 前記ｐＭＯＳトランジスタの大きさ
が、前記ｎＭＯＳトランジスタとほぼ同じであることを
特徴とする請求項１１記載のＳＲラッチ。 - 【請求項１３】 第１電圧レベルまたは第２電圧レベル
の入力信号を受信し、第１電圧レベルと第２電圧レベル
との間で変化するクロック信号を受信し、そして前記ク
ロック信号が前記第１電圧レベルと第２電圧レベルとの
間で変化する時に入力信号の電圧レベルを記憶し、前記
第１電圧レベル及び第２電圧レベルのセット信号及びリ
セット信号を発生する感知ブロックと、 前記セット信号及びリセット信号からＱ信号及びバーＱ
信号をそれぞれ発生し、また休止状態をもつ信号発生ブ
ロックと、 前記Ｑ信号及びバーＱ信号を受信し、前記信号発生ブロ
ックが、休止状態になる時より前に、前記第１及び第２
論理ブロックから出力された前記電圧レベルで前記Ｑ信
号及びバーＱ信号を維持する記憶ブロックと、を有する
ことを特徴とするフリップフロップ。 - 【請求項１４】 前記Ｑ信号及びバーＱ信号が、実質的
に同時に相補的な状態へ変化することを特徴とする請求
項１３記載のフリップフロップ。 - 【請求項１５】 前記信号発生ブロックが、前記セット
信号及びリセット信号から前記Ｑ信号及びバーＱ信号を
それぞれ発生し、また休止状態をもつ第１及び第２論理
ブロックを備えることを特徴とする請求項１３記載のフ
リップフロップ。 - 【請求項１６】 前記記憶ブロックが、静的記憶ブロッ
クであることを特徴とする請求項１５記載のフリップフ
ロップ。 - 【請求項１７】 前記静的記憶ブロックが、一対のクロ
ス結合インバータを備えることを特徴とする請求項１６
記載のフリップフロップ。 - 【請求項１８】 前記第１及び第２論理ブロックが休止
状態になる前に、前記静的記憶ブロックが前記Ｑ信号及
びバーＱ信号をラッチすることを特徴とする請求項１６
記載のフリップフロップ。 - 【請求項１９】 前記第１論理ブロックが、前記リセッ
ト信号を受信するための第１インバータと、前記セット
信号と前記第１インバータの出力とを受信し、前記Ｑ信
号を発生する第１スタック型トランジスタ対とを備え、 前記第２論理ブロックが、前記セット信号を受信するた
めの第２インバータと、前記リセット信号と前記第２イ
ンバータの出力とを受信し、前記バーＱ信号を発生する
第２スタック型トランジスタ対とを備えることを特徴と
する請求項１６記載のフリップフロップ。 - 【請求項２０】 前記第１と第２スタック型トランジス
タ対とのいずれか一方が低電圧レベルを出力した時、他
方のスタック型トランジスタ対が高電圧レベルを出力す
ることを特徴とする請求項１９記載のフリップフロッ
プ。 - 【請求項２１】 前記第１及び第２スタック型トランジ
スタ対が、ｎＭＯＳトランジスタに直列に接続されたｐ
ＭＯＳトランジスタを備え、前記ｐＭＯＳトランジスタ
の大きさが前記ｎＭＯＳトランジスタとほぼ同じである
ことを特徴とする請求項１９記載のフリップフロップ。 - 【請求項２２】 セット信号及びリセット信号を受信す
る工程と、 前記セット信号及びリセット信号から、相補的な状態を
もつＱ信号及びバーＱ信号を発生する工程と、 前記Ｑ及びバーＱ信号を発生する工程の後に、前記Ｑ信
号及びバーＱ信号の相補的な状態をラッチする工程と、
を備えることを特徴とするＳＲラッチの作動方法。 - 【請求項２３】 前記セット信号及びリセット信号が高
電圧レベルである時、高インピーダンス状態を発生する
工程をさらに有し、前記ラッチする工程が、高インピー
ダンス状態を発生する前記工程の前に相補的な状態の前
記Ｑ信号及びバーＱ信号をラッチすることを特徴とする
請求項２２記載のＳＲラッチの作動方法。 - 【請求項２４】 前記Ｑ信号及びバーＱ信号が、実質的
に同時に相補的な状態へ変化することを特徴とする請求
項２２記載のＳＲラッチの作動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/208,618 US6232810B1 (en) | 1998-12-08 | 1998-12-08 | Flip-flop |
| US09/208,618 | 1998-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228621A true JP2000228621A (ja) | 2000-08-15 |
Family
ID=22775292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11288958A Pending JP2000228621A (ja) | 1998-12-08 | 1999-10-12 | Ｓｒラッチ、フリップフロップ、及びｓｒラッチの作動方法 |
Country Status (2)
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| US (1) | US6232810B1 (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252787A (ja) * | 2004-03-05 | 2005-09-15 | Renesas Technology Corp | フリップフロップ回路 |
| JP2013110690A (ja) * | 2011-11-24 | 2013-06-06 | Toyota Motor Corp | ラッチト・コンパレータ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373310B1 (en) * | 2000-10-27 | 2002-04-16 | Intel Corporation | Scalable set/reset circuit with improved rise/fall mismatch |
| US6714053B2 (en) * | 2001-03-13 | 2004-03-30 | National Semiconductor Corporation | Fast set reset latch with complementary outputs having equal delay and duty cycle |
| JP2002344304A (ja) * | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | 差動アンプ回路および半導体集積回路装置 |
| US6819156B1 (en) * | 2001-11-26 | 2004-11-16 | Xilinx, Inc. | High-speed differential flip-flop |
| US6657472B1 (en) * | 2002-04-25 | 2003-12-02 | Cypress Semiconductor Corp. | Circuit, system, and method for programmably setting an input to a prioritizer of a latch to avoid a non-desired output state of the latch |
| DE10250869B3 (de) * | 2002-10-31 | 2004-04-29 | Infineon Technologies Ag | D-Flipflop mit reduzierter Transistoranzahl |
| DE10255636B4 (de) * | 2002-11-28 | 2010-12-02 | Infineon Technologies Ag | Schaltkreis-Anordnung |
| JP2005151170A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体集積回路 |
| DE102004012223A1 (de) * | 2004-03-12 | 2005-09-29 | Infineon Technologies Ag | Pulsgenerator-Schaltkreis und Schaltkreis-Anordnung |
| KR100735754B1 (ko) * | 2006-02-03 | 2007-07-06 | 삼성전자주식회사 | 센스 앰프 플립 플롭 |
| US7692466B2 (en) * | 2006-08-18 | 2010-04-06 | Ati Technologies Ulc | Sense amplifier based flip-flop |
| TW200840217A (en) * | 2007-03-23 | 2008-10-01 | Faraday Tech Corp | Circuit of scan flip-flop with extra hold time margin |
| US7893726B1 (en) * | 2007-07-24 | 2011-02-22 | Altera Corporation | Leakage compensation and improved setup/hold time in a dynamic flip-flop |
| US8504320B2 (en) * | 2009-08-10 | 2013-08-06 | Advantest Corporation | Differential SR flip-flop |
| US8692581B2 (en) * | 2011-06-28 | 2014-04-08 | Agilent Technologies, Inc. | Constant switching current flip-flop |
| US8824215B2 (en) * | 2011-09-12 | 2014-09-02 | Arm Limited | Data storage circuit that retains state during precharge |
| US9729129B2 (en) * | 2014-12-05 | 2017-08-08 | Bhaskar Gopalan | System and method for reducing metastability in CMOS flip-flops |
| KR102487109B1 (ko) * | 2015-12-15 | 2023-01-09 | 엘지디스플레이 주식회사 | 게이트 구동회로 및 이를 포함하는 표시 장치 |
| CN105763172B (zh) * | 2016-02-03 | 2018-07-17 | 中国电子科技集团公司第二十四研究所 | 高速低功耗触发器 |
| US20190286178A1 (en) * | 2018-03-15 | 2019-09-19 | Samsung Display Co., Ltd. | Wide common mode high resolution comparator |
| EP4010980A4 (en) * | 2019-08-07 | 2023-08-30 | INTEL Corporation | LOW POWER SEQUENTIAL CIRCUIT DEVICE |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845675A (en) | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| US4910713A (en) | 1988-06-27 | 1990-03-20 | Digital Euipment Corporation | High input impedance, strobed CMOS differential sense amplifier |
| US5192878A (en) | 1988-10-11 | 1993-03-09 | Oki Electric Industry Co., Ltd. | High-speed differential amplifier |
| US5124568A (en) * | 1991-02-14 | 1992-06-23 | Advanced Micro Devices, Inc. | Edge-triggered flip-flop |
| US5793236A (en) * | 1996-12-13 | 1998-08-11 | Adaptec, Inc. | Dual edge D flip flop |
-
1998
- 1998-12-08 US US09/208,618 patent/US6232810B1/en not_active Expired - Fee Related
-
1999
- 1999-10-12 JP JP11288958A patent/JP2000228621A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252787A (ja) * | 2004-03-05 | 2005-09-15 | Renesas Technology Corp | フリップフロップ回路 |
| JP4524453B2 (ja) * | 2004-03-05 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | フリップフロップ回路 |
| JP2013110690A (ja) * | 2011-11-24 | 2013-06-06 | Toyota Motor Corp | ラッチト・コンパレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6232810B1 (en) | 2001-05-15 |
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