JP2000209074A - D-type flip-flop - Google Patents

D-type flip-flop

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JP2000209074A JP11011719A JP1171999A JP2000209074A JP 2000209074 A JP2000209074 A JP 2000209074A JP 11011719 A JP11011719 A JP 11011719A JP 1171999 A JP1171999 A JP 1171999A JP 2000209074 A JP2000209074 A JP 2000209074A
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Ryoichi Suzuki
良一 鈴木
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Abstract

PROBLEM TO BE SOLVED: To add functions required for forming a semiconductor integrated circuit, especially a reset function and a set function or a preferable function of coping with scan test, to the D-type flip-flop of differential-RS latch constitution. SOLUTION: As a NAND circuit for connecting input to a set input terminal connected to an output terminal D' for outputting the same value as the data input terminal D of a differential inverter 1, a 3-input NAND circuit NAND3 is used. A reset signal input terminal RSTN is connected to one of the input of the 3-input NAND circuit NAND3. A Pch transistor TP101 inserted between the set input terminal S and a high potential side power source and an Nch transistor TN101 inserted between a reset input terminal R and a low potential side power source are controlled by a set signal input terminal SETN.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成されているD型フリップフロップに関するもので、特に半導体集積回路に用いられるD型フリップフロップについてのものである。 BACKGROUND OF THE INVENTION The present invention has the master latch is constituted by a differential inverter, relates D-type flip-flop slave latch is constituted by RS latch, D-type flip-flop in particular used in the semiconductor integrated circuit it is for.

【0002】 [0002]

【従来の技術】D型フリップフロップは、差動インバータのマスターラッチとRSラッチのスレイブラッチからなり、クロック入力信号に同期して、入力データを保持し、また保持しているデータを出力する機能を有する。 BACKGROUND ART D-type flip-flop consists of slave latch of master latch and RS latch of the differential inverter, functions in synchronism with the clock input signal, and holds the input data and for outputting data held having.
D型フリップフロップの機能は、クロック入力信号の評価期間においてデータ入力端子Dに入力されてきたデータがそのままデータ出力端子Qに現れるというものである。 D-type flip-flop function, data that has been input to the data input terminal D in the evaluation period of the clock input signal is that it appears at the data output terminal Q. このD型フリップフロップは同期型の半導体集積回路にとって基本的な素子である。 The D-type flip-flop is a fundamental element for synchronous semiconductor integrated circuit.

【0003】以下、図面を参照しながら従来のフリップフロップ回路について説明する。 [0003] The following describes a conventional flip-flop circuit with reference to the accompanying drawings.

【0004】まずは、図6に基づいて、従来からよく知られている一般的な差動−RSラッチ構成のD型フリップフロップについて説明する。 [0004] First, based on FIG. 6, the D-type flip-flop of the common differential -RS latch configurations are well known in the art is described. この説明は、回路構成および動作についての基本的な説明であって、問題点を指摘する意図のものではなく、後述する図8に示すリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップを理解するための基礎とするものである。 This description is a basic description of the circuit configuration and operation, and not intended to point out problems, D-type differential -RS latch configuration with the reset set functions shown in FIG. 8 to be described later in which the basis for understanding the flip-flop.

【0005】図6に示す差動−RSラッチ構成のD型フリップフロップは、マスターラッチが差動インバータで、スレイブラッチがRSラッチで構成されている。 [0005] D-type flip-flop differential -RS latch arrangement shown in Figure 6, the master latch in the differential inverter, slave latch is composed of the RS latch. 図6において、符号の1はマスターラッチを構成している差動インバータ、2はスレイブラッチを構成しているR 6, the differential inverter 1 reference numerals constituting the master latch, 2 constitute a slave latch R
Sラッチ、TP1,TP2,TP3およびTP4はPc S latch, TP1, TP2, TP3 and TP4 are Pc
h型MOSトランジスタ、TN1,TN2,TN3,T h-type MOS transistor, TN1, TN2, TN3, T
N6,TN7およびTN9はNch型MOSトランジスタ、NAND1およびNAND2は2入力NAND回路、INV1はインバータ回路、CLKはクロック入力端子、Dはデータ入力端子、Qは非反転のデータ出力端子、QNは反転データ出力端子、SおよびRはD型フリップフロップの内部ノードでRSラッチ2のセット入力端子とリセット入力端子、n1およびn2はトランジスタTN9のドレイン端子またはソース端子である。 N6, TN7 and TN9 are Nch-type MOS transistors, NAND1 and NAND2 are 2-input NAND circuit, the inverter circuit INV1, CLK denotes a clock input terminal, D is a data input terminal, Q is a non-inverting data output terminal, the QN inverted data output terminal, S and R are the internal nodes in the set input terminal and a reset input terminal of the RS latch 2 of the D-type flip-flops, n1 and n2 are the drain terminal or source terminal of the transistor TN9.

【0006】図6に示した差動−RSラッチ構成のD型フリップフロップについて、動作を説明する。 [0006] The D-type flip-flop differential -RS latch configuration shown in FIG. 6, the operation will be described. トランジスタTN9のゲートは直流電源に接続されて高電位側電源電位であるVDD電位に固定されているので常に導通状態となっている。 The gate of the transistor TN9 is a constantly conducting state are fixed to the VDD potential is high potential side power supply potential is connected to a DC power source.

【0007】まず、充電期間の動作を説明する。 [0007] First, a description will be given of the operation of the charging period. クロック入力端子CLKに入力されるクロック入力信号が低電位側電源電位であるVSS電位のとき、充電用の2つのPchトランジスタTP1およびTP2は導通状態となり、NchトランジスタTN1は非導通状態となる。 When the clock input signal input to the clock input terminal CLK of the VSS potential is a low potential side power supply potential, the two Pch transistors TP1 and TP2 for charging a conductive state, Nch transistor TN1 is turned off. したがって、RSラッチ2のセット入力端子SはPchトランジスタTP2を介してVDD電位にチャージされ、 Therefore, the set input terminal S of the RS latch 2 is charged to VDD through the Pch transistor TP2,
リセット入力端子RはPchトランジスタTP1を介してVDD電位にチャージされる。 Reset input terminal R is charged to VDD through the Pch transistor TP1. また、NchトランジスタTN6およびTN7も導通状態になるので、接続点n1およびn2はVDD電位からNchトランジスタの閾値電圧を減じた電位にチャージされる。 Further, since the Nch transistor TN6 and TN7 also rendered conductive, connection point n1 and n2 is charged to a potential obtained by subtracting the threshold voltage of the Nch transistor from VDD potential. NchトランジスタTN6,TN7が導通状態でもソースがグランドに接続されてVSS電位に固定のNchトランジスタT Nch transistor TN6, TN7 is fixed to the VSS potential source in a conducting state is connected to the ground Nch transistor T
N1が非導通状態となっているので、セット入力端子S Since N1 is in a non-conductive state, the set input terminal S
およびリセット入力端子Rからの放電は起こらない。 And discharging from the reset input terminal R does not occur. このとき、RSラッチ2のセット入力端子Sもリセット入力端子RもともにVDD電位となるので、RSラッチ2 In this case, since the both VDD potential set input terminal S is also a reset input terminal R of the RS latch 2, RS latch 2
はホールド状態となり、いま保持しているデータを保持し続ける。 Is placed in the hold state, it continues to hold the data that is held now. データ入力端子Dの状態のいかんにかかわらず、換言すれば、NchトランジスタTN2,TN3のどちらが導通状態でどちらが非導通状態であっても、N Regardless of the state of the data input terminal D, in other words, both in either a conducting state of the Nch transistor TN 2, TN3 is a non-conducting state, N =
chトランジスタTN1が非導通状態を保っているから、セット入力端子Sおよびリセット入力端子RのVD Since ch transistor TN1 is kept non-conducting state, VD of the set input terminal S and the reset input terminal R
D電位の状態は変わらない。 The state of the D potential does not change. 駆動用のPchトランジスタTP3およびTP4は非導通状態を保つ。 Pch transistor TP3 and TP4 for driving keep non-conductive state. このような状態を充電期間と呼ぶ。 Such a state is referred to as a charging period.

【0008】次に、評価期間の動作を説明する。 [0008] Next, the operation of the evaluation period. クロック入力端子CLKに入力されるクロック入力信号がVS Clock input signal input to the clock input terminal CLK is VS
S電位からVDD電位になっている期間が評価期間である。 Period that is from the S potential to the VDD potential is an evaluation period. 評価期間になると、充電用のPchトランジスタT It comes to the evaluation period, Pch transistor T for charging
P1およびTP2は非導通状態となり、NchトランジスタTN1は導通状態となる。 P1 and TP2 is rendered non-conductive, Nch transistor TN1 is turned on. この状態で、データ入力端子Dに入力されるデータの違いによる当該のD型フリップフロップの出力状態の違いを次に説明する。 In this state, it will be described the difference between the output state of the D-type flip-flop due to the difference of the data input to the data input terminal D.

【0009】データ入力端子DがVSS電位であるときは、NchトランジスタTN2は非導通状態であり、インバータ回路INV1の出力はVDD電位となるので、 [0009] When the data input terminal D is VSS potential, Nch transistor TN2 is nonconductive, the output of the inverter circuit INV1 is VDD potential,
NchトランジスタTN3は導通状態である。 Nch transistor TN3 is conductive state. 接続点n Connection point n
2はトランジスタTN3およびトランジスタTN1を介してVSS電位のグランドに接続され、その結果、接続点n2が接続点n1よりもより速くVSS電位となるため、セット入力端子Sは導通状態にあるトランジスタT 2 is connected via the transistor TN3 and the transistor TN1 to ground VSS potential, as a result, since the connection point n2 becomes faster VSS potential than the connection point n1, the set input terminal S is conductive the transistor T
N7を介して放電し、セット入力端子SはVSS電位となる。 N7 discharges through the set input terminal S becomes the VSS potential. すると、ゲートがVSS電位に下がったNchトランジスタTN6は非導通状態に反転し、ゲートがVS Then, Nch transistor TN6 the gate is lowered to the VSS potential is reversed in a non-conducting state, the gate VS
S電位に下がった駆動用のPchトランジスタTP3は導通状態に反転し、その結果として、直流電源より駆動用のPchトランジスタTP3を介してリセット入力端子RがチャージされてVDD電位となる。 Pch transistor TP3 for driving falls S potential is inverted to a conducting state, as a result, a reset input terminal R via the Pch transistor TP3 for driving from the DC power supply is charged has been VDD potential. セット入力端子SがVSS電位であるから反転データ出力端子QNにはVDD電位が出力され、リセット入力端子RがVDD A set input terminal S is the inverted data output terminal QN from a VSS potential is output VDD potential, the reset input terminal R VDD
電位であるからデータ出力端子QにはVSS電位が出力される。 Is VSS potential is output to the data output terminal Q from the potential.

【0010】上記とは逆に、データ入力端子DがVDD [0010] Contrary to the above, the data input terminal D is VDD
電位であるときは、NchトランジスタTN2は導通状態であり、インバータ回路INV1の出力はVSS電位となるので、NchトランジスタTN3は非導通状態である。 When the potential is, Nch transistor TN2 is conductive, the output of the inverter circuit INV1 Since the VSS potential, Nch transistor TN3 is nonconductive. 接続点n1はトランジスタTN2およびトランジスタTN1を介してVSS電位のグランドに接続され、 Connection point n1 is connected to the ground VSS potential through the transistor TN2 and the transistor TN1,
その結果、接続点n1が接続点n2よりもより速くVS As a result, more quickly than the connection point n1 connection point n2 VS
S電位となるため、リセット入力端子Rは導通状態にあるトランジスタTN6を介して放電し、リセット入力端子RはVSS電位となる。 Since the S potential, the reset input terminal R and discharged through the transistor TN6 in the conducting state, the reset input terminal R becomes the VSS potential. すると、ゲートがVSS電位に下がったNchトランジスタTN7は非導通状態に反転し、ゲートがVSS電位に下がった駆動用のPchトランジスタTP4は導通状態に反転し、その結果として、直流電源より駆動用のPchトランジスタTP4を介してセット入力端子SがチャージされてVDD電位となる。 Then, Nch transistor TN7 whose gate is lowered to VSS potential is inverted into a nonconductive state, Pch transistor TP4 for driving the gate is lowered to VSS potential is inverted to a conducting state, as a result, for driving from the DC power supply via the Pch transistor TP4 is set input terminal S becomes the charge has been VDD potential. セット入力端子SがVDD電位であるから反転データ出力端子QNにはVSS電位が出力され、リセット入力端子RがVSS電位であるからデータ出力端子QにはVDD電位が出力される。 Set input terminal S is VSS potential is output to the inverted data output terminal QN from a VDD potential, the reset input terminal R to the data output terminal Q from a VSS potential VDD potential is outputted.

【0011】差動インバータ1の出力端子としてRSラッチ2のセット入力端子Sに接続された出力端子D′はデータ入力端子Dに入力されたデータと同じ値を出力する。 [0011] The output terminal D connected to the set input terminal S of the RS latch 2 as the output terminal of the differential inverter 1 'outputs the same value as data input to the data input terminal D. 差動インバータ1の出力端子としてRSラッチ2のリセット入力端子Rに接続された出力端子DN′はデータ入力端子Dに入力されたデータの反転値を出力する。 Output terminal DN of the output terminal of the differential inverter 1 is connected to the reset input terminal R of the RS latch 2 'outputs the inverted value of the data input to the data input terminal D.

【0012】差動−RSラッチ構成のD型フリップフロップはセットアップ時間が短いという特長があり、高い周波数のクロック入力信号で半導体集積回路を動作させるためには有効なD型フリップフロップである。 [0012] D-type flip-flop differential -RS latch arrangement has advantage that a short set-up time, an effective D-type flip-flop in order to operate the semiconductor integrated circuit at a high frequency clock input signal.

【0013】実際にD型フリップフロップを半導体集積回路に用いる場合には、クロック入力信号に同期してデータをラッチして出力する機能のほかに、リセット機能やセット機能、さらに半導体集積回路のテストを容易化するためにスキャンテストに対応する機能が必要である。 [0013] In actually using the D-type flip-flop in the semiconductor integrated circuit, in addition to the function of latching and outputting the data in synchronization with a clock input signal, a reset function and set function, additional testing of the semiconductor integrated circuit it is necessary to the function corresponding to the scan test in order to facilitate.

【0014】次に、これらの機能について、図面を参照しながら順に説明する。 [0014] Next, these features will be described in order with reference to the accompanying drawings.

【0015】まずはリセット機能の付加について説明する。 [0015] First, the addition of the reset function will be explained. この説明は、回路構成および動作についての基本的な説明であって、問題点を指摘する意図のものではなく、後述する図8に示すリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップを理解するための基礎とするものである。 This description is a basic description of the circuit configuration and operation, and not intended to point out problems, D-type differential -RS latch configuration with the reset set functions shown in FIG. 8 to be described later in which the basis for understanding the flip-flop.

【0016】図7はリセット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図である。 [0016] FIG. 7 is a circuit diagram of a D-type flip-flop differential -RS latch arrangement with a reset function. 図9において、TP5,TP6およびTP100はPch In Figure 9, TP5, TP6 and TP100 are Pch
型MOSトランジスタ、TN100はNch型MOSトランジスタ、INV5はインバータ回路、RSTNはリセット信号入力端子であり、その他の符号については図6と同じである。 Type MOS transistor, TN100 is Nch-type MOS transistor, INV5 is an inverter circuit, RSTN is the reset signal input terminal, and other symbols are the same as FIG.

【0017】このリセット機能付きの差動−RSラッチ構成のD型フリップフロップの動作を説明する。 [0017] describing the operation of the D-type flip-flop differential -RS latch configuration with the reset function. RSラッチ2のセット入力端子Sおよびリセット入力端子Rの状態がどのような状態であっても、リセット信号入力端子RSTNを低電位側電源電位のVSS電位に切り換えると、インバータ回路INV5を介して反転された高電位側電源電位のVDD電位によってNchトランジスタTN100が導通状態に反転し、またリセット信号入力端子RSTNからの直接のVSS電位によりPchトランジスタTP100が導通状態に反転する。 Whatever state is state set input terminal S and a reset input terminal R of the RS latch 2, switch the reset signal input terminal RSTN the VSS potential on the low potential side power supply potential, inverted by the inverter circuit INV5 by Nch transistor TN100 is the VDD potential of the high potential side power supply potential is reversed into a conducting state, also Pch transistor TP100 is inverted to a conducting state by direct VSS potential from the reset signal input terminal RSTN. その結果として、セット入力端子SはVSS電位になり、リセット入力端子RはVDD電位になる。 As a result, the set input terminal S becomes VSS potential, the reset input terminal R becomes a VDD potential. このとき、充電用のP In this case, P for charging
chトランジスタTP5,TP6は非導通状態に反転している。 ch transistor TP5, TP6 is inverted into a nonconductive state. また、セット入力端子SがVSS電位になることからNchトランジスタTN6は非導通状態となり、 Further, Nch transistor TN6 since the set input terminal S to the VSS potential is rendered non-conductive,
リセット入力端子RはVSS電位のグランドから絶縁された状態となる一方、PchトランジスタTP3が導通状態となって、このトランジスタTP3を介してVDD While the reset input terminal R is in a state of being insulated from the ground VSS potential, is Pch transistor TP3 is a conductive state, VDD via the transistor TP3
電位の直流電源よりリセット入力端子Rに充電が行われることから、リセット入力端子RはそのVDD電位を保つ。 Since the charging is performed to a reset input terminal R from the DC power supply potential, the reset input terminal R keeps its VDD potential. また、リセット入力端子RがVDD電位になることからPchトランジスタTP4が非導通状態となり、P Further, Pch transistor TP4 from the reset input terminal R becomes the VDD potential becomes nonconductive, P
chトランジスタTP6も非導通状態であるので、セット入力端子Sに対する充電は起こらず、セット入力端子SはそのVSS電位を保つ。 Since ch transistor TP6 also is non-conducting state, charging of the set input terminal S does not occur, a set input terminal S keeps its VSS potential.

【0018】以上のようにして、リセット入力端子RがVDD電位となることからデータ出力端子QからはVS [0018] As described above, VS from the data output terminal Q of the reset input terminal R becomes the VDD potential
S電位が出力され、セット入力端子SがVSS電位になることから反転データ出力端子QNからはVDD電位が出力されることになる。 Is output S potential, so that the VDD potential is output from the inverted data output terminal QN of the set input terminal S becomes VSS potential. すなわち、リセット機能が実現されている。 That is, the reset function is implemented. この動作は、クロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現できる。 This operation is so carried out independently of the state of the clock input signal input to the clock input terminal CLK, asynchronously reset function can be implemented.

【0019】次に、セット機能について説明する。 Next, a description will be given set function. ここでは図示は省略する。 Illustrated is omitted here. 図7の場合のリセット機能の実現に際しては、NchトランジスタTN100をセット入力端子Sに接続し、このトランジスタTN100をリセット信号により導通状態にしてセット入力端子SをVS Upon implementation of the reset function in the case of FIG. 7 connects the Nch transistor TN100 to the set input terminal S, the set input terminal S and the transistor TN100 into a conducting state by the reset signal VS
S電位に固定するとともに、PchトランジスタTP1 Is fixed to the S potential, Pch transistors TP1
00をリセット入力端子Rに接続し、このトランジスタTP100をリセット信号により導通状態にしてリセット入力端子RをVDD電位に固定するように構成した。 Connect the 00 to the reset input terminal R, a reset input terminal R and configured to secure to the VDD potential and the transistor TP100 in a conducting state by the reset signal.
これと同じような考え方でセット機能も実現できる。 Set function in the same way of thinking and this can also be realized. その様子は次の説明で用いる図8を参照すると分かりやすい。 This state is easily understood by referring to FIG. 8 to be used in the following description. すなわち、セット入力端子SにPchトランジスタTP101を接続し、このトランジスタTP101をセット信号により導通状態にしてセット入力端子SをVD That is, to connect the Pch transistor TP101 to the set input terminal S, the set input terminal S and the transistors TP101 in a conductive state by a set signal VD
D電位に固定するとともに、NchトランジスタTN1 Is fixed to the D voltage, Nch transistors TN1
01をリセット入力端子Rに接続し、このトランジスタTN101をセット信号により導通状態にしてリセット入力端子RをVSS電位に固定するように構成すればよい。 01 is connected to the reset input terminal R, a reset input terminal R and the transistor TN101 into a conducting state by the set signal may be configured to secure the VSS potential. リセット入力端子RがVSS電位となることからデータ出力端子QからはVDD電位が出力され、セット入力端子SがVDD電位になることから反転データ出力端子QNからはVSS電位が出力されることになる。 From the data output terminal Q of the reset input terminal R becomes the VSS potential is output VDD potential, so that the VSS potential is output from the inverted data output terminal QN of the set input terminal S becomes the VDD potential . すなわち、セット機能が実現されていることになる。 That is, the set function is realized. この動作は、クロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現できる。 This operation is so carried out independently of the state of the clock input signal input to the clock input terminal CLK, asynchronously set function can be realized.

【0020】次に、従来の技術として、リセット機能とセット機能の両方を備えた差動−RSラッチ構成のD型フリップフロップについて図8を用いて説明する。 Next, as a conventional art, the D-type flip-flop differential -RS latch configuration with both reset function and the set function will be described with reference to FIG. 図8 Figure 8
はリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図である。 Is a circuit diagram of a D-type flip-flop differential -RS latch configuration with reset Set function.

【0021】図8において、TP7,TP8およびTP [0021] In FIG. 8, TP7, TP8 and TP
101はPch型MOSトランジスタ、TN101はN 101 Pch MOS transistor, TN101 is N
ch型MOSトランジスタ、INV6はインバータ回路、SETNはセット信号入力端子、その他については図7と同じである。 ch MOS transistor, INV6 inverter circuit, SETN the set signal input terminal, the other elements are the same as FIG.

【0022】次に、動作を説明する。 [0022] Next, the operation will be described. リセット機能を働かさないときはリセット信号入力端子RSTNはVDD Reset signal input terminal RSTN when not exerted a reset function VDD
電位としておく。 Keep the potential. 同様に、セット機能を働かさないときはセット信号入力端子SETNはVDD電位としておく。 Similarly, the set signal input terminal SETN when not exerted a set function keep the VDD potential.

【0023】リセット機能を働かせるときは、リセット信号入力端子RSTNをVSS電位に切り換える。 [0023] When exerting reset function switches the reset signal input terminal RSTN the VSS potential. これにより、図7で説明したのと同じように、NchトランジスタTN100とPchトランジスタTP100がともに導通状態となり、セット入力端子SがVSS電位に固定され、リセット入力端子RがVDD電位に固定される結果、データ出力端子QからはVSS電位が出力され、反転データ出力端子QNからはVDD電位が出力されることになって、リセット機能が非同期的に実現される。 Thus, in the same manner as described in FIG. 7, the results become both rendered conductive, Nch transistor TN100 and the Pch transistor TP100, the set input terminal S is fixed to the VSS potential, the reset input terminal R is fixed to the VDD potential , from the data output terminal Q is outputted VSS potential, is from the inverted data output terminal QN supposed to have VDD potential is outputted, the reset function is asynchronously realized.

【0024】次に、セット機能について説明する。 [0024] Next, a description will be given set function. RS RS
ラッチ2のセット入力端子Sおよびリセット入力端子R Set input terminal of the latch 2 S and a reset input terminal R
の状態がどのような状態であっても、リセット信号入力端子RSTNがVDD電位の状態で、セット信号入力端子SETNを低電位側電源電位のVSS電位に切り換えると、インバータ回路INV6を介して反転された高電位側電源電位のVDD電位によってNchトランジスタTN101が導通状態に反転し、またセット信号入力端子SETNからの直接のVSS電位によりPchトランジスタTP101が導通状態に反転する。 Even state what conditions, the state of the reset signal input terminal RSTN is the VDD potential, switch the set signal input terminal SETN the VSS potential on the low potential side power supply potential is inverted through the inverter circuit INV6 by the VDD potential of the high potential side power supply potential Nch transistor TN101 is inverted to a conducting state, also by direct VSS potential from the set signal input terminal SETN Pch transistor TP101 is inverted into a conductive state. その結果として、セット入力端子SはVDD電位になり、リセット入力端子RはVSS電位になる。 As a result, the set input terminal S becomes VDD potential, the reset input terminal R becomes VSS potential. このとき、充電用のPc In this case, Pc for charging
hトランジスタTP7,TP8は非導通状態に反転している。 h transistor TP7, TP8 is inverted to a non-conducting state. また、リセット入力端子RがVSS電位になることからNchトランジスタTN7は非導通状態となり、 Further, Nch transistor TN7 is rendered non-conductive because the reset input terminal R becomes the VSS potential,
セット入力端子SはVSS電位のグランドから絶縁された状態となる一方、PchトランジスタTP4が導通状態となって、このトランジスタTP4を介してVDD電位の直流電源よりセット入力端子Sに充電が行われることから、セット入力端子SはそのVDD電位を保つ。 A set input terminal S whereas in a state of being insulated from the ground VSS potential, the Pch transistor TP4 is rendered conductive, charge from the DC power supply of the VDD potential through the transistor TP4 to the set input terminal S is performed from, set input terminal S keep the VDD potential. また、セット入力端子SがVDD電位になることからPc Also, Pc since the set input terminal S becomes the VDD potential
hトランジスタTP3が非導通状態となり、PchトランジスタTP7も非導通状態であるので、リセット入力端子Rに対する充電は起こらず、リセット入力端子RはそのVSS電位を保つ。 h transistor TP3 becomes nonconductive, the Pch transistor TP7 is also at a non-conducting state, charging of the reset input terminal R does not occur, a reset input terminal R keeps its VSS potential.

【0025】以上のようにして、リセット入力端子RがVSS電位となることからデータ出力端子QからはVD [0025] As described above, VD is the data output terminal Q of the reset input terminal R becomes the VSS potential
D電位が出力され、セット入力端子SがVDD電位になることから反転データ出力端子QNからはVSS電位が出力されることになる。 D potential is outputted, so that the VSS potential is output from the inverted data output terminal QN of the set input terminal S becomes the VDD potential. すなわち、セット機能が実現されている。 In other words, the set function is realized. この動作は、クロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現できる。 This operation is so carried out independently of the state of the clock input signal input to the clock input terminal CLK, asynchronously set function can be realized.

【0026】ここで、仮に、リセット信号入力端子RS [0026] In this case, if the reset signal input terminal RS
TNをVSS電位に切り換えると同時にセット入力端子SもVSS電位に切り換えた場合の動作を考えてみる。 Set and at the same time switch the TN to the VSS potential input terminal S also consider the operation in the case where switching to the VSS potential.
充電用のPchトランジスタTP5,TP7,TP6, Pch transistor for charging TP5, TP7, TP6,
TP8は非導通状態となる。 TP8 is rendered non-conductive state. そして、セット入力端子S Then, the set input terminal S
に接続されているNchトランジスタTN100とPc Nch transistors TN100 and Pc connected to
hトランジスタTP101とが同時に導通状態となるとともに、リセット入力端子Rに接続されているPchトランジスタTP100とNchトランジスタTN101 h with a transistor TP101 is turned simultaneously, Pch transistor TP100 and an Nch transistor connected to the reset input terminal R TN101
とが同時に導通状態となる。 Door is turned on at the same time.

【0027】セット入力端子S側において、PchトランジスタTP101はそのソースがVDD電位の直流電源に接続され、NchトランジスタTN100はそのソースがVSS電位のグランドに接続されているため、電源−グランド間に短絡パスが発生してしまう。 [0027] In the set input terminal S side, Pch transistor TP101 has a source connected to the DC power supply VDD potential, since the Nch transistor TN100 has its source connected to the ground VSS potential, the power supply - short circuit between ground path occurs. 同様に、 Similarly,
リセット入力端子R側において、PchトランジスタT In the reset input terminal R side, Pch transistor T
P100はそのソースがVDD電位の直流電源に接続され、NchトランジスタTN101はそのソースがVS P100 has its source connected to the DC power source VDD potential, Nch transistor TN101 has its source VS
S電位のグランドに接続されているため、これも電源− Because it is connected to the ground of S potential, which is also the power supply -
グランド間に短絡パスが発生してしまう。 Short-circuit path is generated between the ground.

【0028】ここで、論点を変える。 [0028] In this case, change the issues. 同期式の論理回路に対してスキャンテストを行うためには、多数のD型フリップフロップをすべて「スキャンテスト用」のD型フリップフロップで構成し、それらを論理回路との接続とは別にすべてFFをシリアル接続して、スキャーンチェーンを構成していた。 To perform a scan test for a logic circuit in synchronous constitutes the D-type flip-flops of all the number of D-type flip-flop "scan test", they and the connection between the logic circuit separately all FF the by serial connection, it constituted the scan over down the chain. しかし、近年、計算機技術の進歩がめざましく、すべてのD型フリップフロップをスキャンチェーン接続しなくても、有効なテストパターンを計算することができるようになってきた。 However, in recent years, advances in computer technology is remarkable, even without all of the D-type scan flip-flops chained, have come to be able to calculate the effective test patterns. その技術を「パーシャルスキャンテスト」という。 The technology called "partial scan test". その結果、スキャーンチェーンに必要なD型フリップフロップのみを「スキャーンテスト用」のD型フリップフロップで構成すればよくなった。 As a result, it was only a D-type flip-flops required to scan over down the chain well be composed of a D-type flip-flop of "for scanning over emissions test".

【0029】パーシャルスキャンテストの回路構成の概念の一例を図9に示す。 [0029] An example of the concept of the circuit configuration of the partial scan test in FIG. 図9において、20は同期式の論理回路、FF1,FF2,FF3,FF4,FF5, 9, 20 is a logic circuit for synchronous, FF1, FF2, FF3, FF4, FF5,
FF6,FF7,FF8は「スキャンテスト用」のD型フリップフロップ、FF100,FF101,FF10 FF6, FF7, FF8 is a D-type flip-flop of the "scan test", FF100, FF101, FF10
2およびFF103は「通常」のD型フリップフロップ、w1,w2,w3,w4,w5,w6,w7,w8 2 and FF103 D-type flip-flop of the "normal", w1, w2, w3, w4, w5, w6, w7, w8
およびw9はスキャンチェーンを構成するための配線、 And w9 wiring for constituting a scan chain,
INはスキャンテストの入力端子、OUTはスキャンテストの出力端子である。 IN an input terminal of the scan test, OUT is the output terminal of the scan test.

【0030】ここでは、想定されるすべての「スキャンテスト用」のD型フリップフロップをスキャンチェーン配線することに代えて、「スキャンテスト用」のD型フリップフロップとしては必要最小限のものを用意し、それらをスキャンチェーン配線している。 [0030] Here, instead of scan chain interconnect the D-type flip-flops of all contemplated "scan test", the one that satisfies the necessary minimum as D-type flip-flop of the "scan test" and, and they were scan chain interconnect. これにより、 As a result,
「スキャンテスト用」のD型フリップフロップ群の全体が占める面積の減少が図れる。 Reduction of the area which is entirely occupied by the D-type flip-flop group of "scan test" can be achieved.

【0031】しかし、「スキャンテスト用」のD型フリップフロップそのものとしては、依然として面積の大きいものが用いられている。 [0031] However, as the D-type flip-flop itself "for the scan test", it is still one of the area large is used. 図10はパーシャルスキャンテスト対応の従来の「スキャンテスト用」のD型フリップフロップ30の構成を示す。 Figure 10 shows the structure of a D-type flip-flop 30 of the "scan test" partial scan test compatible conventional. これは、図9における「スキャンテスト用」のD型フリップフロップFF1〜 This, D-type flip-flop FF1~ of "scan test" in FIG. 9
FF8を代表的に示している。 It is representatively shown FF8. 図10において、10はセレクタ回路、11は「通常」のD型フリップフロップ、Dはデータ入力端子、DTはテストデータ入力端子、Tはデータ入力端子Dの入力データとテストデータ入力端子DTの入力データのうちのどちらのデータを入力するかを決めるための選択信号の入力端子、CLKはクロック入力端子、Qは非反転のデータ出力端子、QN 10, the selector circuit 10, 11 is a D-type flip-flop of the "normal", D is a data input terminal, DT is the test data input terminal, T is the input of the input data and the test data input terminal DT of the data input terminal D input terminal of the selection signal for determining whether to enter either of the data of the data, CLK denotes a clock input terminal, Q is a non-inverting data output terminal, QN
は反転データ出力端子である。 Is an inverted data output terminal.

【0032】テストデータ入力端子DTはスキャンテストを行うためにテストデータを入力する関係上不可欠のものである。 The test data input terminal DT are those on the relationship between essential to enter the test data in order to perform the scan test. 図9に示すように、ある「スキャンテスト用」のD型フリップフロップのテストデータ入力端子D As shown in FIG. 9, one test data input terminal D of the D-type flip-flop of the "scan test"
Tには前段の「スキャンテスト用」のD型フリップフロップのデータ出力端子Qからのテストデータが1クロック周期をおいてスキャンするかたちで入力されるようになっている。 So that the test data from the D-type flip-flop data output terminal Q of the "scan test" of the preceding stage is input in the form of scanning at a one clock period in the T.

【0033】図10に戻って、スキャンテストを行わないときは、通常のデータがデータ入力端子Dに入力され、セレクタ回路10の出力端子Yから次段の「通常」 [0033] Returning to FIG. 10, when not the scan test, normal data is input to the data input terminal D, "normal" from the output terminal Y of the selector circuit 10 of the next stage
のD型フリップフロップ11へ出力される。 It is output to the D-type flip-flop 11. スキャンテストを行うときは、テストデータがテストデータ入力端子DTに入力され、セレクタ回路10の出力端子YからD型フリップフロップ11へ出力される。 When performing a scan test, the test data is input to the test data input terminal DT, is output from the output terminal Y of the selector circuit 10 to the D-type flip-flop 11. 通常のデータとテストデータの択一的な選択のためにセレクタ回路1 Selector circuitry for alternative selection of normal data and test data 1
0を必要とし、またその選択のために選択信号入力端子Tを必要としている。 0 requires, also in need of selection signal input terminal T for that selection. クロック入力端子CLKに入力されるクロック入力信号としては、通常動作モードとスキャンテストモードとで共通に使用するようになっている。 The clock input signal input to the clock input terminal CLK, adapted for use in common between the normal operation mode and a scan test mode.

【0034】 [0034]

【発明が解決しようとする課題】図8に示した従来のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップにおいては、RSラッチ2の2つの出力であるデータ出力端子Qと反転データ出力端子QNとの両方から出力データを取り出すためには、RSラッチ2を構成する2入力NAND回路NAND1,NAND In the D-type flip-flops of the conventional reset set function of the differential -RS latch configuration shown in FIG. 8 [0007] includes a data output terminal Q are two outputs of the RS latch 2 to retrieve output data from both the inverted data output terminal QN is 2-input NAND circuit constituting the RS latch 2 NAND1, NAND
2の各々を構成しているすべてのトランジスタのゲート幅を大きくする必要がある。 The gate width of all transistors constituting each of the two should be increased. しかし、これらのトランジスタは動作しないときには、他のトランジスタの負荷となってしまう。 However, these transistors when not in operation, becomes a load of the other transistor. そのため、トランジスタのゲート幅サイズの最適化が難しいという問題があった。 Therefore, there is a problem that optimization of the gate width size of the transistor is difficult.

【0035】また、前述したように、図8のリセット・ [0035] In addition, as described above, the reset of Figure 8
セット機能付きの差動−RSラッチ構成のD型フリップフロップにおいては、リセット信号入力端子RSTNとセット信号入力端子SETNとをともに低電位側電源電位のVSS電位に設定したときには、セット入力端子S In the D-type flip-flop differential -RS latch configuration with set function, when set and a reset signal input terminal RSTN a set signal input terminal SETN together VSS potential on the low potential side power supply potential, a set input terminal S
側におけるPchトランジスタTP101とNchトランジスタTN100との同時導通により、またリセット入力端子R側におけるPchトランジスタTP100とNchトランジスタTN101との同時導通により、電源−グランド間に短絡パスが発生してしまい、その結果、リセット機能もセット機能もともに働かないという問題がある。 Simultaneous conduction of the Pch transistor TP101 and the Nch transistor TN100 in the side, and by the simultaneous conduction of the Pch transistor TP100 and the Nch transistor TN101 at the reset input terminal R side, the power supply - short path between the ground ends up occurring, as a result , there is a problem that the reset function also does not work both also set function.

【0036】さらに、図10に示した「スキャンテスト用」のD型フリップフロップの場合、「通常」のD型フリップフロップと比べて、セットアップ時間が大きくなるという問題がある。 Furthermore, in the case of D-type flip-flop shown in FIG. 10, "scan test", as compared with the D-type flip-flop of the "normal", there is a problem that the setup time is increased. 通常、半導体集積回路の設計においては、パーシャルスキャンテストのためのスキャンチェーンのことは考えないで半導体集積回路の設計を行い、最終段階で、計算機によりパーシャルスキャンテストのためのスキャンチェーンを自動発生させる。 Usually, in the design of the semiconductor integrated circuit performs a design of a semiconductor integrated circuit not assume that the scan chain for partial scan test, in the final stage, to automatically generate a scan chain for partial scan test by computer . スキャンチェーンを発生させることにより、一部の「通常」のD型フリップフロップが「スキャンテスト用」のD型フリップフロップと置き換わる。 By generating a scan chain, a portion of the D-type flip-flop of the "normal" is replaced with the D-type flip-flop of the "scan test". 「スキャンテスト用」のD型フリップフロップは「通常」のD型フリップフロップに比べて、入力部にセレクタ回路10が存在するため、「通常」のD型フリップフロップ11の内部のデータをラッチする部分までのパスが長くなり、そのことが原因でセットアップ時間が大きくなる。 D-type flip-flop of the "scan test" as compared with the D-type flip-flop of the "normal", because the selector circuit 10 to the input unit is present, latches the internal data of the D-type flip-flop 11 of the "normal" path to the portion becomes long, that it is set-up time is increased due. そのため、半導体集積回路のタイミングに関わる設計をやり直す必要が生じることがあり、問題となっている。 Therefore, you may need to re-design related to the timing of the semiconductor integrated circuit occurs in question. また、「スキャンテスト用」のD型フリップフロップは「通常」のD型フリップフロップに比べて、素子数、レイアウト面積が大きく、そのためチップ面積が増大するという問題もある。 Also, D-type flip-flop of the "scan test" as compared with the D-type flip-flop of the "normal", the number of elements, a large layout area, there is also a problem that because the chip area increases.

【0037】本発明は、上記のような問題に鑑み、差動−RSラッチ構成のD型フリップフロップについて、半導体集積回路を作るために必要な機能、特に、リセット機能、セット機能、あるいは、好ましいスキャンテスト対応機能を付加することを課題としている。 The present invention has been made in view of the above problems, the D-type flip-flop differential -RS latch configuration, functions required for making a semiconductor integrated circuit, in particular, reset function, set function, or, preferably It is an object of adding the scan test support function.

【0038】 [0038]

【課題を解決するための手段】本発明にかかわるD型フリップフロップは、上記の課題を解決するために次のような構成とする。 D-type flip-flop according to the present invention In order to achieve the above object, according to the following configuration in order to solve the above problems. RSラッチは2つのNAND回路で構成されるが、そのうち一方を3入力NAND回路とし、 RS latch is constituted by two NAND circuits, and of which one of the 3-input NAND circuit,
これの一つの入力端子にローアクティブのリセット信号またはセット信号の入力端子を接続しておく。 Keep connecting an input terminal of the low-active reset signal or the set signal to the one input terminal. リセット信号やセット信号をインアクティブの高電位側電源電位(VDD電位)にしておく限りにおいて、3入力NAN The extent to keep the high potential side power supply potential of the inactive (VDD potential) of the reset signal and the set signal, the 3-input NAN
D回路の動作は2入力NAND回路と実質的に同じとなり、所期のフリップフロップ動作を行う。 Operation of D circuit 2 input NAND circuit substantially the same, and the performing the desired flip-flop operation. リセット信号またはセット信号がアクティブの低電位側電源電位(V Reset signal or set signal is active low potential side power supply potential (V
SS電位)にされると、3入力NAND回路の一つの入力端子に低電位側電源電位(VSS電位)が入力されることになり、他の二つの入力端子の状態がいかなる組み合わせにあっても、3入力NAND回路の出力端子からは高電位側電源電位(VDD電位)が出力されることになる。 When the SS potential), 3 inputs become one of the input terminals of the NAND circuit to the low potential side power supply potential (VSS potential) is inputted, even the state of the other two input terminals to any combination , will be the high power supply potential (VDD potential) is outputted from the output terminal of 3-input NAND circuit. したがって、この3入力NAND回路を反転出力側に設けておくと、セット信号が同時に入力されてもリセット信号によって優先的なリセット機能が実現される。 Therefore, when the advance provision of the 3-input NAND circuit to the inverting output side, a set signal is preferential reset function is implemented by a reset signal be input simultaneously. また、3入力NAND回路を非反転出力側に設けておくと、リセット信号が同時に入力されてもセット信号によって優先的なセット機能が実現される。 The three input when the NAND circuit preferably provided to the non-inverting output, a reset signal is preferentially set function is realized by the set signal be input simultaneously.

【0039】さらに、3入力NAND回路の出力端子に非反転のデータ出力端子と反転データ出力端子との両者をいずれかにインバータ回路を用いて接続しておくと、 [0039] Moreover, if you connect using an inverter circuit to either the output terminal and the non-inverted data output terminals of both the inverted data output terminal of 3-input NAND circuit,
RSラッチにおける2つのNAND回路の各々を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。 A plurality of transistors constituting each of the two NAND circuits in the RS latch, the optimization of the design or to how the gate width becomes easy.

【0040】さらに、通常動作のクロック入力端子のほかにテスト用クロック入力端子を設け、通常動作のデータ入力端子のほかにテストデータ入力端子を設け、通常動作状態とテスト動作状態とで相互の干渉がない状態とすることにより、D型フリップフロップに対するテストをセレクタ回路を用いずに実現する。 [0040] In addition, the test clock input terminal is provided in addition to the clock input terminal of the normal operation, the test data input terminal is provided in addition to the data input terminal of the normal operation, mutual interference between the normal operating state and the test operation state with the absence, to achieve a test for D-type flip-flop without a selector circuit.

【0041】 [0041]

【発明の実施の形態】本発明にかかわる請求項1のD型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成され、 D-type flip-flop of claim 1 according to the embodiment of the present invention, the master latch is constituted by a differential inverter, slave latch is constituted by RS latch,
前記RSラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第1のNAND回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第2のNAND回路とを有する構成となっていて、少なくともリセット機能を備えたD型フリップフロップであって、前記第1のNAND回路を3入力NAND回路で構成し、この3入力NAND回路の一つの入力端子にリセット信号入力端子を接続した構成としてある。 Output the RS latch, for outputting a first NAND circuit the set input terminal to an output terminal for outputting the same value as the data input terminal of the differential inverter is connected, the inverse of the inverted value of the data input terminal its reset second have a structure and a NAND circuit having an input terminal connected to a D-type flip-flop having at least a reset function, constituting the first NAND circuit 3 inputs NAND circuit and, there is a structure of connecting the reset signal input terminal to one input terminal of the 3-input NAND circuit. リセット信号をインアクティブの高電位側電源電位(VDD電位)にしておく限りにおいて、3入力N The extent to keep the high potential side power supply potential of the inactive (VDD potential) of the reset signal, 3 input N
AND回路の動作は2入力NAND回路と実質的に同じとなり、所期のフリップフロップ動作を行う。 Operation of the AND circuit is a two-input NAND circuit substantially the same, and the performing the desired flip-flop operation. リセット信号がアクティブの低電位側電源電位(VSS電位)にされると、3入力NAND回路の一つの入力端子に低電位側電源電位(VSS電位)が入力されることになり、 When the reset signal is in the low potential side power supply potential of the active (VSS potential), is three one input terminal the low potential side power supply potential of the input NAND circuit (VSS potential) that is input,
他の二つの入力端子の状態がいかなる組み合わせにあっても、3入力NAND回路の出力端子からは高電位側電源電位(VDD電位)が出力されることになる。 Even state of the other two input terminals to any combination, will be the high power supply potential (VDD potential) is outputted from the output terminal of 3-input NAND circuit. したがって、この3入力NAND回路を反転出力側に設けておくと、セット信号が同時に入力されてもリセット信号によって優先的なリセット機能が実現される。 Therefore, when the advance provision of the 3-input NAND circuit to the inverting output side, a set signal is preferential reset function is implemented by a reset signal be input simultaneously.

【0042】本発明にかかわる請求項2のD型フリップフロップは、上記請求項1において、セット信号によりセット入力端子を高電位側電源電位とするスイッチング素子と、セット信号によりリセット入力端子を低電位側電源電位とするスイッチング素子とを備えた構成としている。 [0042] D-type flip-flop of claim 2 according to the present invention, the in claim 1, and a switching element for a set input terminal and a high potential side power supply potential by the set signal, a reset input terminal by a set signal low potential It has a configuration that includes a switching element for the side power supply potential. リセット機能に加えて、セット機能も実現される。 In addition to the reset function, the set function is also realized.

【0043】本発明にかかわる請求項3のD型フリップフロップは、上記請求項1,2において、3入力NAN [0043] D-type flip-flop of claim 3 according to the present invention, in the above claim 1, 3 input NAN
D回路の出力端子に反転データ出力端子が接続され、同じ出力端子にインバータ回路を介して非反転のデータ出力端子が接続された構成としている。 D is connected to the inverted data output terminal to the output terminal of the circuit, the non-inverting data output terminal through the inverter circuit to the same output terminal is connected thereto. RSラッチにおける2つのNAND回路の各々を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。 A plurality of transistors constituting each of the two NAND circuits in the RS latch, the optimization of the design or to how the gate width becomes easy.

【0044】本発明にかかわる請求項4のD型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成され、前記RS [0044] D-type flip-flop of claim 4 according to the present invention, the master latch is constituted by a differential inverter, slave latch is constituted by RS latch, the RS
ラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第1のNAND回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第2のNAND回路とを有する構成となっていて、少なくともセット機能を備えたD型フリップフロップであって、前記第2のNAND回路を3入力NAND Latch, the output terminal for outputting a first NAND circuit the set input terminal connected to an output terminal for outputting the same value as the data input terminal of the differential inverter, the inverse of the inverted value of the data input terminal have a configuration and a second NAND circuit reset input terminal connected to a D-type flip-flop having at least a set function, three-input NAND said second NAND circuit
回路で構成し、この3入力NAND回路の一つの入力端子にセット信号入力端子を接続した構成としてある。 Constituted by the circuit, it is constituted of connecting the set signal input terminal to one input terminal of the 3-input NAND circuit. セット信号をインアクティブの高電位側電源電位(VDD High-potential-side power supply potential of the inactive the set signal (VDD
電位)にしておく限りにおいて、3入力NAND回路の動作は2入力NAND回路と実質的に同じとなり、所期のフリップフロップ動作を行う。 To the extent that keep the potential), the operation of the 3-input NAND circuit is a two-input NAND circuit substantially the same, and the performing the desired flip-flop operation. セット信号がアクティブの低電位側電源電位(VSS電位)にされると、3入力NAND回路の一つの入力端子に低電位側電源電位(VSS電位)が入力されることになり、他の二つの入力端子の状態がいかなる組み合わせにあっても、3入力NAND回路の出力端子からは高電位側電源電位(VD When the set signal is the low potential side power supply potential of the active (VSS potential), 3 inputs become one of the input terminals of the NAND circuit to the low potential side power supply potential (VSS potential) is input, the other two the state of the input terminal is in the any combination, from the output terminal of 3-input NAND circuit the high potential side power supply potential (VD
D電位)が出力されることになる。 D potential) is to be output. したがって、この3 Therefore, this 3
入力NAND回路を非反転出力側に設けておくと、リセット信号が同時に入力されてもセット信号によって優先的なセット機能が実現される。 When input NAND circuit preferably provided to the non-inverting output, a reset signal is preferentially set function is realized by the set signal be input simultaneously.

【0045】本発明にかかわる請求項5のD型フリップフロップは、上記請求項4において、リセット信号によりセット入力端子を低電位側電源電位とするスイッチング素子と、リセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子とを備えた構成としている。 [0045] D-type flip-flop of claim 5 according to the present invention, the in claim 4, a switching element for a set input terminal and the low potential side power supply potential by the reset signal, the reset input terminal a high potential by the reset signal It has a configuration that includes a switching element for the side power supply potential. セット機能に加えて、リセット機能も実現される。 In addition to the set function it is also realized reset function.

【0046】本発明にかかわる請求項6のD型フリップフロップは、上記請求項4,5において、3入力NAN [0046] D-type flip-flop of claim 6 according to the present invention, in the above claims 4,5, 3 input NAN
D回路の出力端子に非反転のデータ出力端子が接続され、同じ出力端子にインバータ回路を介して反転データ出力端子が接続された構成としている。 It is a non-inverting connection data output terminal of the output terminal of the D circuit, the inverted data output terminal through an inverter circuit to the same output terminal is connected thereto. RSラッチにおける2つのNAND回路の各々を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。 A plurality of transistors constituting each of the two NAND circuits in the RS latch, the optimization of the design or to how the gate width becomes easy.

【0047】本発明にかかわる請求項7のD型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成され、前記RS [0047] D-type flip-flop of claim 7 according to the present invention, the master latch is constituted by a differential inverter, slave latch is constituted by RS latch, the RS
ラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第1のNAND回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第2のNAND回路とを有する構成となっていて、リセット機能とセット機能を備えたD型フリップフロップであって、前記第1のNAND回路および第2のNAND回路をともに3入力NAND回路で構成し、第1の3入力NAND回路の一つの入力端子にリセット信号入力端子を接続し、前記第2の3入力NAND回路の一つの入力端子にセット信号入力端子を接続し、前記リセット信号入力端子からのリセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子と、前記セット信号入 Latch, the output terminal for outputting a first NAND circuit the set input terminal connected to an output terminal for outputting the same value as the data input terminal of the differential inverter, the inverse of the inverted value of the data input terminal have a configuration and a second NAND circuit reset input terminal connected to a D-type flip-flop having a reset function and set function, said first NAND circuit and the second NAND circuit together comprise a three-input NAND circuit, to one input terminal of the first 3-input NAND circuit is connected to a reset signal input terminal, connected to the set signal input terminal to one input terminal of the second 3-input NAND circuit and a switching element for a reset input terminal and the high potential side power supply potential by the reset signal from the reset signal input terminal, the set signal input 端子からのセット信号によりセット入力端子を高電位側電源電位とするスイッチング素子とを備えた構成としてある。 There a set input terminal by a set signal from the terminal as a configuration including a switching element, a high potential side power supply potential. リセット信号とセット信号とが同時的に出力された場合でも、2つの3入力NA Even when the reset signal and the set signal is outputted simultaneously, two 3-input NA
ND回路の出力をいずれも高電位側電源電位(VDD電位)となし、非反転のデータ出力端子には高電位側電源電位(VDD電位)を出力してセット機能を実現するとともに、反転データ出力端子にも高電位側電源電位(V ND circuit both the high potential side power supply potential output (VDD potential) ungated, with realizing the set function by outputting the high potential side power supply potential (VDD potential) to a non-inverted data output terminal, the inverted data output to the terminal the high potential side power supply potential (V
DD電位)を出力してリセット機能を実現する。 DD potential) output to the implement a reset function.

【0048】本発明にかかわる請求項8のD型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成されたD型フリップフロップであって、クロック入力端子として通常動作のクロック入力端子のほかにテスト用クロック入力端子を備えるとともに、データ入力端子として通常動作のデータ入力端子のほかにテストデータ入力端子を備え、 [0048] D-type flip-flop of claim 8 according to the present invention, the master latch is constituted by a differential inverter, slave latch is a D-type flip-flop comprised of RS latch, the normal operation as a clock input terminal with addition to comprising a test clock input terminal of the clock input terminal, comprising a test data input terminal to the other data input terminal of the normal operation as a data input terminal,
通常動作状態ではテスト用クロック入力端子およびテストデータ入力端子を通常動作のクロック入力端子およびデータ入力端子の状態に影響を与えない状態に固定化し、逆にテスト動作状態では通常動作のクロック入力端子およびデータ入力端子をテスト用クロック入力端子およびテストデータ入力端子の状態に影響を与えない状態に固定化するように構成してある。 Usually normal clock input terminal and a data input state immobilized affect the state of not giving the terminals of operating a test clock input terminal and a test data input terminal in the operating state, the normal clock input terminal of the operation and the test operation state conversely the data input terminal to a state that does not affect the state of the test clock input terminal and a test data input terminal is arranged to immobilize. 従来の技術の場合の「スキャンテスト用」のD型フリップフロップのようなセレクタ回路は用いないですみ、スキャンチェーン構成でスキャンテストを行うに際してセットアップ時間は「通常」のD型フリップフロップのセットアップ時間から大きく変化することはないので、スキャンチェーン発生後に半導体集積回路のタイミング設計をやり直す必要がなくなる。 Corner without using a selector circuit such as a D-type flip-flop of the "scan test" of the prior art, the setup time when performing a scan test in the scan chain configuration setup time of the D-type flip-flop of the "normal" since the change does not increase the need not to redo the timing design of the semiconductor integrated circuit after the scan chain occurs.

【0049】以下、本発明にかかわるD型フリップフロップの具体的な実施の形態について、図面を用いて詳細に説明する。 [0049] Hereinafter, a specific embodiment of a D-type flip-flop according to the present invention will be described in detail with reference to the drawings.

【0050】〔実施の形態1〕実施の形態1はリセット機能優先タイプである。 [0050] Embodiment 1 [Embodiment 1] is a reset function priority type. 図1は実施の形態1のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図である。 Figure 1 is a circuit diagram of a D-type flip-flop differential -RS latch configuration with the reset set functions of the first embodiment. 構成要素について説明すると、図1において、符号の1はマスターラッチを構成する差動インバータ、2はスレイブラッチを構成するRSラッチである。 Referring to the components in FIG. 1, 1 symbols are differential inverter constituting the master latch, 2 is a RS latch constituting a slave latch. また、TP1,TP2,TP3,T Also, TP1, TP2, TP3, T
P4,TP7およびTP101はPch型MOSトランジスタ、TN1,TN2,TN3,TN6,TN7,T P4, TP7 and TP101 is Pch-type MOS transistor, TN1, TN2, TN3, TN6, TN7, T
N9およびTN101はNch型MOSトランジスタ、 N9 and TN101 is Nch-type MOS transistor,
NAND2は2入力NAND回路、NAND3は3入力NAND回路、INV1,INV6,INV10,IN NAND2 2-input NAND circuit, NAND3 the 3-input NAND circuit, INV1, INV6, INV10, IN
V20およびINV21はインバータ回路、SおよびR V20 and INV21 are inverter circuits, S and R
はフリップフロップの内部ノードでRSラッチ2のセット入力端子とリセット入力端子、n1およびn2はトランジスタTN9のドレイン端子またはソース端子、CL Internal node a set input terminal and a reset input terminal of the RS latch 2 of the flip-flop, the drain terminal or source terminal of n1 and n2 transistor TN9, CL
Kはクロック入力端子、Dはデータ入力端子、RSTN K is a clock input terminal, D is a data input terminal, RSTN
はリセット信号入力端子、SETNはセット信号入力端子、Qはデータ出力端子、QNは反転データ出力端子であり、これらの各要素は図示のとおりに結線されている。 A reset signal input terminal, SETN the set signal input terminal, Q is a data output terminal, the QN an inverted data output terminal, each of these elements are connected as shown. 3入力NAND回路NAND3が請求項1にいう第1のNAND回路に相当し、2入力NAND回路NAN 3-input NAND circuit NAND3 corresponds to a first NAND circuit in the claims 1, 2-input NAND circuit NAN
D2が第2のNAND回路に相当している。 D2 is equivalent to the second NAND circuit. PchトランジスタTP101とNchトランジスタTN101のそれぞれが請求項2にいうスイッチング素子に相当している。 Each of the Pch transistor TP101 and the Nch transistor TN101 is equivalent to the switching element referred to in claim 2.

【0051】図1の回路構成が従来の技術の図6と相違しているのは次の点である。 [0051] The circuit configuration of FIG. 1 is different from FIG. 6 of the prior art in the following points. リセット信号入力端子RS Reset signal input terminal RS
TNとセット信号入力端子SETNとが設けられている。 And TN and the set signal input terminal SETN is provided. RSラッチ2のセット入力端子Sと高電位側電源電位であるVDD電位の直流電源との間にPchトランジスタTP101が接続され、このトランジスタTP10 Pch transistor TP101 between the DC power source VDD potential is set input terminal S and the high-potential side power supply potential of the RS latch 2 is connected, the transistor TP10
1のゲートがセット信号入力端子SETNに接続されている。 First gate is connected to the set signal input terminal SETN. 充電用のPchトランジスタTP1と高電位側電源電位であるVDD電位の直流電源との間にPchトランジスタTP7が接続され、このトランジスタTP7のゲートがインバータ回路INV6を介してセット信号入力端子SETNに接続されている。 Pch transistor TP7 is connected between the DC power supply VDD potential is a Pch transistor TP1 for charging the high potential side power supply potential, the gate of the transistor TP7 is connected via an inverter circuit INV6 to the set signal input terminal SETN ing. RSラッチ2のリセット入力端子Rと低電位側電源電位であるVSS電位のグランドとの間にNchトランジスタTN101が接続され、このトランジスタTN101のゲートがインバータ回路INV6を介してセット信号入力端子SETNに接続されている。 Is Nch transistor TN101 is connected between the ground VSS potential is a reset input terminal R and the low potential side power supply potential of the RS latch 2, connected to the set signal input terminal SETN gate of the transistor TN101 via the inverter circuit INV6 It is.

【0052】DN′は差動インバータ1の出力端子のうちRSラッチ2のリセット入力端子Rに接続された出力端子であり、この出力端子DN′はデータ入力端子Dに入力されたデータの反転値を出力するものであるが、R [0052] DN 'is an output terminal connected to the reset input terminal R of the RS latch 2 of the output terminal of the differential inverter 1, the output terminal DN' inverted value of the data input to the data input terminal D and it outputs a but, R
Sラッチ2におけるNAND回路としてこの出力端子D The output terminal D as NAND circuits in the S latch 2
N′に接続された方のNAND回路NAND2は従来の技術の図6と同様に2入力NAND回路となっている。 NAND circuit NAND2 of people who have connected to the N 'has a 2-input NAND circuit in the same manner as FIG. 6 of the prior art.
D′は差動インバータ1の出力端子のうちRSラッチ2 D 'of the output terminal of the differential inverter 1 RS latch 2
のセット入力端子Sに接続された出力端子であり、この出力端子D′はデータ入力端子Dに入力されたデータと同じ値を出力するものであるが、RSラッチ2におけるNAND回路としてこの出力端子D′に接続された方のNAND回路NAND3は従来の技術の図6とは違って3入力NAND回路となっている。 A connected to the set input terminal S output, this output terminal D 'is to output the same value as the data input to the data input terminal D, the output terminal as a NAND circuit in the RS latch 2 NAND circuit NAND3 of the person who is connected to the D 'has become unlike 3-input NAND circuit and Figure 6 of the prior art.

【0053】3入力NAND回路NAND3は、その一つの入力端子が差動インバータ1におけるデータ入力端子Dと同じ値を出力する方の出力端子D′に接続され、 [0053] 3-input NAND circuit NAND3 is connected to the output terminal D 'towards its one input terminal and outputs the same value as the data input terminal D of the differential inverter 1,
もう一つの入力端子がもう一つの2入力NAND回路N Another input terminal of another two-input NAND circuit N
AND2の出力端子に接続され、さらにもう一つの入力端子がリセット信号入力端子RSTNに接続されている。 Is connected to the output terminal of AND2, it is yet another input terminal connected to a reset signal input terminal RSTN. 2入力NAND回路NAND2は、その一つの入力端子が差動インバータ1におけるデータ入力端子Dとは逆の反転値を出力する方の出力端子DN′に接続され、 2-input NAND circuit NAND2, the one input terminal and a data input terminal D of the differential inverter 1 is connected to the output terminal DN 'towards which outputs the inverse of the inverted value,
もう一つの入力端子が3入力NAND回路NAND3の出力端子に接続されている。 Another input terminal connected to the output terminal of 3-input NAND circuit NAND3.

【0054】従来の技術の図6の場合、図面で下側の2 [0054] In FIG. 6 of the prior art, two lower in figures
入力NAND回路NAND2の出力端子はデータ出力端子Qに接続されたQ出力端子となっており、上側の2入力NAND回路NAND1の出力端子は反転データ出力端子QNに接続されたQN出力端子となっているが、本実施の形態1の場合は、上側の3入力NAND回路NA Input output terminal of the NAND circuit NAND2 is a Q output terminal connected to the data output terminal Q, the output terminal of the upper of the two-input NAND circuit NAND1 becomes connected to the inverted data output terminal QN QN output terminal are, but for the first embodiment, the upper 3-input NAND circuit NA
ND3の出力端子であるQN出力端子は用いるが、下側の2入力NAND回路NAND2の出力端子であるQ出力端子は用いない。 Using the QN output terminal is an output terminal of ND3 but, Q output terminal is not used as the output terminal of the lower of the two-input NAND circuit NAND2. 上側の3入力NAND回路NAND The upper side of the 3-input NAND circuit NAND
3のQN出力端子にインバータ回路INV10を介して非反転のデータ出力端子Qが接続され、同じ3入力NA 3 of QN output terminal through an inverter circuit INV10 inverting the data output terminal Q is connected, the same 3-input NA
ND回路NAND3のQN出力端子に2つのインバータ回路INV20,INV21を介して反転データ出力端子QNが接続されている。 Inverted data output terminal QN via the two inverter circuits INV20, INV21 to the QN output terminal of the ND circuit NAND3 is connected.

【0055】このリセット・セット機能付きの差動−R [0055] differential -R with the reset set function
Sラッチ構成のD型フリップフロップにおいては、リセット信号入力端子RSTNはリセット機能を実行させるときは低電位側電源電位であるVSS電位とされ、それ以外のときは高電位側電源電位であるVDD電位とされる。 VDD potential in a D-type flip-flop of the S latch configuration, the reset signal input terminal RSTN when to execute the reset function is set to the VSS potential is a low potential side power supply potential, at other times a high potential side power supply potential It is. セット信号入力端子SETNはセット機能を実行させるときはVSS電位とされ、それ以外のときはVDD A set signal input terminal SETN is the VSS potential when executing a set function, VDD at other times
電位とされる。 Is the potential.

【0056】次に、上記構成のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの動作を説明する。 Next, the operation of the D-type flip-flop differential -RS latch configuration with the reset set functions of the above configuration. トランジスタTN9のゲートは直流電源に接続されて高電位側電源電位であるVDD電位に固定されているので常に導通状態となっている。 The gate of the transistor TN9 is a constantly conducting state are fixed to the VDD potential is high potential side power supply potential is connected to a DC power source.

【0057】通常動作モードのときであって、セット機能を実行させない状態では、セット信号入力端子SET [0057] A is the normal operating mode, in a state not to perform the set function, the set signal input terminal SET
NはVDD電位となっており、インバータ回路INV6 N has become a VDD potential, the inverter circuit INV6
を介してPchトランジスタTP7は導通状態となり、 Pch transistor TP7 becomes conductive via,
NchトランジスタTN101は非導通状態となっている。 Nch transistor TN101 is in the non-conducting state. また、リセット機能を実行させない状態では、リセット信号入力端子RSTNはVDD電位となっており、 Further, in a state which does not execute the reset function, a reset signal input terminal RSTN is a VDD potential,
3入力NAND回路NAND3の一つの入力端子は常時的にVDD電位が入力されていることになる。 3 one input terminal of the input NAND circuit NAND3 would be set to the constant to VDD potential. したがって、リセット信号入力端子RSTNがVDD電位に固定されている限りにおいては、3入力NAND回路NAN Therefore, as long as the reset signal input terminal RSTN is fixed to VDD potential, 3-input NAND circuit NAN
D3の動作は、差動インバータ1の出力端子D′の状態と2入力NAND回路NAND2の出力の状態のみによって制御されることになり、このことは、リセット信号入力端子RSTNがVDD電位に固定されている限りにおいて、3入力NAND回路NAND3が従来の技術の図6の2入力NAND回路NAND1と実質的に同じということである。 D3 operations, would be controlled only by the state of the output state and the two-input NAND circuit NAND2 output terminal D of the differential inverter 1 ', this means that the reset signal input terminal RSTN is fixed to VDD to the extent that, the three-input NAND circuit NAND3 is that the 2-input NAND circuit NAND1 substantially the same as FIG. 6 of the prior art. その結果として、通常の動作は従来の技術の図6の場合と同様になる。 As a result, a normal operation is similar to the case of FIG. 6 of the prior art. もっとも、非反転のデータ出力端子Qが3入力NAND回路NAND3にインバータ回路INV10を介して接続されている点では構成的に異なるが、非反転のデータ出力端子Qおよび反転データ出力端子QNからの出力状態については従来の技術の図6の場合とまったく同じである。 However, the non-inverting data output terminal Q in that it is connected to the 3-input NAND circuit NAND3 via the inverter circuit INV10 is different constitutive, non-inverted data output terminal Q and the inverted data output output from the terminal QN of it is exactly the same as in FIG. 6 of the prior art about the state.

【0058】次に、セット機能を働かせる場合を考える。 Next, consider the case to work the set function. セット信号入力端子SETNをVDD電位からVS VS a set signal input terminal SETN from the VDD potential
S電位に切り換えると、そして、このときリセット信号入力端子RSTNはインアクティブのVDD電位となっているとすると、セット入力端子Sに接続されたPch By switching to S potential, and the reset signal input terminal RSTN this time was connected Assuming that a VDD potential of inactive, the set input terminal S Pch
トランジスタTP101が導通状態に反転する。 Transistor TP101 is inverted into a conductive state. また、 Also,
インバータ回路INV6の出力はVDD電位となり、P The output of the inverter circuit INV6 becomes a VDD potential, P
chトランジスタTP7が非導通状態に反転するとともに、NchトランジスタTN101が導通状態に反転する。 ch the transistor TP7 is inverted nonconductive, Nch transistor TN101 is inverted into a conductive state. その結果、セット入力端子SはPchトランジスタTP101を介してVDD電位の直流電源に接続されてVDD電位になり、リセット入力端子RはNchトランジスタTN101を介してVSS電位のグランドに接続されてVSS電位になる。 As a result, the set input terminal S becomes connected to VDD potential to the DC power source VDD potential through the Pch transistor TP101, the reset input terminal R is connected to the ground VSS potential through the Nch transistor TN101 to VSS potential Become. このとき、充電用のPchトランジスタTP7は非導通状態に反転している。 At this time, Pch transistor TP7 for charging is inverted into a nonconductive state. また、 Also,
リセット入力端子RがVSS電位になることからNch Nch since the reset input terminal R becomes the VSS potential
トランジスタTN7は非導通状態となり、セット入力端子SはVSS電位のグランドから絶縁された状態となる一方、PchトランジスタTP4が導通状態となって、 Transistor TN7 is turned off, and the set input terminal S while in the state of being insulated from the ground VSS potential, is Pch transistor TP4 is conductive,
このトランジスタTP4を介してVDD電位の直流電源よりセット入力端子Sに充電が行われることから、セット入力端子SはそのVDD電位を保つ。 Since the charging is performed to a set input terminal S from the DC power supply of the VDD potential through the transistor TP4, set input terminal S keeps its VDD potential. また、セット入力端子SがVDD電位になることからPchトランジスタTP3が非導通状態となり、PchトランジスタTP Further, Pch transistor TP3 since the set input terminal S becomes the VDD potential becomes nonconductive, Pch transistor TP
7も非導通状態であるので、リセット入力端子Rに対する充電は起こらず、リセット入力端子RはそのVSS電位を保つ。 Since 7 is also at a non-conducting state, charging of the reset input terminal R does not occur, a reset input terminal R keeps its VSS potential.

【0059】このようにセット入力端子SがVDD電位に固定され、リセット入力端子RがVSS電位に固定されると、2入力NAND回路NAND2の他方の入力のいかんに関係なく2入力NAND回路NAND2の出力はVDD電位となる。 [0059] Thus the set input terminal S is fixed to VDD, the reset input terminal R is fixed to the VSS potential, the 2-input NAND circuit NAND2 regardless to the other transfer of input of 2-input NAND circuit NAND2 output is VDD potential. 3入力NAND回路NAND3の3つの入力端子については、その一つの入力端子に2入力NAND回路NAND2の出力のVDD電位が入力され、もう一つの入力端子には前記のセット入力端子SのVDD電位が入力され、さらにもう一つの入力端子にはリセット信号入力端子RSTNからのVDD電位が入力されるため、NAND条件が成立して、3入力NAND 3 for three input terminals of the input NAND circuit NAND3 is that one VDD potential at the output of 2-input NAND circuit NAND2 to the input terminal is input, the other input terminal VDD potential of the set input terminal S is input, in order to further VDD potential from the reset signal input terminal RSTN is the other input terminal is input, NAND condition is satisfied, the three-input NAND
回路NAND3の出力端子であるQN出力端子からはV V from the QN output terminal is an output terminal of the circuit NAND3
SS電位が出力されることになる。 So that the SS potential is output.

【0060】以上のようにして、セット入力端子SがV [0060] As described above, the set input terminal S V
DD電位となることからRSラッチ2の3入力NAND From the fact that the DD potential of the RS latch 2 3-input NAND
回路NAND3の出力端子であるQN出力端子からはV V from the QN output terminal is an output terminal of the circuit NAND3
SS電位が出力される。 SS potential is output. その結果として、1つのインバータ回路INV10を介してのデータ出力端子QからはVDD電位が出力され、2つのインバータ回路INV2 As a result, the VDD potential is output from the data output terminal Q via a single inverter circuit INV10, 2 two inverter circuits INV2
0,INV21を介しての反転データ出力端子QNからはVSS電位が出力されることになる。 0, so that the VSS potential is output from the inverted data output terminal QN of the through INV21. すなわち、セット機能が実現されている。 In other words, the set function is realized. この動作は、データ入力端子Dから入力されるデータの値のいかんにかかわりなく、 This operation, regardless of the transfer of the data inputted from the data input terminal D value,
またクロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現される。 Since performed regardless of the state of the clock input signal input to the clock input terminal CLK, asynchronously set function is realized.

【0061】次に、リセット機能を働かせる場合を考える。 Next, consider the case to exert a reset function. リセット信号入力端子RSTNをVDD電位からアクティブのVSS電位に切り換えると、そして、このときセット信号入力端子SETNはインアクティブのVD Switching the reset signal input terminal RSTN from VDD potential to the VSS potential active, and this time the set signal input terminal SETN is inactive VD
D電位となっているとすると、リセット信号入力端子R Assuming that a D potential, the reset signal input terminal R
STNに接続された3入力NAND回路NAND3の一つの入力端子にVSS電位が入力されることになる。 So that the VSS potential is input to one input terminal of 3-input NAND circuit NAND3 connected to the STN. したがって、3入力NAND回路NAND3の他の二つの入力端子の状態がいかなる組み合わせにあっても、3入力NAND回路NAND3の出力端子であるQN出力端子からはVDD電位が出力されることになる。 Thus, three inputs are other states of two input terminals of the NAND circuit NAND3 is in the any combination, so that the VDD potential is output from the QN output terminal is an output terminal of 3-input NAND circuit NAND3. その結果として、1つのインバータ回路INV10を介してのデータ出力端子QからはVSS電位が出力され、2つのインバータ回路INV20,INV21を介しての反転データ出力端子QNからはVDD電位が出力されることになる。 As a result, from the data output terminal Q via a single inverter circuit INV10 is output VSS potential, that the VDD potential is output from the inverted data output terminal QN via the two inverter circuits INV20, INV21 become. すなわち、リセット機能が実現されている。 That is, the reset function is implemented. この動作は、データ入力端子Dから入力されるデータの値のいかんにかかわりなく、またクロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現される。 This operation, regardless of the transfer of the data inputted from the data input terminal D value, also because performed regardless of the state of the clock input signal input to the clock input terminal CLK, asynchronously reset function realized It is.

【0062】最後に、リセット機能を働かせるにつき、 [0062] Finally, per work the reset function,
リセット信号入力端子RSTNをVDD電位からアクティブのVSS電位に切り換えたときに、セット信号入力端子SETNもアクティブのVSS電位となっていた、 A reset signal input terminal RSTN when switched from VDD potential to the VSS potential of the active set signal input terminal SETN also been a VSS potential active,
あるいは同時にVSS電位になった場合を考察する。 Or at the same time to consider the case that became the VSS potential. 上記で説明したように、リセット機能は、リセット信号入力端子RSTNからのリセット信号を3入力NAND回路NAND3に直接に入力することにより、NAND回路の論理を利用したものとなっている。 As described above, the reset function, by entering directly into the reset signal from the reset signal input terminal RSTN to 3-input NAND circuit NAND3, and is obtained by utilizing the logic of the NAND circuit. すなわち、リセット信号入力端子RSTNに接続された3入力NAND That is, three-input NAND connected to the reset signal input terminal RSTN
回路NAND3の一つの入力端子にVSS電位が入力されたときには、他の二つの入力端子の状態がいかなる組み合わせにあっても、NAND論理によって、3入力N When the VSS potential is inputted to one input terminal of the circuit NAND3, even the state of the other two input terminals to any combination, by NAND logic, 3 input N
AND回路NAND3の出力端子であるQN出力端子からはVDD電位が出力されることになる。 So that the VDD potential is output from the QN output terminal is an output terminal of the AND circuit NAND3. この動作はセット信号入力端子SETNの出力がVDD電位であるかVSS電位であるかに影響を受けない優先的なものである。 This operation is preferential that the output of the set signal input terminal SETN is not affected by whether the VSS potential is VDD potential. したがって、リセット信号入力端子RSTNとセット信号入力端子SETNとがともにアクティブのVSS Accordingly, the reset signal input terminal RSTN a set signal input terminal SETN and are active both VSS
電位になっても、所期通りのリセット機能が働くことになる。 Even if the potential, so that the reset function of the desired street works. すなわち、非反転のデータ出力端子QからはVS In other words, from the data output terminal Q of the non-inverting VS
S電位が出力され、反転データ出力端子QNからはVD S potential is output, VD is the inverted data output terminal QN
D電位が出力されることになる。 So that the D potential is output.

【0063】以上のように、スレイブラッチであるRS [0063] As described above, RS is a slave latch
ラッチの論理とNAND回路の論理をうまく利用していること、さらに、2つのNAND回路の出力の両方をフリップフロップの出力とするのではなく、片方のNAN That to good use the logic of the logic NAND circuit of the latch, further not both outputs of the two NAND circuits than the output of the flip-flop, NAN of one
D回路すなわち3入力NAND回路NAND3の出力からフリップフロップの2つの出力を作ることにより、リセット機能が確実に働くリセット機能優先のリセット・ By making the two outputs of the flip-flop from the output of the D circuit or 3-input NAND circuit NAND3, reset the reset function priority reset function works surely
セット機能付きの差動−RSラッチ構成のD型フリップフロップを少ない素子数で実現できる。 The D-type flip-flop differential -RS latch configuration with the set function can be realized with a small number of elements.

【0064】また、非反転のデータ出力端子Qも反転データ出力端子QNも共通のNAND回路NAND3の方に接続してあるので、トランジスタサイズの調整が容易になる。 [0064] Further, since the non-inverted data output terminal Q also inverted data output terminal QN also is connected towards a common NAND circuit NAND3, to facilitate the adjustment of the transistor size. これについて、図2を参照しながら説明する。 This will be described with reference to FIG.

【0065】図2は差動−RSラッチ構成のD型フリップフロップのスレイブラッチから出力端子までを書き出したものである。 [0065] FIG. 2 is obtained by writing the to the output terminal from the slave latch of the D-type flip-flop differential -RS latch configuration. 図2において、NAND1およびNA In FIG. 2, NAND1 and NA
ND2はNAND回路、Sはセット入力端子、Rはリセット入力端子、Qはデータ出力端子、QNは反転データ出力端子、TP200,TP201,TP202およびTP203はPch型MOSトランジスタ、TN20 ND2 the NAND circuit, S is the set input terminal, R represents a reset input terminal, Q is a data output terminal, the QN inverted data output terminal, TP200, TP201, TP202 and TP203 are Pch MOS transistor, TN20
0,TN201,TN202およびTN203はNch 0, TN201, TN202 and TN203 is Nch
型MOSトランジスタ、INV10,INV20およびINV21はインバータ回路である。 Type MOS transistor, INV10, INV20 and INV21 are inverter circuits.

【0066】いま、セット入力端子Sとリセット入力端子RとがともにVDD電位の充電期間であり、データ出力端子QにVDD電位が出力されているとする。 [0066] Now, a charging period of the set input terminal S and the reset input terminal R are both VDD potential, a VDD potential to the data output terminal Q is output. この状態からデータ出力端子QにVSS電位を出力する場合のクリティカルパスは、セット入力端子SがVSS電位になり、PchトランジスタTP201がすばやく導通状態となり、インバータ回路INV10によりデータ出力端子QがVSS電位となるまでである。 Critical path when outputting the VSS potential to the data output terminal Q from this state, the set input terminal S becomes the VSS potential, it is rapidly conducting state Pch transistor TP201, the data output terminal Q by the inverter circuit INV10 and a VSS potential up to become.

【0067】また、セット入力端子Sとリセット入力端子RとがともにVDD電位の充電期間であり、データ出力端子QにVSS電位が出力されているとする。 [0067] Further, a charging period of the set input terminal S and the reset input terminal R are both VDD potential, and VSS potential to the data output terminal Q is outputted. この状態からデータ出力端子QにVDD電位を出力する場合のクリティカルパスは、リセット入力端子RがVSS電位となり、PchトランジスタTP202がすばやく導通状態となり、NchトランジスタTN200が導通状態となり、NAND回路NAND1の出力がVSS電位となり、INV10によりデータ出力端子QにVDD電位が伝わるまでである。 Critical path when outputting the VDD potential to the data output terminal Q from this state, the reset input terminal R becomes VSS potential, it is rapidly conducting state Pch transistor TP202, Nch transistor TN200 is turned, the NAND circuit NAND1 outputs There becomes VSS potential is up to the VDD potential is transmitted to the data output terminal Q by INV10.

【0068】以上のことから、トランジスタTP20 [0068] From the foregoing, the transistor TP20
1,TN201,TP202およびTN200の駆動能力がRSラッチの動作速度を決めることが分かる。 1, TN201, drivability of TP202 and TN200 is seen that to determine the operating speed of the RS latch. ほかのトランジスタは、負荷となるので、できるだけ小さいトランジスタサイズにすることが望ましい。 In addition to the transistor, because a load, it is desirable to be as small as possible transistor size. この知見に基づいて、一部のトランジスタのゲート幅サイズを大きくするだけでよく、その調整が容易になる。 Based on this finding, it is only necessary to increase the gate width size of some of the transistors, the adjustment is facilitated.

【0069】〔実施の形態2〕実施の形態2はセット機能優先タイプである。 [0069] Embodiment 2 [second embodiment] is set function priority type. 図3は実施の形態2のリセット・ Figure 3 is reset according to the second embodiment,
セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図である。 It is a circuit diagram of a D-type flip-flop differential -RS latch configuration with set function. 構成要素について説明すると、図3において、符号の1はマスターラッチを構成する差動インバータ、2はスレイブラッチを構成するR Referring to the components in FIG. 3, the differential inverters 1 of code constituting the master latch, 2 constitutes the slave latch R
Sラッチである。 It is an S latch. また、TP1,TP2,TP3,TP Also, TP1, TP2, TP3, TP
4,TP6およびTP100はPch型MOSトランジスタ、TN1,TN2,TN3,TN6,TN7,TN 4, TP6 and TP100 are Pch-type MOS transistors, TN1, TN2, TN3, TN6, TN7, TN
9およびTN100はNch型MOSトランジスタ、N 9 and TN100 are Nch MOS transistor, N
AND1は2入力NAND回路、NAND4は3入力N AND1 2-input NAND circuit, NAND4 3 input N
AND回路、INV1,INV5,INV30,INV AND circuit, INV1, INV5, INV30, INV
31およびINV40はインバータ回路、SおよびRはフリップフロップの内部ノードでRSラッチ2のセット入力端子とリセット入力端子、n1およびn2はトランジスタTN9のドレイン端子またはソース端子、CLK 31 and INV40 are inverter circuits, S and R are the set input terminal of the RS latch 2 inside node and the reset input terminal of the flip-flop, n1 and n2 are the drain terminal or source terminal of the transistor TN9, CLK
はクロック入力端子、Dはデータ入力端子、RSTNはリセット信号入力端子、SETNはセット信号入力端子、Qは非反転のデータ出力端子、QNは反転データ出力端子であり、これらの各要素は図示のとおりに結線されている。 A clock input terminal, D is a data input terminal, RSTN is the reset signal input terminal, SETN the set signal input terminal, Q is a non-inverting data output terminal, the QN an inverted data output terminal, each of these elements are shown It is wired as. 2入力NAND回路NAND1が請求項4にいう第1のNAND回路に相当し、3入力NAND回路NAND4が第2のNAND回路に相当している。 2-input NAND circuit NAND1 is an example of a first NAND circuit in the claims 4, 3-input NAND circuit NAND4 is equivalent to the second NAND circuit. Nc Nc
hトランジスタTN100とPchトランジスタTP1 h transistor TN100 and the Pch transistor TP1
00のそれぞれが請求項5にいうスイッチング素子に相当している。 Each 00 is equivalent to the switching element referred to in claim 5.

【0070】図3の回路構成が従来の技術の図6と相違しているのは次の点である。 [0070] The circuit configuration of FIG. 3 is different from FIG. 6 of the prior art in the following points. リセット信号入力端子RS Reset signal input terminal RS
TNとセット信号入力端子SETNとが設けられている。 And TN and the set signal input terminal SETN is provided. RSラッチ2のセット入力端子Sと低電位側電源電位であるVSS電位のグランドとの間にNchトランジスタTN100が接続され、このトランジスタTN10 Is Nch transistor TN100 is connected between the ground VSS potential is set input terminal S and the low potential side power supply potential of the RS latch 2, the transistor TN10
0のゲートがインバータ回路INV5を介してリセット信号入力端子RSTNに接続されている。 0 of the gate is connected to the reset signal input terminal RSTN via the inverter circuit INV5. 充電用のPc Pc for charging
hトランジスタTP2と高電位側電源電位であるVDD And h transistor TP2 is a high-potential side power supply potential VDD
電位の直流電源との間にPchトランジスタTP6が接続され、このトランジスタTP6のゲートがインバータ回路INV5を介してリセット信号入力端子RSTNに接続されている。 Pch transistor TP6 is connected between the DC power supply potential, and is connected to a reset signal input terminal RSTN gate of the transistor TP6 via the inverter circuit INV5. RSラッチ2のリセット入力端子Rと直流電源との間にPchトランジスタTP100が接続され、このトランジスタTP100のゲートが直接にリセット信号入力端子RSTNに接続されている。 Is Pch transistor TP100 is connected between the reset input terminal R of the RS latch 2 and the DC power source, the gate of the transistor TP100 is directly connected to the reset signal input terminal RSTN.

【0071】D′は差動インバータ1の出力端子のうちRSラッチ2のセット入力端子Sに接続された出力端子であり、この出力端子D′はデータ入力端子Dに入力されたデータと同じ値を出力するものであるが、RSラッチ2におけるNAND回路としてこの出力端子D′に接続された方のNAND回路NAND1は従来の技術の図6と同様に2入力NAND回路となっている。 [0071] D 'is an output terminal connected to the set input terminal S of the RS latch 2 of the output terminal of the differential inverter 1, the output terminal D' same value as the data input to the data input terminal D Although outputs a, NAND circuit of people who have connected to the output terminal D 'as NAND circuit in RS latch 2 NAND1 has a likewise two-input NAND circuit and Figure 6 of the prior art. DN′は差動インバータ1の出力端子のうちRSラッチ2のリセット入力端子Rに接続された出力端子であり、この出力端子DN′はデータ入力端子Dに入力されたデータの反転値を出力するものであるが、RSラッチ2におけるN DN 'is an output terminal connected to the reset input terminal R of the RS latch 2 of the output terminal of the differential inverter 1, the output terminal DN' outputs an inverted value of data input to the data input terminal D those but, N in the RS latch 2
AND回路としてこの出力端子DN′に接続された方のNAND回路NAND4は従来の技術の図6とは違って3入力NAND回路となっている。 NAND circuit NAND4 of people who have connected to the output terminal DN 'as an AND circuit has a unlike 3-input NAND circuit and Figure 6 of the prior art.

【0072】3入力NAND回路NAND4は、その一つの入力端子が差動インバータ1におけるデータ入力端子Dとは逆の反転値を出力する方の出力端子DN′に接続され、もう一つの入力端子がもう一つの2入力NAN [0072] 3-input NAND circuit NAND4 has its one input terminal from the data input terminal D of the differential inverter 1 is connected to the output terminal DN 'towards which outputs the inverse of the inverted value, the other input terminal another 2 input NAN
D回路NAND1の出力端子に接続され、さらにもう一つの入力端子がセット信号入力端子SETNに接続されている。 Is connected to the output terminal of the D circuits NAND1, it is further connected another input terminal to the set signal input terminal SETN. 2入力NAND回路NAND1は、その一つの入力端子が差動インバータ1におけるデータ入力端子D 2-input NAND circuit NAND1 is a data input terminal D One input terminal of the differential inverter 1
と同じ値を出力する方の出力端子D′に接続され、もう一つの入力端子が3入力NAND回路NAND4の出力端子に接続されている。 The same value is connected to the output terminal D 'towards the output, is connected another input terminal to the output terminal of 3-input NAND circuit NAND4 and.

【0073】従来の技術の図6の場合、図面で下側の2 [0073] In FIG. 6 of the prior art, two lower in figures
入力NAND回路NAND2の出力端子はデータ出力端子Qに接続されたQ出力端子となっており、上側の2入力NAND回路NAND1の出力端子は反転データ出力端子QNに接続されたQN出力端子となっているが、本実施の形態2の場合は、下側の3入力NAND回路NA Input output terminal of the NAND circuit NAND2 is a Q output terminal connected to the data output terminal Q, the output terminal of the upper of the two-input NAND circuit NAND1 becomes connected to the inverted data output terminal QN QN output terminal are, but for the second embodiment, the lower 3-input NAND circuit NA
ND4の出力端子であるQ出力端子は用いるが、上側の2入力NAND回路NAND1の出力端子であるQN出力端子は用いない。 Q output terminal is an output terminal of ND4 is used but, QN output terminal is an output terminal of the upper of the two-input NAND circuit NAND1 is not used. 下側の3入力NAND回路NAND The lower 3-input NAND circuit NAND
4のQ出力端子に2つのインバータ回路INV30,I Two inverter circuits 4 of the Q output terminal INV30, I
NV31を介して非反転のデータ出力端子Qが接続され、同じ3入力NAND回路NAND4のQ出力端子にインバータ回路INV40を介して反転データ出力端子QNが接続されている。 NV31 is non-inverted data output terminal Q is connected via a inverted data output terminal QN to the Q output terminal of the same 3-input NAND circuit NAND4 through the inverter circuit INV40 is connected.

【0074】このリセット・セット機能付きの差動−R [0074] differential -R with the reset set function
Sラッチ構成のD型フリップフロップにおいては、リセット信号入力端子RSTNはリセット機能を実行させるときは低電位側電源電位であるVSS電位とされ、それ以外のときは高電位側電源電位であるVDD電位とされる。 VDD potential in a D-type flip-flop of the S latch configuration, the reset signal input terminal RSTN when to execute the reset function is set to the VSS potential is a low potential side power supply potential, at other times a high potential side power supply potential It is. セット信号入力端子SETNはセット機能を実行させるときはVSS電位とされ、それ以外のときはVDD A set signal input terminal SETN is the VSS potential when executing a set function, VDD at other times
電位とされる。 Is the potential.

【0075】次に、上記構成のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの動作を説明する。 [0075] Next, the operation of the D-type flip-flop differential -RS latch configuration with the reset set functions of the above configuration. トランジスタTN9のゲートは直流電源に接続されて高電位側電源電位であるVDD電位に固定されているので常に導通状態となっている。 The gate of the transistor TN9 is a constantly conducting state are fixed to the VDD potential is high potential side power supply potential is connected to a DC power source.

【0076】通常動作モードのときであって、リセット機能を実行させない状態では、リセット信号入力端子R [0076] A is the normal operating mode, in a state which does not execute the reset function, a reset signal input terminal R
STNはVDD電位となっており、PchトランジスタTP100は非導通状態となり、インバータ回路INV STN is a VDD potential, Pch transistor TP100 is rendered non-conductive, the inverter circuit INV
5を介してPchトランジスタTP6は導通状態となり、NchトランジスタTN100は非導通状態となっている。 Pch transistor TP6 through 5 becomes conductive, Nch transistor TN100 is in the non-conducting state. また、セット機能を実行させない状態では、セット信号入力端子SETNはVDD電位となっており、 In a state not to perform the set function, the set signal input terminal SETN is a VDD potential,
3入力NAND回路NAND4の一つの入力端子は常時的にVDD電位が入力されていることになる。 3 one input terminal of the input NAND circuit NAND4 will be being input at all times to the VDD potential. したがって、セット信号入力端子SETNがVDD電位に固定されている限りにおいては、3入力NAND回路NAND Therefore, as long as the set signal input terminal SETN is fixed to VDD potential, 3-input NAND circuit NAND
4の動作は、差動インバータ1の出力端子DN′の状態と2入力NAND回路NAND1の出力の状態のみによって制御されることになり、このことは、セット信号入力端子SETNがVDD電位に固定されている限りにおいて、3入力NAND回路NAND4が従来の技術の図6の2入力NAND回路NAND2と実質的に同じということである。 4 operations, will be controlled only by the state of the output state and the two-input NAND circuit NAND1 the output terminal DN 'differential inverter 1, this is a set signal input terminal SETN is fixed to VDD to the extent that, the three-input NAND circuit NAND4 is that the 2-input NAND circuit NAND2 substantially the same as FIG. 6 of the prior art. その結果として、通常の動作は従来の技術の図6の場合と同様になる。 As a result, a normal operation is similar to the case of FIG. 6 of the prior art. もっとも、反転データ出力端子QNが3入力NAND回路NAND4にインバータ回路INV40を介して接続されている点では構成的に異なるが、反転データ出力端子QNおよびデータ出力端子Qからの出力状態については従来の技術の図6の場合とまったく同じである。 However, in that the inverted data output terminal QN is connected via an inverter circuit INV40 to the 3-input NAND circuit NAND4 is different constitutive, the output state from the inverted data output terminal QN and data output terminal Q of the conventional in the case of Figure 6 of the technology to be exactly the same.

【0077】次に、リセット機能を働かせる場合を考える。 [0077] Next, consider the case to exert a reset function. リセット信号入力端子RSTNをVDD電位からV V reset signal input terminal RSTN from VDD potential
SS電位に切り換えると、そして、このときセット信号入力端子SETNはインアクティブのVDD電位となっているとすると、リセット入力端子Rに接続されたPc By switching to SS potential, and, when the time set signal input terminal SETN is that a VDD potential of inactive, being connected to the reset input terminal R Pc
hトランジスタTP100が導通状態に反転する。 h transistor TP100 is inverted to a conductive state. また、インバータ回路INV5の出力はVDD電位となり、PchトランジスタTP6が非導通状態に反転するとともに、NchトランジスタTN100が導通状態に反転する。 The output of the inverter circuit INV5 becomes VDD potential, Pch transistor TP6 along with inverted nonconductive, Nch transistor TN100 is inverted into a conductive state. その結果、セット入力端子SはNchトランジスタTN100を介してVSS電位のグランドに接続されてVSS電位になり、リセット入力端子RはPch As a result, the set input terminal S becomes connected to the ground VSS potential through the Nch transistor TN100 to VSS potential, the reset input terminal R is Pch
トランジスタTP100を介してVDD電位の直流電源に接続されてVDD電位になる。 It becomes VDD potential is connected to a DC power source VDD potential through the transistor TP100. このとき、充電用のP In this case, P for charging
chトランジスタTP6は非導通状態に反転している。 ch transistor TP6 is inverted into a nonconductive state.
また、セット入力端子SがVSS電位になることからN Further, N since the set input terminal S to the VSS potential
chトランジスタTN6は非導通状態となり、リセット入力端子RはVSS電位のグランドから絶縁された状態となる一方、PchトランジスタTP3が導通状態となって、このトランジスタTP3を介してVDD電位の直流電源よりリセット入力端子Rに充電が行われることから、リセット入力端子RはそのVDD電位を保つ。 ch transistor TN6 is rendered non-conductive, while the reset input terminal R is in a state of being insulated from the ground VSS potential, is Pch transistor TP3 is conductive, resets the DC power source VDD potential through the transistor TP3 since the charging is performed to the input terminal R, a reset input terminal R keeps its VDD potential. また、リセット入力端子RがVDD電位になることからP Also, P from the reset input terminal R becomes the VDD potential
chトランジスタTP4が非導通状態となり、PchトランジスタTP6も非導通状態であるので、セット入力端子Sに対する充電は起こらず、セット入力端子SはそのVSS電位を保つ。 ch transistor TP4 is rendered non-conductive, since the Pch transistor TP6 also is non-conducting state, charging of the set input terminal S does not occur, a set input terminal S keeps its VSS potential.

【0078】このようにセット入力端子SがVSS電位に固定され、リセット入力端子RがVDD電位に固定されると、2入力NAND回路NAND1の他方の入力のいかんに関係なく2入力NAND回路NAND1の出力はVDD電位となる。 [0078] Thus the set input terminal S is fixed to the VSS potential, the reset input terminal R is fixed to VDD, a 2-input NAND circuit NAND1 regardless to the other transfer of input of 2-input NAND circuit NAND1 output is VDD potential. 3入力NAND回路NAND4の3つの入力端子については、その一つの入力端子に2入力NAND回路NAND1の出力のVDD電位が入力され、もう一つの入力端子には前記のリセット入力端子R 3 for three input terminals of the input NAND circuit NAND4 is, VDD potential of the output of 2-input NAND circuit NAND1 is input to the one input terminal, said the other input terminal reset input terminal R
のVDD電位が入力され、さらにもう一つの入力端子にはセット信号入力端子SETNからのVDD電位が入力されるため、NAND条件が成立して、3入力NAND A VDD potential of the input, in order to further VDD potential from the set signal input terminal SETN the other input terminal is input, NAND condition is satisfied, the three-input NAND
回路NAND4の出力端子であるQ出力端子からはVS VS is from the Q output terminal, which is the output terminal of the circuit NAND4
S電位が出力されることになる。 So that the S potential is output.

【0079】以上のようにして、リセット入力端子RがVDD電位となることからRSラッチ2の3入力NAN [0079] Thus, three-input NAN of RS latch 2 from the reset input terminal R becomes the VDD potential
D回路NAND4の出力端子であるQ出力端子からはV V is from the Q output terminal is an output terminal of the D circuit NAND4
SS電位が出力される。 SS potential is output. その結果として、2つのインバータ回路INV30,INV31を介してのデータ出力端子QからはVSS電位が出力され、1つのインバータ回路INV40を介しての反転データ出力端子QNからはVDD電位が出力されることになる。 As a result, from the data output terminal Q via the two inverter circuits INV30, INV31 is output VSS potential, that the VDD potential is output from the inverted data output terminal QN of through a single inverter circuit INV40 become. すなわち、リセット機能が実現されている。 That is, the reset function is implemented. この動作は、データ入力端子Dから入力されるデータの値のいかんにかかわりなく、またクロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現される。 This operation, regardless of the transfer of the data inputted from the data input terminal D value, also because performed regardless of the state of the clock input signal input to the clock input terminal CLK, asynchronously reset function realized It is.

【0080】次に、セット機能を働かせる場合を考える。 [0080] Next, consider the case to work the set function. セット信号入力端子SETNをVDD電位からアクティブのVSS電位に切り換えると、そして、このときリセット信号入力端子RSTNはインアクティブのVD Switching the set signal input terminal SETN from VDD potential to the VSS potential active, and the reset signal input terminal RSTN this time inactive VD
D電位となっているとすると、セット信号入力端子SE Assuming that a D potential, the set signal input terminal SE
TNに接続された3入力NAND回路NAND4の一つの入力端子にVSS電位が入力されることになる。 So that the VSS potential is input to one input terminal of which is connected to the TN 3-input NAND circuit NAND4. したがって、3入力NAND回路NAND4の他の二つの入力端子の状態がいかなる組み合わせにあっても、3入力NAND回路NAND4の出力端子であるQ出力端子からはVDD電位が出力されることになる。 Thus, three inputs are other states of two input terminals of the NAND circuit NAND4 is in the any combination, so that the VDD potential is output from the Q output terminal is an output terminal of 3-input NAND circuit NAND4. その結果として、2つのインバータ回路INV30,INV31を介しての非反転のデータ出力端子QからはVDD電位が出力され、1つのインバータ回路INV40を介しての反転データ出力端子QNからはVSS電位が出力されることになる。 As a result, two inverter circuits INV30, INV31 is VDD potential is output from the non-inverting data output terminal Q of the through, VSS potential output from the inverted data output terminal QN of through a single inverter circuit INV40 It is is will be. すなわち、セット機能が実現されている。 In other words, the set function is realized. この動作は、データ入力端子Dから入力されるデータの値のいかんにかかわりなく、またクロック入力端子CLK This operation, regardless of the transfer of the data inputted from the data input terminal D value, also a clock input terminal CLK
に入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現される。 Since performed regardless of the state of the clock input signal to be input to, asynchronously set function is realized.

【0081】最後に、セット機能を働かせるにつき、セット信号入力端子SETNをVDD電位からアクティブのVSS電位に切り換えたときに、リセット信号入力端子RSTNもアクティブのVSS電位となっていた、あるいは同時にVSS電位になった場合を考察する。 [0081] Finally, per work a set function, a set signal input terminal SETN when switched from VDD potential to the VSS potential of the active, the reset signal input terminal RSTN also has become a VSS potential of the active, or at the same time VSS potential consider the case became. 上記で説明したように、セット機能は、セット信号入力端子SETNからのセット信号を3入力NAND回路NAN As described above, the set function, three-input NAND circuit a set signal from the set signal input terminal SETN NAN
D4に直接に入力することにより、NAND回路の論理を利用したものとなっている。 By entering directly into the D4, and is obtained by utilizing the logic of the NAND circuit. すなわち、セット信号入力端子SETNに接続された3入力NAND回路NAN That is, the 3-input NAND circuit NAN connected to the set signal input terminal SETN
D4の一つの入力端子にVSS電位が入力されたときには、他の二つの入力端子の状態がいかなる組み合わせにあっても、NAND論理によって、3入力NAND回路NAND4の出力端子であるQ出力端子からはVDD電位が出力されることになる。 When the VSS potential is input to D4 one input terminal of the even state of the other two input terminals to any combination, by NAND logic, the Q output terminal is an output terminal of 3-input NAND circuit NAND4 is so that the VDD potential is output. この動作はリセット信号入力端子RSTNの出力がVDD電位であるかVSS電位であるかに影響を受けない優先的なものである。 This operation is preferential that the output of the reset signal input terminal RSTN is not affected by whether the VSS potential is VDD potential. したがって、セット信号入力端子SETNとリセット信号入力端子RSTNとがともにアクティブのVSS電位になっても、所期通りのセット機能が働くことになる。 Thus, a set signal input terminal SETN a reset signal input terminal RSTN even both active in the VSS potential, so that the set function of the desired street works. すなわち、非反転のデータ出力端子QからはVDD電位が出力され、反転データ出力端子QNからはVSS電位が出力されることになる。 That is, the non-inverted data output terminal Q is outputted VDD potential, so that the VSS potential is output from the inverted data output terminal QN.

【0082】以上のように、スレイブラッチであるRS [0082] As described above, RS is a slave latch
ラッチの論理とNAND回路の論理をうまく利用していること、さらに、2つのNAND回路の出力の両方をフリップフロップの出力とするのではなく、片方のNAN That to good use the logic of the logic NAND circuit of the latch, further not both outputs of the two NAND circuits than the output of the flip-flop, NAN of one
D回路すなわち3入力NAND回路NAND4の出力からフリップフロップの出力を作ることにより、セット機能が確実に働くセット機能優先のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップを少ない素子数で実現できる。 By making the output of the flip-flop from the output of the D circuit or 3-input NAND circuit NAND4, small elements of a D-type flip-flop differential -RS latch configuration with reset Set function set function priority the set function works surely It can be achieved in a few.

【0083】また、非反転のデータ出力端子Qも反転データ出力端子QNも共通のNAND回路NAND4の方に接続してあるので、実施の形態1の場合と同様に、トランジスタサイズの調整が容易になる。 [0083] Further, since the non-inverted data output terminal Q also inverted data output terminal QN also is connected towards a common NAND circuit NAND4, as in the first embodiment, the easy to adjust the transistor size Become.

【0084】〔実施の形態3〕実施の形態3は、セット動作はリセット動作の有無にかかわりなく非反転のデータ出力端子QをVDD電位になすという本来のセット機能を発揮させ、リセット動作はセット動作の有無にかかわりなく反転データ出力端子QNをVDD電位になすという本来のリセット機能を発揮させるように工夫したものである。 [0084] Embodiment 3 [Embodiment 3], the set operation can be exhibited the original set function that forms the non-inverted data output terminal Q regardless of whether the reset operation to VDD, the reset operation set the inverted data output terminal QN with or without operation is obtained by devising so as to exhibit the original reset function that makes the VDD potential. 図4は実施の形態3のCMOS論理の規格に沿ったリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図である。 Figure 4 is a circuit diagram of a D-type flip-flop differential -RS latch configuration with the reset set function along a CMOS logic standards of the third embodiment.

【0085】主だった構成要素について説明すると、図3において、符号のTP110およびTP111はPc [0085] To describe the components was primary, in FIG. 3, TP110 and TP111 numerals Pc
h型MOSトランジスタ、TN20およびTN21はN h-type MOS transistor, TN20 and TN21 is N
ch型MOSトランジスタ、NAND3およびNAND ch-type MOS transistor, NAND3 and NAND
4は3入力NAND回路、INV20,INV21,I 4 3-input NAND circuit, INV20, INV21, I
NV30およびINV31はインバータ回路、SETN NV30 and INV31 inverter circuit, SETN
はセット信号入力端子、リセット信号入力端子RSTN Set signal input terminal, a reset signal input terminal RSTN
はリセット信号入力端子であり、その他の符号は図1と同じである。 Is a reset signal input terminal, the other symbols are the same as FIG. 図1のインバータ回路INV6およびPc The inverter circuit of Figure 1 INV6 and Pc
hトランジスタTP7はない。 h transistor TP7 is not.

【0086】実施の形態3の特徴ある回路構成は次の点である。 [0086] distinctive circuit configuration of the third embodiment in the following points. RSラッチ2のセット入力端子Sと高電位側電源電位であるVDD電位の直流電源との間にPchトランジスタTP111が接続され、このトランジスタTP Pch transistor TP111 is connected between the DC power supply VDD potential is set input terminal S and the high-potential side power supply potential of the RS latch 2, the transistor TP
111のゲートがセット信号入力端子SETNに接続されている。 Gate 111 is connected to the set signal input terminal SETN. RSラッチ2のリセット入力端子RとVDD Reset input terminal R and VDD of the RS latch 2
電位の直流電源との間にPchトランジスタTP110 Pch transistor between the DC power source potential TP110
が接続され、このトランジスタTP110のゲートがリセット信号入力端子RSTNに接続されている。 There are connected, the gate of the transistor TP110 are connected to a reset signal input terminal RSTN.

【0087】3入力NAND回路NAND3は、その一つの入力端子が差動インバータ1におけるデータ入力端子Dと同じ値を出力する方の出力端子D′に接続され、 [0087] 3-input NAND circuit NAND3 is connected to the output terminal D 'towards its one input terminal and outputs the same value as the data input terminal D of the differential inverter 1,
もう一つの入力端子が他方の3入力NAND回路NAN Another input terminal of the other three-input NAND circuit NAN
D4の出力端子に接続され、さらにもう一つの入力端子がリセット信号入力端子RSTNに接続されている。 It is connected to the D4 output terminal of which is yet another input terminal connected to a reset signal input terminal RSTN. もう一つの3入力NAND回路NAND4は、その一つの入力端子が差動インバータ1におけるデータ入力端子D Another 3-input NAND circuit NAND4 is a data input terminal D One input terminal of the differential inverter 1
とは逆の反転値を出力する方の出力端子DN′に接続され、もう一つの入力端子が他方の3入力NAND回路N It is connected to the output terminal DN 'towards which outputs the inverse of the inverted value and, another input terminal of the other three-input NAND circuit N
AND3の出力端子に接続され、さらにもう一つの入力端子がセット信号入力端子SETNに接続されている。 Is connected to the output terminal of AND3, it is further connected another input terminal to the set signal input terminal SETN.

【0088】上側の3入力NAND回路NAND3が請求項7にいう第1のNAND回路に相当し、下側の3入力NAND回路NAND4が第2のNAND回路に相当し、PchトランジスタTP111,TP110がスイッチング素子に対応している。 [0088] corresponds to the first NAND circuit over three-input NAND circuit NAND3 is referred to claim 7, 3-input NAND circuit NAND4 the lower side corresponds to the second NAND circuit, Pch transistor TP111, TP110 switching It corresponds to the element.

【0089】上側の3入力NAND回路NAND3の出力端子であるQN出力端子に2つのインバータ回路IN [0089] Two to the QN output terminal is an output terminal of the upper 3-input NAND circuit NAND3 inverter circuit IN
V20,INV21を介して反転データ出力端子QNが接続され、下側の3入力NAND回路NAND4の出力端子であるQ出力端子に2つのインバータ回路INV3 V20, the inverted data output terminal QN through INV21 is connected, two inverter circuits to the Q output terminal is an output terminal of the lower 3-input NAND circuit NAND4 INV3
0,INV31を介して非反転のデータ出力端子Qが接続されている。 0, the non-inverted data output terminal Q via the INV31 is connected.

【0090】グランドに接続されるべきNchトランジスタTN1のソースとグランドとの間に2つのNchトランジスタTN20,TN21が接続され、一方のトランジスタTN20のゲートがリセット信号入力端子RS [0090] Two of the Nch transistor between the source and ground of the Nch transistor TN1 should be connected to ground TN20, TN21 are connected, the gate is the reset signal input of one transistor TN20 terminal RS
TNに接続され、他方のトランジスタTN21のゲートがセット信号入力端子SETNに接続されている。 Is connected to the TN, the gate of the other transistor TN21 is connected to the set signal input terminal SETN.

【0091】次に、上記構成のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの動作を説明する。 [0091] Next, the operation of the D-type flip-flop differential -RS latch configuration with the reset set functions of the above configuration. 通常動作モードのときの動作については、実施の形態1,2の場合と同様であるので説明を省略する。 The operation of the normal operation mode, the description thereof is omitted because it is similar to the case of the first and second embodiments.

【0092】通常動作モードのときであって、セット機能を実行させない状態では、セット信号入力端子SET [0092] A is the normal operating mode, in a state not to perform the set function, the set signal input terminal SET
NはVDD電位であるので、PchトランジスタTP1 Since N is a VDD potential, Pch transistor TP1
11は非導通状態となっているとともに、下側の3入力NAND回路NAND4の一つの入力端子は常時的にV 11 together in a non-conductive state, one input terminal always to V of the lower 3-input NAND circuit NAND4
DD電位が入力されていることになる。 So that the DD potential is input. また、リセット機能を実行させない状態では、リセット信号入力端子R Further, in a state which does not execute the reset function, a reset signal input terminal R
STNはVDD電位であるので、PchトランジスタT Since the STN is a VDD potential, Pch transistor T
P110は非導通状態となっているとともに、上側の3 P110, together in a non-conductive state, the upper 3
入力NAND回路NAND3の一つの入力端子は常時的にVDD電位が入力されていることになる。 One input terminal of the input NAND circuit NAND3 would be set to the constant to VDD potential. したがって、リセット信号入力端子RSTNおよびセット信号入力端子SETNがVDD電位に固定されている限りにおいては、上側の3入力NAND回路NAND3の動作は、差動インバータ1の出力端子D′の状態と他方の下側の3入力NAND回路NAND4の出力の状態のみによって制御されることになり、このことは、上側の3入力NAND回路NAND3が従来の技術の図6の2入力NAND回路NAND1と実質的に同じということである。 Therefore, as long as the reset signal input terminal RSTN and the set signal input terminal SETN is fixed to VDD potential, the upper 3-input NAND circuit NAND3 operation, the differential inverter 1 output terminal D 'of the state and other would be controlled only by the state of the output of the lower 3-input NAND circuit NAND4, this is, the upper 3-input NAND circuit NAND3 is 2-input NAND circuit NAND1 substantially the same as FIG. 6 of the prior art That's what it means. また、リセット信号入力端子RSTNおよびセット信号入力端子SETNがVDD電位に固定されている限りにおいては、下側の3入力NAND回路NAND4の動作は、差動インバータ1の出力端子DN′と他方の上側の3入力NAND回路NAND3の出力の状態のみによって制御されることになり、このことは、下側の3入力NAND回路NAND4が従来の技術の図6の2入力NAND回路NAND2と実質的に同じということである。 Further, as long as the reset signal input terminal RSTN and the set signal input terminal SETN is fixed to VDD potential, the operation of the lower 3-input NAND circuit NAND4, the output terminal DN 'and the other of the upper differential inverter 1 3 input would be controlled only by the state of the output of the NAND circuit NAND3 of, this is referred to as two-input NAND circuit NAND2 substantially the same as FIG. 6 of the lower three-input NAND circuit NAND4 is prior art it is. その結果として、通常の動作は従来の技術の図6の場合と同様になり、データ出力端子Qおよび反転データ出力端子QNからの出力状態については従来の技術の図6の場合とまったく同じである。 As a result, normal operation is the same as for the case of Figure 6 the prior art, is exactly the same as in FIG. 6 of the prior art for the output state from the data output terminal Q and the inverted data output terminal QN .

【0093】次に、セット機能を働かせる場合を考える。 [0093] Next, consider the case to work the set function. セット信号入力端子SETNをVDD電位からVS VS a set signal input terminal SETN from the VDD potential
S電位に切り換えると、そして、このときリセット信号入力端子RSTNはインアクティブのVDD電位となっているとすると、セット入力端子Sに接続されたPch By switching to S potential, and the reset signal input terminal RSTN this time was connected Assuming that a VDD potential of inactive, the set input terminal S Pch
トランジスタTP111が導通状態に反転するとともに、下側の3入力NAND回路NAND4の一つの入力端子がVSS電位になる。 The transistor TP111 is inverted into a conductive state, one input terminal of the lower 3-input NAND circuit NAND4 becomes VSS potential. 3入力NAND回路NAND 3-input NAND circuit NAND
4の入力端子が一つでもVSS電位になると、その出力端子はVDD電位になる。 When 4 input pin becomes VSS potential even one, the output terminal becomes a VDD potential. 上側の3入力NAND回路N The upper side of the 3-input NAND circuit N
AND3の入力状態をみると、リセット信号入力端子R Looking at the input state of AND3, the reset signal input terminal R
STNがVDD電位であり、PchトランジスタTP1 STN is a VDD potential, Pch transistor TP1
11が導通状態となったのでセット入力端子SもVDD Since the 11 has become a conducting state set input terminal S is also VDD
電位であり、3入力NAND回路NAND4の出力からもVDD電位であるので、3入力NAND回路NAND The potential, since it is the VDD potential from the output of 3-input NAND circuit NAND4, 3-input NAND circuit NAND
3の出力端子はVSS電位となる。 Output terminals of the 3 becomes VSS potential. 下側の3入力NAN The lower 3 input NAN
D回路NAND4の出力がVDD電位であるので、非反転のデータ出力端子QはVDD電位となり、また、上側の3入力NAND回路NAND3の出力がVSS電位であるので、反転データ出力端子QNはVSS電位となる。 Since the output of D circuit NAND4 is at VDD potential, the data output terminal Q of the non-inverting becomes VDD potential, and since the output of the upper of the three-input NAND circuit NAND3 is at VSS potential, the inverted data output terminal QN is VSS potential to become. すなわち、セット機能が実現されている。 In other words, the set function is realized. この動作は、データ入力端子Dから入力されるデータの値のいかんにかかわりなく、またクロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現される。 This operation, regardless of the transfer of the value of the data inputted from the data input terminal D, and since carried out independently of the state of the clock input signal input to the clock input terminal CLK, asynchronously set functionality implemented It is.

【0094】次に、リセット機能を働かせる場合を考える。 [0094] Next, consider the case to exert a reset function. リセット信号入力端子RSTNをVDD電位からV V reset signal input terminal RSTN from VDD potential
SS電位に切り換えると、そして、このときセット信号入力端子SETNはインアクティブのVDD電位となっているとすると、リセット入力端子Rに接続されたPc By switching to SS potential, and, when the time set signal input terminal SETN is that a VDD potential of inactive, being connected to the reset input terminal R Pc
hトランジスタTP110が導通状態に反転するとともに、上側の3入力NAND回路NAND3の一つの入力端子がVSS電位になる。 With h transistor TP110 is inverted into a conductive state, one input terminal of the upper 3-input NAND circuit NAND3 becomes VSS potential. 3入力NAND回路NAND 3-input NAND circuit NAND
3の入力端子が一つでもVSS電位になると、その出力端子はVDD電位になる。 When third input terminal is VSS potential even one, the output terminal becomes a VDD potential. 下側の3入力NAND回路N The lower 3-input NAND circuit N
AND4の入力状態をみると、セット信号入力端子SE Looking at the input state of AND4, set signal input terminal SE
TNがVDD電位であり、PchトランジスタTP11 TN is a VDD potential, Pch transistor TP11
0が導通状態となったのでリセット入力端子RもVDD Since 0 is the conductive state the reset input terminal R also VDD
電位であり、3入力NAND回路NAND3からの出力もVDD電位であるので、3入力NAND回路NAND The potential, the output from the 3-input NAND circuit NAND3 is also at VDD potential, the 3-input NAND circuit NAND
4の出力端子はVSS電位となる。 4 the output terminal becomes VSS potential. 下側の3入力NAN The lower 3 input NAN
D回路NAND4の出力がVSS電位であるので、非反転のデータ出力端子QはVSS電位となり、また、上側の3入力NAND回路NAND3の出力がVDD電位であるので、反転データ出力端子QNはVDD電位となる。 Since the output of D circuit NAND4 is at VSS potential, the data output terminal Q of the non-inverted to the VSS potential, and since the output of the upper of the three-input NAND circuit NAND3 is at VDD potential, the inverted data output terminal QN is VDD potential to become. すなわち、リセット機能が実現されている。 That is, the reset function is implemented. この動作は、データ入力端子Dから入力されるデータの値のいかんにかかわりなく、またクロック入力端子CLKに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現される。 This operation, regardless of the transfer of the data inputted from the data input terminal D value, also because performed regardless of the state of the clock input signal input to the clock input terminal CLK, asynchronously reset function realized It is.

【0095】最後に、セット機能を働かせるべくセット信号入力端子SETNをVSS電位にするとともに、リセット機能を働かせるべくリセット信号入力端子RST [0095] Finally, a set signal input terminal SETN to exert set function well as to the VSS potential, the reset signal input terminal RST to work the reset function
NをVSS電位にした場合を考える。 The N consider a case in which the VSS potential. PchトランジスタTP111もPchトランジスタTP110も導通状態となる。 Pch transistor TP111 also Pch transistor TP110 also becomes conductive state. 上側の3入力NAND回路NAND3の一つの入力がリセット信号入力端子RSTNによってVSS VSS one input of the upper 3-input NAND circuit NAND3 is a reset signal input terminal RSTN
電位となるので、その出力はVDD電位となり、これが下側の3入力NAND回路NAND4の入力に与えられる。 Because the potential, the output becomes a VDD potential, which is applied to the input of the lower 3-input NAND circuit NAND4. また、下側の3入力NAND回路NAND4の一つの入力がセット信号入力端子SETNによってVSS電位となるので、その出力はVDD電位となり、これが上側の3入力NAND回路NAND4の入力に与えられる。 Further, since one input of the lower 3-input NAND circuit NAND4 becomes VSS potential by the set signal input terminal SETN, its output becomes a VDD potential, which is applied to the input of the upper 3-input NAND circuit NAND4. したがって、下側の3入力NAND回路NAND4 Thus, the lower 3-input NAND circuit NAND4
においては、リセット入力端子Rと上側の3入力NAN In the reset input terminal R and the upper 3 input NAN
D回路NAND4の出力からの入力のふたつがVDD電位となっても、セット信号入力端子SETNがVSS電位となることから、その出力はVDD電位となり、データ出力端子QもVDD電位となる。 Even if the two are VDD potential of the input from the output of the D circuit NAND4, since the set signal input terminal SETN becomes VSS potential, and its output becomes the VDD potential, the data output terminal Q also becomes VDD potential. すなわち、セット機能が実現される。 That is, the set function is realized. 一方、上側の3入力NAND回路NA On the other hand, the upper 3-input NAND circuit NA
ND3においては、セット入力端子Sと下側の3入力N In ND3, the set input terminal S and the lower three inputs N
AND回路NAND3の出力からの入力のふたつがVD Two is VD of the input from the output of the AND circuit NAND3
D電位となっても、リセット信号入力端子RSTNがV Be a D potential, the reset signal input terminal RSTN is V
SS電位となることから、その出力はVDD電位となり、反転データ出力端子QNもVDD電位となる。 Since the SS potential, the output becomes a VDD potential, the inverted data output terminal QN also becomes VDD potential. すなわち、リセット機能が実現される。 That is, the reset function is implemented.

【0096】以上のように、本実施の形態3によれば、 [0096] As described above, according to the third embodiment,
CMOS論理の規格に沿った差動−RSラッチ構成のD D differential -RS latch configuration along CMOS logic standards
型フリップフロップが実現されている。 Type flip-flop is realized.

【0097】〔実施の形態4〕実施の形態4は、セットアップ時間が通常のD型フリップフロップと大きくは変わらないスキャンテスト対応のD型フリップフロップを提供するものである。 [0097] Embodiment 4 [Embodiment 4] are those in which the setup time to provide a conventional D-type flip-flop with large scan test compatible D-type flip-flops unchanged. 図5は実施の形態4のスキャンテスト対応の差動−RSラッチ構成のD型フリップフロップの回路構成図である。 Figure 5 is a circuit diagram of a D-type flip-flop of the scan test compatible differential -RS latch structure of the fourth embodiment. 主だった構成要素についてのみ説明すると、クロックとして通常動作用クロックとテスト動作用クロックの2系統を用意する。 When only described components was mainly to provide a normal operation clock and test two systems of operation clock as a clock. すなわち、クロック入力端子CLKのほかにテスト用クロック入力端子CKTを設けてある。 In other words, it is the test clock input terminal CKT provided in addition to the clock input terminal CLK. また、データ入力端子Dのほかにテストデータ入力端子DTを設けてある。 Further, there is provided a test data input terminal DT to the other data input terminal D. TP10およびTP11はPch型MOSトランジスタ、TN4,T TP10 and TP11 are Pch-type MOS transistor, TN4, T
N5,TN10はNch型MOSトランジスタ、INV N5, TN10 is Nch-type MOS transistor, INV
2はインバータ回路である。 2 is an inverter circuit. RSラッチ2は従来の技術の図6の場合と同様に2つの2入力NAND回路NAN RS latch 2 as in the case of two two-input NAND circuit NAN 6 of the prior art
D1,NAND2から構成されている。 It is constructed from D1, NAND2. 充電用のPch Pch for charging
トランジスタTP1と直流電源との間にPchトランジスタTP10が接続され、充電用のPchトランジスタTP2と直流電源との間にPchトランジスタTP11 Is Pch transistor TP10 is connected between the DC power supply and the transistor TP1, the Pch transistor between the DC and the Pch transistor TP2 for charging power TP11
が接続され、両PchトランジスタTP10,TP11 There are connected, both Pch transistors TP10, TP11
のゲートがテスト用クロック入力端子CKTに接続されている。 Gate of which is connected to the test clock input terminal CKT. 接続点n1にNchトランジスタTN4のドレインが接続され、接続点n2にNchトランジスタTN The drain of the Nch transistor TN4 is connected to the connection point n1, the Nch transistor TN to the connection point n2
5のドレインが接続され、両トランジスタTN4,TN Drain 5 is connected, the transistors TN4, TN
5のソースどうしが接続され、その接続点にNchトランジスタTN10のドレインが接続され、そのソースがグランドに接続されている。 5 Source each other is connected to the drain of the Nch transistor TN10 is connected to the connection point, and its source is connected to ground. NchトランジスタTN1 Nch transistor TN1
0のゲートがテスト用クロック入力端子CKTに接続されている。 0 of the gate is connected to the test clock input terminal CKT.

【0098】次に、上記構成のスキャンテスト対応の差動−RSラッチ構成のD型フリップフロップの動作を説明する。 [0098] Next, the operation of the D-type flip-flop of the scan test compatible differential -RS latching arrangement of the above configuration. トランジスタTN9のゲートは直流電源に接続されて高電位側電源電位であるVDD電位に固定されているので常に導通状態となっている。 The gate of the transistor TN9 is a constantly conducting state are fixed to the VDD potential is high potential side power supply potential is connected to a DC power source. 通常動作状態ではテスト用クロック入力端子CKTは通常動作状態で常にVSS電位に固定されているもので、PchトランジスタTP10,TP11は常に導通状態となっている。 Test clock input terminal CKT under normal operating conditions is one that is always fixed at the VSS potential under normal operating conditions, Pch transistors TP10, TP11 is always conductive. また、NchトランジスタTN10は通常動作状態で常に非導通状態であるから、テストデータ入力端子DTの状態のいかんにかかわらずNchトランジスタTN4,T Further, since the Nch transistor TN10 is always non-conducting state in the normal operation state, the Nch transistor TN4 regardless of the state of the test data input terminal DT, T
N5のラインは無関係となる。 N5 of the line is irrelevant. したがって、通常動作については従来の技術の図6の場合あるいは実施の形態1 Accordingly, the form of the case or the implementation of the normal for the operation 6 of the conventional art 1
〜3の場合と同様となる。 The same as in the case to 3 of. すなわち、通常動作状態において、テスト用クロック入力端子CKTがVSS電位に固定されていると、クロック入力端子CLKがVSS電位の充電期間においては、セット入力端子Sとリセット入力端子RがともにVDD電位となり、RSラッチ2はホールド状態となって、現在保持しているデータを保持し続ける。 That is, in the normal operation state, when the test clock input terminal CKT is fixed to the VSS potential, in the charging period of the clock input terminal CLK is VSS potential, set input terminal S and the reset input terminal R are both becomes VDD potential , RS latch 2 becomes the hold state, it continues to hold the data currently held. また、クロック入力端子CLKがVDD電位となった評価期間においては、データ入力端子DがVS In the evaluation period to the clock input terminal CLK becomes VDD potential, the data input terminal D VS
S電位のときは、非反転のデータ出力端子QはVSS電位となり、反転データ出力端子QNはVDD電位となる一方、データ入力端子DがVDD電位のときは、非反転のデータ出力端子QはVDD電位となり、反転データ出力端子QNはVSS電位となる。 When the S potential, the data output terminal Q of the non-inverted to the VSS potential, the inverted data output terminal QN whereas the VDD potential, when the data input terminal D of the VDD potential, the data output terminal Q of the non-inverted VDD becomes potential, the inverted data output terminal QN becomes VSS potential.

【0099】スキャンテスト状態においては、クロック入力端子CLKがVSS電位に固定され、PchトランジスタTP1,TP2がスキャンテスト状態で常に導通状態となっている。 [0099] In the scan test state, the clock input terminal CLK is fixed to the VSS potential, Pch transistors TP1, TP2 are a constantly conducting state in the scan test state. また、NchトランジスタTN1が非導通状態となるため、NchトランジスタTN2,T Further, since the Nch transistor TN1 is turned off, the Nch transistor TN 2, T
N3のラインが無効になる代わりに、テスト用クロック入力端子CKTの状態に応じてNchトランジスタTN Instead of N3 of the line is disabled, Nch transistor TN in accordance with the state of the test clock input terminal CKT
10が動作することになる。 It will be 10 to operate. したがって、スキャンテスト状態において、テスト用クロック入力端子CKTの状態変化とテストデータ入力端子DTの状態変化との関係は、通常動作状態でのクロック入力端子CLKの状態変化とデータ入力端子Dの状態変化の関係に対して等価的であり、全く同様の動作となる。 Thus, in the scan test state, the relationship between the state change of state changes and the test data input terminal DT of the test clock input terminal CKT, state change of state changes and the data input terminal D of the clock input terminal CLK in the normal operating state of an equivalent with respect to the relationship, and exactly the same operation.

【0100】本実施の形態4のスキャンテスト対応の差動−RSラッチ構成のD型フリップフロップにおいては、従来の技術の図10に示した「スキャンテスト用」 [0100] In the D-type flip-flop differential -RS latch structure of the scan test compatible of the fourth embodiment, shown in FIG. 10 of the prior art "scan test"
のD型フリップフロップのようなセレクタ回路10は用いていないので、データ入力端子DからRSラッチ2までのパスの長さが「通常」のD型フリップフロップのパスと変わらないことになる。 Because of the selector circuit 10, such as a D-type flip-flop is not used, so that the length of the path from the data input terminal D to the RS latch 2 does not change the path of D-type flip-flop of the "normal". したがって、図9に示したようなスキャンチェーン構成でスキャンテストを行うに際して、スキャンテスト用としての本実施の形態のD型フリップフロップのセットアップ時間は「通常」のD型フリップフロップのセットアップ時間から大きく変化することはないので、スキャンチェーン発生後に半導体集積回路のタイミング設計をやり直す必要がなくなる。 Therefore, when performing a scan test in the scan chain configuration as shown in FIG. 9, the setup time of the D-type flip-flop of this embodiment mode as a scan test increases the setup time of the D-type flip-flop of the "normal" since the change is not be, it is not necessary to redo the timing design of the semiconductor integrated circuit after the scan chain occurs.

【0101】 [0101]

【発明の効果】差動−RSラッチ構成のD型フリップフロップについての本発明によれば、リセット信号とセット信号が同時に入力されても、セット機能またはリセット機能を所期通りに実現することができる。 According to the present invention for the D-type flip-flop differential -RS latch structure according to the present invention, even if the reset signal and the set signal is inputted simultaneously is possible to realize a set function or reset function for the intended Street it can. また、NA In addition, NA
ND回路を構成している複数のトランジスタについて、 A plurality of transistors constituting the ND circuit,
そのゲート幅をどのようにするかの設計上の最適化が容易になる。 How to do the optimization design the gate width becomes easy. さらに、D型フリップフロップに対するテストをセレクタ回路を用いずに実現することができ、占有面積の縮小化に有利となる。 Furthermore, it is possible to realize a test for D-type flip-flop without a selector circuit, which is advantageous for reduction of the occupied area.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施の形態1のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図 [1] circuit diagram of a D-type flip-flop differential -RS latch configuration with the reset set function according to the first embodiment of the present invention

【図2】 実施の形態1についてのRSラッチの回路構成図 Figure 2 is a circuit diagram of the RS latch for the first embodiment

【図3】 実施の形態2のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図 Figure 3 is a circuit diagram of a D-type flip-flop differential -RS latch configuration with the reset set functions of the second embodiment

【図4】 実施の形態3のリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図 Circuit diagram of a D-type flip-flop in Figure 4 Differential -RS latch configuration with the reset set functions of the third embodiment

【図5】 実施の形態4のスキャンテスト対応の差動− [5] The scan test compatible differential Embodiment 4 -
RSラッチ構成のD型フリップフロップの回路構成図 Circuit diagram of a D-type flip-flop of the RS latch structure

【図6】 従来の技術についての差動−RSラッチ構成のD型フリップフロップの回路構成図 Figure 6 is a circuit diagram of a D-type flip-flop differential -RS latch structure of the conventional art

【図7】 従来の技術についてのリセット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図 Figure 7 is a circuit diagram of a D-type flip-flop reset function of the differential -RS latch structure of the conventional art

【図8】 従来の技術についてのリセット・セット機能付きの差動−RSラッチ構成のD型フリップフロップの回路構成図 Figure 8 is a circuit diagram of a D-type flip-flop reset set function of the differential -RS latch structure of the conventional art

【図9】 従来の技術のパーシャルスキャンの概念説明図 Figure 9 is a conceptual explanatory diagram of partial scan of the prior art

【図10】 従来の技術の「スキャンテスト用」のD型フリップフロップの概念説明図 FIG. 10 is a conceptual diagram of the D-type flip-flop of the "scan test" of the prior art

【符号の説明】 DESCRIPTION OF SYMBOLS

1……差動インバータ 2……RSラッチ 10……セレクタ回路 11……「通常」のD型フリップフロップ 20……論理ブロック 30……「スキャンテスト用」のD型フリップフロップ TP1,TP2,TP3,TP4,TP5,TP6,T 1 ...... differential inverter 2 ...... RS latch 10 ...... selector circuit 11 ...... D-type flip-flops TP1 "normal" D-type flip-flop 20 ...... logic block 30 ...... "scan test" of, TP2, TP3 , TP4, TP5, TP6, T
P7,TP10,TP11,TP100,TP101, P7, TP10, TP11, TP100, TP101,
TP110,TP111,TP200,TP201,T TP110, TP111, TP200, TP201, T
P202,TP203……Pch型MOSトランジスタ TN1,TN2,TN3,TN4,TN5,TN6,T P202, TP203 ...... Pch-type MOS transistor TN1, TN2, TN3, TN4, TN5, TN6, T
N7,TN9,TN10,TN20,TN21,TN1 N7, TN9, TN10, TN20, TN21, TN1
00,TN101,TN200,TN201,TN20 00, TN101, TN200, TN201, TN20
2,TN203……Nch型MOSトランジスタ INV1,INV2,INV5,INV6,INV1 2, TN203 ...... Nch-type MOS transistor INV1, INV2, INV5, INV6, INV1
0,INV20,INV21,INV30,INV3 0, INV20, INV21, INV30, INV3
1,INV40……インバータ回路 NAND1,NAND2……2入力NAND回路 NAND3,NAND4……3入力NAND回路 D……データ入力端子 DT……テストデータ入力端子 CLK……クロック入力端子 CKT……テスト用クロック入力端子 RSTN……リセット信号入力端子 SETN……セット信号入力端子 Q……非反転のデータ出力端子 QN……反転データ出力端子 S……セット入力端子 R……リセット入力端子 w1,w2,w3,w4,w5,w6,w7,w8,w 1, INV40 ...... inverter circuit NAND1, NAND2 ...... 2-input NAND circuit NAND3, NAND4 ...... 3-input NAND circuit D ...... data input terminal DT ...... test data input terminal CLK ...... clock input terminal CKT ...... test clock input terminal RSTN ...... reset signal input terminal SETN ...... set signal input terminal Q ...... non inverted data output terminal QN ...... inverted data output terminal of the S ...... set input terminal R ...... reset input terminal w1, w2, w3, w4, w5, w6, w7, w8, w
9……スキャンチェーン配線 9 ...... scan chain wiring

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成され、前記R 1. A master latch is constituted by a differential inverter, slave latch is constituted by RS latch, said R
    Sラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第1のNAND回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第2のNAND回路とを有する構成となっていて、少なくともリセット機能を備えたD型フリップフロップであって、前記第1のNAND回路を3入力NAN S latch includes a first NAND circuit the set input terminal to an output terminal for outputting the same value as the data input terminal of the differential inverter is connected to an output terminal for outputting the inverse of the inverted value of the data input terminal configuration and become have and a second NAND circuit whose reset input terminal is connected to a D-type flip-flop having at least a reset function, the first NAND circuit 3 inputs NAN
    D回路で構成し、この3入力NAND回路の一つの入力端子にリセット信号入力端子を接続した構成としてあるD型フリップフロップ。 Constituted by D circuit, D-type flip-flop with a structure of connecting the reset signal input terminal to one input terminal of the 3-input NAND circuit.
  2. 【請求項2】 セット信号によりセット入力端子を高電位側電源電位とするスイッチング素子と、セット信号によりリセット入力端子を低電位側電源電位とするスイッチング素子とを備えている請求項1に記載のD型フリップフロップ。 Wherein a switching element for a set input terminal and a high potential side power supply potential by the set signal, according to claim 1, and a switching element for a reset input terminal and the low potential side power supply potential by the set signal D-type flip-flop.
  3. 【請求項3】 3入力NAND回路の出力端子に反転データ出力端子が接続され、同じ出力端子にインバータ回路を介して非反転のデータ出力端子が接続されている請求項1または請求項2に記載のD型フリップフロップ。 3. A 3 input to the output terminal of the NAND circuit inverting the data output terminal is connected, according to claim 1 or claim 2 noninverting the data output terminal through the inverter circuit is connected to the same output terminal D-type flip-flop of.
  4. 【請求項4】 マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成され、前記R 4. A master latch is constituted by a differential inverter, slave latch is constituted by RS latch, said R
    Sラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第1のNAND回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第2のNAND回路とを有する構成となっていて、少なくともセット機能を備えたD型フリップフロップであって、前記第2のNAND回路を3入力NAND S latch includes a first NAND circuit the set input terminal to an output terminal for outputting the same value as the data input terminal of the differential inverter is connected to an output terminal for outputting the inverse of the inverted value of the data input terminal configuration and it becomes have and a second NAND circuit whose reset input terminal is connected to a D-type flip-flop having at least a set function, three-input NAND said second NAND circuit
    回路で構成し、この3入力NAND回路の一つの入力端子にセット信号入力端子を接続した構成としてあるD型フリップフロップ。 D-type flip-flop constituted by a circuit, it is constituted of connecting the set signal input terminal to one input terminal of the 3-input NAND circuit.
  5. 【請求項5】 リセット信号によりセット入力端子を低電位側電源電位とするスイッチング素子と、リセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子とを備えている請求項4に記載のD型フリップフロップ。 A switching element for a set input terminal and the low potential side power supply potential by 5. reset signal, according to claim 4 and a switching element for a reset input terminal and the high potential side power supply potential by the reset signal D-type flip-flop.
  6. 【請求項6】 3入力NAND回路の出力端子に非反転のデータ出力端子が接続され、同じ出力端子にインバータ回路を介して反転データ出力端子が接続されている請求項4または請求項5に記載のD型フリップフロップ。 6. A three-input inverting the data output terminal to the output terminal of the NAND circuit is connected, according to claim 4 or claim 5 inverted data output terminal via an inverter circuit to the same output terminal is connected D-type flip-flop of.
  7. 【請求項7】 マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成され、前記R 7. The master latch is constituted by a differential inverter, slave latch is constituted by RS latch, said R
    Sラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第1のNAND回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第2のNAND回路とを有する構成となっていて、リセット機能とセット機能を備えたD型フリップフロップであって、前記第1のNAND回路および第2のNAND回路をともに3入力NAND回路で構成し、第1の3入力NAND回路の一つの入力端子にリセット信号入力端子を接続し、前記第2の3入力NAND回路の一つの入力端子にセット信号入力端子を接続し、前記リセット信号入力端子からのリセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子と、前記セット信号 S latch includes a first NAND circuit the set input terminal to an output terminal for outputting the same value as the data input terminal of the differential inverter is connected to an output terminal for outputting the inverse of the inverted value of the data input terminal configuration and become have and a second NAND circuit whose reset input terminal is connected to a D-type flip-flop having a reset function and set function, said first NAND circuit and the second NAND circuit together constitute a three-input NAND circuit, to one input terminal of the first 3-input NAND circuit is connected to a reset signal input terminal, the one of the set signal input terminal to the input terminal of the second 3-input NAND circuit connect, a switching element for a reset input terminal and the high potential side power supply potential by the reset signal from the reset signal input terminal, said set signal 力端子からのセット信号によりセット入力端子を高電位側電源電位とするスイッチング素子とを備えた構成としてあるD型フリップフロップ。 D-type flip-flop with a configuration in which a switching element for a set input terminal and a high potential side power supply potential by the set signal from the force terminal.
  8. 【請求項8】 マスターラッチが差動インバータで構成され、スレイブラッチがRSラッチで構成されたD型フリップフロップであって、クロック入力端子として通常動作のクロック入力端子のほかにテスト用クロック入力端子を備えるとともに、データ入力端子として通常動作のデータ入力端子のほかにテストデータ入力端子を備え、通常動作状態ではテスト用クロック入力端子およびテストデータ入力端子を通常動作のクロック入力端子およびデータ入力端子の状態に影響を与えない状態に固定化し、逆にテスト動作状態では通常動作のクロック入力端子およびデータ入力端子をテスト用クロック入力端子およびテストデータ入力端子の状態に影響を与えない状態に固定化するように構成してあるD型フリップフロップ。 8. A master latch is constituted by a differential inverter, slave latch is a D-type flip-flop comprised of RS latch, in addition to the test clock input terminal of the clock input terminals of the normal operation as a clock input terminal provided with a, in addition to the data input terminal of the normal operation as the data input terminal includes a test data input terminal, under normal operating conditions the test clock input terminal and a test data input terminal of the normal operation of the clock input terminal and data input terminal immobilized state does not affect the state is immobilized in a state that does not affect the clock input terminal and a data input terminal of the normal operation state of the test clock input terminal and a test data input terminal in a test operation state to the reverse D-type flip-flop that is configured to.
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