JP2000206192A

JP2000206192A - 安全なバックドライブレベルの直接測定装置

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Publication number: JP2000206192A
Application number: JP2000006486A
Authority: JP
Inventors: J Stow Anthony; アンソニー・ジェイ・ストー; J Mueller Robert; ロバート・ジェイ・ミューラー; D Monis John; ジョン・ディー・モニス
Original assignee: Genrad Inc
Current assignee: Genrad Inc
Priority date: 1999-01-14
Filing date: 2000-01-14
Publication date: 2000-07-28
Anticipated expiration: 2020-01-14
Also published as: DE69930457T2; EP1020731B1; EP1020731A2; DE69930457D1; JP3159972B2; EP1020731A3; US6114848A; TW486573B

Abstract

(57)【要約】【課題】バックドライブの発生とその継続時間を検出し
て、バックドライブを自動的に阻止する装置を提供す
る。【解決手段】各自動回路テスタ（１０）のディジタルド
ライバ／センサ回路（３６）におけるピンドライバ回路
は、電流センサ（Rsense、QS1、QS2、D1及びD2）と、前
記ドライバによって供給される負荷電流が、閾値入力
（CURRENT_VALUE）によって設定されたレベルを超えた
かどうかを示す比較回路（５８）を備える。ピンドライ
バ回路は、また、タイマー（６０）を備えており、この
タイマーの出力は、前記比較回路の出力が、期間入力
（TIME_VALUE）によって設定された範囲を超える時間に
わたってアサートされたかどうかを示す。前記比較回路
の出力が、該時間にわたってアサートされた場合は、前
記テスタは、前記ドライバを使用不能にし、これによっ
て、そうしない場合にはテスト生成プロセスが予測しな
かった過度のバックドライブ期間によって受けたであろ
う損傷を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】

【従来の技術】本発明は、プリント回路基板のテスタに
関するものであり、特に、安全なレベルの範囲内に「バ
ックドライビング（backdriving）」を保持することに
関する。

【０００３】いわゆるインサーキットテスト（回路組み
込み型のテスト）では、個々の回路基板の部品の回路基
板配線（トレース）への接続は、それらの配線上に事前
決定された一連の信号を加え、それを検査することによ
って検証される。テスタは、基板に電源を投入した状態
でこれらのテストを実行しなければならない。従って、
近くにある部品は、テスト中の部品の入力端子のいくつ
かを、テストに必要なレベルとは異なるレベルに駆動し
がちになる場合がある。これを防止するために、テスタ
は、時々、低出力インピーダンスドライバを単に使用し
て、対象としている配線を、近くの部品がそれを駆動し
ようとするレベルとは逆のレベルに駆動する。ボード上
の駆動回路（ドライバ）のこの逆駆動（過剰駆動、over
driving）は、バックドライビングとして知られてい
る。

【０００４】バックドライビングには長い歴史がある
が、常に問題をはらんできた。これは、バックドライビ
ングでは、通常、定格レベルを超える電流が流れるから
である。定格レベルを超える大きさの電流が非常に長い
時間流れると、回路基板の部品に損傷を与える場合があ
る。そのため、回路テストをデザインし、実行するため
に使用されるいくつかのソフトウエアには、テストステ
ップが、いつ過度のバックドライビングが生じたかを判
定するための準備が長年にわたって備えられてきた。ソ
フトウエアがそのようなステップを検出した場合には、
それは、設計者に警告するか、または、そのようなステ
ップの実行を禁止する。

【０００５】このような機能にはそれなりの効果があ
り、実質的に自動インサーキットテストの全歴史を通し
て何人かのテストデザイナによって使用されてきた。し
かし、その間に、それらの欠点も明らかになってきた。
これは、部品のばらつきが、過大なバックドライビング
を確実に回避するためのテストデザインツールの作業を
複雑なものにするからである。テストデザイナは、バッ
クドライブ電流及びバックドライブ期間を考慮してバッ
クドライブの範囲を設定する。過度のバックドライビン
グを回避するために、テストデザインツールは、公称特
性を有する部品だけでなく、含まれる部品の種類の予測
される特性分布の末端部にある部品に対しても、それら
の範囲内にあることを保証する制限を課すものでなけれ
ばならない。

【０００６】

【発明が解決しようとする課題】あいにく、種々の部品
の種類の特性分布の組み合わせから生じうるばらつきの
範囲のために、許容可能なテスト信号のバーストの組を
厳しく制限することが必要になる。このため、テストデ
ザインツールが与えられたバックドライブ制限に従うも
のとして受け入れるテストに、テストデザイナが到達す
ることは困難となっている。この結果として、テストデ
ザイナは、バックドライブの制限を全くなしで済ます
か、含まれる部品が影響を受けないレベルにバックドラ
イブの範囲を設定するかのいずれかを選択することにな
る場合が非常に多い。結果として生じたテストが、いく
つかの試作基板に損傷を与えない場合は、それは、定常
的に使用するものとして採用される。明らかに、テスト
デザインに対するこのアプローチは最適ではない。まず
第一に、損傷は、常に最初に現れるとは限らない。すな
わち、損傷を与えないように見えるテストが、実際に
は、潜在的な欠陥を引き起こす可能性がある。さらに、
異なる部品ロットは、異なる特性を有しており、そのた
め、テストが、しばらくの間は十分理想的に動作して
も、突然、壊滅的な欠陥を引き起こし始める場合があ
る。

【０００７】

【課題を解決するための手段】我々は、インサーキット
テストの分野で長い間悩みの種であったこの問題を、バ
ックドライブ制限回路を具備するテスタを提供すること
によって簡単に解決可能であることを認識した。この回
路は、バックドライブレベルの負荷電流の持続時間が、
設定可能な範囲を超えたかどうかを実時間で判定して報
告するために、ドライバの負荷電流を検出して、その流
れる時間を計測（調節）するものである。これによっ
て、駆動回路は、不都合な結果となることを回避するの
に十分速く反応することができるようになる。

【０００８】本発明によれば、バックドライブ制限回路
は、時間値信号を受信し、バックドライブレベルの電流
を連続的に駆動することが可能な最大持続時間を設定す
る。バックドライブ電流の範囲があり、それのあまりに
も長時間の連続使用は防止されなければならない。しか
し、バックドライブ制限回路は、典型的には、数百また
は数千クロック間隔という比較的長い時間にわたって、
なんのアクションも起こさずに、バックドライブ範囲内
の電流を検出することができる。しかし、その範囲にお
ける動作が最大持続時間にわたって連続して持続すれ
ば、バックドライブ制限回路は、それをなんらかの方法
で（一般的には、ドライバを高出力インピーダンス状態
にすることによって）中断する。

【０００９】従って、テストデザイナは、テストデザイ
ンツールのバックドライブ制限機能を使用せずに済み、
すなわち、所望のテストデザインの自由度を許容するの
に十分緩やかな制限を採用することができる。なぜな
ら、本発明は、結果として生じるテストが別様では許容
する過度のバックドライビングを阻止するからである。

【００１０】本発明は、また、最も厳格なデザインルー
ルでさえも提供しない、もう１つの安全レベルを付加す
る。実際問題として、過度のバックドライビングを阻止
するためのテストデザインツールの機能は、テストされ
る基板が良品であるという想定に基づいて、大部分が動
作しなければならない。そのため、該デザインツール
は、不良基板において突然生じうる過度のバックドライ
ビングを予測できない。しかし、本発明は、実時間での
電流測定と時間計測（設定）に基づいており、このた
め、過度のバックドライビングを、それを予測できない
場合であっても阻止することができる。

【００１１】

【発明の実施の形態】添付の図面を参照して本発明を以
下に説明する。

【００１２】図１は、回路基板（「テスト対象（テスト
中）のデバイス」）１２をテストするためのテストシス
テム１０のブロック図である。特別仕様の装置（fixtur
e）１４が、テスト対象のデバイス１２上のテストポイ
ントへのアクセスを提供する。装置１４上の基板側の端
子、すなわちピン１６は、すべての基板のテストポイン
トに同時に接触することができるように配置されてお
り、テスト中、これらのテストポイントに信号が加えら
れ、また、これらのテストポイントで信号が検出され
る。基板側のピン１６は、それぞれのピン基板が備える
ことができる複数のスキャナ部からなるマルチプレク
サ、すなわち、「スキャナ（走査部）」のシステム端子
２０に結合するように配置されたシステム側の端子１８
に配線されている。図１には、単一のピン基板２４によ
って提供される単一のスキャナ部２２しか示していない
が、テストシステムは、より一般的には、複数のかかる
基板を備えることができる。一般的に、１つ以上のバス
２６が、ピン基板をテストシステムの他の部分に結合す
る。

【００１３】適切なインターフェース２８によってバス
２６を介して、中央処理装置３０は、電圧計や信号発生
器のようなアナログ機器３２と通信して、スキャナ２２
及び装置１４を通してテストポイント上の信号を測定
し、及び／またはテストポイント上に信号を供給するた
めにそれらをプログラムする。アナログ機器３２も、中
央処理装置３０に測定結果を報告するためにバス２６を
使用することができ、その結果、中央処理装置３０は、
ディスプレイ３４を使用して人間が読みとれる報告を提
供することができる。

【００１４】アナログ測定を行うことに加えて、システ
ムは、また、種々のテストポイントにディジタル信号の
バーストを印加して、他のテストポイントにおいて結果
として生じた信号をディジタル的に解釈する。このため
に、いくつかのピン基板２４は、回路３６のような駆動
検出（ドライバ／センサ、driver-sensor）回路を備え
る。回路３６の出力ポートは、回路３６がテストポイン
トを駆動することができ、及び／またはそれ上の信号を
検出することができるように、スキャナが、装置側のス
キャナ端子に選択的に結合するところの機器側の各スキ
ャナ端子に結合されている。（この場合も、図１は、単
一のかかる回路のみを示しているが、一般的なディジタ
ル回路テスタは多くのそのような回路を提供し、通常、
ピン基板にそれらのいくつかを提供する）。

【００１５】ディジタル信号のテストバーストは、一般
的に、比較的長い一連の２進値を表し、一般的な高性能
のテスタは、各駆動検出回路に特化されたそれぞれのメ
モリ３８を備える。メモリは、一般的に、高速アクセス
が可能なように設計されている。なぜなら、テストバー
ストのディジタルレベルは、高速で変化しなければなら
ないことが多いからである。ディジタルシーケンサー４
０は、タイミング及びアドレス信号を、バス２６を介し
てメモリ３８及びボードコントローラ４２に供給する。

【００１６】中央処理装置３０からテストバーストの前
に受信されたコマンドに応答して、ピン基板２４の制御
回路（ボードコントローラ）４２は、スキャナ部２２の
内部スイッチにより、関連するシステム側の装置端子１
８と基板側のピン１６を介してドライバ／センサ回路３
６の出力ポートを所望の基板テストポイントに接続す
る。さらに、中央処理装置３０の制御の下、コントロー
ラ（ボードコントローラ）４２は、単一の信号バースト
に対して要求されるデータの各ピンメモリ３８への記憶
を容易にする。

【００１７】次に、中央処理装置３０は、シーケンサー
４０にバーストを開始するように命じる。これに応答し
て、シーケンサーは、ピンメモリ３８に、シーケンサー
が特定する一連のピンメモリ位置の内容を表す出力信号
を生成させる。各ピンメモリ位置は、ディジタルドライ
バ／センサが実行可能な機能のうちの１つに対するコー
ドを含む。最低限、使用可能な機能は、テストポイント
を高論理レベルまたは低論理レベルに駆動し、高論理レ
ベルまたは低論理レベルを検出することである。すなわ
ち、検出されたテストポイントが、期待した信号レベル
にあるかどうかを報告することである。ピンメモリは、
これらの報告された結果を受信して、バーストの終わり
で、すべての入力に対するテストノードの応答が期待さ
れたものであるかどうかを示す。他のコードは、ドライ
バが使用不可（「トライステート」）にならなければな
らないか、または、センサがいずれかのレベルを正しい
ものとして受信しなければならないかを示す。また、前
の機能を繰り返したり、レベルを切り換えたりするため
等のコードも存在しうる。

【００１８】デコーダ回路４４は、メモリの出力をデコ
ードし、下記する例外があるが、通常、ドライバ／セン
サが駆動し、及び／または、正しいとみなすディジタル
信号レベルを選択するレベル信号を生成する際にそれら
のコードに従う。ドライバ／センサは、一連のデコーダ
出力信号に従って動作し、指示された一連の論理レベル
をターゲットのテストノードに加え、及び／または、そ
れが、期待した信号レベルを示すかどうかを検査する。

【００１９】本発明に関して特に興味があるのは、負荷
電流を駆動する、すなわち、負荷電流源またはシンクと
して機能するドライバ／センサ３６の駆動回路である。
ここで対象とする特別なタイプのディジタル駆動回路
は、「バックドライビング」可能な、すなわち、いくつ
かの基板デバイスが負荷を他の論理レベルに駆動しよう
とするのに関係なく、その負荷をある論理レベルに駆動
することができるタイプのものである。図２に、バック
ドライブ可能なディジタルドライバの例を単純化した構
成で示す。バックドライブするために必要な量の負荷電
流を時々駆動するために、図２の駆動回路は、負荷電流
を供給するためのQN1からQN22までの２２個のNPNトラン
ジスタと、それを吸い込むためのQP1からQP22までの２
２個のPNPトランジスタを備える。

【００２０】ピンメモリからフェッチされたコードが、
関連するテストポイントを駆動すべきであるということ
を指定している場合には、デコーダは、不図示のアナロ
グマルチプレクサが、２つの基準電圧のうちの１つをDA
TA（データ）信号として送るようにする。増幅器５０
は、このレベルと負荷５２上の電圧の差を増幅し、負荷
をDATA信号の電圧レベルまで駆動するために、適切なバ
イアス回路５３を介して、その結果をトランジスタQN1
〜QN22、及びQP1〜QP22のベースに加える。フェッチさ
れたコードが、ドライバはアクティブであるべきではな
い、すなわち、トライステートであるべきであるという
ことを示している場合には、デコーダはTRI_STATE信号
をアサートする。この信号は、電子スイッチSW1とSW2を
切り換えて、駆動トランジスタのベースを増幅器５０か
ら切り離し、かわりに、利得１のバッファ増幅器５４の
出力にそれらを接続する状態にする。これによって、増
幅器５４は、駆動トランジスタのベース電圧をそれらの
エミッタ電圧に等しく維持する。これによって、駆動ト
ランジスタをオフ状態に維持し、かつ、それらが再びオ
ンになるときに起こる遅延を最小にする。

【００２１】これまでに説明したテスタアーキテクチャ
は、これから説明することになる教示によって実現され
る基板テスタの種類の１例に過ぎず、当業者は、それら
の教示が、この例と大きく異なるテスタアーキテクチャ
に応用可能であることを理解しよう。具体的には、別の
実施態様のディジタルドライバは、図２のディジタルド
ライバとは著しく異なる。しかし、すべての実施態様
は、バックドライビングのために必要ではあるが、あま
りにも長時間印加することは危険である電流レベルを駆
動することができるディジタルドライバを有する。

【００２２】この危険性に対しては、従来、過度のバッ
クドライビング期間を生じないテスト信号バーストのみ
を設計して対処してきた。しかし、このアプローチに
は、２つの欠点がある。１つは、部品の規格が、部品製
造業者毎、及びロット毎に異なる場合があるという事実
から生じる。すなわち、良品のすべての最悪値の組み合
わせに対応するために必要な設計上の制約のために、有
効なテストを設計することはしばしば極めて困難とな
る。もう１つの欠点は、最悪の場合の良品基板において
過度のバックドライビングを防止するテストでさえ、不
良基板では過度のバックドライビングを生じうるという
ことである。そのため、最も安全を見込んだテスト設計
ルールでさえ、過度の電流駆動を引き起こすテストを依
然として生成する可能性がある。

【００２３】これから説明するアプローチでも、テスト
設計者は依然としてバックドライブの制限を伴うテスト
を一般的に設計することになるが、これらの制限はすべ
ての最悪の場合の組み合わせに対応するほど厳しいもの
である必要はない。テスト設計者は、効果的なテストを
行えるように制約を緩和することができ、その場合に、
過度の過剰駆動のテスト時間検出によって、そのような
過剰駆動が生じた場合にバーストのバックドライビング
を中止し、あるいは、それを制限することができる。テ
スト設計者は、例示の実施態様が、電流センサ及びタイ
マーで実行するメカニズムのおかげでこれをなすことが
できる。

【００２４】最初に電流センサについて検討する。ドラ
イバ／センサ回路は、トランジスタQS1及びQS2、ダイオ
ードD1及びD2、センサ出力抵抗器Ｒsenseを備える電流
センサを具備する。これから説明するように、これらの
部品は、ドライバが供給し、または吸い込む電流量に比
例する電圧をＲsenseの両端に発生させる。Ｒsenseの電
圧は、負荷電流に対して図３の関係を有する。

【００２５】ドライバが電流を供給しているとき、上方
の駆動トランジスタQN1〜QN22は導通するが、下方の駆
動トランジスタは導通しない。そのため、QP22のコレク
タ回路におけるダイオードD2には電流は流れず、QS2は
オフし、ダイオードD1の電流は、QN22のコレクタにのみ
流れることができる。さて、図２のすべての回路は、負
荷５２を除いて同じ集積回路５５に設けられており、そ
のため、P-N接合の特性を極めて良好に整合させること
ができる。従って、QS1のベース−エミッタ接合電圧
は、D1の接合電圧とほとんど同じである。このことは、
抵抗器R1の電流は、R2の電流に比例し、QS1のベース電
流を無視することができれば、NPN駆動トランジスタの
全コレクタ電流にも比例するということを意味する。そ
のため、QS1のコレクタ電流、従って、Rsenseの両端の
センサ出力電圧は、ドライバの出力電流に比例する。

【００２６】ドライバが、電流を供給するのではなく、
それを吸い込むように動作するときは、上方のNPN駆動
トランジスタはオフになるが、下方のPNP駆動トランジ
スタはオンになる。この状態では、D1の電流はQS2のみ
を通って流れることができ、その電流は、QS1の電流がN
PN駆動トランジスタの電流に比例するのと同様に、PNP
駆動トランジスタの電流に比例する。そのため、この場
合も、D1とQS1の電流は、駆動トランジスタの電流に比
例し、Rsenseの電圧は、ここでも、負荷電流の大きさを
示す。

【００２７】これから説明する方法で、バックドライブ
の制限用にこのセンサを使用することに加えて、例示の
実施態様は、また、ドライバ出力が実質的に短絡された
こと、そして、損傷を回避するために即座にオフにすべ
きことを示すために使用される。このために、コンパレ
ータ５６は、Rsenseの電圧が、図１の範囲設定回路５７
によって設定された閾値SHORT_VALUEを超えた場合に、S
HORT_CIRCUIT_FLAG信号をアサートする。これから説明
するように、SHORT_CIRCUIT_FLAGのアサートにより、ド
ライバの出力は、直ちにトライステートになる。バース
トを開始する前に、中央処理装置３０は、ボードコント
ローラ４２を介して範囲設定回路５７と通信することに
より、SHORT_VALUE並びに、他のアナログ値を設定す
る。回路５７は、これらの値のアナログ表現を記憶する
レジスタを備える。それは、また、その記憶された値を
要求されたアナログ電圧に変換するディジタル−アナロ
グ変換器を備える。

【００２８】バックドライブを制限するために、別のコ
ンパレータ５８が、電流量を示すRsenseの電圧を、図１
の範囲設定回路５７によって生成されるバックドライブ
の閾値CURRENT_VALUEと比較する。図２のRsenseの両端
のセンサ電圧が、CURRENT_VALUEを超えると、コンパレ
ータ５８は、それの出力をアサートする。これによっ
て、図４を参照してさらに詳細に説明するタイマー６０
が、バックドライブの電流期間の測定を開始する。コン
パレータ５８が、図１のレベル設定回路（範囲設定回
路）５７が生成するTIME_VALUE電圧レベルによって表さ
れる時間範囲より長い時間、その出力をアサートした場
合に、タイマー６０は、そのBACKDRIVE_FLAG出力をアサ
ートする。

【００２９】下記する理由により、図２のタイマー回路
６０は、それが測定した時間インターバルを２つのサブ
インターバルに分割する。第１の比較的短いサブインタ
ーバルは、図４の通常は閉じている電子スイッチSW3が
開くことと共に開始する。第２の（第１のサブインター
バルよりは）通常非常に長いサブインターバルは、第１
のサブインターバルが終了するときに、第２の通常は閉
じている電子スイッチSW4がそれに続いて開くことと共
に開始する。

【００３０】具体的には、バックドライブコンパレータ
５８の出力のアサートに応答してSW3が開くことによっ
て、電流源６４は、インターバル−タイミング（interv
al-timing）コンデンサC1の−６ボルトに向かう直線的
な放電を開始できるようになる。750ナノ秒（nsec）
後、コンデンサC1の上部端子は、SW3が閉じた時に保持
されるグランド電位から、−４ボルトの電位まで下が
る。この時点で、コンパレータ６６の出力は、それがア
サートされない−６ボルトのレベルから、それがアサー
トされる＋1.2ボルトのレベルに切り換わる。

【００３１】コンパレータ６６の出力のアサートによ
り、スイッチSW4が開いて、電流源６８が、他のインタ
ーバルタイミングコンデンサC2の直線的な放電を開始す
ることができるようになる。このアサートの前に、BACK
DRIVE_FLAG発生コンパレータ６９に反転入力を与えるコ
ンデンサC2の上方端子が、図１のレベル設定回路５７に
よって期間設定電圧レベルTIME_VALUEに保持される。
（コンデンサC2は、それが、一般的には、図２のドライ
バ／センサ集積回路５５に含まれていないという点にお
いて図４の他の回路とは異なる。非常に短い時間間隔の
間使用され、それゆえ、その集積回路の十分小さな部分
であるコンデンサC1とは異なり、コンデンサC2は、一般
的に、数十ミリ秒程度の時間使用される傾向があり、従
って、通常は個別の部品として提供される。）コンパレ
ータ６９の非反転入力には、２つのダイオードD3及びD4
の接続部における電圧がかかる。コンパレータ６６の出
力は、依然として、その低い、−６ボルトレベルであ
り、D3は逆バイアスされ、従って、コンパレータ６９の
非反転入力は、ダイオードD4が電流源７０によって順バ
イアスされ、そのアノードがグランド（アース）に接続
されているために、−０．７ボルトレベルになる。TIME
_VALUEは、常に−０．７ボルトよりも高く、そのため、
BACKDIRVE_FLAGは、スイッチSW4が閉じている限りアサ
ートされない。これはそうであるべきである。なぜな
ら、BACKDRIVE_FLAGのアサートは、最大のバックドライ
ブ期間を経過したことを示すものであるからである。

【００３２】コンパレータ６６の出力が高になると、
０．５ボルト源７２が、別のダイオードD5を介してD3の
アノードを１．２ボルトにクランプし、このため、コン
パレータ６６の出力によって今や順方向にバイアスされ
るD3の両端間のダイオード電圧降下によりBACKDRIVE_FL
AG出力用コンパレータ６９の非反転入力ポートが０．５
ボルトレベルになる。通常は、コンパレータ６９の反転
入力にかかるTIME_VALUEレベルは、これより高く、その
ため、BACKDRIVE_FLAGは、CURRENT_VALUEによって設定
されたバックドライブ閾値を超えた場合でも、最初はア
サートされないままである。しかし、電流源６８によっ
て、コンデンサC2は、TIME_VALUEから０．５ボルトのレ
ベルに向かって直線的な放電を行うようになる。コンデ
ンサC2の電圧がそのレベルに到達すると、コンパレータ
６９は、BACKDRIVE_FLAGをアサートし、これによって、
バックドライビングを中止しなければならないことを示
す。

【００３３】従って、アナログ電圧TIME_VALUEは、許容
されるバックドライブ期間を設定する。詳しくは、TIME
_VALUEの電圧が０．５ボルトを超える値に設定されてい
る限り、許容されるバックドライブ期間τは、以下の式
によって与えられる。

【００３４】τ＝（Ｃ₂／Ｉ₆₈）×（Ｖ_TV−０．５ボル
ト）＋７５０ナノ秒ここで、Ｖ_TVは、TIME_VALUE信号の電圧であり、Ｉ
₆₈は、電流源６８が吸い込む電流である。

【００３５】上記式が示すように、中止するために必要
な連続バックドライビング期間は、期間入力TIME_VALUE
にのみ依存する。しかしながら、他の実施態様では、他
の要因にも依存しうる。例えば、いくつかの実施態様で
は、例示の実施態様とは異なり、電流源６８の放電電流
に対応する量は一定ではない。すなわち、その量は、バ
ックドライブ電流及び／または他の要因にも依存する。
そのような場合には、バックドライブ電流がより大きく
なると、許容されるバックドライブ期間はより短くな
る。このような構成によれば、共通の回路でバックドラ
イブ及び短絡機能を得ることができる。例示の実施態様
を、電流源（電流センサ）６８の電流が、例えば、Ｒse
nseの電圧とCURRENT_VALUEの差に依存するように修正す
れば、短絡レベルになったときに、充電電流は、BACKDR
IVE_FLAGを本質的に直ちにアサートするほどに大きくな
りうる。

【００３６】また、期間の式は、バックドライビングが
連続しているという想定に基づいている。もちろん、バ
ックドライビングは、一般的には断続的である。その場
合は、例示の実施態様は、より長い漸増するバックドラ
イブ時間を許容する。詳しくは、バックドライビングの
インターバルの間抵抗Ｒ１を介して、コンデンサＣ２を
充電することが可能である。このため、結果として生じ
た電荷を抜き取るために必要な時間によって、BACKDRIV
E_FLAG出力用コンパレータ６９の閾値に到達するのに必
要な漸増するバックドライブ時間が増加する。

【００３７】上述したように、TIME_VALUE信号の電圧Ｖ
_TVは、通常、０．５ボルトより大きい値に設定される。
しかし、テスタが異なるモードで動作する場合がある。
その１つは、テスタが単にバックドライブレベルの発生
を記録し、実際にはその時間を計測しない場合である。
このためには、TIME_VALUE信号の電圧Ｖ_TVは、０．５ボ
ルトより小さい値に設定される。この場合、７５０ナノ
秒後の、コンパレータ６６の出力の高レベルへの遷移に
より、コンパレータ６９のBACKDRIVE_FLAG出力が、直ち
に高になる。すなわち、BACKDRIVE_FLAGは、バックドラ
イブレベルが７５０ナノ秒の間存在する場合にアサート
される。この７５０ナノ秒の期間により、電流センサの
ノイズが除去される傾向があるが、ベクタ（ベクトル）
印加速度が例えば１ＭＨｚ程度であれば、単一のベクタ
期間のバックドライブ条件でさえも捕捉される。

【００３８】いくつかの実施態様では、ディジタルセン
サの出力を通常受信し、その値を記憶するピンメモリ
は、さらに、場合によっては下記のようにデグリッチ
（de-glitch）されるBACKDRIVE_FLAG信号の連続するク
ロック時間値（clock times' values）を受信して記憶
する。これによって、ユーザまたは適切なソフトウエア
が、診断目的で使用することができる情報が提供され
る。しかし、例示の実施態様では、BACKDRIVE_FLAG信号
は、単に、図１の経路７２に沿って、図５のロジックを
実現するラッチ回路７４までSHORT_CIRCUIT_FLAG信号と
共に送られるだけである（説明のために、図５は例示の
実施態様のラッチ回路が実現しようとする機能をロジッ
ク図で表したものである。しかし、かかる回路の設計者
は、一般的には、実際の実施においてラッチ回路をこの
ような低水準では規定しない。彼らは、プログラム可能
な論理デバイスをプログラムするためにVHDLのような高
水準のプログラミング言語を使用する。このため、その
結果生成される回路の細部は、図面が示唆しているもの
と種々の点で異なる可能性がある）。回路の目的の一部
には、CPU（中央処理装置）３０が任意のフラグ信号の
アサートをポーリングする機会をもつまで、そのアサー
トを記憶するということがある。

【００３９】詳しくは、BACKDRIVE_FLAG信号は、図５の
Ｄタイプフリップフロップ７６ａ、７８a及びANDゲート
８０ａによって構成されるデグリッチ回路の入力であ
る。ORゲート８２ａと別のＤタイプフリップフロップ８
４ａは、ラッチを構成する。このラッチのBACKDRIVE出
力は、デグリッチされたバージョンのBACKDRIVE_FLAGが
アサートされたときに、そのアサート状態を呈する。BA
CKDRIVEは、BACKDRIVE_FLAGがその後、非アサート状態
に戻ったときもアサートされたままとなり、このため、
ＣＰＵは、バックドライブの発生に対する空き時間をチ
ェックすることができる。

【００４０】BACKDRIVE信号は、ドライバを過度に駆動
したこと、そして、そのために、バックドライブ禁止モ
ードに移行すべきであるということを示す。このモード
は、本発明に従って種々の方法で実現することができ
る。１つの方法は、ドライバと駆動される基板ノード間
のスイッチを単に開くことである。別の方法は、いわゆ
るフィードバック機構を使用することであり、この機構
において、ドライバの電流出力能力は、ある程度漸減し
ながらバックドライブ範囲の下まで引き下げられる。例
示の実施態様は、第３のアプローチの例であり、このア
プローチでは、バックドライブ禁止モードは、ドライバ
のトライステート機能を使用することによって生じる。

【００４１】詳しくは、CPUが、MASK信号をアサート
し、それによって、バックドライブ制御機能を不能にし
ない限り、ANDゲート８５は、その結果をORゲート８６
に送る。デコーダ４４（図１）は、結果として生成され
るゲート８６のアサートされた出力を受信する。これに
よって、デコーダは、TRI-STATE出力（図２）の値がピ
ンメモリ３８の出力によって決定されるそれの通常モー
ドから、過度のバックドライブモードに切り換える。こ
のバックドライブモードでは、ピンメモリの出力が、デ
コーダがTRI-STATEをアサートすることを要求しない場
合でも、デコーダはそれをアサートする。図２に示すよ
うに、これによって電子スイッチSW3が開き、電子スイ
ッチSW4が閉じ、このため、ドライバが高インピーダン
ス状態になる。ドライバは、もはや、過度にバックドラ
イブされたノードを駆動しない。

【００４２】いくつかの実施態様では、通常は、ディジ
タルセンサの出力を受信して、それらの値を記憶するピ
ンメモリは、さらに、連続するクロック時間においてBA
CKDRIVE_FLAG信号の値を受信して記憶する。これによっ
て、ユーザまたは適切なソフトウエアが、診断目的のた
めに使用することが可能な情報が得られる。

【００４３】図１のボードコントローラ４２は、このBA
CKDRIVE信号と、基板の他のドライバ／センサ（不図
示）に関連したラッチ回路７４によって生成されるBACK
DRIVE信号の論理和結合を受信する。コントローラ４２
は、これに応答して、中央処理装置３０によってバス２
６を介してアクセスされるステータスレジスタに、その
イベントを記録するというような何らかの適切なアクシ
ョンをとることができる。一般的には、シーケンサー４
０は、かかるレジスタの出力と、他のボードのバックド
ライブコントローラの対応する出力のワイヤードオア結
合を受信する。CPU３０は、結果として生成されるシー
ケンサーの状態を観察することによって、最後の信号バ
ースト中の過度のバックドライビングの発生を検出する
ことができる。CPUは、ボードコントローラのレジスタ
をポーリングして、過度のバックドライビングが発生し
たピンまたは複数のピンを見つけ、その後、フリップフ
ロップ８４ａのリセット入力をアサートすることによっ
て図５のBACKDRIVEラッチをリセットすることができ
る。

【００４４】同様な回路７６ｂ、７８ｂ、８０ｂ、８２
ｂ及び８４ｂは、同様に、SHORT_CIRCUIT_FLAG信号をデ
グリッチしてラッチし、これによって、同様な出力SHOR
T_CIRCUITを生成する。この出力によってドライバは使
用不能にされる。また、同様に、この出力をCPUによっ
てポーリングすることができる。

【００４５】さらに、ドライバ／センサが実装される集
積回路は、ドライバ／センサ集積回路の温度が高くなり
すぎたときに、図５のTHERMAL_SHUTDOWN_FLAG信号を生
成する、不図示の温度センサを備えることができる。別
の回路７６ｃ、７８ｃ、８０ｃ、８２ｃ及び８４ｃは、
THERMAL_SHUTDOWN_FLAGをデグリッチしてラッチするこ
とによってTHERMAL_SHUTDOWN信号を生成する。SHORT_CI
RCUIT とBACKDRIVE がするのと同様に、THERMAL_SHUTDO
WNは、ドライバを使用不能にし、CPUは、同様にそれを
ポーリングし、リセットすることができる。

【００４６】温度センサ回路は、また、別の信号であ
る、THERMAL_WARNING_FLAGを生成して、ドライバ／セン
サが、ある程度の高温になったことを示すことができ
る。これは、シャットダウンを正当化するものではない
が、ある他のアクションをとることを慎重にさせること
ができる。同様に、回路７６ｄ、７８ｄ、８０ｄ、８２
ｄ、及８４ｄは、THERMAL_WARNING_FLAGをデグリッチす
ることによってTHERMAL_WARNING信号を生成する。他の
信号と同様にこの信号をポーリングし、リセットするこ
とができるが、これは、センサのドライバを使用不能に
はしない。

【００４７】１つの例をあげて本発明を説明したが、本
発明は、広範な実施態様で実現することができる。例え
ば、バックドライブ期間を、バックドライブ閾値に対す
る測定電流レベルの超過量の関数として規定することが
できる。また、例示したアナログタイマーは、本発明を
実施するのに極めて適していると信じるが、例えば、デ
ィジタルダウンカウンタによって規定した期間の経過を
測定することができる。

【００４８】従って、本発明が可能にするテスト生成及
びテスト実行の柔軟性が、広範な実施態様においてもた
らされることが明らかである。それゆえ、本発明は、当
該技術分野において大きな進歩を与えるものである。

【００４９】

【発明の効果】本発明によれば、予測不能な過度のバッ
クドライビングを自動的に阻止することができるので、
テスト対象の回路基板の部品に損傷を与えることなく、
回路のテストを行うことができる。

【図面の簡単な説明】

【図１】本発明を実施する自動回路テスタのブロック図
である。

【図２】図１のテスタが利用するピンドライバとバック
ドライブ制限回路の略ブロック図である。

【図３】図２のセンサ回路の出力電圧を負荷電流の関数
としてプロットしたものである。

【図４】図２の回路に含まれるタイマー回路の略ブロッ
ク図である。

【図５】図１のテスタに含まれるバックドライブコント
ローラのロジック図である。

【符号の説明】

１０自動回路テスタ１２テスト回路基板１４装置２２スキャナ２４ピン基板３０ CPU ３６ドライバ／センサ３８ピンメモリ４２ボードコントローラ４４デコーダ５６、５８コンパレータ６０タイマー７４ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロバート・ジェイ・ミューラーアメリカ合衆国マサチューセッツ州01886, ウエストフォード，キーシ・サークル・14 (72)発明者ジョン・ディー・モニスアメリカ合衆国マサチューセッツ州02720, フォールリバー，ヘムロック・ストリート・140

Claims

【特許請求の範囲】

【請求項１】自動回路テスタであって、Ａ）複数のバックドライブ可能なディジタル駆動回路で
あって、各バックドライブ可能なディジタル駆動回路
は、出力ポートを備えており、該出力ポートに結合され
た負荷を駆動するかどうかの一連の選択を表すコード信
号の印加に対して適合されており、前記負荷を駆動する
場合には、前記ディジタル駆動回路が前記負荷を駆動す
ることができる２つの電圧レベル間において、該ディジ
タル駆動回路はバックドライブ可能モードで動作するこ
とができ、このモードにおいて、該ディジタル駆動回路
は、前記負荷の駆動が、バックドライブ電流の範囲内で
負荷電流を駆動することを要求するときには、前記コー
ド信号に従って前記負荷を駆動し、また、該ディジタル
駆動回路はバックドライブ禁止モードで動作することが
でき、このモードにおいて、該ディジタル駆動回路は、
前記負荷を駆動することが、前記バックドライブ電流の
範囲内の負荷電流を要求するときには、前記コード信号
によって選択された電圧レベルに前記負荷を駆動するこ
とを中止する、ことからなる複数のバックドライブ可能
なディジタル駆動回路と、Ｂ）複数のバックドライブ制限回路であって、各バック
ドライブ制限回路は、前記ディジタル駆動回路のそれぞ
れ異なる１つに関連付けられると共に、時間値信号の印
加に対して適合されており、各バックドライブ制限回路
は、それが関連付けられている駆動回路によって駆動さ
れる負荷電流を検出して、こうして検出された前記負荷
電流が前記バックドライブ電流の範囲を超えなかった
か、または、前記時間値信号に依存する連続的なバック
ドライブ期間よりも長い時間、前記バックドライブ電流
の範囲にあったわけではない場合には、それが関連付け
られている駆動回路を前記バックドライブ可能モードで
動作させ、前記のように検出された電流が、前記連続的
なバックドライブ期間の間、前記バックドライブ電流の
範囲に連続して存在した場合には、それが関連付けられ
たディジタル駆動回路をバックドライブ禁止モードで動
作させる、ことからなる複数のバックドライブ制限回路
を備える自動回路テスタ。
【請求項２】各ディジタル駆動回路が、Ａ）前記２つの電圧レベルの一連の選択を表すディジタ
ルレベル信号と、前記負荷を駆動するかどうかの一連の
選択を表す可能信号の印加に対して適合されたピンドラ
イバであって、該ピンドライバは、前記可能信号が、該
ピンドライバが前記負荷を駆動すべきことを示している
場合にはデータ信号によって示されたレベルに前記負荷
を駆動し、前記可能信号が、該ピンドライバが負荷を駆
動すべきではないことを示している場合には前記負荷の
駆動を中止することからなる、ピンドライバと、Ｂ）前記コード信号に応答して、前記ディジタルドライ
バ回路が前記バックドライブ可能モードのときには、前
記ピンドライバは前記負荷を駆動すべきでないことを前
記可能信号が示すように、前記ディジタルレベル信号と
可能信号を前記ピンドライバに印加するためのデコーダ
回路であって、前記ディジタルドライバ回路が、前記バ
ックドライブ可能モードのときには、前記ディジタルレ
ベル信号と可能信号の値は、ピンデータ信号が示す値で
あることからなる、デコーダ回路を備える、請求項１の
自動回路テスタ。
【請求項３】回路基板上の負荷に結合可能な複数の装置
側スキャナ端子と、前記ディジタル駆動回路の各出力ポ
ートに結合された複数の機器側スキャナ端子と、選択さ
れた装置側スキャナ端子に機器側スキャナ端子を接続す
るように動作可能なスイッチのマトリックスを備えるス
キャナをさらに具備する、請求項２の自動回路テスタ。
【請求項４】一連のピンメモリの位置から連続的なクロ
ックインターバルでデータをフェッチし、こうしてフェ
ッチされたデータを表す信号を前記コード信号として前
記ディジタル駆動回路に加えるために、各テストベクタ
の成分値を記憶する複数の前記ピンメモリ位置を含むピ
ンメモリをさらに備える、請求項２の自動回路テスタ。
【請求項５】回路基板上の負荷に結合可能な複数の装置
側スキャナ端子と、前記ディジタル駆動回路の各出力ポ
ートに結合された複数の機器側スキャナ端子と、選択さ
れた装置側スキャナ端子に機器側スキャナ端子を接続す
るように動作可能なスイッチのマトリックスを備えるス
キャナをさらに具備する、請求項４の自動回路テスタ。
【請求項６】少なくとも前記時間値信号の値の範囲に対
して、前記連続的なバックドライブ期間が１ミリ秒を超
えることからなる、請求項２の自動回路テスタ。
【請求項７】回路基板上の負荷に結合可能な複数の装置
側スキャナ端子と、前記ディジタル駆動回路の各出力ポ
ートに結合された複数の機器側スキャナ端子と、選択さ
れた装置側スキャナ端子に機器側スキャナ端子を接続す
るように動作可能なスイッチのマトリックスを備えるス
キャナをさらに具備する、請求項１の自動回路テスタ。
【請求項８】少なくとも前記時間値信号の値の範囲に対
して、前記連続的なバックドライブ期間が１ミリ秒を超
えることからなる、請求項７の自動回路テスタ。
【請求項９】一連のピンメモリの位置から連続的なクロ
ックインターバルでデータをフェッチし、こうしてフェ
ッチされたデータを表す信号を前記コード信号として前
記ディジタル駆動回路に加えるために、各テストベクタ
の成分値を記憶する複数の前記ピンメモリ位置を含むピ
ンメモリをさらに備える、請求項７の自動回路テスタ。
【請求項１０】一連のピンメモリの位置から連続的なク
ロックインターバルでデータをフェッチし、こうしてフ
ェッチされたデータを表す信号を前記コード信号として
前記ディジタル駆動回路に加えるために、各テストベク
タの成分値を記憶する複数の前記ピンメモリ位置を含む
ピンメモリをさらに備える、請求項１の自動回路テス
タ。
【請求項１１】少なくとも前記時間値信号の値の範囲に
対して、前記連続的なバックドライブ期間が１ミリ秒を
超えることからなる、請求項１０の自動回路テスタ。
【請求項１２】少なくとも前記時間値信号の値の範囲に
対して、前記連続的なバックドライブ期間が１ミリ秒を
超えることからなる、請求項１の自動回路テスタ。
【請求項１３】各バックドライブ制限回路は、また、少
なくともいくつかの状況において前記バックドライブ禁
止モードで、それが関連付けられている駆動回路を動作
させるものであって、該状況において、前記検出された
電流は、前記バックドライブ電流の範囲を超えず、ま
た、前記連続的なバックドライブ期間にわたって、連続
して該バックドライブ電流の範囲にもないが、合計した
継続期間が前記連続的なバックドライブ期間を超えると
ころの複数のインターバルの間、該バックドライブ電流
の範囲に存在することからなる、請求項１の自動回路テ
スタ。