JP2000194578A - Method for testing information processor and storage medium stored with program thereof - Google Patents
Method for testing information processor and storage medium stored with program thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報処理装置の試
験方法およびそのプログラムを記憶した記憶媒体に関
し、特に乱数に基づいて試験命令列を生成することによ
り試験を行う情報処理装置の試験方法およびそのプログ
ラムを記憶した記憶媒体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test method for an information processing apparatus and a storage medium storing a program thereof, and more particularly to a test method for an information processing apparatus for performing a test by generating a test instruction sequence based on random numbers. The present invention relates to a storage medium storing the program.
【０００２】[0002]
【従来の技術】従来例１としての情報処理装置の試験方
法が特開昭６３−２０４３３７号公報に開示されてい
る。この従来例１の情報処理装置の試験方法において
は、発生した命令列を書き換えることにより、命令書き
換え、レジスタ競合、オペランド競合を頻発させ、試験
効率を向上させるものである。2. Description of the Related Art A method of testing an information processing apparatus as a first conventional example is disclosed in Japanese Patent Application Laid-Open No. 63-204337. In the test method of the information processing apparatus of the conventional example 1, by rewriting the generated instruction sequence, instruction rewriting, register conflict, and operand conflict occur frequently, thereby improving the test efficiency.
【０００３】また、従来例２としての情報処理装置の試
験方法が特開平７−２５３９０１号公報に開示されてい
る。この従来例２の情報処理装置の試験方法において
は、発生頻度の少ない命令を無作為に乱数データに基づ
いて試験命令列中に挿入することにより、試験効率を高
めるため、人為的操作により発生した命令発生頻度の偏
りをなくして試験の偏りを防止するものである。A method of testing an information processing apparatus as Conventional Example 2 is disclosed in Japanese Patent Application Laid-Open No. Hei 7-253901. In the test method of the information processing apparatus according to the conventional example 2, an instruction with a low frequency of occurrence is randomly inserted into a test instruction sequence based on random number data to increase test efficiency. The purpose is to eliminate bias in the instruction generation frequency and prevent bias in the test.
【０００４】また、従来例３としての情報処理装置の試
験方法が特開平７−２４８９３５号公報に開示されてい
る。この従来例３の情報処理装置の試験方法において
は、試験実行トレースマップと障害履歴マップとを設
け、この情報に基づいて試験命令列を生成することによ
り、障害の多発している命令パターンを優先的に生成
し、障害の早期検出を可能としている。A method for testing an information processing apparatus as Conventional Example 3 is disclosed in Japanese Patent Application Laid-Open No. 7-248935. In the test method of the information processing apparatus of the third conventional example, a test execution trace map and a failure history map are provided, and a test instruction sequence is generated based on this information. Generated in a timely manner, enabling early detection of faults.
【０００５】また、従来例４としての情報処理装置の試
験方法が特開平７−６４８８５号公報に開示されてい
る。この従来例４の情報処理装置の試験方法において
は、命令／命令カテゴリ／シーケンス／機能等の階層情
報を使用して試験命令列を生成することにより、複雑な
命令シーケンスを含んだ高品質なテストプログラムを自
動生成させている。A method for testing an information processing apparatus as Conventional Example 4 is disclosed in Japanese Patent Laid-Open No. 7-64885. In the test method for the information processing apparatus of the fourth conventional example, a test instruction sequence is generated using hierarchical information such as instructions / instruction categories / sequences / functions, so that a high-quality test including a complicated instruction sequence is performed. The program is automatically generated.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来例に示されるそれぞれの従来例においては、以下に示
されるような問題点を有している。However, each of the conventional examples described above has the following problems.
【０００７】第１の問題点は、試験命令を乱数に基づい
て生成しているので、試験命令列生成時に試験命令列中
の命令コード構成を制御できないため、各種先行制御お
よび高速化制御の試験を効率良く行えないということで
ある。The first problem is that since test instructions are generated based on random numbers, the configuration of instruction codes in the test instruction sequence cannot be controlled when the test instruction sequence is generated. Cannot be performed efficiently.
【０００８】例えば、従来例１の情報処理装置の試験方
法においては、生成した命令列のオペランドを書き換え
ることにより、命令書き換え、レジスタ競合、オペラン
ド競合を発生させているが、命令コードを乱数に基づい
て生成しているため、各種先行制御等の命令コードの順
序関係で動作が定まる機能に関しての試験を確実に行う
ことが困難であるという問題があった。For example, in the test method of the information processing apparatus of the prior art 1, instruction rewriting, register conflict, and operand conflict occur by rewriting operands of a generated instruction string. Therefore, there is a problem that it is difficult to reliably perform a test for a function whose operation is determined by the order relation of instruction codes such as various preceding controls.
【０００９】また、従来例２の情報処理装置の試験方法
においては、発生頻度の低い命令を乱数データに基づい
て試験命令列中に挿入することにより試験の偏りを防止
しているが、従来例１の問題点と同様に命令コードの順
序関係によって発生する問題の検出は困難であるという
問題があった。In the test method of the information processing apparatus of the second conventional example, the bias of the test is prevented by inserting an instruction with a low frequency of occurrence into a test instruction sequence based on random number data. As in the first problem, there is a problem that it is difficult to detect a problem that occurs due to an instruction code order relationship.
【００１０】さらに、従来例３の情報処理装置の試験方
法においては、障害履歴等に基づいて試験命令列を生成
することにより、障害の多発している命令パターンを優
先的に生成して障害の早期検出を可能としているが、障
害の発生していない機能に対する試験能力は通常の乱数
に基づく試験と同程度であり、命令コード構成および命
令間のオペランド依存関係によって発生する問題を効率
良く摘出することが困難であるという問題があった。Further, in the test method of the information processing apparatus of the prior art 3, by generating a test instruction sequence based on a failure history or the like, an instruction pattern in which a large number of failures are generated is preferentially generated so that a failure pattern is generated. Although early detection is possible, the test capability for functions without failure is comparable to that of a test based on ordinary random numbers, and efficiently extracts problems caused by instruction code configuration and operand dependencies between instructions. There was a problem that it was difficult.
【００１１】第２の問題点は、試験命令列中のオペラン
ド構成の制御が柔軟に行えないため、命令コードの順序
関係以外にオペランドの順序依存関係によっても動作が
定まる各種先行制御および高速化制御機能に対する試験
を効率良く行えないことである。その理由は、従来の試
験方法では、試験命令列のオペランドを乱数に基づいて
生成しているか、もしくはあらかじめ定められた特定の
方法によって生成されており、命令生成時に指定する手
段がないためである。The second problem is that since the configuration of the operands in the test instruction sequence cannot be controlled flexibly, various types of precedence control and high-speed control whose operations are determined not only by the instruction code order but also by the operand order dependence. It is not possible to test the function efficiently. The reason is that, in the conventional test method, the operands of the test instruction sequence are generated based on random numbers or are generated by a predetermined specific method, and there is no means to specify when generating the instruction. .
【００１２】例えば、従来例１の情報処理装置の試験方
法においては、生成した命令列のオペランドを書き換え
ることにより命令書き換え、レジスタ競合、オペランド
競合を発生させているが、命令列コードの構成が前記競
合等を発生させ得る構成になっていない場合には期待し
た効果が得られないという問題があった。For example, in the test method of the information processing apparatus of the prior art 1, instruction rewriting, register conflict, and operand conflict occur by rewriting operands of a generated instruction sequence. There is a problem that the expected effect cannot be obtained unless the configuration is such that competition or the like can occur.
【００１３】また、従来例４の情報処理装置の試験方法
においては、試験命令コードの構成を制御可能とし、か
つ、オペランドに関しても前命令と同じレジスタを使用
する確率を制御可能とすることにより、複雑なシーケン
スを含んだ高品質なテストプログラムを自動生成してい
るが、複雑なオペランド順序依存関係を指定することが
できず、オペランドの順序依存関係によって発生する問
題を効率良く摘出することが困難であるという問題があ
った。Further, in the test method of the information processing apparatus of the fourth conventional example, the configuration of the test instruction code can be controlled, and the probability of using the same register as the previous instruction for the operand can also be controlled. A high-quality test program containing a complex sequence is automatically generated, but it is not possible to specify complex operand order dependencies, making it difficult to efficiently identify problems caused by operand order dependencies. There was a problem that is.
【００１４】本発明は、乱数に基づいて生成された試験
命令列を用いて試験を行う情報処理装置の試験方法およ
びそのプログラムを記憶した記憶媒体に関し、特に命令
コード構成および命令間のオペランド依存関係により動
作が定まる各種先行制御機能に対する効率を向上させる
情報処理装置の試験方法およびそのプログラムを記憶し
た記憶媒体を提供することを目的とする。The present invention relates to a test method for an information processing apparatus for performing a test using a test instruction sequence generated based on random numbers and a storage medium storing the program, and more particularly to an instruction code configuration and operand dependency between instructions. It is an object of the present invention to provide a test method of an information processing apparatus for improving the efficiency of various advanced control functions whose operations are determined by the method, and a storage medium storing the program.
【００１５】[0015]
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、試験実行制御および試験命
令列生成に関する試験情報を入力する試験情報入力ステ
ップと、試験情報入力ステップにより入力された試験情
報に基づいて試験命令列を生成する試験命令列生成ステ
ップと、試験命令列生成ステップにより生成された試験
命令列に対する期待値を生成する期待値生成ステップ
と、試験命令列生成ステップにより生成された試験命令
列の試験実行を制御する試験実行制御ステップと、試験
実行制御ステップにより実行された試験の結果を期待値
生成ステップにより生成された期待値に基づいて判定す
る試験実行結果判定ステップと、を有することを特徴と
する。According to an aspect of the present invention, a test information input step of inputting test information relating to test execution control and test instruction sequence generation, and a test information input step. A test instruction sequence generating step of generating a test instruction sequence based on the input test information; an expected value generating step of generating an expected value for the test instruction sequence generated by the test instruction sequence generation step; and a test instruction sequence generating step A test execution control step for controlling the test execution of the test instruction sequence generated by the test execution step, and a test execution result determination for determining the result of the test executed by the test execution control step based on the expected value generated by the expected value generation step And step.
【００１６】請求項２記載の発明は、請求項１記載の発
明において、試験情報は、試験命令構成情報と試験実行
情報とを有して構成されることを特徴とする。According to a second aspect of the present invention, in the first aspect, the test information is configured to include test instruction configuration information and test execution information.
【００１７】請求項３記載の発明は、請求項１または２
記載の発明において、試験命令列生成手段は、試験命令
列の命令コードを生成する命令コード生成ステップと、
試験命令列のオペランドを生成するオペランド生成ステ
ップと、を有することを特徴とする。The third aspect of the present invention is the first or second aspect.
In the invention described, the test instruction sequence generating means includes: an instruction code generating step of generating an instruction code of the test instruction sequence;
And an operand generating step of generating an operand of the test instruction sequence.
【００１８】請求項４記載の発明は、請求項２または３
記載の発明において、試験命令構成情報は、命令要素定
義とオペランド要素定義と命令列生成規則とを有して構
成されることを特徴とする。The invention according to claim 4 is the invention according to claim 2 or 3.
In the described invention, the test instruction configuration information is configured to include an instruction element definition, an operand element definition, and an instruction sequence generation rule.
【００１９】請求項５記載の発明は、請求項２から４の
いずれか１項に記載の発明において、試験実行情報は、
試験実行制御指定部と試験命令生成指定部とを有して構
成されることを特徴とする。According to a fifth aspect of the present invention, in the invention according to any one of the second to fourth aspects, the test execution information is:
It is characterized by comprising a test execution control designation section and a test instruction generation designation section.
【００２０】請求項６記載の発明は、請求項５記載の発
明において、試験命令列生成指定部は、命令要素個別定
義とオペランド要素個別定義と命令生成個別規則とを有
して構成されることを特徴とする。According to a sixth aspect of the present invention, in the fifth aspect of the invention, the test instruction sequence generation designating section is configured to include an instruction element individual definition, an operand element individual definition, and an instruction generation individual rule. It is characterized by.
【００２１】請求項７記載の発明は、試験実行制御およ
び試験命令列生成に関する試験情報を入力する試験情報
入力処理と、試験情報入力処理により入力された試験情
報に基づいて試験命令列を生成する試験命令列生成処理
と、試験命令列生成処理により生成された試験命令列に
対する期待値を生成する期待値生成処理と、試験命令列
生成処理により生成された試験命令列の試験実行を制御
する試験実行制御処理と、試験実行制御処理により実行
された試験の結果を期待値生成処理により生成された期
待値に基づいて判定する試験実行結果判定処理と、を実
行するためのプログラムを記憶したことを特徴とする。According to a seventh aspect of the present invention, a test information input process for inputting test information relating to test execution control and test instruction sequence generation, and a test instruction sequence is generated based on the test information input by the test information input process. A test instruction sequence generation process, an expected value generation process for generating an expected value for the test instruction sequence generated by the test instruction sequence generation process, and a test for controlling test execution of the test instruction sequence generated by the test instruction sequence generation process Storing a program for executing an execution control process and a test execution result determination process of determining a result of a test executed by the test execution control process based on an expected value generated by an expected value generation process. Features.
【００２２】請求項８記載の発明は、請求項７記載の発
明において、試験情報は、試験命令構成情報と試験実行
情報とを有して構成されることを特徴とする。According to an eighth aspect of the present invention, in the seventh aspect of the present invention, the test information is configured to include test instruction configuration information and test execution information.
【００２３】請求項９記載の発明は、請求項７または８
記載の発明において、試験命令列生成処理は、試験命令
列の命令コードを生成する命令コード生成処理と、試験
命令列のオペランドを生成するオペランド生成処理と、
を有して構成されることを特徴とする。According to the ninth aspect of the present invention, there is provided the method of claim 7 or 8
In the invention described, the test instruction sequence generation process includes: an instruction code generation process of generating an instruction code of the test instruction sequence; an operand generation process of generating an operand of the test instruction sequence;
It is characterized by comprising.
【００２４】請求項１０記載の発明は、請求項８または
９記載の発明において、試験命令構成情報は、命令要素
定義とオペランド要素定義と命令列生成規則とを有して
構成されることを特徴とする。According to a tenth aspect of the present invention, in the eighth or ninth aspect, the test instruction configuration information includes an instruction element definition, an operand element definition, and an instruction sequence generation rule. And
【００２５】請求項１１記載の発明は、請求項８から１
０のいずれか１項に記載の発明において、試験実行情報
は、試験実行制御指定部と試験命令生成指定部とを有し
て構成されることを特徴とする。[0025] The eleventh aspect of the present invention is the invention according to the eighth aspect.
0, wherein the test execution information is configured to include a test execution control designation unit and a test instruction generation designation unit.
【００２６】請求項１２記載の発明は、請求項１１記載
の発明において、試験命令列生成指定部は、命令要素個
別定義とオペランド要素個別定義と命令生成個別規則と
を有して構成されることを特徴とする。According to a twelfth aspect of the present invention, in the invention of the eleventh aspect, the test instruction sequence generation specifying unit is configured to include an instruction element individual definition, an operand element individual definition, and an instruction generation individual rule. It is characterized by.
【００２７】[0027]
【発明の実施の形態】次に、添付図面を参照して本発明
の実施形態である情報処理装置の試験方法およびそのプ
ログラムを記憶した記憶媒体を詳細に説明する。図１か
ら図１４を参照すると、本発明による情報処理装置の試
験方法およびそのプログラムを記憶した記憶媒体の実施
の形態が示されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for testing an information processing apparatus according to an embodiment of the present invention and a storage medium storing a program thereof will now be described in detail with reference to the accompanying drawings. FIG. 1 to FIG. 14 show an embodiment of a test method of an information processing apparatus and a storage medium storing a program thereof according to the present invention.
【００２８】図１は、本発明の実施形態である情報処理
装置の試験方法における試験プログラムの構成を示すブ
ロック図である。図１において、本発明の実施形態であ
る情報処理装置の試験方法における試験プログラム１０
００は、試験実行制御手段１と、試験情報入力手段２
と、試験命令列生成手段３と、期待値生成手段４と、試
験実行結果判定手段５と、を有して構成される。FIG. 1 is a block diagram showing a configuration of a test program in a test method of an information processing apparatus according to an embodiment of the present invention. In FIG. 1, a test program 10 in a test method for an information processing apparatus according to an embodiment of the present invention
00 is a test execution control means 1 and a test information input means 2
And a test instruction sequence generating means 3, an expected value generating means 4, and a test execution result determining means 5.
【００２９】試験情報入力手段２により入力された試験
情報６は、試験命令構成情報６１と、試験実行情報６２
と、を有して構成される。また、試験命令列生成手段３
は、命令コード生成手段３１と、オペランド生成手段３
２と、を有して構成される。The test information 6 input by the test information input means 2 includes test command configuration information 61 and test execution information 62
And is configured. Also, the test instruction sequence generating means 3
Are instruction code generation means 31 and operand generation means 3
And 2.
【００３０】図２は、試験情報６に含まれる試験命令構
成情報６１の構成を示すブロック図である。図２におい
て、試験命令構成情報６１は、命令要素定義６１１と、
オペランド要素定義６１２と、命令列生成規則６１３
と、を有して構成される。FIG. 2 is a block diagram showing the configuration of the test instruction configuration information 61 included in the test information 6. 2, the test instruction configuration information 61 includes an instruction element definition 611,
Operand element definition 612 and instruction sequence generation rule 613
And is configured.
【００３１】図３は、試験情報６に含まれる試験実行情
報６２の構成を示すブロック図である。図３において、
試験実行情報６２は、試験実行制御指定部６２１と、試
験命令列生成指定部６２２と、を有して構成され、さら
に、命令列生成指定部６２２は、命令要素個別定義６２
２１と、オペランド要素個別定義６２２２と、命令生成
個別規則６２２３と、を有して構成される。FIG. 3 is a block diagram showing the structure of the test execution information 62 included in the test information 6. In FIG.
The test execution information 62 includes a test execution control specifying unit 621 and a test instruction sequence generation specifying unit 622. The instruction sequence generation specifying unit 622 further includes a command element individual definition 62.
21, an individual operand element definition 6222, and an individual instruction generation rule 6223.
【００３２】上述する各手段は、以下に示されるように
動作するものである。試験実行制御手段１は、試験情報
入力手段２、試験命令列生成手段３、期待値生成手段４
および試験実行結果判定手段５のそれぞれにおける処理
を指示し、試験全体の実行を制御する。Each of the means described above operates as described below. The test execution control unit 1 includes a test information input unit 2, a test instruction sequence generation unit 3, and an expected value generation unit 4.
And instruct the processing in each of the test execution result determination means 5 to control the execution of the entire test.
【００３３】試験情報入力手段２は、試験実行制御手段
１からの指示により、試験情報６を構成する試験命令構
成情報６１および試験実行情報６２を入力する。The test information input means 2 inputs test instruction configuration information 61 and test execution information 62 constituting the test information 6 according to an instruction from the test execution control means 1.
【００３４】試験命令列生成手段３は、試験実行制御手
段１からの指示により、試験情報入力手段２で入力され
た試験情報６を構成する試験命令構成情報６１および試
験実行情報６２に基づいて試験命令列を生成する。The test instruction sequence generating means 3 performs a test based on the test instruction configuration information 61 and the test execution information 62 constituting the test information 6 inputted by the test information input means 2 in accordance with an instruction from the test execution control means 1. Generate an instruction sequence.
【００３５】期待値生成手段４は、試験実行制御手段１
からの指示により、試験命令列生成手段３により生成さ
れた試験命令列をシミュレート実行するなどして期待値
を作成する。The expected value generation means 4 includes the test execution control means 1
In accordance with the instruction from, the expected value is created by simulating and executing the test instruction sequence generated by the test instruction sequence generating means 3.
【００３６】試験実行結果判定手段５は、試験実行制御
手段１からの指示により、試験対象（情報処理装置）の
試験命令列実行結果と期待値生成手段４で作成された期
待値とに基づいて試験命令列の実行結果を判定する。The test execution result judging means 5 receives an instruction from the test execution control means 1 and, based on the test instruction sequence execution result of the test object (information processing apparatus) and the expected value created by the expected value generating means 4, The execution result of the test instruction sequence is determined.
【００３７】命令コード生成手段３１は、試験命令列構
成情報６１と試験実行情報６２とに基づいて試験命令列
の命令コードを生成する。The instruction code generation means 31 generates an instruction code of the test instruction sequence based on the test instruction sequence configuration information 61 and the test execution information 62.
【００３８】オペランド生成手段３２は、試験命令列構
成情報６１と試験実行情報６２とに基づいて命令コード
生成手段３１により生成された試験命令列の命令コード
のオペランドを生成する。The operand generating means 32 generates the operand of the instruction code of the test instruction string generated by the instruction code generating means 31 based on the test instruction string configuration information 61 and the test execution information 62.
【００３９】なお、試験実行情報６２の試験実行制御指
定部６２１は、例外発生可否指定／終了条件／エラー出
力情報指定等の試験実行を制御する上で必要な情報であ
る。また、試験命令列生成指定部６２２は、試験命令構
成情報６１と同じ情報を保持し、当該情報は、試験の目
的に応じて作成されるものである。The test execution control designating section 621 of the test execution information 62 is information necessary for controlling test execution such as designation of exception occurrence / non-execution / end condition / error output information designation. The test instruction sequence generation specifying unit 622 holds the same information as the test instruction configuration information 61, and this information is created according to the purpose of the test.
【００４０】図４は、本発明の実施形態である情報処理
装置の試験方法を示すフローチャートである。図１を参
照しながら、本発明の実施形態である情報処理装置の試
験方法を説明する。FIG. 4 is a flowchart showing a test method of the information processing apparatus according to the embodiment of the present invention. A test method for an information processing device according to an embodiment of the present invention will be described with reference to FIG.
【００４１】試験実行制御手段１は、試験情報入力手段
２に対して試験情報６の入力を指示し、この指示によ
り、試験情報入力手段２は、試験情報６を構成する試験
命令構成情報６１を読み込み（ステップＳ１０１）、続
いて試験実行情報６２を読み込む（ステップＳ１０
２）。The test execution control means 1 instructs the test information input means 2 to input the test information 6, and the test information input means 2 transmits the test instruction configuration information 61 constituting the test information 6 by this instruction. Reading (step S101), and subsequently reading the test execution information 62 (step S10)
2).
【００４２】次に、試験命令列生成手段２は、試験実行
制御手段１からの指示に基づいて、試験命令列を生成す
る（ステップＳ１０３）。Next, the test instruction sequence generating means 2 generates a test instruction sequence based on the instruction from the test execution control means 1 (step S103).
【００４３】次に、期待値生成手段４は、試験実行制御
手段１からの指示に基づいて、期待値を生成して（ステ
ップＳ１０４）、試験対象（情報処理装置）に対して試
験命令を実行させる（ステップＳ１０５）。Next, the expected value generating means 4 generates an expected value based on the instruction from the test execution control means 1 (step S104), and executes a test instruction to the test object (information processing device). (Step S105).
【００４４】その後、試験実行制御制御手段１は、試験
実行結果判定手段５に対して試験実行結果を判定させる
（ステップＳ１０６）。Thereafter, the test execution control control means 1 causes the test execution result judgment means 5 to judge the test execution result (step S106).
【００４５】試験実行制御手段１は、試験実行結果判定
手段５による試験実行の判定結果においてエラーが存在
するか否かを判定する（ステップＳ１０７）。The test execution control means 1 determines whether there is an error in the test execution determination result by the test execution result determination means 5 (step S107).
【００４６】ステップＳ１０７において、試験実行の判
定結果がエラー発生であった場合には、試験実行結果の
表示／エラー発生箇所の特定／エラー解析情報の採取等
のエラー処理を行う（ステップＳ１０８）。なお、エラ
ー発生時の処理は、試験実行情報６２の試験実行制御指
定部６２１の記述内容に基づいて実施されることとなる
が、エラー処理の詳細に関しては、本発明の本質ではな
いので記述を割愛する。If it is determined in step S107 that an error has occurred in the test execution, error processing such as displaying the test execution result / identifying an error occurrence location / collecting error analysis information is performed (step S108). The processing at the time of occurrence of an error is performed based on the description of the test execution control designating section 621 of the test execution information 62. However, since the details of the error processing are not the essence of the present invention, the description is omitted. Omit.
【００４７】最後に、試験実行制御手段１は、試験の終
了判定を行う（ステップＳ１０９）。終了判定条件とし
ては、試験実行回数／試験実行時間／エラー発生時の試
験実行継続可否指定等の条件があり、その条件に関して
は、試験実行情報６２の試験実行制御指定部６２１にて
記述されるものである。Finally, the test execution control means 1 determines whether the test is completed (step S109). The end determination conditions include conditions such as the number of times of test execution / test execution time / designation of whether or not test execution can be continued when an error occurs. These conditions are described in the test execution control designation unit 621 of the test execution information 62. Things.
【００４８】ステップＳ１０９において、試験の終了判
定の結果、継続の場合は試験命令列生成を行うステップ
Ｓ１０３に戻り、終了の場合は試験実行を終了する（ス
テップＳ１１０）。In step S109, as a result of the test termination determination, if the test is continued, the process returns to step S103 for generating a test instruction sequence, and if the test is completed, the test execution is terminated (step S110).
【００４９】図５は、本発明の実施形態である情報処理
装置の試験方法およびそのプログラムを記憶した記憶媒
体における試験命令列生成手段３の動作例を示すフロー
チャートである。FIG. 5 is a flowchart showing an example of the operation of the test instruction sequence generating means 3 in the storage medium storing the test method and the program for the information processing apparatus according to the embodiment of the present invention.
【００５０】図５において、試験命令列生成手段３は、
試験実行制御手段１から受け取った試験実行情報６２内
に試験命令列生成指定部６２２が存在するか否かを判定
し（ステップＳ２０１）、存在しない場合には、ステッ
プＳ２０２に進み、存在する場合にはステップＳ２０３
に進む。In FIG. 5, the test instruction sequence generating means 3
It is determined whether or not the test instruction sequence generation specifying unit 622 exists in the test execution information 62 received from the test execution control unit 1 (step S201). If not, the process proceeds to step S202. Is Step S203
Proceed to.
【００５１】ステップＳ２０１において、試験実行情報
６２内に試験命令列生成指定部６２２が存在しない場合
は（ステップＳ２０１／ＮＯ）、従来の方法によって試
験命令列を生成する（ステップＳ２０２）。なお、従来
の方法に関しては、本発明の本質ではないので、記述を
割愛する。In step S201, when the test instruction sequence generation designating section 622 does not exist in the test execution information 62 (step S201 / NO), a test instruction sequence is generated by a conventional method (step S202). The description of the conventional method is omitted since it is not the essence of the present invention.
【００５２】試験実行情報６２内に試験命令列生成指定
部６２２が存在する場合には（ステップＳ２０１／ＹＥ
Ｓ）、命令コード生成手段３１により命令コードを生成
して（ステップＳ２０３）、次にオペランド生成手段３
２によりオペランドを生成する（ステップＳ２０４）。When the test instruction sequence generation designating section 622 exists in the test execution information 62 (step S201 / YE)
S), an instruction code is generated by the instruction code generation means 31 (step S203), and then the operand generation means 3
2 to generate an operand (step S204).
【００５３】図６は、本発明の実施形態である情報処理
装置の試験方法およびそのプログラムを記憶した記憶媒
体における命令コード生成手段３１の動作例を示すフロ
ーチャートである。FIG. 6 is a flowchart showing an operation example of the instruction code generating means 31 in the storage medium storing the test method and the program for the information processing apparatus according to the embodiment of the present invention.
【００５４】図６において、命令コード生成手段３１
は、まず、試験命令列構成情報６１の命令要素定義６１
１および命令列生成規則６１３と、試験実行情報６２の
試験命令生成指定部６２１の命令要素個別定義６２２１
および命令列生成個別規則６２２３とをそれぞれ合成す
る（ステップＳ２０５）。In FIG. 6, the instruction code generating means 31
First, the instruction element definition 61 of the test instruction sequence configuration information 61
1 and the instruction sequence generation rule 613, and the individual instruction element definition 6221 of the test instruction generation specifying unit 621 of the test execution information 62.
And the instruction sequence generation individual rule 6223 (step S205).
【００５５】次に、合成された命令列生成規則からラン
ダムに一つの命令列生成規則を選択する（ステップＳ２
０６）。ステップＳ２０６において、選択された命令列
生成規則に対し、さらに別な命令列生成規則を適用して
展開することが可能か否かを判定する（ステップＳ２０
７）。判定の結果、別の命令列生成規則が適用可能な場
合には（ステップＳ２０７／ＹＥＳ）、ステップＳ２０
８に進み、別の命令列生成規則が適用不可能である場合
には（ステップＳ２０７／ＮＯ）、ステップＳ２０９に
進む。Next, one instruction sequence generation rule is randomly selected from the synthesized instruction sequence generation rules (step S2).
06). In step S206, it is determined whether or not it is possible to expand the selected instruction sequence generation rule by applying another instruction sequence generation rule (step S20).
7). If it is determined that another instruction sequence generation rule is applicable (step S207 / YES), step S20 is performed.
Then, if another instruction sequence generation rule cannot be applied (step S207 / NO), the process proceeds to step S209.
【００５６】ステップＳ２０７において、選択された命
令列生成規則に対して別の命令列生成規則が適用可能で
ある場合には（ステップＳ２０７／ＹＥＳ）、当該命令
列生成規則を適用して命令列生成規則を展開して（ステ
ップＳ２０８）、再度、ステップＳ２０７に戻り、別の
命令列生成規則が適用可能か否かを判定される。In step S207, if another instruction sequence generation rule is applicable to the selected instruction sequence generation rule (step S207 / YES), the instruction sequence generation rule is applied to apply the instruction sequence generation rule. The rule is developed (step S208), and the process returns to step S207 again to determine whether another instruction sequence generation rule is applicable.
【００５７】ステップＳ２０７において、ランダムに選
択された命令列生成規則に対して別の命令列生成規則が
適用不可能である場合には（ステップＳ２０７／Ｎ
Ｏ）、展開が完了した命令列生成規則に対して、命令要
素定義６１１を用いて置換を行う（ステップＳ２０
９）。If it is determined in step S207 that another instruction sequence generation rule cannot be applied to the instruction sequence generation rule selected at random (step S207 / N
O): Replace the expanded instruction sequence generation rule using the instruction element definition 611 (step S20).
9).
【００５８】次に、展開された命令列生成規則に対し
て、他に置換すべき要素があるか否かを判定することに
より置換終了を判断し（ステップＳ２１０）、まだ置換
すべき要素が存在する場合には（ステップＳ２１０／Ｎ
Ｏ）、ステップＳ２０９に戻り、置換すべき要素がない
場合には（ステップＳ２１０／ＹＥＳ）、命令コード生
成手段３１による命令コード生成を終了する。Next, it is determined whether or not there is another element to be replaced with respect to the expanded instruction sequence generation rule (step S210), and the element to be replaced still exists. (Step S210 / N
O), returning to step S209, if there is no element to be replaced (step S210 / YES), the instruction code generation by the instruction code generation means 31 is terminated.
【００５９】図７は、本発明の実施形態である情報処理
装置の試験方法およびプログラムを記憶した記憶媒体に
おけるオペランド生成手段３２の動作例を示すフローチ
ャートである。FIG. 7 is a flowchart showing an operation example of the operand generating means 32 in the storage medium storing the test method and the program of the information processing apparatus according to the embodiment of the present invention.
【００６０】図７において、オペランド生成手段３２
は、まず、試験命令列構成情報６１のオペランド要素定
義６１２と、試験実行情報６２の試験命令生成指定部６
２２のオペランド要素個別定義６２２２とによるそれぞ
れのオペランド要素定義を合成する（ステップＳ２１
１）。In FIG. 7, operand generating means 32
First, the operand element definition 612 of the test instruction sequence configuration information 61 and the test instruction generation specifying unit 6 of the test execution information 62
The respective operand element definitions based on the 22 individual operand element definitions 6222 are combined (step S21).
1).
【００６１】次に、上述の命令コード生成手段３１によ
り生成された命令コードに対して、ステップＳ２１１に
おいて合成されたオペランド要素定義を適用してオペラ
ンド情報を置換する（ステップＳ２１２）。Next, operand information is replaced by applying the operand element definition synthesized in step S211 to the instruction code generated by the above-described instruction code generation means 31 (step S212).
【００６２】次に、命令コード中に置換すべきオペラン
ド情報があるか否かを判定し（ステップＳ２１３）、置
換すべき情報がある場合には（ステップＳ２１３／Ｎ
Ｏ）、ステップＳ２１２に戻り、置換すべき情報がない
場合には（ステップＳ２１３／ＹＥＳ）、ステップＳ２
１４に進む。Next, it is determined whether or not there is operand information to be replaced in the instruction code (step S213). If there is information to be replaced (step S213 / N)
O), returning to step S212, if there is no information to be replaced (step S213 / YES), step S2
Proceed to 14.
【００６３】次に、オペランド要素定義による置換が完
了した命令コードに対して、メモリアクセスを行うオペ
ランドを解析し、試験データエリアのアドレスを決定す
る（ステップＳ２１４）。Next, for the instruction code that has been replaced by the operand element definition, the operand for memory access is analyzed to determine the address of the test data area (step S214).
【００６４】最後に、ステップＳ２１４において決定さ
れた試験データエリアに基づいて、各命令コードに対し
てメモリアクセスするオペランドのアドレスを決定する
（ステップＳ２１５）。Finally, based on the test data area determined in step S214, the address of the operand to be accessed in memory for each instruction code is determined (step S215).
【００６５】図８は、本発明の実施形態である情報処理
装置の試験方法およびそのプログラムを記憶した記憶媒
体を用いた具体的なシステム構成例を示すブロック図で
ある。図８に基づいて、本発明の実施形態である情報処
理装置の試験方法およびそのプログラムを記憶した記憶
媒体の具体的な構成例および動作例を詳細に説明する。FIG. 8 is a block diagram showing a specific example of a system configuration using a test method of an information processing apparatus according to an embodiment of the present invention and a storage medium storing the program. With reference to FIG. 8, a specific configuration example and an operation example of a test method of an information processing apparatus according to an embodiment of the present invention and a storage medium storing the program thereof will be described in detail.
【００６６】図８に示される本発明の実施形態である情
報処理装置の試験方法およびそのプログラムを記憶した
記憶媒体を適用したシステムは、情報処理装置としての
試験対象装置１００と、サービスプロセッサ（ＳＶＰ）
２００と、外部記憶装置３００と、コンソール４００
と、により構成される。A system to which a test method of an information processing apparatus and a storage medium storing the program according to the embodiment of the present invention shown in FIG. 8 are applied, a test target apparatus 100 as an information processing apparatus, and a service processor (SVP). )
200, an external storage device 300, and a console 400
And
【００６７】試験対象装置１００は、試験対象となる情
報処理装置である。サービスプロセッサ（ＳＶＰ）２０
０は、外部記憶装置３００と、コンソール４００とを具
備する。また、サービスプロセッサ（ＳＶＰ）２００上
には、外部記憶装置３００に格納された試験プログラム
１０００を試験対象装置１００にロード起動するための
試験プログラムロード起動処理５００が設けられてい
る。The test target device 100 is an information processing device to be tested. Service Processor (SVP) 20
0 includes an external storage device 300 and a console 400. Further, on the service processor (SVP) 200, a test program load start process 500 for loading and starting the test program 1000 stored in the external storage device 300 into the test target device 100 is provided.
【００６８】また、試験プログラム１０００は、試験実
行制御手段１と、試験情報入力手段２と、試験命令列生
成手段３と、期待値生成手段４と、試験実行結果判定手
段５とにより構成され、試験対象装置１００上で動作す
る。これらは、実際には、試験プログラム１０００を構
成する処理ルーチンとして具現される。The test program 1000 comprises test execution control means 1, test information input means 2, test instruction sequence generation means 3, expected value generation means 4, and test execution result determination means 5, It operates on the device under test 100. These are actually embodied as processing routines constituting the test program 1000.
【００６９】また、試験プログラム１０００および試験
情報６は、外部記憶装置３００に格納されているもので
ある。The test program 1000 and the test information 6 are stored in the external storage device 300.
【００７０】図９は、本発明の実施形態における試験プ
ログラムロード起動処理５００の動作例を示すフローチ
ャートである。FIG. 9 is a flowchart showing an operation example of the test program load start processing 500 in the embodiment of the present invention.
【００７１】まず、試験プログラムロード起動処理５０
０は、オペレータによるコンソール４００からのコマン
ド入力により、外部記憶装置３００に格納された試験プ
ログラム１０００を試験対象装置１００にロードする
（ステップＳ３０１）。なお、本実施形態では、試験プ
ログラム１０００が試験対象装置１００上で動作する実
現方法に関して記述しているが、試験プログラム１００
０がサービスプロセッサＳＶＰ２００上で動作し、試験
命令列のみが試験対象装置１００上で実現するという方
法も考えられる。First, the test program loading start process 50
No. 0 loads the test program 1000 stored in the external storage device 300 into the test target device 100 in response to a command input from the console 400 by the operator (step S301). In the present embodiment, an implementation method in which the test program 1000 operates on the test target device 100 is described.
0 operates on the service processor SVP200, and only the test instruction sequence is realized on the test target device 100.
【００７２】次に、試験プログラムロード起動処理５０
０は、試験対象装置１００にロードされた試験プログラ
ム１０００を起動して（ステップＳ３０２）、その後、
試験プログラム１０００からの要求に基づいて、外部記
憶装置３００に格納されている試験情報６を読み出し、
コンソール４００に対する入出力などを行う（ステップ
Ｓ３０３）。Next, a test program loading start process 50
0 starts the test program 1000 loaded in the test target device 100 (step S302), and thereafter,
Reads out the test information 6 stored in the external storage device 300 based on a request from the test program 1000,
Input and output are performed with respect to the console 400 (step S303).
【００７３】試験プログラムロード起動処理５００は、
オペレータによるコンソール００４からの強制終了指
示、または、試験プログラム１０００からの終了通知が
あるか否かを判定し（ステップＳ３０４）、該強制終了
指示または該終了通知があるまでステップＳ３０３の処
理を繰り返す。The test program load start processing 500 is as follows.
It is determined whether or not there is a forced termination instruction from the console 004 by the operator or a termination notification from the test program 1000 (step S304), and the process of step S303 is repeated until the forced termination instruction or the termination notification is received.
【００７４】図１０は、本発明の実施形態における試験
プログラム１０００による動作例を示すフローチャート
である。図１１に示される試験実行情報の一実施例を参
照しながら説明する。FIG. 10 is a flowchart showing an operation example of the test program 1000 according to the embodiment of the present invention. This will be described with reference to an embodiment of the test execution information shown in FIG.
【００７５】まず、試験実行制御手段１は、試験情報入
力手段２に対して試験情報６の入力を指示する。この指
示により、試験情報入力手段２００により、外部記憶装
置３００に格納されている試験情報６を構成する試験命
令構成情報６１が読み込まれ（ステップＳ４０１）、さ
らに、試験実行情報６２が読み込まれる（ステップＳ４
０２）。First, the test execution control means 1 instructs the test information input means 2 to input test information 6. In response to this instruction, the test information input unit 200 reads the test instruction configuration information 61 constituting the test information 6 stored in the external storage device 300 (step S401), and further reads the test execution information 62 (step S401). S4
02).
【００７６】次に、試験実行制御手段１は、試験命令列
生成手段２に対して試験命令列の生成を指示し（ステッ
プＳ４０３）、試験実行情報６２の試験実行制御情報６
２１に基づいて期待値生成を行うか否かを判定する（ス
テップＳ４０４）。期待値を生成する場合には（ステッ
プＳ４０４／ＹＥＳ）、ステップＳ４０５に進み、期待
値を作成しない場合には（ステップＳ４０４／ＮＯ）、
ステップＳ４０６の処理に移行する。Next, the test execution control means 1 instructs the test instruction string generation means 2 to generate a test instruction string (step S403), and the test execution control information 6 in the test execution information 62.
Then, it is determined whether or not to generate expected value based on 21 (step S404). When the expected value is generated (step S404 / YES), the process proceeds to step S405. When the expected value is not generated (step S404 / NO),
The process moves to step S406.
【００７７】ステップＳ４０４の判定により、期待値を
作成する場合には、期待値生成手段４に生成された試験
命令列に対する期待値を生成させ（ステップＳ４０
５）、試験対象に試験命令を実行させる（ステップＳ４
０６）。なお、期待値の作成は、命令機能シミュレータ
を使用する方法、ＨＷシミュレータを使用する方法等が
考えられる。If it is determined in step S404 that an expected value is to be created, the expected value generating means 4 is caused to generate an expected value for the generated test instruction sequence (step S40).
5), causing the test object to execute the test instruction (step S4)
06). The expected value may be created by a method using an instruction function simulator, a method using an HW simulator, or the like.
【００７８】その後、試験実行制御制御手段１は、試験
実行結果判定手段５に対して実行結果を判定させる（ス
テップＳ４０７）。試験実行結果の判定は、ステップＳ
４０５において期待値生成手段４により作成された期待
値と、ステップＳ４０６において試験対象装置１００で
実行された試験命令列の実行結果とを比較することによ
り行う。Thereafter, the test execution control control means 1 causes the test execution result judgment means 5 to judge the execution result (step S407). The determination of the test execution result is performed in step S
This is performed by comparing the expected value created by the expected value generation means 4 in 405 with the execution result of the test instruction sequence executed in the test target device 100 in step S406.
【００７９】次に、試験実行制御手段１は、試験実行結
果判定手段５の判定結果に基づき、エラーがない場合は
（ステップＳ４０８／ＹＥＳ）、ステップＳ４１３へ進
み、エラーがある場合には（ステップＳ４０８／Ｎ
Ｏ）、ステップＳ４０９に進む。Next, based on the judgment result of the test execution result judging means 5, if there is no error (step S408 / YES), the test execution control means 1 proceeds to step S413. S408 / N
O), and proceed to step S409.
【００８０】試験実行結果がエラー発生の場合には（ス
テップＳ４０８／ＮＯ）、まず、エラーメッセージ（エ
ラーＭＳＧ）の出力を行うか否かを判定する（ステップ
Ｓ４０９）。エラーメッセージの出力は、試験実行情報
６２の試験実行制御指定部６２１で指定される。例え
ば、図１１に示される試験実行制御指定部６２１のＲＥ
Ｐ＿ＭＤ＝ＡＬＬの記述によって、全データを出力する
ように指示されている。このため、エラーが発生してい
る場合には、エラーメッセージを出力する（ステップＳ
４１０）。If the test execution result indicates that an error has occurred (step S408 / NO), it is first determined whether or not to output an error message (error MSG) (step S409). The output of the error message is specified by the test execution control specifying unit 621 of the test execution information 62. For example, the RE of the test execution control designating unit 621 shown in FIG.
By the description of P_MD = ALL, it is instructed to output all data. Therefore, if an error has occurred, an error message is output (step S
410).
【００８１】次に、エラー発生時に発生箇所を特定する
か否かを判定する（ステップＳ４１１）。例えば、図１
１に示される試験実行制御指定部６２１のＥＸＥＣ＿Ａ
Ｌ＝ＹＥＳの記述によって、エラー箇所を特定するよう
に指示されている。このため、エラー発生時にはエラー
発生箇所の特定を行う（ステップＳ４１２）。Next, it is determined whether or not the location where the error has occurred is specified (step S411). For example, FIG.
EXEC_A of the test execution control designation unit 621 shown in FIG.
The description of L = YES instructs to specify the error location. Therefore, when an error occurs, the location where the error has occurred is specified (step S412).
【００８２】次に、試験実行制御手段１は、試験の終了
判定を行う（ステップＳ４１３）。終了判定の条件とし
ては、試験実行回数／試験実行時間／エラー発生時の試
験実行継続可否指定があり、例えば、図１１に示される
試験実行制御指定部６２１の記述により、試験実行回数
は１回（ＣＮＤ＿ＴＭ＝Ｃ１）、エラー発生時には実行
継続（ＣＯＭ＿ＥＲ＝ＹＥＳ）が指定されている。Next, the test execution control means 1 determines the end of the test (step S413). The conditions for the end determination include the number of times of test execution / test execution time / designation of whether or not test execution can be continued when an error occurs. For example, according to the description of the test execution control designating unit 621 shown in FIG. (CND_TM = C1), and when an error occurs, execution continuation (COM_ER = YES) is designated.
【００８３】終了判定の結果、エラー終了の場合は試験
を終了し（ステップＳ４１４）、指定回数実行完了して
いる場合には試験を終了し（ステップＳ４１５）、指定
実行時間が経過している場合には試験を終了する（ステ
ップＳ４１６）。いずれの場合も、試験を継続する場合
にはステップＳ４０３にもどる。As a result of the termination judgment, the test is terminated when the error is terminated (step S414), and when the specified number of executions has been completed, the test is terminated (step S415), and when the specified execution time has elapsed. Ends the test (step S416). In any case, to continue the test, the process returns to step S403.
【００８４】図１１は、上述されるように、試験実行情
報６２の一実施例を示す図である。図１１において、試
験実行情報６２は、試験実行制御指定部６２１と試験命
令列生成指定部６２２とにより構成され、さらに、試験
命令列生成指定部６２２は、命令構成要素個別定義６２
２１、オペランド要素個別定義６２２２、命令列生成個
別規則６２２４から構成される。FIG. 11 is a diagram showing one embodiment of the test execution information 62 as described above. 11, the test execution information 62 includes a test execution control designation unit 621 and a test instruction sequence generation designation unit 622. Further, the test instruction sequence generation designation unit 622 includes an instruction component element individual definition 62.
21, an individual operand element definition 6222, and an instruction sequence generation individual rule 6224.
【００８５】試験実行制御指定部６２１は、終了条件／
試験モード／データエリアサイズ／乱数初期値／エラー
検出時処理／試験対象命令／試験抑止命令／エラー出力
指定がある。The test execution control designating section 621 determines whether the end condition /
There are test mode / data area size / random number initial value / error detection processing / test target instruction / test suppression instruction / error output designation.
【００８６】試験命令列生成指定部６２２は、命令要素
個別定義６２２１と、オペランド要素個別定義６２２２
と、命令生成個別規則６２２３と、により構成される。
なお、命令列生成個別規則６２２３に現れる記号におい
て、”／”は、”後続”という順序関係を意味すThe test instruction sequence generation specifying unit 622 includes an instruction element individual definition 6221 and an operand element individual definition 6222.
And an individual instruction generation rule 6223.
In the symbols appearing in the instruction sequence generation individual rule 6223, “/” means an order relationship of “following”.
【００８７】図１２は、試験命令構成情報６１の一実施
例を示す図である。図１２において、命令要素定義６１
１は、ＩＮＳＴＲＵＣＴＩＯＮ ＤＥＦセクションとし
て実現され、各命令要素定義は該セクション内に記述さ
れる。命令要素定義形式は、本実施例の場合は、命令要
素定義名＝命令要素定義名｜ニーモニック記述である。FIG. 12 is a diagram showing one embodiment of the test instruction configuration information 61. In FIG. 12, an instruction element definition 61
1 is INSTRUCTION It is implemented as a DEF section, and each instruction element definition is described in the section. In this embodiment, the instruction element definition format is: instruction element definition name = instruction element definition name | mnemonic description.
【００８８】また、オペランド要素定義６１２は、ＯＰ
ＥＲＡＮＤ ＤＥＦセクションとして実現され、各オペ
ランド要素は該セクション内に記述される。オペランド
要素定義形式は、本実施例の場合は、オペランド要素定
義名＝オペランド要素定義名｜オペランド記述である。Also, the operand element definition 612
ERAND It is implemented as a DEF section, and each operand element is described in the section. In this embodiment, the operand element definition format is: operand element definition name = operand element definition name | operand description.
【００８９】また、命令列生成規則６１３は、ＩＮＳＴ
ＧＥＮＥＲＡＴＥ ＲＵＬＥセクションとして実現さ
れ、各命令列生成規則は該セクション内に記述される。
命令列生成規則形式は、命令列生成規則名＝命令列生成
規則名｜命令要素定義名である。なお、上記において、
記号”｜”は、”または”という並列関係を意味してい
るものである。The instruction sequence generation rule 613 is based on INST
GENERATE It is realized as a RULE section, and each instruction sequence generation rule is described in the section.
The instruction sequence generation rule format is: instruction sequence generation rule name = instruction sequence generation rule name | instruction element definition name. In the above,
The symbol "|" means a parallel relationship of "or".
【００９０】次に、図５に示される試験命令列生成のフ
ローチャートを図１１および図１２のプログラムに基づ
いて処理した場合の動作例を詳細に説明する。Next, an example of the operation when the flowchart of the test instruction sequence generation shown in FIG. 5 is processed based on the programs of FIGS. 11 and 12 will be described in detail.
【００９１】試験命令列生成手段３は、試験実行制御手
段１から受け取った試験実行情報６２中に試験命令列生
成指定部６２２が存在するか否かを判定し、存在しない
場合にはステップＳ２０２に移り、存在する場合にはス
テップＳ２０３に移る（ステップＳ２０１）。本実施例
の場合、図１１に記述されている試験実行情報６２に
は、試験命令列生成指定部６２１が存在するため、試験
実行の制御は、ステップＳ２０３に移る。The test instruction sequence generation means 3 determines whether or not the test instruction sequence generation designating section 622 exists in the test execution information 62 received from the test execution control means 1, and if not, proceeds to step S202. The process proceeds to step S203 if the file exists, (step S201). In the case of the present embodiment, the test execution information 62 described in FIG. 11 includes the test instruction sequence generation specifying unit 621, and thus the control of the test execution shifts to Step S203.
【００９２】試験命令列生成指定部６２２が存在しない
場合は、従来の試験命令列生成方法によって試験命令列
を生成する（ステップＳ２０２）。If the test instruction sequence generation specifying section 622 does not exist, a test instruction sequence is generated by a conventional test instruction sequence generation method (step S202).
【００９３】試験実行情報６２中に試験命令列生成指定
部６２２が存在する場合には、まず命令コード生成手段
３１により命令コードを生成し（ステップＳ２０３）、
次にオペランド生成手段３２によりオペランドを生成す
る（ステップＳ２０４）。When the test instruction sequence generation designating section 622 is present in the test execution information 62, an instruction code is first generated by the instruction code generation means 31 (step S203).
Next, an operand is generated by the operand generating means 32 (step S204).
【００９４】次に、図６に示される命令コード生成のフ
ローチャートを図１１から図１３のプログラムに基づい
て処理した場合の動作例を詳細に説明する。Next, an example of the operation when the flowchart of the instruction code generation shown in FIG. 6 is processed based on the programs of FIGS. 11 to 13 will be described in detail.
【００９５】命令コード生成手段３１では、まず、図１
２に示される試験命令列構成情報６１の命令要素定義６
１１および命令列生成規則６１３と、図１１に示される
試験実行情報６２の試験命令生成指定部６２１の命令要
素個別定義６２２１と命令列生成個別規則６２２３とを
各々合成する（ステップＳ２０５）。本実施例において
合成された結果が図１３に示されている。In the instruction code generating means 31, first, FIG.
Instruction element definition 6 of the test instruction sequence configuration information 61 shown in FIG.
11 and the instruction sequence generation rule 613, and the instruction element individual definition 6221 and the instruction sequence generation individual rule 6223 of the test instruction generation specifying unit 621 of the test execution information 62 shown in FIG. 11 are combined (step S205). FIG. 13 shows the result synthesized in this embodiment.
【００９６】次に、図１３に示される合成された命令列
生成規則６１３’からランダムに一つの命令列生成規則
を選択する（ステップＳ２０６）。本実施例では、命令
列生成規則６１３’のＬＯＯＰ＿ＬＤＳＴが選択された
場合について説明する。Next, one instruction sequence generation rule is randomly selected from the combined instruction sequence generation rule 613 'shown in FIG. 13 (step S206). In the present embodiment, a case where LOOP_LDST of the instruction sequence generation rule 613 'is selected will be described.
【００９７】選択された命令列生成規則６１３’のＬＯ
ＯＰ＿ＬＤＳＴに対し、さらに適用可能な別の命令列生
成規則があるか否かを判定する（ステップＳ２０７）。
判定の結果、別の命令列生成規則が適用可能であれば
（ステップＳ２０７／ＹＥＳ）、ステップＳ２０８に進
み、別の命令列生成規則が適用不可能であれば（ステッ
プＳ２０７／ＮＯ）、ステップＳ２０９に進む。本実施
例では、命令列生成規則６１３’のＬＯＯＰ＿ＬＤＳＴ
に適用可能な命令列生成規則が存在しないので、ステッ
プＳ２０９に進むことになる。The LO of the selected instruction sequence generation rule 613 '
It is determined whether there is another instruction sequence generation rule that can be further applied to OP_LDST (step S207).
As a result of the determination, if another instruction sequence generation rule is applicable (step S207 / YES), the process proceeds to step S208. If another instruction sequence generation rule is not applicable (step S207 / NO), step S209 is performed. Proceed to. In this embodiment, the LOOP_LDST of the instruction sequence generation rule 613 'is used.
Since there is no instruction sequence generation rule applicable to, the process proceeds to step S209.
【００９８】ステップＳ２０７において、別に適用可能
な命令列生成規則がある場合には（ステップＳ２０７／
ＹＥＳ）、当該命令列生成規則を適用して展開する（ス
テップＳ２０８）。上述されるように、本実施例におい
ては、別に適用可能な命令列生成規則が存在しないた
め、ステップＳ２０８の処理は実行されない。In step S207, if there is another instruction sequence generation rule that can be applied separately (step S207 /
(YES), the instruction sequence generation rule is applied, and development is performed (step S208). As described above, in the present embodiment, since there is no separately applicable instruction sequence generation rule, the process of step S208 is not performed.
【００９９】ステップＳ２０７において、別に適用可能
な命令列生成規則がない場合には（ステップＳ２０７／
ＮＯ）、展開が完了した命令列生成規則６１３’に対し
て、命令要素定義６１１’を用いて置換を行う（ステッ
プＳ２０９）。In step S207, if there is no instruction sequence generation rule that can be separately applied (step S207 /
NO), the instruction sequence generation rule 613 'that has been expanded is replaced using the instruction element definition 611' (step S209).
【０１００】本実施例の場合、命令列生成規則６１３’
のＬＯＯＰ＿ＬＤＳＴ中には、命令要素定義ＦＩＸＰＳ
／ＦＩＸＰＳ* ２がある。このうち最初の命令要素定義
ＦＩＸＰＳの置換を行う。この置換は、ＦＩＸＰＳの要
素からランダムに一つの命令ニーモニックを選択するこ
とによって行う。In the case of this embodiment, the instruction sequence generation rule 613 '
During the LOOP_LDST, the instruction element definition FIXPS
/ FIXPS * 2. Of these, the first instruction element definition FIXPS is replaced. This replacement is performed by randomly selecting one instruction mnemonic from the FIXPS elements.
【０１０１】本実施例では、ａｄｄが選択されたものと
する。この結果、命令列生成規則ＬＯＯＰ＿ＬＤＳＴは
図１４（ｂ）に示したものとなる。In this embodiment, it is assumed that add is selected. As a result, the instruction sequence generation rule LOOP_LDST is as shown in FIG.
【０１０２】次に、展開された命令列生成規則６１３’
に対して、他に置換すべき要素があるか否かを判定し、
置換すべき要素がある場合にはステップＳ２０９に戻
り、置換すべきステップがない場合には、命令コード生
成を終了する（ステップＳ２１０）。本実施例の場合
は、命令列生成規則６１３’のＬＯＯＰ ＬＤＳＴに命
令要素ＦＩＸＰＳ* ２があるため、ステップＳ２０９に
戻る。Next, the expanded instruction sequence generation rule 613 '
To determine if there are any other elements to replace,
If there is an element to be replaced, the process returns to step S209; otherwise, the instruction code generation ends (step S210). In the case of the present embodiment, the LOOP of the instruction sequence generation rule 613 'is used. Since the LDST includes the instruction element FIXPS * 2, the process returns to step S209.
【０１０３】ステップＳ２０９では、前述の命令要素Ｆ
ＩＸＰＳ* ２を置換する。これは、令要素定義６１１’
から２回選択して置換するという意味である。本実施例
では、ｍｐｙとｄｉｖに置換されたものとし、この置換
された結果を図１４（ｃ）に示す。同様に定例要素定義
ＬＤＳＴを置換する。この置換された結果は図１４
（ｄ）となる。本置換により置換処理が完了し、命令コ
ードの生成を終了する。In step S209, the above-described instruction element F
Replace IXPS * 2. This is the order element definition 611 '
Means to select and replace twice. In this embodiment, it is assumed that mpy and div are replaced, and the result of the replacement is shown in FIG. Similarly, the regular element definition LDST is replaced. The result of this substitution is shown in FIG.
(D). This replacement completes the replacement process and ends the generation of the instruction code.
【０１０４】次に、図７に示されるオペランド生成のフ
ローチャートを図１１から図１４のプログラムに基づい
て処理した場合の動作例を詳細に説明する。Next, an example of operation when the flowchart of the operand generation shown in FIG. 7 is processed based on the programs of FIGS. 11 to 14 will be described in detail.
【０１０５】オペランド生成手段３２では、まず、図１
２に示される試験命令列構成情報６１のオペランド要素
定義６１２と、図１１に示される試験実行情報６２の試
験命令生成指定部６２１のオペランド要素個別定義６２
２２とを各々合成する（ステップＳ２１１）。本実施例
において合成された結果が図１３に示されている。In the operand generating means 32, first, FIG.
The operand element definition 612 of the test instruction sequence configuration information 61 shown in FIG. 2 and the operand element individual definition 62 of the test instruction generation specifying unit 621 of the test execution information 62 shown in FIG.
22 are combined (step S211). FIG. 13 shows the result synthesized in this embodiment.
【０１０６】次に、命令コード生成手段３２にて生成さ
れた命令コードに対して、合成されたオペランド要素定
義６１２’を用いてオペランド情報を置換する（ステッ
プＳ２１２）。Next, the instruction information generated by the instruction code generating means 32 is replaced with operand information using the synthesized operand element definition 612 '(step S212).
【０１０７】本実施例では、図１４（ｄ）の％ＳＲ＿
Ａ、％ＳＲ＿Ｂ、％ＲＡＮが置換対象となる。ここで、
記号”％”は、オペランド要素であること示すものであ
る。また％ＲＡＮは、オペランド要素を乱数に基づいて
生成することを意味する。オペランド要素定義６１２’
のＳＲ＿Ａにより、スカラレジスタ＄ｓｒ０００から＄
ｓｒ１２７のいずれかをランダムに選択する。In this embodiment, the% SR_ in FIG.
A,% SR_B, and% RAN are replacement targets. here,
The symbol "%" indicates that it is an operand element. % RAN means that an operand element is generated based on a random number. Operand element definition 612 '
Scalar register {sr000} by SR_A
One of sr127 is randomly selected.
【０１０８】本実施例では＄ｓ００１が選択され、ＳＲ
＿Ａが置換されたものとする。置換された状態を図１４
（ｅ）に示す。In this embodiment, $ s001 is selected and SR
It is assumed that _A has been replaced. FIG. 14 shows the replaced state.
(E).
【０１０９】次に、命令コード中に置換すべきオペラン
ド情報があるか否かを判定し、置換すべき情報がある場
合にはステップＳ２１２に戻り、置換すべき情報がない
場合にはステップＳ２１４に進む（ステップＳ２１
３）。本実施例では、他に％ＳＲ＿Ｂおよび％ＲＡＮと
がある。％ＳＲ＿Ｂが＄ｓ１００に置換され、％ＲＡＮ
が乱数に基づいて決定されたものとする。置換された状
態を図１４（ｆ）に示す。Next, it is determined whether there is operand information to be replaced in the instruction code. If there is information to be replaced, the process returns to step S212. If there is no information to be replaced, the process returns to step S214. Proceed (Step S21)
3). In this embodiment, there are% SR_B and% RAN. % SR_B is replaced with $ s100 and% RAN
Is determined based on a random number. The replaced state is shown in FIG.
【０１１０】次に、オペランド要素定義６１２’による
置換が完了した命令コードに対して、メモリアクセスを
行うオペランドを解析し、試験データエリアのアドレス
を決定する（ステップＳ２１４）。Next, for the instruction code that has been replaced by the operand element definition 612 ', the operand for performing memory access is analyzed to determine the address of the test data area (step S214).
【０１１１】本実施例では、試験命令列アドレスは０×
１００００番地、試験データエリアは０×２００００番
地に決定されたものとする。なお、オペランド＄ＬＡＢ
ＥＬ＿Ａおよびオペランド＄ＲＡＮに関しては、メモリ
アドレスに関するオペランドのため、ステップＳ２１５
にて決定される。In this embodiment, the test instruction string address is 0 ×
It is assumed that address 10000 and the test data area are determined to be 0 × 20000. Note that operand @ LAB
Regarding EL_A and operand $ RAN, since the operand is related to a memory address, step S215
Is determined.
【０１１２】最後に、ステップＳ２１４にて決定した試
験データエリアに基づいて、各命令コードのメモリアク
セスするオペランドのアドレスを設定する（ステップＳ
２１５）。Finally, based on the test data area determined in step S214, the address of the operand of each instruction code to be accessed in memory is set (step S214).
215).
【０１１３】本実施例では、図１４（ｆ）中に試験決定
すべきアドレスとして＄ＬＡＢＥＬ＿Ａと＄ＲＡＮがあ
る。＄ＬＡＢＥＬ＿Ａに関しては、ステップＳ２１４で
決定された試験命令列アドレスにより定まる。また、＄
ＲＡＮに関しては、ステップＳ２１４で決定された試験
データエリアアドレスと、図１１に示される試験実行制
御指定部６２１のデータエリアサイズ記述のＤＡＴ＿Ｓ
Ｚ＝１６ＫＢで指定されたエリアからランダムに決定さ
れる。これらを決定した最終的な結果が試験命令列とな
る。この最終的な結果が図１４（ｇ）に示されている。In this embodiment, there are $ LABEL_A and $ RAN as addresses to be determined in the test in FIG. ＄ LABEL_A is determined by the test instruction string address determined in step S214. Also, ＄
Regarding the RAN, the test data area address determined in step S214 and the DAT_S of the data area size description of the test execution control designating unit 621 shown in FIG.
It is determined randomly from the area specified by Z = 16 KB. The final result of these determinations becomes a test instruction sequence. The final result is shown in FIG.
【０１１４】なお、上述される実施形態は、本発明の好
適な実施形態であり、本発明の要旨を逸脱しない範囲内
において種々変形実施可能である。例えば、本発明の記
憶媒体として、磁気ディスクや半導体記憶装置等の記憶
媒体を用いることも可能である。The above-described embodiment is a preferred embodiment of the present invention, and various modifications can be made without departing from the gist of the present invention. For example, a storage medium such as a magnetic disk or a semiconductor storage device can be used as the storage medium of the present invention.
【０１１５】[0115]
【発明の効果】以上の説明より明らかなように、本発明
の情報処理装置の試験方法およびそのプログラムを記憶
した記憶媒体によれば、試験の目的に応じて作成された
試験命令列構成情報および試験実行情報に基づいて、複
雑な命令コード順序関係を持つ命令列を生成するため、
命令コードの構成に依存した機能の試験を効率良く行う
ことができる。As is apparent from the above description, according to the test method of the information processing apparatus of the present invention and the storage medium storing the program, the test instruction sequence configuration information and the To generate an instruction sequence with a complicated instruction code order relationship based on test execution information,
A function test depending on the configuration of the instruction code can be efficiently performed.
【０１１６】また、本発明の情報処理装置の試験方法お
よびそのプログラムを記憶した記憶媒体によれば、試験
の目的に応じて作成された試験命令列構成情報および試
験実行情報に基づいて、複雑なオペランド順序依存関係
を持つ命令列を生成するため、オペランドの構成に依存
した機能の試験を効率良く行うことができる。Further, according to the test method of the information processing apparatus of the present invention and the storage medium storing the program, complicated information is prepared based on the test instruction sequence configuration information and the test execution information created according to the purpose of the test. Since an instruction sequence having an operand order dependency is generated, a function test depending on the operand configuration can be efficiently performed.
【図１】本発明の実施形態である情報処理装置の試験方
法における試験プログラムの構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of a test program in a test method of an information processing device according to an embodiment of the present invention.
【図２】本発明の実施形態における試験命令構成情報の
構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of test instruction configuration information according to the embodiment of the present invention.
【図３】本発明の実施形態における試験実行情報の構成
を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of test execution information according to the embodiment of the present invention.
【図４】本発明の実施形態である情報処理装置の試験方
法の動作例を示すフローチャートである。FIG. 4 is a flowchart illustrating an operation example of a test method of the information processing apparatus according to the embodiment of the present invention.
【図５】本発明の実施形態における試験命令列生成手段
の動作例を示すフローチャートである。FIG. 5 is a flowchart illustrating an operation example of a test instruction sequence generating unit according to the embodiment of the present invention.
【図６】本発明の実施形態における命令コード生成手段
の動作例を示すフローチャートである。FIG. 6 is a flowchart illustrating an operation example of an instruction code generation unit according to the embodiment of the present invention.
【図７】本発明の実施形態におけるオペランド生成手段
の動作例を示すフローチャートである。FIG. 7 is a flowchart illustrating an operation example of an operand generation unit according to the embodiment of the present invention.
【図８】本発明の実施形態である情報処理装置の試験方
法を用いたシステム構成を示すブロック図である。FIG. 8 is a block diagram showing a system configuration using a test method for an information processing apparatus according to an embodiment of the present invention.
【図９】本発明の実施形態における試験プログラムロー
ド起動処理の動作例を示すフローチャートである。FIG. 9 is a flowchart illustrating an operation example of a test program load activation process according to the embodiment of the present invention.
【図１０】本発明の実施形態における試験プログラムに
よる動作例を示すフローチャートである。FIG. 10 is a flowchart illustrating an operation example according to a test program in the embodiment of the present invention.
【図１１】本発明の実施形態における試験実行情報の一
実施例を示す図である。FIG. 11 is a diagram showing an example of test execution information according to the embodiment of the present invention.
【図１２】本発明の実施形態における試験命令構成情報
の一実施例を示す図である。FIG. 12 is a diagram showing an example of test instruction configuration information according to the embodiment of the present invention.
【図１３】本発明の実施形態における試験命令構成情報
の合成結果をを示す図である。FIG. 13 is a diagram showing a synthesis result of test instruction configuration information according to the embodiment of the present invention.
【図１４】本発明の実施形態における試験命令列生成の
一実施例を示す図である。FIG. 14 is a diagram showing an example of test instruction sequence generation in the embodiment of the present invention.
１ 試験実行制御手段 ２ 試験情報入力手段 ３ 試験命令列生成手段 ３１ 命令コード生成手段 ３２ オペランド生成手段 ４ 期待値生成手段 ５ 試験実行結果判定手段 ６ 試験情報 ６１ 試験命令構成情報 ６２ 試験実行情報 DESCRIPTION OF SYMBOLS 1 Test execution control means 2 Test information input means 3 Test instruction sequence generation means 31 Instruction code generation means 32 Operand generation means 4 Expected value generation means 5 Test execution result judgment means 6 Test information 61 Test instruction configuration information 62 Test execution information
Claims (12)
する試験情報を入力する試験情報入力ステップと、 前記試験情報入力ステップにより入力された前記試験情
報に基づいて試験命令列を生成する試験命令列生成ステ
ップと、 前記試験命令列生成ステップにより生成された前記試験
命令列に対する期待値を生成する期待値生成ステップ
と、 前記試験命令列生成ステップにより生成された前記試験
命令列の試験実行を制御する試験実行制御ステップと、 前記試験実行制御ステップにより実行された試験の結果
を前記期待値生成ステップにより生成された前記期待値
に基づいて判定する試験実行結果判定ステップと、 を有することを特徴とする情報処理装置の試験方法。1. A test information input step of inputting test information relating to test execution control and test instruction sequence generation, and a test instruction sequence generation for generating a test instruction sequence based on the test information input in the test information input step An expected value generation step of generating an expected value for the test instruction sequence generated by the test instruction sequence generation step; and a test controlling test execution of the test instruction sequence generated by the test instruction sequence generation step. An execution control step; and a test execution result determination step of determining a result of the test executed by the test execution control step based on the expected value generated by the expected value generation step. Test method for processing equipment.
ことを特徴とする請求項１記載の情報処理装置の試験方
法。2. The method according to claim 1, wherein the test information includes test instruction configuration information and test execution information.
ップと、 試験命令列のオペランドを生成するオペランド生成ステ
ップと、 を有することを特徴とする請求項１または２記載の情報
処理装置の試験方法。3. The test instruction sequence generating step includes: an instruction code generating step of generating an instruction code of a test instruction sequence; and an operand generating step of generating an operand of the test instruction sequence. 3. The method for testing an information processing apparatus according to 1 or 2.
を有して構成されることを特徴とする請求項２または３
記載の情報処理装置の試験方法。4. The test instruction configuration information is configured to include an instruction element definition, an operand element definition, and an instruction sequence generation rule.
The test method of the information processing device described in the above.
成されることを特徴とする請求項２から４のいずれか１
項に記載の情報処理装置の試験方法。5. The test execution information according to claim 2, wherein the test execution information includes a test execution control designation unit and a test instruction generation designation unit.
The test method of the information processing device according to the paragraph.
個別規則とを有して構成されることを特徴とする請求項
５記載の情報処理装置の試験方法。6. The information processing apparatus according to claim 5, wherein the test instruction sequence generation specifying unit includes an instruction element individual definition, an operand element individual definition, and an instruction generation individual rule. Test method.
する試験情報を入力する試験情報入力処理と、 前記試験情報入力処理により入力された前記試験情報に
基づいて試験命令列を生成する試験命令列生成処理と、 前記試験命令列生成処理により生成された前記試験命令
列に対する期待値を生成する期待値生成処理と、 前記試験命令列生成処理により生成された前記試験命令
列の試験実行を制御する試験実行制御処理と、 前記試験実行制御処理により実行された試験の結果を前
記期待値生成処理により生成された前記期待値に基づい
て判定する試験実行結果判定処理と、 を実行するためのプログラムを記憶したことを特徴とす
るプログラムを記憶した記憶媒体。7. A test information input process for inputting test information related to test execution control and test instruction sequence generation, and a test instruction sequence generation for generating a test instruction sequence based on the test information input by the test information input process Processing, an expected value generation process for generating an expected value for the test instruction sequence generated by the test instruction sequence generation process, and a test for controlling test execution of the test instruction sequence generated by the test instruction sequence generation process An execution control process; and a test execution result determination process of determining a result of the test executed by the test execution control process based on the expected value generated by the expected value generation process. A storage medium storing a program characterized by the following.
ことを特徴とする請求項７記載のプログラムを記憶した
記憶媒体。8. The storage medium according to claim 7, wherein the test information includes test instruction configuration information and test execution information.
と、 試験命令列のオペランドを生成するオペランド生成処理
と、 を有して構成されることを特徴とする請求項７または８
記載のプログラムを記憶した記憶媒体。9. The test instruction sequence generating process includes: an instruction code generating process of generating an instruction code of a test instruction sequence; and an operand generating process of generating an operand of the test instruction sequence. 9. The method as claimed in claim 7, wherein:
A storage medium that stores the described program.
を有して構成されることを特徴とする請求項８または９
記載のプログラムを記憶した記憶媒体。10. The test instruction configuration information according to claim 8, wherein the test instruction configuration information includes an instruction element definition, an operand element definition, and an instruction sequence generation rule.
A storage medium that stores the described program.
成されることを特徴とする請求項８から１０のいずれか
１項に記載のプログラムを記憶した記憶媒体。11. The program according to claim 8, wherein the test execution information includes a test execution control designation unit and a test instruction generation designation unit. A storage medium that stores the information.
個別規則とを有して構成されることを特徴とする請求項
１１記載のプログラムを記憶した記憶媒体。12. The program according to claim 11, wherein the test instruction sequence generation specifying unit is configured to include an instruction element individual definition, an operand element individual definition, and an instruction generation individual rule. Storage medium.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37230598A JP3221421B2 (en) | 1998-12-28 | 1998-12-28 | Testing method for information processing device and storage medium storing the program |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192168A (en) * | 2015-03-31 | 2016-11-10 | 日本電気株式会社 | Information processing apparatus, information processing method, and information processing program |
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1998
- 1998-12-28 JP JP37230598A patent/JP3221421B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016192168A (en) * | 2015-03-31 | 2016-11-10 | 日本電気株式会社 | Information processing apparatus, information processing method, and information processing program |
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