JP2000183093A - Semiconductor device - Google Patents
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- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はチップサイズの半導
体装置に関する。The present invention relates to a chip-size semiconductor device.
【０００２】[0002]
【従来の技術】従来のチップサイズの半導体装置１０の
一例の構造について図３を用いて説明する。半導体チッ
プ１２の電極１４が形成された面上には、電極１４を露
出してパッシベーション膜１６が形成されている。そし
て、パッシベーション膜１６上には、半導体チップ１２
の電極１４を露出して第１の絶縁被膜１８が形成されて
いる。2. Description of the Related Art The structure of an example of a conventional semiconductor device 10 having a chip size will be described with reference to FIG. On the surface of the semiconductor chip 12 on which the electrodes 14 are formed, a passivation film 16 is formed exposing the electrodes 14. Then, the semiconductor chip 12 is formed on the passivation film 16.
The first insulating film 18 is formed exposing the electrode 14 of FIG.
【０００３】第１の絶縁被膜１８上には一端側が半導体
チップ１２の電極１４に接続された配線パターン２０が
形成されている。この配線パターン２０の他端側にはラ
ンド部２０ａが形成されている。配線パターン２０の平
面形状は、詳細には図５に示すようにランド部２０ａは
円形（直径ｄ1 ）であり、ランド部２０ａと半導体チッ
プ１２の電極１４とを連絡する連絡部２０ｂの幅ｄ
2 は、途中で部分的に太さが変わる場合もあるが、ラン
ド部２０ａの手前では略一定となり、この状態でランド
部２０ａと接合する。そして、連絡部２０ｂのランド部
２０ａの手前部分の幅ｄ2 はランド部２０ａの直径ｄ1
よりも幅狭になっている（ｄ2 ＜ｄ1 ）。そして、配線
パターン２０上には、図３に示すように配線パターン２
０のランド部２０ａを露出して第２の絶縁被膜２２が形
成されている。外部接続端子２４はランド部２０ａ上に
形成される。第２の絶縁被膜２２はある程度の厚みを有
するため、外部接続端子２４のランド部２０ａに近い外
周面は第２の絶縁被膜２２と直接接触する構造となって
いる。A wiring pattern 20 having one end connected to the electrode 14 of the semiconductor chip 12 is formed on the first insulating film 18. A land portion 20a is formed on the other end of the wiring pattern 20. The planar shape of the wiring pattern 20 is, as shown in detail in FIG. 5, the land portion 20a is circular (diameter d 1 ), and the width d of the connecting portion 20b for connecting the land portion 20a and the electrode 14 of the semiconductor chip 12 is formed.
In the case of 2 , the thickness may partially change on the way, but it becomes substantially constant before the land portion 20a, and is joined to the land portion 20a in this state. Then, the width d 2 of the front portion of the land portion 20a of the contact portion 20b has a diameter d 1 of the land portion 20a
(D 2 <d 1 ). Then, on the wiring pattern 20, as shown in FIG.
The second insulating coating 22 is formed exposing the land portions 20a of the zero. The external connection terminal 24 is formed on the land 20a. Since the second insulating film 22 has a certain thickness, the outer peripheral surface of the external connection terminal 24 close to the land portion 20a is configured to directly contact the second insulating film 22.
【０００４】[0004]
【発明が解決しようとする課題】このような半導体装置
１０では、熱膨張係数の異なる半導体チップ１２と第１
の絶縁被膜１８や第２の絶縁被膜２２が一体化されてい
るため、配線パターン２０には応力が加わる。また、半
導体装置１０が実装基板（不図示）上に実装された場合
でも、半導体チップ１２と実装基板の熱膨張係数が異な
るから、やはり配線パターン２０には応力が加わる。そ
して配線パターン２０に加わるこれら種々の応力は、上
述した図５に示す配線パターン２０の平面形状では、配
線パターン２０の幅が急激に変化する連絡部２０ｂとラ
ンド部２０ａとの接合（つなぎめ）部分Ａに集中し、こ
の接合部分Ａに断線やクラックが発生し易いという課題
がある。In such a semiconductor device 10, the semiconductor chip 12 having a different coefficient of thermal expansion and the first
Since the insulating film 18 and the second insulating film 22 are integrated, a stress is applied to the wiring pattern 20. Even when the semiconductor device 10 is mounted on a mounting substrate (not shown), the wiring pattern 20 is also stressed because the semiconductor chip 12 and the mounting substrate have different coefficients of thermal expansion. These various stresses applied to the wiring pattern 20 are caused by the connection (joint) between the connecting portion 20b and the land portion 20a where the width of the wiring pattern 20 changes rapidly in the planar shape of the wiring pattern 20 shown in FIG. There is a problem that the wire is concentrated on the portion A and the disconnection and the crack are easily generated in the joint portion A.
【０００５】また、図３に示すように配線パターン２０
のランド部２０ａ上に外部接続端子２４を直接形成する
のではなく、図４に示すようにランド部２０ａ上にメタ
ルポスト２６が形成され、メタルポスト２６の先端部を
露出して配線パターン２０を封止する封止層２８が形成
された構造の半導体装置３０もある。この半導体装置３
０の場合には外部接続端子２４は露出するメタルポスト
２６の封止層２８から露出する端面に形成される。この
ような半導体装置３０の場合には、合成樹脂からなる封
止層２８が熱膨張・熱収縮した際に、メタルポスト２６
に封止層２８からメタルポスト２６を傾ける力が作用
し、これによってメタルポスト２６が形成されたランド
部２０ａも傾き、やはり配線パターン２０のランド部２
０ａと連絡部２０ｂとの接合部分Ａに断線やクラックが
発生するという課題が生ずる。[0005] As shown in FIG.
Instead of directly forming the external connection terminals 24 on the land portions 20a, metal posts 26 are formed on the land portions 20a as shown in FIG. There is also a semiconductor device 30 having a structure in which a sealing layer 28 for sealing is formed. This semiconductor device 3
In the case of 0, the external connection terminal 24 is formed on the exposed end face of the metal post 26 from the sealing layer 28. In the case of such a semiconductor device 30, when the sealing layer 28 made of synthetic resin thermally expands and contracts, the metal post 26
A force for tilting the metal post 26 from the sealing layer 28 acts on the land portion 20a, and the land portion 20a on which the metal post 26 is formed also tilts.
There arises a problem that a disconnection or a crack is generated in a joint portion A between the connection portion 0a and the connecting portion 20b.
【０００６】従って、本発明は上記課題を解決すべくな
され、その目的とするところは、配線パターンに応力が
加わっても、応力が局部的に集中せず、断線やクラック
が配線パターンに発生しにくく信頼性の高い半導体装置
を提供することにある。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to solve the above-mentioned problems. It is an object of the present invention that even when stress is applied to a wiring pattern, the stress is not locally concentrated, and disconnection and cracks occur in the wiring pattern. An object of the present invention is to provide a semiconductor device which is difficult and has high reliability.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る請求項１記載の半導体装置は、電極が
形成された半導体チップ面に、該半導体チップの電極を
露出して第１の絶縁被膜が形成され、該第１の絶縁被膜
上に前記半導体チップの電極に接続された配線パターン
が形成され、該配線パターン上に配線パターンのランド
部を露出して第２の絶縁被膜が形成された半導体装置に
おいて、前記ランド部の平面形状が、ティアドロップ形
状に形成されていることを特徴とする。また、本発明に
係る請求項２記載の半導体装置は、電極が形成された半
導体チップ面に、該半導体チップの電極を露出して第１
の絶縁被膜が形成され、該第１の絶縁被膜上に前記半導
体チップの電極に接続された配線パターンが形成され、
該配線パターンのランド部上にメタルポストが形成さ
れ、配線パターンを封止する封止層が前記メタルポスト
の先端部を露出して形成された半導体装置において、前
記ランド部の平面形状が、ティアドロップ形状に形成さ
れていることを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device according to the first aspect of the present invention, wherein the electrode of the semiconductor chip is exposed on a semiconductor chip surface on which the electrode is formed. A first insulating film, a wiring pattern connected to the electrode of the semiconductor chip is formed on the first insulating film, and a land portion of the wiring pattern is exposed on the wiring pattern to form a second insulating film. Wherein the planar shape of the land portion is formed in a teardrop shape. Further, in the semiconductor device according to claim 2 of the present invention, the electrode of the semiconductor chip is exposed on the surface of the semiconductor chip on which the electrode is formed.
A wiring pattern connected to the electrode of the semiconductor chip is formed on the first insulating film;
In a semiconductor device in which a metal post is formed on a land portion of the wiring pattern and a sealing layer for sealing the wiring pattern is formed by exposing a tip portion of the metal post, the land portion may have a plane shape that is a tier. It is characterized by being formed in a drop shape.
【０００８】このようにランド部の平面形状をティアド
ロップ形状にし、ランド部の連絡部側のパターン幅が緩
やかに変化する構成とすると、従来のように急激にパタ
ーン幅が変化する部分がなくなるため、配線パターンに
加わった応力がランド部と連絡部との接合部分に集中し
なくなり、応力が分散して配線パターンに断線やクラッ
クが生じにくくなる。If the planar shape of the land portion is formed in a teardrop shape and the pattern width on the connecting portion side of the land portion changes gently, there is no portion where the pattern width changes rapidly as in the conventional case. In addition, the stress applied to the wiring pattern does not concentrate on the joint between the land portion and the connecting portion, and the stress is dispersed, so that the wiring pattern is less likely to be disconnected or cracked.
【０００９】[0009]
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて詳細に説明する。なお、従来例と同じ構成につい
ては同じ符号を付し、詳細な説明は省略する。まず、半
導体装置３２の構成であるが、基本的な構成は従来の半
導体装置１０と略同じである。つまり、半導体装置３２
は、半導体チップ１２の電極１４が形成された面には、
電極１４が露出するようにパッシベーション膜１６が形
成されている。このパッシベーション膜１６上には、半
導体チップ１２の電極１４を露出して第１の絶縁被膜１
８が形成されている。つまり、第１の絶縁被膜１８は電
極１４が形成された半導体チップ１２の面に形成され
る。第１の絶縁被膜１８上には、一端側が半導体チップ
１２の電極１４に接続された配線パターン２０が形成さ
れている。この配線パターン２０の他端側にはランド部
２０ａが形成されている。外部接続端子２４はランド部
２０ａに形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail. The same components as those of the conventional example are denoted by the same reference numerals, and detailed description thereof will be omitted. First, the configuration of the semiconductor device 32 is basically the same as the conventional semiconductor device 10. That is, the semiconductor device 32
In the surface of the semiconductor chip 12 on which the electrodes 14 are formed,
A passivation film 16 is formed so that electrode 14 is exposed. On the passivation film 16, the electrodes 14 of the semiconductor chip 12 are exposed to expose the first insulating film 1.
8 are formed. That is, the first insulating film 18 is formed on the surface of the semiconductor chip 12 on which the electrodes 14 are formed. A wiring pattern 20 having one end connected to the electrode 14 of the semiconductor chip 12 is formed on the first insulating film 18. A land portion 20a is formed on the other end of the wiring pattern 20. The external connection terminal 24 is formed on the land 20a.
【００１０】そして本発明の特徴点は、図１に示すよう
に配線パターン２０の平面形状にあり、詳細にはランド
部２０ａの平面形状が従来のように円形ではなく、ティ
アドロップ形状に形成されている点にある。「ティアド
ロップ形状」とは、具体的には配線パターン２０におけ
るランド部２０ａの連絡部２０ｂ側の形状が従来例のよ
うな円形（詳しくは半円形）ではなく、例えば図１
（ｂ）に示すように略三角形形状に形成され、その部分
のパターン幅ｄが連絡部２０ｂに向かうに従ってｄ1 か
ら緩やかに狭まり、最終的に連絡部２０ｂのパターン幅
ｄ2 と一致する形状を言う。The feature of the present invention lies in the planar shape of the wiring pattern 20 as shown in FIG. 1. Specifically, the planar shape of the land portion 20a is formed in a teardrop shape instead of a conventional circular shape. It is in the point. Specifically, the “tear drop shape” means that the shape of the wiring portion 20 on the side of the connecting portion 20b of the land portion 20a is not a circular shape (specifically, a semicircle) as in the conventional example,
Is formed in a substantially triangular shape (b), the narrowed moderately from d 1 in accordance with the pattern width d of that portion toward the contact portion 20b, and finally shape that matches the pattern width d 2 of the contact portion 20b To tell.
【００１１】配線パターン２０の平面形状をこの構成と
すると、従来例では円形のランド部２０ａに直接、幅狭
の連絡部２０ｂが接続されており、ランド部２０ａの外
形ラインと連絡部２０ｂとが９０度に近い角度（例えば
図５（ｂ）では角度θ＝約102.5 度) で接合しており、
配線パターン２０のパターン幅ｄが急激に変化するこの
接合部分Ａに配線パターン２０に加わる応力が集中し、
断線やクラックの発生原因となっていたが、ランド部２
０ａと連絡部２０ｂとの接合部分のパターン幅ｄが緩や
かに変化し、その結果、ランド部２０ａの外形ラインと
連絡部２０ｂとの接合角度θがより鈍角（図１（ｂ）で
は角度θ＝約149 度) になるから、応力が接合部分Ａに
局部的に集中する度合いが低減される。つまり配線パタ
ーン２０に加わる応力が分散する。よって、配線パター
ン２０の接合部分Ａに断線やクラックが生じにくくな
る。If the wiring pattern 20 has this planar shape, a narrow connecting portion 20b is directly connected to the circular land portion 20a in the conventional example, and the outer shape line of the land portion 20a and the connecting portion 20b are connected. They are joined at an angle close to 90 degrees (for example, in FIG. 5B, the angle θ = about 102.5 degrees)
The stress applied to the wiring pattern 20 concentrates on this joint A where the pattern width d of the wiring pattern 20 changes rapidly,
Disconnection and cracks were caused.
0a and the connecting portion 20b gradually change in pattern width d, and as a result, the connecting angle θ between the outer shape line of the land portion 20a and the connecting portion 20b becomes more obtuse (in FIG. 1B, the angle θ = (Approximately 149 degrees), the degree of local concentration of stress on the joint A is reduced. That is, the stress applied to the wiring pattern 20 is dispersed. Therefore, disconnection and cracks are less likely to occur at the joint A of the wiring pattern 20.
【００１２】また、従来例で図４を用いて説明した半導
体装置３０に上述した配線パターン２０の構造（ティア
ドロップ形状のランド部２０ａを有する構造）を適用し
た半導体装置３４においても同様であり、配線パターン
２０に加わる応力が分散し、配線パターン２０に断線や
クラックが生じにくくなるという効果がある。The same applies to a semiconductor device 34 in which the above-described structure of the wiring pattern 20 (structure having a teardrop-shaped land portion 20a) is applied to the semiconductor device 30 described with reference to FIG. There is an effect that the stress applied to the wiring pattern 20 is dispersed, and the wiring pattern 20 is less likely to be disconnected or cracked.
【００１３】実際に、ランド部２０ａの形状が円形の配
線パターン２０を採用した半導体装置１０（３０）と、
ティアドロップ形状の配線パターン２０を採用した半導
体装置３２（３４）とを、同じ温度サイクル試験にかけ
た結果を図２に示す。なお、温度サイクル試験の条件
は、MIL STD 883D,1010 のcondition Ｃとする。温度は
-65 ℃〜150 ℃の範囲で変化させる。図２に示すよう
に、ランド部２０ａが円形の従来の半導体装置１０（３
０）では、200cycleでは５分の１が不良（配線断線）と
なり、300cycleでは５分の３が、また500cycleでは全部
が不良となるが、本発明の半導体装置３２（３４）では
200cycle、300cycle、500cycleの全てにおいて不良が発
生しておらず、ランド部２０ａの形状をティアドロップ
形状とすることによって、応力の局部的な集中が緩和さ
れ、耐久性が向上したことが明らかに判る。In practice, the semiconductor device 10 (30) adopts the wiring pattern 20 in which the land portion 20a has a circular shape.
FIG. 2 shows the result of subjecting the semiconductor device 32 (34) employing the teardrop-shaped wiring pattern 20 to the same temperature cycle test. The conditions of the temperature cycle test are condition C of MIL STD 883D, 1010. The temperature is
Change in the range of -65 ° C to 150 ° C. As shown in FIG. 2, the conventional semiconductor device 10 (3
In (0), one-fifth is defective (wiring break) in 200 cycles, three-fifths in 300 cycles, and all defective in 500 cycles, but in the semiconductor device 32 (34) of the present invention,
No failure occurred in all of 200 cycles, 300 cycles, and 500 cycles, and it was apparent that the local concentration of stress was alleviated and the durability was improved by making the shape of the land portion 20a a teardrop shape. .
【００１４】[0014]
【発明の効果】本発明に係る半導体装置によれば、配線
パターンのランド部の平面形状をティアドロップ形状に
し、ランド部の連絡部側のパターン幅が緩やかに変化す
る構成としているので、従来のように急激にパターン幅
が変化する部分がなくなるため、配線パターンに加わっ
た応力がランド部と連絡部との接合部分に集中しなくな
り、応力が分散して配線パターンに断線やクラックが生
じにくくなるという効果を奏する。According to the semiconductor device of the present invention, the planar shape of the land portion of the wiring pattern is a teardrop shape, and the pattern width of the land portion on the contact portion side is gradually changed. Since there is no portion where the pattern width changes abruptly, the stress applied to the wiring pattern does not concentrate on the joint portion between the land portion and the connecting portion, and the stress is dispersed, so that the wiring pattern is less likely to break or crack. This has the effect.
【図１】（ａ）は本発明に係る半導体装置の配線パター
ンの構成を示す平面図であり、（ｂ）はその配線パター
ンのランド部の要部拡大図である。FIG. 1A is a plan view showing a configuration of a wiring pattern of a semiconductor device according to the present invention, and FIG. 1B is an enlarged view of a main part of a land portion of the wiring pattern.
【図２】配線パターンのランド部の形状を円形にした場
合とティアドロップ形状にした場合の温度サイクル試験
の結果を示す図表である。FIG. 2 is a table showing results of a temperature cycle test when a land portion of a wiring pattern has a circular shape and a tear drop shape.
【図３】チップサイズの半導体装置の一例の構成を示す
断面図である。FIG. 3 is a cross-sectional view illustrating a configuration of an example of a semiconductor device having a chip size.
【図４】チップサイズの半導体装置の他の例の構成を示
す断面図である。FIG. 4 is a sectional view showing the configuration of another example of a semiconductor device having a chip size.
【図５】（ａ）は従来の半導体装置の配線パターンの構
成を示す平面図であり、（ｂ）はその配線パターンのラ
ンド部の要部拡大図である。5A is a plan view showing a configuration of a wiring pattern of a conventional semiconductor device, and FIG. 5B is an enlarged view of a main part of a land portion of the wiring pattern.
１２ 半導体チップ １４ 電極 １６ パッシベーション膜 １８ 第１の絶縁被膜 ２０ 配線パターン ２０ａ ランド部 ２２ 第２の絶縁被膜 ２４ 外部接続端子 DESCRIPTION OF SYMBOLS 12 Semiconductor chip 14 Electrode 16 Passivation film 18 First insulating film 20 Wiring pattern 20a Land portion 22 Second insulating film 24 External connection terminal
Claims (2)
半導体チップの電極を露出して第１の絶縁被膜が形成さ
れ、該第１の絶縁被膜上に前記半導体チップの電極に接
続された配線パターンが形成され、該配線パターン上に
配線パターンのランド部を露出して第２の絶縁被膜が形
成された半導体装置において、 前記ランド部の平面形状が、ティアドロップ形状に形成
されていることを特徴とする半導体装置。A first insulating film formed on a surface of the semiconductor chip on which the electrodes are formed by exposing the electrodes of the semiconductor chip, and connected to the electrodes of the semiconductor chip on the first insulating film; In a semiconductor device in which a wiring pattern is formed, a land portion of the wiring pattern is exposed on the wiring pattern, and a second insulating film is formed, a planar shape of the land portion is formed in a teardrop shape. Semiconductor device characterized by the above-mentioned.
半導体チップの電極を露出して第１の絶縁被膜が形成さ
れ、該第１の絶縁被膜上に前記半導体チップの電極に接
続された配線パターンが形成され、該配線パターンのラ
ンド部上にメタルポストが形成され、配線パターンを封
止する封止層が前記メタルポストの先端部を露出して形
成された半導体装置において、 前記ランド部の平面形状が、ティアドロップ形状に形成
されていることを特徴とする半導体装置。2. A first insulating film is formed on the semiconductor chip surface on which the electrodes are formed by exposing the electrodes of the semiconductor chip, and the first insulating film is connected to the electrodes of the semiconductor chip on the first insulating film. In a semiconductor device in which a wiring pattern is formed, a metal post is formed on a land portion of the wiring pattern, and a sealing layer for sealing the wiring pattern is formed by exposing a tip portion of the metal post. Wherein the planar shape of the semiconductor device is formed in a teardrop shape.
Priority Applications (1)
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|---|---|---|---|
| JP10357860A JP2000183093A (en) | 1998-12-16 | 1998-12-16 | Semiconductor device |
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| JP10357860A JP2000183093A (en) | 1998-12-16 | 1998-12-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006215516A (en) * | 2005-02-07 | 2006-08-17 | Samsung Electronics Co Ltd | Display apparatus |
-
1998
- 1998-12-16 JP JP10357860A patent/JP2000183093A/en active Pending
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