JP2000172628A

JP2000172628A - データ転送装置

Info

Publication number: JP2000172628A
Application number: JP10346889A
Authority: JP
Inventors: Atsushi Mori; 篤史毛利
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-12-07
Filing date: 1998-12-07
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】データ加工処理用の専用処理プロセッサを設
けないで、システム・プロセッサがダイレクト・メモリ
転送に介入して転送データの加工を行う。【解決手段】ＣＰＵと内部データＲＡＭとＤＭＡ制御
部とを備えたシステムにおいて、ＤＭＡには、演算加工
が必要なデータのダイレクト・メモリ・アクセス指令を
受けてそのデータのＤＭＡバッファへの到着を知らせる
モードレジスタを設けて、ＣＰＵは、モード・レジスタ
からの到着通知を受けると、ＤＭＡバッファから対応す
るデータを直接リードして所定の演算加工をして内部デ
ータＲＡＭに格納するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置（Ｃ
ＰＵ）と複数の記憶手段を備えるコンピュータシステム
におけるデータ転送機構に関するものであり、データ転
送に際してシステムのＣＰＵがダイレクト・メモリ・ア
クセス処理（ＤＭＡ処理）を行うばかりでなく、被転送
データに加工処理を行ってデータ転送する機能も持つ構
成に関するものである。

【０００２】

【従来の技術】従来より転送元の記憶手段に記憶されて
いる被転送データをＣＰＵを介さずに、その記憶手段と
は異なる転送先の記憶手段に転送する手段として、ＤＭ
Ａコントローラが使用されている。通常、ＣＰＵの動作
周波数に対してＣＰＵが記憶手段をアクセスする速度は
低速であるため、ＣＰＵ自らが記憶手段間のデータ転送
を行うとＣＰＵ時間を多大に浪費することになる。そこ
で通常、ＣＰＵはこの記憶手段間のデータ転送等の比較
的低速な処理等をＤＭＡコントローラに任せて、自らは
このデータ転送期間中にＣＰＵ内に閉じた高速な処理に
専念するような手法が採られている。図２０に、第１の
従来のＤＭＡコントローラを使用したコンピュータシス
テムのブロック構成を示す。この構成は、ＣＰＵ１００
０と記憶手段であるメモリＡ１００２、メモリＢ１００
３、そして、ＤＭＡコントローラ１００１を備えてい
る。

【０００３】この装置の動作を説明する。このシステム
でメモリＡ１００２に記憶されているデータをメモリＢ
１００３内に転送する場合、ＣＰＵはＤＭＡコントロー
ラ１００１にこの処理を行わせるために起動をかける。
即ち、ＣＰＵはアドレスバス１００６を介してＤＭＡコ
ントローラ内の制御レジスタ１００４を指定し、データ
バス１００７を介して転送元アドレス、転送先アドレ
ス、転送サイズ等の情報をこれら制御レジスタに書き込
む。ＤＭＡコントローラ１００１は、これら情報書き込
みが完了すると、アドレスバス１００６とデータバス１
００７のバス権を獲得するためのホールドリクエスト信
号を専用線１００８経由でＣＰＵに対して出力する。Ｃ
ＰＵ１０００は、このホールドリクエスト信号を専用線
１００８で受けて、アドレスバス１００６とデータバス
１００７を自由に使用することを許可するホールドアク
ノリッジ信号を専用線１００８経由でＤＭＡコントロー
ラ１００１に対して返す。ＤＭＡコントローラ１００１
は、バス権を獲得すると、転送元のメモリＡに対して転
送元アドレスを出力し、転送元データを転送サイズ分だ
けバッファ１００５に取り込む。そして、転送先のメモ
リＢに対して転送先アドレスを出力し、バッファ内の転
送元データをメモリＢに対して出力する。このデータ転
送処理が完了すると、ＤＭＡコントローラは、ＣＰＵに
対して出力していたホールドリクエスト信号を無効に
し、ＣＰＵに対してデータ転送の終了を伝える。また、
転送元のデータがメモリＢに存在し、転送先がメモリＡ
である場合にも同様のデータ転送処理がＤＭＡコントロ
ーラを介して行われる。

【０００４】このように、ＤＭＡコントローラでは、Ｃ
ＰＵに負担をかけることなく、転送元の記憶手段に格納
されている被転送データをそのまま高速に転送先の記憶
手段に転送することが第一目的であった。しかしなが
ら、特開平６−３１８１８３号公報の『ＤＭＡコントロ
ーラ』に記載されているように、ＤＭＡ転送中にＤＭＡ
コントローラ内蔵の演算処理部で被転送データに対して
所定の加工処理を行い、その後、加工処理を行ったデー
タを転送先の記憶手段に転送するものもある。このよう
なＤＭＡコントローラでは、ＤＭＡコントローラによる
転送元から転送先へのデータ転送処理と、この転送デー
タに対するＣＰＵ等の演算部による加工処理を、個別の
処理として実行しないために、より少ない処理サイクル
数で行うことが可能となる。

【０００５】更に、近年半導体プロセスの技術革新によ
り、従来複数のＬＳＩで構成されていたコンピュータシ
ステムが単体ＬＳＩ内に集積されるようになってきた。
そのため、システム全体の制御を行うＣＰＵと、各種専
用的な処理を行う専用ハードウェア、そして、命令及び
データを記憶しておく大容量のメモリまでもを単体ＬＳ
Ｉに集積したシステムＬＳＩが製品化されてきている。
図２１に、第２の従来のＤＭＡコントローラや小容量の
記憶手段を内蔵したシステムＬＳＩより構成されるコン
ピュータシステムのブロック構成を示す。この構成で
は、システムＬＳＩ１０１０と記憶手段であるメモリＤ
１０１３より構成されている。システムＬＳＩ１０１０
内には、ＣＰＵ１０２０と記憶手段であるメモリＣ１０
１１とＤＭＡコントローラ１０１２を内蔵している。シ
ステムＬＳＩ１０１０とメモリＤ１０１３は、比較的低
速なアドレスバス１０１８とデータバス１０１９で結合
されている。それに対して、ＣＰＵ１０２０とメモリＣ
１０１１とＤＭＡコントローラ１０１２は、比較的高速
なアドレスバス１０１６とデータバス１０１７で接続さ
れている。そして、ＤＭＡコントローラ１０１２は、メ
モリＤ１０１３とメモリＣ１０１１間のデータ転送をＣ
ＰＵ１０２０に代わって行う専用ハードウェアである。

【０００６】この装置の動作を説明する。メモリＣ１０
１１に記憶されているデータをメモリＤ１０１３内に転
送する場合、ＣＰＵ１０２０は、ＤＭＡコントローラ１
０１２にこの処理を行わせるために起動をかける。即
ち、ＣＰＵは、アドレスバス１０１６を介してＤＭＡコ
ントローラ内の制御レジスタ１０１４を指定し、データ
バス１０１７を介して転送元アドレス、転送先アドレ
ス、転送サイズ等の情報をこれら制御レジスタに書き込
む。ＤＭＡコントローラ１０１２は、これら情報書き込
みが完了すると、アドレスバス１０１６とデータバス１
０１７のバス権を獲得するためのホールドリクエスト信
号１０２１をＣＰＵに対して出力する。ＣＰＵ１０２０
は、このホールドリクエスト信号１０２１に対して、ア
ドレスバス１０１６とデータバス１０１７を自由に使用
することを許可するホールドアクノリッジ信号１０２１
をＤＭＡコントローラ１０１２に対して返す。ＤＭＡコ
ントローラ１０１２は、バス権を獲得すると、転送元の
メモリＣに対して転送元アドレスを出力し、転送元デー
タを転送サイズ分だけバッファ１０１５に取り込む。そ
して、転送先のメモリＤに対して転送先アドレスを出力
し、バッファ内の転送元データをメモリＤに対して出力
する。このデータ転送処理が完了すると、ＤＭＡコント
ローラは、ＣＰＵに対して出力していたホールドリクエ
スト信号を無効にし、ＣＰＵに対してデータ転送の終了
を伝える。また、転送元のデータがメモリＤ１０１３に
存在し、転送先がメモリＣ１０１１である場合にも、同
様のデータ転送処理がＤＭＡコントローラ１０１２を介
して行われる。また、データ転送中にデータの加工処理
が必要な場合には、演算部１０２２にて加工処理を行
い、その後、加工したデータを転送先に格納する。

【０００７】

【発明が解決しようとする課題】従来のＤＭＡデータ転
送装置は上記のように構成されており、第１の従来のＤ
ＭＡコントローラ使用システムでは、ダイレクト転送デ
ータの加工のためにＤＭＡコントローラ内にＤＳＰ１０
０９等の演算処理部や、複雑な制御機構を内蔵する必要
があり、ハードウェア量が増え、規模が大きくなるとい
う課題があった。また第２の従来のＤＭＡコントローラ
内蔵システムにおいても、ダイレクト転送データの加工
のためにシステムＬＳＩ内に設けたＤＭＡコントローラ
内に専用の演算部を内蔵しており、ハードウェア量が増
え、規模が大きくなるという課題があった。

【０００８】この発明は上記の課題を解決するためにな
されたもので、データ加工処理用の専用処理プロセッサ
を設けないで、必要に応じてシステム・プロセッサがダ
イレクト・メモリ転送に介入して転送データの加工を行
うＤＭＡ制御装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るデータ転
送装置は、ＣＰＵと内部データＲＡＭとＤＭＡ制御部と
を備えたシステムにおいて、ＤＭＡには、演算加工が必
要なデータのダイレクト・メモリ・アクセス指令を受け
ると、その対応データがＤＭＡバッファに転送されてく
るとＣＰＵにデータ到着を知らせるモード・レジスタを
設けた。

【００１０】または、ＣＰＵと内部データＲＡＭとＤＭ
Ａ制御部とを備えたシステムにおいて、ＤＭＡには、演
算加工が必要なデータのダイレクト・メモリ・アクセス
指令を受けてそのデータのＤＭＡバッファへの到着を知
らせるモード・レジスタを設けて、ＣＰＵは、モード・
レジスタからの到着通知を受けると、ＤＭＡバッファか
ら対応するデータを直接リードして所定の演算加工をし
て内部データＲＡＭに格納するようにした。

【００１１】

【発明の実施の形態】実施の形態１．本実施の形態にお
いては、画像符号化または画像復号に用いられるシステ
ム全体の制御を行うＣＰＵと、データ転送を司るブロッ
クローダ（ＤＭＡ制御）部とＤＲＡＭＩ／Ｆ部、そし
て、記憶手段であるデータＲＡＭを備えるシステムＬＳ
Ｉについて説明する。主として、画像符号化または復号
用のシステムＬＳＩ１の全体構成を図１に示す。このシ
ステムＬＳＩは、近年の半導体技術の向上により実現可
能となってきたＭＰＥＧ２（ＭｏｖｉｎｇＰｉｃｔｕ
ｒｅＥｘｐｅｒｔＧｒｏｕｐ２）規格の高圧縮動
画像データの復号処理またはローカル復号処理をリアル
タイムで実現するものである。システムＬＳＩ１は、内
部命令ＲＡＭ２、内部データＲＡＭ３、ＣＰＵ４、そし
て、システムバスＩ／Ｆ部１０、ＶＬＣＤ（ハフマンコ
ード符号復号処理）部１１、ＣＲＣ部１２、ビデオ出力
部１３、オーディオ出力部１４、ブロックローダ部１
５、ＤＲＡＭＩ／Ｆ部１６、入力部１７が位置する周
辺ブロック部９より構成されている。ＣＰＵ４は、周辺
制御部７を内蔵しているコア制御部６とコアデータパス
部５、そして、双方向バッファ部８より構成されてい
る。周辺制御部７は、周辺ブロック部９と協調して動作
を行うために専用信号線４０で接続されている。

【００１２】図２に、本発明のデータ転送装置を備える
ＣＰＵ及びブロックローダ（ＤＭＡ制御）部の詳細なブ
ロック構成を示す。ＣＰＵ４は、コアデータパス部５と
コア制御部６、そして、双方向バッファ部８を備える。
ブロックローダ部１５は、制御部５１０とバッファ５１
１、そして、データ転送の方向を制御する３ステートバ
ッファ５３１ａ，ｂと５３２ａ，ｂ、更に、バッファ内
のデータの１つを選択するセレクタ５３１ｃ，５３２ｃ
を備える。ＣＰＵ４内の双方向バッファ部８には、コア
データパス部５と内部データＲＡＭ３とブロックローダ
部１５間でアドレス及びデータのやり取りを行うため
に、３ステートバッファ５３０ａ，ｂ，ｃ，ｄが内蔵さ
れている。そして、コアデータパス部５と内部データＲ
ＡＭ３と双方向バッファ部８は、アドレスバス２１、デ
ータバス２２で接続されている。そして、双方バッファ
部８とブロックローダ部１５は、アドレスバス２６、デ
ータバス２７で接続されている。また、ブロックローダ
部１５内の制御部５１０には、データ転送を行うための
転送元アドレスレジスタ５２１と転送先アドレスレジス
タ５２２と転送サイズレジスタ５２３と、データ転送の
モードを制御するためのモード・レジスタ５２０を内蔵
している。そして、ブロックローダ部１５の制御部５１
０とコア制御部６は、専用信号線５０１，５０２で接続
されている。また、ブロックローダ部１５は、外付けの
ＳＤＲＡＭ５００にＤＲＡＭＩ／Ｆ部１６を介してア
クセスするためにＤＲＡＭＩ／Ｆ部１６とアドレスバ
ス２８、データバス２９で接続されている。そして、Ｄ
ＲＡＭＩ／Ｆ部１６は、各種所定の信号線群５１を介
してＳＤＲＡＭ５００に対してアクセスを行う。

【００１３】図３は、第１の従来例である演算をしない
ＤＭＡの処理フローと対比しての本願のＣＰＵとＤＭＡ
制御部が行う動作を示すフローチャートである。図にお
いて、従来は破線の４４１，４４２のステップを経てい
たのを太線の処理とした。即ち、処理ステップ４４１
は、図２のブロックローダ部１５の制御部５１０が制御
し、ＳＤＲＡＭ５００のデータをＤＲＡＭＩ／Ｆ部１
６を通してバッファ５１１に格納する。更に、ステップ
４４２で、このバッファ５１１のデータをブロックロー
ダ部１５の制御部５１０が内部データＲＡＭ３に格納し
ていた。本発明では、図２のステップ４４２とステップ
４４３を行うことなく、ステップ４４１におけるバッフ
ァ５１１のデータを、ＣＰＵ４がステップ４４４，４４
５により加工して、ステップ４４６でＲＡＭに格納す
る。なお、図３でバッファといっているのは、ブロック
ローダ部１５内の小容量記憶領域であるバッファ５１１
のことである。

【００１４】このフローの違いに基づく動作タイミング
の違いを、図４のデータ転送タイミングチャートに基づ
いて説明する。まず、タイミングチャートの左列に示し
ている各信号線の記号の意味とその機能について説明す
る。クロックＣＬＫ１は、ＣＰＵの動作周波数であり、
ＣＰＵと内部データＲＡＭ及びブロックローダ部間の処
理全般は、このクロックＣＬＫ１に同期して行われる。
クロックＣＬＫ３は、ブロックローダ部とＤＲＡＭＩ
／Ｆ部、そして、ＳＤＲＡＭ間の処理全般を制御する動
作周波数であり、クロックＣＬＫ１よりも低速で、本例
ではクロックＣＬＫ１の２分周になっている。信号ＣＲ
ＧＲＥＱは、ＣＰＵからブロックローダ部内の制御部内
の各種レジスタやバッファ内のデータをアクセスするた
めのリクエスト信号である。この制御レジスタアクセス
を行うためには、ＣＰＵ周りのアドレスバス、データバ
スの使用権利を獲得する必要があり、リクエストの調停
処理が必要である。このリクエスト調停処理の説明は省
略する。信号ＣＲＧＷＲＴは、リクエスト信号ＣＲＧＲ
ＥＱがライトアクセスであるかリードアクセスであるか
を示す信号であり、“１”のときにライトを、“０”の
ときにリードを示す。

【００１５】アドレスバスＣＡＤＤＲは、ＣＰＵ周りの
アドレスバスである。データバスＣＤＡＴＡは、ＣＰＵ
周りのデータバスである。信号ＤＭＷＲＴは、内部デー
タＲＡＭに対するライト信号であり、この信号がアクテ
ィブであるときに、アドレスＣＡＤＤＲで示すメモリ領
域にデータＣＤＡＴＡの値が格納される。信号ＤＲＡＭ
ＲＥＱは、ブロックローダ部が、ＤＲＡＭＩ／Ｆ部を
介してＳＤＲＡＭをアクセスしたいときに、ＤＲＡＭ
Ｉ／Ｆ部に対して出力するリクエスト信号である。この
ＳＤＲＡＭアクセスを行うためには、ＤＲＡＭＩ／Ｆ
部に対するアドレスバス、データバスの使用権利を獲得
する必要があり、リクエストの調停処理が必要である。
このリクエスト調停処理の説明は省略する。信号ＤＲＡ
ＭＷＲＴは、リクエストＤＲＡＭＲＥＱがライトアクセ
スであるかリードアクセスであるかを示す信号であり、
“１”のときにライトを、“０”のときにリードを示
す。アドレスバスＤＡＤＤＲは、ブロックローダ部とＤ
ＲＡＭＩ／Ｆ部間のアドレスバス２８である。データ
バスＤＤＡＴＡは、ブロックローダ部とＤＲＡＭＩ／
Ｆ部間のデータバス２９である。

【００１６】信号ＢＬＩＮＴは、データ転送中にＣＰＵ
の加工処理が必要である場合に、ブロックローダ部１５
がＣＰＵ４に対して信号線５０１を経由して出力する信
号である。この信号ＢＬＩＮＴは、本発明のＤＭＡ制御
装置に特有の信号である。信号ＢＬＨＲＥＱは、ブロッ
クローダ部がＣＰＵ周りのアドレス、データバスを使用
したい場合に、バス使用の権利（バス権）を獲得するた
めに、ＣＰＵに出力するホールドリクエスト信号であ
る。信号ＢＬＨＡＣＫは、ホールドリクエスト信号ＢＬ
ＨＲＥＱに対してＣＰＵがバス権を与えたことを示すホ
ールドアクノリッジ信号である。信号ＢＬＡＤＥＮは、
ブロックローダ部がバス権を獲得している期間中に、内
部データＲＡＭに対して出力しているアドレスが有効で
あることを示す信号である。信号ＢＬＷＲＴは、ブロッ
クローダから内部データＲＡＭに対するアクセスがライ
ト処理であるかリード処理であるかを示す信号であり、
“１”のときにライトを、“０”のときにリードを示
す。図２のＤＭＡ制御装置による図４のデータ転送タイ
ミングチャートでは図３に示すステップ４４１→４４４
→４４５→４４６を行うために、ＳＤＲＡＭ５００から
ＣＰＵ４へのデータ転送ＰＥＲＩＯＤ−１，２，４（ス
テップ４４１，４４４に対応）と、ＣＰＵ４によるデー
タ加工処理ＰＥＲＩＯＤ−７，８（ステップ４４５，４
４６に対応）がシリアルに実行される。

【００１７】図４では、ＣＰＵ４による転送データの加
工処理を伴う場合の第１の例であるデータ転送タイミン
グチャートを示している。即ち、処理期間ＰＥＲＩＯＤ
−１は、ＣＰＵ４がブロックローダ部１５に対してデー
タ転送の起動をかける期間である。ＣＰＵは、制御レジ
スタライトリクエスト（ＣＲＧＲＥＱ＝１，ＣＲＧＷＲ
Ｔ＝１）を出力し、ＣＡＤＤＲに出力したアドレスＡ
１，Ａ２に対応するブロックローダ部の制御部内の制御
レジスタに、ＣＤＡＴＡに出力した所定のデータＢ１，
Ｂ２を設定する。このときに設定する主な制御レジスタ
としては、転送元アドレスレジスタ、転送サイズレジス
タ、転送モード・レジスタである。ブロックローダ部
は、ＣＰＵからの起動処理が完了すると、転送モード・
レジスタをチェックし、起動された転送処理がＣＰＵの
加工を伴うＳＤＲＡＭからＣＰＵへのデータ転送処理で
あることを知る。そして、ブロックローダ部１５は、処
理期間ＰＥＲＩＯＤ−２でブロックローダがＤＲＡＭ
Ｉ／Ｆ部に対してデータのリードリクエストを出力する
（ＤＲＡＭＲＥＱ＝１，ＤＲＡＭＷＲＴ＝０）。そし
て、ＤＡＤＤＲには、転送元であるＳＤＲＡＭのアドレ
スＣ１を出力する。この起動処理に対してＤＲＡＭＩ
／Ｆ部は、ＳＤＲＡＭに所定の通信規約でアクセスし、
転送元のデータを得て、ＤＤＡＴＡを通じてブロックロ
ーダ部に転送元データＤ１，Ｄ２，Ｄ３，Ｄ４を渡す。
つまり、ブロックローダ部１５は、ＤＲＡＭＩ／Ｆ部１
６から転送元データを得ると、一旦バッファ５１１に格
納する。図３のステップ４４１である。

【００１８】そして、バッファＳ１１に格納し終わる
と、転送データのＣＰＵ４によるバッファ５１１からの
直接リードである図３のステップ４４４を開始する（処
理期間ＰＥＲＩＯＤ−４）。処理期間ＰＥＲＩＯＤ−４
では、ブロックローダ部は、ＣＰＵに対して信号ＢＬＩ
ＮＴを出力する。ＣＰＵは、信号ＢＬＩＮＴを受ける
と、ブロックローダ部による加工処理の必要なデータが
準備されたと判断し、制御レジスタリード処理と同じ手
法でブロックローダ部内のバッファ内のデータリードを
行う。即ち、処理期間ＰＥＲＩＯＤ−４では、ＣＰＵは
制御レジスタリードリクエストをブロックローダに出力
し（ＣＲＧＲＥＱ＝１，ＣＲＧＷＲＴ＝）、ＣＡＤＤＲ
に出力したアドレスＥ１，Ｅ２で示すバッファ内のデー
タ格納領域からＣＤＡＴＡを通じて加工すべきデータＦ
１，Ｆ２を得る。この後、ＣＰＵ４によりステップ４４
５，４４６が行われる。

【００１９】図５に、本ＤＭＡ制御装置におけるＣＰＵ
による転送データの加工処理を伴う第２の例であるデー
タ転送タイミングチャートを示し、動作を説明する。処
理期間ＰＥＲＩＯＤ−１とＰＥＲＩＯＤ−２までの動作
は、図７と同様である。即ち、ＣＰＵがブロックローダ
に対してデータ転送の起動をかける期間とブロックロー
ダ部１５による転送元であるＳＤＲＡＭ５００からのデ
ータリードの期間である。そして、バッファ５１１に格
納し終わると、転送データのＣＰＵによる加工処理を開
始する（処理期間ＰＥＲＩＯＤ−５）。処理期間ＰＥＲ
ＩＯＤ−５では、ブロックローダ部はＣＰＵに対して、
ホールドリクエスト信号ＢＬＨＲＥＱを出力するととも
に、信号ＢＬＩＮＴを出力する。ＣＰＵは、ホールドリ
クエスト信号ＢＬＨＲＥＱと同時に信号ＢＬＩＮＴを受
けると、ブロックローダ部がＣＰＵに対して加工処理の
必要なデータを転送しようとしていると判断する。そし
て、ＣＰＵは、ブロックローダ部内のデータが加工処理
できる状態になった時点で、ブロックローダ部内のデー
タ加工用の専用命令を実行する。この専用命令が実行さ
れると、ブロックローダ部に対してホールドアクノリッ
ジ信号ＢＬＨＡＣＫを出力する。ブロックローダ部で
は、このホールドアクノリッジ信号を受け付けると、Ｃ
ＤＡＴＡにデータＦ１，Ｆ２を出力する。そして、ＣＰ
Ｕは、このデータＦ１，Ｆ２を受け取り、加工処理を行
ってＣＰＵ内の汎用レジスタに格納する。これら本発明
のＤＭＡ制御装置によるデータ加工処理では、データ加
工処理を伴う従来のＤＭＡ転送機構に比較して、ＣＰＵ
が内部ＲＡＭから対象データをリードする図に示す処理
ＰＥＲＩＯＤ−６が不要となり、処理時間の短縮につな
がる。これは、対象処理データ量が増大すればするほ
ど、処理時間のより効果的な短縮につながる。

【００２０】図６に、本実施の形態のブロックローダ部
によるデータ転送処理のフローチャートを示す。まず、
システムＬＳＩ全体の制御を行っているＣＰＵ４がデー
タ転送処理を行うようにブロックローダ部１５に起動を
かける（ステップ４５０）。この起動処理ステップで
は、コアデータパス部５が出力したアドレスとデータ
が、双方向バッファ部８内の３ステートバッファ５３０
ａ，５３０ｃを介してアドレスバス２６とデータバス２
７に出力される。そして、このアドレスに対するブロッ
クローダ部１５の制御部５１０内の各種レジスタに所望
のデータが格納される。設定されるレジスタは、データ
転送がＳＤＲＡＭから内部データＲＡＭ（リード処理）
か、内部データＲＡＭからＳＤＲＡＭ（ライト処理）
か、途中でＣＰＵによる加工処理が必要かどうか等の処
理モードを規定するモード・レジスタ５２０や、データ
転送元のアドレスやデータ転送先のアドレス、そして、
データ転送サイズ等を保持するレジスタ５２１，５２
２，５２３である。

【００２１】そして、これらのレジスタが設定されれ
ば、この設定に基づいてブロックローダ部１５がデータ
転送の処理を開始する（ステップ４５１）。ブロックロ
ーダ部によるデータ転送処理は、リード処理かライト処
理かにより分かれる（分岐ステップ４５２）。リード処
理の場合、ブロックローダ部１５がＤＲＡＭＩ／Ｆ部
１６に対してアドレスバス２８に転送元のアドレスを出
力する等の処理を行い起動をかける（ステップ４５
３）。この要求に対してＤＲＡＭＩ／Ｆ部１６は、信
号線群５１を介して所定の通信規約でＳＤＲＡＭに対し
てデータリード処理を行い、リードしてきたデータをブ
ロックローダ部に転送する。ブロックローダ部１５で
は、転送されてきたデータを３ステートバッファ５３２
ａを介してバッファ５１１に格納する（ステップ４５
４）。次に、転送データの処理は、ＣＰＵによるデータ
加工処理が必要であるかどうかにより処理が分かれる
（分岐ステップ４５５）。ＣＰＵによるデータ加工処理
が必要である場合、ブロックローダ部１５がＣＰＵに対
してデータ完了信号を信号線５０１で返す（ステップ４
５６）。ＣＰＵがこのデータ完了信号を受け付けると、
ＣＰＵは、ブロックローダ部との間でデータの受け渡し
を行い、転送データに対して加工処理を加えてコアデー
タパス部内の汎用レジスタに格納する（ステップ４５
７）。

【００２２】このリード転送処理の途中でＣＰＵによる
転送データの加工処理を行うデータ転送処理（ステップ
４５６，４５７）が、本発明のＤＭＡ制御装置による動
作である。これに対して、ＣＰＵによるデータ加工処理
が不要である場合を述べる。この場合は、ブロックロー
ダ部１５は、ＣＰＵ４からアドレスバス２１及びデータ
バス２２のバス権を得る（ステップ４５８）。そして、
バッファ５１１に格納していた転送データを転送先であ
る内部データＲＡＭに格納する（ステップ４５９）。即
ち、ブロックローダ部１５は、アドレスバス２６と双方
向バッファ部内の３ステートバッファ５３０ｂとアドレ
スバス２１を介して転送先アドレスを内部データＲＡＭ
３に出力し、セレクタ５３１ｃと３ステートバッファ５
３１ｂとデータバス２７と３ステートバッファ５３０ｄ
とデータバス２２を介して転送データを内部データＲＡ
Ｍ３に出力する。これは即ち、図３において、ステップ
４４２の次にＣＰＵの加工なしにステップ４４６を行う
ことに相当する。

【００２３】ライト処理の場合、まず、ブロックローダ
部１５が転送元である内部データＲＡＭ３にアクセスす
るために、ＣＰＵからアドレスバス２１とデータバス２
２のバス権を得る（ステップ４７０）。そして、ブロッ
クローダ部１５は、アドレスバス２６と双方向バッファ
８内の３ステートバッファ５３０ｂとアドレスバス２１
を介して転送元アドレスを内部データＲＡＭ３に出力
し、そのアドレスに対する転送データをデータバス２２
と双方向バッファ部８内の３ステートバッファ５３０ｃ
とデータバス２７と３ステートバッファ５３１ａを介し
て、バッファ５１１内に格納する（ステップ４７１）。
そして、ブロックローダ部１５は、バッファ５１１に転
送データを全て格納すると、転送先にアクセスするため
にＤＲＡＭＩ／Ｆ部１６を起動する（ステップ４７
２）。そして、ブロックローダ部１５は、ＤＲＡＭＩ
／Ｆ部に対してアドレスバス２８を介してアドレスを、
セレクタ５３２ｃと３ステートバッファ５３２ｂとデー
タバス２９を介してデータを出力することにより、デー
タ転送先であるＳＤＲＡＭ５００にデータを格納する
（ステップ４７３）。

【００２４】図７に、本実施の形態のＤＭＡ制御装置に
よるＣＰＵによる転送データの加工処理を伴わない場合
のデータ転送タイミングチャートを示す。ＳＤＲＡＭか
ら内部データＲＡＭへのリード転送処理について述べ
る。処理期間ＰＥＲＩＯＤ−１は、ＣＰＵがブロックロ
ーダ部１５に対してデータ転送の起動をかける期間であ
る。ＣＰＵは、制御レジスタライトリクエスト（ＣＲＧ
ＲＥＱ＝１，ＣＲＧＷＲＴ＝１）を出力し、ＣＡＤＤＲ
に出力したアドレスＡ１，Ａ２に対応するブロックロー
ダ部の制御部内の制御レジスタに、ＣＤＡＴＡに出力し
た所定のデータＢ１，Ｂ２を設定する。このときに設定
する主な制御レジスタとしては、転送元アドレスレジス
タ、転送先アドレスレジスタ、転送サイズレジスタ、転
送モード・レジスタである。ブロックローダ部は、ＣＰ
Ｕからの起動処理が完了すると、転送モード・レジスタ
をチェックし、起動された転送処理がＣＰＵの加工を伴
わないＳＤＲＡＭ５００から内部データＲＡＭ３へのデ
ータ転送処理であることを知る。そして、ブロックロー
ダ部１５は、処理期間ＰＥＲＩＯＤ−２で転送元である
ＳＤＲＡＭからのデータリードを行い、処理期間ＰＥＲ
ＩＯＤ−３で転送先である内部データＲＡＭへのデータ
の格納を行う。ＰＥＲＩＯＤ−３で行われる処理は、図
６のステップ４５９と図３のステップ４４２に相当す
る。

【００２５】処理期間ＰＥＲＩＯＤ−２では、ブロック
ローダがＤＲＡＭＩ／Ｆ部１６に対してデータのリー
ドリクエストを出力する（ＤＲＡＭＲＥＱ＝１，ＤＲＡ
ＭＷＲＴ＝０）。そして、ＤＡＤＤＲには、転送元であ
るＳＤＲＡＭのアドレスＣ１を出力する。この起動処理
に対してＤＲＡＭＩ／Ｆ部は、ＳＤＲＡＭ５００に所
定の通信規約でアクセスし、転送元のデータを得て、Ｄ
ＤＡＴＡを通じてブロックローダ部に転送元データＤ
１，Ｄ２，Ｄ３，Ｄ４をリードする。即ち、図３のステ
ップ４４１であり、図６のステップ４５４である。ブロ
ックローダ部１５は、ＤＲＡＭＩ／Ｆ部１６から転送
元データを得ると、一旦バッファ５１１に格納する。

【００２６】そして、この小容量記憶領域であるバッフ
ァ５１１に格納し終わると、内部データＲＡＭ３に格納
する処理を開始する（処理期間ＰＥＲＩＯＤ−３）。処
理期間ＰＥＲＩＯＤ−３では、ブロックローダ部は、Ｃ
ＰＵに対してライトのホールドリクエストを出力する
（ＢＬＨＲＥＱ＝１，ＢＬＷＲＴ＝１）。これに対して
ＣＰＵは、アクノリッジ信号をブロックローダ部に対し
て返す。このホールドリクエスト信号とホールドアクノ
リッジ信号がオーバーラップしている期間がブロックロ
ーダ部がＣＰＵ周りのバスのバス権を獲得している期間
であり、自由に内部データＲＡＭにアクセス可能であ
る。即ち、ブロックローダ部は、アドレス有効信号ＢＬ
ＡＤＥＮを出力すると同時に、ＣＡＤＤＲに転送先であ
る内部データＲＡＭのアドレスＥ１，Ｅ２を出力し、内
部データＲＡＭライト信号ＤＭＷＲＴによりＣＤＡＴＡ
のデータＦ１，Ｆ２を内部データＲＡＭに格納する。そ
して、この転送処理が完了すると、ホールドリクエスト
信号をネゲートし、処理が完了したことをＣＰＵに対し
て知らせる。それに対してＣＰＵも、アクノリッジ信号
をネゲートする。この処理期間ＰＥＲＩＯＤ−２，ＰＥ
ＲＩＯＤ−３を含む期間に行われる一連のデータ転送処
理は、ＣＰＵを介することなく、データ転送を行うため
にダイレクト・メモリ・アクセス（ＤＭＡ）と呼ばれて
いる。このＤＭＡ期間には、ＣＰＵは別の処理を行うこ
とができるために、システム全体の処理を効率よく行う
ことが可能となる。これはまた、第１の従来例の装置
で、ＣＰＵが演算を行わない場合に相当し、ＤＭＡ制御
装置が演算を行わない場合には、従来と動作は同じであ
る。

【００２７】以下、本発明のＤＭＡ制御装置を採用した
システムＬＳＩ１を用いた画像復号器の動作を説明す
る。図１がハードウェア構成図であり、図８が図１の構
成による動作フローチャートである。図１において、Ｃ
ＰＵ４は、内部命令ＲＡＭ２及びシステムバスＩ／Ｆ部
１０に命令アドレスをアドレスバス２０経由で出力す
る。そのアドレスがシステムバスＩ／Ｆ部１０に対する
ものであるならば、システムバスＩ／Ｆ部は、バス５０
を通して外部メモリより命令コードをフェッチし、バス
２４を通してＣＰＵに命令コードを転送する。また、命
令アドレス２０が内部命令ＲＡＭ２に対するものである
ならば、内部命令ＲＡＭ２はバス２３を通してＣＰＵに
命令コードを転送する。ＣＰＵ４は、バス２３及びバス
２４のいずれかを選択し、命令バス２５を通して処理す
べき命令コードを得る。ＣＰＵ４内に転送されてきた命
令コードは、デコード処理を行い、デコード結果から演
算実行部を制御し、汎用レジスタから演算対象のデータ
を読み出す、そして、演算実行結果を汎用レジスタに格
納する。その演算のためのデータが汎用レジスタに存在
しない場合は、アドレスバス２１を通して、内部データ
ＲＡＭ３にアクセスし必要なデータをデータバス２２を
通して得る。或いは、周辺ブロック部へのデータアドレ
スバス２６を通して、システムバスＩ／Ｆ部１０にアク
セスし、システムバスＩ／Ｆ部１０は、必要なデータを
バス５０を通して外部メモリから得た後に、データバス
２７を通してＣＰＵ４に必要なデータを転送する。ま
た、演算結果を外部メモリに格納したい場合にも、ＣＰ
Ｕ４は、アドレスとデータをそれぞれアドレスバス２
６、データバス２７を通してシステムバスＩ／Ｆ部１０
に渡す。そして、これを受け取ったシステムバスＩ／Ｆ
部１０は、バス５０を通して目的の外部メモリのアドレ
ス領域に演算結果後のデータを格納する。

【００２８】また、周辺ブロック部９に位置するＶＬＣ
Ｄ（ハフマンコード符号復号処理）部１１、ＤＲＡＭ
Ｉ／Ｆ部１２、ビデオ出力部１３、オーディオ出力部１
４、ブロックローダ部１５、入力部１７、ＣＲＣ部１２
も、ＣＰＵがバス２６を通して出力するデータアドレス
が自ブロックに対するものであるならば、そのアドレス
に対する自ブロック内の制御レジスタからデータを読み
出したり、その制御レジスタにデータを格納したりす
る。ＣＰＵ４が周辺ブロック部内のこれらの制御レジス
タにコマンドを書き込むことで、周辺ブロック部内では
各種処理が起動される。また、各周辺ブロック部９の各
部は、ＣＰＵ４のプログラミング処理を介することな
く、直接内部データＲＡＭ３とデータ転送を行うこと、
即ち、ＤＭＡ転送が可能である。これにより、ＣＰＵ４
と周辺ブロック部９が内部データＲＡＭを介して効率よ
くデータ交換が可能となり、高性能なシステム処理が可
能となる。

【００２９】次に、動画像規格であるＭＰＥＧ２をリア
ルタイムでデコード処理するための各周辺ブロック部９
内に内蔵されている各部の処理概要について説明する。
ＣＲＣ部１２は、ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ
Ｃｈｅｃｋｓを行うブロックである。即ち、データ転
送中に発生するデータ誤りを検出するためのブロックで
ある。特に、高圧縮符号化されているオーディオデータ
は、１ビットでもデータ誤りが発生すると品質の悪い音
声が復号されてしまう。そのため、ＣＲＣ部１２でオー
ディオデータのデータ誤りを検出し、修復が可能な誤り
であれば修復し、修復不可能であれば再転送を要求す
る。入力部１７は、ＭＰＥＧ２規格で高圧縮されている
ビットストリームを受け取るための外部インターフェイ
スを備えるブロックである。

【００３０】ブロックローダ部１５は、ＤＲＡＭＩ／
Ｆ部１６が外部バスである信号線群５１を介してアクセ
スするフレームメモリと内部データＲＡＭ３間で効率よ
くビデオブロックデータの転送を制御するブロックであ
る。オーディオ出力部１４は、外付けのフレームメモリ
に格納されている復号後の音声データをＤＲＡＭＩ／
Ｆ部１６を介して読み出し外部に出力するための外部イ
ンターフェイスを備えるブロックである。ビデオ出力部
１３は、外付けのフレームメモリに格納されている復号
後のビデオデータをＤＲＡＭＩ／Ｆ部１６を介して読
み出し外部に出力するための外部インターフェイスを備
えるブロックである。ＤＲＡＭＩ／Ｆ部１６は、ブロ
ックローダ部１５とオーディオ出力部１４、そして、ビ
デオ出力部１３からのリクエストを受け付け、そのリク
エストに応じた外付けフレームメモリのアクセスを司る
ブロックである。ＶＬＣＤ部１１は、Ｖａｒｉａｂｌｅ
ＬｅｎｇｔｈＣｏｄｅＤｅｃｏｄｅ部で、高圧縮
のために必要な可変長コードであるハフマン符号の復号
処理を行ったり、ハフマン符号へ符号処理を行うブロッ
クである。システムバスＩ／Ｆ部１０は、外部メモリ等
が接続されているシステムバスのインターフェイスを司
るブロックである。

【００３１】図８のフローチャートに基づいて、動作を
説明する。可変長符号に符号化された入力データは、バ
ス５４からシリアルに入力され、入力部１７が３２ビッ
ト単位のパラレルデータに変換してＤＭＡライト転送に
より内部データＲＡＭ３に書き込む（ステップ４０
０）。次に、内部データＲＡＭ３に書き込まれたデータ
をＣＰＵ４が読み出し、可変長符号のビデオデータとオ
ーディオデータに分離し内部データＲＡＭ３に書き戻す
（ステップ４０１）。分離された可変長ビデオデータ
は、ＶＬＣＤ部１１がＤＭＡリード転送で読み出し、１
画素が８ビットの固定長データにデコードして、ブロッ
クのビデオデータとしてＤＭＡライト転送で内部データ
ＲＡＭ３に書き戻す（ステップ４０２）。固定長にデコ
ードされたブロック単位の画素データは、ＣＰＵが読み
出し逆量子化処理を行う（ステップ４０３）。逆量子化
処理では、ステップ４０３では、各画素データに２つの
画素が乗算され、インデックス値がジグザグ順のマトリ
クスのブロックがｎ行ｍ列の画素がインデックス値（８
ｎ＋ｍ）となる標準的なインデックス順のマトリクスの
ブロックに変換される。逆量子化されたブロック単位の
画素データは、ＣＰＵ内の汎用レジスタ内にそれぞれ保
持され、次の逆ＤＣＴ処理に使用される（ステップ４０
４）。逆ＤＣＴ処理ステップ４０４では、８ｘ８画素か
らなる２次元のブロックを、８点の１次元逆ＤＣＴ高速
アルゴリズムを使用して高速に変換する。

【００３２】次に、ブロックの修飾情報により、逆ＤＣ
Ｔ処理された画素データに対して予測データとの加算を
行うか、行わないかが決定される（分岐ステップ４０
５）。予測データとの加算を行う場合、ブロックローダ
部１５がＤＲＡＭＩ／Ｆ部１６を介して外部フレーム
メモリから隣接フレームの予測対象ブロックのデータが
読み出され、ＤＭＡライト転送を用いて内部データＲＡ
Ｍ３に対して予測対象ブロックのデータが書き込まれ
る。なお、ＭＰＥＧ標準の動画データでは、予測データ
との加算の必要性がブロックデータ６個毎に付く修飾情
報により示される。このため、ブロックローダ部１５に
よる予測対象ブロックデータの読み込みは、ブロックデ
ータのデコード処理開始と同時に始めることが可能で、
本実施の形態によるシステムＬＳＩでは、ブロックロー
ダ部１５による予測データの読み込み処理はＣＰＵの行
う逆量子化ステップ４０３や、逆ＤＣＴ処理ステップ４
０４と並列に行う。次に、ＣＰＵ４が内部データＲＡＭ
３から予測データを読み出し、逆ＤＣＴ処理後のデータ
と加算して内部データＲＡＭに書き戻す（ステップ４０
７）。デコード済みデータである加算結果は、ブロック
ローダ部１５がＤＲＡＭＩ／Ｆ部１２を介して外部フ
レームメモリに書き戻す（ステップ４０８）。予測デー
タとの加算を行わない場合は、ブロックローダ部１５が
逆ＤＣＴ処理済みの画素データを、そのままデコード処
理済みのデータとして外部フレームメモリに書き込む
（ステップ４０８）。外部フレームメモリに書き込まれ
たデコード済みのビデオデータは、フレーム単位にビデ
オ出力部１３がＤＲＡＭＩ／Ｆ部１６を介して読み出
し、バス５２を介して外部の画像表示装置へ出力する。

【００３３】ＣＰＵの処理４０１で分離され内部データ
ＲＡＭ３に格納されている圧縮されたオーディオデータ
は、ＣＰＵに読み出されアンパック処理がなされる（ス
テップ４１０）。このアンパック処理後のデータは、Ｃ
ＰＵ内の汎用レジスタに保持され、引き続き高速フーリ
エ変換処理がなされてデコード済みのオーディオデータ
として、内部データＲＡＭに書き戻される（ステップ４
１１）。このデコード済みのオーディオデータは、ブロ
ックローダ部１５によりＤＭＡリード転送で読み出さ
れ、ＤＲＡＭＩ／Ｆ部１６を介して外部フレームメモ
リに格納される。外部フレームメモリに書き込まれたデ
コード済みのオーディオデータは、オーディオ出力部１
４がＤＲＡＭＩ／Ｆ部１６を介して読み出し、バス５
３を介して外部の音声発生装置へ出力する。以上の図８
に示す処理のうち、太枠で囲んでいる処理ステップをＣ
ＰＵが実行し、他の処理ステップを周辺ブロック部が実
行する。周辺ブロック部での処理は全てＣＰＵが起動を
かけ、画像処理全体のシーケンス制御を行う。周辺ブロ
ック部では、このＣＰＵからの起動に応じて各種専用処
理が開始される。このような画像処理を実時間で行うシ
ステムＬＳＩでは、全体のシーケンスを管理と高速デー
タ処理を行うＣＰＵと各種専用処理を行う周辺ブロック
部が協調して動く必要があり、そのための高速通信手段
は必要不可欠のものである。

【００３４】図９に、ＣＰＵ４で実行される命令のフォ
ーマットを示す。この命令フォーマットには、１つの命
令で２つの演算を指示する２副命令のフォーマット１０
１と、１つの命令で１つの演算を指示する１演算命令の
フォーマット１０２がある。２演算命令のフォーマット
１０１には、フィールド１０３とフィールド１０４から
なるフォーマットフィールド、２つの演算フィールド１
０６，１０７及び各演算フィールドに１つずつ付属する
実行条件フィールド１０５がある。１演算命令のフォー
マットには、フィールド１０３とフィールド１０４から
なるフォーマットフィールド、フィールド１０８とフィ
ールド１０９とフィールド１１０とからなる演算フィー
ルド、及び、この演算フィールドに付属する実行条件フ
ィールド１０５がある。

【００３５】図１０に、フィールド１０３とフィールド
１０４からなるフォーマットフィールドの詳細図を示
す。ＦＭ＝００の場合、この命令は２演算命令であり、
演算フィールド１０６で指示されたｏｐｅｒａｔｉｏｎ
＿０の演算と演算フィールド１０７で指示されたｏｐｅ
ｒａｔｉｏｎ＿１の演算がデコード直後のクロックサイ
クルで並列に実行される。フォーマットフィールドの値
ＦＭ＝０１の場合、この命令は２演算命令であり、演算
フィールド１０６で指示されたｏｐｅｒａｔｉｏｎ＿０
の演算がデコード直後のクロックサイクルに実行され、
演算フィールド１０７で指示されたｏｐｅｒａｔｉｏｎ
＿１の演算がｏｐｅｒａｔｉｏｎ＿０の演算に対して１
クロックサイクル遅れて実行される。ＦＭ＝１０の場
合、この命令は２演算命令であり、演算フィールド１０
７で指示されたｏｐｅｒａｔｉｏｎ＿１の演算がデコー
ド直後のクロックサイクルに実行され、演算フィールド
１０６で指示されたｏｐｅｒａｔｉｏｎ＿０の演算がｏ
ｐｅｒａｔｉｏｎ＿１の演算に対して１クロックサイク
ル遅れて実行される。ＦＭ＝１１の場合、この命令は１
演算命令であり、１０８と１０９と１１０からなる演算
フィールドで指示された１つの演算がデコード直後のク
ロックサイクルに実行される。

【００３６】図１１に、実行条件フィールド１０５の詳
細を示す。実行条件フィールド１０５は、後述するＣＰ
Ｕ４の状態フラグＦ０及びＦ１の値に依存して演算フィ
ールド１０６，１０７でそれぞれ示されたｏｐｅｒａｔ
ｉｏｎ＿０の演算やｏｐｅｒａｔｉｏｎ＿１の演算及び
演算フィールド１０８と１０９と１１０で示された演算
が有効であるか無効であるかを定める。演算が有効であ
るとは演算結果がレジスタ、メモリ、フラグに反映さ
れ、その演算により定義された動作結果が残ることを意
味し、演算が無効であるとは演算結果がレジスタ、メモ
リ、フラグに反映されず、定められた演算の種類には関
わらず、その演算により無効演算（ＮＯＰ：ｎｏｏｐ
ｅｒａｔｉｏｎ）と同じ結果がレジスタやフラグに残る
ことを意味する。実行条件フィールド１０５の値ＣＣ＝
０００のとき、演算はフラグＦ０，Ｆ１の値に関わら
ず、常に有効である。ＣＣ＝００１のとき、演算はＦ１
の値には関わらずＦ０＝真のときのみ有効である。ＣＣ
＝０１０のとき、演算はＦ１の値には関わらず、Ｆ０＝
偽のときのみ有効である。ＣＣ＝０１１のとき、演算は
Ｆ０の値には関わらず、Ｆ１＝真のときのみ有効であ
る。ＣＣ＝１００のとき、演算はＦ０の値には関わら
ず、Ｆ１＝偽のときのみ有効である。ＣＣ＝１０１のと
き、演算はＦ０＝真、かつ、Ｆ１＝真のときのみ有効で
ある。ＣＣ＝１１０のとき、演算はＦ０＝真、かつ、Ｆ
１＝偽のときのみ有効である。ＣＣ＝１１１のときの動
作は未定義であり、この値が命令で用いられることはな
い。

【００３７】図１２は、２８ビット長で表現される短型
の演算フィールド１０６，１０７と５４ビット長で表現
される長型の演算フィールド（１０８，１０９，１１０
で構成）の詳細を示す。短型の演算フィールドには、７
つのフォーマット１１１，１１２，１１３，１１４，１
１５，１１６，１１７があり、長型の演算フィールドに
は１つのフォーマット１１８がある。フォーマット１１
１は、演算内容を指定するフィールド１２０、レジスタ
の番号を指定する２つのフィールド１２１，１２２、レ
ジスタ番号または６ビット長の即値を指定するフィール
ド１２３、フィールド１２３がレジスタ番号を示すか即
値を示すかを指定するフィールド１２４から構成され
る。このフォーマットは、レジスタ間接アドレッシング
のメモリアクセス演算に使用される。

【００３８】フォーマット１１２は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１，１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２５から構成される。このフォーマットは、
算術演算、論理演算、シフト演算、ビット演算に使用さ
れる。フォーマット１１３は、演算内容を指定するフィ
ールド１２０、レジスタの番号を指定するフィールド１
２６から構成される。このフォーマットは、レジスタ指
定によるジャンプ、分岐命令に使用される。フォーマッ
ト１１４は、演算内容を指定するフィールド１２０、１
８ビット長のディスプレイスメントのフィールド１２７
から構成される。このフォーマットは、ジャンプ、分岐
命令に使用される。フォーマット１１５は、演算内容を
指定するフィールド１２０、レジスタの番号を指定する
フィールド１２１、レジスタ番号または１２ビット長の
即値を指定するフィールド１２８、フィールド１２８が
レジスタ番号を示すか即値を示すかを指定するフィール
ド１２９、フィールド１２１がゼロ判定による条件ジャ
ンプ及び条件分岐を行うか否かを指定するフィールド１
３０から構成される。このフォーマットは条件ジャン
プ、条件分岐命令に使用される。

【００３９】フォーマット１１６は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９から構成される。このフォーマットは、条件ジャン
プ、条件分岐命令、リピート命令に使用される。フォー
マット１１７は、演算内容を指定するフィールド１２
０、レジスタ番号または１２ビット長の即値を指定する
フィールド１２８、フィールド１２８がレジスタ番号を
示すか即値を示すかを指定するフィールド１２９、ディ
レイド命令のディレイ値を指定するフィールド１３１か
ら構成される。このフォーマットは、ディレイドジャン
プ、ディレイド分岐命令に使用される。

【００４０】フォーマット１１８は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１，１２２、３２ビット長の即値を指定
するフィールド１３２から構成される。このフォーマッ
トの演算には複雑な算術演算、大きな即値を用いる算術
演算、大きなディスプレイスメント付きレジスタ間接ア
ドレッシングのメモリアクセス演算や大きな分岐変位の
分岐演算、絶対番地へのジャンプ演算などがある。フォ
ーマット１１９は、演算内容を指定するフィールド１２
０、レジスタの番号を指定する２つのフィールド１２
１，１２２、３２ビット長の即値を指定するフィールド
１３２、フィールド１３２がゼロ判定による条件ジャン
プ及び条件分岐を行うか否かを指定するフィールド１３
３から構成される。このフォーマットは、大きな分岐変
位を持つ条件ジャンプ、条件分岐命令に使用される。

【００４１】図１３は、ＣＰＵ４に内蔵される各種レジ
スタ構成を示す図である。ＣＰＵ４には、６４本の３２
ビット長の汎用レジスタ５、１８本の制御レジスタ１５
０及び２本のアキュムレータ１８がある。汎用レジスタ
（Ｒ０）１４０は、読み出した場合、常に０で、書き込
みは無視される。汎用レジスタ（Ｒ６３）はスタックポ
インタであり、プロセッサ状態語１０のＳＭフィールド
の値に依存して、ユーザスタックポインタ（ＳＰＵ）１
４１または割り込みスタックポインタ（ＳＰＩ）１４２
が動作する。制御レジスタ１５０には、プログラムカウ
ンタ１５１、プロセッサ状態語１０や各種の専用レジス
タが含まれる。フォーマット１１２の演算では、６４本
の汎用レジスタ５のそれぞれを上位１６ビットと下位１
６ビットに分けて別々にアクセスできる。また、２本の
アキュムレータ１８は、それぞれ上位３２ビットと下位
３２ビットを別々にアクセスできる。

【００４２】図１４に、プロセッサ状態語１０の詳細を
示す。プロセッサ状態語１０の上位１６ビット１７０に
は、スタックポインタを切り替えるＳＭフィールド１７
１、ソフトウェアデバッガトラップ（ＳＤＢＴ）の検出
を示すＥＡフィールド１７２、ＳＤＢＴの許可を指定す
るＤＢフィールド１７３、デバック割り込み許可を指定
するＤＳフィールド１７４、割り込み許可を指定するＩ
Ｅフィールド１７５、リピート動作の許可を指定するＲ
Ｐフィールド１７６、モジュロアドレシングの許可を指
定するＭＤフィールド１７７がある。下位１６ビット
は、フラグフィールド１８０である。フラグフィールド
１８０には８個のフラグがあり、その中のＦ０フラグ１
８１とＦ１フラグ１８２は演算の有効無効を制御する。
各フラグの値は比較演算や算術演算の結果に依存して変
化するほか、フラグ初期化演算で初期化したり、フラグ
値書き込み演算で任意の値をフラグフィールド１８０に
書き込むことで変化する。また、フラグ値読み出し演算
でフラグフィールド１８０の値を読み出すこともでき
る。

【００４３】以下に、マイクロプロセッサ１の命令一覧
を示す。 A.MCU function instructions A-1.Load/Store instructions LDB:Load one byte to a register with sign extensio
n LDBU:Load one byte to a register with zero extensi
on LDH:Load one half-word to a register with sign ext
ension LDHH:Load one half-word to a register high with si
gn extension LDHU:Load one half-word to a register with zero ex
tension LDW:Load one word to a register LD2W:Load two words to registers LD4BH:Load four bytes to four half-word in two reg
isters with signextension LD4BHU:Load four bytes to four half-word in two re
gisters with zero extension LD2H:Load two half-word to two word in two registe
rs with sign extension STB:Store one byte from a register STH:Store one half-word from a register STHH:Store one half-word from a register high STW:Store one word from a register ST2W:Store two words from registers ST4HB:Store four bytes from four half-word from tw
o registers ST2H:Store two half-word from two registers MODDEC:Decrement a register value by a 5-bit immed
iate value MODINC:Increment a register value by a 5-bit immed
iate value

【００４４】A-2.Transfer instructions MVFSYS:Move a control register to a general purpos
e register MVTSYS:Move a general purpose register to a contro
l register MVFACC:Move a word from an accumulator MVTACC:Move two general purpose registers to an ac
cumulator

【００４５】A-3.Compare instructions CMPcc:Compare cc=EQ,NE,GT,GE,LT,LE,PS(both positive),NG(both neg
ative) CMPUcc:Compare unsigned cc=GT,GE,LT,LE

【００４６】A-4.Maximum/Minimum instructions reserved

【００４７】A-5.Arithmetic operation instructions ABS:Absolute ADD:Add ADDC:Add with carry ADDHppp:Add half-word ppp=LLL,LLH,LHL,LHH,HLL,HLH,HHL,HHH ADDS:Add register Rb with the sign of the third op
erand ADDS2H:Add sign to two half-word ADD2H:Add two pairs of half-words AVG:Average with rounding towards positive infinit
y AVG2H:Average two pairs of half-words rounding tow
ards positive infinity JOINpp:Join two half-words pp=LL,LH,HL,HH SUB:Subtract SUBB:Subtract with borrow SUBHppp:Subtract half-word ppp=LLL,LLH,LHL,LHH,HLL,HLH,HHL,HHH SUB2H:Subtract two pairs of half-words

【００４８】A-6.Logical operation instructions AND:logical AND OR:logical OR NOT:logical NOT XOR:logical exclusive OR ANDFG:logical AND flags ORFG:logical OR flags NOTFG:logical NOT a flag XORFG:logical exclusive OR flags

【００４９】A-7.Shift operation instructions SRA:Shift right arithmetic SRAHp:Shift right arithmetic a half-word p=L(0),H(1) SRA2H:Shift right arithmetic two half-words SRC:shift right concatenated registers SRL:Shift right logical SRLHp:Shift right logical a half-word p=L(0),H(1) SRL2H:Shift right logical two half-words ROT:Rotate right ROT2H:Rotate right two half-words

【００５０】A-8.Bit operation instructions BCLR:Clear a bit BNOT:Invert a bit BSET:Set a bit BTST:Test a bit

【００５１】A-9.Branch instructions BRA:Branch BRATZR:Branch if zero BRATNZ:Branch if not zero BSR:Branch to subroutine BSRTZR:Branch to subroutine if zero BSRTNZ:Branch to subroutine if not zero DBRA:Delayed Branch DBRAI:Delayed Branch immediate DBSR:Delayed Branch to subroutine DBSRI:Delayed Branch immediate to subroutine DJMP:Delayed Jump DJMPI:Delayed Jump immediate DJSR:Delayed Jump to subroutine DJSRI:Delayed Jump immediate to subroutine JMP:Jump JMPTZR:Jump if zero JMPTNZ:Jump if not zero JSR:Jump to subroutinee JSRTZR:Jump to subroutine if zero JSRTNZ:Jump to subroutine if not zero NOP:No operation

【００５２】A-10.OS-related instructions TRAP:Trap REIT:Return from exception, interrupts, and traps

【００５３】B.DSP function instructions B-1.Arithmetic operation instructions MUL:Multiply MULX:Multiply with extended precision MULXS:Multiply and shift to the right by one with
extended precision MULX2H:Multiply two pairs of half-words with exten
ded precision MULHXpp:Multiply two half-words with extended prec
ision pp=LL,LH,HL,HH MUL2H:Multiply two pairs of half-words MACa:Multiply and add a=0,1 MACSa:Multiply,shift to the right by one,and add a=0,1 MSUBa:Multiply and subtract a=0,1 MSUBSa:Multiply,shift to the right by one,and subt
ract a=0,1 SAT:Saturate SATHH:Saturate word operand into high half-word SATHL:Saturate word operand into low half-word SATZ:Saturate into positive number SATZ2H:Saturate two half-words into positive numbe
r SAT2H:Saturate two half-word operands

【００５４】B-2.Repeat instructions REPEAT:Repeat a block of instructions REPEAT:Repeat a block of instructions with immedia
te

【００５５】図１５は、１つの命令実行でなされる各処
理を４段のパイプラインステージに割当てたものであ
る。本システムＬＳＩのＣＰＵでは命令を実行するのに
通常ＩＦ，Ｄ／Ａ，Ｅ／Ｍ，Ｗの４段のパイプラインス
テージで実行する。次々に発行される命令の各パイプラ
インステージは、オーバーラップして実行できるため、
パイプライン手法は、近年の高性能マイクロプロセッサ
では必ず取りいれられている技術である。各パイプライ
ンステージは、クロックのＨｉｇｈの期間（前半）とＬ
ｏｗの期間（後半）に同期したレジスタで構成されてお
り、各種処理は、これらレジスタ間で実行される。その
ため、各パイプラインステージの処理は前半、後半に分
けて考えることができる。まず、ＩＦステージで命令フ
ェッチが実行され、Ｄ／Ａステージでその命令のデコー
ドが実行される。そして、同じくＤ／Ａステージの前半
から汎用レジスタの読み出しが開始されて、後半でデー
タアクセスのためのオペランドアドレス計算がなされ
る。Ｅ／Ｍステージでは、演算及びデータメモリアクセ
スが実行される。そして、Ｗステージの後半で演算結果
の汎用レジスタへの書き込みが実行される。これが１命
令を実行する際のパイプライン的な処理の概要である。
図１３で示した制御レジスタＣＲ０〜ＣＲ１７へのリー
ド／ライト処理は、Ｅステージの後半で行われる。

【００５６】図１６〜図１９に、図１に示したＣＰＵ４
の詳細なブロック構成を示す。これらの図には、図１で
説明したコアデータパス部５とコア制御部６内の詳細な
ブロック構成が示されている。コア制御部６には、本発
明の周辺制御部７が内蔵されている。データパス部５
は、図１５で説明した４段のパイプラインステージに基
づいて命令の実行を行うブロックである。汎用レジスタ
１０５を境にして、左側がメモリアクセス制御やプログ
ラム制御を司るメモリアクセスユニットであり、右側が
全ての乗算命令も含む全ての整数演算を行う整数演算ユ
ニットである。これらメモリアクセスユニットと整数演
算ユニットでは、図９で説明した命令コードに含まれる
２個の副命令が並行して実行される。メモリアクセスユ
ニット１０３には、ＡＬＵ１１５（ＭＡＬＵ）、シフタ
１１６（ＭＳＦＴ）がある。また、その他メモリアクセ
ス制御、プログラム制御等を行うための各種演算器やレ
ジスタ等が含まれている。１２９（ｉ１ｒｉａｌ）は、
命令フェッチ処理の際に、命令ＲＡＭへアドレスバス２
０を介して命令アドレスを出力する命令アドレスレジス
タである。

【００５７】ＩＦステージで命令フェッチが完了する
と、アドレスインクリメンタ１３７（ＩＩＮＣ）で８バ
イトアドレス分インクリメントし、レジスタ（ｉ２ｒｉ
ａｌ）を介して命令アドレスレジスタ１２９（ｉ１ｒｉ
ａｌ）を更新する。１３０はメモリへのストア処理を行
う際に、ストアデータの整地を行うための制御部（ＯＰ
５）である。１３３，２００はメモリからのロードデー
タの符合拡張を行うための制御部（ＯＰ４）である。１
３１はメモリ領域を循環バッファとして利用するモジュ
ロアドレッシングで使用するロードと、ストア命令実行
時のポストインクリメント／デクリメント処理を行うた
めのインクリメンタ（ＭＩＮＣ）である。１３２はロー
ド／ストア処理のデータアドレスの計算や分岐命令の飛
び先アドレスの計算を行うための加算器（ＭＡＤＤ）で
ある。また、ＣＲ０〜ＣＲ１７は、図１３で説明した制
御レジスタ（制御レジスタの一部は、コア制御部６に内
蔵されている）である。１３４はプログラムカウンタＣ
Ｒ０をインクリメントするためのインクリメンタ（ＰＩ
ＮＣ）である。１３５はリピート命令やディレイド分岐
命令を実行する際に、リピートカウントレジスタＣＲ６
の値や、リピートエンドアドレスレジスタＣＲ８の値を
計算するための加算器（ＲＡＤＤ）である。１３６はリ
ピートカウントレジスタの値をデクリメントするための
デクリメンタ（ＤＥＣ）である。

【００５８】１４０は命令ブレークアドレスレジスタＣ
Ｒ１１の値とプログラムカウンタＣＲ０の値を比較し、
同じ値であれば一致信号を出力する３２ビット比較器
（ＩＣＭＰ）である。１４１はリピートカウントレジス
タＣＲ６の値が０以上であれば有効となる信号を出力す
る３２ビット比較器（ＲＣＭＰ）である。１４２はリピ
ートエンドアドレスレジスタＣＲ８の値と命令アドレス
レジスタ１２９の値を比較し、同じ値であれば一致信号
を出力する３２ビットの比較（ＲＣＭＰ）である。１４
３はモジュロエンドアドレスレジスタＣＲ１０の値とイ
ンクリメンタ１３１の値が同じであれば一致信号を出力
する３２ビット比較器（ＭＣＭＰ）である。１４４はモ
ジュロアドレッシング次にインクリメント／デクリメン
トされたアドレスを保持しているレジスタｅ１ｒｍｉｎ
ｃの値が０であれば有効となる信号を出力する３２ビッ
ト比較器（ＲＡＣＭＰ）である。３１５はＤ１Ｓ６ＢＵ
Ｓバスの値が０であれば有効となる信号を出力するため
の３２ビット比較器である。

【００５９】また、整数演算ユニットには、乗算命令の
実行を行う乗算部、ＡＬＵ２２（ＩＡＬＵ）、シフタ１
９（ＩＳＦＴ）、そして、飽和演算を行うための演算部
２２１（ＩＳＡＴ）がある。また、Ａ０，Ａ１は、図１
２で説明した積和演算等を行う際の累積加算等を行なう
ための２本のアキュムレータである。また、Ｄ１Ｓ１Ｂ
ＵＳ，Ｄ１Ｓ２ＢＵＳ，Ｄ１Ｓ３ＢＵＳ，Ｄ１Ｓ４ＢＵ
Ｓ，Ｄ１Ｓ５ＢＵＳ，Ｄ１Ｓ６ＢＵＳは、汎用レジスタ
１０５からのリードバスであり、Ｄ１Ｓ１ＢＵＳのＤ１
とは、Ｄステージの前半にバスがドライブされることを
示している。これら先頭にＤ１の付いているバスをＤ１
同期バス群と呼ぶ。また、Ｗ１Ｗ１ＢＵＳ，Ｗ１Ｗ２Ｂ
ＵＳ，Ｗ１Ｗ３ＥＢＵＳ，Ｗ１Ｗ３ＯＢＵＳは、汎用レ
ジスタ１０５へのライトバスであり、Ｗ１Ｗ１ＢＵＳの
Ｗ１とは、Ｗステージの前半にバスがドライブされるこ
とを示している。これら先頭にＷ１の付いているバス
は、同様にＷ１同期バス群である。

【００６０】また、Ｄ２Ｓ１ＢＵＳ，Ｄ２Ｓ２ＢＵＳ，
Ｄ２Ｓ３ＢＵＳ，Ｄ２Ｓ４ＢＵＳ，Ｄ２Ｓ５ＭＢＵＳ，
Ｄ２Ｓ５ＩＢＵＳ，Ｄ２Ｓ６ＢＵＳは、Ｄ１同期バス群
のデータを、クロックのＬｏｗの期間に同期したレジス
タに取り込んだ値を出力しているバスであり、Ｄステー
ジの後半にバスがドライブされる。また、Ｅ２Ｄ１ＢＵ
Ｓ，Ｅ２Ｄ３ＢＵＳ，Ｅ２Ｄ４ＢＵＳは、制御レジスタ
の値や演算器の値を保持するレジスタの値をＥステージ
の後半に出力するバスである。これらステージとその前
半、後半の異なるバス間におけるデータのやり取りは、
タイミングを調整するためのレジスタを介して行われ
る。また、１４１ｂはコア制御部６で命令コードより切
り出された即値データである。また、４３はコア制御部
内ののＰＳＷレジスタＣＲ１の値をＥ２Ｄ１ＢＵＳに読
み出すための経路である。１６１はＥ１ＣＲＢＵＳの値
をコア制御部内の制御レジスタに書き込むための経路で
ある。これらコア制御部６内の制御レジスタもコアデー
タパス部内にある制御レジスタと同様に、制御レジスタ
アクセス専用命令ＭＶＦＳＹＳ，ＭＶＴＳＹＳ命令を用
いてウェイトなしでリード／ライト処理可能である。

【００６１】コア制御部６は、命令バス２５から出力さ
れる命令コードをデコード処理し、コアデータパス部５
の制御を行うための各種制御信号を生成する。命令バス
２５から入力された命令コードは、即値生成や汎用レジ
スタのリード／ライトの制御信号を生成するプリデコー
ド部に転送される。これと同時に命令レジスタに取り込
まれ、メモリアクセスユニットと整数演算ユニット用の
それぞれのＤステージのデコーダ部１０２に出力され
る。図９で説明したように、命令コードのＦＭビットが
０１か１０であった場合、命令コードに含まれる２個の
副命令がそれぞれシリアルに実行される。この制御を行
うために、シリアル実行用の命令レジスタを備えてお
り、シリアル実行時には、２番目に実行される副命令を
一度レジスタに保持し、フィードバック制御を行う。ま
た、連続処理命令間で発生するデータ干渉をパイプライ
ンのウェイト処理で回避するパイプライン・インターロ
ック処理のための命令レジスタも備えており、この処理
実行時にも命令コードをフィードバック制御する。

【００６２】コア制御部には、命令デコード部ばかりで
なく、図１でも説明したように、周辺制御部７を内蔵し
ている。周辺制御部には、周辺状態レジスタＣＲ１６と
割り込み有効レジスタＣＲ１７が内蔵されている。周辺
状態レジスタには、周辺ブロック部から状態ビット信号
が入力される。これら周辺状態レジスタと割り込み有効
レジスタは、他の制御レジスタと同様に、コアデータパ
ス部のＥ１ＣＲＢＵＳの値をバス４７を介して書き込み
可能であり、これら制御レジスタの１つをセレクトして
コアデータパス部内のＥ２Ｄ１ＢＵＳに読み出し可能で
ある。これら制御レジスタへのアクセスは、制御レジス
タアクセス専用命令ＭＶＦＳＹＳ，ＭＶＴＳＹＳを用い
てウェイトなしで可能である。

【００６３】

【発明の効果】以上のようにこの発明によれば、ＤＭＡ
制御部に所定の演算が必要なデータの到着をシステムの
ＣＰＵに知らせるモード・レジスタを設けたので、内部
メモリにデータが到着する前にＣＰＵが直接これらのデ
ータをリードして演算処理をすることを可能にするの
で、ＤＭＡ制御部自体には専用のＣＰＵがなくても早期
に所定の演算が行える可能性を与える効果がある。また
更に、システムのＣＰＵは、この通知を受けると、直ち
に所定演算をするようにしたので、演算を短時間で行え
る効果がある。

【図面の簡単な説明】

【図１】本発明のデータ転送装置を用いた画像復号シ
ステムＬＳＩの構成ブロック図である。

【図２】本発明の実施の形態１におけるデータ転送装
置を備えるＣＰＵ及びブロックローダ（ＤＭＡ制御）部
の詳細ブロック図である。

【図３】従来のＤＭＡ処理と対比した実施の形態１の
ＣＰＵ及びブロックローダ部の基本動作フローチャート
図である。

【図４】実施の形態１におけるデータ転送装置を備え
たＣＰＵ及びブロックローダ部の動作タイミング図であ
る。

【図５】実施の形態１におけるデータ転送装置を備え
たＣＰＵ及びブロックローダ部の他の動作タイミング図
である。

【図６】実施の形態１におけるデータ転送装置を備え
たＣＰＵ及びブロックローダ部のデータ転送の動作フロ
ーチャート図である。

【図７】実施の形態１におけるデータ転送装置を備え
たＣＰＵ及びブロックローダ部の演算処理を伴わない動
作タイミング図である。

【図８】実施の形態１における画像復号器の全体動作
フローチャート図である。

【図９】実施の形態１におけるＣＰＵの命令フォーマ
ットを示す図である。

【図１０】実施の形態１におけるＣＰＵの命令フォー
マットを示す図である。

【図１１】実施の形態１におけるＣＰＵの命令フォー
マットを示す図である。

【図１２】実施の形態１におけるＣＰＵの命令フォー
マットを示す図である。

【図１３】実施の形態１におけるＣＰＵのレジスタの
構成図である。

【図１４】実施の形態１におけるＣＰＵのレジスタの
構成図である。

【図１５】実施の形態１におけるＣＰＵのパイプライ
ン動作を示す図である。

【図１６】実施の形態１におけるＣＰＵの詳細な構成
図である。

【図１７】実施の形態１におけるＣＰＵの詳細な構成
図である。

【図１８】実施の形態１におけるＣＰＵの詳細な構成
図である。

【図１９】実施の形態１におけるＣＰＵの詳細な構成
図である。

【図２０】第１の従来である内部に専用演算部を持た
ないＤＭＡ制御部と周辺部の構成ブロック図である。

【図２１】第２の従来である内部に専用演算部を持つ
ＤＭＡ制御部と周辺部の構成ブロック図である。

【符号の説明】

１システムＬＳＩ、３内部データＲＡＭ、４ＣＰ
Ｕ、１５ブロックローダ（ＤＭＡ制御）部、１６Ｄ
ＲＡＭＩ／Ｆ部、５１０ブロックローダ制御部、５
１１ブロックローダ部バッファ、５２０モード・レ
ジスタ、４４１ＤＭＡ転送処理１（外部メモリから転送
データをＤＭＡ制御部のバッファにリード）、４４４
（モード・レジスタからのトリガによる）ＣＰＵが行う
ＤＭＡ制御部からの直接の転送データリード処理。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと内部データＲＡＭとＤＭＡ制御
部とを備えたシステムにおいて、上記ＤＭＡは、演算加工が必要なデータのダイレクト・
メモリ・アクセス指令を受けると、上記対応データがＤ
ＭＡバッファに転送されてくると上記ＣＰＵにデータ到
着を知らせるモード・レジスタを設けたことを特徴とす
るデータ転送装置。
【請求項２】ＣＰＵと内部データＲＡＭとＤＭＡ制御
部とを備えたシステムにおいて、上記ＤＭＡには、演算加工が必要なデータのダイレクト
・メモリ・アクセス指令を受けて該データのＤＭＡバッ
ファへの到着を知らせるモード・レジスタを設けて、上記ＣＰＵは、上記モード・レジスタからの到着通知を
受けると、上記ＤＭＡバッファから上記対応するデータ
を直接リードして所定の演算加工をして上記内部データ
ＲＡＭに格納するようにしたことを特徴とするデータ転
送装置。