JP2000150660A - レイアウト設計方法および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】配線リソースが有効に活用され、レイアウトサ
イズが小さく、全体的な配線遅延が適正化され、スキュ
ーが揃う、等により全体的として適正な設計がなされる
レイアウト設計方法および、その方法で用いる半導体集
積回路の提供。 【解決手段】遅延時間の小さい配線層において遅延時間
を評価するための概略配線を行う概略配線過程と、前記
遅延時間の小さい配線層において遅延時間に余裕のある
信号線を抽出する遅延余裕信号線抽出過程と、遅延時間
の大きい配線層において前記遅延時間に余裕のある信号
線の詳細配線を行う大遅延層配線過程と、前記遅延時間
の小さい配線層において残りの信号線の詳細配線を行う
小遅延配線過程とを有するレイアウト設計方法。およ
び、その方法で用いられる、遅延時間の設計において複
数のグループに区分され、各々のグループに属する配線
層の遅延時間の値は各々に規定された範囲の値であるよ
うにした半導体集積回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ支援下
で半導体集積回路を設計する技術分野に属する。特に、
レイアウト設計において配線層の遅延時間を考慮に入れ
て適正化する技術に関する。

【０００２】

【従来の技術】半導体集積回路のレイアウト設計におい
ては、シリコン平面上にＬＳＩチップとして実現する素
子の配置と素子間の接続が行われる（物理設計）。この
素子の配置と素子間の接続は、論理設計に用いた回路接
続データに基づいて行われる。このときライブラリデー
タが参照される。ライブラリにはブラックボックスとし
て扱うことができる論理ブロックの論理機能、回路構
成、電気的な特性、遅延データ等が含まれている。ライ
ブラリを利用することで効率的な設計と、設計内容の評
価を行うことができる。素子の配置と素子間の接続が行
われると、レイアウト結果データが得られる。

【０００３】レイアウト設計を評価するため、レイアウ
ト結果データに基づくシミュレーションが行われる。た
とえば、配線長から遅延時間を計算することが行われ
る。従来は、この計算された遅延時間に基づいて、回路
のクリティカルパス等の信号伝搬のタイミングをチェッ
クし、半導体集積回路の動作速度の仕様を満たすか否か
の判定が行われる。そして、仕様を満たさない場合に
は、素子の配置や素子間の接続の変更を行うこととな
る。

【０００４】

【発明が解決しようとする課題】このように従来のレイ
アウト設計においては、信号伝搬に要する時間制限が最
も厳しいクリティカルパスに基づいてレイアウト設計が
進められる。すなわち、個々の最悪の問題を解決するこ
とを目標としており、全体的として適正な設計がなされ
るようにする配慮は欠落している。そのため、配線リソ
ースが有効に活用されず、レイアウトサイズが増大し、
全体的な配線遅延は適正化されず、スキュー（skew）が
発生する等の問題が解決されなかった。

【０００５】そこで本発明の目的は、配線リソースが有
効に活用され、レイアウトサイズが小さく、全体的な配
線遅延が適正化され、スキュー（skew）が揃う、等によ
り全体的として適正な設計がなされるレイアウト設計方
法および、その方法で用いる半導体集積回路を提供する
ことにある。

【０００６】

【課題を解決するための手段】上記の目的は下記の本発
明によって達成される。すなわち、本発明の請求項１に
係るレイアウト設計方法は、遅延時間の異なる複数の配
線層を有する半導体集積回路におけるレイアウト設計で
あって、遅延時間の小さい配線層において遅延時間を評
価するための概略配線を行う概略配線過程と、前記遅延
時間の小さい配線層において遅延時間に余裕のある信号
線を抽出する遅延余裕信号線抽出過程と、遅延時間の大
きい配線層において前記遅延時間に余裕のある信号線の
詳細配線を行う大遅延層配線過程と、前記遅延時間の小
さい配線層において残りの信号線の詳細配線を行う小遅
延配線過程と、を有するようにしたものである。

【０００７】本発明によれば、概略配線過程により遅延
時間の小さい配線層において遅延時間を評価するための
概略配線が行われ、遅延余裕信号線抽出過程により遅延
時間の小さい配線層において遅延時間に余裕のある信号
線が抽出され、大遅延層配線過程において遅延時間の大
きい配線層において遅延時間に余裕のある信号線の詳細
配線が行われ、小遅延配線過程により遅延時間の小さい
配線層において残りの信号線の詳細配線が行われる。す
なわち、結果として遅延時間に余裕のない信号線は遅延
時間の小さい配線層において配線が行われ、遅延時間に
余裕のある信号線は遅延時間の大きい配線層において配
線が行われることとなる。したがって、配線リソースが
有効に活用され、レイアウトサイズが小さく、全体的な
配線遅延が適正化され、スキュー（skew）が揃う、等に
より全体的として適正な設計がなされるレイアウト設計
方法が提供される。また、遅延時間の大きい配線層と遅
延時間の小さい配線層との詳細配線が別々に行われるこ
とにより、詳細配線に要する時間を短縮することができ
る。

【０００８】本発明の請求項２に係るレイアウト設計方
法は、遅延時間の異なる複数の配線層を有する半導体集
積回路におけるレイアウト設計であって、遅延時間の小
さい配線層において遅延時間を評価するための概略配線
を行う概略配線過程と、前記遅延時間の小さい配線層に
おいて遅延時間に余裕のない信号線を抽出する遅延無余
裕信号線抽出過程と、前記遅延時間の小さい配線層にお
いて前記遅延時間に余裕のない信号線の詳細配線を行う
小遅延層配線過程と、遅延時間の大きい配線層において
残りの信号線の詳細配線を行う大遅延配線過程と、を有
するようにしたものである。

【０００９】本発明によれば、概略配線過程により遅延
時間の小さい配線層において遅延時間を評価するための
概略配線が行われ、遅延無余裕信号線抽出過程により遅
延時間の小さい配線層において遅延時間に余裕のない信
号線が抽出され、小遅延層配線過程において遅延時間の
小さい配線層において遅延時間に余裕のない信号線の詳
細配線が行われ、大遅延配線過程により遅延時間の大き
い配線層において残りの信号線の詳細配線が行われる。
すなわち、結果として遅延時間に余裕のない信号線は遅
延時間の小さい配線層において配線が行われ、遅延時間
に余裕のある信号線は遅延時間の大きい配線層において
配線が行われることとなる。したがって、配線リソース
が有効に活用され、レイアウトサイズが小さく、全体的
な配線遅延が適正化され、スキュー（skew）が揃う、等
により全体的として適正な設計がなされるレイアウト設
計方法が提供される。また、遅延時間の小さい配線層と
遅延時間の大きい配線層との詳細配線が別々に行われ、
かつ、遅延時間の小さい配線層において優先的に信号線
の詳細配線を行うことができるから、詳細配線に要する
時間を短縮することができるとともに、半導体集積回路
の動作を高速とすることができる。

【００１０】本発明の請求項３に係るレイアウト設計方
法は、遅延時間の異なる複数の配線層を有する半導体集
積回路におけるレイアウト設計であって、遅延時間の小
さい配線層において遅延時間を評価するための概略配線
を行う概略配線過程と、前記遅延時間の小さい配線層に
おいて遅延時間に余裕のある信号線を抽出する遅延余裕
信号線抽出過程と、前記抽出した信号線の遅延時間の大
きい配線層における詳細配線と、前記抽出で残った信号
線の前記遅延時間の小さい配線層における詳細配線とを
同時に行う同時詳細配線過程と、を有するようにしたも
のである。

【００１１】本発明によれば、概略配線過程により遅延
時間の小さい配線層において遅延時間を評価するための
概略配線が行われ、遅延余裕信号線抽出過程により遅延
時間の小さい配線層において遅延時間に余裕のある信号
線が抽出され、同時詳細配線過程により抽出した信号線
の遅延時間の大きい配線層における詳細配線と、抽出で
残った信号線の遅延時間の小さい配線層における詳細配
線とが同時に行われる。すなわち、結果として遅延時間
に余裕のない信号線は遅延時間の小さい配線層において
配線が行われ、遅延時間に余裕のある信号線は遅延時間
の大きい配線層において配線が行われることとなる。し
たがって、配線リソースが有効に活用され、レイアウト
サイズが小さく、全体的な配線遅延が適正化され、スキ
ュー（skew）が揃う、等により全体的として適正な設計
がなされるレイアウト設計方法が提供される。また、遅
延時間の大きい配線層と遅延時間の小さい配線層におけ
る詳細配線とが同時に行われることにより、全体として
の適正化を行うことができる。

【００１２】また本発明の請求項４に係る半導体集積回
路は、多層の配線層を有する半導体集積回路において、
前記配線層は遅延時間の設計において複数のグループに
区分され、前記各々のグループに属する配線層の遅延時
間の値は各々に規定された範囲の値であるようにしたも
のである。本発明によれば、遅延時間に余裕のない信号
線は遅延時間の小さい配線層において配線を行い、遅延
時間に余裕のある信号線は遅延時間の大きい配線層にお
いて配線を行うことができる。したがって、配線リソー
スが有効に活用され、レイアウトサイズが小さく、全体
的な配線遅延が適正化され、スキュー（skew）が揃う、
等により全体的として適正なレイアウトが行われる半導
体集積回路が提供される。

【００１３】また本発明の請求項５に係る半導体集積回
路は、請求項４に係る半導体集積回路において、すくな
くとも配線材料の比抵抗値、配線間隔、層間絶縁膜の比
誘電率を、各々の配線層の遅延時間の設計パラメータと
するようにしたものである。本発明によれば、各々の配
線層の遅延時間は配線材料の比抵抗値、配線間隔、層間
絶縁膜の比誘電率を設計パラメータとして決定される。
また本発明の請求項６に係る半導体集積回路は、請求項
４または５に係る半導体集積回路において、前記配線層
は前記遅延時間の値が大と小に規定された２つのグルー
プに区分されるようにしたものである。本発明によれ
ば、配線層は前記遅延時間の値が大と小に規定された２
つのグループに区分される。

【００１４】

【発明の実施の形態】次に、本発明について実施の形態
により説明する。まず、遅延時間の異なる複数の配線層
を有する本発明の半導体集積回路について説明する。配
線層の遅延時間は、配線の抵抗が大であると大となり、
配線間の容量が大であると大となる。配線層の遅延時間
は、配線の幅だけでなく配線材料の比抵抗によって決ま
るから、配線層の遅延時間は、配線材料の比抵抗が大で
あると大となる。また、配線間の容量は、配線間の間隔
および層間絶縁膜の比誘電率によって決まるから、配線
層の遅延時間は、配線間隔が小さく、層間絶縁膜の比誘
電率が大であると大となる。

【００１５】たとえば、０．２５μｍルールよりも０．
１８μｍルールの方が、また０．１８μｍルールよりも
０．１３μｍルールの方が、他の条件が同一ならば遅延
時間は長くなる。また、配線材料がＣｕであるよりも配
線材料がＡｌＣｕの方が、配線材料がＡｌＣｕであるよ
りも配線材料がＡｌの方が、他の条件が同一ならば遅延
時間は長くなる。また、層間絶縁膜の比誘電率がＳｉＯ
Ｆの３．０の場合よりもＳｉＯ₂ の３．７の方が他の条
件が同一ならば遅延時間は長くなる。

【００１６】このように、配線材料の比抵抗値、配線間
隔、層間絶縁膜の比誘電率を、各々の配線層の遅延時間
の設計パラメータとすることにより、遅延時間の異なる
複数の配線層を有する半導体集積回路を得ることができ
る。たとえば、配線層が４層の半導体集積回路におい
て、第１〜３層の配線層を遅延時間が小の配線層とし、
第４層の配線層を遅延時間が大の配線層とする。すなわ
ち、配線層は遅延時間の設計において２つのグループに
区分され、各々のグループに属する配線層の遅延時間の
値は各々に規定された範囲の値とする。４層の配線層に
すべて同じ０．２５μｍルールを適用したとすると。第
４層の配線層は第１〜３層の配線層と比較して、低い製
造コストで製造することができ、半導体集積回路の価格
も低くすることができる。

【００１７】次に、本発明のレイアウト設計方法につい
て説明する。本発明のレイアウト設計方法における設計
過程を図１にフローチャートとして示す。図１に示す一
例において、レイアウト設計の対象となる半導体集積回
路は上述の配線層が４層の半導体集積回路であるとす
る。図１のステップＳ１において、遅延時間の小さい配
線層、すなわち、第１〜３層の配線層において遅延時間
を評価するための概略配線を行う（概略配線過程）。こ
の概略配線過程は、どの信号線をどの配線リソース（ト
ラック、チャネル）で配線するかを、大まかに決める過
程であり、実際の配線までは行われない。実際の配線を
行う詳細配線過程と比較すると、たとえば、詳細配線過
程が数時間を必要とする場合に概略配線過程では数分で
済ませることができる。

【００１８】次に、ステップＳ２において、遅延時間の
小さい配線層において遅延時間に余裕のある信号線を抽
出する（遅延余裕信号線抽出過程）。ステップＳ１の小
遅延層配線過程において得られる配線情報（配線パター
ン）と結線情報（ネットリスト）に基づいて、シミュレ
ーション（タイミング解析）を行い半導体集積回路の電
気的な仕様との比較を行い遅延時間に余裕のある信号線
を抽出する。このとき、トランジスターとともに配線容
量と抵抗による信号伝搬遅延時間の総合した遅延時間が
演算される。したがって、ここで用いるシミュレータ
（タイミング解析）においては、トランジスタだけでな
く配線のモデル化が行われている。

【００１９】次に、ステップＳ３において、遅延時間の
大きい配線層、すなわち、第４層の配線層において前述
の遅延時間に余裕のある信号線の詳細配線を行う（大遅
延層配線過程）。一般的に、上層はネットが長くなる傾
向があるが、遅延に余裕のある信号線のため問題が生じ
ることはない。微細プロセスでは、トランジスタの遅延
時間よりも、配線の遅延時間の方が大きくなる。そこ
で、逆に配線を遅延素子として積極的に活用することが
できる。関連する一組の信号線において遅延時間が小さ
過ぎる信号線を、遅延時間の大きい配線層において配線
し遅延を与える。これによりスキュー（skew）の揃っ
た、すなわち、関連する一組の信号線の伝搬時刻の一致
度が高いレイアウト設計を行うことができる。

【００２０】次に、ステップＳ４において、遅延時間の
小さい配線層、すなわち、第１〜３層の配線層において
残りの信号線の配線を行う（小遅延配線過程）。第１〜
３層の配線層は、ステップＳ３の大遅延層配線過程にお
いて遅延時間に余裕のある信号線の詳細配線が行われた
結果として配線リソースに余裕ができている。したがっ
て、残りの信号線の配線を適正に行うことができる。ま
た、クリティカルパスの配線も楽に行うことができる。
また、レイアウトサイズも小さくできる。

【００２１】概略配線過程では、通常は、レイアウトサ
イズを制約条件とはしない。一方、詳細配線過程では、
たとえば、レイアウトサイズ（またはチップサイズ）を
制約条件として行われる。この場合のレイアウトサイズ
は、未配線の信号線（ネット）がある程度残るようなレ
イアウトサイズが通常は選ばれる。すなわち、ステップ
Ｓ３の大遅延層配線過程においては、配線すべきすべて
の配線の内で、遅延時間に余裕のある配線を優先的に行
う。その結果、自動配線により配線が可能な範囲の配線
が終了した後に、遅延時間に余裕のある配線を含めて未
配線の信号線（ネット）がある程度残る。この未配線の
信号線はステップＳ４の小遅延層配線過程において全て
配線が行われる。

【００２２】適正なレイアウトサイズを推定することが
できない場合もあるから、勿論、ステップＳ３の大遅延
層配線過程において、レイアウトサイズを制約条件とし
ない配線を行うことができる。たとえば、ステップＳ３
の大遅延層配線過程において、遅延時間に余裕のある配
線のすべてを自動配線により配線し、その配線が終了し
た結果としてレイアウトサイズが得られるようにする。
この場合には、本発明のレイアウト設計方法を遂行する
過程で適正なレイアウトサイズが決定することとなる。

【００２３】図１にフローチャートとして示すレイアウ
ト設計過程の一例においては、ステップＳ３の大遅延層
配線過程を行った後に、ステップＳ４の小遅延層配線過
程を行う。このステップＳ３とステップＳ４の順序を入
れ換えて、ステップＳ３の小遅延層配線過程において遅
延時間に余裕のない信号線の詳細配線を行い、ステップ
Ｓ４の大遅延層配線過程において残りの信号線の詳細配
線を行うようにすることができる。この場合には、ステ
ップＳ２の遅延余裕信号線抽出過程は、遅延時間の小さ
い配線層において遅延時間に余裕のない信号線を抽出す
る遅延無余裕信号線抽出過程に置き換える。遅延余裕信
号線抽出過程と遅延無余裕信号線抽出過程とは、一方を
抽出することが他方を抽出することとなる関係を有する
から同じ抽出過程とみなすことができる。

【００２４】このように、図１に示すレイアウト設計過
程において、ステップＳ３とステップＳ４の順序を入れ
換えた場合においても、配線リソースが有効に活用さ
れ、レイアウトサイズが小さく、全体的な配線遅延が適
正化され、スキュー（skew）が揃う、等により全体的と
して適正な設計がなされるレイアウト設計方法が提供さ
れる。また、遅延時間の小さい配線層と遅延時間の大き
い配線層との詳細配線が別々に行われ、かつ、遅延時間
の小さい配線層において優先的に信号線の詳細配線を行
うことができるから、詳細配線に要する時間を短縮する
ことができるとともに、半導体集積回路の動作を高速と
することができる。

【００２５】また、図１にフローチャートとして示すレ
イアウト設計過程の一例においては、ステップＳ３の大
遅延層配線過程を行った後に、ステップＳ４の小遅延層
配線過程を行う。このように遅延時間の大きい配線層と
遅延時間の小さい配線層との詳細配線が別々に行われる
ことにより、詳細配線に要する時間を短縮することがで
きる。これに対して、これらの大遅延層配線過程と小遅
延層配線過程を同時に行うことができる。すなわち、配
線すべきすべての信号線を、遅延時間に余裕のある信号
線のグループ、すなわち、遅延余裕信号線抽出過程で抽
出した信号線のグループと、そうではない信号線のグル
ープに分ける。そして、遅延時間に余裕のある信号線の
遅延時間の大きい配線層における詳細配線と、そうでは
ない信号線の信号線の遅延時間の小さい配線層における
詳細配線とを同時に行う。このように遅延時間の大きい
配線層と遅延時間の小さい配線層における詳細配線とが
同時に行われることにより、全体としての適正化を行う
ことができる。

【００２６】

【発明の効果】以上のように、本発明の請求項１に係る
レイアウト設計方法によれば、配線リソースが有効に活
用され、レイアウトサイズが小さく、全体的な配線遅延
が適正化され、スキューが揃う、等により全体的として
適正な設計がなされるレイアウト設計方法が提供され
る。また、遅延時間の大きい配線層と遅延時間の小さい
配線層との詳細配線が別々に行われることにより、詳細
配線に要する時間を短縮することができる。また本発明
の請求項２に係るレイアウト設計方法によれば、配線リ
ソースが有効に活用され、レイアウトサイズが小さく、
全体的な配線遅延が適正化され、スキュー（skew）が揃
う、等により全体的として適正な設計がなされるレイア
ウト設計方法が提供される。また、遅延時間の小さい配
線層と遅延時間の大きい配線層との詳細配線が別々に行
われ、かつ、遅延時間の小さい配線層において優先的に
信号線の詳細配線を行うことができるから、詳細配線に
要する時間を短縮することができるとともに半導体集積
回路の動作を高速とすることができる。また本発明の請
求項３に係るレイアウト設計方法によれば、配線リソー
スが有効に活用され、レイアウトサイズが小さく、全体
的な配線遅延が適正化され、スキューが揃う、等により
全体的として適正な設計がなされるレイアウト設計方法
が提供される。また、遅延時間の大きい配線層と遅延時
間の小さい配線層における詳細配線とが同時に行われる
ことにより、全体としての適正化を行うことができる。

【００２７】また本発明の請求項４に係る半導体集積回
路によれば、配線リソースが有効に活用され、レイアウ
トサイズが小さく、全体的な配線遅延が適正化され、ス
キューが揃う、等により全体的として適正なレイアウト
が行われる半導体集積回路が提供される。また本発明の
請求項５に係る半導体集積回路によれば、各々の配線層
の遅延時間は配線材料の比抵抗値、配線間隔、層間絶縁
膜の比誘電率を設計パラメータとして決定される。また
本発明の請求項６に係る半導体集積回路によれば、配線
層は前記遅延時間の値が大と小に規定された２つのグル
ープに区分される。

【図面の簡単な説明】

【図１】本発明のレイアウト設計方法における設計過程
の一例をフローチャートとして示す図である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】遅延時間の異なる複数の配線層を有する半
   導体集積回路におけるレイアウト設計であって、 遅延時間の小さい配線層において遅延時間を評価するた
   めの概略配線を行う概略配線過程と、 前記遅延時間の小さい配線層において遅延時間に余裕の
   ある信号線を抽出する遅延余裕信号線抽出過程と、 遅延時間の大きい配線層において前記遅延時間に余裕の
   ある信号線の詳細配線を行う大遅延層配線過程と、 前記遅延時間の小さい配線層において残りの信号線の詳
   細配線を行う小遅延配線過程と、 を有することを特徴とするレイアウト設計方法。
2. 【請求項２】遅延時間の異なる複数の配線層を有する半
   導体集積回路におけるレイアウト設計であって、 遅延時間の小さい配線層において遅延時間を評価するた
   めの概略配線を行う概略配線過程と、 前記遅延時間の小さい配線層において遅延時間に余裕の
   ない信号線を抽出する遅延無余裕信号線抽出過程と、 前記遅延時間の小さい配線層において前記遅延時間に余
   裕のない信号線の詳細配線を行う小遅延層配線過程と、 遅延時間の大きい配線層において残りの信号線の詳細配
   線を行う大遅延配線過程と、 を有することを特徴とするレイアウト設計方法。
3. 【請求項３】遅延時間の異なる複数の配線層を有する半
   導体集積回路におけるレイアウト設計であって、 遅延時間の小さい配線層において遅延時間を評価するた
   めの概略配線を行う概略配線過程と、 前記遅延時間の小さい配線層において遅延時間に余裕の
   ある信号線を抽出する遅延余裕信号線抽出過程と、 前記抽出した信号線の遅延時間の大きい配線層における
   詳細配線と、前記抽出で残った信号線の前記遅延時間の
   小さい配線層における詳細配線とを同時に行う同時詳細
   配線過程と、 を有することを特徴とするレイアウト設計方法。
4. 【請求項４】多層の配線層を有する半導体集積回路にお
   いて、前記配線層は遅延時間の設計において複数のグル
   ープに区分され、前記各々のグループに属する配線層の
   遅延時間の値は各々に規定された範囲の値であることを
   特徴とする半導体集積回路。
5. 【請求項５】請求項４記載の半導体集積回路において、
   すくなくとも配線材料の比抵抗値、配線間隔、層間絶縁
   膜の比誘電率を、各々の配線層の遅延時間の設計パラメ
   ータとすることを特徴とする半導体集積回路。
6. 【請求項６】請求項４または５記載の半導体集積回路に
   おいて、前記配線層は前記遅延時間の値が大と小に規定
   された２つのグループに区分されることを特徴とする半
   導体集積回路。