JP2000148582A - Power consumption reducing device - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、消費電力低減装置
に関し、特に、シンクロナスダイナミックランダムアク
セスメモリ（以降ＳＤＲＡＭ）のパワーダウンモード機
能をメモリコントローラ内のキャッシュヒット/ ミスに
よって動作させ消費電力を低減するものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power consumption reducing apparatus, and more particularly to a power down mode function of a synchronous dynamic random access memory (hereinafter referred to as SDRAM) operated by a cache hit / miss in a memory controller to reduce power consumption. About what you do.
【０００２】[0002]
【従来の技術】従来、ＳＤＲＡＭを使用した記憶装置で
は、ＳＤＲＡＭアクセスアドレスとＳＤＲＡＭのクロッ
クイネーブル信号で論理を取りアクセスアドレスによっ
てパワーダウンモードを制御している。2. Description of the Related Art Conventionally, in a storage device using an SDRAM, logic is taken by an SDRAM access address and a clock enable signal of the SDRAM, and a power down mode is controlled by the access address.
【０００３】たとえば、特開平９−１８０４３８号公報
によれば、記憶装置の動作時にＳＤＲＡＭのアクセスア
ドレスによってパワーダウンモード開始、終了を制御し
消費電力の低減を行っている。For example, according to Japanese Patent Application Laid-Open No. Hei 9-180438, power-down mode start and end are controlled by an access address of an SDRAM during operation of a storage device to reduce power consumption.
【０００４】また、特開平１−２６０６９０号公報に
は、「メモリアクセス制御方式」として、プロセッサに
よりメモリをリード又はライトするメモリアクセス制御
方式に関し、メモリの使用頻度に応じて最適なアクセス
制御を目的とし、メモリアクセス制御部に、アクセス時
間は長いが消費電力の少ないスタンバイモードによる制
御入力をメモリに設定する機能と、消費電力は多いがア
クセス時間の短いアクティブモードの制御入力をメモリ
に設定する機能を持たせ、更にスタンバイモードとアク
ティブモードを切換設定するモード設定フラグを設け、
上位装置からアクセス制御を受けた時に、モード設定フ
ラグの設定状態に応じてスタンバイモード又はアクティ
ブモードによる制御入力をメモリに設定するように構成
した方式が開示されている。Japanese Patent Application Laid-Open No. 1-260690 discloses a "memory access control method" which relates to a memory access control method in which a memory is read or written by a processor, and which aims at optimal access control according to the frequency of use of the memory. In the memory access control unit, a function to set a control input in a standby mode with a long access time but low power consumption to a memory and a function to set a control input in an active mode to a memory with a long access time and a short access time And a mode setting flag for switching and setting between the standby mode and the active mode is provided.
A method is disclosed in which, when access control is received from a higher-level device, a control input in a standby mode or an active mode is set in a memory according to the setting state of a mode setting flag.
【０００５】[0005]
【発明が解決しようとする課題】しかし、この従来技術
では、次のような問題点があった。記憶装置のアクセス
頻度が高い時には複数個のＳＤＲＡＭのパワーダウンモ
ードを交互に制御しなくてはならなく、必ずアクティブ
状態のＳＤＲＡＭが存在する、ということである。However, this prior art has the following problems. When the access frequency of the storage device is high, the power down mode of a plurality of SDRAMs must be alternately controlled, and there is always an active SDRAM.
【０００６】すなわち、記憶装置にアクセスする限りは
必ず記憶装置をアクティブ状態にしておかなければなら
ず、記憶装置全体を長い期間パワーダウンモードにする
ことができない。この記憶装置でメモリアクセスが数個
のＳＤＲＡＭだけしかない時にはパワーダウンモード開
始、終了を繰り返すだけになってしまいそのＳＤＲＡＭ
を単体でみればパワーダウンモード期間が短く消費電力
を低減することができない。That is, the storage device must be kept active as long as the storage device is accessed, and the entire storage device cannot be put into the power down mode for a long period of time. In this storage device, when only a few SDRAMs are accessed, the power-down mode only starts and ends repeatedly.
When viewed alone, the power down mode period is short and power consumption cannot be reduced.
【０００７】［発明の目的］本発明は、以上の問題点を
解決する消費電力低減回路と消費電力低減方法を提供す
ることを目的とする。An object of the present invention is to provide a power consumption reduction circuit and a power consumption reduction method which solve the above problems.
【０００８】[0008]
【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、シンクロナスダイナミッ
クランダムアクセスメモリ（ＳＤＲＡＭ）のパワーダウ
ンモード機能を、メモリコントローラ内のキャッシュヒ
ット/ ミスによって動作させて消費電力を低減する手段
を有することを特徴とする消費電力低減装置を提供する
ものである。According to the present invention, as a means for solving the above-mentioned problems, a power down mode function of a synchronous dynamic random access memory (SDRAM) is operated by a cache hit / miss in a memory controller. Another object of the present invention is to provide a power consumption reduction device having means for reducing power consumption.
【０００９】また、ＣＰＵ（１）から発行されたメモリ
アクセス命令をＳＤＲＡＭの集合体である記憶装置
（６）のメモリアクセス形態に変換するメモリアクセス
制御回路（３）と、メモリアクセス命令がメモリコント
ローラ（２）のキャッシュ（４）にヒットしたかミスし
たかを検出しパワーダウンモードまたはメモリアクセス
実行するか判定するモード切替制御回路（５）とを有
し、キャッシュヒット時に、前記モード切替制御回路
（５）で前記記憶装置（６）をパワーダウンモードにす
ることによって消費電力を低減させる、ことを特徴とす
る消費電力低減装置でもある。A memory access control circuit (3) for converting a memory access instruction issued from the CPU (1) into a memory access form of a storage device (6) which is an aggregate of SDRAMs; (2) a mode switching control circuit (5) for detecting whether a hit or a miss has occurred in the cache (4) and determining whether to execute a power down mode or a memory access. (5) The power consumption reduction device in which the power consumption is reduced by putting the storage device (6) into a power down mode.
【００１０】また、メモリアクセス命令を記憶装置
（６）に対して実行する際に、パワーダウンモードをメ
モリアクセス命令の初めに解除し、メモリアクセス命令
終了と同時に設定する装置において、ＣＰＵ（１）から
のメモリアクセス命令を常にメモリアクセス制御回路
（３）でメモリアクセス形式に生成し、モード切替制御
回路（５）に出力し、ＣＰＵ（１）からのメモリアクセ
ス命令をキャッシュ（４）で索引し、キャッシュヒッ
ト、ミスの結果はモード切替制御回路（５）に出力し、
キャッシュミスした場合には、メモリアクセス制御回路
（３）から出力されたメモリアクセス命令をモード切替
制御回路（５）で実行し、キャッシュ（４）にヒットし
た場合には、パワーダウンモードを記憶装置（６）に対
して実行する、ことを特徴とする消費電力低減装置でも
ある。Further, when executing the memory access command to the storage device (6), the power down mode is released at the beginning of the memory access command and set at the same time as the end of the memory access command. The memory access instruction from the CPU (1) is always generated in the memory access format by the memory access control circuit (3), output to the mode switching control circuit (5), and the memory access instruction from the CPU (1) is indexed by the cache (4). , Cache hit and miss results are output to the mode switching control circuit (5),
When a cache miss occurs, the memory access instruction output from the memory access control circuit (3) is executed by the mode switching control circuit (5). When a cache hit occurs, the power down mode is set to the storage device. The power consumption reduction device according to (6) is also executed.
【００１１】また、前記モード切替制御回路（５）は、
初期状態及びメモリアクセス命令が実行されていない時
には、常に記憶装置（６）をパワーダウンモードにして
おく、ことを特徴とする消費電力低減装置でもある。Further, the mode switching control circuit (5) includes:
The power consumption reduction device is characterized in that the storage device (6) is always in the power down mode when the initial state and the memory access instruction are not executed.
【００１２】また、メモリアクセス制御回路（３）で生
成されたメモリアクセス命令とメモリアクセス生成と同
時にキャッシュ（４）で索引された結果を抑止回路（５
１）に入力し、キャッシュヒットした場合には、メモリ
アクセス命令を抑止し、キャッシュミスした場合には、
パワーダウンモード発行回路（５２）でパワーダウンモ
ードを解除し、命令を記憶装置（６）に対して実行し、
メモリアクセス命令生成とキャッシュ索引を同時に行う
ことによって、性能を落とすことなくパワーダウンモー
ドの設定解除を行う、ことを特徴とする消費電力低減装
置でもある。The memory access instruction generated by the memory access control circuit (3) and the result indexed by the cache (4) at the same time as the memory access generation are suppressed by the inhibiting circuit (5).
1) If a cache hit occurs, the memory access instruction is suppressed, and if a cache miss occurs,
The power-down mode issuing circuit (52) releases the power-down mode, executes the instruction to the storage device (6),
The power consumption reduction device is characterized in that the setting of the power-down mode is canceled without lowering the performance by simultaneously performing the memory access instruction generation and the cache index.
【００１３】また、動作開始時からメモリアクセス命令
が発行されない区間はパワーダウンモードはＨｉｇｈレ
ベルを維持し、メモリアクセス命令が発行されキャッシ
ュミスすると、パワーダウンモードは一時的にＬｏｗレ
ベルとなりメモリアクセス命令を記憶装置に対して処理
し、次のメモリアクセス命令がヒットと判定されると、
パワーダウンモードはＨｉｇｈレベルを維持する手段を
有することにより、記憶装置（６）の消費電力はパワー
ダウンモード時の消費電力となり通常動作時の消費電力
より低減される、ことを特徴とする消費電力低減装置で
もある。In a section where a memory access instruction is not issued from the start of operation, the power down mode maintains a high level. If a memory access instruction is issued and a cache miss occurs, the power down mode is temporarily set to a low level and the memory access instruction becomes low. To the storage device, and when it is determined that the next memory access instruction is a hit,
In the power down mode, the power consumption of the storage device (6) becomes the power consumption in the power down mode and is reduced from the power consumption in the normal operation by providing means for maintaining the High level. It is also a reduction device.
【００１４】また、ＣＰＵ（１）とキャッシュ（４）の
間に、アクセス頻度算出回路（７）が設けられており、
該アクセス頻度算出回路（７）では、ＣＰＵ（１）から
のメモリアクセス命令を入力に記憶装置（６）を小さな
単位で区切りこの単位にアクセス頻度を算出し、該算出
されたアクセス頻度と、キャッシュ（４）のヒット/ミ
スを使用して記憶装置（６）の小さな単位ごとにパワー
ダウンモードを制御することによって、アクセス頻度が
高くキャッシュミスを連続で起こす記憶装置（６）には
パワーダウンモードを使用しないという区別を付ける手
段を有する、ことを特徴とする消費電力低減装置でもあ
る。An access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4).
The access frequency calculation circuit (7) divides the storage device (6) into small units in response to a memory access command from the CPU (1) and calculates the access frequency in this unit. By controlling the power-down mode for each small unit of the storage device (6) using the hit / miss of (4), the power-down mode is applied to the storage device (6) having a high access frequency and causing cache misses continuously. The power consumption reduction device further comprises means for distinguishing that the device is not used.
【００１５】［作用］本発明による消費電力低減方法
は、シンクロナスダイナミックランダムアクセスメモリ
（以降ＳＤＲＡＭ）のパワーダウンモード機能をメモリ
コントローラ内のキャッシュヒット/ ミスによって動作
させ消費電力を低減するものである。[Operation] In the power consumption reducing method according to the present invention, a power down mode function of a synchronous dynamic random access memory (hereinafter, SDRAM) is operated by a cache hit / miss in a memory controller to reduce power consumption. .
【００１６】図１において、ＣＰＵ（１）から発行され
たメモリアクセス命令をＳＤＲＡＭの集合体である記憶
装置（６）（以降、記憶装置）のメモリアクセス形態に
変換するメモリアクセス制御回路（３）と、メモリアク
セス命令がメモリコントローラ（２）内のキャッシュ
（４）にヒットしたかミスしたかを検出しパワーダウン
モードまたはメモリアクセス実行するか判定するモード
切替制御回路（５）があり、キャッシュヒット時に、こ
のモード切替制御回路（５）で記憶装置（６）をパワー
ダウンモードにすることによって消費電力を低減させる
ことができる。In FIG. 1, a memory access control circuit (3) for converting a memory access instruction issued from a CPU (1) into a memory access form of a storage device (6) (hereinafter, storage device) which is an aggregate of SDRAMs. And a mode switching control circuit (5) for detecting whether the memory access instruction hits or misses the cache (4) in the memory controller (2) and determines whether to execute the power down mode or the memory access. Sometimes, the mode switching control circuit (5) puts the storage device (6) into the power-down mode to reduce power consumption.
【００１７】[0017]
【発明の実施の形態】［実施例の構成］図１は、本実施
例の構成を示す図である。図１を参照すると、メモリア
クセス命令を記憶装置（６）に対して実行する際にパワ
ーダウンモードをメモリアクセス命令の初めに解除し、
メモリアクセス命令終了と同時に設定する装置におい
て、ＣＰＵ（１）からのメモリアクセス命令を常にメモ
リアクセス制御回路（３）でメモリアクセス形式に生成
し、モード切替制御回路（５）に出力する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Structure of Embodiment] FIG. 1 is a diagram showing the structure of this embodiment. Referring to FIG. 1, when executing the memory access instruction to the storage device (6), the power down mode is released at the beginning of the memory access instruction,
In the device which is set simultaneously with the end of the memory access instruction, a memory access instruction from the CPU (1) is always generated in a memory access format by the memory access control circuit (3) and output to the mode switching control circuit (5).
【００１８】ＣＰＵ（１）からのメモリアクセス命令を
キャッシュ（４）で索引し、キャッシュヒット、ミスの
結果はモード切替制御回路（５）に出力される。The memory access instruction from the CPU (1) is indexed in the cache (4), and the result of the cache hit or miss is output to the mode switching control circuit (5).
【００１９】キャッシュミスした場合には、メモリアク
セス制御回路（３）から出力されたメモリアクセス命令
をモード切替制御回路（５）で（信号線：Ａ）実行し、
キャッシュ（４）にヒットした場合にはパワーダウンモ
ード（信号線：Ｂ）を記憶装置（６）に対して実行す
る。また、モード切替制御回路（５）は初期状態及びメ
モリアクセス命令が実行されていない時には常に記憶装
置（６）をパワーダウンモードにしておく。If a cache miss occurs, the memory access instruction output from the memory access control circuit (3) is executed by the mode switching control circuit (5) (signal line: A),
When the cache (4) is hit, the power down mode (signal line: B) is executed for the storage device (6). The mode switching control circuit (5) keeps the storage device (6) in the power down mode at all times in the initial state and when the memory access instruction is not executed.
【００２０】図３は、モード切替制御回路（５）の構成
を示すブロック図である。図３においてメモリアクセス
制御回路（３）で生成されたメモリアクセス命令とメモ
リアクセス生成と同時にキャッシュ（４）で索引された
結果を抑止回路（５１）に入力しキャッシュヒットした
場合にはメモリアクセス命令を抑止し、キャッシュミス
した場合にはパワーダウンモード発行回路（５２）でパ
ワーダウンモードを信号線：Ｂで解除し命令を記憶装置
（６）に対して実行する。このようにメモリアクセス命
令生成とキャッシュ索引を同時に行うことによって性能
を落とすことなくパワーダウンモードの設定解除を行う
ことができる。FIG. 3 is a block diagram showing the configuration of the mode switching control circuit (5). In FIG. 3, the memory access instruction generated by the memory access control circuit (3) and the result indexed in the cache (4) at the same time as the memory access generation are input to the suppression circuit (51), and when a cache hit occurs, the memory access instruction is issued. When a cache miss occurs, the power down mode is canceled by the signal line B in the power down mode issuing circuit (52) and the instruction is executed to the storage device (6). As described above, by simultaneously performing the memory access instruction generation and the cache index, the setting of the power down mode can be released without lowering the performance.
【００２１】図４は、キャッシュ（４）のヒット/ ミス
判定とパワーダウンモードの関係を示したグラフであ
る。図１の回路においてメモリアクセスが開始され、キ
ャッシュミスするとパワーダウンモードはＬｏｗレベル
（メモリアクセス実行）となり、メモリアクセス命令終
了と同時にＨｉｇｈレベル（パワーダウンモード実行）
となる。次にキャッシュヒットするとパワーダウンモー
ドはＨｉｇｈレベルを維持する。FIG. 4 is a graph showing the relationship between the hit / miss judgment of the cache (4) and the power down mode. In the circuit of FIG. 1, when a memory access is started and a cache miss occurs, the power down mode becomes a low level (memory access execution), and at the same time a memory access instruction ends, a high level (power down mode execution).
Becomes Next, when a cache hit occurs, the power down mode maintains the High level.
【００２２】［実施例の動作］次に、図１の回路動作に
ついて、図を参照して説明する。[Operation of Embodiment] Next, the circuit operation of FIG. 1 will be described with reference to the drawings.
【００２３】本装置は、図４に示すように、動作開始時
からメモリアクセス命令が発行されないＹ（Ｓ）区間
は、パワーダウンモードはＨｉｇｈレベルを維持する。As shown in FIG. 4, the power down mode maintains the High level in the Y (S) section where no memory access instruction is issued from the start of the operation, as shown in FIG.
【００２４】次に、メモリアクセス命令が発行されキャ
ッシュミス（ＲＱ１，ＲＱ２，ＲＱ５）するとパワーダ
ウンモードは一時的にＬｏｗレベルとなりメモリアクセ
ス命令を記憶装置に対して処理する。次のメモリアクセ
ス命令（ＲＱ３，ＲＱ４）がヒットと判定されると、パ
ワーダウンモードはＨｉｇｈレベルを維持する。Next, when a memory access instruction is issued and a cache miss (RQ1, RQ2, RQ5) occurs, the power down mode is temporarily set to the low level and the memory access instruction is processed for the storage device. If the next memory access instruction (RQ3, RQ4) is determined to be a hit, the power down mode maintains the High level.
【００２５】これにより、記憶装置（６）の消費電力は
パワーダウンモード時の消費電力となり通常動作時の消
費電力より低減される。As a result, the power consumption of the storage device (6) becomes the power consumption in the power down mode, which is lower than the power consumption in the normal operation.
【００２６】［他の実施例］次に、本発明の他の実施例
について図面を参照して詳細に説明する。Next, another embodiment of the present invention will be described in detail with reference to the drawings.
【００２７】図２を参照すると、ＣＰＵ（１）とキャッ
シュ（４）の間に、アクセス頻度算出回路（７）が設け
られている。アクセス頻度算出回路（７）ではＣＰＵ
（１）からのメモリアクセス命令を入力に、記憶装置
（６）を小さな単位で区切りこの単位にアクセス頻度を
算出する。Referring to FIG. 2, an access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4). In the access frequency calculation circuit (7), the CPU
When the memory access command from (1) is input, the storage device (6) is divided into small units and the access frequency is calculated in this unit.
【００２８】算出されたアクセス頻度と、キャッシュ
（４）のヒット/ ミスを使用して記憶装置（６）の小さ
な単位ごとにパワーダウンモードを制御する。Using the calculated access frequency and hit / miss of the cache (4), the power down mode is controlled for each small unit of the storage device (6).
【００２９】これによって、アクセス頻度が高くキャッ
シュミスを連続で起こす記憶装置（６）にはパワーダウ
ンモードを使用しないという区別を付けることができ
る。This makes it possible to make a distinction that the power-down mode is not used for the storage device (6) having a high access frequency and causing cache misses continuously.
【００３０】この実施例は、記憶装置の容量が多くメモ
リアクセスに偏りがある装置において、記憶装置の小さ
な単位でパワーダウンモードを使用できるという新たな
効果がある。This embodiment has a new effect that the power down mode can be used in a small unit of the storage device in a device having a large storage device capacity and a biased memory access.
【００３１】[0031]
【発明の効果】第一の効果は、記憶装置の記憶容量が極
めて多いほど消費電力を低減できる。その理由は、記憶
装置がスタンバイ状態であっても記憶装置の容量が大き
くなれば消費電力は多くなりこれをパワーダウンモード
にすることによって消費電力を低減できる。The first effect is that the power consumption can be reduced as the storage capacity of the storage device becomes extremely large. The reason is that even if the storage device is in the standby state, the power consumption increases as the storage device capacity increases, and the power consumption can be reduced by setting the storage device to the power down mode.
【００３２】第二の効果は、長い期間パワーダウンモー
ドを設定できるので消費電力を低減できる。その理由
は、キャッシュのヒットによってパワーダウンモードを
制御しているのでキャッシュにヒットしている間はＳＤ
ＲＡＭの消費電力は低減される。The second effect is that power consumption can be reduced because the power down mode can be set for a long period of time. The reason is that the power down mode is controlled by the cache hit, so while the cache hit, the SD
The power consumption of the RAM is reduced.
【図１】本発明の実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の他の実施例の構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of another embodiment of the present invention.
【図３】モード切替制御回路（５）の構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing a configuration of a mode switching control circuit (5).
【図４】キャッシュ（４）のヒット/ ミス判定とパワー
ダウンモードの関係を示す図である。FIG. 4 is a diagram showing a relationship between hit / miss determination of a cache (4) and a power down mode.
１ ＣＰＵ ２ メモリコントローラ ３ メモリアクセス制御回路 ４ キャッシュ ５ モード切替制御回路 ６ 記憶装置 DESCRIPTION OF SYMBOLS 1 CPU 2 Memory controller 3 Memory access control circuit 4 Cache 5 Mode switching control circuit 6 Storage device
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年１２月１６日（１９９９．１２．
１６）[Submission date] December 16, 1999 (1999.12.
16)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 消費電力低減装置[Title of the Invention] Power consumption reduction device
【特許請求の範囲】[Claims]
【請求項２】 前記モード切替制御回路（５）は、初期
状態及びメモリアクセス命令が実行されていない時に
は、常に記憶装置（６）をパワーダウンモードにしてお
く、ことを特徴とする請求項１記載の消費電力低減装
置。 2. The mode switching control circuit according to claim 1, wherein the storage device is always in a power down mode when an initial state and a memory access instruction are not executed. The power consumption reducing device as described in the above.
【請求項３】 前記メモリアクセス制御回路（３）で生
成されたメモリアクセス命令とメモリアクセス生成と同
時にキャッシュ（４）で索引された結果を抑止回路（５
１）に入力し、 キャッシュヒットした場合には、メモリアクセス命令を
抑止し、 キャッシュミスした場合には、パワーダウンモード発行
回路（５２）でパワーダウンモードを解除し、命令を記
憶装置（６）に対して実行し、メモリアクセス命令生成
とキャッシュ索引を同時に行うことを特徴とする請求項
１記載の消費電力低減装置。 Wherein said memory access control circuit (3) memory access generated by the instruction and the memory access generated at the same time as the cache (4) inhibiting the result of the index in the circuit (5
If a cache hit occurs, the memory access instruction is suppressed. If a cache miss occurs, the power down mode is released by the power down mode issuing circuit (52), and the instruction is stored in the storage device (6). 2. The power consumption reduction device according to claim 1, wherein the memory access instruction generation and the cache index are simultaneously performed .
【請求項４】 動作開始時からメモリアクセス命令が発
行されない区間はパワーダウンモードはＨｉｇｈレベル
を維持し、 メモリアクセス命令が発行されキャッシュミスすると、
パワーダウンモードは一時的にＬｏｗレベルとなりメモ
リアクセス命令を記憶装置（６）に対して処理し、 次のメモリアクセス命令がヒットと判定されると、パワ
ーダウンモードはＨｉｇｈレベルを維持することを特徴
とする請求項１記載の消費電力低減装置。 4. A section in which a memory access instruction is not issued from the start of operation, the power down mode maintains a high level, and when a memory access instruction is issued and a cache miss occurs,
The power down mode temporarily becomes low level, processes the memory access instruction to the storage device (6) , and when the next memory access instruction is determined to be a hit, the power down mode maintains the high level. The power consumption reducing device according to claim 1, wherein
【請求項５】 ＣＰＵ（１）とキャッシュ（４）の間
に、アクセス頻度算出回路（７）が設けられており、該
アクセス頻度算出回路（７）では、ＣＰＵ（１）からの
メモリアクセス命令を入力に記憶装置（６）を小さな単
位で区切りこの単位にアクセス頻度を算出し、 該算出されたアクセス頻度と、キャッシュ（４）のヒッ
ト／ミスヒットを使用して記憶装置（６）の小さな単位
ごとにパワーダウンモードを制御することによって、ア
クセス頻度が高くキャッシュミスを連続で起こす記憶装
置（６）にはパワーダウンモードを使用しないことを特
徴とする請求項１記載の消費電力低減装置。 5. An access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4), and the access frequency calculation circuit (7) includes a memory access instruction from the CPU (1). Is input, the storage device (6) is divided into small units, the access frequency is calculated in this unit, and the calculated access frequency and the hit / miss hit of the cache (4) are used to calculate the small size of the storage device (6). 2. The power consumption reducing apparatus according to claim 1, wherein the power down mode is controlled for each unit, so that the power down mode is not used for a storage device (6) having a high access frequency and continuously causing a cache miss.
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、消費電力低減装置
に関し、特に、シンクロナスダイナミックランダムアク
セスメモリ（以降ＳＤＲＡＭ）のパワーダウンモード機
能をメモリコントローラ内のキャッシュヒット／ミスに
よって動作させ消費電力を低減するものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power consumption reducing apparatus, and more particularly to a power down mode function of a synchronous dynamic random access memory (hereinafter referred to as SDRAM) operated by a cache hit / miss in a memory controller to reduce power consumption. About what you do.
【０００２】[0002]
【従来の技術】従来、ＳＤＲＡＭを使用した記憶装置で
は、ＳＤＲＡＭアクセスアドレスとＳＤＲＡＭのクロッ
クイネーブル信号で論理を取りアクセスアドレスによっ
てパワーダウンモードを制御している。2. Description of the Related Art Conventionally, in a storage device using an SDRAM, logic is taken by an SDRAM access address and a clock enable signal of the SDRAM, and a power down mode is controlled by the access address.
【０００３】たとえば、特開平９−１８０４３８号公報
によれば、記憶装置の動作時にＳＤＲＡＭのアクセスア
ドレスによってパワーダウンモード開始、終了を制御し
消費電力の低減を行っている。For example, according to Japanese Patent Application Laid-Open No. Hei 9-180438, power-down mode start and end are controlled by an access address of an SDRAM during operation of a storage device to reduce power consumption.
【０００４】また、特開平１−２６０６９０号公報に
は、「メモリアクセス制御方式」として、プロセッサに
よりメモリをリード又はライトするメモリアクセス制御
方式に関し、メモリの使用頻度に応じて最適なアクセス
制御を目的とし、メモリアクセス制御部に、アクセス時
間は長いが消費電力の少ないスタンバイモードによる制
御入力をメモリに設定する機能と、消費電力は多いがア
クセス時間の短いアクティブモードの制御入力をメモリ
に設定する機能を持たせ、更にスタンバイモードとアク
ティブモードを切換設定するモード設定フラグを設け、
上位装置からアクセス制御を受けた時に、モード設定フ
ラグの設定状態に応じてスタンバイモード又はアクティ
ブモードによる制御入力をメモリに設定するように構成
した方式が開示されている。Japanese Patent Application Laid-Open No. 1-260690 discloses a "memory access control method" which relates to a memory access control method in which a memory is read or written by a processor, and which aims at optimal access control according to the frequency of use of the memory. In the memory access control unit, a function to set a control input in a standby mode with a long access time but low power consumption to a memory and a function to set a control input in an active mode to a memory with a long access time and a short access time And a mode setting flag for switching and setting between the standby mode and the active mode is provided.
A method is disclosed in which, when access control is received from a higher-level device, a control input in a standby mode or an active mode is set in a memory according to the setting state of a mode setting flag.
【０００５】[0005]
【発明が解決しようとする課題】しかし、この従来技術
では、次のような問題点があった。記憶装置のアクセス
頻度が高い時には複数個のＳＤＲＡＭのパワーダウンモ
ードを交互に制御しなくてはならなく、必ずアクティブ
状態のＳＤＲＡＭが存在する、ということである。However, this prior art has the following problems. When the access frequency of the storage device is high, the power down mode of a plurality of SDRAMs must be alternately controlled, and there is always an active SDRAM.
【０００６】すなわち、記憶装置にアクセスする限りは
必ず記憶装置をアクティブ状態にしておかなければなら
ず、記憶装置全体を長い期間パワーダウンモードにする
ことができない。この記憶装置でメモリアクセスが数個
のＳＤＲＡＭだけしかない時にはパワーダウンモード開
始、終了を繰り返すだけになってしまいそのＳＤＲＡＭ
を単体でみればパワーダウンモード期間が短く消費電力
を低減することができない。That is, the storage device must be kept active as long as the storage device is accessed, and the entire storage device cannot be put into the power down mode for a long period of time. In this storage device, when only a few SDRAMs are accessed, the power-down mode only starts and ends repeatedly.
When viewed alone, the power down mode period is short and power consumption cannot be reduced.
【０００７】［発明の目的］本発明は、以上の問題点を
解決する消費電力低減回路と消費電力低減方法を提供す
ることを目的とする。An object of the present invention is to provide a power consumption reduction circuit and a power consumption reduction method which solve the above problems.
【０００８】[0008]
【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、シンクロナスダイナミッ
クランダムアクセスメモリ（ＳＤＲＡＭ）のパワーダウ
ンモード機能を、メモリコントローラ内のキャッシュヒ
ット／ ミスによって動作させて消費電力を低減する手
段を有することを特徴とする消費電力低減装置を提供す
るものである。According to the present invention, as a means for solving the above-mentioned problems, a power down mode function of a synchronous dynamic random access memory (SDRAM) is operated by a cache hit / miss in a memory controller. Another object of the present invention is to provide a power consumption reduction device having means for reducing power consumption.
【０００９】また、ＣＰＵ（１）から発行されたメモリ
アクセス命令をＳＤＲＡＭの集合体である記憶装置
（６）のメモリアクセス形態に変換するメモリアクセス
制御回路（３）と、メモリアクセス命令がメモリコント
ローラ（２）のキャッシュ（４）にヒットした場合には
パワーダウンモードに切り替え、キャッシュ（４）にミ
スした場合にはメモリアクセスを実行するモードに切り
替えるモード切替制御回路（５）とを有し、メモリアク
セス命令がない時には前記記憶装置（６）を常にパワー
ダウンモードにしておき、キャッシュミス時だけ前記モ
ード切替制御回路（５）で前記記憶装置（６）をパワー
ダウンモード解除しメモリアクセスすることを特徴とす
る消費電力低減装置でもある。A memory access control circuit (3) for converting a memory access instruction issued from the CPU (1) into a memory access form of a storage device (6) which is an aggregate of SDRAMs; If hit in cache (4) of (2)
Switch to power-down mode and enter cache (4)
Switch to the mode for executing memory access
And a mode switching control circuit (5) for changing, All memory
When there is no access command, the storage device (6) is always powered.
Set to down mode, and only when there is a cache miss,
The storage device (6) is powered by the mode switching control circuit (5).
The power consumption reduction device is characterized by releasing the down mode and accessing the memory .
【００１０】また、メモリアクセス命令をＳＤＲＡＭの
集合体である記憶装置（６）に対して実行する際に、パ
ワーダウンモードをメモリアクセス命令の初めに解除
し、メモリアクセス命令終了と同時に設定する装置にお
いて、ＣＰＵ（１）からのメモリアクセス命令を常にメ
モリアクセス制御回路（３）でメモリアクセス形式に生
成し、モード切替制御回路（５）に出力し、ＣＰＵ
（１）からのメモリアクセス命令をキャッシュ（４）で
索引し、キャッシュヒット、ミスの結果はモード切替制
御回路（５）に出力し、キャッシュミスした場合には、
メモリアクセス制御回路（３）から出力されたメモリア
クセス命令をモード切替制御回路（５）で前記記憶装置
（６）に対し実行し、読み出し命令なら前記記憶装置か
ら読み出した結果を、書込み命令ならば書き込むデータ
をメモリコントローラ内のキャッシュ（４）に書き込
み、キャッシュ（４）にヒットした場合には、パワーダ
ウンモード状態を維持することを特徴とする消費電力低
減装置でもある。Further, a memory access instruction is transmitted to the SDRAM.
When the power-down mode is canceled at the beginning of a memory access command when the memory device (6) is executed as an aggregate and is set simultaneously with the end of the memory access command, a memory access command from the CPU (1) is used. Is always generated in a memory access format by the memory access control circuit (3), and is output to the mode switching control circuit (5).
The memory access instruction from (1) is indexed in the cache (4), and the result of the cache hit or miss is output to the mode switching control circuit (5).
A mode switching control circuit (5) converts the memory access command output from the memory access control circuit (3) to the storage device.
Executed for (6) , and if it is a read command, the storage device
If the result of reading from the command is a write command, the data to be written
To the cache (4) in the memory controller
Only when the cache (4) is hit, the power down mode is maintained .
【００１１】また、前記モード切替制御回路（５）は、
初期状態及びメモリアクセス命令が実行されていない時
には、常にＳＤＲＡＭの集合体である記憶装置（６）を
パワーダウンモードにしておく、ことを特徴とする消費
電力低減装置でもある。Further, the mode switching control circuit (5) includes:
The power consumption reduction device is characterized in that the storage device (6), which is an aggregate of SDRAMs , is always in a power down mode when the initial state and the memory access instruction are not executed.
【００１２】また、メモリアクセス制御回路（３）で生
成されたメモリアクセス命令とメモリアクセス生成と同
時にキャッシュ（４）で索引された結果を抑止回路（５
１）に入力し、キャッシュヒットした場合には、メモリ
アクセス命令を抑止し、キャッシュミスした場合には、
パワーダウンモード発行回路（５２）でパワーダウンモ
ードを解除し、命令をＳＤＲＡＭの集合体である記憶装
置（６）に対して実行し、メモリアクセス命令生成とキ
ャッシュ索引を同時に行うことを特徴とする消費電力低
減装置でもある。The memory access instruction generated by the memory access control circuit (3) and the result indexed by the cache (4) at the same time as the memory access generation are suppressed by the inhibiting circuit (5).
1) If a cache hit occurs, the memory access instruction is suppressed, and if a cache miss occurs,
The power down mode is released by the power down mode issuing circuit (52), the instruction is executed on the storage device (6) which is an aggregate of SDRAMs, and the memory access instruction generation and the cache index are simultaneously performed. It is also a power consumption reduction device.
【００１３】また、動作開始時からメモリアクセス命令
が発行されない区間はパワーダウンモードはＨｉｇｈレ
ベルを維持し、メモリアクセス命令が発行されキャッシ
ュミスすると、パワーダウンモードは一時的にＬｏｗレ
ベルとなりメモリアクセス命令をＳＤＲＡＭの集合体で
ある記憶装置（６）に対して処理し、次のメモリアクセ
ス命令がヒットと判定されると、パワーダウンモードは
Ｈｉｇｈレベルを維持する手段を有することにより、Ｓ
ＤＲＡＭの集合体である記憶装置（６）の消費電力はパ
ワーダウンモード時の消費電力となり通常動作時の消費
電力より低減される、ことを特徴とする消費電力低減装
置でもある。In a section where a memory access instruction is not issued from the start of operation, the power down mode maintains a high level. If a memory access instruction is issued and a cache miss occurs, the power down mode is temporarily set to a low level and the memory access instruction becomes low. Is an aggregate of SDRAM
Treated for a storage device (6), when the next memory access instruction is determined to hit the power down mode by having a means for maintaining High level, S
The power consumption of the storage device (6), which is an aggregate of DRAMs, becomes the power consumption in the power down mode and is reduced from the power consumption in the normal operation.
【００１４】また、ＣＰＵ（１）とキャッシュ（４）の
間に、アクセス頻度算出回路（７）が設けられており、
該アクセス頻度算出回路（７）では、ＣＰＵ（１）から
のメモリアクセス命令を入力にＳＤＲＡＭの集合体であ
る記憶装置（６）を小さな単位で区切りこの単位にアク
セス頻度を算出し、該算出されたアクセス頻度と、キャ
ッシュ（４）のヒット／ ミスを使用してＳＤＲＡＭの
集合体である記憶装置（６）の小さな単位ごとにパワー
ダウンモードを制御することによって、アクセス頻度が
高くキャッシュミスを連続で起こすＳＤＲＡＭの集合体
である記憶装置（６）にはパワーダウンモードを使用し
ないという区別を付ける手段を有する、ことを特徴とす
る消費電力低減装置でもある。An access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4).
In the access frequency calculation circuit (7), a memory access instruction from the CPU (1) is input to form an aggregate of SDRAMs.
The storage frequency of the SDRAM is divided into small units, and the access frequency is calculated in this unit, and the calculated access frequency and the hit / miss of the cache (4) are used for the SDRAM.
Aggregate of SDRAMs with high access frequency and continuous cache misses by controlling power down mode for each small unit of storage device (6) that is an aggregate
The storage device (6) has means for distinguishing that the power down mode is not used.
【０００９】また、ＣＰＵ（１）から発行されたメモリ
アクセス命令をＳＤＲＡＭの集合体である記憶装置
（６）のメモリアクセス形態に変換するメモリアクセス
制御回路（３）と、メモリアクセス命令がメモリコント
ローラ（２）のキャッシュ（４）にヒットしたかミスし
たかを検出しパワーダウンモードまたはメモリアクセス
実行するか判定するモード切替制御回路（５）とを有
し、キャッシュヒット時に、前記モード切替制御回路
（５）で前記記憶装置（６）をパワーダウンモードにす
ることによって消費電力を低減させる、ことを特徴とす
る消費電力低減装置でもある。A memory access control circuit (3) for converting a memory access instruction issued from the CPU (1) into a memory access form of a storage device (6) which is an aggregate of SDRAMs; (2) a mode switching control circuit (5) for detecting whether a hit or a miss has occurred in the cache (4) and determining whether to execute a power down mode or a memory access. (5) The power consumption reduction device in which the power consumption is reduced by putting the storage device (6) into a power down mode.
【００１０】また、メモリアクセス命令を記憶装置
（６）に対して実行する際に、パワーダウンモードをメ
モリアクセス命令の初めに解除し、メモリアクセス命令
終了と同時に設定する装置において、ＣＰＵ（１）から
のメモリアクセス命令を常にメモリアクセス制御回路
（３）でメモリアクセス形式に生成し、モード切替制御
回路（５）に出力し、ＣＰＵ（１）からのメモリアクセ
ス命令をキャッシュ（４）で索引し、キャッシュヒッ
ト、ミスの結果はモード切替制御回路（５）に出力し、
キャッシュミスした場合には、メモリアクセス制御回路
（３）から出力されたメモリアクセス命令をモード切替
制御回路（５）で実行し、キャッシュ（４）にヒットし
た場合には、パワーダウンモードを記憶装置（６）に対
して実行する、ことを特徴とする消費電力低減装置でも
ある。Further, when executing the memory access command to the storage device (6), the power down mode is released at the beginning of the memory access command and set at the same time as the end of the memory access command. The memory access instruction from the CPU (1) is always generated in the memory access format by the memory access control circuit (3), output to the mode switching control circuit (5), and the memory access instruction from the CPU (1) is indexed by the cache (4). , Cache hit and miss results are output to the mode switching control circuit (5),
When a cache miss occurs, the memory access instruction output from the memory access control circuit (3) is executed by the mode switching control circuit (5). When a cache hit occurs, the power down mode is set to the storage device. The power consumption reduction device according to (6) is also executed.
【００１１】また、前記モード切替制御回路（５）は、
初期状態及びメモリアクセス命令が実行されていない時
には、常に記憶装置（６）をパワーダウンモードにして
おく、ことを特徴とする消費電力低減装置でもある。Further, the mode switching control circuit (5) includes:
The power consumption reduction device is characterized in that the storage device (6) is always in the power down mode when the initial state and the memory access instruction are not executed.
【００１２】また、メモリアクセス制御回路（３）で生
成されたメモリアクセス命令とメモリアクセス生成と同
時にキャッシュ（４）で索引された結果を抑止回路（５
１）に入力し、キャッシュヒットした場合には、メモリ
アクセス命令を抑止し、キャッシュミスした場合には、
パワーダウンモード発行回路（５２）でパワーダウンモ
ードを解除し、命令を記憶装置（６）に対して実行し、
メモリアクセス命令生成とキャッシュ索引を同時に行う
ことによって、性能を落とすことなくパワーダウンモー
ドの設定解除を行う、ことを特徴とする消費電力低減装
置でもある。The memory access instruction generated by the memory access control circuit (3) and the result indexed by the cache (4) at the same time as the memory access generation are suppressed by the inhibiting circuit (5).
1) If a cache hit occurs, the memory access instruction is suppressed, and if a cache miss occurs,
The power-down mode issuing circuit (52) releases the power-down mode, executes the instruction to the storage device (6),
The power consumption reduction device is characterized in that the setting of the power-down mode is canceled without lowering the performance by simultaneously performing the memory access instruction generation and the cache index.
【００１３】また、動作開始時からメモリアクセス命令
が発行されない区間はパワーダウンモードはＨｉｇｈレ
ベルを維持し、メモリアクセス命令が発行されキャッシ
ュミスすると、パワーダウンモードは一時的にＬｏｗレ
ベルとなりメモリアクセス命令を記憶装置に対して処理
し、次のメモリアクセス命令がヒットと判定されると、
パワーダウンモードはＨｉｇｈレベルを維持する手段を
有することにより、記憶装置（６）の消費電力はパワー
ダウンモード時の消費電力となり通常動作時の消費電力
より低減される、ことを特徴とする消費電力低減装置で
もある。In a section where a memory access instruction is not issued from the start of operation, the power down mode maintains a high level. If a memory access instruction is issued and a cache miss occurs, the power down mode is temporarily set to a low level and the memory access instruction becomes low. To the storage device, and when it is determined that the next memory access instruction is a hit,
In the power down mode, the power consumption of the storage device (6) becomes the power consumption in the power down mode and is reduced from the power consumption in the normal operation by providing means for maintaining the High level. It is also a reduction device.
【００１４】また、ＣＰＵ（１）とキャッシュ（４）の
間に、アクセス頻度算出回路（７）が設けられており、
該アクセス頻度算出回路（７）では、ＣＰＵ（１）から
のメモリアクセス命令を入力に記憶装置（６）を小さな
単位で区切りこの単位にアクセス頻度を算出し、該算出
されたアクセス頻度と、キャッシュ（４）のヒット／ミ
スを使用して記憶装置（６）の小さな単位ごとにパワー
ダウンモードを制御することによって、アクセス頻度が
高くキャッシュミスを連続で起こす記憶装置（６）には
パワーダウンモードを使用しないという区別を付ける手
段を有する、ことを特徴とする消費電力低減装置でもあ
る。An access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4).
The access frequency calculation circuit (7) divides the storage device (6) into small units in response to a memory access command from the CPU (1) and calculates the access frequency in this unit. By controlling the power-down mode for each small unit of the storage device (6) using the hit / miss of (4), the power-down mode is applied to the storage device (6) having a high access frequency and causing cache misses continuously. The power consumption reduction device further comprises means for distinguishing that the device is not used.
【００１５】［作用］本発明による消費電力低減方法
は、シンクロナスダイナミックランダムアクセスメモリ
（以降ＳＤＲＡＭ）のパワーダウンモード機能をメモリ
コントローラ内のキャッシュヒット／ ミスによって動
作させ消費電力を低減するものである。[Operation] In the power consumption reducing method according to the present invention, a power down mode function of a synchronous dynamic random access memory (hereinafter, SDRAM) is operated by a cache hit / miss in a memory controller to reduce power consumption. .
【００１６】図１において、ＣＰＵ（１）から発行され
たメモリアクセス命令をＳＤＲＡＭの集合体である記憶
装置（６）（以降、記憶装置）のメモリアクセス形態に
変換するメモリアクセス制御回路（３）と、メモリアク
セス命令がメモリコントローラ（２）内のキャッシュ
（４）にヒットしたかミスしたかを検出しパワーダウン
モードまたはメモリアクセス実行するか判定するモード
切替制御回路（５）があり、キャッシュヒット時に、こ
のモード切替制御回路（５）で記憶装置（６）をパワー
ダウンモードにすることによって消費電力を低減させる
ことができる。In FIG. 1, a memory access control circuit (3) for converting a memory access instruction issued from a CPU (1) into a memory access form of a storage device (6) (hereinafter, storage device) which is an aggregate of SDRAMs. And a mode switching control circuit (5) for detecting whether the memory access instruction hits or misses the cache (4) in the memory controller (2) and determines whether to execute the power down mode or the memory access. Sometimes, the mode switching control circuit (5) puts the storage device (6) into the power-down mode to reduce power consumption.
【００１７】[0017]
【発明の実施の形態】［実施例の構成］図１は、本実施
例の構成を示す図である。図１を参照すると、メモリア
クセス命令を記憶装置（６）に対して実行する際にパワ
ーダウンモードをメモリアクセス命令の初めに解除し、
メモリアクセス命令終了と同時に設定する装置におい
て、ＣＰＵ（１）からのメモリアクセス命令を常にメモ
リアクセス制御回路（３）でメモリアクセス形式に生成
し、モード切替制御回路（５）に出力する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Structure of Embodiment] FIG. 1 is a diagram showing the structure of this embodiment. Referring to FIG. 1, when executing the memory access instruction to the storage device (6), the power down mode is released at the beginning of the memory access instruction,
In the device which is set simultaneously with the end of the memory access instruction, a memory access instruction from the CPU (1) is always generated in a memory access format by the memory access control circuit (3) and output to the mode switching control circuit (5).
【００１８】ＣＰＵ（１）からのメモリアクセス命令を
キャッシュ（４）で索引し、キャッシュヒット、ミスの
結果はモード切替制御回路（５）に出力される。The memory access instruction from the CPU (1) is indexed in the cache (4), and the result of the cache hit or miss is output to the mode switching control circuit (5).
【００１９】キャッシュミスした場合には、メモリアク
セス制御回路（３）から出力されたメモリアクセス命令
をモード切替制御回路（５）で（信号線：Ａ）実行し、
キャッシュ（４）にヒットした場合にはパワーダウンモ
ード（信号線：Ｂ）を記憶装置（６）に対して実行す
る。また、モード切替制御回路（５）は初期状態及びメ
モリアクセス命令が実行されていない時には常に記憶装
置（６）をパワーダウンモードにしておく。If a cache miss occurs, the memory access instruction output from the memory access control circuit (3) is executed by the mode switching control circuit (5) (signal line: A),
When the cache (4) is hit, the power down mode (signal line: B) is executed for the storage device (6). The mode switching control circuit (5) keeps the storage device (6) in the power down mode at all times in the initial state and when the memory access instruction is not executed.
【００２０】図３は、モード切替制御回路（５）の構成
を示すブロック図である。図３においてメモリアクセス
制御回路（３）で生成されたメモリアクセス命令とメモ
リアクセス生成と同時にキャッシュ（４）で索引された
結果を抑止回路（５１）に入力しキャッシュヒットした
場合にはメモリアクセス命令を抑止し、キャッシュミス
した場合にはパワーダウンモード発行回路（５２）でパ
ワーダウンモードを信号線：Ｂで解除し命令を記憶装置
（６）に対して実行する。このようにメモリアクセス命
令生成とキャッシュ索引を同時に行うことによって性能
を落とすことなくパワーダウンモードの設定解除を行う
ことができる。FIG. 3 is a block diagram showing the configuration of the mode switching control circuit (5). In FIG. 3, the memory access instruction generated by the memory access control circuit (3) and the result indexed in the cache (4) at the same time as the memory access generation are input to the suppression circuit (51), and when a cache hit occurs, the memory access instruction is issued. When a cache miss occurs, the power down mode is canceled by the signal line B in the power down mode issuing circuit (52) and the instruction is executed to the storage device (6). As described above, by simultaneously performing the memory access instruction generation and the cache index, the setting of the power down mode can be released without lowering the performance.
【００２１】図４は、キャッシュ（４）のヒット／ ミ
ス判定とパワーダウンモードの関係を示したグラフであ
る。図１の回路においてメモリアクセスが開始され、キ
ャッシュミスするとパワーダウンモードはＬｏｗレベル
（メモリアクセス実行）となり、メモリアクセス命令終
了と同時にＨｉｇｈレベル（パワーダウンモード実行）
となる。次にキャッシュヒットするとパワーダウンモー
ドはＨｉｇｈレベルを維持する。FIG. 4 is a graph showing the relationship between the hit / miss judgment of the cache (4) and the power down mode. In the circuit of FIG. 1, when a memory access is started and a cache miss occurs, the power down mode becomes a low level (memory access execution), and at the same time a memory access instruction ends, a high level (power down mode execution).
Becomes Next, when a cache hit occurs, the power down mode maintains the High level.
【００２２】［実施例の動作］次に、図１の回路動作に
ついて、図を参照して説明する。[Operation of Embodiment] Next, the circuit operation of FIG. 1 will be described with reference to the drawings.
【００２３】本装置は、図４に示すように、動作開始時
からメモリアクセス命令が発行されないＹ（Ｓ）区間
は、パワーダウンモードはＨｉｇｈレベルを維持する。As shown in FIG. 4, the power down mode maintains the High level in the Y (S) section where no memory access instruction is issued from the start of the operation, as shown in FIG.
【００２４】次に、メモリアクセス命令が発行されキャ
ッシュミス（ＲＱ１，ＲＱ２，ＲＱ５）するとパワーダ
ウンモードは一時的にＬｏｗレベルとなりメモリアクセ
ス命令を記憶装置に対して処理する。次のメモリアクセ
ス命令（ＲＱ３，ＲＱ４）がヒットと判定されると、パ
ワーダウンモードはＨｉｇｈレベルを維持する。Next, when a memory access instruction is issued and a cache miss (RQ1, RQ2, RQ5) occurs, the power down mode is temporarily set to the low level and the memory access instruction is processed for the storage device. If the next memory access instruction (RQ3, RQ4) is determined to be a hit, the power down mode maintains the High level.
【００２５】これにより、記憶装置（６）の消費電力は
パワーダウンモード時の消費電力となり通常動作時の消
費電力より低減される。As a result, the power consumption of the storage device (6) becomes the power consumption in the power down mode, which is lower than the power consumption in the normal operation.
【００２６】［他の実施例］次に、本発明の他の実施例
について図面を参照して詳細に説明する。Next, another embodiment of the present invention will be described in detail with reference to the drawings.
【００２７】図２を参照すると、ＣＰＵ（１）とキャッ
シュ（４）の間に、アクセス頻度算出回路（７）が設け
られている。アクセス頻度算出回路（７）ではＣＰＵ
（１）からのメモリアクセス命令を入力に、記憶装置
（６）を小さな単位で区切りこの単位にアクセス頻度を
算出する。Referring to FIG. 2, an access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4). In the access frequency calculation circuit (7), the CPU
When the memory access command from (1) is input, the storage device (6) is divided into small units and the access frequency is calculated in this unit.
【００２８】算出されたアクセス頻度と、キャッシュ
（４）のヒット／ ミスを使用して記憶装置（６）の小
さな単位ごとにパワーダウンモードを制御する。The power down mode is controlled for each small unit of the storage device (6) using the calculated access frequency and the hit / miss of the cache (4).
【００２９】これによって、アクセス頻度が高くキャッ
シュミスを連続で起こす記憶装置（６）にはパワーダウ
ンモードを使用しないという区別を付けることができ
る。This makes it possible to make a distinction that the power-down mode is not used for the storage device (6) having a high access frequency and causing cache misses continuously.
【００３０】この実施例は、記憶装置の容量が多くメモ
リアクセスに偏りがある装置において、記憶装置の小さ
な単位でパワーダウンモードを使用できるという新たな
効果がある。This embodiment has a new effect that the power down mode can be used in a small unit of the storage device in a device having a large storage device capacity and a biased memory access.
【００３１】[0031]
【発明の効果】第一の効果は、記憶装置の記憶容量が極
めて多いほど消費電力を低減できる。その理由は、記憶
装置がスタンバイ状態であっても記憶装置の容量が大き
くなれば消費電力は多くなりこれをパワーダウンモード
にすることによって消費電力を低減できる。The first effect is that the power consumption can be reduced as the storage capacity of the storage device becomes extremely large. The reason is that even if the storage device is in the standby state, the power consumption increases as the storage device capacity increases, and the power consumption can be reduced by setting the storage device to the power down mode.
【００３２】第二の効果は、長い期間パワーダウンモー
ドを設定できるので消費電力を低減できる。その理由
は、キャッシュのヒットによってパワーダウンモードを
制御しているのでキャッシュにヒットしている間はＳＤ
ＲＡＭの消費電力は低減される。The second effect is that power consumption can be reduced because the power down mode can be set for a long period of time. The reason is that the power down mode is controlled by the cache hit, so while the cache hit, the SD
The power consumption of the RAM is reduced.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の他の実施例の構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of another embodiment of the present invention.
【図３】モード切替制御回路（５）の構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing a configuration of a mode switching control circuit (5).
【図４】キャッシュ（４）のヒット／ ミス判定とパワ
ーダウンモードの関係を示す図である。FIG. 4 is a diagram showing a relationship between a hit / miss determination of a cache (4) and a power down mode.
【符号の説明】 １ ＣＰＵ ２ メモリコントローラ ３ メモリアクセス制御回路 ４ キャッシュ ５ モード切替制御回路 ６ 記憶装置 ─────────────────────────────────────────────────────
[Description of Signs] 1 CPU 2 Memory controller 3 Memory access control circuit 4 Cache 5 Mode switching control circuit 6 Storage device ───────────────────────── ────────────────────────────
【手続補正書】[Procedure amendment]
【提出日】平成１２年２月２２日（２０００．２．２
２）[Submission date] February 22, 2000 (200.2.2
2)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 消費電力低減装置[Title of the Invention] Power consumption reduction device
【特許請求の範囲】[Claims]
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、消費電力低減装置
に関し、特に、シンクロナスダイナミックランダムアク
セスメモリ（以降ＳＤＲＡＭ）のパワーダウンモード機
能をメモリコントローラ内のキャッシュヒット／ミスに
よって動作させ消費電力を低減するものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power consumption reducing apparatus, and more particularly to a power down mode function of a synchronous dynamic random access memory (hereinafter referred to as SDRAM) operated by a cache hit / miss in a memory controller to reduce power consumption. About what you do.
【０００２】[0002]
【従来の技術】従来、ＳＤＲＡＭを使用した記憶装置で
は、ＳＤＲＡＭアクセスアドレスとＳＤＲＡＭのクロッ
クイネーブル信号で論理を取りアクセスアドレスによっ
てパワーダウンモードを制御している。2. Description of the Related Art Conventionally, in a storage device using an SDRAM, logic is taken by an SDRAM access address and a clock enable signal of the SDRAM, and a power down mode is controlled by the access address.
【０００３】たとえば、特開平９−１８０４３８号公報
によれば、記憶装置の動作時にＳＤＲＡＭのアクセスア
ドレスによってパワーダウンモード開始、終了を制御し
消費電力の低減を行っている。For example, according to Japanese Patent Application Laid-Open No. Hei 9-180438, power-down mode start and end are controlled by an access address of an SDRAM during operation of a storage device to reduce power consumption.
【０００４】また、特開平１−２６０６９０号公報に
は、「メモリアクセス制御方式」として、プロセッサに
よりメモリをリード又はライトするメモリアクセス制御
方式に関し、メモリの使用頻度に応じて最適なアクセス
制御を目的とし、メモリアクセス制御部に、アクセス時
間は長いが消費電力の少ないスタンバイモードによる制
御入力をメモリに設定する機能と、消費電力は多いがア
クセス時間の短いアクティブモードの制御入力をメモリ
に設定する機能を持たせ、更にスタンバイモードとアク
ティブモードを切換設定するモード設定フラグを設け、
上位装置からアクセス制御を受けた時に、モード設定フ
ラグの設定状態に応じてスタンバイモード又はアクティ
ブモードによる制御入力をメモリに設定するように構成
した方式が開示されている。Japanese Patent Application Laid-Open No. 1-260690 discloses a "memory access control method" which relates to a memory access control method in which a memory is read or written by a processor, and which aims at optimal access control according to the frequency of use of the memory. In the memory access control unit, a function to set a control input in a standby mode with a long access time but low power consumption to a memory and a function to set a control input in an active mode to a memory with a long access time and a short access time And a mode setting flag for switching and setting between the standby mode and the active mode is provided.
A method is disclosed in which, when access control is received from a higher-level device, a control input in a standby mode or an active mode is set in a memory according to the setting state of a mode setting flag.
【０００５】[0005]
【発明が解決しようとする課題】しかし、この従来技術
では、次のような問題点があった。記憶装置のアクセス
頻度が高い時には複数個のＳＤＲＡＭのパワーダウンモ
ードを交互に制御しなくてはならなく、必ずアクティブ
状態のＳＤＲＡＭが存在する、ということである。However, this prior art has the following problems. When the access frequency of the storage device is high, the power down mode of a plurality of SDRAMs must be alternately controlled, and there is always an active SDRAM.
【０００６】すなわち、記憶装置にアクセスする限りは
必ず記憶装置をアクティブ状態にしておかなければなら
ず、記憶装置全体を長い期間パワーダウンモードにする
ことができない。この記憶装置でメモリアクセスが数個
のＳＤＲＡＭだけしかない時にはパワーダウンモード開
始、終了を繰り返すだけになってしまいそのＳＤＲＡＭ
を単体でみればパワーダウンモード期間が短く消費電力
を低減することができない。That is, the storage device must be kept active as long as the storage device is accessed, and the entire storage device cannot be put into the power down mode for a long period of time. In this storage device, when only a few SDRAMs are accessed, the power-down mode only starts and ends repeatedly.
When viewed alone, the power down mode period is short and power consumption cannot be reduced.
【０００７】そこで、本発明は、以上の問題点を解決す
る消費電力低減装置を提供することを課題とする。 Therefore, an object of the present invention is to provide a power consumption reduction device which solves the above problems.
【０００８】[0008]
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、ＣＰＵ（１）と、メモリコントローラ
（２）と、ＳＤＲＡＭの集合体である記憶装置（６）と
を備えた消費電力低減装置であって、前記メモリコント
ローラ（２）は、キャッシュ（４）と、メモリアクセス
制御回路（３）と、モード切替制御回路（５）とを備え
たものであり、前記キャッシュ（４）は、前記ＣＰＵ
（１）からのメモリアクセス命令を索引し、キャッシュ
ヒット、ミスの結果を前記モード切替制御回路（５）に
出力するものであり、前記メモリアクセス制御回路
（３）は、前記ＣＰＵ（１）から発行された前記メモリ
アクセス命令を常に前記記憶装置（６）のメモリアクセ
ス形態に変換して、前記モード切替制御回路に出力する
ものであり、前記モード切替制御回路（５）は、前記メ
モリアクセス命令がない時には、前記記憶装置（６）を
常にパワーダウンモードにしておくものであり、前記モ
ード切替制御回路（５）は、前記メモリアクセス命令が
あるときには、前記メモリアクセス命令が前記キャッシ
ュ（４）にヒットした場合には前記記憶装置（６）をパ
ワーダウンモードのまま維持し、前記メモリアクセス命
令が前記キャッシュ（４）にミスヒットした場合には前
記記憶装置（６）を前記メモリアクセス命令を実行する
モードに切り替えるものであり、前記モード切替制御回
路（５）は、前記記憶装置（６）を前記メモリアクセス
命令を実行するモードに切り替える時には、前記記憶装
置（６）のパワーダウンモードをメモリアクセス命令の
はじめに解除し、前記メモリアクセス制御回路（３）か
ら出力されたメモリアクセス命令を前記記憶装置（６）
に対し実行し、前記メモリアクセス命令終了と同時に前
記記憶装置（６）のパワーダウンモードを設定するもの
である。 Means for Solving the Problems To solve the above problems,
The present invention relates to a CPU (1) and a memory controller
(2) a storage device (6) which is an aggregate of SDRAMs;
A power consumption reduction device comprising:
Laura (2) has cache (4) and memory access
A control circuit (3) and a mode switching control circuit (5) are provided.
Wherein the cache (4) is
Index the memory access instruction from (1) and cache
The result of the hit or miss is sent to the mode switching control circuit (5).
The memory access control circuit
(3) The memory issued by the CPU (1)
An access instruction is always sent to the memory access of the storage device (6).
Output to the mode switching control circuit
Wherein the mode switching control circuit (5) is
When there is no memory access instruction, the storage device (6) is
The power down mode is always set.
The mode switching control circuit (5) is configured so that the memory access instruction
In some cases, the memory access instruction is
When hit in menu (4), the storage device (6) is
Keep the memory access mode and
If the instruction misses the cache (4),
The storage device (6) executes the memory access instruction.
Mode switching.
The path (5) accesses the storage device (6) to the memory access
When switching to the mode for executing instructions, the storage device
The power down mode of (6) is
First, release the memory access control circuit (3).
The memory access command output from the storage device (6)
At the same time as the end of the memory access instruction.
Setting the power down mode of the storage device (6)
It is.
【０００９】本発明においては、前記モード切替制御回
路（５）は、初期状態及びメモリアクセス命令が実行さ
れていない時には、常に前記記憶装置（６）をパワーダ
ウンモードにしておくこととしてもよい。 In the present invention, the mode switching control circuit
In the path (5), the initial state and the memory access instruction are executed.
When not in use, the storage device (6) is always powered down.
Mode may be set.
【００１０】又、本発明においては、前記メモリアクセ
ス制御回路（３）が行う前記メモリアクセス命令の前記
変換と、前記キャッシュ（４）が行う前記索引とは同時
に行われるものであり、前記モード切替制御回路（５）
は抑止回路（５１）とパワーダウンモード発行回路（５
２）を備えたものであり、前記抑止回路（５１）は、前
記メモリアクセス制御回路（３）で変換された前記メモ
リアクセス命令と、前記変換と同時にキャッシュ（４）
で索引された結果とを入力し、前記結果がキャッシュヒ
ットを示す場合には、前記メモリアクセス命令を抑止す
るものであり、前記パワーダウンモード発行回路（５
２）は、前記結果がキャッシュミスを示す場合には、前
記記憶装置（６）のパワーダウンモードを解除し、前記
メモリアクセス命令を前記記憶装置に対して実行するも
のであることとしてもよい。 Further , in the present invention, the memory access
The memory access instruction executed by the memory control circuit (3).
Conversion and the index performed by the cache (4) are simultaneous
The mode switching control circuit (5)
Is a suppression circuit (51) and a power down mode issuance circuit (5
2), wherein the suppression circuit (51) is
The memo converted by the memory access control circuit (3).
Cache at the same time as the re-access instruction and the conversion (4)
Enter the result indexed in
The memory access instruction if the
The power down mode issuing circuit (5)
2) if the result indicates a cache miss,
Release the power down mode of the storage device (6), and
Executing a memory access instruction to the storage device;
It may be that it is.
【００１１】又、本発明においては、動作開始時からメ
モリアクセス命令が発行されない区間はパワーダウンモ
ードはＨｉｇｈレベルを維持し、前記メモリアクセス命
令が発行されキャッシュミスすると、前記記憶装置
（６）のパワーダウンモードは一時的にＬｏｗレベルと
なり前記メモリアクセス命令を前記記憶装置（６）に対
して処理し、次のメモリアクセス命令がヒットと判定さ
れると、前記記憶装置（６）のパワーダウンモードはＨ
ｉｇｈレベルを維持することとしてもよい。 Further , in the present invention, the menu is started from the start of the operation.
In the section where the memory access instruction is not issued,
The memory mode maintains the High level, and the memory access instruction is maintained.
Command is issued and a cache miss occurs, the storage device
The power down mode of (6) is temporarily low level.
The memory access instruction to the storage device (6).
And the next memory access instruction is determined to be a hit.
The power down mode of the storage device (6) is H
The high level may be maintained.
【００１２】又、本発明においては、前記ＣＰＵ（１）
と前記キャッシュ（４）の間に、アクセス頻度算出回路
（７）が設けられており、前記アクセス頻度算出回路
（７）は、前記ＣＰＵ（１）からの前記メモリアクセス
命令を入力として、前記記憶装置（６）を小さな単位で
区切りこの単位にアクセス頻度を算出し、前記モード切
替制御回路（５）は、前記アクセス頻度算出回路（７）
が算出したアクセス頻度と、前記キャッシュが出力した
前記結果を使用して、前記記憶装置（６）の前記小さな
単位ごとにパワーダウンモードを制御することにより、
アクセス頻度が高くキャッシュミスを連続で起こす記憶
装置（６）にはパワーダウンモードを使用しないように
制御することとしてもよい。 In the present invention, the CPU (1)
An access frequency calculation circuit between the cache and the cache (4)
(7) is provided, the access frequency calculation circuit
(7) The memory access from the CPU (1)
Inputting a command, the storage device (6) is stored in small units.
Calculate the access frequency for this unit and switch to the mode
The access frequency calculation circuit (7).
And the access frequency calculated by
Using the result, the small storage device (6)
By controlling the power down mode for each unit,
Memory that frequently accesses and causes cache misses continuously
Do not use power down mode for device (6)
It may be controlled.
【００１３】 [0013]
【発明の実施の形態】図１は、本発明の実施形態の構成DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows the configuration of an embodiment of the present invention.
を示す図である。FIG.
【００１４】図１を参照すると、メモリアクセス命令を
ＳＤＲＡＭの集合体である記憶装置（６）に対して実行
する際にパワーダウンモードをメモリアクセス命令の初
めに解除し、メモリアクセス命令終了と同時に設定する
装置において、ＣＰＵ（１）からのメモリアクセス命令
を常にメモリアクセス制御回路（３）でメモリアクセス
形式に生成し、モード切替制御回路（５）に出力する。 Referring to FIG . 1, a memory access instruction is
Execute for storage device (6) which is an aggregate of SDRAM
Power-down mode when the first memory access instruction
And set at the same time the memory access instruction ends
In the device, a memory access instruction from the CPU (1)
Memory access by the memory access control circuit (3)
It is generated in a format and output to the mode switching control circuit (5).
【００１５】ＣＰＵ（１）からのメモリアクセス命令を
キャッシュ（４）で索引し、キャッシュヒット、ミスの
結果はモード切替制御回路（５）に出力される。 A memory access instruction from the CPU (1)
Index in cache (4), cache hit, miss
The result is output to the mode switching control circuit (5).
【００１６】キャッシュミスした場合には、メモリアク
セス制御回路（３）から出力されたメモリアクセス命令
をモード切替制御回路（５）で（信号線：Ａ）実行す
る。 When a cache miss occurs, a memory access
Memory access instruction output from the access control circuit (3)
Is executed by the mode switching control circuit (5) (signal line: A).
You.
【００１７】一方、キャッシュ（４）にヒットした場合
には、パワーダウンモード（信号線：Ｂ）を記憶装置
（６）に対して実行する。 On the other hand, when the cache (4) is hit
Power-down mode (signal line: B)
Execute for (6).
【００１８】また、モード切替制御回路（５）は初期状
態及びメモリアクセス命令が実行されていない時には常
に記憶装置（６）をパワーダウンモードにしておく。 The mode switching control circuit (5) is in the initial state.
Status and when memory access instructions are not being executed.
First, the storage device (6) is set to the power down mode.
【００１９】図３は、モード切替制御回路（５）の構成
を示すブロック図である。 FIG . 3 shows the configuration of the mode switching control circuit (5).
FIG.
【００２０】図３においてメモリアクセス制御回路
（３）で生成されたメモリアクセス命令とメモリアクセ
ス生成と同時にキャッシュ（４）で索引された結果を抑
止回路（５１）に入力しキャッシュヒットした場合には
メモリアクセス命令を抑止し、キャッシュミスした場合
にはパワーダウンモード発行回路（５２）でパワーダウ
ンモードを信号線：Ｂで解除し命令を記憶装置（６）に
対して実行する。このようにメモリアクセス命令生成と
キャッシュ索引を同時に行うことによって性能を落とす
ことなくパワーダウンモードの設定解除を行うことがで
きる。 FIG . 3 shows a memory access control circuit.
Memory access instruction and memory access generated in (3)
Suppress results indexed by cache (4) at the same time
If a cache hit occurs after input to the stop circuit (51)
When memory access instructions are suppressed and a cache miss occurs
Power down mode issuing circuit (52)
Mode is released by the signal line: B and the instruction is stored in the storage device (6).
Run against Thus, memory access instruction generation and
Performance degradation due to concurrent cache indexing
The power-down mode setting can be canceled without
Wear.
【００２１】図４は、キャッシュ（４）のヒット／ ミ
ス判定とパワーダウンモードの関係を示したグラフであ
る。図１の回路においてメモリアクセスが開始され、キ
ャッシュミスするとパワーダウンモードはＬｏｗレベル
（メモリアクセス実行）となり、メモリアクセス命令終
了と同時にＨｉｇｈレベル（パワーダウンモード実行）
となる。次にキャッシュヒットするとパワーダウンモー
ドはＨｉｇｈレベルを維持する。FIG. 4 is a graph showing the relationship between the hit / miss judgment of the cache (4) and the power down mode. In the circuit of FIG. 1, when a memory access is started and a cache miss occurs, the power down mode becomes a low level (memory access execution), and at the same time a memory access instruction ends, a high level (power down mode execution)
Becomes Next, when a cache hit occurs, the power down mode maintains the High level.
【００２２】次に、図１の回路動作について、図を参照
して説明する。 Next , the circuit operation of FIG. 1 will be described with reference to the drawings.
【００２３】本装置は、図４に示すように、動作開始時
からメモリアクセス命令が発行されないＹ（Ｓ）区間
は、パワーダウンモードはＨｉｇｈレベルを維持する。As shown in FIG. 4, the power down mode maintains the High level in the Y (S) section where no memory access instruction is issued from the start of the operation, as shown in FIG.
【００２４】次に、メモリアクセス命令が発行されキャ
ッシュミス（ＲＱ１，ＲＱ２，ＲＱ５）するとパワーダ
ウンモードは一時的にＬｏｗレベルとなりメモリアクセ
ス命令を記憶装置に対して処理する。次のメモリアクセ
ス命令（ＲＱ３，ＲＱ４）がヒットと判定されると、パ
ワーダウンモードはＨｉｇｈレベルを維持する。Next, when a memory access instruction is issued and a cache miss (RQ1, RQ2, RQ5) occurs, the power down mode is temporarily set to the low level and the memory access instruction is processed for the storage device. If the next memory access instruction (RQ3, RQ4) is determined to be a hit, the power down mode maintains the High level.
【００２５】これにより、記憶装置（６）の消費電力は
パワーダウンモード時の消費電力となり通常動作時の消
費電力より低減される。As a result, the power consumption of the storage device (6) becomes the power consumption in the power down mode, which is lower than the power consumption in the normal operation.
【００２６】次に、本発明の他の実施形態について図面
を参照して詳細に説明する。[0026] Next, another embodiment of the present invention with reference to the accompanying drawings.
【００２７】図２を参照すると、ＣＰＵ（１）とキャッ
シュ（４）の間に、アクセス頻度算出回路（７）が設け
られている。アクセス頻度算出回路（７）ではＣＰＵ
（１）からのメモリアクセス命令を入力に、記憶装置
（６）を小さな単位で区切りこの単位にアクセス頻度を
算出する。Referring to FIG. 2, an access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4). In the access frequency calculation circuit (7), the CPU
When the memory access command from (1) is input, the storage device (6) is divided into small units and the access frequency is calculated in this unit.
【００２８】算出されたアクセス頻度と、キャッシュ
（４）のヒット／ ミスを使用して記憶装置（６）の小
さな単位ごとにパワーダウンモードを制御する。The power down mode is controlled for each small unit of the storage device (6) using the calculated access frequency and the hit / miss of the cache (4).
【００２９】これによって、アクセス頻度が高くキャッ
シュミスを連続で起こす記憶装置（６）にはパワーダウ
ンモードを使用しないという区別を付けることができ
る。This makes it possible to make a distinction that the power-down mode is not used for the storage device (6) having a high access frequency and causing cache misses continuously.
【００３０】この実施形態は、記憶装置の容量が多くメ
モリアクセスに偏りがある装置において、記憶装置の小
さな単位でパワーダウンモードを使用できるという新た
な効果がある。This embodiment has a new effect that the power down mode can be used in a small unit of the storage device in a device having a large storage device capacity and uneven memory access.
【００３１】[0031]
【発明の効果】第一の効果は、記憶装置の記憶容量が極
めて多いほど消費電力を低減できる。その理由は、記憶
装置がスタンバイ状態であっても記憶装置の容量が大き
くなれば消費電力は多くなりこれをパワーダウンモード
にすることによって消費電力を低減できる。The first effect is that the power consumption can be reduced as the storage capacity of the storage device becomes extremely large. The reason is that even if the storage device is in the standby state, the power consumption increases as the storage device capacity increases, and the power consumption can be reduced by setting the storage device to the power down mode.
【００３２】第二の効果は、長い期間パワーダウンモー
ドを設定できるので消費電力を低減できる。その理由
は、キャッシュのヒットによってパワーダウンモードを
制御しているのでキャッシュにヒットしている間はＳＤ
ＲＡＭの消費電力は低減される。The second effect is that power consumption can be reduced because the power down mode can be set for a long period of time. The reason is that the power down mode is controlled by the cache hit, so while the cache hit, the SD
The power consumption of the RAM is reduced.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の実施形態の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の他の実施形態の構成を示すブロック図
である。2 is a block diagram showing the configuration of another embodiment of the present invention.
【図３】モード切替制御回路（５）の構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing a configuration of a mode switching control circuit (5).
【図４】キャッシュ（４）のヒット／ ミス判定とパワ
ーダウンモードの関係を示す図である。FIG. 4 is a diagram showing a relationship between a hit / miss determination of a cache (4) and a power down mode.
【符号の説明】 １ ＣＰＵ ２ メモリコントローラ ３ メモリアクセス制御回路 ４ キャッシュ ５ モード切替制御回路 ６ 記憶装置[Description of Signs] 1 CPU 2 Memory controller 3 Memory access control circuit 4 Cache 5 Mode switching control circuit 6 Storage device
Claims (7)
セスメモリ（ＳＤＲＡＭ）のパワーダウンモード機能
を、メモリコントローラ内のキャッシュヒット/ ミスに
よって動作させて消費電力を低減する手段を有する、こ
とを特徴とする消費電力低減装置。1. A power consumption reduction method comprising: means for operating a power down mode function of a synchronous dynamic random access memory (SDRAM) by a cache hit / miss in a memory controller to reduce power consumption. apparatus.
セス命令をＳＤＲＡＭの集合体である記憶装置（６）の
メモリアクセス形態に変換するメモリアクセス制御回路
（３）と、 メモリアクセス命令がメモリコントローラ（２）のキャ
ッシュ（４）にヒットしたかミスしたかを検出しパワー
ダウンモードまたはメモリアクセス実行するか判定する
モード切替制御回路（５）とを有し、 キャッシュヒット時に、前記モード切替制御回路（５）
で前記記憶装置（６）をパワーダウンモードにすること
によって消費電力を低減させる、ことを特徴とする消費
電力低減装置。2. A memory access control circuit (3) for converting a memory access instruction issued from a CPU (1) into a memory access form of a storage device (6) which is an aggregate of SDRAMs; A mode switching control circuit (5) for detecting whether a hit or a miss has occurred in the cache (4) of (2) and determining whether to execute a power-down mode or a memory access. (5)
The power consumption reduction device according to claim 1, wherein the power consumption is reduced by putting the storage device (6) into a power down mode.
対して実行する際に、パワーダウンモードをメモリアク
セス命令の初めに解除し、メモリアクセス命令終了と同
時に設定する装置において、 ＣＰＵ（１）からのメモリアクセス命令を常にメモリア
クセス制御回路（３）でメモリアクセス形式に生成し、
モード切替制御回路（５）に出力し、 ＣＰＵ（１）からのメモリアクセス命令をキャッシュ
（４）で索引し、キャッシュヒット、ミスの結果はモー
ド切替制御回路（５）に出力し、 キャッシュミスした場合には、メモリアクセス制御回路
（３）から出力されたメモリアクセス命令をモード切替
制御回路（５）で実行し、 キャッシュ（４）にヒットした場合には、パワーダウン
モードを記憶装置（６）に対して実行する、ことを特徴
とする消費電力低減装置。3. A device for canceling a power down mode at the beginning of a memory access command when executing a memory access command to a storage device, and setting the mode at the same time as the end of the memory access command. Always generates a memory access instruction from the memory access control circuit (3) in a memory access format.
Output to the mode switching control circuit (5), index the memory access instruction from the CPU (1) in the cache (4), output the result of cache hit and miss to the mode switching control circuit (5), and perform a cache miss. In this case, the memory access instruction output from the memory access control circuit (3) is executed by the mode switching control circuit (5), and when the cache (4) is hit, the power down mode is set to the storage device (6). A power consumption reduction device.
状態及びメモリアクセス命令が実行されていない時に
は、常に記憶装置（６）をパワーダウンモードにしてお
く、ことを特徴とする請求項３記載の消費電力低減装
置。4. The mode switching control circuit according to claim 3, wherein the storage device is always in a power down mode when an initial state and a memory access instruction are not executed. The power consumption reducing device as described in the above.
れたメモリアクセス命令とメモリアクセス生成と同時に
キャッシュ（４）で索引された結果を抑止回路（５１）
に入力し、 キャッシュヒットした場合には、メモリアクセス命令を
抑止し、 キャッシュミスした場合には、パワーダウンモード発行
回路（５２）でパワーダウンモードを解除し、命令を記
憶装置（６）に対して実行し、メモリアクセス命令生成
とキャッシュ索引を同時に行うことによって、性能を落
とすことなくパワーダウンモードの設定解除を行う、こ
とを特徴とする消費電力低減装置。And a memory access instruction generated by the memory access control circuit and a result indexed by the cache simultaneously with the memory access generation.
When a cache hit occurs, the memory access instruction is suppressed. When a cache miss occurs, the power down mode is released by the power down mode issuing circuit (52), and the instruction is sent to the storage device (6). A power-down mode without releasing performance by simultaneously executing memory access instruction generation and cache indexing.
行されない区間はパワーダウンモードはＨｉｇｈレベル
を維持し、 メモリアクセス命令が発行されキャッシュミスすると、
パワーダウンモードは一時的にＬｏｗレベルとなりメモ
リアクセス命令を記憶装置に対して処理し、 次のメモリアクセス命令がヒットと判定されると、パワ
ーダウンモードはＨｉｇｈレベルを維持する手段を有す
ることにより、記憶装置（６）の消費電力はパワーダウ
ンモード時の消費電力となり通常動作時の消費電力より
低減される、ことを特徴とする消費電力低減装置。6. A section in which no memory access instruction is issued from the start of operation, the power down mode maintains a high level, and when a memory access instruction is issued and a cache miss occurs,
The power-down mode temporarily goes to the low level, processes the memory access instruction to the storage device, and when the next memory access instruction is determined to be a hit, the power-down mode has means for maintaining the high level. A power consumption reduction device, wherein the power consumption of the storage device (6) becomes power consumption in a power down mode and is reduced from power consumption in a normal operation.
に、アクセス頻度算出回路（７）が設けられており、該
アクセス頻度算出回路（７）では、ＣＰＵ（１）からの
メモリアクセス命令を入力に記憶装置（６）を小さな単
位で区切りこの単位にアクセス頻度を算出し、 該算出されたアクセス頻度と、キャッシュ（４）のヒッ
ト/ ミスを使用して記憶装置（６）の小さな単位ごとに
パワーダウンモードを制御することによって、アクセス
頻度が高くキャッシュミスを連続で起こす記憶装置
（６）にはパワーダウンモードを使用しないという区別
を付ける手段を有する、ことを特徴とする消費電力低減
装置。7. An access frequency calculation circuit (7) is provided between the CPU (1) and the cache (4), and the access frequency calculation circuit (7) includes a memory access instruction from the CPU (1). Is input, the storage device (6) is divided into small units, the access frequency is calculated in this unit, and the calculated access frequency and the hit / miss of the cache (4) are used to calculate the small unit of the storage device (6). A power-down mode for each of the storage devices (6) having a high access frequency and continuously causing a cache miss, including means for distinguishing that the power-down mode is not used; apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324077A JP3056175B2 (en) | 1998-11-13 | 1998-11-13 | Power consumption reduction device |
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| JP10324077A JP3056175B2 (en) | 1998-11-13 | 1998-11-13 | Power consumption reduction device |
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Family
ID=18161902
Family Applications (1)
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|---|---|---|---|
| JP10324077A Expired - Lifetime JP3056175B2 (en) | 1998-11-13 | 1998-11-13 | Power consumption reduction device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2012008071A1 (en) * | 2010-07-13 | 2012-01-19 | パナソニック株式会社 | Data processing device, semiconductor device and control method |
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-
1998
- 1998-11-13 JP JP10324077A patent/JP3056175B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7934114B2 (en) | 2006-06-28 | 2011-04-26 | Panasonic Corporation | Method of controlling information processing device, information processing device, program, and program converting method |
| WO2012008071A1 (en) * | 2010-07-13 | 2012-01-19 | パナソニック株式会社 | Data processing device, semiconductor device and control method |
| US9124351B2 (en) | 2011-08-30 | 2015-09-01 | Renesas Electronics Corporation | Semiconductor device, radio communication terminal using the same, and control method |
Also Published As
| Publication number | Publication date |
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