JP2000148524A - Fail-safe collating device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は鉄道信号用情報処理
システムにおける高速マイクロプロセッサの動作を監視
するフェールセーフ照合装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fail-safe verification apparatus for monitoring the operation of a high-speed microprocessor in a railway signal information processing system.
【0002】[0002]
【従来の技術】図5は従来のフェールセーフ照合装置の
ブロック構成の例を示すものである。図5において、フ
ェールセーフ照合装置は、二系統のマイクロプロセッサ
(以下「MPU」という)50,51、主記憶装置及び
補助記憶装置などのメモリ53,56、入出力装置5
4,57などの周辺装置と二系統のデータバス55,5
8を経て供給されるデータを監視するデータ照合回路5
9から構成される。2. Description of the Related Art FIG. 5 shows an example of a block configuration of a conventional fail-safe collating apparatus. In FIG. 5, the fail-safe verification device includes two microprocessors (hereinafter, referred to as “MPU”) 50 and 51, memories 53 and 56 such as a main storage device and an auxiliary storage device, and an input / output device 5.
Peripherals such as 4, 57 and two data buses 55, 5
Data collating circuit 5 for monitoring the data supplied via 8
9 is comprised.
【0003】データ照合回路59はタイミング生成部5
2、データ保持部60,61及び比較回路62から構成
され、MPU50,51のデータ転送サイクル毎にデー
タの照合を行なっている。このデータ照合回路59はM
PU50,51、メモリ53,56あるいは入出力装置
54,57がデータを取得する時期を予測して、タイミ
ングを合わせて2つのデータを記憶すると共に、2つの
データの一致判定を行なう。タイミング生成部52はM
PU50,51の出力であるバスサイクルタイミング信
号200により所望タイミング信号201を生成し、デ
ータ保持部60,61及び比較回路62を動作させる。[0003] The data collating circuit 59 includes a timing generator 5.
2. It is composed of data holding units 60 and 61 and a comparison circuit 62, and performs data collation for each data transfer cycle of the MPUs 50 and 51. This data matching circuit 59
The PUs 50 and 51, the memories 53 and 56 or the input / output devices 54 and 57 predict the timing of acquiring data, store the two data at the same timing, and determine the coincidence of the two data. The timing generation unit 52 uses M
The desired timing signal 201 is generated by the bus cycle timing signal 200 output from the PUs 50 and 51, and the data holding units 60 and 61 and the comparison circuit 62 are operated.
【0004】タイミング生成部52は、例えば、クロッ
ク信号を発生させる図示しないクロック発生部及びクロ
ック制御部から構成され、MPU50,51から出力さ
れたバスサイクルタイミング信号200をクロック制御
部に入力すると、クロック制御部からのクロック制御信
号に応答してタイミング信号201をデータ保持部6
0,61及び比較回路62へ出力する。[0004] The timing generator 52 comprises, for example, a clock generator and a clock controller (not shown) for generating a clock signal. When the bus cycle timing signal 200 output from the MPUs 50 and 51 is input to the clock controller, the clock generator 52 generates a clock. In response to a clock control signal from the control unit, the timing signal 201 is stored in the data holding unit 6.
0, 61 and the comparison circuit 62.
【0005】データ保持部60,61は、例えば、フリ
ップフロップ回路及びゲート回路からなるレジスタによ
り構成され、タイミング生成部52からのラッチ信号で
あるタイミング信号201によりある瞬間におけるデー
タバス上のデータを取り込んで記憶する。比較回路62
は、タイミング生成部52から出力されるタイミング信
号201を比較開始トリガ信号としてデータ保持部6
0、61に記憶されていたデータのデータ長を比較し、
一致する場合には一致信号を示すパルス信号を出力し、
不一致であるときハイレベル(Hレベル)またはローレ
ベル(Lレベル)信号を出力する。The data holding units 60 and 61 are constituted by, for example, a register comprising a flip-flop circuit and a gate circuit, and take in data on a data bus at a certain moment by a timing signal 201 which is a latch signal from a timing generation unit 52. Remember. Comparison circuit 62
The data holding unit 6 uses the timing signal 201 output from the timing generation unit 52 as a comparison start trigger signal.
Compare the data lengths of the data stored in 0 and 61,
If they match, a pulse signal indicating a match signal is output,
If they do not match, a high level (H level) or low level (L level) signal is output.
【0006】図6は図5のブロック構成における各ブロ
ックの動作を示すものである。図6の説明においては図
5の構成を参照して説明する。図6(A)に示すデータ
A〜Cが図に示すMPU50,51、メモリ53,56
あるいは入出力装置54,57からデータバス55,5
8を経てデータ照合回路59に転送される。このときに
は、データ照合回路59のタイミング生成部52におい
て、MPU50,51から出力するバスサイクルタイミ
ング信号200に応答してデータ保持トリガ信号である
ラッチ信号を作成し、データ保持部60,61でデータ
を一時保持する。FIG. 6 shows the operation of each block in the block configuration of FIG. 6 will be described with reference to the configuration of FIG. Data A to C shown in FIG. 6A correspond to MPUs 50 and 51 and memories 53 and 56 shown in FIG.
Alternatively, the data buses 55, 5
The data is transferred to the data collating circuit 59 through the step 8. At this time, the timing generation unit 52 of the data matching circuit 59 creates a latch signal as a data holding trigger signal in response to the bus cycle timing signal 200 output from the MPU 50, 51, and the data holding unit 60, 61 converts the data. Hold temporarily.
【0007】次に、データ保持部60、61は図6
(B)に示すタイミング生成部52からのタイミング信
号201によりデータを読み出し、比較回路62に入力
する。比較回路62はタイミング生成部52からのタイ
ミング信号201である比較開始トリガ信号を入力する
と、2系統のデータバス55,58から取り込んだデー
タの一致あるいは不一致を判定し、一致する場合にパル
ス信号を出力し、不一致の場合にハイレベル信号または
ローレベル信号のいずれかの信号を出力して出力を固定
する。データ照合回路59は、一度不一致の照合をする
と、データ照合装置59は状態を記憶して、再び交互出
力信号に復帰できないようにする。これにより、従来の
フェールセーフデータ照合装置は、一度データ照合回路
59において2系統のデータに不一致があると判定する
と、不一致状態を記憶することにより、フエールセーフ
照合装置内に故障があることを図示しない表示装置など
により知らしめ、故障のまま動作させないようにしてフ
ェールセーフを実現している。Next, the data holding units 60 and 61 are shown in FIG.
Data is read out by the timing signal 201 from the timing generation unit 52 shown in FIG. When the comparison circuit 62 receives the comparison start trigger signal as the timing signal 201 from the timing generation section 52, the comparison circuit 62 determines whether data taken in from the two data buses 55 and 58 match or not, and when they match, outputs a pulse signal. And outputs a high-level signal or a low-level signal when they do not match, and fixes the output. Once the data matching circuit 59 has made a mismatch check, the data matching device 59 stores the state so that it cannot return to the alternate output signal again. As a result, the conventional fail-safe data collating device, once determining that there is a mismatch between the two systems of data in the data collating circuit 59, stores the mismatch status to indicate that there is a failure in the fail-safe collating device. A fail-safe is realized by notifying a display device or the like that does not operate so as not to operate it with a failure.
【0008】一方、この種のフェールセーフ照合装置で
は、MPU50,51が高速対応の場合にMPU50,
51の動作速度がデータ照合回路59の内部の図示しな
い遅延回路の影響でMPU50,51の動作速度を制限
することがあるので、MPU50,51を高速動作でき
るようにすることが要望されている。On the other hand, in this type of fail-safe collating apparatus, when the MPUs 50 and 51 are compatible with high speed,
Since the operating speed of the MPU 51 may limit the operating speed of the MPUs 50 and 51 due to the influence of a delay circuit (not shown) inside the data matching circuit 59, it is demanded that the MPUs 50 and 51 be operated at high speed.
【0009】このような要望に応えるための方策とし
て、従来のフェールセーフ照合装置には、高速性能を有
するマイクロプロセッサMPUに対応したデータ照合回
路として、例えば、「京三サーキュラーVOL.44,
NO1平成5年(1993年)」に記載されたバス比較
回路を用いたものがある。このバス比較回路では、図示
しないデータ圧縮回路にA,B系の32ビットデータバ
スよりデータが転送されると、データ圧縮回路において
データの圧縮を行なった後に、データが図示しない比較
回路CMPで比較され、データの正常または異常を判定
している。上記データ圧縮回路によりデータの加工をす
ることにより、MPUを高速動作させることが可能であ
る。As a measure for responding to such a demand, a conventional fail-safe collation device includes a data collation circuit corresponding to a microprocessor MPU having a high-speed performance, for example, a “Kyosan Circular VOL.
No. 1 (1993)) using a bus comparison circuit. In this bus comparison circuit, when data is transferred to a data compression circuit (not shown) from an A / B 32-bit data bus, the data is compressed by a data compression circuit and then compared by a comparison circuit CMP (not shown). The data is judged to be normal or abnormal. By processing data with the data compression circuit, the MPU can operate at high speed.
【0010】[0010]
【発明を解決しょうとする課題】しかしながら、これま
でのフェールセーフ照合装置は、データ圧縮回路のよう
な複雑な回路構成が必要になるためデータの処理が複雑
になり、データの照合の際にデータ処理が複雑になると
いう課題や、動作速度が遅くなるという課題があり、各
種鉄道信号用情報システムに適用する汎用性の高い装置
を提供することが困難になるという課題がある。However, the conventional fail-safe verification device requires a complicated circuit configuration such as a data compression circuit, which complicates data processing. There is a problem that processing becomes complicated, a problem that operation speed becomes slow, and a problem that it becomes difficult to provide a highly versatile device applied to various railway signal information systems.
【0011】本発明は上記要望及び課題に鑑みてなされ
たものであって、第1の目的は、第1内部メモリから読
み出されたデータを第2内部メモリから読み出した命令
に基づいてバッファに書込みまたはバッファから読み出
す時のデータ照合部の動作速度の影響を受けずに、マイ
クロプロセッサを優先して高速で動作させることができ
るフェールセーフ照合装置を提供することにある。The present invention has been made in view of the above demands and problems, and a first object is to store data read from a first internal memory in a buffer based on an instruction read from a second internal memory. It is an object of the present invention to provide a fail-safe collating apparatus that can operate a microprocessor with high priority without being affected by the operation speed of a data collating unit when writing or reading from a buffer.
【0012】また、本発明の第2の目的は、フェールセ
ーフ照合装置内のデータ処理を簡単にすることにより、
データ照合の際の演算処理を簡単にすると共に、各種鉄
道信号用情報システムとして電子連動装置、電子端末装
置、電子踏切制御装置、ATC、トランスポンダなどの
装置にも容易に適用できる汎用的なフェールセーフ照合
装置を提供することにある。A second object of the present invention is to simplify data processing in a fail-safe collating device,
A general-purpose fail-safe that simplifies arithmetic processing for data collation and can be easily applied to devices such as electronic interlocking devices, electronic terminal devices, electronic level crossing control devices, ATCs, and transponders as various railway signal information systems. A collation device is provided.
【0013】[0013]
【課題を解決するための手段】請求項1に係るフェール
セーフ照合装置は、少なくとも2系統の各バスにそれぞ
れ接続された高速プロセッサと、高速プロセッサからの
命令により制御信号を作成し、前記高速プロセッサから
前記各バスを経て転送されるデータの書込み読出し命令
をし、読出されたそれぞれのデータが一致するか否かの
照合をするデータ照合部とを含むフェールセーフ照合装
置において、プロセッサは、データまたは命令を記憶す
る第1または第2内部メモリを含み、データ照合部は、
第1内部メモリから各バスに転送されるデータを処理す
るとき、第2内部メモリから呼び出された命令によりデ
ータの処理をする制御信号を生成する信号生成部と、信
号生成部で生成された制御信号により各バスに転送され
る順にデータを書き込むと共に、書き込まれたデータの
順に読み出すそれぞれのバッファメモリと、バッファメ
モリから読み出されたそれぞれのデータが一致するか否
かの比較判定をするデータ比較判定部とを含むことを特
徴とする。According to a first aspect of the present invention, there is provided a fail-safe collating apparatus, comprising: a high-speed processor connected to each of at least two buses; and a control signal generated by an instruction from the high-speed processor. And a data collating unit for performing a write / read command of data transferred via the buses and collating whether or not the read data match each other. A first or second internal memory for storing instructions, wherein the data collating unit comprises:
When processing data transferred from the first internal memory to each bus, a signal generation unit for generating a control signal for processing data in accordance with an instruction called from the second internal memory, and a control generated by the signal generation unit A data comparison in which data is written in the order in which the data is transferred to each bus according to a signal, and each buffer memory for reading in the order of the written data is compared with each data read from the buffer memory. And a determining unit.
【0014】請求項1に係るフェールセーフ照合装置で
は、各バスにそれぞれ接続された高速プロセッサにそれ
ぞれ第1内部メモリと第2内部メモリとを配置し、第1
内部メモリにデータを格納し、第2内部メモリに命令を
格納する。According to the first aspect of the present invention, the first internal memory and the second internal memory are respectively disposed in the high-speed processors connected to the respective buses.
The data is stored in the internal memory, and the instruction is stored in the second internal memory.
【0015】データ照合部は、信号生成部、第1及び第
2バッファメモリ及びデータ比較判定部からなり、信号
生成部で第1内部メモリから第1バスに転送されるデー
タを処理するとき、第2内部メモリから呼び出された命
令によりデータの処理をする制御信号を生成する。また
データ照合部は、各高速プロセッサからの命令により制
御信号を作成し、それぞれの高速プロセッサから各バス
を経て転送されるデータの書込み命令をすると共に、書
き込まれたデータの読出し命令をし、読出されたそれぞ
れのデータが一致するか否かの照合をする。The data collating unit comprises a signal generating unit, first and second buffer memories, and a data comparing and judging unit. When the signal generating unit processes data transferred from the first internal memory to the first bus, 2 Generate a control signal for processing data according to an instruction called from the internal memory. The data collating unit creates a control signal in accordance with an instruction from each high-speed processor, issues a write instruction for data transferred from each high-speed processor via each bus, and issues a read instruction for the written data. The collation is performed to determine whether each set of data matches.
【0016】第1バッファは、信号生成部で生成された
制御信号により第1バスに転送される順にデータを書き
込むと共に、書き込まれたデータの順に読み出す。第2
バッファは、信号生成部で生成した制御信号により第2
バスに転送される順にデータを書き込むと共に、書き込
まれたデータの順に読み出す。さらにデータ比較判定部
は、第1及び第2バッファメモリから読み出されたデー
タが一致するか否かの比較判定をする。The first buffer writes data in the order in which the data is transferred to the first bus according to the control signal generated by the signal generation unit, and reads out the data in the order of the written data. Second
The buffer is controlled by the control signal generated by the signal generation unit.
The data is written in the order in which the data is transferred to the bus, and the data is read in the order of the written data. Further, the data comparison determination unit performs a comparison determination as to whether the data read from the first and second buffer memories match.
【0017】以上の請求項1は、それぞれ高速プロセッ
サの命令を記憶する第2内部メモリが動作している間の
データ照合部の動作速度を第1及び第2バッファを用い
ることによりマイクロプロセッサの動作速度よりも遅く
することにより、データ照合部の動作速度に関係なくマ
イクロプロセッサを独立して高速で動作させることがで
きる。According to the first aspect of the present invention, the operation speed of the data collating unit is controlled by using the first and second buffers while the second internal memory for storing instructions of the high-speed processor is operating. By making the speed lower than the speed, the microprocessor can be independently operated at a high speed regardless of the operation speed of the data collating unit.
【0018】さらに詳しく説明すると、マイクロプロセ
ッサの第1又は第2内部メモリに使用頻度の高いデー
タ、命令を残すように制御し、外部の主記憶装置をアク
セスする回数を減らすことにより、実効的なアクセス時
間が短縮する。これにより、マイクロプロセッサを高速
で動作させることができ、2系統のデータ照合をする時
においても、各高速プロセッサの能力を最大限に活用で
きる。また請求項1は、マイクロプロセッサの第1また
は第2内部メモリデータに格納された使用頻度の高いデ
ータ、命令を優先順位を付けて第1及び第2バッファに
書込みまたは読み出して2系統のデータを照合するよう
に構成するデータ比較判定部の構成を簡易にすることが
できるので、処理の簡素化を図ることにより、データ照
合部の処理負担をより軽減することができる。More specifically, the control is performed such that frequently used data and instructions are left in the first or second internal memory of the microprocessor, and the number of accesses to the external main storage device is reduced, so that the effective number of accesses is reduced. Access time is reduced. As a result, the microprocessor can be operated at high speed, and the ability of each high-speed processor can be maximized even when performing two-system data collation. In addition, the present invention assigns priorities to frequently used data and instructions stored in the first or second internal memory data of the microprocessor and writes or reads them to the first and second buffers to store two systems of data. Since the configuration of the data comparison / determination unit configured to perform the comparison can be simplified, the processing load on the data comparison unit can be further reduced by simplifying the processing.
【0019】請求項2に係るフェールセーフ照合装置
は、より具体的に第1及び第2データバスにそれぞれ接
続された第1及び第2高速プロセッサと、第1及び第2
高速プロセッサからの命令により制御信号を作成し、第
1または第2高速プロセッサから第1または第2バスを
経て転送されるデータの書込み命令をすると共に、書き
込まれたデータの読出し命令をし、読出されたそれぞれ
のデータが一致するか否かの照合をするデータ照合部と
を含むフェールセーフ照合装置において、第1または第
2高速プロセッサは、データを記憶するデータキャッシ
ュメモリと、第1または第2高速プロセッサの命令を記
憶する命令キャッシュメモリとを有し、データ照合部
は、データキャッシュメモリから第1データバスに転送
されデータを処理するとき、命令キャッシュメモリから
呼びされた命令によりデータの処理をする制御信号を生
成する信号生成部と、信号生成部で生成された制御信号
により第1または第2データバスに転送される順にデー
タを書き込むと共に、書き込まれたデータの順に読み出
す第1または第2FIFOバッファと、第1及び第2F
IFOバッファから読み出されたデータが一致するか否
かの比較判定をし、一致または不一致を示す信号を出力
するデータ比較判定部とを有することを特徴とする。[0019] The fail-safe collating apparatus according to claim 2 more specifically includes first and second high-speed processors connected to the first and second data buses, respectively, and the first and second high-speed processors.
A control signal is generated by a command from the high-speed processor, and a write command for data transferred from the first or second high-speed processor via the first or second bus, and a read command for the written data, and a read command. A first or second high-speed processor comprising: a data cache memory for storing data; a first or second high-speed processor, wherein the first or second high-speed processor includes a data cache memory for storing data. An instruction cache memory for storing instructions of the high-speed processor; and a data collating unit, when processing the data transferred from the data cache memory to the first data bus, processes the data by the instruction called from the instruction cache memory. A signal generation unit for generating a control signal to be generated, and a first or second signal generated by the control signal generated by the signal generation unit. Writes the data in the order in which they are transferred to the data bus, the first or second 2FIFO buffer read in the order of written data, the first and second 2F
A data comparison / determination unit that performs a comparison determination as to whether data read from the IFO buffer matches, and outputs a signal indicating the match or mismatch.
【0020】以上の請求項2記載の発明は、第1あるい
は第2高速プロセッサの命令を記憶するデータキャッシ
ュメモリが動作している間のデータ照合部の動作速度を
第1及び第2FIFOバッファを用いることにより、マ
イクロプロセッサの動作速度よりも遅くすることによ
り、データ照合部の動作速度に関係なくマイクロプロセ
ッサの演算制御などを高速で動作させることができるた
め、第1及び第2高速プロセッサの能力を最大限に活用
できると共に、データ照合部における処理を簡単にする
ことにより、全体の構成を平易にする。According to the second aspect of the present invention, the operation speed of the data collating unit is controlled using the first and second FIFO buffers while the data cache memory for storing the instruction of the first or second high-speed processor is operating. Accordingly, by making the operation speed slower than the operation speed of the microprocessor, the operation control and the like of the microprocessor can be operated at high speed regardless of the operation speed of the data collating unit. The entire configuration can be simplified by making the most of it, and simplifying the processing in the data collating unit.
【0021】請求項3に係るフェールセーフ照合装置
は、請求項2記載のフェールセーフ照合装置であって、
第1及び第2高速プロセッサは、運転保安用通信設備及
び旅客営業用通信設備に用いる高速のマイクロプロセッ
サであることを特徴とする。According to a third aspect of the present invention, there is provided a fail-safe matching apparatus according to the second aspect,
The first and second high-speed processors are high-speed microprocessors used for communication equipment for driving security and communication equipment for passenger business.
【0022】請求項3では、各種鉄道信号用情報システ
ムとして電子連動装置、電子端末装置、電子踏切制御装
置、ATC、トランスポンダなどの装置に適用すること
により、汎用的に用いることができる。According to the third aspect of the present invention, the information system for various railway signals can be used for general purposes by being applied to devices such as an electronic interlocking device, an electronic terminal device, an electronic level crossing control device, an ATC, and a transponder.
【0023】請求項4に係るフェールセーフ照合装置
は、請求項2または請求項3記載のフェールセーフ照合
装置であって、第1及び第2高速プロセッサは、通常時
に第1または第2データバスを経て第1または第2のF
IFOバッファにデータを書込み、再起動時に第1また
は第2高速プロセッサの命令キャッシュメモリから呼び
出された命令により第1または第2FIFOバッファを
再利用することを特徴とする。According to a fourth aspect of the present invention, there is provided the fail-safe collating apparatus according to the second or third aspect, wherein the first and second high-speed processors normally connect the first or second data bus. Via the first or second F
Data is written to the I / O buffer, and the first or second FIFO buffer is reused by an instruction called from the instruction cache memory of the first or second high-speed processor at the time of restart.
【0024】請求項4記載の本発明のフェールセーフ照
合装置では、第1及び第2高速プロセッサは、通常時に
第1または第2データバスを経て第1または第2のFI
FOバッファにデータを書込み、再起動時に第1または
第2高速プロセッサの命令キャッシュメモリから呼び出
された命令により第1または第2FIFOバッファを再
利用する。これにより、データ照合部におけるデータ処
理を簡単にすることにより、装置全体のデータ処理を簡
単かつ効率的にすることができる。According to the fourth aspect of the present invention, the first and second high-speed processors are provided with the first or second FI through the first or second data bus during normal times.
Data is written to the FO buffer, and the first or second FIFO buffer is reused by an instruction called from the instruction cache memory of the first or second high-speed processor at restart. This simplifies the data processing in the data collating unit, so that the data processing of the entire apparatus can be made simple and efficient.
【0025】請求項5記載の本発明のフェールセーフ照
合装置は、請求項2〜請求項4のいずれかに記載のフェ
ールセーフ照合装置であって、信号生成部は、データを
第1または第2FIFOバッファに格納する際にデータ
保持用のトリガ信号を出力し、第1及び第2高速プロセ
ッサからデータバスを介して伝送されたデータをデータ
保持用のトリガ信号により第1及び第2FIFOバッフ
ァに伝送された順に格納することを特徴とする。According to a fifth aspect of the present invention, there is provided the fail-safe collation device according to any one of the second to fourth aspects, wherein the signal generation unit converts the data into the first or second FIFO. When the data is stored in the buffer, a trigger signal for holding data is output, and data transmitted from the first and second high-speed processors via the data bus is transmitted to the first and second FIFO buffers by the trigger signal for holding data. It is stored in the specified order.
【0026】請求項5記載の本発明のフェールセーフ照
合装置では、信号生成部において、データを第1または
第2FIFOバッファに格納する際にデータ保持用のト
リガ信号を出力し、第1及び第2高速プロセッサからデ
ータバスを介して伝送されたデータをデータ保持用のト
リガ信号により第1及び第2FIFOバッファに伝送さ
れた順に格納する。これにより、データ処理を平易にす
ることにより、データ処理を効率的にすることができ
る。According to a fifth aspect of the present invention, in the fail-safe collation device, the signal generation unit outputs a trigger signal for holding data when storing the data in the first or second FIFO buffer, and outputs the first and second trigger signals. The data transmitted from the high-speed processor via the data bus is stored in the order of transmission to the first and second FIFO buffers by the trigger signal for holding data. Thereby, the data processing can be made efficient by simplifying the data processing.
【0027】請求項6に係るフェールセーフ照合装置
は、請求項2〜請求項5のいずれかに記載のフェールセ
ーフ照合装置であって、信号生成部は、データの比較判
定をする際に、一致判定用のトリガ信号を比較判定部に
出力し、トリガ信号により比較判定部において第1及び
第2のFIFOバッファからそれぞれ読み出されたデー
タの比較判定をする。According to a sixth aspect of the present invention, there is provided the fail-safe collating apparatus according to any one of the second to fifth aspects, wherein the signal generation unit performs a comparison when judging data. A trigger signal for determination is output to the comparison / determination unit, and the comparison / determination unit compares and reads the data read from the first and second FIFO buffers, respectively, based on the trigger signal.
【0028】請求項6に係るフェールセーフ照合装置で
は、信号生成部において、データの比較判定をする際
に、一致判定用のトリガ信号を比較判定部に出力し、ト
リガ信号により比較判定部において第1及び第2のFI
FOバッファからそれぞれ読み出されたデータの比較判
定をする。これにより、データ処理を簡単にすることに
より、データ照合の際の処理を簡単にする。In the fail-safe collating device according to the sixth aspect, when comparing and judging data in the signal generating section, a trigger signal for coincidence judgment is output to the comparing and judging section, and the comparison judging section outputs the trigger signal in accordance with the trigger signal. 1st and 2nd FI
The data read from the FO buffer is compared and determined. This simplifies the data processing, thereby simplifying the data collation processing.
【0029】請求項7に係るフェールセーフ照合装置
は、請求項2〜請求項6に記載のフェールセーフ照合装
置であって、第1及び第2高速プロセッサの命令キャッ
シュメモリをヒットしている際は、第1あるいは第2デ
ータバスを介した第1または第2のFIFOバッファに
おけるアクセスを中断することを特徴とする。According to a seventh aspect of the present invention, there is provided the fail-safe collating apparatus according to any of the second to sixth aspects, wherein when the instruction cache memories of the first and second high-speed processors are hit, , Access to the first or second FIFO buffer via the first or second data bus is interrupted.
【0030】請求項7に係るフェールセーフ照合装置で
は、第1及び第2高速プロセッサの命令キャッシュがヒ
ットしている際は、第1あるいは第2データバスを介し
た第1または第2のFIFOバッファにおけるアクセス
を中断することにより、データ照合回路における処理を
簡単にする。According to the seventh aspect of the present invention, when the instruction caches of the first and second high-speed processors are hit, the first or second FIFO buffer via the first or second data bus is provided. , The processing in the data matching circuit is simplified.
【0031】[0031]
【発明の実施の形態】本発明の一実施形態におけるフェ
ールセーフ照合装置の構成を説明する。図1は本発明の
一実施形態におけるフェールセーフ照合装置の構成を説
明するブロック構成図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration of a fail-safe collating device according to an embodiment of the present invention will be described. FIG. 1 is a block diagram illustrating a configuration of a fail-safe collation device according to an embodiment of the present invention.
【0032】第1及び第2の高速プロセッサであるMP
U1,2は、運転保安用通信設備及び旅客営業用通信設
備に用いる高速マイクロプロセッサである。MPU1,
2は、データバス5,8にそれぞれ接続する。MPU
1,2は内部メモリであるデータキャッシュメモリ1
a,2a及び命令キャッシュメモリ1b,2bから主に
構成され、データバス5,8に転送される前に一時、デ
ータキャッシュメモリ1a,2aにデータを記憶すると
共にMPU1,2への命令がタイミング生成部10に送
出される前に一時命令キャッシュメモリ1b,2bに記
憶する。The first and second high-speed processors MP
U1 and U2 are high-speed microprocessors used for operation security communication equipment and passenger business communication equipment. MPU1,
2 is connected to the data buses 5 and 8, respectively. MPU
Data cache memories 1 and 2 are internal data cache memories 1
a, 2a and instruction cache memories 1b, 2b. The data is temporarily stored in the data cache memories 1a, 2a before being transferred to the data buses 5, 8, and the timing of instructions to the MPUs 1, 2 is generated. Before being sent to the section 10, it is stored in the temporary instruction cache memories 1b and 2b.
【0033】データ照合部であるデータ照合回路9は、
信号生成部であるタイミング生成部10、バッファメモ
リであるFIFOバッファ11,12及びデータ比較判
定部である比較回路13から構成し、MPU1,2のデ
ータ転送サイクル毎にデータの照合を行なっている。デ
ータ照合回路9は、MPU1,2、メモリ3,6あるい
は入出力装置4,7がデータを取得する時期を予測し
て、タイミングを合わせて2つのデータを記憶すると共
に、2つのデータの一致判定を行なう。The data collating circuit 9, which is a data collating unit,
It comprises a timing generation unit 10 as a signal generation unit, FIFO buffers 11 and 12 as buffer memories, and a comparison circuit 13 as a data comparison determination unit, and performs data collation for each data transfer cycle of the MPUs 1 and 2. The data collating circuit 9 predicts when the MPUs 1 and 2 and the memories 3 and 6 or the input / output devices 4 and 7 will acquire data, stores the two data at the same timing, and determines the coincidence of the two data. Perform
【0034】タイミング生成部10は、データキャッシ
ュメモリ1a,2aからデータバス5,8に転送された
データを処理するとき、命令キャッシュメモリ1b,2
bから呼び出された命令によりデータの処理をする制御
信号を生成する。タイミング生成部10の入力端子は、
MPU1,2の出力端子にそれぞれ接続し、MPU1,
2に動作待ち信号を図示しない回路から入力するときM
PU1,2からそれぞれバスサイクルタイミング信号1
00を入力する。When processing the data transferred from the data cache memories 1a and 2a to the data buses 5 and 8, the timing generation unit 10 executes the instruction cache memories 1b and 2
A control signal for processing data is generated by the instruction called from b. The input terminal of the timing generation unit 10
Connected to the output terminals of MPU1 and MPU1, respectively.
2 when an operation waiting signal is input from a circuit (not shown) to M
Bus cycle timing signal 1 from PU 1 and PU 2
Enter 00.
【0035】タイミング生成部10の一方の出力側はF
IFOバッファ11の入力側に接続し、タイミング生成
部10の他方の出力側は比較回路13の入力側に接続す
る。タイミング生成部10は、MPU1,2からの出力
信号であるバスサイクルタイミング100に基づいてM
PU1,2、メモリ3,6あるいは入出力装置4,7か
らデータバス5,8を経てFIFOバッファ11,12
に順にデータを書き込むかあるいはFIFOバッファ1
1,12に書き込んだ順に読み出す。One output of the timing generator 10 is F
The input side of the IFO buffer 11 is connected, and the other output side of the timing generation section 10 is connected to the input side of the comparison circuit 13. The timing generator 10 generates M based on a bus cycle timing 100 which is an output signal from the MPUs 1 and 2.
PU buffers 11 and 12 from PUs 1 and 2, memories 3 and 6 or input / output devices 4 and 7 via data buses 5 and 8.
Write data in sequence to the FIFO buffer 1
Read in the order in which they were written to 1,12.
【0036】FIFOバッファ11,12は、タイミン
グ生成部10からの書込みまたは読出し指示によりFI
FOバッファ11,12に先に書き込まれたものから順
に比較回路13にデータを出力する。比較回路13は、
タイミング生成部10の出力に基づいてFIFOバッフ
ァ11,12の出力を比較して比較結果を出力する。The FIFO buffers 11 and 12 store the FIFOs in response to a write or read instruction from the timing generator 10.
Data is output to the comparison circuit 13 in order from the one written in the FO buffers 11 and 12 first. The comparison circuit 13
The outputs of the FIFO buffers 11 and 12 are compared based on the output of the timing generator 10 and the comparison result is output.
【0037】図2は本発明の実施形態におけるデータ照
合回路の具体例を示すブロック構成図である。図2にお
いて、データ照合回路9は制御信号作成部20、汎用コ
ンパレータ21、制御信号作成部22、FIFOバッフ
ァ11,12、2線式符号チェッカ23、振り子回路2
4及び絞り込み回路25から主に構成され、これらの回
路のFIFOバッファを除く回路はLSI素子にパッケ
ージングされている。FIG. 2 is a block diagram showing a specific example of the data matching circuit according to the embodiment of the present invention. 2, a data collating circuit 9 includes a control signal generator 20, a general-purpose comparator 21, a control signal generator 22, FIFO buffers 11 and 12, a two-wire code checker 23, and a pendulum circuit 2.
4 and a narrowing-down circuit 25. Circuits other than the FIFO buffer of these circuits are packaged in an LSI element.
【0038】制御信号作成部22は、汎用コンパレータ
21の出力信号に応答してFIFOバッファ11、12
及び2線式符号チエッカ23を動作させる制御信号を出
力する。The control signal generator 22 responds to the output signal of the general-purpose comparator 21 by using the FIFO buffers 11, 12
And a control signal for operating the two-wire code checker 23.
【0039】FIFOバッファ11,12には、MPU
1,2から出力する信号が入力されると、図1に示すデ
ータバス5,8を経てMPU1,2、メモリ3,6ある
いは入出力装置4,7から伝送されたデータが順に記憶
される。またFIFOバッファ11,12に記憶された
順に制御信号作成部20から出力された制御信号に基づ
いて読み出される。The FIFO buffers 11 and 12 have an MPU
When the signals output from 1, 2 are input, data transmitted from MPUs 1, 2, memories 3, 6 or input / output devices 4, 7 via data buses 5, 8 shown in FIG. The data is read out in the order stored in the FIFO buffers 11 and 12 based on the control signals output from the control signal generator 20.
【0040】2線式符号チエッカ23は、FIFOバッ
ファ11、12から読み出したA,Bの2つの系統の出
力データのチエックをする。振り子回路24は2線式符
号チエッカ23の出力を平滑化する。振り子回路24の
出力は、絞り込み回路25に入力されると、2つの信号
の比較検討が行われ、一致または不一致信号であるFS
CPを出力する。The two-wire code checker 23 checks the output data of the two systems A and B read from the FIFO buffers 11 and 12. The pendulum circuit 24 smoothes the output of the two-wire code checker 23. When the output of the pendulum circuit 24 is input to the narrowing-down circuit 25, the two signals are compared and examined, and the FS which is a coincidence or non-coincidence signal is output.
Output CP.
【0041】図3は本発明の実施形態におけるFIFO
バッファの一例を示す概念図である。図3のFIFOバ
ッファのデータ処理構造として待ち行列(キュー)を一
列に表わしたものからなり、キューの処理をするためデ
ータを格納するメモリ領域とキューの最初と最後を示す
2つのポインタであるトップ、ラストを使用している。
また図2における比較回路を構成する2線式符号チエッ
カ23、振り子回路24及び絞り込み回路25におい
て、FIFOバッファ11,12で読み出された各デー
タの比較を行ない、比較結果出力FSCPを出力する。FIG. 3 shows a FIFO according to the embodiment of the present invention.
FIG. 3 is a conceptual diagram illustrating an example of a buffer. The data processing structure of the FIFO buffer shown in FIG. 3 consists of a queue (queue) represented in a row, a memory area for storing data for processing the queue, and two pointers indicating the beginning and end of the queue. , Using the last.
In the two-wire code checker 23, the pendulum circuit 24, and the narrowing-down circuit 25 constituting the comparison circuit in FIG. 2, each data read out by the FIFO buffers 11, 12 is compared, and a comparison result output FSCP is output.
【0042】次に、本発明の一実施形態の動作を図4の
タイミングチャートに基づいて説明する。図4の説明に
おいては、図1乃至図3を参照するものとする。Next, the operation of the embodiment of the present invention will be described with reference to the timing chart of FIG. In the description of FIG. 4, reference is made to FIGS.
【0043】図4(A)はA系のデータバス5に転送さ
れるデータ列を示すもので、図4(B)はB系のデータ
バス8に転送されるデータ列を示すものである。図4
(C)はFIFOバッファ11に格納されるデータの例
で、図4(D)はFIFOバッファ12に格納されるデ
ータ列の例である。図4(E)は比較回路13に入力さ
れるデータ列の例で、図4(F)は比較回路13の一致
信号の例である。FIG. 4A shows a data string transferred to the A-system data bus 5, and FIG. 4B shows a data string transferred to the B-system data bus 8. FIG.
FIG. 4C shows an example of data stored in the FIFO buffer 11, and FIG. 4D shows an example of a data string stored in the FIFO buffer 12. FIG. 4E shows an example of a data string input to the comparison circuit 13, and FIG. 4F shows an example of a match signal of the comparison circuit 13.
【0044】最初に、MPU1,2が動作をすると、M
PU1,2のデータキャッシュメモリ1a,2aから図
示しない内部バスに図4(A)のデータ列のデータをM
PUのバス転送指令により、メモリ3,6を主とする周
辺装置の間でデータバス5,8を経てデータ転送が行な
わる。このデータ転送に合わせてFIFOバッファ1
1,12に転送データが格納される。First, when the MPUs 1 and 2 operate, M
The data of the data string in FIG. 4A is transferred from the data cache memories 1a and 2a of the PUs 1 and 2 to an internal bus (not shown) by M.
In response to a PU bus transfer command, data transfer is performed between the peripheral devices mainly including the memories 3 and 6 via the data buses 5 and 8. In accordance with this data transfer, FIFO buffer 1
Transfer data is stored in 1 and 12.
【0045】ここで、図4(A)におけるデータA〜E
の上向きの矢印で示すものが、MPUデータの取得タイ
ミングを示すもので、データC〜Eが再利用を示すタイ
ミングある。図4(B)はデータバス5,8におけるデ
ータの転送例を示すタイミング例で、データE〜Fまで
のタインミングがキャッシュヒットによるバスアクセス
中断を示し、データA〜Fの下向き矢印はタイミング生
成部からFIFOバッファ11,12に入力するデータ
保持トリガ信号である。Here, data A to E in FIG.
The upward arrow indicates the acquisition timing of the MPU data, and the data C to E indicate the timing indicating the reuse. FIG. 4B is a timing example showing an example of data transfer on the data buses 5 and 8, in which timing to data E to F indicates interruption of bus access due to a cache hit, and downward arrows of data A to F indicate timing generation units. Is a data holding trigger signal input to the FIFO buffers 11 and 12 from.
【0046】FIFOバッファ11,12は、待行列
(キュー)の処理を実現するため、データを格納できる
領域とキューの最初と最後を示す2つのポインタ(トッ
プ、ラスト)を使用する。これにより、バッファに格納
する順序を先に入れたデータから順に格納し、図1にお
けるタイミング生成部10(図2では制御信号作成部2
0)からのタイミング信号(制御信号)に基づいてFI
FOバッファ11,12に先に入れたデータから順に格
納する。FIFOバッファ11,12からデータを読み
出すときには、タイミング生成部10からのタイミング
信号によりFIFOバッファ11,12に格納した順に
データを読み出す。The FIFO buffers 11 and 12 use an area in which data can be stored and two pointers (top and last) indicating the beginning and end of the queue in order to implement queue processing. As a result, the data is stored in the buffer in order from the data that is put first, and the timing generation unit 10 in FIG. 1 (the control signal generation unit 2 in FIG. 2).
0) based on the timing signal (control signal).
The data is stored in the FO buffers 11 and 12 in order from the data put first. When data is read from the FIFO buffers 11 and 12, the data is read in the order in which the data is stored in the FIFO buffers 11 and 12 by a timing signal from the timing generation unit 10.
【0047】図4(E)に示すものは、比較回路13の
入力タイミングで、データA〜FまでデータがFIFO
バッファ11,12から入力される。図4(E)の下向
きの矢印が比較開始トリガ信号である。この比較開始ト
リガ信号により比較がなされる。図4(F)はデータA
〜Fまで2つのデータが一致している場合の一致信号で
あるパルス信号で表される。なお、不一致の場合にはハ
イレベル信号またはローレベル信号によって表される。
比較回路13は、FIFOバッファ11,12から読み
出されたデータをタイミング生成部10から出力された
タイミング信号101である比較開始トリガによりデー
タの同期をとり照合結果を出力する。FIG. 4E shows the input timing of the comparison circuit 13 in which the data A to F are stored in the FIFO.
Input from buffers 11 and 12. The downward arrow in FIG. 4E is a comparison start trigger signal. The comparison is made by the comparison start trigger signal. FIG. 4 (F) shows data A
FF are represented by a pulse signal which is a coincidence signal when two data coincide. In the case of a mismatch, it is indicated by a high-level signal or a low-level signal.
The comparison circuit 13 synchronizes the data read from the FIFO buffers 11 and 12 with a comparison start trigger, which is a timing signal 101 output from the timing generation unit 10, and outputs a comparison result.
【0048】本実施形態では、図1に示すようにデータ
バス5,8上でデータが転送される度に、データ照合回
路9によりデータ内容を比較して、一致していれば1と
0の交互出力信号を、不一致のときには1または0の出
力を固定する。一度不一致になると、データ照合回路9
は状態を記憶して、再び交互出力信号に復帰することが
ないようにして、フェールセーフを実現する。データ照
合回路9は、MPU1,2または周辺装置がデータを取
得する時期を予測して、タイミングを合わせてデータを
記憶し、比較回路13に記憶したデータを渡して照合を
行なう。In this embodiment, as shown in FIG. 1, every time data is transferred on the data buses 5, 8, the data contents are compared by the data collating circuit 9, and if they match, 1 and 0 are compared. The output of the alternate output signal is fixed to 1 or 0 when they do not match. Once a mismatch occurs, the data matching circuit 9
Stores the state and prevents the output from returning to the alternate output signal again, thereby realizing fail-safe. The data matching circuit 9 predicts when the MPUs 1 and 2 or peripheral devices will acquire data, stores the data at the same time, and passes the stored data to the comparison circuit 13 to perform matching.
【0049】(変形実施形態1)上記実施形態ではデー
タ処理構造としてFIFOであるキューによる処理を行
なっているが、これにみに限定されないことは言うまで
もなく、例えばLIFOであるスタックを用いることも
可能である。スタックはキューと異なり、最後に入った
物が最初に出ることになるが、データ処理構造として簡
易なので使用しやすい。(Modified Embodiment 1) In the above embodiment, processing is performed by a queue which is a FIFO as a data processing structure. However, it is needless to say that the present invention is not limited to this. For example, a stack which is a LIFO can be used. It is. The stack is different from the queue in that the last entry comes out first, but the data processing structure is simple and easy to use.
【0050】[0050]
【発明の効果】以上に詳述したように本発明は、マイク
ロプロセッサの内部メモリに使用頻度の高いデータや命
令を記憶し、主記憶装置をアクセスする回数を減らし、
実効的なアクセス時間を短縮することにより、マイクロ
プロセッサを高速で動作させると共に、内部メモリに記
憶したデータまたは命令に基づいてデータをバッファに
優先順位を付けて格納し、それぞれのデータを読み出し
てデータ照合部で照合して一致するか否かの判定をする
ことができるので、構成及び制御を簡単にすることがで
きる。As described in detail above, the present invention stores frequently used data and instructions in an internal memory of a microprocessor, and reduces the number of accesses to a main storage device.
By shortening the effective access time, the microprocessor operates at high speed, and based on the data or instructions stored in the internal memory, the data is prioritized and stored in the buffer, and each data is read out and read. Since the collation unit can collate and determine whether or not they match, the configuration and control can be simplified.
【0051】また本発明は、データ照合部におけるデー
タ処理を簡単にすることにより、データの照合の際の処
理を簡単にすると共に、各種鉄道信号用情報システムと
して好適な装置を提供できる。Further, according to the present invention, by simplifying the data processing in the data collating unit, it is possible to simplify the processing at the time of data collation and to provide a device suitable as an information system for various railway signals.
【図1】本発明の一実施形態の構成を説明するブロック
構成図FIG. 1 is a block diagram illustrating a configuration of an embodiment of the present invention.
【図2】図1におけるデータ照合回路の構成図FIG. 2 is a configuration diagram of a data matching circuit in FIG. 1;
【図3】図1及び図2におけるFIFOバッファの概念
図FIG. 3 is a conceptual diagram of a FIFO buffer in FIGS. 1 and 2;
【図4】本発明の一実施形態に動作を説明するタイミン
グチャートFIG. 4 is a timing chart illustrating an operation according to an embodiment of the present invention.
【図5】従来の装置の構成を示すブロック構成図FIG. 5 is a block diagram showing the configuration of a conventional apparatus.
【図6】図5における動作を示すタイミングチャートFIG. 6 is a timing chart showing the operation in FIG.
1,2…高速MPU、1a,2a…データキャッシュメ
モリ、1b,2b…命令キャッシュメモリ、3,6…メ
モリ、4,7…入出力装置、5,8…データバス、9…
データ照合回路、10…信号生成部(タイミング生成
部)、11,12…FIFOバッファ、13…データ比
較判定部(比較回路)。1, 2, high-speed MPU, 1a, 2a, data cache memory, 1b, 2b, instruction cache memory, 3, 6, memory, 4, 7, input / output device, 5, 8, data bus, 9,
Data collating circuit, 10 ... Signal generation unit (timing generation unit), 11, 12 ... FIFO buffer, 13 ... Data comparison judgment unit (comparison circuit).
Claims (7)
続された高速プロセッサと、前記高速プロセッサからの
命令により制御信号を作成し、前記高速プロセッサから
前記各バスを経て転送されるデータの書込み読出し命令
をし、読出されたそれぞれのデータが一致するか否かの
照合をするデータ照合部とを含むフェールセーフ照合装
置において、 前記プロセッサは、データまたは命令を記憶する第1ま
たは第2内部メモリを含み、 前記データ照合部は、 前記第1内部メモリから前記各バスに転送されるデータ
を処理するとき、前記第2内部メモリから呼び出された
命令により前記データの処理をする制御信号を生成する
信号生成部と、 前記信号生成部で生成された制御信号により前記各バス
に転送される順にデータを書き込むと共に、書き込まれ
たデータの順に読み出すそれぞれのバッファメモリと、 前記バッファメモリから読み出されたそれぞれのデータ
が一致するか否かの比較判定をするデータ比較判定部と
を含むことを特徴とするフェールセーフ照合装置。1. A high-speed processor connected to each of at least two buses, and a control signal generated by a command from the high-speed processor, and a write / read command for data transferred from the high-speed processor via each bus. And a data collating unit for collating whether or not each of the read data coincides with each other. The processor includes a first or second internal memory for storing data or instructions. The data collating unit, when processing data transferred from the first internal memory to each of the buses, generates a control signal for processing the data according to an instruction called from the second internal memory. And writing the data in the order in which the data is transferred to each of the buses according to the control signal generated by the signal generating unit. Fail-safe collation, comprising: a buffer memory for reading data in the order of data stored therein; and a data comparison / determination unit for comparing / determining whether or not the data read from the buffer memory match. apparatus.
た各高速プロセッサと、前記高速プロセッサからの命令
により制御信号を作成し、前記高速プロセッサから前記
各データバスを経て転送されるデータの書込み命令をす
ると共に、書き込まれたデータの読出し命令をし、読出
されたそれぞれのデータが一致するか否かの照合をする
データ照合部とを含むフェールセーフ照合装置におい
て、 前記各高速プロセッサは、 データを記憶するデータキャッシュメモリと、前記高速
プロセッサの命令を記憶する命令キャッシュメモリとを
それぞれ有し、 前記データ照合部は、 前記データキャッシュメモリから前記データバスに転送
されデータを処理するとき、前記命令キャッシュメモリ
から呼び出された命令により前記データの処理をする制
御信号を生成する信号生成部と、 前記信号生成部で生成された制御信号により前記データ
バスに転送される順にデータを書き込むと共に、書き込
まれたデータの順にそれぞれ読み出す第1または第2F
IFOバッファと、 前記第1及び第2FIFOバッファから読み出されたそ
れぞれのデータが一致するか否かの比較判定をして一致
または不一致を示す信号を出力する比較判定部とを有す
ることを特徴とするフェールセーフ照合装置。2. A high-speed processor connected to a first or second data bus and a control signal generated by an instruction from the high-speed processor, and a control signal generated by the high-speed processor via the data bus. A fail-safe collating device including a write command, a read command for the written data, and a data collating unit for collating whether or not each of the read data coincides with each other. A data cache memory that stores data, and an instruction cache memory that stores instructions of the high-speed processor. A control signal for processing the data by an instruction called from the instruction cache memory. A signal generator for generating a said by the generated control signal by the signal generating unit writes the data in the order in which they are transferred to the data bus, the first or second 2F read each in the order of the written data
An IFO buffer; and a comparison / determination unit that performs a comparison determination as to whether or not the respective data read from the first and second FIFO buffers match, and outputs a signal indicating match or mismatch. Fail-safe verification device.
転保安用通信設備及び旅客営業用通信設備に用いる高速
のマイクロプロセッサであることを特徴とする請求項2
記載のフェールセーフ照合装置。3. The high-speed microprocessor according to claim 2, wherein the first and second high-speed processors are high-speed microprocessors used for operation security communication equipment and passenger business communication equipment.
The fail-safe verification device as described.
常時に第1または第2データバスを経て第1または第2
FIFOバッファにデータを書込み、再起動時に前記第
1または第2高速プロセッサの前記命令キャッシュメモ
リから呼び出された命令により前記第1又は第2FIF
Oバッファを再利用することを特徴とする請求項2また
は請求項3のいずれかに記載のフェールセーフ照合装
置。4. The first and second high-speed processors normally operate via a first or a second data bus.
Data is written into a FIFO buffer, and the first or second FIFO is executed by an instruction called from the instruction cache memory of the first or second high-speed processor upon restart.
4. The fail-safe collating device according to claim 2, wherein the O-buffer is reused.
たは第2FIFOバッファに格納する際にデータ保持用
のトリガ信号を出力し、前記第1及び第2高速プロセッ
サからデータバスを介して伝送されたデータを前記デー
タ保持用のトリガ信号により前記第1及び第2FIFO
バッファに伝送された順に格納することを特徴とする請
求項2〜請求項4のいずれかに記載のフェールセーフ照
合装置。5. The signal generator outputs a trigger signal for holding data when storing data in the first or second FIFO buffer, and transmits the signal via the data bus from the first and second high-speed processors. The first and second FIFOs are stored in the first and second FIFOs by the data holding trigger signal.
5. The fail-safe matching device according to claim 2, wherein the data is stored in a buffer in the order of transmission.
する際に、一致判定用のトリガ信号を前記比較判定部に
出力し、トリガ信号により前記比較判定部において前記
第1及び第2FIFOバッファからそれぞれ読み出され
たデータの比較判定をすることを特徴とする請求項2〜
請求項5のいずれかに記載のフェールセーフ照合装置。6. The signal generation unit outputs a trigger signal for match determination to the comparison determination unit when performing data comparison determination, and the first and second FIFO buffers are used in the comparison determination unit according to the trigger signal. 3. A comparison judgment is made on data read out from each of
The fail-safe verification device according to claim 5.
キャッシュがヒットしている際は、前記第1あるいは第
2データバスを介した前記第1または第2FIFOバッ
ファにおけるアクセスを中断することを特徴とする請求
項2〜請求項6のいずれかに記載のフェールセーフ照合
装置。7. An access in said first or second FIFO buffer via said first or second data bus is interrupted when the instruction caches of said first and second high speed processors are hit. The fail-safe verification device according to any one of claims 2 to 6.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10317701A JP2000148524A (en) | 1998-11-09 | 1998-11-09 | Fail-safe collating device |
Applications Claiming Priority (1)
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---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10317701A Pending JP2000148524A (en) | 1998-11-09 | 1998-11-09 | Fail-safe collating device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000148524A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008262557A (en) * | 2008-03-31 | 2008-10-30 | Hitachi Ltd | Task management device for controller and task management method for controller |
JP2009505185A (en) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and device for comparing data in a computer system having at least two execution units |
JP2009259164A (en) * | 2008-04-21 | 2009-11-05 | Nippon Signal Co Ltd:The | Duplex data processing circuit |
US8161362B2 (en) | 2005-06-10 | 2012-04-17 | Hitachi, Ltd. | Task management control apparatus and method, having redundant processing comparison |
-
1998
- 1998-11-09 JP JP10317701A patent/JP2000148524A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8161362B2 (en) | 2005-06-10 | 2012-04-17 | Hitachi, Ltd. | Task management control apparatus and method, having redundant processing comparison |
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US8196027B2 (en) | 2005-08-08 | 2012-06-05 | Robert Bosch Gmbh | Method and device for comparing data in a computer system having at least two execution units |
JP2008262557A (en) * | 2008-03-31 | 2008-10-30 | Hitachi Ltd | Task management device for controller and task management method for controller |
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