JP2000138226A - Heterojunction bipolar transistor and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はベース電極抵抗を低
減することができると共に、ベース電極に通流すること
ができる許容電流を高めることができるヘテロ接合バイ
ポーラトランジスタ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a heterojunction bipolar transistor capable of reducing the resistance of a base electrode and increasing the allowable current that can flow through the base electrode, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図１１は従来のヘテロ接合バイポーラト
ランジスタを示す断面図である。図１１に示すように、
基板２１の表面には、ＧａＡｓからなるサブコレクタ層
２２、ＧａＡｓからなるコレクタ層２３、ＧａＡｓから
なるベース層２４、ＡｌＧａＡｓエミッタ層２５、Ｇａ
Ａｓエミッタ層２６及びＩｎＧａＡｓからなるエミッタ
キャップ層２７が順次エピタキシャル成長により形成さ
れている。また、基板２１の表面上にはエミッタ電極２
８が選択的に形成されている。2. Description of the Related Art FIG. 11 is a sectional view showing a conventional heterojunction bipolar transistor. As shown in FIG.
On the surface of the substrate 21, a sub-collector layer 22 made of GaAs, a collector layer 23 made of GaAs, a base layer 24 made of GaAs, an AlGaAs emitter layer 25,
An As emitter layer 26 and an InGaAs emitter cap layer 27 are sequentially formed by epitaxial growth. The emitter electrode 2 is provided on the surface of the substrate 21.
8 are selectively formed.
【０００３】更に、エミッタ電極２８をマスクとして、
ドライエッチング法又はウエットエッチング法によりエ
ミッタキャップ層２７及びＧａＡｓエミッタ層２６が選
択的にエッチング除去されて、エミッタ電極２８、エミ
ッタキャップ層２７及びＧａＡｓエミッタ層２６からな
るメサ型のエミッタ部が形成されており、これにより、
ＡｌＧａＡｓエミッタ層２５の表面が露出している。Further, using the emitter electrode 28 as a mask,
The emitter cap layer 27 and the GaAs emitter layer 26 are selectively etched away by a dry etching method or a wet etching method to form a mesa-type emitter portion including the emitter electrode 28, the emitter cap layer 27, and the GaAs emitter layer 26. And this allows
The surface of the AlGaAs emitter layer 25 is exposed.
【０００４】更にまた、全面にＳｉＯ2膜が形成された
後、エミッタ電極２８上及びベース電極形成領域上にお
けるＳｉＯ2膜が選択的に除去されることにより、メサ
型エミッタ部の側壁面上及びＡｌＧａＡｓエミッタ層２
５の表面上にＳｉＯ2膜２９が選択的に形成されてい
る。更にまた、ＳｉＯ2膜２９をマスクとして、エミッ
タ部の両側方のベース電極形成領域上におけるＡｌＧａ
Ａｓエミッタ層２５が選択的にエッチング除去されるこ
とにより、ベース層２４が露出してベース層のコンタク
ト領域が形成されている。なお、ＡｌＧａＡｓエミッタ
層２５におけるＧａＡｓエミッタ層２６に覆われていな
い領域が、ＡｌＧａＡｓパッシベーション領域３０とな
っている。Further, after the SiO 2 film is formed on the entire surface, the SiO 2 film on the emitter electrode 28 and the base electrode formation region is selectively removed, so that the SiO 2 film on the side wall surface of the mesa type emitter portion and AlGaAs emitter layer 2
5, a SiO 2 film 29 is selectively formed. Further, using the SiO 2 film 29 as a mask, the AlGa on the base electrode forming region on both sides of the emitter portion is formed.
As the As emitter layer 25 is selectively removed by etching, the base layer 24 is exposed and a contact region of the base layer is formed. The region of the AlGaAs emitter layer 25 that is not covered by the GaAs emitter layer 26 is the AlGaAs passivation region 30.
【０００５】更にまた、全面にベース電極用導電膜（図
示せず）が形成され、ＳｉＯ2膜２９を利用したスペー
サリフトオフ法により、ベース層２４のコンタクト領域
上のみに、自己整合的にベース電極用導電膜を残存させ
ることにより、この導電膜からなるベース電極３１が形
成されている。更にまた、所定の位置におけるＡｌＧａ
Ａｓエミッタ層２５、ベース層２４及びコレクタ層２３
がエッチング除去されて、サブコレクタ層２２の表面が
露出しており、このサブコレクタ層２２の上にコレクタ
電極３２が形成されている。Further, a base electrode conductive film (not shown) is formed on the entire surface, and the base electrode is self-aligned only on the contact region of the base layer 24 by the spacer lift-off method using the SiO 2 film 29. By leaving the conductive film for use, a base electrode 31 made of the conductive film is formed. Furthermore, AlGa at a predetermined position
As emitter layer 25, base layer 24 and collector layer 23
Is etched away to expose the surface of subcollector layer 22, and a collector electrode 32 is formed on subcollector layer 22.
【０００６】このように構成された従来のヘテロ接合バ
イポーラトランジスタにおいては、ＡｌＧａＡｓエミッ
タ層２５の一部がＡｌＧａＡｓパッシベーション領域３
０となっており、このパッシベーション領域３０により
ベースのリーク電流を低減することができる。このよう
に、エミッタ層の一部を利用してパッシベーション領域
が形成されたヘテロ接合バイポーラトランジスタは公知
である（特開平６−３７１００号公報）。また、ベース
電極をリフトオフ法により自己整合的に製造する技術に
ついても、従来より提案されている（特開平５−６７６
２８号公報、特開平８−２８８３０２号公報、特開平９
−１１５９１９号公報及び特許第２７７０５８６号）。In the conventional heterojunction bipolar transistor having the above-described structure, a part of the AlGaAs emitter layer 25 is partially formed in the AlGaAs passivation region 3.
0, and the passivation region 30 can reduce the base leakage current. As described above, a heterojunction bipolar transistor in which a passivation region is formed by using a part of the emitter layer is known (Japanese Patent Laid-Open No. 6-37100). A technique for manufacturing a base electrode in a self-aligned manner by a lift-off method has also been proposed (Japanese Patent Laid-Open No. 5-676).
No. 28, JP-A-8-288302, JP-A-9
-115919 and Patent No. 2770586).
【０００７】ところで、トランジスタの高周波化及び高
速化を実現するためには、寄生素子の影響を小さくする
必要がある。従って、従来より、素子寸法の微細化が進
められている。例えば、コレクタ−ベース容量を低減す
るためには、図１１に示すパッシベーション領域３０の
幅Ｗ2を縮小すると共に、ベース電極３１とベース層２
４とが接触している領域の幅Ｗ3を縮小することが必要
である。In order to increase the frequency and speed of the transistor, it is necessary to reduce the influence of the parasitic element. Therefore, miniaturization of element dimensions has been conventionally promoted. For example, the collector - in order to reduce the base capacitance is adapted to reduce the width W 2 of the passivation regions 30 shown in FIG. 11, the base electrode 31 and the base layer 2
4 and it is necessary to reduce the width W 3 of the area in contact.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述の
従来のヘテロ接合バイポーラトランジスタにおいては、
ベース電極３１をリフトオフ法により形成しているの
で、ベース層２４の露出領域（コンタクト領域）よりも
ベース電極３１を広く形成することが困難であり、ベー
ス電極３１の幅（面積）がベース層２４の露出領域より
も狭くなるので、ベース電極抵抗を低減することが困難
であるという問題点がある。また、ベース電極３１の面
積が小さくなるので、ベース電極３１に通流することが
できる許容電流も制限される。However, in the above-mentioned conventional heterojunction bipolar transistor,
Since the base electrode 31 is formed by the lift-off method, it is difficult to form the base electrode 31 wider than the exposed region (contact region) of the base layer 24, and the width (area) of the base electrode 31 is reduced. However, there is a problem that it is difficult to reduce the base electrode resistance since it is smaller than the exposed region. Further, since the area of the base electrode 31 is reduced, the allowable current that can flow through the base electrode 31 is also limited.
【０００９】このように、従来のいずれのバイポーラト
ランジスタを使用しても、コレクタ−ベース容量を低減
するためにベース層のコンタクト領域を縮小すると、ベ
ース電極の面積が縮小されて、その抵抗が増加すると共
に、許容電流が低下するという問題点がある。As described above, no matter which conventional bipolar transistor is used, if the contact region of the base layer is reduced in order to reduce the collector-base capacitance, the area of the base electrode is reduced and the resistance thereof is increased. In addition, there is a problem that the allowable current decreases.
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、コレクタ−ベース容量を増加させることな
く、ベース電極抵抗を低減することができると共に、ベ
ース電極に通流することができる許容電流を高めること
ができるヘテロ接合バイポーラトランジスタ及びその製
造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and it is possible to reduce the resistance of the base electrode without increasing the collector-base capacitance and to allow the current to flow to the base electrode. An object of the present invention is to provide a heterojunction bipolar transistor capable of increasing current and a method for manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】本発明に係るヘテロ接合
バイポーラトランジスタは、半導体基板と、前記半導体
基板の上に選択的に形成されたベース層と、前記ベース
層上に選択的に形成されたベース電極と、前記ベース層
の上に選択的に形成されたエミッタ層と、前記エミッタ
層の上に選択的に形成されたエミッタ電極と、前記ベー
ス電極と前記ベース層との接続領域と前記エミッタ層と
の間における前記ベース層上に設けられたパッシベーシ
ョン領域と、を有し、前記ベース電極は前記パッシベー
ション領域上まで延出していることを特徴とする。SUMMARY OF THE INVENTION A heterojunction bipolar transistor according to the present invention has a semiconductor substrate, a base layer selectively formed on the semiconductor substrate, and a base layer selectively formed on the base layer. A base electrode; an emitter layer selectively formed on the base layer; an emitter electrode selectively formed on the emitter layer; a connection region between the base electrode and the base layer; And a passivation region provided on the base layer between the base layer and the base layer, wherein the base electrode extends to above the passivation region.
【００１２】前記エミッタ層は前記ベース層の上に形成
されたＡｌＧａＡｓ膜と、前記ＡｌＧａＡｓ膜の上に形
成されたＧａＡｓ膜と、前記ＧａＡｓ膜の上に形成され
たＩｎＧａＡｓ膜とを有するメサ型の積層膜であるもの
とすることができる。また、前記パッシベーション領域
はＡｌＧａＡｓ膜からなるものとすることができる。The emitter layer is a mesa-type having an AlGaAs film formed on the base layer, a GaAs film formed on the AlGaAs film, and an InGaAs film formed on the GaAs film. It can be a laminated film. Further, the passivation region can be made of an AlGaAs film.
【００１３】本発明に係るヘテロ接合バイポーラトラン
ジスタの製造方法は、半導体基板の上にベース層を選択
的に形成する工程と、前記ベース層の上にエミッタ層を
形成する工程と、前記エミッタ層の上にエミッタ電極を
選択的に形成する工程と、前記エミッタ電極をマスクと
して前記エミッタ層を所定の厚さまで選択的にエッチン
グ除去し前記所定の厚さのエミッタ層からなるパッシベ
ーション領域を形成する工程と、前記パッシベーション
領域の上まで延出するベース電極を形成する工程と、を
有することを特徴とする。A method of manufacturing a heterojunction bipolar transistor according to the present invention includes the steps of selectively forming a base layer on a semiconductor substrate, forming an emitter layer on the base layer, Selectively forming an emitter electrode thereon, and selectively etching and removing the emitter layer to a predetermined thickness using the emitter electrode as a mask to form a passivation region including the emitter layer having the predetermined thickness. Forming a base electrode extending to above the passivation region.
【００１４】前記エミッタ層を選択的にエッチング除去
する工程により前記パッシベーション領域を除く前記エ
ミッタ層の幅を前記エミッタ電極の幅よりも狭くし、前
記ベース電極を形成する工程はベース電極用の導電膜を
蒸着することにより自己整合的に形成する工程であるこ
とが好ましい。In the step of selectively removing the emitter layer by etching, the width of the emitter layer excluding the passivation region is made smaller than the width of the emitter electrode, and the step of forming the base electrode comprises a conductive film for a base electrode. Is preferably formed in a self-aligned manner by vapor deposition.
【００１５】本発明に係る他のヘテロ接合バイポーラト
ランジスタの製造方法は、半導体基板の上にベース層を
選択的に形成する工程と、前記ベース層の上に第１のエ
ミッタ層を形成する工程と、前記第１のエミッタ層の上
に第２のエミッタ層を形成する工程と、前記第２のエミ
ッタ層の上にエミッタ電極を選択的に形成する工程と、
前記エミッタ電極をマスクとして前記第２のエミッタ層
を選択的にエッチング除去して前記第１のエミッタ層を
露出することにより前記第１のエミッタ層における前記
第２のエミッタ層に覆われていない領域をパッシベーシ
ョン領域とする工程と、前記パッシベーション領域の上
まで延出するベース電極を形成する工程と、を有するこ
とを特徴とする。Another method of manufacturing a heterojunction bipolar transistor according to the present invention includes the steps of selectively forming a base layer on a semiconductor substrate, and forming a first emitter layer on the base layer. Forming a second emitter layer on the first emitter layer, and selectively forming an emitter electrode on the second emitter layer;
A region of the first emitter layer that is not covered by the second emitter layer by selectively etching away the second emitter layer using the emitter electrode as a mask to expose the first emitter layer. Forming a passivation region, and forming a base electrode extending above the passivation region.
【００１６】本発明においては、ベース電極がパッシベ
ーション領域の上まで延出するように形成されているの
で、コレクタ−ベース容量を低減するためにベース電極
とベース層との接触領域（電気的な接続領域）を縮小し
ても、実質的なベース電極の面積を、ベース電極とベー
ス層との接触領域の面積よりも広くすることができる。
従って、ベース電極の抵抗を低減することができると共
に、ベース電極に対する許容電流を高めることができ
る。In the present invention, since the base electrode is formed so as to extend above the passivation region, a contact region (electrical connection) between the base electrode and the base layer is formed to reduce the collector-base capacitance. Even if the area is reduced, the substantial area of the base electrode can be made larger than the area of the contact area between the base electrode and the base layer.
Therefore, the resistance of the base electrode can be reduced, and the allowable current for the base electrode can be increased.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施例に係るヘテ
ロ接合バイポーラトランジスタについて、添付の図面を
参照して具体的に説明する。図１乃至図５は本発明の第
１の実施例に係るヘテロ接合バイポーラトランジスタの
製造方法を工程順に示す断面図である。なお、本実施例
は、ｎｐｎ型ＧａＡｓ化合物ヘテロ接合バイポーラトラ
ンジスタ（ＨＢＴ）を製造する方法について示してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a heterojunction bipolar transistor according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. 1 to 5 are sectional views showing a method of manufacturing a heterojunction bipolar transistor according to a first embodiment of the present invention in the order of steps. This embodiment shows a method for manufacturing an npn-type GaAs compound heterojunction bipolar transistor (HBT).
【００１８】図１に示すように、先ず、基板１の表面
に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓから
なるコレクタ層３、ＧａＡｓからなるベース層４、Ａｌ
ＧａＡｓエミッタ層５、ＧａＡｓエミッタ層６及びＩｎ
ＧａＡｓからなるエミッタキャップ層７を順次エピタキ
シャル成長させる。次に、基板１の表面上にエミッタ電
極膜８を選択的に形成する。As shown in FIG. 1, a sub-collector layer 2 made of GaAs, a collector layer 3 made of GaAs, a base layer 4 made of GaAs,
GaAs emitter layer 5, GaAs emitter layer 6, and In
The emitter cap layer 7 made of GaAs is sequentially epitaxially grown. Next, the emitter electrode film 8 is selectively formed on the surface of the substrate 1.
【００１９】次いで、図２に示すように、エミッタ電極
膜８をマスクとして、ドライエッチング法又はウエット
エッチング法等を利用して、エミッタキャップ層７及び
ＧａＡｓエミッタ層６を選択的にエッチング除去するこ
とにより、エミッタ電極膜８、エミッタキャップ層７及
びＧａＡｓエミッタ層６からなるメサ型のエミッタ部を
形成すると共に、ＡｌＧａＡｓエミッタ層５の表面を露
出させる。なお、エミッタ電極膜８の周縁部における下
方のエミッタキャップ層７及びＧａＡｓエミッタ層５
は、サイドエッチングにより除去されて、エミッタ電極
膜８の周縁部が側方に突出した形状となり、庇部８ａが
形成される。Next, as shown in FIG. 2, using the emitter electrode film 8 as a mask, the emitter cap layer 7 and the GaAs emitter layer 6 are selectively etched away by using a dry etching method or a wet etching method. As a result, a mesa-type emitter portion including the emitter electrode film 8, the emitter cap layer 7, and the GaAs emitter layer 6 is formed, and the surface of the AlGaAs emitter layer 5 is exposed. Note that the lower emitter cap layer 7 and the lower GaAs emitter layer 5 in the peripheral portion of the emitter electrode film 8 are formed.
Is removed by side etching, the peripheral portion of the emitter electrode film 8 has a shape protruding laterally, and the eaves portion 8a is formed.
【００２０】その後、図３に示すように、全面にＳｉＯ
2膜を形成した後、エミッタ電極膜８上及びベース電極
形成領域上におけるＳｉＯ2膜を選択的に除去して、メ
サ型エミッタ部の側壁面上及びＡｌＧａＡｓエミッタ層
５の表面上にＳｉＯ2膜９を残存させる。その後、Ｓｉ
Ｏ2膜９をマスクとして、エミッタ部の両側方のベース
電極形成領域上におけるＡｌＧａＡｓエミッタ層５を選
択的にエッチング除去して、ベース層４を露出させる。
なお、この工程において、ＡｌＧａＡｓエミッタ層５に
おけるＧａＡｓエミッタ層６に覆われていない領域が、
ＡｌＧａＡｓパッシベーション領域１０となる。Thereafter, as shown in FIG.
After forming the 2 film, by selectively removing the SiO 2 film in the emitter electrode film 8 and on the base electrode forming region, the SiO 2 film on the surface of the side wall surfaces and on AlGaAs emitter layer 5 of the mesa type emitter portion 9 is left. Then, Si
Using the O 2 film 9 as a mask, the AlGaAs emitter layer 5 on the base electrode formation regions on both sides of the emitter portion is selectively etched away to expose the base layer 4.
In this step, a region of the AlGaAs emitter layer 5 that is not covered by the GaAs emitter layer 6 is
It becomes the AlGaAs passivation region 10.
【００２１】その後、図４に示すように、ＳｉＯ2膜９
を除去した後、全面に導電膜（図示せず）を蒸着する。
このとき、エミッタ電極膜８の庇部８ａがエミッタキャ
ップ層７及びＧａＡｓエミッタ層６の側壁面、並びにパ
ッシベーション領域１０の一部を覆っているので、庇部
８ａに覆われているこれらの領域上には導電膜は形成さ
れない。その後、ＡｌＧａＡｓエミッタ層５上に形成さ
れた導電膜を選択的に除去する。これにより、エミッタ
電極膜８上に導電膜からなるエミッタ電極膜１３が残存
すると共に、露出したベース層４の上、並びにその周囲
のＡｌＧａＡｓパッシベーション領域１０及びＡｌＧａ
Ａｓエミッタ層５の一部の上に、導電膜からなるベース
電極１１が残存する。なお、本実施例においては、エミ
ッタ電極膜８及び１３により、エミッタ電極が構成され
ている。[0021] Thereafter, as shown in FIG. 4, SiO 2 film 9
Then, a conductive film (not shown) is deposited on the entire surface.
At this time, since the eaves portion 8a of the emitter electrode film 8 covers the side wall surfaces of the emitter cap layer 7 and the GaAs emitter layer 6, and a part of the passivation region 10, these eaves portions are covered by the eaves portion 8a. Is not formed with a conductive film. After that, the conductive film formed on the AlGaAs emitter layer 5 is selectively removed. As a result, the emitter electrode film 13 made of a conductive film remains on the emitter electrode film 8 and the AlGaAs passivation region 10 and the AlGas passivation region 10 on and around the exposed base layer 4.
A base electrode 11 made of a conductive film remains on a part of the As emitter layer 5. In the present embodiment, the emitter electrode is constituted by the emitter electrode films 8 and 13.
【００２２】その後、図５に示すように、一般的な方法
により、ベース電極１１をマスクとしてＡｌＧａＡｓエ
ミッタ層５、ベース層４及びコレクタ層３をエッチング
除去することにより、サブコレクタ層２の表面を露出す
る。その後、露出したサブコレクタ層２の上にコレクタ
電極１２を形成する。これにより、ｎｐｎ型ＧａＡｓ化
合物ヘテロ接合バイポーラトランジスタが得られる。Thereafter, as shown in FIG. 5, the AlGaAs emitter layer 5, the base layer 4 and the collector layer 3 are removed by etching using the base electrode 11 as a mask, so that the surface of the sub-collector layer 2 is removed. Exposed. Thereafter, a collector electrode 12 is formed on the exposed sub-collector layer 2. Thereby, an npn-type GaAs compound heterojunction bipolar transistor is obtained.
【００２３】図５に示すように、第１の実施例において
は、メサ型エミッタ部の周囲にＡｌＧａＡｓエミッタ層
５の一部を露出させることにより、ＡｌＧａＡｓパッシ
ベーション領域１０が形成されている。このＡｌＧａＡ
ｓパッシベーション領域１０は通常のトランジスタの動
作時に空乏化するように、濃度及び厚みが設定されてい
る。例えば、ベース層４の濃度を４×１０19ｃｍ-3、Ａ
ｌＧａＡｓエミッタ層５の濃度を３×１０17ｃｍ-3とす
ると、ＡｌＧａＡｓパッシベーション領域１０、即ちＡ
ｌＧａＡｓエミッタ層５の厚さを約１００ｎｍ以下に設
定することにより、このパッシベーション領域１０にお
ける厚さ方向の全域を空乏化することができる。As shown in FIG. 5, in the first embodiment, the AlGaAs passivation region 10 is formed by exposing a part of the AlGaAs emitter layer 5 around the mesa type emitter. This AlGaAs
The concentration and thickness of the s passivation region 10 are set so that the s passivation region 10 is depleted during normal operation of the transistor. For example, when the concentration of the base layer 4 is 4 × 10 19 cm −3 ,
Assuming that the concentration of the lGaAs emitter layer 5 is 3 × 10 17 cm −3 , the AlGaAs passivation region 10, that is, A
By setting the thickness of the lGaAs emitter layer 5 to about 100 nm or less, the entire region in the thickness direction of the passivation region 10 can be depleted.
【００２４】このように構成された第１の実施例におい
ては、ＡｌＧａＡｓパッシベーション領域１０が形成さ
れているので、エミッタ電極から注入されたキャリア
が、外部ベース領域（ＡｌＧａＡｓパッシベーション領
域１０及びベース電極１１がベース層４と接触している
領域）において、ホールと再結合することを抑制するこ
とができ、これにより、電流利得を向上させることがで
きる。特に、本実施例においては、ＡｌＧａＡｓパッシ
ベーション領域１０の幅Ｗ2を十分に広く、例えば１μ
ｍ以上の幅で設けているので、エミッタ電極から注入さ
れたキャリアのホールとの再結合を十分に抑制すること
ができる。In the first embodiment configured as described above, since the AlGaAs passivation region 10 is formed, carriers injected from the emitter electrode are transferred to the external base region (the AlGaAs passivation region 10 and the base electrode 11). In the region that is in contact with the base layer 4), recombination with holes can be suppressed, thereby improving current gain. In particular, in this embodiment, the width W 2 of the AlGaAs passivation region 10 is sufficiently large, for example, 1 μm.
Since it is provided with a width of not less than m, recombination of carriers injected from the emitter electrode with holes can be sufficiently suppressed.
【００２５】また、本実施例においては、メサ型のエミ
ッタ部及びベース層４の露出領域（ベース電極１１のコ
ンタクト領域）を形成した後、エミッタ電極膜８を含む
全領域上にベース電極を構成する導電膜を蒸着により成
膜しているので、ベース電極１１は、ベース層４の露出
領域上のみでなく、エミッタ電極膜８の庇部８ａ端面直
下におけるＡｌＧａＡｓパッシベーション領域１０の上
にも延出して形成される。即ち、ベース電極１１の幅
を、エミッタ電極膜８の庇部８ａの直下まで最大限に広
く形成することができるので、実質的なベース電極１１
の面積は、ベース電極１１とベース層４との接触領域の
面積よりも広くなる。従って、コレクタ−ベース容量を
低減するためにベース層４のコンタクト領域を縮小して
も、ベース電極１１の抵抗が低いと共に、ベース電極に
対する許容電流が高いバイポーラトランジスタを得るこ
とができる。In this embodiment, after the mesa-type emitter portion and the exposed region of the base layer 4 (the contact region of the base electrode 11) are formed, the base electrode is formed on the entire region including the emitter electrode film 8. The base electrode 11 extends not only on the exposed region of the base layer 4 but also on the AlGaAs passivation region 10 immediately below the end face of the eaves portion 8a of the emitter electrode film 8 because the conductive film to be formed is formed by vapor deposition. Formed. That is, the width of the base electrode 11 can be made as wide as possible to just below the eaves portion 8a of the emitter electrode film 8, so that the substantial base electrode 11 can be formed.
Is larger than the area of the contact region between the base electrode 11 and the base layer 4. Therefore, even if the contact region of the base layer 4 is reduced to reduce the collector-base capacitance, a bipolar transistor having a low resistance of the base electrode 11 and a high allowable current to the base electrode can be obtained.
【００２６】図５において、例えば、ＡｌＧａＡｓパッ
シベーション領域１０の幅Ｗ2を１μｍ、パッシベーシ
ョン領域１０を覆う庇部８ａの幅Ｗ1を０．２μｍと
し、ベース電極１１とベース層４の接触領域の幅Ｗ3を
１μｍとすると、ベース電極１１の平面視における幅を
１．８μｍまで設定することができる。このとき、ベー
ス電極１１の厚さを０．２μｍ、ベース電極１１の平面
視における長さを１０μｍとして、金によりベース電極
１１を構成した場合には、エミッタ部の片側におけるベ
ース電極１１の抵抗は０．７Ωとなり、従来のベース層
のコンタクト領域のみにベース電極を形成した場合の抵
抗である約１．２Ωと比較して、著しくベース抵抗を低
減することができる。また、本実施例においてベース電
流として通流することができる許容電流は、従来のバイ
ポーラトランジスタと比較して１．８倍まで向上する。In FIG. 5, for example, the width W 2 of the AlGaAs passivation region 10 is 1 μm, the width W 1 of the eaves 8 a covering the passivation region 10 is 0.2 μm, and the width of the contact region between the base electrode 11 and the base layer 4. When W 3 is 1 μm, the width of the base electrode 11 in a plan view can be set to 1.8 μm. At this time, when the thickness of the base electrode 11 is 0.2 μm, the length of the base electrode 11 in plan view is 10 μm, and the base electrode 11 is made of gold, the resistance of the base electrode 11 on one side of the emitter section is The resistance is 0.7Ω, and the base resistance can be remarkably reduced as compared with about 1.2Ω which is the resistance when the base electrode is formed only in the conventional contact region of the base layer. Further, in this embodiment, the allowable current that can be passed as the base current is increased to 1.8 times as compared with the conventional bipolar transistor.
【００２７】なお、図５に示す第１の実施例において
は、ベース電極１１が直接ＡｌＧａＡｓパッシベーショ
ン領域１０に接するように形成されているが、オーミッ
ク電極材としてのベース電極が半導体層と合金を形成し
たり、拡散する場合には、以下に示す第２の実施例に係
るヘテロ接合バイポーラトランジスタを形成することが
好ましい。In the first embodiment shown in FIG. 5, the base electrode 11 is formed so as to be in direct contact with the AlGaAs passivation region 10. However, the base electrode as an ohmic electrode material forms an alloy with the semiconductor layer. In this case, it is preferable to form a heterojunction bipolar transistor according to the second embodiment described below.
【００２８】図６乃至図１０は本発明の第２の実施例に
係るヘテロ接合バイポーラトランジスタの製造方法を工
程順に示す断面図である。但し、図１乃至図５に示す第
１の実施例と同様に、第２の実施例においても、ｎｐｎ
型ＧａＡｓ化合物ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を製造する方法について示している。なお、
図６乃至図１０に示す第２の実施例において、図１乃至
図５に示す第１の実施例と異なる点は、パッシベーショ
ン領域とベース電極との間に絶縁膜が形成されている点
のみであるので、図６乃至図１０において、図１乃至図
５に示すものと同一物には同一符号を付して、その詳細
な説明は省略する。FIGS. 6 to 10 are sectional views showing a method of manufacturing a heterojunction bipolar transistor according to a second embodiment of the present invention in the order of steps. However, similarly to the first embodiment shown in FIGS. 1 to 5, in the second embodiment, npn is also used.
1 shows a method for manufacturing a GaAs compound heterojunction bipolar transistor (HBT). In addition,
The second embodiment shown in FIGS. 6 to 10 differs from the first embodiment shown in FIGS. 1 to 5 only in that an insulating film is formed between the passivation region and the base electrode. 6 to 10, the same components as those shown in FIGS. 1 to 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２９】図６に示すように、先ず、基板１の表面
に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓから
なるコレクタ層３、ＧａＡｓからなるベース層４、Ａｌ
ＧａＡｓエミッタ層５、ＧａＡｓエミッタ層６及びＩｎ
ＧａＡｓからなるエミッタキャップ層７を順次エピタキ
シャル成長させる。次に、基板１の表面上にエミッタ電
極膜８を選択的に形成する。As shown in FIG. 6, first, a sub-collector layer 2 made of GaAs, a collector layer 3 made of GaAs, a base layer 4 made of GaAs,
GaAs emitter layer 5, GaAs emitter layer 6, and In
The emitter cap layer 7 made of GaAs is sequentially epitaxially grown. Next, the emitter electrode film 8 is selectively formed on the surface of the substrate 1.
【００３０】次いで、図７に示すように、エミッタ電極
膜８をマスクとして、ドライエッチング法又はウエット
エッチング法等を利用して、エミッタキャップ層７及び
ＧａＡｓエミッタ層６を選択的にエッチング除去するこ
とにより、エミッタ電極膜８、エミッタキャップ層７及
びＧａＡｓエミッタ層６からなるメサ型のエミッタ部を
形成すると共に、ＡｌＧａＡｓエミッタ層５の表面を露
出させる。Next, as shown in FIG. 7, using the emitter electrode film 8 as a mask, the emitter cap layer 7 and the GaAs emitter layer 6 are selectively removed by dry etching or wet etching. As a result, a mesa-type emitter portion including the emitter electrode film 8, the emitter cap layer 7, and the GaAs emitter layer 6 is formed, and the surface of the AlGaAs emitter layer 5 is exposed.
【００３１】その後、図８に示すように、全面にＳｉＮ
膜及びＳｉＯ2膜を順次形成した後、エミッタ電極膜８
上及びベース電極形成領域上におけるＳｉＯ2膜及びＳ
ｉＮ膜を選択的に除去して、メサ型エミッタ部の側壁面
上及びＡｌＧａＡｓエミッタ層５の表面上にＳｉＯ2膜
９及びＳｉＮ膜１４を残存させる。その後、ＳｉＯ2膜
９及びＳｉＮ膜１４をマスクとして、エミッタ部の両側
方のベース電極形成領域上におけるＡｌＧａＡｓエミッ
タ層５を選択的にエッチング除去して、ベース層４を露
出させる。なお、この工程において、ＡｌＧａＡｓエミ
ッタ層５におけるＧａＡｓエミッタ層６に覆われていな
い領域が、ＡｌＧａＡｓパッシベーション領域１０とな
る。Thereafter, as shown in FIG.
After sequentially forming a film and a SiO 2 film, the emitter electrode film 8 is formed.
SiO 2 film and S on the upper and base electrode formation regions
The iN film is selectively removed to leave the SiO 2 film 9 and the SiN film 14 on the side wall surface of the mesa type emitter portion and on the surface of the AlGaAs emitter layer 5. Thereafter, using the SiO 2 film 9 and the SiN film 14 as a mask, the AlGaAs emitter layer 5 on the base electrode formation region on both sides of the emitter portion is selectively etched away to expose the base layer 4. In this step, a region of the AlGaAs emitter layer 5 that is not covered by the GaAs emitter layer 6 becomes an AlGaAs passivation region 10.
【００３２】その後、図９に示すように、ＳｉＯ2膜９
のみを選択的に除去した後、全面に導電膜（図示せず）
を蒸着する。このとき、エミッタ電極膜８の庇部８ａが
エミッタキャップ層７及びＧａＡｓエミッタ層６の側壁
面上におけるＳｉＮ膜１４、並びにパッシベーション領
域１０上におけるＳｉＮ膜１４の一部を覆っているの
で、庇部８ａに覆われているＳｉＮ膜１４上には導電膜
は形成されない。その後、ＡｌＧａＡｓエミッタ層５上
のＳｉＮ膜１４の上に形成された導電膜を選択的に除去
する。これにより、エミッタ電極膜８上に導電膜からな
るエミッタ電極膜１３が残存すると共に、露出したベー
ス層４の上、並びにその周囲のＡｌＧａＡｓパッシベー
ション領域１０及びＡｌＧａＡｓエミッタ層５上のＳｉ
Ｎ膜１４の上に、導電膜からなるベース電極１１が残存
する。[0032] Thereafter, as shown in FIG. 9, SiO 2 film 9
After selectively removing only the conductive film (not shown) on the entire surface
Is deposited. At this time, since the eaves portion 8a of the emitter electrode film 8 covers the SiN film 14 on the side wall surfaces of the emitter cap layer 7 and the GaAs emitter layer 6, and a part of the SiN film 14 on the passivation region 10, No conductive film is formed on SiN film 14 covered with 8a. Thereafter, the conductive film formed on the SiN film 14 on the AlGaAs emitter layer 5 is selectively removed. As a result, the emitter electrode film 13 made of a conductive film remains on the emitter electrode film 8, and the Si film on the exposed base layer 4 and on the surrounding AlGaAs passivation region 10 and AlGaAs emitter layer 5 is formed.
The base electrode 11 made of a conductive film remains on the N film 14.
【００３３】その後、図１０に示すように、一般的な方
法により、ベース電極１１をマスクとしてＡｌＧａＡｓ
エミッタ層５、ベース層４及びコレクタ層３をエッチン
グ除去することにより、サブコレクタ層２の表面を露出
する。その後、露出したサブコレクタ層２の上にコレク
タ電極１２を形成する。これにより、ｎｐｎ型ＧａＡｓ
化合物ヘテロ接合バイポーラトランジスタが得られる。Thereafter, as shown in FIG. 10, AlGaAs is formed using the base electrode 11 as a mask by a general method.
The surface of the sub-collector layer 2 is exposed by removing the emitter layer 5, the base layer 4, and the collector layer 3 by etching. Thereafter, a collector electrode 12 is formed on the exposed sub-collector layer 2. Thereby, npn-type GaAs
A compound heterojunction bipolar transistor is obtained.
【００３４】このように構成された第２の実施例におい
ても、ＡｌＧａＡｓパッシベーション領域１０が形成さ
れているので、エミッタ電極から注入されたキャリアの
ホールとの再結合を十分に抑制することができる。ま
た、実質的なベース電極１１の幅を、ベース電極１１と
ベース層４との接触領域よりも広く形成することができ
るので、ベース電極１１の抵抗を低減することができる
と共に、ベース電極に対する許容電流を向上させること
ができる。Since the AlGaAs passivation region 10 is also formed in the second embodiment having the above-described structure, recombination of carriers injected from the emitter electrode with holes can be sufficiently suppressed. Also, since the substantial width of the base electrode 11 can be formed wider than the contact region between the base electrode 11 and the base layer 4, the resistance of the base electrode 11 can be reduced and the tolerance for the base electrode can be reduced. The current can be improved.
【００３５】更に、第２の実施例においては、ベース電
極１１がＡｌＧａＡｓパッシベーション領域１０の表面
上にＳｉＮ膜１４を介して延出して形成されている。従
って、その後の熱処理工程等により、ベース層４とベー
ス電極１１との接触領域のみに合金層及び拡散領域等を
形成することができる。Further, in the second embodiment, the base electrode 11 is formed on the surface of the AlGaAs passivation region 10 so as to extend through the SiN film 14. Therefore, an alloy layer, a diffusion region, and the like can be formed only in a contact region between the base layer 4 and the base electrode 11 by a subsequent heat treatment step or the like.
【００３６】なお、上述の第１及び第２の実施例におい
ては、エミッタ層５、６とエミッタキャップ層７とが積
層された積層膜により、エミッタ電極膜８に接続された
エミッタ領域を構成したが、本発明においては、エミッ
タ領域の構造はこれに限定されるものではない。例え
ば、１層のエミッタ層を形成した後にこのエミッタ層の
上にエミッタ電極を選択的に形成し、エミッタ電極をマ
スクとしてエミッタ層を選択的にエッチング除去して所
定の厚さのエミッタ層を残存させることにより、残存し
たエミッタ層からなる所定の厚さのパッシベーション領
域を形成することができる。また、本発明において、ベ
ース層４とベース電極１１とは必ずしも実質的に接触し
ている必要はなく、ベース電極１１がベース層４にベー
ス電位を与えるように形成されていればよい。更に、本
発明におけるパッシベーション領域はＡｌＧａＡｓ膜か
らなるものに限定されず、ＩｎＧａＰ膜等からなるパッ
シベーション領域が形成されていてもよい。In the above-described first and second embodiments, the emitter region connected to the emitter electrode film 8 is constituted by a laminated film in which the emitter layers 5, 6 and the emitter cap layer 7 are laminated. However, in the present invention, the structure of the emitter region is not limited to this. For example, after one emitter layer is formed, an emitter electrode is selectively formed on the emitter layer, and the emitter layer is selectively removed by etching using the emitter electrode as a mask to leave an emitter layer having a predetermined thickness. By doing so, a passivation region having a predetermined thickness made of the remaining emitter layer can be formed. Further, in the present invention, the base layer 4 and the base electrode 11 do not necessarily have to be substantially in contact with each other, and it is sufficient that the base electrode 11 is formed so as to apply a base potential to the base layer 4. Further, the passivation region in the present invention is not limited to the one made of an AlGaAs film, and a passivation region made of an InGaP film or the like may be formed.
【００３７】[0037]
【発明の効果】以上詳述したように、本発明によれば、
ベース電極がパッシベーション領域の上まで延出するよ
うに形成されているので、実質的なベース電極の面積を
ベース電極とベース層との接続領域の面積よりも広くす
ることができ、これにより、ヘテロ接合バイポーラトラ
ンジスタのベース電極の抵抗を低減することができると
共に、ベース電極に対する許容電流を高めることができ
る。As described in detail above, according to the present invention,
Since the base electrode is formed to extend above the passivation region, the substantial area of the base electrode can be made larger than the area of the connection region between the base electrode and the base layer. The resistance of the base electrode of the junction bipolar transistor can be reduced, and the allowable current for the base electrode can be increased.
【図１】本発明の第１の実施例に係るヘテロ接合バイポ
ーラトランジスタの製造方法を示す断面図である。FIG. 1 is a cross-sectional view illustrating a method for manufacturing a heterojunction bipolar transistor according to a first embodiment of the present invention.
【図２】図１の次工程を示す断面図である。FIG. 2 is a sectional view showing a step subsequent to FIG. 1;
【図３】図２の次工程を示す断面図である。FIG. 3 is a sectional view showing a step subsequent to FIG. 2;
【図４】図３の次工程を示す断面図である。FIG. 4 is a sectional view showing a step subsequent to FIG. 3;
【図５】図４の次工程を示す断面図である。FIG. 5 is a sectional view showing a step subsequent to that of FIG. 4;
【図６】本発明の第２の実施例に係るヘテロ接合バイポ
ーラトランジスタの製造方法を示す断面図である。FIG. 6 is a sectional view illustrating a method for manufacturing a heterojunction bipolar transistor according to a second embodiment of the present invention.
【図７】図６の次工程を示す断面図である。FIG. 7 is a sectional view showing a step subsequent to FIG. 6;
【図８】図７の次工程を示す断面図である。FIG. 8 is a sectional view showing a step subsequent to FIG. 7;
【図９】図８の次工程を示す断面図である。FIG. 9 is a sectional view showing a step subsequent to FIG. 8;
【図１０】図９の次工程を示す断面図である。FIG. 10 is a sectional view showing a step subsequent to that of FIG. 9;
【図１１】従来のヘテロ接合バイポーラトランジスタを
示す断面図である。FIG. 11 is a cross-sectional view showing a conventional heterojunction bipolar transistor.
１，２１；基板 ２，２２；サブコレクタ層 ３，２３；コレクタ層 ４，２４；ベース層 ５，２５；ＡｌＧａＡｓエミッタ層 ６，２６；ＧａＡｓエミッタ層 ７，２７；エミッタキャップ層 ８，１３；エミッタ電極膜 ８ａ；庇部 ９，２９；ＳｉＯ2膜 １０，３０；パッシベーション領域 １１，３１；ベース電極 １２，３２；コレクタ電極 １４；ＳｉＮ膜 ２８；エミッタ電極Substrate layers 3, 23; Collector layers 4, 24; Base layers 5, 25; AlGaAs emitter layers 6, 26; GaAs emitter layers 7, 27; Emitter cap layers 8, 13; electrode films 8a; eaves section 9, 29; SiO 2 film 10, 30; passivation regions 11 and 31; the base electrode 12 and 32; the collector electrode 14; SiN film 28; emitter electrode
Claims (10)
択的に形成されたベース層と、前記ベース層上に選択的
に形成されたベース電極と、前記ベース層の上に選択的
に形成されたエミッタ層と、前記エミッタ層の上に選択
的に形成されたエミッタ電極と、前記ベース電極と前記
ベース層との接続領域と前記エミッタ層との間における
前記ベース層上に設けられたパッシベーション領域と、
を有し、前記ベース電極は前記パッシベーション領域上
まで延出していることを特徴とするヘテロ接合バイポー
ラトランジスタ。A semiconductor substrate; a base layer selectively formed on the semiconductor substrate; a base electrode selectively formed on the base layer; and a selectively formed electrode on the base layer. Emitter layer, an emitter electrode selectively formed on the emitter layer, and a passivation provided on the base layer between a connection region between the base electrode and the base layer and the emitter layer. Area and
And the base electrode extends to above the passivation region.
成されたＡｌＧａＡｓ膜と、前記ＡｌＧａＡｓ膜の上に
形成されたＧａＡｓ膜と、前記ＧａＡｓ膜の上に形成さ
れたＩｎＧａＡｓ膜とを有するメサ型の積層膜であるこ
とを特徴とする請求項１に記載のヘテロ接合バイポーラ
トランジスタ。2. The semiconductor device according to claim 1, wherein the emitter layer includes an AlGaAs film formed on the base layer, a GaAs film formed on the AlGaAs film, and an InGaAs film formed on the GaAs film. The heterojunction bipolar transistor according to claim 1, wherein the heterojunction bipolar transistor is a stacked film of a type.
ｓ膜からなることを特徴とする請求項１又は２に記載の
ヘテロ接合バイポーラトランジスタ。3. The passivation region is made of AlGaAs.
3. The heterojunction bipolar transistor according to claim 1, comprising an s film.
の幅よりも広いことを特徴とする請求項１乃至３のいず
れか１項に記載のヘテロ接合バイポーラトランジスタ。4. The hetero-junction bipolar transistor according to claim 1, wherein a width of the emitter electrode is wider than a width of the emitter layer.
成する工程と、前記ベース層の上にエミッタ層を形成す
る工程と、前記エミッタ層の上にエミッタ電極を選択的
に形成する工程と、前記エミッタ電極をマスクとして前
記エミッタ層を所定の厚さまで選択的にエッチング除去
し前記所定の厚さのエミッタ層からなるパッシベーショ
ン領域を形成する工程と、前記パッシベーション領域の
上まで延出するベース電極を形成する工程と、を有する
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法。5. A step of selectively forming a base layer on a semiconductor substrate, a step of forming an emitter layer on the base layer, and a step of selectively forming an emitter electrode on the emitter layer. Selectively etching and removing the emitter layer to a predetermined thickness using the emitter electrode as a mask to form a passivation region including the emitter layer having the predetermined thickness; and a base extending to above the passivation region. Forming a electrode, the method for manufacturing a heterojunction bipolar transistor.
去する工程により前記パッシベーション領域を除く前記
エミッタ層の幅を前記エミッタ電極の幅よりも狭くし、
前記ベース電極を形成する工程はベース電極用の導電膜
を蒸着することにより自己整合的に形成する工程である
ことを特徴とする請求項５に記載のヘテロ接合バイポー
ラトランジスタの製造方法。6. The step of selectively removing the emitter layer by etching so that the width of the emitter layer excluding the passivation region is smaller than the width of the emitter electrode;
6. The method according to claim 5, wherein the step of forming the base electrode is a step of forming a conductive film for the base electrode in a self-aligned manner by vapor deposition.
成されたＡｌＧａＡｓ膜と、前記ＡｌＧａＡｓ膜の上に
形成されたＧａＡｓ膜と、前記ＧａＡｓ膜の上に形成さ
れたＩｎＧａＡｓ膜とを有することを特徴とする請求項
５又は６に記載のヘテロ接合バイポーラトランジスタの
製造方法。7. The emitter layer includes an AlGaAs film formed on the base layer, a GaAs film formed on the AlGaAs film, and an InGaAs film formed on the GaAs film. The method for manufacturing a heterojunction bipolar transistor according to claim 5, wherein:
成する工程と、前記ベース層の上に第１のエミッタ層を
形成する工程と、前記第１のエミッタ層の上に第２のエ
ミッタ層を形成する工程と、前記第２のエミッタ層の上
にエミッタ電極を選択的に形成する工程と、前記エミッ
タ電極をマスクとして前記第２のエミッタ層を選択的に
エッチング除去して前記第１のエミッタ層を露出するこ
とにより前記第１のエミッタ層における前記第２のエミ
ッタ層に覆われていない領域をパッシベーション領域と
する工程と、前記パッシベーション領域の上まで延出す
るベース電極を形成する工程と、を有することを特徴と
するヘテロ接合バイポーラトランジスタの製造方法。8. A step of selectively forming a base layer on a semiconductor substrate, a step of forming a first emitter layer on the base layer, and a step of forming a second emitter layer on the first emitter layer. Forming an emitter layer; selectively forming an emitter electrode on the second emitter layer; and selectively etching and removing the second emitter layer using the emitter electrode as a mask. Exposing one of the emitter layers to a region of the first emitter layer that is not covered by the second emitter layer as a passivation region; and forming a base electrode extending above the passivation region. And a method of manufacturing a hetero-junction bipolar transistor.
ング除去する工程により前記第２のエミッタ層の幅を前
記エミッタ電極の幅よりも狭くし、前記ベース電極を形
成する工程はベース電極用の導電膜を蒸着することによ
り自己整合的に形成する工程であることを特徴とする請
求項８に記載のヘテロ接合バイポーラトランジスタの製
造方法。9. The step of selectively etching away the second emitter layer so that the width of the second emitter layer is smaller than the width of the emitter electrode, and the step of forming the base electrode is performed for a base electrode. 9. The method for manufacturing a heterojunction bipolar transistor according to claim 8, wherein the step is a step of forming the conductive film in a self-aligning manner by vapor deposition.
膜からなり、前記第２のエミッタ層は前記第１のエミッ
タ層の上に形成されたＧａＡｓ膜と、前記ＧａＡｓ膜の
上に形成されたＩｎＧａＡｓ膜とを有することを特徴と
する請求項８又は９に記載のヘテロ接合バイポーラトラ
ンジスタの製造方法。10. The first emitter layer is made of AlGaAs.
9. The semiconductor device according to claim 8, wherein the second emitter layer includes a GaAs film formed on the first emitter layer, and an InGaAs film formed on the GaAs film. 10. The method for manufacturing a heterojunction bipolar transistor according to item 9.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124521A (en) * | 2000-08-17 | 2002-04-26 | Motorola Inc | Method for manufacturing semiconductor component |
| JP2007273538A (en) * | 2006-03-30 | 2007-10-18 | Anritsu Corp | Heterojunction bipolar transistor and its fabrication process |
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1998
- 1998-10-29 JP JP30907398A patent/JP3279269B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007273538A (en) * | 2006-03-30 | 2007-10-18 | Anritsu Corp | Heterojunction bipolar transistor and its fabrication process |
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