JP2000124321A - 記録媒体、半導体集積回路の設計方法及びコンピュータシステム - Google Patents
記録媒体、半導体集積回路の設計方法及びコンピュータシステムInfo
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- JP2000124321A JP2000124321A JP10294868A JP29486898A JP2000124321A JP 2000124321 A JP2000124321 A JP 2000124321A JP 10294868 A JP10294868 A JP 10294868A JP 29486898 A JP29486898 A JP 29486898A JP 2000124321 A JP2000124321 A JP 2000124321A
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Abstract
(57)【要約】
【課題】 ＩＰコア情報によって特定されるハードＩＰ
コアの形状修正を容易に実現できるようにする。 【解決手段】 回路の機能と回路のレイアウトパターン
とを決定するＩＰコア情報は、前記レイアウトパターン
によって特定されるＩＰコアを複数個の矩形単位である
リージョン（４(a)、４(b)）に分割し、分割されたリー
ジョン同士を接続するための端子（５）を全てのリージ
ョンの同一位置の1辺に配置し、リージョン間の端子を
リージョン外部で配線する配線（６ａ〜６ｄ）の長さを
特定する。ＬＳＩを設計するとき、リージョンの分割位
置で配線を切り離し、特定点（Ｐ）を中心にその片側の
リージョンを回転変位し、変位によって離れた対応配線
の距離を対応配線の長さから相殺して配線長を不変と
し、一部のリージョンの配置を変えてＩＰコアの形状を
変更する。
コアの形状修正を容易に実現できるようにする。 【解決手段】 回路の機能と回路のレイアウトパターン
とを決定するＩＰコア情報は、前記レイアウトパターン
によって特定されるＩＰコアを複数個の矩形単位である
リージョン（４(a)、４(b)）に分割し、分割されたリー
ジョン同士を接続するための端子（５）を全てのリージ
ョンの同一位置の1辺に配置し、リージョン間の端子を
リージョン外部で配線する配線（６ａ〜６ｄ）の長さを
特定する。ＬＳＩを設計するとき、リージョンの分割位
置で配線を切り離し、特定点（Ｐ）を中心にその片側の
リージョンを回転変位し、変位によって離れた対応配線
の距離を対応配線の長さから相殺して配線長を不変と
し、一部のリージョンの配置を変えてＩＰコアの形状を
変更する。
Description
【０００１】
【発明の属する技術分野】本発明は、回路の機能と回路
のレイアウトパターンとを決定するＩＰコア情報を利用
する技術に係り、例えばＩＰコア情報によって特定され
るＩＰコア（ハードＩＰコアとも称する）の形状修正若
しくは形状可変のＩＰコアを用いたＬＳＩの設計に適用
して有効な技術に関するものである。
のレイアウトパターンとを決定するＩＰコア情報を利用
する技術に係り、例えばＩＰコア情報によって特定され
るＩＰコア（ハードＩＰコアとも称する）の形状修正若
しくは形状可変のＩＰコアを用いたＬＳＩの設計に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路の過去の設計資産の再利
用という観点から、ＩＰ（Intellectual Property）コ
アの概念が用いられている。ＩＰコアとは、知的所有権
を主張できるような付加価値の高い回路ブロックを指し
ていたが、最近では、半導体集積回路を構成する回路ブ
ロックのうち比較的規模の大き回路ブロック、例えば従
来、マクロセル、メガセルなどと称される回路ブロック
をも指称し、その回路規模はＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）、ＣＰＵ（セントラ
ル・プロセッシング・ユニット）、ＤＳＰ（ディジタル
・シグナル・プロセッサ）等の機能単位に及ぶことも有
る。そのようなＩＰコアを特定するＩＰコア情報は、回
路の機能（論理構成、回路構成）を決定するための設計
資産情報だけを含んでいるソフトＩＰと、回路の機能と
回路のレイアウトパターンを決定するための設計資産情
報を含んでいるハードＩＰがある。ソフトＩＰは、プロ
セスやＬＳＩによりレイアウトパターンを変更できるた
め最適な形状が得られる反面、特性については、その都
度合わせ込みが必要である。ハードＩＰは、レイアウト
パターンの情報を含んでいるため回路特性まで保証され
ているが、形状が合わないとデッドスペースを発生する
可能性が有る。例えばシステムＬＳＩを設計する場合
に、過去の設計資産から取り出したＩＰコア情報を用い
れば、設計並びに検証期間を短縮できる。
用という観点から、ＩＰ（Intellectual Property）コ
アの概念が用いられている。ＩＰコアとは、知的所有権
を主張できるような付加価値の高い回路ブロックを指し
ていたが、最近では、半導体集積回路を構成する回路ブ
ロックのうち比較的規模の大き回路ブロック、例えば従
来、マクロセル、メガセルなどと称される回路ブロック
をも指称し、その回路規模はＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）、ＣＰＵ（セントラ
ル・プロセッシング・ユニット）、ＤＳＰ（ディジタル
・シグナル・プロセッサ）等の機能単位に及ぶことも有
る。そのようなＩＰコアを特定するＩＰコア情報は、回
路の機能（論理構成、回路構成）を決定するための設計
資産情報だけを含んでいるソフトＩＰと、回路の機能と
回路のレイアウトパターンを決定するための設計資産情
報を含んでいるハードＩＰがある。ソフトＩＰは、プロ
セスやＬＳＩによりレイアウトパターンを変更できるた
め最適な形状が得られる反面、特性については、その都
度合わせ込みが必要である。ハードＩＰは、レイアウト
パターンの情報を含んでいるため回路特性まで保証され
ているが、形状が合わないとデッドスペースを発生する
可能性が有る。例えばシステムＬＳＩを設計する場合
に、過去の設計資産から取り出したＩＰコア情報を用い
れば、設計並びに検証期間を短縮できる。
【０００３】なお、ＩＰコアに関し、日経エレクトロニ
クスＮｏ．７２３（1998．8．10）の第99頁〜第109頁に
は、ＩＰコアを用いたシステムＬＳＩの検証について記
載がある。
クスＮｏ．７２３（1998．8．10）の第99頁〜第109頁に
は、ＩＰコアを用いたシステムＬＳＩの検証について記
載がある。
【０００４】
【発明が解決しようとする課題】システムＬＳＩなどに
おいて前記ＩＰコアを無修正でそのまま利用できれば効
率的であるが、機能上あるいはレイアウトの制約上、修
正が避けられない場合も有る。その場合には、新たな機
能設計やレイアウト設計が必要になる。従来では、レイ
アウトまで決定されているＩＰコアを部分的に修正して
利用することは考慮されていない。例えば、ＣＰＵとＤ
ＲＡＭをＩＰコアで用意し、更に小規模なグルーロジッ
ク（新規設計ロジック）を採用して、それらを1チップ
に集積する場合、ＩＰコアとしてのＤＲＡＭやＣＰＵの
形状に選択の余地がなければ、無視し得ないデッドスペ
ース（無効領域）ができる場合が有る。このとき、ＩＰ
コアの形状変更が容易であれば、デッドスペースをなく
して、チップサイズを最小限に出来、また、チップに対
する回路素子の配置を均一化することが容易になる。
おいて前記ＩＰコアを無修正でそのまま利用できれば効
率的であるが、機能上あるいはレイアウトの制約上、修
正が避けられない場合も有る。その場合には、新たな機
能設計やレイアウト設計が必要になる。従来では、レイ
アウトまで決定されているＩＰコアを部分的に修正して
利用することは考慮されていない。例えば、ＣＰＵとＤ
ＲＡＭをＩＰコアで用意し、更に小規模なグルーロジッ
ク（新規設計ロジック）を採用して、それらを1チップ
に集積する場合、ＩＰコアとしてのＤＲＡＭやＣＰＵの
形状に選択の余地がなければ、無視し得ないデッドスペ
ース（無効領域）ができる場合が有る。このとき、ＩＰ
コアの形状変更が容易であれば、デッドスペースをなく
して、チップサイズを最小限に出来、また、チップに対
する回路素子の配置を均一化することが容易になる。
【０００５】本発明の目的は、ＩＰコア情報によって特
定されるハードＩＰコアの形状修正を容易に実現できる
ようにすることにある。
定されるハードＩＰコアの形状修正を容易に実現できる
ようにすることにある。
【０００６】本発明の別の目的は、形状可変のハードＩ
Ｐコアを特定するＩＰコア情報を記録した記録媒体を提
供することにある。
Ｐコアを特定するＩＰコア情報を記録した記録媒体を提
供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】本発明に係る記録媒体（１３）は、回路の
機能と回路のレイアウトパターンとを決定するＩＰコア
情報をコンピュータ（１１）によって読み取り可能に記
録してある。前記ＩＰコア情報は、前記回路のレイアウ
トパターンによって特定されるＩＰコアを複数個の矩形
単位であるリージョン（４）に分割し、分割されたリー
ジョン同士を接続するための端子（５）を全てのリージ
ョンの同一位置の1辺に配置し、前記リージョン間の端
子をリージョン外部で配線する配線（６）の長さを特定
して成る。
機能と回路のレイアウトパターンとを決定するＩＰコア
情報をコンピュータ（１１）によって読み取り可能に記
録してある。前記ＩＰコア情報は、前記回路のレイアウ
トパターンによって特定されるＩＰコアを複数個の矩形
単位であるリージョン（４）に分割し、分割されたリー
ジョン同士を接続するための端子（５）を全てのリージ
ョンの同一位置の1辺に配置し、前記リージョン間の端
子をリージョン外部で配線する配線（６）の長さを特定
して成る。
【００１０】システムＬＳＩ等を設計する場合に、前記
ＩＰコア情報を用いれば、一部のリージョンの配置を変
えることによってＩＰコアの形状を可変できる。例え
ば、前記ＩＰコア情報によって特定される複数個のリー
ジョンの配列に対して、前記配線長を変えずに、所望位
置のリージョンを境にその一方に配置されているリージ
ョンの配置を変更して、前記ＩＰコア情報によって特定
される回路のレイアウト形状を変更する。更に具体的に
は、前記リージョンの配置変更は、前記境の位置で前記
配線を切り離し、前記境の延長線上の特定点（Ｐ）を中
心に前記一方に配置されている全てのリージョンを回転
変位し、回転変位によって離れた対応配線の距離を対応
配線の長さから相殺して配線長を不変とするように処理
することができる。
ＩＰコア情報を用いれば、一部のリージョンの配置を変
えることによってＩＰコアの形状を可変できる。例え
ば、前記ＩＰコア情報によって特定される複数個のリー
ジョンの配列に対して、前記配線長を変えずに、所望位
置のリージョンを境にその一方に配置されているリージ
ョンの配置を変更して、前記ＩＰコア情報によって特定
される回路のレイアウト形状を変更する。更に具体的に
は、前記リージョンの配置変更は、前記境の位置で前記
配線を切り離し、前記境の延長線上の特定点（Ｐ）を中
心に前記一方に配置されている全てのリージョンを回転
変位し、回転変位によって離れた対応配線の距離を対応
配線の長さから相殺して配線長を不変とするように処理
することができる。
【００１１】上記により、システムＬＳＩ等において前
記ＩＰコアの形状を無修正でそのまま利用できれば効率
的であるが、レイアウトの制約上、修正が避けられない
場合も有り、その場合に、全く新たなレイアウト設計を
行わなくても、特性を保証したままＩＰコアの形状を容
易に変更できる。したがって、ＣＰＵ等のいくつかのＩ
Ｐコアやグルーロジックなどを用いて、それらを1チッ
プに集積する場合、ＩＰコアの形状に選択の余地がなけ
れば、無視し得ないデッドスペース（無効領域）ができ
る場合が有るが、個々のＩＰコアの形状変更が容易であ
るから、デッドスペースをなくして、チップサイズを小
さくでき、また、チップに対する回路素子の配置を均一
化することが容易になり、ＩＰコアを用いた半導体集積
回路の設計並びにその検証期間の短縮に資することがで
きる。
記ＩＰコアの形状を無修正でそのまま利用できれば効率
的であるが、レイアウトの制約上、修正が避けられない
場合も有り、その場合に、全く新たなレイアウト設計を
行わなくても、特性を保証したままＩＰコアの形状を容
易に変更できる。したがって、ＣＰＵ等のいくつかのＩ
Ｐコアやグルーロジックなどを用いて、それらを1チッ
プに集積する場合、ＩＰコアの形状に選択の余地がなけ
れば、無視し得ないデッドスペース（無効領域）ができ
る場合が有るが、個々のＩＰコアの形状変更が容易であ
るから、デッドスペースをなくして、チップサイズを小
さくでき、また、チップに対する回路素子の配置を均一
化することが容易になり、ＩＰコアを用いた半導体集積
回路の設計並びにその検証期間の短縮に資することがで
きる。
【００１２】上述のＩＰコアの形状変更処理には、回路
の機能と回路のレイアウトパターンとを決定するＩＰコ
ア情報を用いて半導体集積回路を設計するプログラムを
記録したコンピュータ読み取り可能な記録媒体（１０）
を介して、当該プログラムをコンピュータ（１１）のＲ
ＡＭ（１２）などにロードする。前記プログラムは、前
記ＩＰコア情報によって特定される複数個のリージョン
の配列に対して、前記配線長を変えずに、所望位置のリ
ージョンを境にその一方に配置されているリージョンの
配置を変更して、前記ＩＰコア情報によって特定される
回路のレイアウト形状を変更する処理を実行させる。前
記リージョンの配置変更は、前記境の位置で前記配線を
切り離し、前記境の延長線上の特定点を中心に前記一方
に配置されている全てのリージョンを回転変位し、回転
変位によって離れた対応配線の距離を対応配線の長さか
ら相殺して配線長を不変とする。
の機能と回路のレイアウトパターンとを決定するＩＰコ
ア情報を用いて半導体集積回路を設計するプログラムを
記録したコンピュータ読み取り可能な記録媒体（１０）
を介して、当該プログラムをコンピュータ（１１）のＲ
ＡＭ（１２）などにロードする。前記プログラムは、前
記ＩＰコア情報によって特定される複数個のリージョン
の配列に対して、前記配線長を変えずに、所望位置のリ
ージョンを境にその一方に配置されているリージョンの
配置を変更して、前記ＩＰコア情報によって特定される
回路のレイアウト形状を変更する処理を実行させる。前
記リージョンの配置変更は、前記境の位置で前記配線を
切り離し、前記境の延長線上の特定点を中心に前記一方
に配置されている全てのリージョンを回転変位し、回転
変位によって離れた対応配線の距離を対応配線の長さか
ら相殺して配線長を不変とする。
【００１３】上記プログラムを実行するコンピュータシ
ステムは、前記ＩＰコア情報の入力手段（１４）と、入
力された前記ＩＰコア情報によって特定される複数個の
リージョンの配列に対して、前記配線長を変えずに、所
望位置のリージョンを境にその一方に配置されているリ
ージョンの配置を変更して、前記ＩＰコア情報によって
特定される回路のレイアウト形状を変更する処理を実行
するデータ処理手段（１１）と、レイアウト形状が変更
されたレイアウトパターンを出力する出力手段（１６）
とを備えることができる。
ステムは、前記ＩＰコア情報の入力手段（１４）と、入
力された前記ＩＰコア情報によって特定される複数個の
リージョンの配列に対して、前記配線長を変えずに、所
望位置のリージョンを境にその一方に配置されているリ
ージョンの配置を変更して、前記ＩＰコア情報によって
特定される回路のレイアウト形状を変更する処理を実行
するデータ処理手段（１１）と、レイアウト形状が変更
されたレイアウトパターンを出力する出力手段（１６）
とを備えることができる。
【００１４】
【発明の実施の形態】図1を参照しながらＩＰコアの原
形とリージョンに分割されたＩＰコアとの関係を説明す
る。図１の（Ａ）において１で示されるものはＩＰコア
の原形をレイアウトイメージで示したものである。例え
ばこのＩＰコアの原形１は、ＣＰＵとされる。ＩＰコア
の原形１の周囲には外部端子２が多数配置されている。
特に図示はしないが、ＣＰＵを実現するＩＰコアの原形
１は、命令フェッチ制御回路、データフェッチ制御回
路、整数演算回路、レジスタ回路、システム制御回路等
の回路を有する。ＩＰコアの原形１は、その機能（論理
構成、回路構成）とレイアウトパターンとを決定するＩ
Ｐコア情報によって特定される。ＩＰコア情報はＣＰＵ
などの回路に関する既に検証済の設計資産データとして
位置付けられる。
形とリージョンに分割されたＩＰコアとの関係を説明す
る。図１の（Ａ）において１で示されるものはＩＰコア
の原形をレイアウトイメージで示したものである。例え
ばこのＩＰコアの原形１は、ＣＰＵとされる。ＩＰコア
の原形１の周囲には外部端子２が多数配置されている。
特に図示はしないが、ＣＰＵを実現するＩＰコアの原形
１は、命令フェッチ制御回路、データフェッチ制御回
路、整数演算回路、レジスタ回路、システム制御回路等
の回路を有する。ＩＰコアの原形１は、その機能（論理
構成、回路構成）とレイアウトパターンとを決定するＩ
Ｐコア情報によって特定される。ＩＰコア情報はＣＰＵ
などの回路に関する既に検証済の設計資産データとして
位置付けられる。
【００１５】図1の（Ｃ）において３で示されるもの
は、前記ＩＰコアの原形１を基に生成された形状変更可
能にされたＩＰコアをレイアウトイメージで示したもの
である。形状変更可能にされたＩＰコア３は、回路のレ
イアウトパターンによって特定されるＩＰコアの原形１
を複数個の矩形単位であるリージョン４に分割し、分割
されたリージョン４同士を接続するための端子５を全て
のリージョン４の同一位置の1辺に配置し、前記リージ
ョン４間の端子をリージョン外部の配線６で配線するよ
うに構成される。図1の（Ｂ）は配線５が決定される前
の分割されたリージョンを専ら示してある。図1の
（Ａ）、（Ｃ）はレイアウトイメージでＩＰコアを表わ
しているが、双方のＩＰコアは、回路の論理構成及びレ
イアウト構成を特定するための設計情報としてのＩＰコ
ア情報によって特定される。ＩＰコア情報はＦＤ（フロ
ッピーディスク）、ＨＤ（ハードディスク）、メモリカ
ードなどの記録媒体に格納されて提供され、コンピュー
タシステムに読み込まれて利用される。
は、前記ＩＰコアの原形１を基に生成された形状変更可
能にされたＩＰコアをレイアウトイメージで示したもの
である。形状変更可能にされたＩＰコア３は、回路のレ
イアウトパターンによって特定されるＩＰコアの原形１
を複数個の矩形単位であるリージョン４に分割し、分割
されたリージョン４同士を接続するための端子５を全て
のリージョン４の同一位置の1辺に配置し、前記リージ
ョン４間の端子をリージョン外部の配線６で配線するよ
うに構成される。図1の（Ｂ）は配線５が決定される前
の分割されたリージョンを専ら示してある。図1の
（Ａ）、（Ｃ）はレイアウトイメージでＩＰコアを表わ
しているが、双方のＩＰコアは、回路の論理構成及びレ
イアウト構成を特定するための設計情報としてのＩＰコ
ア情報によって特定される。ＩＰコア情報はＦＤ（フロ
ッピーディスク）、ＨＤ（ハードディスク）、メモリカ
ードなどの記録媒体に格納されて提供され、コンピュー
タシステムに読み込まれて利用される。
【００１６】図３には前記ＩＰコアの原形（原形ＩＰコ
ア）１に関するＩＰコア情報（原形ＩＰコア情報）から
形状変更可能なＩＰコア（形状可変ＩＰコア）３のＩＰ
コア情報（形状可変ＩＰコア情報）を生成する方法の一
例が示される。先ず、原形ＩＰコア情報には原形ＩＰコ
アの論理構成情報例えばＲＴＬ（Register TransferLev
el：レジスタ・トランスファ・レベル）設計情報、回路
設計情報、そしてレイアウト情報等が含まれている。原
形ＩＰコア情報に基づいて原形ＩＰコアの機能を階層化
する（Ｓ１）。例えば、原形ＩＰコアがＣＰＵとすれ
ば、その構成を、命令フェッチ制御回路、データフェッ
チ制御回路、整数演算回路、レジスタ回路、システム制
御回路等に階層化する。次に各階層のチップ占有面積を
見積もり、階層単位若しくは幾つかの階層毎に、リージ
ョンを決定する（Ｓ２）。例えば、リージョンの分割
数、リージョンの高さを指定し、特に制限されないが、
各リージョンの面積が等しくなるようにリージョンの分
割を行う。リージョン決定後、原形ＩＰコアの1辺に、
リージョンの前記接続端子５の位置を割付け、その他の
外部端子２を他の辺に割り付ける。更に、リージョンの
外部に前記端子５の接続配線６を決定する（Ｓ３）。こ
のとき、配線長の上限を決めておき、設定しようとする
配線長が上限を超える場合には端子5の位置を移動す
る。原形ＩＰコアに対して配線６は新たな負荷を構成す
ることになる。この負荷は小さいほど良いが、ゼロにす
ることができない。当該配線負荷によるリージョンへの
入出力遅延や負荷を、リージョン制約事項として決定す
る（Ｓ４）。このリージョン制約事項を考慮して、ゲー
トレベルでＩＰコアの論理合成を行い（Ｓ５）、タイミ
ング検証を行う（Ｓ６）。タイミング検証の結果、原形
ＩＰコアに対する要求仕様、若しくは今回の要求仕様を
満足すれば、リージョン分割によって修正すべきレイア
ウトパターンを各リージョン内で再構成して、各リージ
ョンのレイアウトを完成させる（Ｓ７）。これによっ
て、形状可変ＩＰコア情報が生成される。
ア）１に関するＩＰコア情報（原形ＩＰコア情報）から
形状変更可能なＩＰコア（形状可変ＩＰコア）３のＩＰ
コア情報（形状可変ＩＰコア情報）を生成する方法の一
例が示される。先ず、原形ＩＰコア情報には原形ＩＰコ
アの論理構成情報例えばＲＴＬ（Register TransferLev
el：レジスタ・トランスファ・レベル）設計情報、回路
設計情報、そしてレイアウト情報等が含まれている。原
形ＩＰコア情報に基づいて原形ＩＰコアの機能を階層化
する（Ｓ１）。例えば、原形ＩＰコアがＣＰＵとすれ
ば、その構成を、命令フェッチ制御回路、データフェッ
チ制御回路、整数演算回路、レジスタ回路、システム制
御回路等に階層化する。次に各階層のチップ占有面積を
見積もり、階層単位若しくは幾つかの階層毎に、リージ
ョンを決定する（Ｓ２）。例えば、リージョンの分割
数、リージョンの高さを指定し、特に制限されないが、
各リージョンの面積が等しくなるようにリージョンの分
割を行う。リージョン決定後、原形ＩＰコアの1辺に、
リージョンの前記接続端子５の位置を割付け、その他の
外部端子２を他の辺に割り付ける。更に、リージョンの
外部に前記端子５の接続配線６を決定する（Ｓ３）。こ
のとき、配線長の上限を決めておき、設定しようとする
配線長が上限を超える場合には端子5の位置を移動す
る。原形ＩＰコアに対して配線６は新たな負荷を構成す
ることになる。この負荷は小さいほど良いが、ゼロにす
ることができない。当該配線負荷によるリージョンへの
入出力遅延や負荷を、リージョン制約事項として決定す
る（Ｓ４）。このリージョン制約事項を考慮して、ゲー
トレベルでＩＰコアの論理合成を行い（Ｓ５）、タイミ
ング検証を行う（Ｓ６）。タイミング検証の結果、原形
ＩＰコアに対する要求仕様、若しくは今回の要求仕様を
満足すれば、リージョン分割によって修正すべきレイア
ウトパターンを各リージョン内で再構成して、各リージ
ョンのレイアウトを完成させる（Ｓ７）。これによっ
て、形状可変ＩＰコア情報が生成される。
【００１７】図２には形状可変ＩＰコア情報を用いて形
状変更したＩＰコアの一例が示される。例えば、形状可
変ＩＰコアの原形を図1の（Ｃ）の形状とする。これに
対して、図2の（Ｄ）に示されるように、リージョン４
(a)を１８０度回転変位させ、更に図2の（E）に示され
るように、リージョン４(d)を１８０度回転変位させ
る。これにより、ＩＰコアの形状は横長から、高さ寸法
の増した形状に変化される。この時の形状変更処理にお
いて、配線6の長さは変化させないようにする。前記ス
テップＳ６におけるタイミング検証の内容を、形状変更
によっても保証するためである。
状変更したＩＰコアの一例が示される。例えば、形状可
変ＩＰコアの原形を図1の（Ｃ）の形状とする。これに
対して、図2の（Ｄ）に示されるように、リージョン４
(a)を１８０度回転変位させ、更に図2の（E）に示され
るように、リージョン４(d)を１８０度回転変位させ
る。これにより、ＩＰコアの形状は横長から、高さ寸法
の増した形状に変化される。この時の形状変更処理にお
いて、配線6の長さは変化させないようにする。前記ス
テップＳ６におけるタイミング検証の内容を、形状変更
によっても保証するためである。
【００１８】図４にはリージョンの変位処理の一例を詳
細に示す。例えば図4の（Ａ）に例示されるリージョン
４(a)、４(b)に着目する。リージョン４(a)を変位対象
とする。リージョンから最も遠い配線６ｃの外側に、リ
ージョン４(a)と４(b)の分断線Ｌ上の所定の点Pを決
め、この点Ｐを中心に、リージョン４(a)を１８０度回
転変位させて、図４の（Ｂ）の状態を得る。配線も分断
線Ｌで分断され、リージョン４(a)と一緒に１８０度回
転させる。回転後、配線６ａ〜６ｄは夫々途中で分断さ
れている。分断された対応配線の接続に当たっては、図
４の（C）に例示されるように、対応配線のY方向の離間
距離分だけ、当該配線をX方向に縮めて、当該対応配線
をY方向で接続する。例えば、分断された配線６ｂ、６
ｂのY方向の離間距離の半分を、分断された配線６ｂ、
６ｂの夫々からX方向に短くし、短くされた対応配線６
ｂ、６ｂをY方向で接続する。これにより、配線６ａ〜
６ｄの長さはリージョンの位置変更前と変わらず、しか
も、Ｙ方向に延びる配線６ａ〜６ｄが重ならないように
することも容易である。このような処理によって図２の
（Ｄ）、（Ｅ）に示される配線長不変のリージョン位置
変更が実現される。
細に示す。例えば図4の（Ａ）に例示されるリージョン
４(a)、４(b)に着目する。リージョン４(a)を変位対象
とする。リージョンから最も遠い配線６ｃの外側に、リ
ージョン４(a)と４(b)の分断線Ｌ上の所定の点Pを決
め、この点Ｐを中心に、リージョン４(a)を１８０度回
転変位させて、図４の（Ｂ）の状態を得る。配線も分断
線Ｌで分断され、リージョン４(a)と一緒に１８０度回
転させる。回転後、配線６ａ〜６ｄは夫々途中で分断さ
れている。分断された対応配線の接続に当たっては、図
４の（C）に例示されるように、対応配線のY方向の離間
距離分だけ、当該配線をX方向に縮めて、当該対応配線
をY方向で接続する。例えば、分断された配線６ｂ、６
ｂのY方向の離間距離の半分を、分断された配線６ｂ、
６ｂの夫々からX方向に短くし、短くされた対応配線６
ｂ、６ｂをY方向で接続する。これにより、配線６ａ〜
６ｄの長さはリージョンの位置変更前と変わらず、しか
も、Ｙ方向に延びる配線６ａ〜６ｄが重ならないように
することも容易である。このような処理によって図２の
（Ｄ）、（Ｅ）に示される配線長不変のリージョン位置
変更が実現される。
【００１９】図５には上記ＩＰコアの形状変更処理に用
いられるコンピュータシステムの一例が示される。上述
のＩＰコアの形状変更処理には、前記形状可変ＩＰコア
情報を用いて半導体集積回路を設計するプログラム（設
計支援プログラム）を、記録媒体１０からコンピュータ
１１のＲＡＭ１２にロードして用いる。形状可変ＩＰコ
ア情報は記録媒体１３を介して提供される。前記設計支
援プログラムは、上述の説明から明らかなように、前記
形状可変ＩＰコア情報によって特定される複数個のリー
ジョンの配列に対して、前記配線長を変えずに、所望位
置のリージョンを境にその一方に配置されているリージ
ョンの配置を変更して、前記形状可変ＩＰコア情報によ
って特定される回路のレイアウト形状を変更する処理を
実行させる。前記コンピュータ１１は、例えばエンジニ
アリングワークステーション又はパーソナルコンピュー
タ等によって実現され、記録媒体１３から前記形状可変
ＩＰコア情報を入力する入力回路１４と、ＲＡＭ１２に
ロードされた前記プログラムを実行することにより前記
形状可変ＩＰコアのリージョンの配置を変更して、前記
形状可変ＩＰコア情報によって特定される回路のレイア
ウト形状を変更する処理を実行するプロセッサ１５と、
レイアウト形状が変更されたレイアウトパターン情報を
出力する出力回路１６とを備える。出力回路１６から出
力された新たなレイアウト情報は記録媒体１７に貯えら
れる。前記記録媒体１３，１０，１７はハードディスク
やフロッピーディスクであってもよい。特に、少なくと
も読み出しが可能であればよい記録媒体１０，１３はＣ
Ｄ−ＲＯＭ等であってもよい。
いられるコンピュータシステムの一例が示される。上述
のＩＰコアの形状変更処理には、前記形状可変ＩＰコア
情報を用いて半導体集積回路を設計するプログラム（設
計支援プログラム）を、記録媒体１０からコンピュータ
１１のＲＡＭ１２にロードして用いる。形状可変ＩＰコ
ア情報は記録媒体１３を介して提供される。前記設計支
援プログラムは、上述の説明から明らかなように、前記
形状可変ＩＰコア情報によって特定される複数個のリー
ジョンの配列に対して、前記配線長を変えずに、所望位
置のリージョンを境にその一方に配置されているリージ
ョンの配置を変更して、前記形状可変ＩＰコア情報によ
って特定される回路のレイアウト形状を変更する処理を
実行させる。前記コンピュータ１１は、例えばエンジニ
アリングワークステーション又はパーソナルコンピュー
タ等によって実現され、記録媒体１３から前記形状可変
ＩＰコア情報を入力する入力回路１４と、ＲＡＭ１２に
ロードされた前記プログラムを実行することにより前記
形状可変ＩＰコアのリージョンの配置を変更して、前記
形状可変ＩＰコア情報によって特定される回路のレイア
ウト形状を変更する処理を実行するプロセッサ１５と、
レイアウト形状が変更されたレイアウトパターン情報を
出力する出力回路１６とを備える。出力回路１６から出
力された新たなレイアウト情報は記録媒体１７に貯えら
れる。前記記録媒体１３，１０，１７はハードディスク
やフロッピーディスクであってもよい。特に、少なくと
も読み出しが可能であればよい記録媒体１０，１３はＣ
Ｄ−ＲＯＭ等であってもよい。
【００２０】図６には前記形状可変ＩＰコア情報を用い
てシステムＬＳＩを設計する場合の例が示される。例え
ば、ＤＲＡＭ２０、ＣＰＵ２１、及びグルーロジック２
２を用いてシステムＬＳＩを構成するとき、ＣＰＵ２１
には前記形状可変ＩＰコアを用いる。形状可変ＩＰコア
の形状を変更しない場合にはチップ領域にデッドスペー
ス２３を生ずることになる。このとき、前述のように、
前記形状可変ＩＰコア情報を用いれば、一部のリージョ
ンの配置を変えることによってＩＰコアの形状を可変で
きる。図６の例では、縦寸法の大きなＣＰＵの形状が細
長い形状に変化されている。これにより、全く新たにＣ
ＰＵのレイアウト設計を行わなくても、その形状を容易
に変更できる。このように、ＣＰＵ等のいくつかのＩＰ
コアやグルーロジックなどを用いて、それらを1チップ
に集積する場合、無視し得ないデッドスペース（無効領
域）ができる場合があっても、個々のＩＰコアの形状変
更が容易であるから、デッドスペースをなくして、チッ
プに対する回路素子の配置を均一化することが容易にな
り、また、チップサイズを最小限とすることが容易にな
り、ＩＰコアを用いた半導体集積回路の設計並びにその
検証期間の短縮に資することができる。
てシステムＬＳＩを設計する場合の例が示される。例え
ば、ＤＲＡＭ２０、ＣＰＵ２１、及びグルーロジック２
２を用いてシステムＬＳＩを構成するとき、ＣＰＵ２１
には前記形状可変ＩＰコアを用いる。形状可変ＩＰコア
の形状を変更しない場合にはチップ領域にデッドスペー
ス２３を生ずることになる。このとき、前述のように、
前記形状可変ＩＰコア情報を用いれば、一部のリージョ
ンの配置を変えることによってＩＰコアの形状を可変で
きる。図６の例では、縦寸法の大きなＣＰＵの形状が細
長い形状に変化されている。これにより、全く新たにＣ
ＰＵのレイアウト設計を行わなくても、その形状を容易
に変更できる。このように、ＣＰＵ等のいくつかのＩＰ
コアやグルーロジックなどを用いて、それらを1チップ
に集積する場合、無視し得ないデッドスペース（無効領
域）ができる場合があっても、個々のＩＰコアの形状変
更が容易であるから、デッドスペースをなくして、チッ
プに対する回路素子の配置を均一化することが容易にな
り、また、チップサイズを最小限とすることが容易にな
り、ＩＰコアを用いた半導体集積回路の設計並びにその
検証期間の短縮に資することができる。
【００２１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００２２】例えば、上記の例ではリージョンのサイズ
を全て同一サイズとしたが、本発明はそれに限定され
ず、図７において形状可変ＩＰコアの基本形状に示され
るようにリージョンのサイズは相互に同一でなくてもよ
い。また、リージョンの変位の態様は図２及び図４の例
に限定されず、図７の変形例１、変形例２、変形例３に
示される態様であってもよい。また、本発明が適用され
る半導体集積回路は図６のような回路モジュールを備え
るものに限定されず、適宜変更可能である。また、形状
可変ＩＰコアブロックにおいて、リージョン内配線とリ
ージョン外配線とを、相互に異なる配線層を用いて形成
してよい。これにより、フレキシブルに若しくは非常に
容易にリージョンの再配置が可能になる。また、形状可
変ＩＰコアはＣＰＵに限定されず、ＤＳＰ、ＲＡＭ、Ｒ
ＯＭ、ＦＰＵ（フローティング・ポイント・ユニッ
ト）、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コン
トローラ）、ＧＤＰ（グラフィック・ディスプレイ・プ
ロセッサ）更にはその他の回路にも広く適用できること
は言うまでもない。
を全て同一サイズとしたが、本発明はそれに限定され
ず、図７において形状可変ＩＰコアの基本形状に示され
るようにリージョンのサイズは相互に同一でなくてもよ
い。また、リージョンの変位の態様は図２及び図４の例
に限定されず、図７の変形例１、変形例２、変形例３に
示される態様であってもよい。また、本発明が適用され
る半導体集積回路は図６のような回路モジュールを備え
るものに限定されず、適宜変更可能である。また、形状
可変ＩＰコアブロックにおいて、リージョン内配線とリ
ージョン外配線とを、相互に異なる配線層を用いて形成
してよい。これにより、フレキシブルに若しくは非常に
容易にリージョンの再配置が可能になる。また、形状可
変ＩＰコアはＣＰＵに限定されず、ＤＳＰ、ＲＡＭ、Ｒ
ＯＭ、ＦＰＵ（フローティング・ポイント・ユニッ
ト）、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コン
トローラ）、ＧＤＰ（グラフィック・ディスプレイ・プ
ロセッサ）更にはその他の回路にも広く適用できること
は言うまでもない。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】すなわち、一部のリージョンの配置を変え
ることによってＩＰコアの形状を可変できる。したがっ
て、全く新たなレイアウト設計を行わなくても、ＩＰコ
アの形状を容易に変更できる。これにより、ＣＰＵ等の
いくつかのＩＰコアやグルーロジックなどを用いて、そ
れらを1チップに集積する場合、個々のＩＰコアの形状
変更が容易であるから、デッドスペースをなくして、チ
ップに対する回路素子の配置を均一化すること、そし
て、チップサイズを小さくすることが容易になり、ＩＰ
コアを用いた半導体集積回路の設計並びにその検証期間
の短縮に資することができる。
ることによってＩＰコアの形状を可変できる。したがっ
て、全く新たなレイアウト設計を行わなくても、ＩＰコ
アの形状を容易に変更できる。これにより、ＣＰＵ等の
いくつかのＩＰコアやグルーロジックなどを用いて、そ
れらを1チップに集積する場合、個々のＩＰコアの形状
変更が容易であるから、デッドスペースをなくして、チ
ップに対する回路素子の配置を均一化すること、そし
て、チップサイズを小さくすることが容易になり、ＩＰ
コアを用いた半導体集積回路の設計並びにその検証期間
の短縮に資することができる。
【図１】ＩＰコアの原形とリージョンに分割されたＩＰ
コアとの関係の一例を示す説明図である。
コアとの関係の一例を示す説明図である。
【図２】形状可変ＩＰコア情報を用いて形状変更したＩ
Ｐコアの一例を示す説明図である。
Ｐコアの一例を示す説明図である。
【図３】原形ＩＰコア情報から形状可変ＩＰコア情報を
生成する方法の一例を示すフローチャートである。
生成する方法の一例を示すフローチャートである。
【図４】リージョンの変位処理の一例を示す説明図であ
る。
る。
【図５】ＩＰコアの形状変更処理に用いられるコンピュ
ータシステムの一例を示すブロック図である。
ータシステムの一例を示すブロック図である。
【図６】形状可変ＩＰコア情報を用いてシステムＬＳＩ
を設計する場合の例を示すチップレイアウト図である。
を設計する場合の例を示すチップレイアウト図である。
【図７】リージョンのサイズ及び位置変更態様に関する
その他の例を概略的に示す説明図である。
その他の例を概略的に示す説明図である。
１ 原形ＩＰコア ２ 外部端子 ３ 形状可変ＩＰコア ４ リージョン ４(a)〜４(d) リージョン ５ 端子 ６ 配線 ６ａ〜６ｄ 配線 １０ 設計支援プログラムの記録媒体 １１ コンピュータ １２ ＲＡＭ １３ 形状可変ＩＰコア情報の記録媒体 １４ 入力回路 １５ プロセッサ １６ 出力回路 ２０ ＤＲＡＭ ２１ ＣＰＵ ２２ グルーロジック ２３ デッドスペース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｖ Ｆターム(参考） 5B046 AA08 BA04 KA03 5F038 BE07 CA03 CA10 CD05 EZ20 5F064 DD04 DD12 DD14 DD25 DD43 EE08 FF48 FF50 HH12
Claims (6)
- 【請求項１】 回路の機能と回路のレイアウトパターン
とを決定するＩＰコア情報をコンピュータによって読み
取り可能に記録した記録媒体であって、 前記ＩＰコア情報は、前記回路のレイアウトパターンに
よって特定されるＩＰコアを複数個の矩形単位であるリ
ージョンに分割し、分割されたリージョン同士を接続す
るための端子を全てのリージョンの同一位置の1辺に配
置し、前記リージョン間の端子をリージョン外部で配線
する配線長を特定して成るものであることを特定する記
録媒体。 - 【請求項２】 回路の機能と回路のレイアウトパターン
とを決定するＩＰコア情報を用いて半導体集積回路を設
計するプログラムを記録したコンピュータ読み取り可能
な記録媒体であって、 前記ＩＰコア情報は、前記回路のレイアウトパターンに
よって特定されるＩＰコアを複数個の矩形単位であるリ
ージョンに分割し、分割されたリージョン同士を接続す
るための端子を全てのリージョンの同一位置の1辺に配
置し、前記リージョン間の端子をリージョン外部で配線
する配線長を特定して成るものであり、 前記プログラムは、前記ＩＰコア情報によって特定され
る複数個のリージョンの配列に対して、前記配線長を変
えずに、所望位置のリージョンを境にその一方に配置さ
れているリージョンの配置を変更して、前記ＩＰコア情
報によって特定される回路のレイアウト形状を変更する
処理を実行させるものであることを特徴とする記録媒
体。 - 【請求項３】 前記リージョンの配置変更は、前記境の
位置で前記配線を切り離し、前記境の延長線上の特定点
を中心に前記一方に配置されている全てのリージョンを
回転変位し、回転変位によって離れた対応配線の距離を
対応配線の長さから相殺して配線長を不変とすることを
特徴とする請求項２記載の記録媒体。 - 【請求項４】 回路の機能と回路のレイアウトパターン
とを決定するＩＰコア情報を用いて半導体集積回路を設
計する方法であって、 前記ＩＰコア情報は、前記回路のレイアウトパターンに
よって特定されるＩＰコアを複数個の矩形単位であるリ
ージョンに分割し、分割されたリージョン同士を接続す
るための端子を全てのリージョンの同一位置の1辺に配
置し、前記リージョン間の端子をリージョン外部で配線
する配線長を特定して成るものであり、 前記ＩＰコア情報によって特定される複数個のリージョ
ンの配列に対して、前記配線長を変えずに、所望位置の
リージョンを境にその一方に配置されているリージョン
の配置を変更して、前記ＩＰコア情報によって特定され
る回路のレイアウト形状を変更することを特徴とする半
導体集積回路の設計方法。 - 【請求項５】 前記リージョンの配置変更は、前記境の
位置で前記配線を切り離し、前記境の延長線上の特定点
を中心に前記一方に配置されている全てのリージョンを
回転変位し、回転変位によって離れた対応配線の距離を
対応配線の長さから相殺して配線長を不変とすることを
特徴とする請求項４記載の半導体集積回路の設計方法。 - 【請求項６】 回路の機能と回路のレイアウトパターン
とを決定するＩＰコア情報を用いて半導体集積回路の設
計を支援するコンピュータシステムであって、 前記ＩＰコア情報は、前記回路のレイアウトパターンに
よって特定されるＩＰコアを複数個の矩形単位であるリ
ージョンに分割し、分割されたリージョン同士を接続す
るための端子を全てのリージョンの同一位置の1辺に配
置し、前記リージョン間の端子をリージョン外部で配線
する配線長を特定して成るものであり、 前記ＩＰコア情報の入力手段と、入力された前記ＩＰコ
ア情報によって特定される複数個のリージョンの配列に
対して、前記配線長を変えずに、所望位置のリージョン
を境にその一方に配置されているリージョンの配置を変
更して、前記ＩＰコア情報によって特定される回路のレ
イアウト形状を変更する処理を実行するデータ処理手段
と、レイアウト形状が変更されたレイアウトパターンを
出力する出力手段と、を備えて成るものであることを特
徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294868A JP2000124321A (ja) | 1998-10-16 | 1998-10-16 | 記録媒体、半導体集積回路の設計方法及びコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294868A JP2000124321A (ja) | 1998-10-16 | 1998-10-16 | 記録媒体、半導体集積回路の設計方法及びコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124321A true JP2000124321A (ja) | 2000-04-28 |
Family
ID=17813297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294868A Withdrawn JP2000124321A (ja) | 1998-10-16 | 1998-10-16 | 記録媒体、半導体集積回路の設計方法及びコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488084B1 (ko) * | 2002-12-07 | 2005-05-06 | 한국전자통신연구원 | 마이크로 컨트롤러 소프트 아이피 내장용 롬 소프트아이피의 생성 방법 및 이 방법을 실행시키기 위한프로그램을 기록한 기록매체 |
-
1998
- 1998-10-16 JP JP10294868A patent/JP2000124321A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488084B1 (ko) * | 2002-12-07 | 2005-05-06 | 한국전자통신연구원 | 마이크로 컨트롤러 소프트 아이피 내장용 롬 소프트아이피의 생성 방법 및 이 방법을 실행시키기 위한프로그램을 기록한 기록매체 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |