JP2000124251A - Semiconductor device, manufacture thereof, circuit board and electronic equipment - Google Patents

Semiconductor device, manufacture thereof, circuit board and electronic equipment

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JP2000124251A
JP2000124251A JP10304769A JP30476998A JP2000124251A JP 2000124251 A JP2000124251 A JP 2000124251A JP 10304769 A JP10304769 A JP 10304769A JP 30476998 A JP30476998 A JP 30476998A JP 2000124251 A JP2000124251 A JP 2000124251A
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lead
bump
semiconductor device
electrode
substrate
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Japanese (ja)
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Hideki Yuzawa
秀樹 湯澤
Yuugo Koyama
裕吾 小山
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Seiko Epson Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can be formed readily and has bumps suitably bondable to leads, a manufacturing method thereof, a circuit board and electronic equipment. SOLUTION: This manufacturing method comprises a first step 1 of bonding a lead 16 to one of a plurality of electrodes 12 of a semiconductor element 10, a step 2 of cutting off the bonded lead 16, while leaving a part thereof on the electrode 12, a step 3 of pressing a part of the left lead 16 on the electrode 12 to form a bump 24 having flat top end face, and a step 4 of bonding a lead having a width smaller than the top end face width of the bump 24 to the bump 24.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、回路基板並びに電子機器に関する。
The present invention relates to a semiconductor device and a method of manufacturing the same, a circuit board, and an electronic device.

【0002】[0002]

【発明の背景】ワイヤボンディングの技術を用いて半導
体素子の電極にバンプを形成する方法が知られている。
例えば、特開昭57−163919号公報には、キャピ
ラリを使用して電極にワイヤをボンディングし、ワイヤ
を引きちぎることで電極にワイヤの残片を残してこれを
バンプとする方法が記載されている。この方法によれ
ば、メッキを積み重ねるよりも、バンプを早く形成する
ことができる。
BACKGROUND OF THE INVENTION There is known a method of forming a bump on an electrode of a semiconductor device by using a wire bonding technique.
For example, Japanese Patent Application Laid-Open No. 57-163919 describes a method in which a wire is bonded to an electrode using a capillary, and the wire is torn off to leave a residue of the wire on the electrode and use it as a bump. According to this method, bumps can be formed faster than stacking plating.

【0003】しかしながら、ワイヤを引きちぎって形成
したバンプは、平らな上端面が十分に確保されていない
ので、半導体素子を基板にフェースダウンボンディング
するときには問題がないが、バンプにリードをボンディ
ングするときに接合精度が劣るという問題があった。す
なわち、バンプの上端面が山状になっていたり、平坦な
領域があるとしても小さいな面積であるために、リード
との接合面積が足りず、リードがバンプからずり落ちて
しまうことがあった。
[0003] However, the bump formed by tearing off the wire does not have a sufficient flat upper end surface, so there is no problem when the semiconductor element is face-down bonded to the substrate, but when the lead is bonded to the bump. There was a problem that joining accuracy was inferior. That is, even if the upper end surface of the bump is mountain-shaped or has a small area even if there is a flat region, the bonding area with the lead is insufficient, and the lead may slip off the bump. .

【0004】本発明は、この問題点を解決するものであ
り、その目的は、容易に形成できるとともに、リードと
の適切な接合が可能なバンプを有する半導体装置及びそ
の製造方法、回路基板並びに電子機器を提供することに
ある。
The present invention solves this problem, and an object of the present invention is to provide a semiconductor device having a bump which can be easily formed and which can be appropriately bonded to a lead, a method of manufacturing the same, a circuit board, and an electronic device. To provide equipment.

【0005】[0005]

【課題を解決するための手段】(1)本発明に係る半導
体装置の製造方法は、導電線を半導体素子の複数の電極
のいずれかにボンディングする第1工程と、前記ボンデ
ィングされた導電線を、その一部を前記電極に残して切
断する第2工程と、前記電極に残された前記導電線の一
部を押圧して、平坦な上端面を有するバンプを形成する
第3工程と、前記バンプの上端面の幅よりも小さい幅の
リードを、ツールを用いて前記バンプにボンディングす
る第4工程と、を含む。
(1) A method of manufacturing a semiconductor device according to the present invention includes a first step of bonding a conductive line to any one of a plurality of electrodes of a semiconductor element; A second step of cutting while leaving a part of the conductive wire on the electrode, and a third step of pressing a part of the conductive wire left on the electrode to form a bump having a flat upper end surface; Bonding a lead having a width smaller than the width of the upper end surface of the bump to the bump using a tool.

【0006】本発明によれば、導電線を電極にボンディ
ングし、その一部を電極に残して切断し、これを押圧し
て上端面を平坦にするだけでバンプを形成することがで
きる。この工程は、メッキによってバンプを形成する工
程に比べて、短い時間で行える。また、本発明では、押
圧によってバンプの上端面が平坦になっており、しか
も、リードの幅がバンプの上端面の幅よりも小さいの
で、リードの位置が多少ずれても良好な接合が確保され
る。
According to the present invention, a bump can be formed only by bonding a conductive wire to an electrode, cutting a part of the electrode wire while leaving the electrode, and pressing the same to flatten the upper end surface. This step can be performed in a shorter time than the step of forming a bump by plating. Further, in the present invention, since the upper end surface of the bump is flattened by pressing, and the width of the lead is smaller than the width of the upper end surface of the bump, a good bonding is secured even if the position of the lead is slightly shifted. You.

【0007】(2)この半導体装置の製造方法におい
て、前記第3工程前に、前記第1工程及び第2工程を繰
り返して、複数の電極のそれぞれに前記導電線の一部を
設け、前記第3工程では、複数の電極に残された前記導
電線の一部を、同時に押圧して、複数のバンプを同時に
形成してもよい。
(2) In this method of manufacturing a semiconductor device, before the third step, the first step and the second step are repeated, and a part of the conductive line is provided on each of a plurality of electrodes. In the three steps, a part of the conductive lines left on the plurality of electrodes may be simultaneously pressed to form a plurality of bumps at the same time.

【0008】これによれば、複数のバンプを同時に形成
できるので、その工程を一層短縮することができる。
According to this, since a plurality of bumps can be formed simultaneously, the process can be further shortened.

【0009】(3)この半導体装置の製造方法におい
て、前記リードは、基板に形成された開口部の内側に突
出して形成され、前記第4工程で、前記バンプは前記開
口部内に配置され、前記開口部内で前記リードを前記バ
ンプにボンディングしてもよい。
(3) In this method of manufacturing a semiconductor device, the lead is formed so as to protrude inside an opening formed in the substrate, and in the fourth step, the bump is arranged in the opening. The leads may be bonded to the bumps in the openings.

【0010】(4)本発明に係る半導体装置は、複数の
電極を有する半導体素子と、それぞれの電極に設けら
れ、前記電極に接触する下部と、前記下部よりも幅が小
さい上部と、からなるバンプと、前記バンプにボンディ
ングされ、前記バンプの前記上部の上端面よりも幅が小
さいリードと、前記リードが形成された基板と、前記リ
ードに電気的に接続された外部電極と、を含む。
(4) A semiconductor device according to the present invention comprises: a semiconductor element having a plurality of electrodes; a lower portion provided on each electrode and in contact with the electrode; and an upper portion having a smaller width than the lower portion. The semiconductor device includes a bump, a lead bonded to the bump and having a width smaller than an upper end surface of the upper portion of the bump, a substrate on which the lead is formed, and an external electrode electrically connected to the lead.

【0011】本発明によれば、バンプにおける下部より
も幅の小さい上部の上端面にリードがボンディングされ
るが、リードの幅がバンプの上端面よりも小さいので、
リードの位置が多少ずれても良好な接合が確保される。
According to the present invention, the lead is bonded to the upper end surface of the upper portion having a smaller width than the lower portion of the bump, but since the width of the lead is smaller than the upper end surface of the bump,
Good bonding is ensured even if the positions of the leads are slightly shifted.

【0012】(5)この半導体装置の製造方法におい
て、前記基板には開口部が形成され、前記リードは、前
記基板に形成された前記開口部の内側に突出して形成さ
れ、前記バンプと前記リードとは、前記開口部内でボン
ディングされていてもよい。
(5) In this method of manufacturing a semiconductor device, an opening is formed in the substrate, the lead is formed so as to protrude inside the opening formed in the substrate, and the bump and the lead are formed. May be bonded in the opening.

【0013】(6)本発明に係る回路基板には、上記半
導体装置が実装される。
(6) The semiconductor device is mounted on a circuit board according to the present invention.

【0014】(7)本発明に係る電子機器は、上記回路
基板を有する。
(7) An electronic device according to the present invention has the circuit board described above.

【0015】[0015]

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。本実施の形態では、本発明を適
用して、BGAパッケージが適用された半導体装置が製
造される。
Embodiments of the present invention will be described below with reference to the drawings. In this embodiment, a semiconductor device to which a BGA package is applied is manufactured by applying the present invention.

【0016】図1(A)〜図2(B)は、半導体素子の
電極にバンプを形成する工程を示す図である。まず、図
1(A)に示すように、1つ又は複数の電極12が形成
された半導体素子(半導体チップ)10を用意する。各
電極12は、例えばアルミニウムなどで半導体素子10
の能動素子の形成面に薄く平らに形成されていることが
多いが、バンプの形状をなしていなければ特に側面又は
縦断面の形状は限定されず、半導体素子10の面と面一
になっていてもよい。また、電極12の平面形状も特に
限定されず、円形であっても矩形であってもよい。
FIGS. 1A and 2B are views showing a process of forming a bump on an electrode of a semiconductor element. First, as shown in FIG. 1A, a semiconductor element (semiconductor chip) 10 on which one or a plurality of electrodes 12 are formed is prepared. Each electrode 12 is made of, for example, aluminum
Are often formed thin and flat on the surface on which the active element is formed. However, the shape of the side surface or the longitudinal section is not particularly limited as long as the shape of the bump is not formed, and the surface is flush with the surface of the semiconductor element 10. You may. Also, the planar shape of the electrode 12 is not particularly limited, and may be circular or rectangular.

【0017】このような半導体素子10における電極1
2が形成された面の側に、キャピラリ14を配置する。
キャピラリ14には、ワイヤなどの導電線16が挿通さ
れている。導電線16は、金、銅又はアルミニウムなど
で構成されることが多いが、導電性の材料であれば特に
限定されない。導電線16には、キャピラリ14の外側
にボール17が形成されている。ボール17は、導電線
16の先端に、例えば電気トーチによって高電圧の放電
を行って形成される。
The electrode 1 in such a semiconductor device 10
The capillary 14 is arranged on the side of the surface on which 2 is formed.
A conductive wire 16 such as a wire is inserted through the capillary 14. The conductive line 16 is often made of gold, copper, aluminum, or the like, but is not particularly limited as long as it is a conductive material. The conductive wire 16 has a ball 17 formed outside the capillary 14. The ball 17 is formed at the tip of the conductive wire 16 by performing high-voltage discharge using, for example, an electric torch.

【0018】そして、キャピラリ14をいずれか一つの
電極12の上方に配置して、ボール17をいずれか一つ
の電極12の上方に配置する。クランパ18を開放し
て、キャピラリ14を下降させて、電極12にボール1
7を押圧する。ボール17を一定の圧力で押しつけて電
極12に圧着を行っている間に超音波や熱等を印加す
る。こうして、図1(B)に示すように、導電線16が
電極12にボンディングされる。
Then, the capillary 14 is arranged above any one of the electrodes 12, and the ball 17 is arranged above any one of the electrodes 12. The clamper 18 is opened, the capillary 14 is lowered, and the ball 1 is
Press 7. Ultrasonic waves, heat, and the like are applied while the ball 17 is pressed against the electrode 12 by pressing the ball 17 at a constant pressure. Thus, the conductive line 16 is bonded to the electrode 12 as shown in FIG.

【0019】そして、クランパ18を閉じて導電線16
を保持し、図1(C)に示すように、キャピラリ14及
びクランパ18を同時に上昇させる。こうして、導電線
16は、引きちぎられて、ボール17を含む部分が電極
12上に残る。バンプ形成の必要がある電極12が複数
ある場合には、以上の工程を、複数の電極12について
繰り返して行う。
Then, the clamper 18 is closed and the conductive wire 16 is closed.
Is held, and the capillary 14 and the clamper 18 are simultaneously raised as shown in FIG. Thus, the conductive line 16 is torn off, and a portion including the ball 17 remains on the electrode 12. If there are a plurality of electrodes 12 for which bumps need to be formed, the above steps are repeated for the plurality of electrodes 12.

【0020】なお、電極12上に残った導電線16の一
部(ボール17を含む)は、圧着されたボール17上で
凸状になっているが、その上端面の面積が小さくて平ら
になっていないことが多い。
A part of the conductive wire 16 (including the ball 17) remaining on the electrode 12 is convex on the crimped ball 17, but its upper end surface is small and flat. Often not.

【0021】そこで、図2(A)及び図2(B)に示す
工程を行う。すなわち、図2(A)に示すように、電極
12上にボンディングされた導電線16の一部(ボール
17を含む)が残された半導体素子10を台20の上に
載せて、図2(B)に示すように、押圧治具22によっ
て導電線16の一部(ボール17を含む)を押しつぶ
す。なお、本実施の形態では、複数の電極12上に残さ
れた導電線16の一部を同時に押しつぶすが、一つの電
極12ごとに導電線16の一部(ボール17を含む)を
押しつぶしても良い。
Therefore, the steps shown in FIGS. 2A and 2B are performed. That is, as shown in FIG. 2A, the semiconductor element 10 in which a part (including the ball 17) of the conductive wire 16 bonded on the electrode 12 is left is placed on the table 20, and As shown in B), a part of the conductive wire 16 (including the ball 17) is crushed by the pressing jig 22. In the present embodiment, a part of the conductive wire 16 remaining on the plurality of electrodes 12 is crushed at the same time, but a part of the conductive wire 16 (including the ball 17) may be crushed for each electrode 12. good.

【0022】こうして、図2(B)に拡大して示すよう
に、各電極12上にバンプ24が形成される。バンプ2
4は、上部26及び下部28から構成されている。下部
28は、ボール17がつぶされて形成された部分であっ
て上部26よりも広い面積で電極12に接合されてい
る。上部26は、切断された導電線16の一部がつぶさ
れて形成された部分であって、下部28よりも平面視に
おいて小さくなっている。また、上部26は、押圧治具
22によってつぶされたことで上端面が平坦になってい
る。
In this manner, bumps 24 are formed on the respective electrodes 12 as shown in FIG. Bump 2
4 comprises an upper part 26 and a lower part 28. The lower portion 28 is a portion formed by crushing the ball 17 and is joined to the electrode 12 with a larger area than the upper portion 26. The upper portion 26 is a portion formed by crushing a part of the cut conductive line 16 and is smaller than the lower portion 28 in a plan view. Further, the upper end surface of the upper portion 26 is flattened by being crushed by the pressing jig 22.

【0023】次に、図3(A)及び図3(B)に示すよ
うに、リード32をバンプ24にボンディングする。す
なわち、図3(A)に示すように、台40上に半導体素
子10を載置し、その上方に基板30に形成されたリー
ド32を配置し、その上に押圧治具42を配置する。な
お、台40及び押圧治具42は、電極12上に残った導
電線16の一部を押しつぶすときに使用した台20及び
押圧治具22を使用してもよい。
Next, as shown in FIGS. 3A and 3B, the leads 32 are bonded to the bumps 24. That is, as shown in FIG. 3A, the semiconductor element 10 is placed on the table 40, the leads 32 formed on the substrate 30 are disposed above the semiconductor element 10, and the pressing jig 42 is disposed thereon. In addition, as the table 40 and the pressing jig 42, the table 20 and the pressing jig 22 used when crushing a part of the conductive wire 16 remaining on the electrode 12 may be used.

【0024】基板30は、有機系又は無機系のいずれの
材料から形成されたものであってもよく、これらの複合
構造からなるものであってもよい。有機系の材料から形
成された基板30として、例えばポリイミド樹脂からな
るフレキシブル基板が挙げられる。フレキシブル基板と
して、TAB技術で使用されるテープを使用してもよ
い。また、無機系の材料から形成された基板30とし
て、例えばセラミック基板やガラス基板が挙げられる。
有機系及び無機系の材料の複合構造として、例えばガラ
スエポキシ基板が挙げられる。
The substrate 30 may be formed of either an organic or inorganic material, or may have a composite structure of these. As the substrate 30 formed of an organic material, for example, a flexible substrate made of a polyimide resin is used. As the flexible substrate, a tape used in TAB technology may be used. In addition, as the substrate 30 formed of an inorganic material, for example, a ceramic substrate or a glass substrate can be used.
As a composite structure of an organic material and an inorganic material, for example, a glass epoxy substrate can be given.

【0025】基板30には、配線パターン34が形成さ
れている。配線パターン34は、基板30の一方の面に
形成される。また、基板30には、開口部(デバイスホ
ール)36が形成されており、開口部36の内側に1つ
又は複数のリード32が突出している。リード32は、
配線パターン34に電気的に接続されている。
A wiring pattern 34 is formed on the substrate 30. The wiring pattern 34 is formed on one surface of the substrate 30. An opening (device hole) 36 is formed in the substrate 30, and one or a plurality of leads 32 protrude inside the opening 36. The lead 32 is
It is electrically connected to the wiring pattern 34.

【0026】このような基板30は、図3(A)に示す
ように、リード32及び配線パターン34を半導体素子
10とは反対側に向けて配置される。また、基板30
は、開口部36の内側に半導体素子10のバンプ24が
位置するように配置される。さらに、基板30に形成さ
れたそれぞれのリード32は、いずれかのバンプ24上
に位置される。
As shown in FIG. 3A, such a substrate 30 is arranged with the leads 32 and the wiring pattern 34 facing the opposite side to the semiconductor element 10. Also, the substrate 30
Are arranged such that the bumps 24 of the semiconductor element 10 are located inside the openings 36. Further, each lead 32 formed on the substrate 30 is located on any of the bumps 24.

【0027】そして、図3(B)に示すように、押圧治
具42によって、リード32をバンプ24にボンディン
グする。詳しくは、押圧治具42によってリード32を
屈曲させてバンプ24に圧着し、超音波振動や熱等を印
加して両者を接合する。なお、接合されると、振動や熱
によってリード32及びバンプ24を構成する材料が溶
融する。ここで、バンプ24に金が用いられ、銅からな
るリード32の表面には錫がコーティングされている場
合には、金−錫の共晶ができる。また、本実施の形態で
は、複数のリード32を同時にボンディングするギャン
グボンディングが行われるが、シングルポイントボンデ
ィングを行っても良い。
Then, as shown in FIG. 3B, the lead 32 is bonded to the bump 24 by a pressing jig 42. Specifically, the lead 32 is bent by the pressing jig 42 and pressed against the bump 24, and the two are joined by applying ultrasonic vibration, heat, or the like. When joined, the materials forming the leads 32 and the bumps 24 are melted by vibration or heat. Here, when gold is used for the bump 24 and the surface of the lead 32 made of copper is coated with tin, a eutectic of gold-tin is formed. Further, in the present embodiment, gang bonding for bonding a plurality of leads 32 simultaneously is performed, but single point bonding may be performed.

【0028】なお、リードが開口部の内側に突出しない
構成の基板が使用される場合には、基板を介してリード
がバンプに押圧される。
When a substrate having a structure in which the lead does not project into the opening is used, the lead is pressed to the bump through the substrate.

【0029】本実施の形態では、リード32が半導体素
子10とは反対側に位置するので、開口部36の内側で
リード32が屈曲している。あるいは、リード32を半
導体素子10の側に配置してボンディングを行うときに
は、リード32は屈曲しなくてもよい。
In the present embodiment, since the lead 32 is located on the side opposite to the semiconductor element 10, the lead 32 is bent inside the opening 36. Alternatively, when the lead 32 is arranged on the side of the semiconductor element 10 for bonding, the lead 32 may not be bent.

【0030】リード32は、図4(A)に示すように、
その先端がバンプ24から突出する状態でボンディング
される。こうすることで、リード32とバンプ24との
位置に誤差があっても、少なくともバンプ24の上部2
6の上端面をリード32が横切るので、リード32とバ
ンプ24との接合面積を広く確保することができる。
The lead 32 is, as shown in FIG.
The bonding is performed with the tip protruding from the bump 24. By doing so, even if there is an error in the position between the lead 32 and the bump 24, at least the upper part 2 of the bump 24
Since the lead 32 crosses the upper end surface of the lead 6, a large bonding area between the lead 32 and the bump 24 can be ensured.

【0031】また、図4(B)に示すように、リード3
2の幅W1 と、バンプ24の上部26の上端面の幅W2
とは、 W1 < W2 の関係にあり、特に、 W1 ≦ 0.9W2 の関係にあることが好ましい。
Further, as shown in FIG.
2 and a width W2 of the upper end surface of the upper portion 26 of the bump 24.
Is in a relation of W1 <W2, and particularly preferably in a relation of W1 ≦ 0.9W2.

【0032】このように設計することで、リード32の
バンプ24に対する位置に誤差があっても、バンプ24
の上部26の上端面から、リード32からずり落ちない
ようになる。
By designing in this way, even if there is an error in the position of the lead 32 with respect to the bump 24,
From the upper end surface of the upper part 26 of the lead 32.

【0033】以上の工程によって、半導体素子10のリ
ード32をボンディングすることができる。
Through the above steps, the leads 32 of the semiconductor element 10 can be bonded.

【0034】本実施の形態によれば、導電線16を電極
12にボンディングし、その一部を電極12に残して切
断し、これを押圧して上端面を平坦にするだけでバンプ
24を形成することができる。この工程は、メッキによ
ってバンプを形成する工程に比べて、短い時間で行え
る。また、押圧によってバンプ24の上端面が平坦にな
っており、しかも、リード32の幅がバンプ24の上端
面の幅よりも小さいので、リード24の位置が多少ずれ
ても良好な接合が確保される。
According to the present embodiment, the bumps 24 are formed by bonding the conductive wires 16 to the electrodes 12 and cutting them while leaving a part of the conductive wires 16 on the electrodes 12, and pressing the flattened upper surface. can do. This step can be performed in a shorter time than the step of forming a bump by plating. Further, since the upper end surface of the bump 24 is flattened by the pressing, and the width of the lead 32 is smaller than the width of the upper end surface of the bump 24, good bonding is secured even if the position of the lead 24 is slightly shifted. You.

【0035】次に、従来から行われている工程によっ
て、図5に示す半導体装置が得られる。図5に示す半導
体装置は、BGAパッケージを適用したものである。す
なわち、同図に示す半導体装置は、基板30と、基板3
0に形成された配線パターン34と、配線パターン34
に設けられた複数の外部電極50と、半導体素子10
と、を有し、外部電極50によって面実装が可能になっ
ている。
Next, the semiconductor device shown in FIG. 5 is obtained by the conventional steps. The semiconductor device shown in FIG. 5 uses a BGA package. That is, the semiconductor device shown in FIG.
0 and the wiring pattern 34
External electrodes 50 provided on the semiconductor element 10
And the surface mounting is enabled by the external electrode 50.

【0036】外部電極50は、例えばハンダボールであ
り、配線パターン34に電気的に接続されたリード32
を介して、半導体素子10の電極12に電気的に接続さ
れている。なお、外部電極50は、ハンダ以外に例えば
銅等で形成してもよい。また、基板30における配線パ
ターン34の形成面には、外部電極50を避けてソルダ
レジスト52が塗布されている。ソルダレジスト52
は、特に配線パターン34の表面を覆って保護するよう
になっている。
The external electrodes 50 are, for example, solder balls, and the leads 32 electrically connected to the wiring pattern 34.
Is electrically connected to the electrode 12 of the semiconductor element 10 via the. The external electrode 50 may be formed of, for example, copper or the like other than solder. A solder resist 52 is applied to the surface of the substrate 30 where the wiring pattern 34 is formed, avoiding the external electrodes 50. Solder resist 52
Is designed to cover and protect the surface of the wiring pattern 34 in particular.

【0037】基板30としてフレキシブル基板が使用さ
れる場合には、外部電極50とは反対側に、プレート状
のスティフナ54が設けられる。スティフナ28は、銅
やステンレス鋼や銅系合金等で形成されて平面形状を維
持できる強度を有し、基板30上に絶縁接着剤56を介
して貼り付けられる。なお、絶縁接着剤56は、熱硬化
性又は熱可塑性のフィルムとして形成されている。ま
た、スティフナ54は、半導体素子10を避けて、基板
30の全体に貼り付けられる。こうすることで、基板3
0の歪み、うねりがなくなり、外部電極50の高さが一
定になって平面安定性が向上し、回路基板への実装歩留
りが向上する。
When a flexible substrate is used as the substrate 30, a plate-shaped stiffener 54 is provided on the side opposite to the external electrodes 50. The stiffener 28 is formed of copper, stainless steel, a copper-based alloy, or the like, has a strength capable of maintaining a planar shape, and is attached to the substrate 30 via an insulating adhesive 56. Note that the insulating adhesive 56 is formed as a thermosetting or thermoplastic film. Further, the stiffener 54 is attached to the entire substrate 30, avoiding the semiconductor element 10. By doing so, the substrate 3
Zero distortion and undulation are eliminated, the height of the external electrode 50 becomes constant, the planar stability is improved, and the mounting yield on the circuit board is improved.

【0038】さらに、半導体素子10における電極12
が形成された面とは反対側の面には、銀ペースト等の熱
伝導接着剤58を介して放熱板60が接着されている。
これによって、半導体素子10の放熱性を上げることが
できる。放熱板60は、半導体素子10よりも大きく形
成されており、スティフナ54の上にも接着されるよう
になっている。なお、スティフナ54と放熱板60との
間も、熱伝導接着剤58で接着されて気密されている。
熱伝導接着剤58は、半導体素子10の発熱量によって
は通常の絶縁接着剤もしくは上述の絶縁フィルムで代用
してもよい。
Further, the electrode 12 of the semiconductor element 10
A heat radiating plate 60 is adhered to the surface opposite to the surface on which is formed via a heat conductive adhesive 58 such as a silver paste.
Thereby, the heat dissipation of the semiconductor element 10 can be improved. The heat radiating plate 60 is formed larger than the semiconductor element 10 and is also adhered on the stiffener 54. Note that the space between the stiffener 54 and the heat radiating plate 60 is also bonded with a heat conductive adhesive 58 to be airtight.
The heat conductive adhesive 58 may be replaced with a normal insulating adhesive or the above-mentioned insulating film depending on the amount of heat generated by the semiconductor element 10.

【0039】半導体素子10と基板30との間は、ポッ
ティングされたエポキシ樹脂62によって封止されてい
る。また、エポキシ樹脂62は、開口部36及び半導体
素子10の外周にも回り込む。
The space between the semiconductor element 10 and the substrate 30 is sealed with a potted epoxy resin 62. The epoxy resin 62 also goes around the opening 36 and the outer periphery of the semiconductor element 10.

【0040】図6には、本発明を適用した半導体装置1
100を実装した回路基板1000が示されている。回
路基板には例えばガラスエポキシ基板等の有機系基板を
用いることが一般的である。回路基板には例えば銅から
なる配線パターンが所望の回路となるように形成されて
いて、それらの配線パターンと半導体装置の外部電極と
を機械的に接続することでそれらの電気的導通を図る。
FIG. 6 shows a semiconductor device 1 to which the present invention is applied.
The circuit board 1000 on which the circuit board 100 is mounted is shown. Generally, an organic substrate such as a glass epoxy substrate is used for the circuit board. Wiring patterns made of, for example, copper are formed on the circuit board so as to form a desired circuit, and the electrical continuity is achieved by mechanically connecting the wiring patterns and external electrodes of the semiconductor device.

【0041】そして、この回路基板1000を備える電
子機器として、図7には、ノート型パーソナルコンピュ
ータ1200が示されている。
FIG. 7 shows a notebook personal computer 1200 as an electronic apparatus having the circuit board 1000.

【0042】なお、上記本発明を応用して、半導体素子
と同様に電子素子(能動素子か受動素子かを問わない)
の電極にバンプを形成することもできる。このような電
子素子から製造される電子部品として、例えば、抵抗
器、コンデンサ、コイル、発振器、フィルタ、温度セン
サ、サーミスタ、バリスタ、ボリューム又はヒューズな
どがある。
By applying the present invention, electronic devices (whether active or passive) as well as semiconductor devices
Bumps can be formed on the electrodes. Electronic components manufactured from such electronic elements include, for example, resistors, capacitors, coils, oscillators, filters, temperature sensors, thermistors, varistors, volumes, or fuses.

【0043】[0043]

【図面の簡単な説明】[Brief description of the drawings]

【図1】図1(A)〜図1(C)は、本発明の実施の形
態における導電線ボンディング工程を説明する図であ
る。
FIGS. 1A to 1C are diagrams illustrating a conductive wire bonding step according to an embodiment of the present invention.

【図2】図2(A)及び図2(B)は、本発明の実施の
形態におけるバンプの形成方法を説明する図である。
FIGS. 2A and 2B are diagrams illustrating a method for forming a bump according to an embodiment of the present invention.

【図3】図3(A)及び図3(B)は、本発明の実施の
形態におけるリードのボンディング工程を示す図であ
る。
FIGS. 3A and 3B are diagrams showing a lead bonding step in the embodiment of the present invention.

【図4】図4(A)及び図4(B)は、本発明の実施の
形態におけるリードとバンプとの関係を示す図である。
FIGS. 4A and 4B are diagrams showing a relationship between a lead and a bump in the embodiment of the present invention.

【図5】図5は、本発明の実施の形態に係る半導体装置
を示す図である。
FIG. 5 is a diagram showing a semiconductor device according to an embodiment of the present invention.

【図6】図6は、本発明の実施の形態に係る回路基板を
示す図である。
FIG. 6 is a diagram showing a circuit board according to the embodiment of the present invention.

【図7】図7は、本発明に係る方法を適用して製造され
た半導体装置を実装した回路基板を備える電子機器を示
す図である。
FIG. 7 is a diagram illustrating an electronic apparatus including a circuit board on which a semiconductor device manufactured by applying the method according to the present invention is mounted;

【符号の説明】[Explanation of symbols]

10 半導体素子 12 電極 16 導電線 24 バンプ 26 上部 28 下部 30 基板 32 リード 34 配線パターン 36 開口部 DESCRIPTION OF SYMBOLS 10 Semiconductor element 12 Electrode 16 Conductive line 24 Bump 26 Upper part 28 Lower part 30 Substrate 32 Lead 34 Wiring pattern 36 Opening

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 導電線を半導体素子の複数の電極のいず
れかにボンディングする第1工程と、 前記ボンディングされた導電線を、その一部を前記電極
に残して切断する第2工程と、 前記電極に残された前記導電線の一部を押圧して、平坦
な上端面を有するバンプを形成する第3工程と、 前記バンプの上端面の幅よりも小さい幅のリードを、ツ
ールを用いて前記バンプにボンディングする第4工程
と、 を含む半導体装置の製造方法。
A first step of bonding a conductive line to any one of a plurality of electrodes of a semiconductor device; a second step of cutting the bonded conductive line while leaving a part of the conductive line on the electrode; A third step of pressing a part of the conductive wire left on the electrode to form a bump having a flat upper end face, and using a tool to form a lead having a width smaller than the width of the upper end face of the bump. A fourth step of bonding to the bumps.
【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記第3工程前に、前記第1工程及び第2工程を繰り返
して、複数の電極のそれぞれに前記導電線の一部を設
け、 前記第3工程では、複数の電極に残された前記導電線の
一部を、同時に押圧して、複数のバンプを同時に形成す
る半導体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein before the third step, the first step and the second step are repeated to provide a part of the conductive line on each of a plurality of electrodes. In the third step, a method of manufacturing a semiconductor device in which a plurality of bumps are simultaneously formed by simultaneously pressing a part of the conductive lines left on a plurality of electrodes.
【請求項3】 請求項1又は請求項2記載の半導体装置
の製造方法において、 前記リードは、基板に形成された開口部の内側に突出し
て形成され、 前記第4工程で、前記バンプは前記開口部内に配置さ
れ、前記開口部内で前記リードを前記バンプにボンディ
ングする半導体装置の製造方法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the lead is formed to protrude inside an opening formed in the substrate, and in the fourth step, the bump is formed by A method of manufacturing a semiconductor device, wherein the semiconductor device is arranged in an opening and bonds the lead to the bump in the opening.
【請求項4】 複数の電極を有する半導体素子と、 それぞれの電極に設けられ、前記電極に接触する下部
と、前記下部よりも幅が小さい上部と、からなるバンプ
と、 前記バンプにボンディングされ、前記バンプの前記上部
の上端面よりも幅が小さいリードと、 前記リードが形成された基板と、 前記リードに電気的に接続された外部電極と、 を含む半導体装置。
4. A bump, comprising: a semiconductor element having a plurality of electrodes; a lower portion provided on each electrode and in contact with the electrode; an upper portion having a width smaller than the lower portion; A semiconductor device comprising: a lead having a width smaller than an upper end surface of the upper portion of the bump; a substrate on which the lead is formed; and an external electrode electrically connected to the lead.
【請求項5】 請求項4記載の半導体装置において、 前記基板には開口部が形成され、 前記リードは、前記基板に形成された前記開口部の内側
に突出して形成され、 前記バンプと前記リードとは、前記開口部内でボンディ
ングされている半導体装置。
5. The semiconductor device according to claim 4, wherein an opening is formed in the substrate, the lead is formed to protrude inside the opening formed in the substrate, and the bump and the lead are formed. Is a semiconductor device bonded in the opening.
【請求項6】 請求項4又は請求項5記載の半導体装置
が実装された回路基板。
6. A circuit board on which the semiconductor device according to claim 4 is mounted.
【請求項7】 請求項6記載の回路基板を有する電子機
器。
7. An electronic apparatus having the circuit board according to claim 6.
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* Cited by examiner, † Cited by third party
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US7554136B2 (en) 2002-09-13 2009-06-30 Advantest Corporation Micro-switch device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004024618A1 (en) * 2002-09-13 2004-03-25 Advantest Corporation Microdevice and manufacturing method
US7554136B2 (en) 2002-09-13 2009-06-30 Advantest Corporation Micro-switch device and method for manufacturing the same
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