JP2000101418A - Semiconductor integrated logic circuit and its control method - Google Patents
Semiconductor integrated logic circuit and its control methodInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積論理回
路及びその制御方法に関し、特に、高速化を目的とする
アクティブモードと低消費電力化を目的とするスリープ
モードとを有する半導体集積論理回路及びその制御方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated logic circuit and a control method thereof, and more particularly, to a semiconductor integrated logic circuit having an active mode for speeding up and a sleep mode for low power consumption. It relates to the control method.
【0002】[0002]
【従来の技術】従来、半導体集積論理回路において、ア
クティブモード時の高速度化とスリープモード時の低消
費電力化を両立する目的として、電源遮断の機能付き電
源回路を備えた半導体集積論理回路が用いられている。2. Description of the Related Art Conventionally, in order to achieve both high speed in an active mode and low power consumption in a sleep mode, a semiconductor integrated logic circuit having a power supply circuit with a power cutoff function has been proposed. Used.
【0003】例えば、特許第2631335号公報(特
開平6−29834号公報)は、消費電力の低減を図る
ことができる回路構築方法を提供している。この方法に
よれば、半導体集積論理回路は低閾値トランジスタで構
成される。これによって、低い電源電圧の下でも、アク
ティブモード時には、半導体集積論理回路は高速で動作
するとともに、高閾値トランジスタを介して電源を供給
することによって、スリープモード時には、高閾値トラ
ンジスタをカットオフさせ、電源供給を遮断し、かつ、
サブスレッショルド漏洩電流をも遮断して、消費電力の
低減を図ることができる。[0003] For example, Japanese Patent No. 2631335 (Japanese Patent Application Laid-Open No. 6-29834) provides a circuit construction method capable of reducing power consumption. According to this method, the semiconductor integrated logic circuit is constituted by low threshold transistors. Thus, even under a low power supply voltage, in the active mode, the semiconductor integrated logic circuit operates at high speed, and by supplying power through the high threshold transistor, the high threshold transistor is cut off in the sleep mode, Cut off the power supply, and
Sub-threshold leakage current can also be cut off to reduce power consumption.
【0004】また、特開平05−210976号公報に
は半導体集積論理回路において、構成要素であるCMO
S論理回路群から漏洩するサブスレッショルド電流の総
和よりも小さな漏洩電流しか流さないようなデバイスパ
ラメータを有するスイッチ素子を介して給電を行なう回
路構築方法が記載されている。Japanese Patent Application Laid-Open No. 05-210976 discloses a CMO which is a component in a semiconductor integrated logic circuit.
A circuit construction method is described in which power is supplied via a switch element having device parameters such that only a leakage current smaller than the sum of sub-threshold currents leaking from an S logic circuit group flows.
【0005】図10は、電力制御回路を備えた従来の半
導体集積論理回路100の一系統図を示している。FIG. 10 shows a system diagram of a conventional semiconductor integrated logic circuit 100 provided with a power control circuit.
【0006】この半導体集積論理回路100は、サブス
レッショルド漏洩電流の少ないデバイスパラメータを有
するCMOSトランジスタからなるインバータ回路IN
V1、INV4及びINV5、並びに、低い閾値を有す
るCMOSトランジスタからなり、高速動作を行うイン
バータ回路INV2及びINV3から構成されるCMO
S論理回路群LGC1を主体回路として、一方の高電位
側電源VDDは実高電位側の軌線RVD1(以後、「実
電源線RVD1」と呼ぶ)を電力配給線として直接に供
給され、他方の低電位側電源VSSは実低電位側の軌線
RVS1(以後、「実電源線RVS1」と呼ぶ)に直列
接続された制御スイッチ用のn−MOS型トランジスタ
TS1を介して擬似的な低電位側の軌線RVSV1(以
後、「疑似電源線RVSV1」と呼ぶ)を電力配給線と
して供給される第1の回路群、同様に、低い閾値を有す
るCMOSトランジスタからなり、高速動作を行うイン
バータ回路INV6及びINV7から構成されるCMO
S論理回路群LGC2を主体回路として、一方の低電位
側電源VSSは実低電位側の軌線RVS1を電力配給線
として直接に供給され、他方の高電位側電源VDDは実
高電位側の軌線RVD1に直列接続された制御スイッチ
用のp−MOS型トランジスタTS2を介して擬似的な
高電位側の軌線RVDV1(以後、「疑似電源線RVD
V1」と呼ぶ)を電力配給線として供給される第2の回
路群、同様に、低い閾値を有するCMOSトランジスタ
からなり、高速動作を行うインバータ回路INV8から
構成されるCMOS論理回路群LGC3を主体回路とし
て、一方の高電位側電源VDDは実高電位側の軌線RV
D1を電力配給線として直接に供給され、他方の低電位
側電源VSSは実低電位側の軌線RVS1に直列接続さ
れた制御スイッチ用のn−MOS型トランジスタTS3
を介して擬似的な低電位側の軌線RVSV2(以後、
「疑似電源線RVSV2」と呼ぶ)を電力配給線として
供給される第3の回路群、から構成されている。The semiconductor integrated logic circuit 100 includes an inverter circuit IN composed of CMOS transistors having device parameters with a small sub-threshold leakage current.
CMO composed of V1, INV4 and INV5, and inverter circuits INV2 and INV3 which are composed of CMOS transistors having a low threshold value and operate at high speed.
With the S logic circuit group LGC1 as a main circuit, one high-potential-side power supply VDD is directly supplied with the actual high-potential-side trajectory RVD1 (hereinafter referred to as “real power supply line RVD1”) as a power supply line, and The low-potential-side power supply VSS is connected to the pseudo low-potential side via an n-MOS transistor TS1 for a control switch connected in series to an actual low-potential-side trajectory RVS1 (hereinafter, referred to as an “actual power supply line RVS1”). (Hereinafter referred to as "pseudo power supply line RVSV1") as a power supply line, similarly, an inverter circuit INV6 comprising CMOS transistors having a low threshold value and operating at high speed. CMO composed of INV7
The S logic circuit group LGC2 is a main circuit, one low-potential-side power supply VSS is directly supplied as an actual low-potential-side trajectory RVS1, and the other high-potential-side power supply VDD is an actual high-potential-side trajectory. A pseudo high-potential-side trajectory RVDV1 (hereinafter referred to as a “pseudo power supply line RVD”) is connected via a control switch p-MOS transistor TS2 connected in series to the line RVD1.
V1) as a power supply line. Similarly, a main circuit includes a CMOS logic circuit group LGC3 composed of an inverter circuit INV8 which is composed of a CMOS transistor having a low threshold value and operates at high speed. As a result, one high-potential-side power supply VDD is connected to the actual high-potential-side
D1 is directly supplied as a power distribution line, and the other low-potential-side power supply VSS is connected to the actual low-potential-side trajectory RVS1 in series with a control switch n-MOS transistor TS3.
Through the pseudo low potential side trajectory RVSV2 (hereinafter,
"Pseudo power supply line RVSV2") is supplied as a power distribution line.
【0007】さらに、上記の制御スイッチ用n−MOS
型トランジスタTS1はスリープモード切替反転信号S
LB1に応答して開閉を制御され、同様に、上記の制御
スイッチ用p−MOS型トランジスタTS2はスリープ
モード切替信号SL1に、上記の制御スイッチ用n−M
OS型トランジスタTS3はスリープモード切替反転信
号SLB2に応答して開閉を制御される。Further, the above-mentioned n-MOS for the control switch is used.
The type transistor TS1 has a sleep mode switching inversion signal S
Opening / closing is controlled in response to LB1. Similarly, the control switch p-MOS transistor TS2 outputs the sleep mode switching signal SL1 to the control switch nM
Open / close of the OS type transistor TS3 is controlled in response to the sleep mode switching inversion signal SLB2.
【0008】ここで、制御スイッチ用n−MOS型トラ
ンジスタTS1のデバイスパラメータは、半導体集積論
理回路100の構成要素であるCMOS論理回路群LG
C1から漏洩するサブスレッショルド電流の総和よりも
制御スイッチ用n−MOS型トランジスタTS1から漏
洩するサブスレッショルド電流の総和の方が小さくなる
ように設定されている。Here, the device parameters of the control switch n-MOS type transistor TS1 correspond to the CMOS logic circuit group LG which is a component of the semiconductor integrated logic circuit 100.
The sum of the sub-threshold currents leaking from the control switch n-MOS transistor TS1 is set to be smaller than the sum of the sub-threshold currents leaking from C1.
【0009】同様に、制御スイッチ用p−MOS型トラ
ンジスタTS2のデバイスパラメータは、CMOS論理
回路群LGC2から漏洩するサブスレッショルド電流の
総和よりも制御スイッチ用p−MOS型トランジスタT
S2から漏洩するサブスレッショルド電流の総和の方が
小さくなるように設定されている。Similarly, the device parameter of the control switch p-MOS transistor TS2 is larger than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC2.
The sum of the sub-threshold currents leaking from S2 is set to be smaller.
【0010】また、制御スイッチ用n−MOS型トラン
ジスタTS3のデバイスパラメータも、CMOS論理回
路群LGC3から漏洩するサブスレッショルド電流の総
和よりも制御スイッチ用n−MOS型トランジスタTS
3から漏洩するサブスレッショルド電流の総和の方が小
さくなるように設定されている。The device parameter of the control switch n-MOS transistor TS3 is also smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC3.
3 is set so that the sum of the sub-threshold currents leaking from the sub-threshold 3 becomes smaller.
【0011】従って、アクティブモードにおいては、す
なわち、高電位のスリープモード切替反転信号SLB1
(SLB1=「1」)を印加した場合においては、制御
スイッチ用n−MOS型トランジスタTS1は導通状態
にあり、CMOS論理回路群LGC1に低電位側電源V
SSを供給することができる。Therefore, in the active mode, that is, the high potential sleep mode switching inversion signal SLB1
When (SLB1 = "1") is applied, the control switch n-MOS transistor TS1 is in a conductive state, and the low-potential-side power supply V is supplied to the CMOS logic circuit group LGC1.
SS can be supplied.
【0012】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号SLB1(S
LB1=「0」)を印加した場合においては、制御スイ
ッチ用n−MOS型トランジスタTS1は遮断状態にあ
り、CMOS論理回路群LGC1への低電位側電源VS
Sも遮断されるとともに、サブスレッショルド漏洩電流
をも抑制することができ、スリープモード時の低消費電
力化を図ることができる。On the other hand, in the sleep mode, that is, the sleep mode switching inversion signal SLB1 (S
LB1 = “0”), the control switch n-MOS transistor TS1 is in the cut-off state, and the low-potential-side power supply VS to the CMOS logic circuit group LGC1 is applied.
S is also cut off, the subthreshold leakage current can be suppressed, and power consumption in the sleep mode can be reduced.
【0013】同様に、アクティブモードにおいては、す
なわち、低電位のスリープモード切替信号SL1(SL
1=「0」)を印加した場合においては、制御スイッチ
用p−MOS型トランジスタTS2は導通状態にあり、
CMOS論理回路群LGC2に高電位側電源VDDを供
給することができる。Similarly, in the active mode, that is, the sleep mode switching signal SL1 (SL
1 = “0”), the control switch p-MOS transistor TS2 is in a conductive state,
The high-potential-side power supply VDD can be supplied to the CMOS logic circuit group LGC2.
【0014】一方、スリープモードにおいては、すなわ
ち、高電位のスリープモード切替信号SL1(SL1=
「1」)を印加した時には制御スイッチ用p−MOS型
トランジスタTS2は遮断状態にあり、CMOS論理回
路群LGC2への高電位側電源VDDも遮断されるとと
もに、サブスレッショルド漏洩電流をも抑制される。On the other hand, in the sleep mode, that is, a sleep mode switching signal SL1 (SL1 =
When "1") is applied, the control switch p-MOS transistor TS2 is in a cut-off state, the high-potential power supply VDD to the CMOS logic circuit group LGC2 is also cut off, and the sub-threshold leakage current is suppressed. .
【0015】また、アクティブモードにおいては、すな
わち、高電位のスリープモード切替反転信号SLB2
(SLB2=「1」)を印加した場合においては、制御
スイッチ用n−MOS型トランジスタTS3は導通状態
にあり、CMOS論理回路群LGC3に低電位側電源V
SSを供給することができる。In the active mode, that is, the sleep mode switching inversion signal SLB2 having a high potential
When (SLB2 = “1”) is applied, the control switch n-MOS transistor TS3 is in a conductive state, and the low-potential-side power supply V is supplied to the CMOS logic circuit group LGC3.
SS can be supplied.
【0016】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号SLB2(S
LB2=「0」)を印加した場合においては、制御スイ
ッチ用n−MOS型トランジスタTS3は遮断状態にあ
り、CMOS論理回路群LGC3への低電位側電源VS
Sも遮断されるとともに、サブスレッショルド漏洩電流
をも抑制することができる。On the other hand, in the sleep mode, that is, the sleep mode switching inversion signal SLB2 (S
LB2 = “0”), the control switch n-MOS transistor TS3 is in a cutoff state, and the low potential side power supply VS to the CMOS logic circuit group LGC3 is applied.
S is also cut off, and the subthreshold leakage current can be suppressed.
【0017】なお、インバータ回路INV1、INV4
及びINV5は、前述のように、サブスレッショルド漏
洩電流の少ないデバイスパラメータを有するCMOSト
ランジスタから構成されているために、高電位側電源V
DDと低電位側電源VSSの両電源から、実高電位側の
軌線RVD1と実低電位側の軌線RVS1を電力配給線
として、直接に各々から電力を供給されている場合であ
っても、サブスレッショルド漏洩電流が流れることはな
い。The inverter circuits INV1, INV4
And INV5 are composed of CMOS transistors having device parameters with a small sub-threshold leakage current as described above.
Even when power is directly supplied from both the power supply DD and the low-potential-side power supply VSS using the actual high-potential-side trajectory RVD1 and the actual low-potential-side trajectory RVS1 as power distribution lines. , No sub-threshold leakage current flows.
【0018】ただし、特開平10−065517号にも
述べられているように、サブスレッショルド漏洩電流が
少ないデバイスパラメータを有するCMOSトランジス
タは二律背反として動作速度が遅くなることは已むを得
ない。However, as described in Japanese Unexamined Patent Application Publication No. 10-0665517, a CMOS transistor having a device parameter with a small sub-threshold leakage current is inevitably slow in operation speed as a trade-off.
【0019】[0019]
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体集積論理回路100によっても、スリープ
モード時に遮断できない漏洩電流が存在し、必ずしも上
述の半導体集積論理回路100だけではスリープモード
時に低電力化を図ることはできない、という問題点があ
る。However, even in the above-described conventional semiconductor integrated logic circuit 100, there is a leakage current that cannot be cut off in the sleep mode. There is a problem that cannot be achieved.
【0020】以下、その背景を説明する。Hereinafter, the background will be described.
【0021】半導体集積論理回路に搭載されるトランジ
スタは、高速化と高集積化のトレンドに対応するため
に、トランジスタ寸法などのいわゆるデバイスパラメー
タはある比例縮小則に従って微細化されてきた。比例縮
小則としては、電界一定の比例縮小則、電圧一定の比例
縮小則、及び、準電界一定の比例縮小則が提案されてお
り、何れの縮小則に従っても、ゲート長とゲート絶縁膜
の膜厚とは同じ縮小比を適用することが前提となってい
る。In order to respond to the trend of higher speed and higher integration, so-called device parameters such as transistor dimensions of transistors mounted on semiconductor integrated logic circuits have been miniaturized according to a certain proportional reduction rule. As the proportional reduction law, a proportional reduction law with a constant electric field, a proportional reduction law with a constant voltage, and a proportional reduction law with a constant quasi-electric field have been proposed. It is assumed that the same reduction ratio as thickness is applied.
【0022】例えば、特願平09−313985号にも
述べられているように、比例縮小則に従ってゲート長が
0.1μmであるCMOSトランジスタを製造する場合
には、ゲート絶縁膜の膜厚を2乃至2.5nm程度まで
に薄くする必要性が生じる。しかしながら、ゲート絶縁
膜の膜厚を2乃至2.5nmまず薄膜化することによっ
て、そのゲート絶縁膜を直接的に貫通して漏洩するトン
ネル電流の問題が顕在化し始める。For example, as described in Japanese Patent Application No. 09-313985, when manufacturing a CMOS transistor having a gate length of 0.1 μm according to the proportional reduction rule, the thickness of the gate insulating film is set to 2 It is necessary to reduce the thickness to about 2.5 nm. However, by first reducing the thickness of the gate insulating film by 2 to 2.5 nm, the problem of a tunnel current leaking directly through the gate insulating film starts to appear.
【0023】以下、図10を参照して、上述の半導体集
積論理回路100においては、アクティブモード時のみ
ならず、スリープモード時においても、ゲート絶縁膜を
直接的に貫通して漏洩するトンネル電流を遮断すること
ができず、従って、スリープモード時における低電力化
を図ることができないという問題点が存在することを説
明する。Referring now to FIG. 10, in the above-described semiconductor integrated logic circuit 100, not only in the active mode but also in the sleep mode, the tunnel current leaking directly through the gate insulating film is reduced. The fact that there is a problem that the power cannot be cut off and therefore the power consumption in the sleep mode cannot be reduced will be described.
【0024】先ず、第一の問題例として、図10に示さ
れたゲート・トンネル電流の第1の漏洩経路PS1を説
明する。First, as a first problem example, the first leakage path PS1 of the gate tunnel current shown in FIG. 10 will be described.
【0025】このゲート・トンネル貫通電流は、インバ
ータ回路INV1への入力信号として「1」が印加され
ている場合に、次段のインバータ回路INV2の構成要
素であるp−MOSトランジスタ10によって発生す
る。This gate-tunnel through current is generated by the p-MOS transistor 10, which is a component of the next-stage inverter circuit INV2, when "1" is applied as an input signal to the inverter circuit INV1.
【0026】前述のように、インバータ回路INV1、
INV4及びINV5、n−MOS型トランジスタTS
1及びTS3、並びに、p−MOS型トランジスタTS
2は、サブスレッショルド漏洩電流が少ないだけではな
く、ゲート・トンネル漏洩電流も少ないデバイスパラメ
ータを有するCMOSトランジスタから構成されてい
る。ただし、前述のように、ゲート・トンネル漏洩電流
が少ないデバイスパラメータを有するCMOSトランジ
スタは二律背反として動作速度が遅くなる。As described above, the inverter circuits INV1,
INV4 and INV5, n-MOS type transistor TS
1 and TS3, and p-MOS transistor TS
2 is composed of a CMOS transistor having a device parameter having not only a small subthreshold leakage current but also a small gate / tunnel leakage current. However, as described above, a CMOS transistor having a device parameter with a small gate / tunnel leakage current has a trade-off, and the operation speed is slow.
【0027】入力信号として「1」が印加されると、イ
ンバータ回路INV1の出力信号としては「0」、すな
わち、低電位側電源VSSの電位が現れるために、イン
バータ回路INV2の構成要素であるp−MOS型トラ
ンジスタ10のゲート電極とソース電極との間のゲート
絶縁膜には、高電位側電源VDDと低電位側電源VSS
との電位差分に相当する電界が印加される。When "1" is applied as an input signal, the output signal of the inverter circuit INV1 is "0", that is, the potential of the lower potential power supply VSS appears. A high-potential-side power supply VDD and a low-potential-side power supply VSS are provided on the gate insulating film between the gate electrode and the source electrode of the MOS transistor 10;
And an electric field corresponding to the potential difference between.
【0028】この電界強度によって、第1の漏洩経路P
S1が形成される。この第1の漏洩経路PS1に沿っ
て、p−MOS型トランジスタ10のソース電極からゲ
ート電極へ直接的にトンネル電流が漏洩し、インバータ
回路INV1の構成要素であるn−MOS型トランジス
タ20のドレインとソースとを経由して貫通電流が流れ
ることとなる。Due to the electric field strength, the first leakage path P
S1 is formed. Along the first leakage path PS1, a tunnel current leaks directly from the source electrode to the gate electrode of the p-MOS transistor 10, and the drain of the n-MOS transistor 20, which is a component of the inverter circuit INV1, Through current flows through the source.
【0029】ここで注意しなければならないことは、漏
洩経路PS1を流れるゲートトンネル電流は、制御スイ
ッチ用n−MOS型トランジスタTS1の開閉状態に全
く依存することなく、すなわちアクティブモード又はス
リープモードの何れに設定されていても、漏洩し続ける
ことである。 次いで、第二の問題例として、図10に
示されたゲート・トンネル電流の第2の漏洩経路PS2
を説明する。It should be noted here that the gate tunnel current flowing through the leakage path PS1 does not depend at all on the open / close state of the control switch n-MOS transistor TS1, that is, whether it is in the active mode or the sleep mode. Even if it is set to, it keeps leaking. Next, as a second problem example, the second leakage path PS2 of the gate tunnel current shown in FIG.
Will be described.
【0030】CMOS論理回路群LGC1がスリープモ
ードにある場合においては、制御スイッチ用n−MOS
型トランジスタTS1のゲート電極にはスリープモード
切替反転信号SLB1の低電位信号が印加され、制御ス
イッチ用n−MOS型トランジスタTS1は遮断状態に
あり、かつ、CMOS論理回路群LGC1から漏洩する
サブスレッショルド電流の総和よりも制御スイッチ用n
−MOS型トランジスタTS1から漏洩するサブスレッ
ショルド電流の総和の方が小さくなるように制御スイッ
チ用n−MOS型トランジスタTS1のデバイスパラメ
ータが設定されているため、CMOS論理回路群LGC
1の総インピーダンスよりも制御スイッチ用n−MOS
型トランジスタTS1のインピーダンスの方が大きいの
で、疑似電源線RVSV1の電位は高電位側電源VDD
までに充電されて高電位を呈した状態となっている。When the CMOS logic circuit group LGC1 is in the sleep mode, the control switch n-MOS
The low potential signal of the sleep mode switching inversion signal SLB1 is applied to the gate electrode of the type transistor TS1, the control switch n-MOS type transistor TS1 is in the cutoff state, and the sub-threshold current leaking from the CMOS logic circuit group LGC1 For the control switch than the sum of
Since the device parameters of the control switch n-MOS transistor TS1 are set such that the sum of the sub-threshold currents leaking from the MOS transistor TS1 is smaller, the CMOS logic circuit group LGC
N-MOS for control switch than total impedance of 1
Since the impedance of the type transistor TS1 is larger, the potential of the pseudo power supply line RVSV1 is higher than the potential of the higher potential power supply VDD.
By this time, the battery has been charged to a high potential.
【0031】このため、インバータ回路INV3の出力
信号は「1」を呈する。さらに、インバータ回路INV
4を介して、インバータ回路INV5には入力信号とし
て「0」が印加され、次段のインバータ回路INV6の
構成要素であるn−MOSトランジスタ30によって漏
洩電流が発生する。Therefore, the output signal of the inverter circuit INV3 exhibits "1". Further, the inverter circuit INV
4, "0" is applied as an input signal to the inverter circuit INV5, and a leakage current is generated by the n-MOS transistor 30, which is a component of the next-stage inverter circuit INV6.
【0032】入力信号として「0」が印加されたインバ
ータ回路INV5の出力信号として「1」、すなわち、
高電位側電源VDDの電位が現れるために、インバータ
回路INV6の構成要素であるn−MOS型トランジス
タ30のゲート電極とソース電極との間のゲート絶縁膜
には、高電位側電源VDDと低電位側電源VSSとの電
位差分に相当する電界が印加される。The output signal of the inverter circuit INV5 to which "0" is applied as an input signal is "1", that is,
Since the potential of the high potential power supply VDD appears, the gate insulating film between the gate electrode and the source electrode of the n-MOS transistor 30 which is a component of the inverter circuit INV6 has the high potential power supply VDD and the low potential. An electric field corresponding to a potential difference from the side power supply VSS is applied.
【0033】この電界の強度によって、第2の漏洩経路
PS2が形成される。この第2の漏洩経路PS2によっ
て、インバータ回路INV5の構成要素であるp−MO
S型トランジスタ40のドレインとソースとを経由し
て、インバータ回路INV6の構成要素であるn−MO
S型トランジスタ30のゲート電極からソース電極へ直
接的にトンネル電流が漏洩し、貫通電流が流れることと
なる。The second leakage path PS2 is formed by the intensity of the electric field. The second leakage path PS2 allows the p-MO, which is a component of the inverter circuit INV5, to be formed.
Via the drain and source of the S-type transistor 40, the n-MO
The tunnel current leaks directly from the gate electrode to the source electrode of the S-type transistor 30, and a through current flows.
【0034】ここで注意しなければならないことは、上
記の第2の漏洩経路PS2を流れるゲート・トンネル電
流は、制御スイッチ用p−MOS型トランジスタTS2
の開閉状態に全く依存することなく、すなわち、アクテ
ィブモード又はスリープモードの何れに設定されていて
も、漏洩し続けることである。It should be noted here that the gate tunnel current flowing through the second leakage path PS2 is controlled by the control switch p-MOS transistor TS2.
Irrespective of the open / closed state of the device, i.e., regardless of whether it is set in the active mode or the sleep mode, the leakage continues.
【0035】次いで、第三の問題例として、図10に示
されたゲート・トンネル電流の第3の漏洩経路PS3を
説明する。Next, as a third problem example, a third leakage path PS3 of the gate tunnel current shown in FIG. 10 will be described.
【0036】CMOS論理回路群LGC2がスリープモ
ードにある場合においては、制御スイッチ用p−MOS
型トランジスタTS2のゲート電極にはスリープモード
切替信号SL1の高電位信号が印加されているため、制
御スイッチ用p−MOS型トランジスタTS2は遮断状
態にある。かつ、CMOS論理回路群LGC2から漏洩
するサブスレッショルド電流の総和よりも制御スイッチ
用p−MOS型トランジスタTS2から漏洩するサブス
レッショルド電流の総和の方が小さくなるように制御ス
イッチ用p−MOS型トランジスタTS2のデバイスパ
ラメータが設定されているため、CMOS論理回路群L
GC2の総インピーダンスよりも制御スイッチ用p−M
OS型トランジスタTS2のインピーダンスの方が大き
く、疑似電源線RVDV1の電位は低電位側電源VSS
までに放電されて低電位を呈した状態となっている。When the CMOS logic circuit group LGC2 is in the sleep mode, the control switch p-MOS
Since the high potential signal of the sleep mode switching signal SL1 is applied to the gate electrode of the type transistor TS2, the control switch p-MOS type transistor TS2 is in the cutoff state. Further, the control switch p-MOS transistor TS2 is configured such that the sum of the sub-threshold currents leaking from the control switch p-MOS transistor TS2 is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC2. Are set, the CMOS logic circuit group L
P-M for control switch than total impedance of GC2
The impedance of the OS type transistor TS2 is larger, and the potential of the pseudo power supply line RVDV1 is lower than the lower potential power supply VSS.
By this time, the battery has been discharged to a low potential.
【0037】このため、インバータ回路INV7の出力
信号は「0」を呈し、次段のインバータ回路INV8の
構成要素であるp−MOSトランジスタ50によって、
漏洩電流が発生する。For this reason, the output signal of the inverter circuit INV7 exhibits "0", and the p-MOS transistor 50, which is a component of the next-stage inverter circuit INV8,
Leakage current occurs.
【0038】インバータ回路INV7の出力信号として
「0」、すなわち、低電位側電源VSSの電位が現れる
ために、インバータ回路INV8の構成要素であるp−
MOS型トランジスタ50のゲート電極とソース電極と
の間のゲート絶縁膜には、高電位側電源VDDと低電位
側電源VSSとの電位差分に相当する電界が印加され
る。Since "0", that is, the potential of the low-potential-side power supply VSS appears as the output signal of the inverter circuit INV7, p-
An electric field corresponding to a potential difference between the high-potential-side power supply VDD and the low-potential-side power supply VSS is applied to the gate insulating film between the gate electrode and the source electrode of the MOS transistor 50.
【0039】この電界強度によって、第3の漏洩経路P
S3が形成される。この第3の漏洩経路PS3によっ
て、p−MOS型トランジスタ50のソース電極からゲ
ート電極へ直接的にトンネル電流が漏洩し、インバータ
回路INV7の構成要素であるn−MOS型トランジス
タ60のドレインとソースとを経由して貫通電流が流れ
ることとなる。Due to the electric field strength, the third leakage path P
S3 is formed. Through this third leakage path PS3, a tunnel current leaks directly from the source electrode to the gate electrode of p-MOS transistor 50, and the drain and source of n-MOS transistor 60, which is a component of inverter circuit INV7, Will flow through the device.
【0040】ここで注意しなければならないことは、上
述の第3の漏洩経路PS3を流れるゲート・トンネル電
流は制御スイッチ用n−MOS型トランジスタTS3の
開閉状態に全く依存することなく、すなわち、アクティ
ブモード又はスリープモードの何れに設定されていて
も、漏洩し続けることである。It should be noted here that the gate tunnel current flowing through the third leakage path PS3 does not depend on the open / close state of the control switch n-MOS transistor TS3 at all, that is, the active state. Whatever the mode or the sleep mode is set, leakage continues.
【0041】次いで、第四の問題例として、図10に示
されたゲート・トンネル電流の漏洩経路PS4を説明す
る。Next, as a fourth problem example, the leakage path PS4 of the gate tunnel current shown in FIG. 10 will be described.
【0042】CMOS論理回路群LGC1がスリープモ
ードにある場合においては、制御スイッチ用n−MOS
型トランジスタTS1のゲート電極には、スリープモー
ド切替反転信号SLB1の低電位信号が印加されるた
め、制御スイッチ用n−MOS型トランジスタTS1は
遮断状態にある。かつ、CMOS論理回路群LGC1か
ら漏洩するサブスレッショルド電流の総和よりも制御ス
イッチ用n−MOS型トランジスタTS1から漏洩する
サブスレッショルド電流の総和の方が小さくなるように
制御スイッチ用n−MOS型トランジスタTS1のデバ
イスパラメータが設定されているため、CMOS論理回
路群LGC1の総インピーダンスよりも制御スイッチ用
n−MOS型トランジスタTS1のインピーダンスの方
が大きい。このため、疑似電源線RVSV1の電位は高
電位側電源VDDまでに充電されて高電位を呈した状態
となっている。When the CMOS logic circuit group LGC1 is in the sleep mode, the control switch n-MOS
Since the low potential signal of the sleep mode switching inversion signal SLB1 is applied to the gate electrode of the type transistor TS1, the control switch n-MOS type transistor TS1 is in the cutoff state. Further, the control switch n-MOS transistor TS1 is configured such that the sum of the sub-threshold currents leaking from the control switch n-MOS transistor TS1 is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC1. Is set, the impedance of the control switch n-MOS transistor TS1 is larger than the total impedance of the CMOS logic circuit group LGC1. Therefore, the potential of the pseudo power supply line RVSV1 is charged up to the high potential side power supply VDD, and is in a state of exhibiting a high potential.
【0043】しかしながら、先に示した第3の漏洩経路
PS3によれば、漏洩電流がインバータ回路INV7を
構成するn−MOS型トランジスタ60のドレインとソ
ースを流れるために、疑似電源線RVDV1は低電位電
源VSSの低電位までは下がり切らない。However, according to the third leakage path PS3 described above, since the leakage current flows through the drain and the source of the n-MOS transistor 60 constituting the inverter circuit INV7, the pseudo power supply line RVDV1 is at a low potential. It does not fall to the low potential of the power supply VSS.
【0044】これと同様の現象がCMOS論理回路群L
GC1に起こった場合には、インバータ回路INV3の
出力信号は高電位側電源VDDと低電位側電源VSSと
の中間の電位を呈する可能性がある。このため、次段の
インバータ回路INV4を構成するn−MOS型トラン
ジスタ70及びp−MOS型トランジスタ80がともに
弱く導通した状態となり、漏洩経路PS4で示されるよ
うに、高電位電源VDDと低電位電源VSSとの間の貫
通電流が漏洩することになる。A similar phenomenon occurs when the CMOS logic circuit group L
When it occurs at GC1, the output signal of the inverter circuit INV3 may exhibit an intermediate potential between the high-potential power supply VDD and the low-potential power supply VSS. Therefore, the n-MOS transistor 70 and the p-MOS transistor 80 constituting the next-stage inverter circuit INV4 are both in a weakly conducting state, and as shown by the leakage path PS4, the high-potential power supply VDD and the low-potential power supply The through current to VSS will leak.
【0045】本発明はこのような従来の半導体集積論理
回路における問題点に鑑みてなされたものであり、スリ
ープモード時において、サブスレッショルド電流だけで
はなく、ゲートトンネル電流ひいては副次的に発生する
オーバーラップ貫通電流をも遮断することによって、ス
リープモード時の半導体集積論理回路のあらゆる漏洩電
流を遮断し、スリープモード時の消費電力の低減化を図
ることができる半導体集積論理回路を提供することを目
的とする。The present invention has been made in view of such a problem in the conventional semiconductor integrated logic circuit. In the sleep mode, not only the sub-threshold current but also the gate tunnel current and thus the over-current generated in the secondary mode. It is an object of the present invention to provide a semiconductor integrated logic circuit capable of blocking all leakage current of the semiconductor integrated logic circuit in a sleep mode by also blocking a wrap through current and reducing power consumption in a sleep mode. And
【0046】[0046]
【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項1は、サブスレッショルド漏
洩電流の少ないデバイスパラメータを有するCMOSト
ランジスタからなる第1及び第2のインバータ回路と、
低い閾値を有するCMOSトランジスタからなり、高速
動作を行う第1のCMOS論理回路群を有し、高電位側
電源は直接に供給され、低電位側電源は第1のトランジ
スタを介して供給され、第1及び第2のインバータ回路
との間に並列に接続されている電源遮断機能付きの第1
のCMOS論理回路と、低い閾値を有するCMOSトラ
ンジスタからなり、高速動作を行う第2のCMOS論理
回路群を有し、低電位側電源は直接に供給され、高電位
側電源は第2のトランジスタを介して供給され、第1及
び第2のインバータ回路との間に並列に接続されている
電源遮断機能付きの第2のCMOS論理回路と、第1及
び第2のトランジスタをそれぞれ独立にアクティブモー
ドとスリープモードとにすることができるスリープモー
ド制御回路と、を備えることを特徴とする半導体集積論
理回路を提供する。To achieve the above object, according to the present invention, there is provided a first and a second inverter circuit comprising CMOS transistors having device parameters with a small sub-threshold leakage current;
A first CMOS logic circuit group including a CMOS transistor having a low threshold value and performing a high-speed operation; a high-potential-side power supply is directly supplied; a low-potential-side power supply is supplied via the first transistor; A first with a power cutoff function connected in parallel between the first and second inverter circuits;
And a CMOS transistor having a low threshold value, and a second CMOS logic circuit group that performs high-speed operation. The low-potential-side power supply is directly supplied, and the high-potential-side power supply is a second transistor. And a second CMOS logic circuit with a power cutoff function, which is supplied in parallel with the first and second inverter circuits and is connected between the first and second inverter circuits, and independently switches the first and second transistors to the active mode. And a sleep mode control circuit that can be in a sleep mode.
【0047】例えば、請求項2及び3に記載されている
ように、第1のトランジスタとしてはn−MOS型トラ
ンジスタを、第2のトランジスタとしてはp−MOS型
トランジスタを用いることができる。For example, as described in claims 2 and 3, an n-MOS transistor can be used as the first transistor, and a p-MOS transistor can be used as the second transistor.
【0048】請求項4に記載されているように、第1の
トランジスタのデバイスパラメータは、第1のCMOS
論理回路群から漏洩するサブスレッショルド電流の総和
より第1のトランジスタから漏洩するサブスレッショル
ド電流の総和の方が小さくなるように設定されており、
第2のトランジスタのデバイスパラメータは、第2のC
MOS論理回路群から漏洩するサブスレッショルド電流
の総和より第2のトランジスタから漏洩するサブスレッ
ショルド電流の総和の方が小さくなるように設定されて
いることが好ましい。As set forth in claim 4, the device parameter of the first transistor is the first CMOS.
The sum of the sub-threshold currents leaking from the first transistor is set to be smaller than the sum of the sub-threshold currents leaking from the logic circuit group,
The device parameter of the second transistor is the second C
It is preferable that the sum of the sub-threshold currents leaking from the second transistor be smaller than the sum of the sub-threshold currents leaking from the MOS logic circuit group.
【0049】上記の半導体集積論理回路は、請求項5に
記載されているように、第1及び第2のインバータ回路
並びに第1及び第2のCMOS論理回路の各々の間に配
置されている信号伝達回路をさらに備えることが好まし
い。In the semiconductor integrated logic circuit described above, a signal arranged between each of the first and second inverter circuits and the first and second CMOS logic circuits is provided. It is preferable to further include a transmission circuit.
【0050】請求項6に記載されているように、信号伝
達回路は、信号の伝送と遮断を制御する線路分断回路
と、信号の固定と解除を制御する信号固定回路との組み
合わせからなるものであり、スリープモード制御回路に
より制御されるものであることが好ましい。According to a sixth aspect of the present invention, the signal transmission circuit includes a combination of a line dividing circuit for controlling transmission and interruption of a signal and a signal fixing circuit for controlling fixing and release of a signal. Yes, it is preferably controlled by a sleep mode control circuit.
【0051】請求項7は、低い閾値を有するCMOSト
ランジスタからなり、高速動作を行う第1のCMOS論
理回路群を有し、高電位側電源は直接に供給され、低電
位側電源は第1のトランジスタを介して供給される第1
のCMOS論理回路と、低い閾値を有するCMOSトラ
ンジスタからなり、高速動作を行う第2のCMOS論理
回路群を有し、低電位側電源は直接に供給され、高電位
側電源は第2のトランジスタを介して供給される第2の
CMOS論理回路と、低い閾値を有するCMOSトラン
ジスタからなり、高速動作を行う第3のCMOS論理回
路群を有し、高電位側電源は直接に供給され、低電位側
電源は第3のトランジスタを介して供給される第3のC
MOS論理回路と、第1、第2及び第3のトランジスタ
をそれぞれ独立にアクティブモードとスリープモードと
にすることができるスリープモード制御回路と、を備え
ることを特徴とする半導体集積論理回路を提供する。According to a seventh aspect of the present invention, there is provided a first CMOS logic circuit group comprising a CMOS transistor having a low threshold value and performing a high-speed operation. The first supplied through the transistor
And a CMOS transistor having a low threshold value, and a second CMOS logic circuit group that performs high-speed operation. The low-potential-side power supply is directly supplied, and the high-potential-side power supply is a second transistor. And a third CMOS logic circuit group comprising a CMOS transistor having a low threshold value and operating at high speed, and a high-potential-side power supply is directly supplied to the low-potential-side power supply. Power is supplied to a third C supplied through a third transistor.
There is provided a semiconductor integrated logic circuit comprising: a MOS logic circuit; and a sleep mode control circuit capable of setting a first mode, a second mode, and a third mode transistor to an active mode and a sleep mode independently of each other. .
【0052】この場合、請求項8及び9に記載されてい
るように、第1及び第3のトランジスタはn−MOS型
トランジスタであり、第2のトランジスタはp−MOS
型トランジスタであることが好ましい。In this case, the first and third transistors are n-MOS transistors, and the second transistor is a p-MOS transistor.
It is preferably a type transistor.
【0053】請求項10に記載されているように、第1
のトランジスタのデバイスパラメータは、第1のCMO
S論理回路群から漏洩するサブスレッショルド電流の総
和より第1のトランジスタから漏洩するサブスレッショ
ルド電流の総和の方が小さくなるように設定されてお
り、第2のトランジスタのデバイスパラメータは、第2
のCMOS論理回路群から漏洩するサブスレッショルド
電流の総和より第2のトランジスタから漏洩するサブス
レッショルド電流の総和の方が小さくなるように設定さ
れており、第1のトランジスタのデバイスパラメータ
は、第1のCMOS論理回路群から漏洩するサブスレッ
ショルド電流の総和より第1のトランジスタから漏洩す
るサブスレッショルド電流の総和の方が小さくなるよう
に設定されていることが好ましい。As described in claim 10, the first
The device parameter of the transistor of the first CMO
The sum of the sub-threshold currents leaking from the first transistor is set smaller than the sum of the sub-threshold currents leaking from the S logic circuit group, and the device parameter of the second transistor is
Is set such that the sum of the sub-threshold currents leaking from the second transistor is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group, and the device parameter of the first transistor is the first. It is preferable that the sum of the sub-threshold currents leaking from the first transistor is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group.
【0054】請求項11に記載されているように、第
1、第2及び第3のCMOS論理回路の各々の間には第
1及び第2の信号伝達回路を配置することが好ましい。As described in claim 11, it is preferable that the first and second signal transmission circuits are arranged between the first, second and third CMOS logic circuits.
【0055】請求項12に記載されているように、例え
ば、第1及び第2の信号伝達回路の各々は、信号の伝送
と遮断を制御する線路分断回路と、信号の固定と解除を
制御する信号固定回路との組み合わせから構成すること
ができる。For example, each of the first and second signal transmission circuits controls a line disconnection circuit for controlling transmission and interruption of a signal, and controls fixing and release of a signal. It can be composed of a combination with a signal fixing circuit.
【0056】請求項13に記載されているように、第
1、第2及び第3のCMOS論理回路はスリープモード
制御回路により、それぞれ独立にアクティブモードとス
リープモードに設定されるものであることが好ましい。According to a thirteenth aspect, the first, second and third CMOS logic circuits may be independently set to an active mode and a sleep mode by a sleep mode control circuit. preferable.
【0057】請求項14及び15に記載されているよう
に、例えば、第1及び第2の信号伝達回路の一方の信号
伝達回路における線路分断回路はメイク型スイッチから
なり、他方の信号伝達回路における線路分断回路は、n
−MOS型トランジスタ及びp−MOS型トランジスタ
を備えるトランスファーゲートからなるものとすること
ができる。As described in the fourteenth and fifteenth aspects, for example, the line disconnection circuit in one of the first and second signal transmission circuits comprises a make-type switch, and the other in the other signal transmission circuit. The line disconnection circuit is n
-It may be formed of a transfer gate including a MOS transistor and a p-MOS transistor.
【0058】請求項16は、サブスレッショルド漏洩電
流の少ないデバイスパラメータを有するCMOSトラン
ジスタからなるインバータ回路と、低い閾値を有するC
MOSトランジスタからなり、高速動作を行うCMOS
論理回路群を有し、高電位側電源は直接に供給され、低
電位側電源は第1のトランジスタを介して供給され、イ
ンバータ回路と並列に接続されているCMOS論理回路
と、インバータ回路とCMOS論理回路との間に接続さ
れた信号伝達回路と、を備えることを特徴とする半導体
集積論理回路を提供する。A sixteenth aspect of the present invention is an inverter circuit comprising a CMOS transistor having a device parameter with a small sub-threshold leakage current and a C circuit having a low threshold value.
CMOS consisting of MOS transistors and operating at high speed
A logic circuit group, a high-potential-side power supply is supplied directly, a low-potential-side power supply is supplied via a first transistor, and a CMOS logic circuit connected in parallel with the inverter circuit; A signal transmission circuit connected between the semiconductor integrated logic circuit and the logic circuit.
【0059】請求項17に記載されているように、例え
ば、第1のトランジスタはn−MOS型トランジスタか
ら構成することができ、この第1のトランジスタのデバ
イスパラメータは、請求項18に記載されているよう
に、CMOS論理回路群から漏洩するサブスレッショル
ド電流の総和より第1のトランジスタから漏洩するサブ
スレッショルド電流の総和の方が小さくなるように設定
することが好ましい。As described in claim 17, for example, the first transistor can be formed of an n-MOS type transistor, and the device parameter of this first transistor is described in claim 18. It is preferable that the sum of the sub-threshold currents leaking from the first transistor is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group.
【0060】請求項19に記載されているように、信号
伝達回路は、例えば、信号の伝送と遮断を制御する線路
分断回路と、信号の固定と解除を制御する信号固定回路
との組み合わせから構成することができる。As described in claim 19, the signal transmission circuit comprises, for example, a combination of a line dividing circuit for controlling transmission and interruption of a signal and a signal fixing circuit for controlling fixing and release of a signal. can do.
【0061】請求項20に記載されているように、線路
分断回路は、例えば、メイク型スイッチから構成するこ
とができる。As described in the twentieth aspect, the line dividing circuit can be composed of, for example, a make-type switch.
【0062】請求項21に記載されているように、信号
固定回路は第1のインバータ回路と第2のインバータ回
路とを有する双安定素子からなり、この双安定素子は、
線路分断回路とインバータ回路との接続点を一方の節点
とし、第2のインバータ回路は線路分断回路とインバー
タ回路との接続節点を入力とし、第2のインバータ回路
の出力は第1のインバータ回路の入力となり、第1のイ
ンバータ回路の出力は線路分断回路とインバータ回路と
の接続節点に帰還されるように構成することが好まし
い。According to a twenty-first aspect, the signal fixing circuit includes a bistable element having a first inverter circuit and a second inverter circuit, and the bistable element includes:
The connection point between the line disconnection circuit and the inverter circuit is one node, the second inverter circuit receives the connection node between the line disconnection circuit and the inverter circuit as an input, and the output of the second inverter circuit is the output of the first inverter circuit. It is preferable that the output of the first inverter circuit is fed back to a connection node between the line dividing circuit and the inverter circuit as an input.
【0063】請求項22は、スリープモード制御回路か
ら第1のトランジスタに印加されるスリープモード切替
反転信号を高電位信号から低電位信号に遷移させること
によって、第1のトランジスタを遮断状態にし、第1の
CMOS論理回路群への電力供給及び第1のCMOS論
理回路群からのサブスレッショルド電流の漏洩を遮断す
る過程と、第1のインバータ回路から第1のCMOS論
理回路へ伝達されていた信号を分断する過程と、第1の
CMOS論理回路群に出力される信号を固定化する過程
と、第1のCMOS論理回路から第2のCMOS論理回
路へ伝達されていた信号を分断する過程と、第2のCM
OS論理回路群に出力される信号を固定化する過程と、
を備える、上述の半導体集積論理回路を制御する方法を
提供する。According to a twenty-second aspect, the sleep mode control inversion signal applied to the first transistor from the sleep mode control circuit transitions from a high potential signal to a low potential signal, thereby turning off the first transistor. Supplying power to one CMOS logic circuit group and blocking leakage of subthreshold current from the first CMOS logic circuit group, and converting a signal transmitted from the first inverter circuit to the first CMOS logic circuit. A step of dividing, a step of fixing a signal output to the first CMOS logic circuit group, a step of dividing a signal transmitted from the first CMOS logic circuit to the second CMOS logic circuit, 2 CM
Fixing a signal output to the OS logic circuit group;
A method for controlling the above-described semiconductor integrated logic circuit, comprising:
【0064】請求項23は、第1のCMOS論理回路に
印加されていた信号の固定化を解除する過程と、第1の
インバータ回路から第1のCMOS論理回路へ信号を伝
達する経路を分断状態から導通状態に移行させる過程
と、第2のCMOS論理回路に印加されていた信号の固
定化を解除する過程と、第1のCMOS論理回路から第
2のCMOS論理回路へ信号を伝達する経路を分断状態
から導通状態に移行させる過程と、スリープモード制御
回路から第1のCMOS論理回路に印加するスリープモ
ード切替反転信号を低電位信号から高電位信号へ遷移さ
せることにより、第1のトランジスタを導通状態にし、
第1のCMOS論理回路群への電源供給を開始する過程
と、を備える、上述の半導体集積論理回路を制御する方
法を提供する。According to a twenty-third aspect of the present invention, the step of releasing the fixation of the signal applied to the first CMOS logic circuit and the state in which the path for transmitting the signal from the first inverter circuit to the first CMOS logic circuit are cut off. From the first CMOS logic circuit to the conduction state, the step of releasing the fixation of the signal applied to the second CMOS logic circuit, and the path for transmitting the signal from the first CMOS logic circuit to the second CMOS logic circuit. The first transistor is turned on by changing the state from the divided state to the conductive state, and by changing the sleep mode switching inversion signal applied from the sleep mode control circuit to the first CMOS logic circuit from a low potential signal to a high potential signal. State,
Starting the power supply to the first CMOS logic circuit group.
【0065】請求項24は、スリープモード制御回路か
ら第1及び第2のトランジスタに印加されるスリープモ
ード切替反転信号を高電位信号から低電位信号に遷移さ
せることによって、第1及び第2のトランジスタを遮断
状態にし、第1及び第2のCMOS論理回路群への電力
供給並びに第1及び第2のCMOS論理回路群からのサ
ブスレッショルド電流の漏洩を遮断する過程と、第1の
インバータ回路から第1のCMOS論理回路へ伝達され
ていた信号、第1のCMOS論理回路から第2のCMO
S論理回路へ伝達されていた信号、及び、第2のCMO
S論理回路から第2のインバータ回路へ伝達されていた
信号を分断する過程と、第1及び第2のCMOS論理回
路群に出力される信号を固定化する過程と、を備える、
上述の半導体集積論理回路を制御する方法を提供する。According to a twenty-fourth aspect of the present invention, the sleep mode switching inversion signal applied from the sleep mode control circuit to the first and second transistors is changed from a high potential signal to a low potential signal, so that the first and second transistors are switched. To shut off the power supply to the first and second CMOS logic circuit groups and to cut off the leakage of the subthreshold current from the first and second CMOS logic circuit groups. The signal transmitted to the first CMOS logic circuit, the signal transmitted from the first CMOS logic circuit to the second CMOS
The signal transmitted to the S logic circuit and the second CMO
A step of dividing the signal transmitted from the S logic circuit to the second inverter circuit, and a step of fixing signals output to the first and second CMOS logic circuit groups.
A method for controlling the above semiconductor integrated logic circuit is provided.
【0066】請求項25は、第1及び第2のCMOS論
理回路に印加されていた信号の固定化を解除する過程
と、第1のインバータ回路から第1のCMOS論理回路
へ信号を伝達する経路、第1のCMOS論理回路へ第2
のCMOS論理回路へ信号を伝達する経路、及び、第2
のCMOS論理回路から第2のインバータ回路に信号を
伝達する経路を分断状態から導通状態に移行させる過程
と、スリープモード制御回路から第1及び第2のCMO
S論理回路に印加するスリープモード切替反転信号を低
電位信号から高電位信号へ遷移させることにより、第1
及び第2のトランジスタを導通状態にし、第1及び第2
のCMOS論理回路群への電源供給を開始する過程と、
を備える、上述の半導体集積論理回路を制御する方法を
提供する。A twenty-fifth aspect is a step of releasing the fixation of the signal applied to the first and second CMOS logic circuits, and a path for transmitting the signal from the first inverter circuit to the first CMOS logic circuit. , To the first CMOS logic circuit
Path for transmitting a signal to the CMOS logic circuit of
Transitioning the path for transmitting a signal from the CMOS logic circuit to the second inverter circuit from the divided state to the conductive state, and the first and second CMOs from the sleep mode control circuit.
The transition of the sleep mode switching inversion signal applied to the S logic circuit from the low potential signal to the high potential signal causes the first
And the second transistor are turned on, and the first and second transistors are turned on.
Starting power supply to a group of CMOS logic circuits;
A method for controlling the above-described semiconductor integrated logic circuit, comprising:
【0067】[0067]
【発明の実施の形態】(第1の実施形態)図1は本発明
の第1の実施形態に係る半導体集積論理回路101の一
系統図である。本実施形態に係る半導体集積論理回路1
01は、アクティブモード時の高速度化とスリープモー
ド時の低消費電力化を両立する電源遮断の機能付き電源
回路を備えている。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 is a system diagram of a semiconductor integrated logic circuit 101 according to a first embodiment of the present invention. Semiconductor integrated logic circuit 1 according to the present embodiment
The power supply circuit 01 includes a power supply circuit with a power supply cutoff function that achieves both high speed in the active mode and low power consumption in the sleep mode.
【0068】この半導体集積論理回路101は、第1の
インバータ回路INV9と、第2のインバータ回路IN
V12と、電源遮断の機能付きの第1のCMOS論理回
路MTC1と、電源遮断の機能付きの第2のCMOS論
理回路MTC2と、各CMOS論理回路MTC1及びM
TC2の作動を制御するスリープモード制御回路SMS
と、から構成されている。This semiconductor integrated logic circuit 101 includes a first inverter circuit INV9 and a second inverter circuit INV9.
V12, a first CMOS logic circuit MTC1 with a power cutoff function, a second CMOS logic circuit MTC2 with a power cutoff function, and each of the CMOS logic circuits MTC1 and MTC.
Sleep mode control circuit SMS for controlling operation of TC2
And is composed of
【0069】第1及び第2のインバータ回路INV9及
びINV12は、それぞれサブスレッショルド漏洩電流
の少ないデバイスパラメータを有するCMOSトランジ
スタからなる。The first and second inverter circuits INV9 and INV12 are each formed of a CMOS transistor having a device parameter with a small sub-threshold leakage current.
【0070】第1のCMOS論理回路MTC1は、低い
閾値を有するCMOSトランジスタからなり、かつ、高
速動作を行うCMOS論理回路群LGC4を主体回路と
して有しており、一方の高電位側電源VDDは実高電位
側の軌線RVD2(以後、「実電源線RVD2」と呼
ぶ)を電力配給線として直接に供給され、他方の低電位
側電源VSSは実低電位側の軌線RVS2(以後、「実
電源線RVS2」と呼ぶ)に直列接続された制御スイッ
チ用のn−MOS型トランジスタTS4を介して擬似的
な低電位側の軌線RVSV3(以後、疑似電源線「RV
SV3」と呼ぶ)を電力配給線として供給される。The first CMOS logic circuit MTC1 is composed of CMOS transistors having a low threshold value and has as its main circuit a CMOS logic circuit group LGC4 which performs high-speed operation. The high-potential-side trajectory RVD2 (hereinafter, referred to as “real power supply line RVD2”) is directly supplied as a power distribution line, and the other low-potential-side power supply VSS is connected to the real low-potential side trajectory RVS2 (hereinafter, “real power supply line RVD2”). A pseudo low-potential-side trajectory RVSV3 (hereinafter referred to as a pseudo power supply line “RV2”) is connected via a control switch n-MOS transistor TS4 connected in series to a power supply line RVS2.
SV3 ") as the power distribution line.
【0071】第2のCMOS論理回路MTC2は、低い
閾値を有するCMOSトランジスタからなり、かつ、高
速動作を行うCMOS論理回路群LGC5を主体回路と
して有しており、一方の低電位側電源VSSは実低電位
側の軌線RVS2を電力配給線として直接に供給され、
他方の高電位側電源VDDは実高電位側の軌線RVD2
に直列接続された制御スイッチ用のp−MOS型トラン
ジスタTS5を介して擬似的な高電位側の軌線RVDV
2(以後、「疑似電源線RVDV2」と呼ぶ)を電力配
給線として供給される。The second CMOS logic circuit MTC2 is composed of CMOS transistors having a low threshold value, and has a CMOS logic circuit group LGC5 that performs high-speed operation as a main circuit. The low potential side trajectory RVS2 is directly supplied as a power distribution line,
The other high-potential-side power supply VDD is the actual high-potential-side trajectory RVDD2.
Pseudo high potential side trajectory RVDV via a control switch p-MOS transistor TS5 connected in series to
2 (hereinafter referred to as “pseudo power supply line RVDV2”) is supplied as a power distribution line.
【0072】さらに、制御スイッチ用n−MOS型トラ
ンジスタTS4は、スリープモード制御回路SMSから
発信されるスリープモード切替反転信号SLB3に応答
して開閉を制御され、同様に、制御スイッチ用p−MO
S型トランジスタTS5はスリープモード制御回路SM
Sから発信されるスリープモード切替信号SL2に応答
して開閉を制御される。Further, the opening and closing of the control switch n-MOS transistor TS4 is controlled in response to a sleep mode switching inversion signal SLB3 transmitted from the sleep mode control circuit SMS.
The S-type transistor TS5 is a sleep mode control circuit SM
Opening / closing is controlled in response to a sleep mode switching signal SL2 transmitted from S.
【0073】制御スイッチ用n−MOS型トランジスタ
TS4のデバイスパラメータは、半導体集積論理回路1
01の構成要素であるCMOS論理回路群LGC4から
漏洩するサブスレッショルド電流の総和よりも、制御ス
イッチ用n−MOS型トランジスタTS4から漏洩する
サブスレッショルド電流の総和の方が小さくなるよう
に、設定されている。The device parameters of the control switch n-MOS type transistor TS4 are set in the semiconductor integrated logic circuit 1
The sub-threshold current leaked from the control switch n-MOS type transistor TS4 is set to be smaller than the sum of the sub-threshold current leaked from the CMOS logic circuit group LGC4 which is a component of No. 01. I have.
【0074】同様に、制御スイッチ用p−MOS型トラ
ンジスタTS5のデバイスパラメータは、CMOS論理
回路群LGC5から漏洩するサブスレッショルド電流の
総和よりも、制御スイッチ用p−MOS型トランジスタ
TS5から漏洩するサブスレッショルド電流の総和の方
が小さくなるように、設定されている。Similarly, the device parameter of the control switch p-MOS transistor TS5 is smaller than the sum of the sub-threshold currents leaked from the CMOS logic circuit group LGC5 by the sub-threshold leaked from the control switch p-MOS transistor TS5. The sum of the currents is set to be smaller.
【0075】従って、アクティブモードにおいては、す
なわち、高電位のスリープモード切替反転信号SLB3
(SLB3=「1」)が制御スイッチ用n−MOS型ト
ランジスタTS4に印加されている場合においては、制
御スイッチ用n−MOS型トランジスタTS4は導通状
態にあり、CMOS論理回路群LGC4には低電位側電
源VSSが供給される。Therefore, in the active mode, that is, the high potential sleep mode switching inversion signal SLB3
When (SLB3 = “1”) is applied to the control switch n-MOS transistor TS4, the control switch n-MOS transistor TS4 is in a conductive state, and the CMOS logic circuit group LGC4 has a low potential. The side power VSS is supplied.
【0076】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号SLB3(S
LB3=「0」)が制御スイッチ用n−MOS型トラン
ジスタTS4に印加されている場合においては、制御ス
イッチ用n−MOS型トランジスタTS4は遮断状態に
あり、CMOS論理回路群LGC4への低電位側電源V
SSの供給が遮断されるとともに、サブスレッショルド
漏洩電流をも抑制することができる。この結果、スリー
プモード時の低消費電力化を図ることができる。On the other hand, in the sleep mode, that is, the sleep mode switching inversion signal SLB3 (S
When (LB3 = "0") is applied to the control switch n-MOS type transistor TS4, the control switch n-MOS type transistor TS4 is in the cutoff state, and the low potential side to the CMOS logic circuit group LGC4 is applied. Power supply V
The supply of SS is cut off, and the sub-threshold leakage current can be suppressed. As a result, low power consumption in the sleep mode can be achieved.
【0077】同様に、アクティブモードにおいては、す
なわち、高電位のスリープモード切替信号SL2(SL
2=「1」)が制御スイッチ用p−MOS型トランジス
タTS5に印加されている場合においては、制御スイッ
チ用p−MOS型トランジスタTS5は導通状態にあ
り、CMOS論理回路群LGC5には高電位側電源VD
Dが供給される。Similarly, in the active mode, that is, the sleep mode switching signal SL2 (SL
2 = “1”) is applied to the control switch p-MOS transistor TS5, the control switch p-MOS transistor TS5 is conductive, and the CMOS logic circuit group LGC5 has a high potential side. Power supply VD
D is supplied.
【0078】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号SL2(SL
2=「0」)が制御スイッチ用p−MOS型トランジス
タTS5に印加されている場合においては、制御スイッ
チ用p−MOS型トランジスタTS5は遮断状態にな
り、CMOS論理回路群LGC5への低電位側電源VS
Sの供給も遮断されるとともに、サブスレッショルド漏
洩電流をも抑制することができる。On the other hand, in the sleep mode, that is, the sleep mode switching inversion signal SL2 (SL
2 = “0”) is applied to the control switch p-MOS transistor TS5, the control switch p-MOS transistor TS5 is cut off, and the low potential side to the CMOS logic circuit group LGC5 is applied. Power supply VS
The supply of S is cut off, and the sub-threshold leakage current can be suppressed.
【0079】第1及び第2のインバータ回路INV9及
びINV12は、前述のように、サブスレッショルド漏
洩電流の少ないデバイスパラメータを有するCMOSト
ランジスタから構成されているために、高電位側電源V
DDと低電位側電源VSSの両電源から実高電位側の軌
線RVD2と実低電位側の軌線RVS2を電力配給線と
して、各々から直接に電力を供給されても、サブスレッ
ショルド漏洩電流が流れることはない。ただし、サブス
レッショルド漏洩電流が少ないデバイスパラメータを有
するCMOSトランジスタは二律背反として動作速度は
遅くなる。As described above, the first and second inverter circuits INV9 and INV12 are composed of CMOS transistors having device parameters with a small sub-threshold leakage current.
Even when power is supplied directly from both power sources DD and the low-potential-side power source VSS to the actual high-potential-side trajectory RVD2 and the actual low-potential-side trajectory RVS2, the sub-threshold leakage current does not increase. It does not flow. However, a CMOS transistor having a device parameter with a small subthreshold leakage current has a trade-off, and the operation speed is slow.
【0080】さらに、第1のインバータ回路INV9と
スリープモード時の電力低減回路付きの第1のCMOS
論理回路MTC1との間、第1のCMOS論理回路MT
C1とスリープモード時の電力低減回路付きの第2のC
MOS論理回路MTC2との間、第2のCMOS論理回
路MTC2と第2のインバータ回路INV12との間に
は、それぞれ、第1の信号伝達回路TRS1、第2の信
号伝達回路TRS2、第3の信号伝達回路TRS3が配
置されている。Further, a first CMOS having a first inverter circuit INV9 and a power reduction circuit in the sleep mode is provided.
Between the first CMOS logic circuit MT and the logic circuit MTC1
C1 and second C with power reduction circuit in sleep mode
Between the MOS logic circuit MTC2 and the second CMOS logic circuit MTC2 and between the second inverter circuit INV12, there are a first signal transmission circuit TRS1, a second signal transmission circuit TRS2, and a third signal, respectively. A transmission circuit TRS3 is provided.
【0081】これらの第1乃至第3の信号伝達回路TR
S1−TRS3は、それぞれ、線路分断回路CTF1〜
CTF3と信号固定回路CLP1〜CLP3との組み合
わせから構成されており、それぞれスリープモード制御
回路SMSからの信号a1、a3、a5に応答して機能
動作を行なう。The first to third signal transmission circuits TR
S1-TRS3 are line dividing circuits CTF1-
It is composed of a combination of CTF3 and signal fixing circuits CLP1 to CLP3, and performs a functional operation in response to signals a1, a3, and a5 from the sleep mode control circuit SMS, respectively.
【0082】スリープモード制御回路SMSは、制御ス
イッチ用n−MOS型トランジスタTS4と制御スイッ
チ用p−MOS型トランジスタTS5をも制御し、第1
のCMOS論理回路MTC1及び第2のCMOS論理回
路MTC2をアクティブモードとスリープモードとの間
で各々独立に制御することができる。The sleep mode control circuit SMS also controls the control switch n-MOS transistor TS4 and the control switch p-MOS transistor TS5, and
CMOS logic circuit MTC1 and second CMOS logic circuit MTC2 can be independently controlled between the active mode and the sleep mode.
【0083】図1に示した本実施形態に係る半導体集積
論理回路101の動作について図2及び図3に示すフロ
ーチャートを参照して以下に説明する。The operation of the semiconductor integrated logic circuit 101 according to this embodiment shown in FIG. 1 will be described below with reference to the flowcharts shown in FIGS.
【0084】先ず、図2を参照して、図1に示した半導
体集積論理回路101を構成する第1のCMOS論理回
路MTC1がアクティブモードからスリープモードへモ
ード遷移される場合の制御動作を説明する。First, a control operation in the case where the first CMOS logic circuit MTC1 forming the semiconductor integrated logic circuit 101 shown in FIG. 1 makes a mode transition from the active mode to the sleep mode will be described with reference to FIG. .
【0085】第一段階として、スリープモード制御回路
SMSは、スリープモード時の電力低減回路付きの第1
のCMOS論理回路MTC1をアクティブモードからス
リープモードへモードの切り替えを行うモード切り替え
命令を発し、これに対応して、モード遷移を行う過程が
起動される(ステップ101)。As a first stage, the sleep mode control circuit SMS includes a first mode with a power reduction circuit in the sleep mode.
Of the CMOS logic circuit MTC1 from the active mode to the sleep mode, and a mode transition process is started in response to the command (step 101).
【0086】なお、第1のCMOS論理回路MTC1の
アクティブモードにおいては、第1のCMOS論理回路
MTC1には、スリープモード切替反転信号SLB3と
して、スリープモード制御回路SMSから高電位信号
(SLB3=「1」)が印加されており、n−MOS型
トランジスタTS4は導通状態にある。In the active mode of the first CMOS logic circuit MTC1, the first CMOS logic circuit MTC1 supplies a high potential signal (SLB3 = “1”) from the sleep mode control circuit SMS as the sleep mode switching inversion signal SLB3. ") Is applied, and the n-MOS transistor TS4 is in a conductive state.
【0087】また、第1の信号伝達回路TRS1は第1
のインバータ回路INV9からの出力信号を第1のCM
OS論理回路MTC1に直接的に伝達する状態にあり、
同様に、第2の信号伝達回路TRS2は第1のCMOS
論理回路MTC1からの出力信号を第2のCMOS論理
回路MTC2へと直接的に伝達する状態にある。The first signal transmission circuit TRS1 has the first signal transmission circuit TRS1.
Output signal from the inverter circuit INV9 of the first CM
In a state of directly transmitting to the OS logic circuit MTC1,
Similarly, the second signal transmission circuit TRS2 is a first CMOS
The state is such that the output signal from logic circuit MTC1 is directly transmitted to second CMOS logic circuit MTC2.
【0088】第二段階として、第一段階で出されたアク
ティブモードからスリープモードへのモード切り替え命
令に応答して、スリープモード制御回路SMSから発信
されるスリープモード切替反転信号SLB3が高電位信
号から低電位信号(SLB3=「0」)に遷移される。
このスリープモード切替反転信号SLB3の遷移によっ
て、n−MOS型トランジスタTS4は遮断状態とな
り、CMOS論理回路群LGC4への電力供給及びCM
OS論理回路群LGC4からのサブスレッショルド電流
の漏洩を遮断することができるスリープモードへと遷移
する(ステップ102)。In the second stage, in response to the mode switching command from the active mode to the sleep mode issued in the first stage, the sleep mode switching inversion signal SLB3 transmitted from the sleep mode control circuit SMS is changed from the high potential signal. A transition is made to a low potential signal (SLB3 = "0").
By the transition of the sleep mode switching inversion signal SLB3, the n-MOS transistor TS4 is turned off, and power supply to the CMOS logic circuit group LGC4 and CM
A transition is made to a sleep mode in which leakage of the subthreshold current from the OS logic circuit group LGC4 can be cut off (step 102).
【0089】第三段階として、第二段階の演算終了に応
答して、スリープモード制御回路SMSから第1の信号
伝達回路TRS1へ信号a1が発せられる。この信号a
1によって、前段回路(第1のインバータ回路INV
9)から第1のCMOS論理回路MTC1へ直接的に伝
達されていた信号経路が線路分断回路CTF1によって
漏洩電流経路とともに分断される(ステップ103)。As a third step, a signal a1 is issued from the sleep mode control circuit SMS to the first signal transmission circuit TRS1 in response to the completion of the operation in the second step. This signal a
1, the first-stage circuit (first inverter circuit INV
The signal path directly transmitted from 9) to the first CMOS logic circuit MTC1 is divided by the line dividing circuit CTF1 together with the leakage current path (step 103).
【0090】第四段階として、第三段階の演算終了に応
答して、信号固定回路CLP1によって第1のCMOS
論理回路MTC1を構成するCMOS論理回路群LGC
4へ出力される信号を固定化する(ステップ104)。As a fourth step, in response to the completion of the operation in the third step, the first CMOS circuit is activated by the signal fixing circuit CLP1.
CMOS logic circuit group LGC forming logic circuit MTC1
4 is fixed (step 104).
【0091】この第四段階の終了時には、第1の信号伝
達回路TRS1は、スリープモード制御回路SMSに信
号a2を発し、第四段階の終了を伝達する。At the end of the fourth stage, the first signal transmission circuit TRS1 issues a signal a2 to the sleep mode control circuit SMS to transmit the end of the fourth stage.
【0092】この場合、図1に示す半導体集積論理回路
101の例においては、信号固定回路CLP1は高電位
信号(「1」)を出力する必要がある。なぜならば、第
1のCMOS論理回路MTC1において想定される漏洩
電流経路として、図10に示した従来技術の問題点であ
るゲート・トンネル貫通電流経路PS1が想定され、こ
の漏洩経路PS1の発生を回避するためには、図1に示
す第1のCMOS論理回路MTC1への入力信号として
は高電位信号(「1」)である必要があるからである。In this case, in the example of the semiconductor integrated logic circuit 101 shown in FIG. 1, the signal fixing circuit CLP1 needs to output a high potential signal ("1"). This is because the leakage current path assumed in the first CMOS logic circuit MTC1 is the gate-tunnel through current path PS1, which is a problem of the prior art shown in FIG. 10, and avoids the generation of the leakage path PS1. In order to do so, the input signal to the first CMOS logic circuit MTC1 shown in FIG. 1 needs to be a high-potential signal ("1").
【0093】第五段階として、第二段階の演算終了に応
答して、スリープモード制御回路SMSから信号伝達回
路TRS2へ信号a3が発せられる。この信号a3によ
って、前段回路(第1のCMOS論理回路MTC1)か
ら第2のCMOS論理回路MTC2へ直接的に伝達され
ていた信号が線路分断回路CTF2によって漏洩電流経
路とともに分断される(ステップ105)。As a fifth step, a signal a3 is issued from the sleep mode control circuit SMS to the signal transmission circuit TRS2 in response to the completion of the operation in the second step. By the signal a3, the signal directly transmitted from the preceding circuit (the first CMOS logic circuit MTC1) to the second CMOS logic circuit MTC2 is divided by the line dividing circuit CTF2 together with the leakage current path (Step 105). .
【0094】第六段階として、第五段階の演算終了に応
答して、信号固定回路CLP2によって第2のCMOS
論理回路MTC2を構成するCMOS論理回路群LGC
5へ出力される信号を固定化する(ステップ106)。As a sixth step, in response to the completion of the operation in the fifth step, the second CMOS is operated by the signal fixing circuit CLP2.
CMOS logic circuit group LGC forming logic circuit MTC2
5 is fixed (step 106).
【0095】この場合、図1に示す半導体集積論理回路
101の例においては、信号固定回路CLP2は低電位
信号(「0」)を出力する必要がある。なぜならば、第
2のCMOS論理回路MTC2の例において想定される
漏洩電流経路として、図10に示した従来技術の問題点
であるゲートトンネル貫通電流経路PS3が想定され、
この漏洩経路PS3の発生を回避するためには、図1に
示す第2のCMOS論理回路MTC2への入力信号とし
ては低電位信号(「0」)である必要があるからであ
る。In this case, in the example of the semiconductor integrated logic circuit 101 shown in FIG. 1, the signal fixing circuit CLP2 needs to output a low potential signal ("0"). This is because, as a leakage current path assumed in the example of the second CMOS logic circuit MTC2, a gate tunnel through current path PS3 which is a problem of the related art shown in FIG.
This is because, in order to avoid the occurrence of the leakage path PS3, the input signal to the second CMOS logic circuit MTC2 shown in FIG. 1 needs to be a low potential signal ("0").
【0096】この第六段階の終了時には、第2の信号伝
達回路TRS2は、スリープモード制御回路SMSに信
号a4を発し、第六段階の終了を伝達する。At the end of the sixth stage, the second signal transmission circuit TRS2 issues a signal a4 to the sleep mode control circuit SMS to transmit the end of the sixth stage.
【0097】第七段階として、第四段階及び第六段階の
演算終了に応答して第1の信号伝達回路TRS1及び第
2の信号伝達回路TRS2から各々発せられる信号a2
及びa4によって、スリープモード制御回路SMSは、
第1のCMOS論理回路MTC1のアクティブモードか
らスリープモードへのモード遷移の過程が完了したこと
を認識する(ステップ107)。As a seventh step, the signals a2 respectively generated from the first signal transmission circuit TRS1 and the second signal transmission circuit TRS2 in response to the completion of the operations in the fourth and sixth steps
And a4, the sleep mode control circuit SMS
It is recognized that the mode transition process from the active mode to the sleep mode of the first CMOS logic circuit MTC1 has been completed (step 107).
【0098】次いで、図3を参照して、図1に示した半
導体集積論理回路101を構成する第1のCMOS論理
回路MTC1がスリープモードからアクティブモードへ
モード遷移される場合の制御動作を説明する。Next, a control operation when the first CMOS logic circuit MTC1 forming the semiconductor integrated logic circuit 101 shown in FIG. 1 makes a mode transition from the sleep mode to the active mode will be described with reference to FIG. .
【0099】第一段階として、スリープモード制御回路
SMSは、第1のCMOS論理回路MTC1をスリープ
モードからアクティブモードへモード切り替えを行うモ
ード切り替え命令を発し、モード遷移の過程が起動され
る(ステップ201)。As the first stage, the sleep mode control circuit SMS issues a mode switching command for switching the first CMOS logic circuit MTC1 from the sleep mode to the active mode, and the mode transition process is started (step 201). ).
【0100】なお、第1のCMOS論理回路MTC1の
スリープモードにおいては、n−MOS型トランジスタ
TS4には、スリープモード切替反転信号SLB3とし
て、スリープモード制御回路SMSから低電位信号(S
LB3=「0」)が印加されており、このため、n−M
OS型トランジスタTS4は遮断状態にある。In the sleep mode of the first CMOS logic circuit MTC1, the n-MOS transistor TS4 outputs a low potential signal (S) from the sleep mode control circuit SMS as the sleep mode switching inversion signal SLB3.
LB3 = “0”), and therefore n−M
The OS type transistor TS4 is in a cutoff state.
【0101】また、第1の信号伝達回路TRS1におい
ては、第1のインバータ回路INV9から第1のCMO
S論理回路MTC1への信号伝達が線路分断回路CTF
1により遮断されている。さらに、第1のCMOS論理
回路MTC1には信号固定回路CLP1により高電位信
号(「1」)が印加されている。In the first signal transmission circuit TRS1, the first inverter circuit INV9 switches to the first CMO
Signal transmission to the S logic circuit MTC1 is performed by the line dividing circuit CTF.
Blocked by 1. Further, a high potential signal ("1") is applied to the first CMOS logic circuit MTC1 by the signal fixing circuit CLP1.
【0102】同様に、第2の信号伝達回路TRS2にお
いては、第1のCMOS論理回路MTC1から第2のC
MOS論理回路MTC2への信号伝達が線路分断回路C
TF2により遮断されている。さらに、第2のCMOS
論理回路MTC2には信号固定回路CLP2により低電
位信号(「0」)が印加されている。Similarly, in second signal transmission circuit TRS2, first CMOS logic circuit MTC1 to second C
The signal transmission to the MOS logic circuit MTC2 is performed by the line dividing circuit C.
Blocked by TF2. Further, the second CMOS
A low potential signal (“0”) is applied to the logic circuit MTC2 by the signal fixing circuit CLP2.
【0103】第二段階として、第一段階の終了に応答し
て、スリープモード制御回路SMSから第1の信号伝達
回路TRS1に信号a1が発せられる。この信号a1に
よって、信号固定回路CLP1は第1のCMOS論理回
路MTC1に印加していた信号の固定化を解除する(ス
テップ202)。As a second step, a signal a1 is issued from the sleep mode control circuit SMS to the first signal transmission circuit TRS1 in response to the end of the first step. In response to the signal a1, the signal fixing circuit CLP1 releases the fixing of the signal applied to the first CMOS logic circuit MTC1 (step 202).
【0104】第三段階として、第二段階の終了に応答し
て、線路分断回路CTF1によって分断されていた、前
段回路(第1のインバータ回路INV9)から第1のC
MOS論理回路MTC1への信号の直接的な伝達経路が
導通状態に復帰する(ステップ203)。As the third stage, in response to the end of the second stage, the first circuit (the first inverter circuit INV9), which has been divided by the line dividing circuit CTF1, changes to the first C signal.
The direct transmission path of the signal to the MOS logic circuit MTC1 returns to the conductive state (step 203).
【0105】この第三段階の終了時には、第1の信号伝
達回路TRS1は、スリープモード制御回路SMSに信
号a2を発し、第三段階の終了を伝達する。At the end of the third stage, the first signal transmission circuit TRS1 issues a signal a2 to the sleep mode control circuit SMS to transmit the end of the third stage.
【0106】第四段階として、第二段階の終了に応答し
て、スリープモード制御回路SMSから第2の信号伝達
回路TRS2へ信号a3が発せられる。この信号a3に
よって、信号固定回路CLP2は、第2のCMOS論理
回路MTC2へ印加されていた信号の固定化を解除する
(ステップ204)。As a fourth step, the signal a3 is issued from the sleep mode control circuit SMS to the second signal transmission circuit TRS2 in response to the end of the second step. In response to the signal a3, the signal fixing circuit CLP2 releases the fixing of the signal applied to the second CMOS logic circuit MTC2 (Step 204).
【0107】第五段階として、第四段階の終了に応答し
て、線路分断回路CTF2によって分断されていた、前
段回路(第1のCMOS論理回路MTC1)から次段回
路(第2のCMOS論理回路MTC2)への信号の直接
的な伝達経路が導通状態に復帰する(ステップ20
5)。As a fifth step, in response to the end of the fourth step, the circuit at the preceding stage (first CMOS logic circuit MTC1), which has been divided by the line dividing circuit CTF2, changes to the circuit at the next stage (second CMOS logic circuit). The direct transmission path of the signal to MTC2) returns to the conductive state (step 20).
5).
【0108】この第五段階の終了時には、第2の信号伝
達回路TRS2は、スリープモード制御回路SMSに信
号a4を発し、第五段階の終了を伝達する。At the end of the fifth stage, second signal transmission circuit TRS2 issues signal a4 to sleep mode control circuit SMS to transmit the end of the fifth stage.
【0109】第六段階として、第三段階及び第五段階の
終了に応答して第1の信号伝達回路TRS1及び第2の
信号伝達回路TRS2から各々発せられた信号a2及び
a4によって、スリープモード制御回路SMSは第1の
CMOS論理回路MTC1に対して発するスリープモー
ド切替反転信号SLB3を低電位(SLB3=「0」)
から高電位(SLB3=「1」)へと遷移させる。 こ
れによって、n−MOS型トランジスタTS4は導通状
態になり、CMOS論理回路群LGC4への電源供給が
開始され、第1のCMOS論理回路MTC1のスリープ
モードからアクティブモードへのモード遷移の過程が完
了する(ステップ206)。As a sixth step, the sleep mode control is performed by the signals a2 and a4 respectively issued from the first signal transmission circuit TRS1 and the second signal transmission circuit TRS2 in response to the end of the third and fifth steps. The circuit SMS sets the sleep mode switching inversion signal SLB3 issued to the first CMOS logic circuit MTC1 to a low potential (SLB3 = "0").
To a high potential (SLB3 = “1”). As a result, the n-MOS type transistor TS4 is turned on, power supply to the CMOS logic circuit group LGC4 is started, and the mode transition process from the sleep mode to the active mode of the first CMOS logic circuit MTC1 is completed. (Step 206).
【0110】次いで、図4を参照して、図1に示した半
導体集積論理回路101を構成する第1のCMOS論理
回路MTC1及び第2のCMOS論理回路MTC2の双
方がアクティブモードからスリープモードへモード遷移
される場合の制御動作を説明する。Next, referring to FIG. 4, both first CMOS logic circuit MTC1 and second CMOS logic circuit MTC2 forming semiconductor integrated logic circuit 101 shown in FIG. 1 are switched from the active mode to the sleep mode. The control operation in the case of transition will be described.
【0111】第一段階として、スリープモード制御回路
SMSは、第1のCMOS論理回路MTC1及び第2の
CMOS論理回路MTC2をアクティブモードからスリ
ープモードへモードの切り替えを行うモード切り替え命
令を発し、これに対応して、モード遷移を行う過程が起
動される(ステップ301)。As a first step, the sleep mode control circuit SMS issues a mode switching command for switching the first CMOS logic circuit MTC1 and the second CMOS logic circuit MTC2 from the active mode to the sleep mode. Correspondingly, a mode transition process is started (step 301).
【0112】図2に示したモード切り替えの場合と同様
に、第1のCMOS論理回路MTC1のアクティブモー
ドにおいては、第1のCMOS論理回路MTC1には、
スリープモード切替反転信号SLB3として、スリープ
モード制御回路SMSから高電位信号(SLB3=
「1」)が印加されており、n−MOS型トランジスタ
TS4は導通状態にある。As in the case of mode switching shown in FIG. 2, in the active mode of the first CMOS logic circuit MTC1, the first CMOS logic circuit MTC1 includes:
As the sleep mode switching inversion signal SLB3, the high potential signal (SLB3 =
"1") is applied, and the n-MOS transistor TS4 is in a conductive state.
【0113】同様に、第2のCMOS論理回路MTC2
のアクティブモードにおいては、第2のCMOS論理回
路MTC2には、スリープモード切替信号SL2とし
て、スリープモード制御回路SMSから低電位信号(S
L2=「0」)が印加されており、p−MOS型トラン
ジスタTS5は導通状態にある。Similarly, the second CMOS logic circuit MTC2
In the active mode, the second CMOS logic circuit MTC2 supplies the sleep mode switching signal SL2 to the low potential signal (S
L2 = "0") is applied, and the p-MOS transistor TS5 is in a conductive state.
【0114】また、第1の信号伝達回路TRS1は第1
のインバータ回路INV9からの出力信号を第1のCM
OS論理回路MTC1に直接的に伝達する状態にあり、
同様に、第2の信号伝達回路TRS2は第1のCMOS
論理回路MTC1からの出力信号を第2のCMOS論理
回路MTC2へと直接的に伝達する状態にある。Further, the first signal transmission circuit TRS1 is
Output signal from the inverter circuit INV9 of the first CM
In a state of directly transmitting to the OS logic circuit MTC1,
Similarly, the second signal transmission circuit TRS2 is a first CMOS
The state is such that the output signal from logic circuit MTC1 is directly transmitted to second CMOS logic circuit MTC2.
【0115】第二段階として、第一段階で出されたアク
ティブモードからスリープモードへのモード切り替え命
令に応答して、スリープモード制御回路SMSから発信
されるスリープモード切替反転信号SLB3が高電位信
号から低電位信号(SLB3=「0」)に遷移され、か
つ、スリープモード制御回路SMSから発信されるスリ
ープモード反転信号SL2が低電位信号から高電位信号
(SL2=「1」)に遷移される。このスリープモード
切替反転信号SLB3及びスリープモード反転信号SL
2の遷移によって、n−MOS型トランジスタTS4及
びp−MOS型トランジスタTS5は遮断状態となり、
CMOS論理回路群LGC4及びCMOS論理回路群L
GC5への電力供給、並びに、CMOS論理回路群LG
C4及びCMOS論理回路群LGC5からのサブスレッ
ショルド電流の漏洩を遮断することができるスリープモ
ードへと遷移する(ステップ302)。In the second stage, in response to the mode switching command from the active mode to the sleep mode issued in the first stage, the sleep mode switching inversion signal SLB3 transmitted from the sleep mode control circuit SMS is changed from the high potential signal. The transition is made to the low potential signal (SLB3 = "0"), and the sleep mode inversion signal SL2 transmitted from the sleep mode control circuit SMS is transited from the low potential signal to the high potential signal (SL2 = "1"). The sleep mode switching inversion signal SLB3 and the sleep mode inversion signal SL
By the transition of 2, the n-MOS transistor TS4 and the p-MOS transistor TS5 are cut off,
CMOS logic circuit group LGC4 and CMOS logic circuit group L
Power supply to GC5 and CMOS logic circuit group LG
A transition is made to a sleep mode in which leakage of subthreshold current from C4 and CMOS logic circuit group LGC5 can be cut off (step 302).
【0116】第三段階として、第二段階の演算終了に応
答して、スリープモード制御回路SMSから第1の信号
伝達回路TRS1、第2の信号伝達回路TRS2及び第
3の信号伝達回路TRS3へそれぞれ信号a1、a3及
びa5が発せられる。これらの信号a1、a3及びa5
によって、第1のインバータ回路INV9から第1のC
MOS論理回路MTC1へ直接的に伝達されていた信号
経路、第1のCMOS論理回路MTC1から第2のCM
OS論理回路MTC2へ直接的に伝達されていた信号経
路、及び、第2のCMOS論理回路MTC2から第2の
インバータ回路INV12へ直接的に伝達されていた信
号経路が線路分断回路CTF1、CTF2及びCTF3
によって漏洩電流経路とともに分断される(ステップ3
03)。As a third step, in response to the completion of the operation in the second step, the sleep mode control circuit SMS sends the signals to the first signal transmission circuit TRS1, the second signal transmission circuit TRS2, and the third signal transmission circuit TRS3, respectively. Signals a1, a3 and a5 are emitted. These signals a1, a3 and a5
As a result, the first inverter circuit INV9 switches to the first C
The signal path directly transmitted to the MOS logic circuit MTC1, the signal path from the first CMOS logic circuit MTC1 to the second CM
The signal path directly transmitted to the OS logic circuit MTC2 and the signal path directly transmitted from the second CMOS logic circuit MTC2 to the second inverter circuit INV12 are line dividing circuits CTF1, CTF2 and CTF3.
(Step 3)
03).
【0117】第四段階として、第三段階の演算終了に応
答して、信号固定回路CLP1、CLP2及びCLP3
によって、第1のCMOS論理回路MTC1を構成する
CMOS論理回路群LGC4へ出力される信号及び第2
のCMOS論理回路MTC2を構成するCMOS論理回
路群LGC5へ出力される信号が固定化される(ステッ
プ304)。As a fourth stage, in response to the completion of the operation in the third stage, the signal fixing circuits CLP1, CLP2 and CLP3
Thus, the signal output to the CMOS logic circuit group LGC4 forming the first CMOS logic circuit MTC1 and the second
A signal output to CMOS logic circuit group LGC5 constituting CMOS logic circuit MTC2 is fixed (step 304).
【0118】この第四段階の終了時には、第1の信号伝
達回路TRS1、第2の信号伝達回路TRS2及び第3
の信号伝達回路TRS3は、スリープモード制御回路S
MSに信号a2、a4及びa6を発し、第四段階の終了
を伝達する。At the end of the fourth stage, the first signal transmission circuit TRS1, the second signal transmission circuit TRS2, and the third
Of the sleep mode control circuit S
Issue signals a2, a4 and a6 to the MS to signal the end of the fourth stage.
【0119】第五段階として、第三段階の終了に応答し
て第1の信号伝達回路TRS1、第2の信号伝達回路T
RS2及び第3の信号伝達回路TRS3から各々発せら
れる信号a2、a4及びa6によって、スリープモード
制御回路SMSは、第1のCMOS論理回路MTC1及
び第2のCMOS論理回路MTC2のアクティブモード
からスリープモードへのモード遷移の過程が完了したこ
とを認識する(ステップ305)。As a fifth step, the first signal transmission circuit TRS1 and the second signal transmission circuit T respond to the end of the third step.
The sleep mode control circuit SMS switches the active mode of the first CMOS logic circuit MTC1 and the second CMOS logic circuit MTC2 from the active mode to the sleep mode by the signals a2, a4 and a6 respectively issued from the RS2 and the third signal transmission circuit TRS3. It is recognized that the mode transition process has been completed (step 305).
【0120】次いで、図5を参照して、図1に示した半
導体集積論理回路101を構成する第1のCMOS論理
回路MTC1及び第2のCMOS論理回路MTC2の双
方がスリープモードからアクティブモードへモード遷移
される場合の制御動作を説明する。Next, referring to FIG. 5, both first CMOS logic circuit MTC1 and second CMOS logic circuit MTC2 forming semiconductor integrated logic circuit 101 shown in FIG. 1 are switched from the sleep mode to the active mode. The control operation in the case of transition will be described.
【0121】第一段階として、スリープモード制御回路
SMSは、第1のCMOS論理回路MTC1及び第2の
CMOS論理回路MTC2をスリープモードからアクテ
ィブモードへモード切り替えを行うモード切り替え命令
を発し、これに応じて、モード遷移の過程が起動される
(ステップ401)。As a first step, the sleep mode control circuit SMS issues a mode switching command for switching the first CMOS logic circuit MTC1 and the second CMOS logic circuit MTC2 from the sleep mode to the active mode. Then, a mode transition process is started (step 401).
【0122】なお、前述のように、第1のCMOS論理
回路MTC1のスリープモードにおいては、n−MOS
型トランジスタTS4には、スリープモード切替反転信
号SLB3として、スリープモード制御回路SMSから
低電位信号(SLB3=「0」)が印加されており、こ
のため、n−MOS型トランジスタTS4は遮断状態に
ある。As described above, in the sleep mode of the first CMOS logic circuit MTC1, the n-MOS
The low potential signal (SLB3 = "0") from the sleep mode control circuit SMS is applied to the type transistor TS4 as the sleep mode switching inversion signal SLB3, and therefore, the n-MOS type transistor TS4 is in the cutoff state. .
【0123】同様に、第2のCMOS論理回路MTC2
のスリープモードにおいては、p−MOS型トランジス
タTS5には、スリープモード切替信号SL2として、
スリープモード制御回路SMSから高電位信号(SL2
=「1」)が印加されており、このため、p−MOS型
トランジスタTS5は遮断状態にある。Similarly, the second CMOS logic circuit MTC2
In the sleep mode, the p-MOS transistor TS5 receives the sleep mode switching signal SL2 as the sleep mode switching signal SL2.
From the sleep mode control circuit SMS, a high potential signal (SL2
= “1”), and the p-MOS transistor TS5 is in a cut-off state.
【0124】また、第1の信号伝達回路TRS1におい
ては、第1のインバータ回路INV9から第1のCMO
S論理回路MTC1への信号伝達が線路分断回路CTF
1により遮断されている。さらに、第1のCMOS論理
回路MTC1には信号固定回路CLP1により高電位信
号(「1」)が印加されている。In the first signal transmission circuit TRS1, the first inverter circuit INV9 switches the first CMO
Signal transmission to the S logic circuit MTC1 is performed by the line dividing circuit CTF.
Blocked by 1. Further, a high potential signal ("1") is applied to the first CMOS logic circuit MTC1 by the signal fixing circuit CLP1.
【0125】同様に、第2の信号伝達回路TRS2にお
いては、第1のCMOS論理回路MTC1から第2のC
MOS論理回路MTC2への信号伝達が線路分断回路C
TF2により遮断されている。さらに、第2のCMOS
論理回路MTC2には信号固定回路CLP2により低電
位信号(「0」)が印加されている。Similarly, in second signal transmission circuit TRS2, first CMOS logic circuit MTC1 to second C
The signal transmission to the MOS logic circuit MTC2 is performed by the line dividing circuit C.
Blocked by TF2. Further, the second CMOS
A low potential signal (“0”) is applied to the logic circuit MTC2 by the signal fixing circuit CLP2.
【0126】第二段階として、第一段階の終了に応答し
て、スリープモード制御回路SMSから第1の信号伝達
回路TRS1、第2の信号伝達回路TRS2及び第3の
信号伝達回路TRS3に信号a1、a3及びa5が発せ
られる。これらの信号a1、a3及びa5によって、信
号固定回路CLP1、CLP2及びCLP3は第1のC
MOS論理回路MTC1及び第2のCMOS論理回路M
TC2に印加していた信号の固定化を解除する(ステッ
プ402)。In the second stage, in response to the end of the first stage, the sleep mode control circuit SMS sends the signal a1 to the first signal transmission circuit TRS1, the second signal transmission circuit TRS2 and the third signal transmission circuit TRS3. , A3 and a5 are emitted. By these signals a1, a3 and a5, the signal fixing circuits CLP1, CLP2 and CLP3 cause the first C
MOS logic circuit MTC1 and second CMOS logic circuit M
The fixation of the signal applied to TC2 is released (step 402).
【0127】第三段階として、第二段階の終了に応答し
て、線路分断回路CTF1、CTF2及びCTF3によ
って分断されていた、第1のインバータ回路INV9か
ら第1のCMOS論理回路MTC1への信号の直接的な
伝達経路、第1のCMOS論理回路MTC1から第2の
CMOS論理回路MTC2への信号の伝達経路、及び、
第2のCMOS論理回路MTC2から第2のインバータ
回路INV12への信号の伝達経路がそれぞれ導通状態
に復帰する(ステップ403)。 第四段階として、第
三段階の終了に応答して第1の信号伝達回路TRS1、
第2の信号伝達回路TRS2及び第3の信号伝達回路T
R3から各々発せられた信号a2、a4及びa6によっ
て、スリープモード制御回路SMSは第1のCMOS論
理回路MTC1に対して発するスリープモード切替反転
信号SLB3を低電位(SLB3=「0」)から高電位
(SLB3=「1」)へと遷移させ、同時に、第2のC
MOS論理回路MTC2に対して発するスリープモード
切替信号SL2を高電位(SL2=「1」)から低電位
(SL2=「0」)へと遷移させる(ステップ40
4)。As a third stage, in response to the end of the second stage, the signal of the signal from the first inverter circuit INV9 to the first CMOS logic circuit MTC1, which has been divided by the line dividing circuits CTF1, CTF2 and CTF3, is output. A direct transmission path, a signal transmission path from the first CMOS logic circuit MTC1 to the second CMOS logic circuit MTC2, and
The signal transmission paths from the second CMOS logic circuit MTC2 to the second inverter circuit INV12 return to the conductive state, respectively (step 403). As a fourth step, the first signal transmission circuit TRS1,
Second signal transmission circuit TRS2 and third signal transmission circuit T
By the signals a2, a4 and a6 respectively issued from R3, the sleep mode control circuit SMS changes the sleep mode switching inversion signal SLB3 issued to the first CMOS logic circuit MTC1 from the low potential (SLB3 = “0”) to the high potential. (SLB3 = “1”), and at the same time, the second C
The sleep mode switching signal SL2 issued to the MOS logic circuit MTC2 is changed from a high potential (SL2 = “1”) to a low potential (SL2 = “0”) (Step 40).
4).
【0128】これによって、n−MOS型トランジスタ
TS4及びp−MOS型トランジスタTS5はともに導
通状態になり、CMOS論理回路群LGC4及びCMO
S論理回路群LGC5への電源供給が開始され、第1の
CMOS論理回路MTC1及び第2のCMOS論理回路
MTC2のスリープモードからアクティブモードへのモ
ード遷移の過程が完了する(ステップ405)。 (第2の実施形態)図6は本発明の第2の実施形態に係
る半導体集積論理回路102の他の一系統図を示してい
る。本実施形態に係る半導体集積論理回路102は、ア
クティブモード時の高速度化とスリープモード時の低消
費電力化を両立する電源遮断の機能付き電源回路を備え
ている。As a result, both the n-MOS transistor TS4 and the p-MOS transistor TS5 become conductive, and the CMOS logic circuit groups LGC4 and CMO
Power supply to the S logic circuit group LGC5 is started, and the process of mode transition from the sleep mode to the active mode of the first CMOS logic circuit MTC1 and the second CMOS logic circuit MTC2 is completed (step 405). (Second Embodiment) FIG. 6 is another system diagram of a semiconductor integrated logic circuit 102 according to a second embodiment of the present invention. The semiconductor integrated logic circuit 102 according to the present embodiment includes a power supply circuit with a power cutoff function that achieves both high speed in the active mode and low power consumption in the sleep mode.
【0129】本実施形態に係る半導体集積論理回路10
2は、スリープモード時の電力低減回路付きの第1のC
MOS論理回路MTC3と、スリープモード時の電力低
減回路付きの第2のCMOS論理回路MTC4と、スリ
ープモード時の電力低減回路付きの第3のCMOS論理
回路MTC5と、スリープモード制御回路(図示せず)
と、を備えており、これら3個のCMOS論理回路MT
C3、MTC4及びMTC5は相互に並列に接続されて
いる。The semiconductor integrated logic circuit 10 according to the present embodiment
2 is a first C with a power reduction circuit in sleep mode.
MOS logic circuit MTC3, second CMOS logic circuit MTC4 with power reduction circuit in sleep mode, third CMOS logic circuit MTC5 with power reduction circuit in sleep mode, sleep mode control circuit (not shown) )
And these three CMOS logic circuits MT
C3, MTC4 and MTC5 are connected to each other in parallel.
【0130】第1のCMOS論理回路MTC3は、低い
閾値を有するCMOSトランジスタからなり、かつ、高
速動作するCMOS論理回路群LGC6を主体回路と
し、一端は高電位側電源VDDに直接に接続され、他端
は低電位側電源VSSに直列接続された制御スイッチ用
のn−MOS型トランジスタTS6を介して低電位側電
源VSSに接続され、低電位側の疑似電源線から低電位
側電源VSSを給電されるようになっている。The first CMOS logic circuit MTC3 is composed of a CMOS logic circuit group LGC6 which is composed of CMOS transistors having a low threshold value and operates at high speed, and one end of which is directly connected to the high potential side power supply VDD. The terminal is connected to the low-potential power supply VSS via an n-MOS transistor TS6 for a control switch connected in series to the low-potential power supply VSS, and the low-potential power supply VSS is supplied from the low-potential-side pseudo power supply line. It has become so.
【0131】第2のCMOS論理回路MTC4は、低い
閾値を有するCMOSトランジスタからなり、高速動作
するCMOS論理回路群LGC6を主体回路とし、一端
は低電位側電源VSSに直接に接続され、他端は高電位
側電源VDDに直列接続された制御スイッチ用のp−M
OS型トランジスタTS7を介して高電位側電源VDD
に接続され、高電位側の疑似電源線から高電位側電源V
DDを供電されるようになっている。The second CMOS logic circuit MTC4 is composed of a CMOS transistor having a low threshold value, has a CMOS logic circuit group LGC6 operating at high speed as a main circuit, and has one end directly connected to the low potential power supply VSS and the other end. P-M for a control switch connected in series to the high-potential-side power supply VDD
High-potential-side power supply VDD via OS-type transistor TS7
To the high-potential-side power supply V from the high-potential-side pseudo power supply line.
DD is supplied.
【0132】第3のCMOS論理回路MTC5は、低い
閾値を有するCMOSトランジスタからなり、高速動作
するCMOS論理回路群LGC8を主体回路とし、一端
は高電位側電源VDDに直接に接続され、他端は低電位
側電源VSSに直列接続された制御スイッチ用のn−M
OS型トランジスタTS8を介して低電位側電源VSS
に接続され、低電位側の疑似電源線から低電位側電源V
SSを給電されるようになっている。The third CMOS logic circuit MTC5 is composed of a CMOS transistor having a low threshold value, has a CMOS logic circuit group LGC8 operating at high speed as a main circuit, and has one end directly connected to the high potential side power supply VDD and the other end. N-M for a control switch connected in series to the low potential side power supply VSS
The low-potential-side power supply VSS via the OS-type transistor TS8
To the low-potential-side power supply V
The power is supplied to the SS.
【0133】制御スイッチ用n−MOS型トランジスタ
TS6はスリープモード制御回路から発せられるスリー
プモード切替反転信号SLB4に応答して開閉を制御さ
れる。同様に、制御スイッチ用p−MOS型トランジス
タTS7はスリープモード制御回路から発せられるスリ
ープモード切替信号SL3に応答して開閉を制御され、
制御スイッチ用n−MOS型トランジスタTS8はスリ
ープモード制御回路から発せられるスリープモード切替
反転信号SLB5に応答して開閉を制御される。The opening and closing of the control switch n-MOS transistor TS6 is controlled in response to the sleep mode switching inversion signal SLB4 issued from the sleep mode control circuit. Similarly, the opening and closing of the control switch p-MOS transistor TS7 is controlled in response to a sleep mode switching signal SL3 issued from the sleep mode control circuit.
The opening and closing of the control switch n-MOS transistor TS8 is controlled in response to the sleep mode switching inversion signal SLB5 issued from the sleep mode control circuit.
【0134】制御スイッチ用n−MOS型トランジスタ
TS6のデバイスパラメータは、半導体集積論理回路1
02の構成要素であるCMOS論理回路群LGC6から
漏洩するサブスレッショルド電流の総和よりも制御スイ
ッチ用n−MOS型トランジスタTS6から漏洩するサ
ブスレッショルド電流の総和の方が小さくなるように、
設定されている。The device parameters of the control switch n-MOS transistor TS6 are set in the semiconductor integrated logic circuit 1
02, so that the sum of the sub-threshold currents leaking from the control switch n-MOS transistor TS6 is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC6, which is a constituent element of the N.02.
Is set.
【0135】同様に、制御スイッチ用p−MOS型トラ
ンジスタTS7のデバイスパラメータは、CMOS論理
回路群LGC7から漏洩するサブスレッショルド電流の
総和よりも制御スイッチ用p−MOS型トランジスタT
S7から漏洩するサブスレッショルド電流の総和の方が
小さくなるように、設定されている。Similarly, the device parameter of the control switch p-MOS transistor TS7 is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC7.
The setting is such that the sum of the sub-threshold currents leaking from S7 is smaller.
【0136】同様に、制御スイッチ用n−MOS型トラ
ンジスタTS8のデバイスパラメータは、CMOS論理
回路群LGC8から漏洩するサブスレッショルド電流の
総和よりも制御スイッチ用n−MOS型トランジスタT
S8から漏洩するサブスレッショルド電流の総和の方が
小さくなるように、設定されている。Similarly, the device parameter of the control switch n-MOS transistor TS8 is larger than the sum of the sub-threshold currents leaked from the CMOS logic circuit group LGC8.
The setting is such that the sum of the sub-threshold currents leaking from S8 is smaller.
【0137】従って、アクティブモードにおいては、す
なわち、制御スイッチ用n−MOS型トランジスタTS
6に高電位のスリープモード切替反転信号SLB4(S
LB4=「1」)が印加されている場合においては、制
御スイッチ用n−MOS型トランジスタTS6は導通状
態にあり、CMOS論理回路群LGC6には低電位側電
源VSSが供給される。Therefore, in the active mode, that is, the control switch n-MOS type transistor TS
6, the sleep mode switching inversion signal SLB4 (S
When LB4 = “1”) is applied, the control switch n-MOS transistor TS6 is in a conductive state, and the low-potential-side power supply VSS is supplied to the CMOS logic circuit group LGC6.
【0138】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用n−MOS型トランジスタTS6に
低電位のスリープモード切替反転信号SLB4(SLB
4=「0」)が印加されている場合においては、制御ス
イッチ用n−MOS型トランジスタTS6は遮断状態に
あり、CMOS論理回路群LGC6への低電位側電源V
SSの供給も遮断されるとともに、サブスレッショルド
漏洩電流も抑制され、スリープモード時の低消費電力化
を図ることができる。On the other hand, in the sleep mode, that is, the low potential sleep mode switching inversion signal SLB4 (SLB) is supplied to the control switch n-MOS transistor TS6.
4 = “0”), the control switch n-MOS transistor TS6 is in a cutoff state, and the low-potential-side power supply V to the CMOS logic circuit group LGC6 is
The supply of the SS is also cut off, the sub-threshold leakage current is suppressed, and low power consumption in the sleep mode can be achieved.
【0139】同様に、アクティブモードにおいては、す
なわち、制御スイッチ用p−MOS型トランジスタTS
7に低電位のスリープモード切替信号SL3(SL3=
「0」)が印加されている場合においては、制御スイッ
チ用p−MOS型トランジスタTS7は導通状態にあ
り、CMOS論理回路群LGC7には低電位側電源VS
Sが供給される。Similarly, in the active mode, that is, the control switch p-MOS transistor TS
7, a low-potential sleep mode switching signal SL3 (SL3 =
When “0”) is applied, the control switch p-MOS transistor TS7 is in a conductive state, and the low-potential-side power supply VS is supplied to the CMOS logic circuit group LGC7.
S is supplied.
【0140】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用p−MOS型トランジスタTS7に
高電位のスリープモード切替信号SL3(SL3=
「1」)が印加されている場合においては、制御スイッ
チ用p−MOS型トランジスタTS7は遮断状態にあ
り、CMOS論理回路群LGC7への低電位側電源VS
Sの供給は遮断されるとともに、サブスレッショルド漏
洩電流も抑制することができる。On the other hand, in the sleep mode, that is, a high potential sleep mode switching signal SL3 (SL3 =
When "1") is applied, the control switch p-MOS transistor TS7 is in a cut-off state, and the low potential side power supply VS to the CMOS logic circuit group LGC7 is supplied.
The supply of S is cut off, and the sub-threshold leakage current can be suppressed.
【0141】同様に、アクティブモードにおいては、す
なわち、制御スイッチ用n−MOS型トランジスタTS
8に高電位のスリープモード切替反転信号SLB5(S
LB5=「1」)が印加されている場合においては、制
御スイッチ用n−MOS型トランジスタTS8は導通状
態にあり、CMOS論理回路群LGC8には低電位側電
源VSSが供給される。Similarly, in the active mode, that is, the control switch n-MOS type transistor TS
8, the sleep mode switching inversion signal SLB5 (S
When LB5 = “1”) is applied, the control switch n-MOS transistor TS8 is in a conductive state, and the low-potential-side power supply VSS is supplied to the CMOS logic circuit group LGC8.
【0142】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用n−MOS型トランジスタTS8に
低電位のスリープモード切替反転信号SLB5(SLB
5=「0」)が印加されている場合においては、制御ス
イッチ用n−MOS型トランジスタTS8は遮断状態に
あり、CMOS論理回路群LGC8への低電位側電源V
SSの供給も遮断されるとともに、サブスレッショルド
漏洩電流も抑制することができ、スリープモード時の低
消費電力化を図ることができる。 さらに、第1のCM
OS論理回路MTC3と第2のCMOS論理回路MTC
4との間、及び、第2のCMOS論理回路MTC4と第
3のCMOS論理回路MTC5との間には、それぞれ第
1の信号伝達回路TRS4及び第2の信号伝達回路TR
S5が配置されている。On the other hand, in the sleep mode, that is, the low potential sleep mode switching inversion signal SLB5 (SLB) is supplied to the control switch n-MOS transistor TS8.
5 = “0”) is applied, the control switch n-MOS transistor TS8 is in the cutoff state, and the low potential side power supply V to the CMOS logic circuit group LGC8 is applied.
The supply of the SS is also cut off, the sub-threshold leakage current can be suppressed, and the power consumption in the sleep mode can be reduced. Furthermore, the first CM
OS logic circuit MTC3 and second CMOS logic circuit MTC
4 and between the second CMOS logic circuit MTC4 and the third CMOS logic circuit MTC5, a first signal transmission circuit TRS4 and a second signal transmission circuit TRC, respectively.
S5 is arranged.
【0143】第1の信号伝達回路TRS4は線路分断回
路CTF4と信号固定回路CLP4との組み合わせから
構成され、第2の信号伝達回路TRS5は線路分断回路
CTF5と信号固定回路CLP5との組み合わせから構
成されている。The first signal transmission circuit TRS4 is composed of a combination of a line dividing circuit CTF4 and a signal fixing circuit CLP4, and the second signal transmission circuit TRS5 is composed of a combination of a line dividing circuit CTF5 and a signal fixing circuit CLP5. ing.
【0144】また、第1乃至第3のCMOS論理回路M
TC3、MTC4及びMTC5の各々は、スリープモー
ド切替反転信号SLB4、スリープモード反転信号SL
3、スリープモード切替反転信号SLB5の各々によっ
て、アクティブモードとスリープモードとの間で各々独
立にモード設定を行うことができる。The first to third CMOS logic circuits M
Each of TC3, MTC4 and MTC5 is a sleep mode switching inversion signal SLB4 and a sleep mode inversion signal SL
3. The mode setting can be independently set between the active mode and the sleep mode by each of the sleep mode switching inversion signals SLB5.
【0145】信号固定回路CLP4及びCLP5はスリ
ープモード制御回路(図示せず)から発せられる制御信
号EQ1及びEQ2の各々により信号の固定と解除を制
御される。Signal fixing circuits CLP4 and CLP5 are controlled to fix and release signals by control signals EQ1 and EQ2 issued from a sleep mode control circuit (not shown).
【0146】また、制御信号EQ1及びEQ2はそれぞ
れインバータ回路INV13及びINV14により反転
され、線路分断回路CTF4及びCTF5は、この反転
信号によって、信号の伝送と遮断を制御する。The control signals EQ1 and EQ2 are inverted by inverter circuits INV13 and INV14, respectively, and the line disconnection circuits CTF4 and CTF5 control the transmission and cutoff of the signals by the inverted signals.
【0147】第1の信号伝達回路TRS4を構成する線
路分断回路CTF4はサブスレッショルド電流漏洩やゲ
ート・トンネル電流漏洩が少ない特性を有するメイク型
スイッチからなる。The line disconnecting circuit CTF4 constituting the first signal transmission circuit TRS4 is formed of a make-type switch having characteristics such that the sub-threshold current leakage and the gate tunnel current leakage are small.
【0148】第2の信号伝達回路TRS5を構成する線
路分断回路CTF5は、サブスレッショルド電流漏洩や
ゲート・トンネル電流漏洩が少ない特性を有するn−M
OS型及びp−MOS型トランジスタをからなるトラン
スファーゲートから構成されている。The line disconnecting circuit CTF5 constituting the second signal transmission circuit TRS5 has an n-M characteristic in which sub-threshold current leakage and gate / tunnel current leakage are small.
It comprises a transfer gate composed of OS type and p-MOS type transistors.
【0149】なお、サブスレッショルド電流漏洩やゲー
ト・トンネル電流漏洩が少ないトランジスタは、閾値を
高めたり、ゲート長を長くしたり、あるいは、ゲート絶
縁膜を厚くすることによって実現することができる。Note that a transistor with less subthreshold current leakage and gate / tunnel current leakage can be realized by increasing the threshold value, increasing the gate length, or increasing the thickness of the gate insulating film.
【0150】第1の信号伝達回路TRS4を構成する信
号固定回路CLP4は、メイク型スイッチ素子を備える
プルダウン型回路によって、信号固定、特に、低電位信
号の固定を実現する。他方、第2の信号伝達回路TRS
5を構成する信号固定回路CLP5は、p−MOS型ト
ランジスタを備えるプルアップ型回路によって、信号固
定、特に、高電位信号の固定を実現している。The signal fixing circuit CLP4 constituting the first signal transmission circuit TRS4 realizes signal fixing, particularly, fixing of a low potential signal by a pull-down type circuit having a make-type switch element. On the other hand, the second signal transmission circuit TRS
The signal fixing circuit CLP5 constituting the circuit 5 realizes signal fixing, in particular, fixing of a high potential signal by a pull-up type circuit including a p-MOS transistor.
【0151】図6に示した本実施形態に係る半導体集積
論理回路102の動作について図7に示すタイミングチ
ャートを参照して以下に説明する。The operation of the semiconductor integrated logic circuit 102 according to the present embodiment shown in FIG. 6 will be described below with reference to the timing chart shown in FIG.
【0152】まず、図7に示すタイミングチャートの前
半として、第2のCMOS論理回路MTC4をアクティ
ブモードからスリープモードへモード遷移させる場合の
制御動作を説明する。First, as the first half of the timing chart shown in FIG. 7, a control operation in the case where the second CMOS logic circuit MTC4 makes a mode transition from the active mode to the sleep mode will be described.
【0153】初期状態においては、低電位信号のスリー
プモード切替信号SL3(SL3=「0」)及び高電位
信号のスリープモード切替反転信号SLB4(SLB4
=「1」)とSLB5(SLB5=「1」)によって、
第1乃至第3のCMOS論理回路MTC3、MTC4、
MTC5は全てアクティブモードにあると仮定する。In the initial state, the sleep mode switching signal SL3 (SL3 = "0") of the low potential signal and the sleep mode switching inversion signal SLB4 (SLB4) of the high potential signal
= "1") and SLB5 (SLB5 = "1")
First to third CMOS logic circuits MTC3, MTC4,
Assume that MTCs 5 are all in active mode.
【0154】このとき、制御信号EQ1及びEQ2はと
もに低電位信号(EQ1=EQ2=「0」)であって、
線路分断回路CTF4をなすメイク型スイッチ及び線路
分断回路CTF5をなすCMOSトランスファーゲート
はともに導通状態にある。他方、信号固定回路CLP4
をなすメイク型スイッチは遮断状態にあり、信号固定回
路CLP5をなすp−MOS型トランジスタのプルアッ
プ回路も遮断状態にある。このため、第1のCMOS論
理回路MTC3から第2のCMOS論理回路MTC4へ
の信号N1及び第2のCMOS論理回路MTC4から第
3のCMOS論理回路MTC5への信号N2は通常のよ
うに伝達することが可能な状態にある。At this time, the control signals EQ1 and EQ2 are both low potential signals (EQ1 = EQ2 = “0”).
The make switch forming the line dividing circuit CTF4 and the CMOS transfer gate forming the line dividing circuit CTF5 are both conductive. On the other hand, the signal fixing circuit CLP4
Is in the cut-off state, and the pull-up circuit of the p-MOS transistor forming the signal fixing circuit CLP5 is also in the cut-off state. Therefore, the signal N1 from the first CMOS logic circuit MTC3 to the second CMOS logic circuit MTC4 and the signal N2 from the second CMOS logic circuit MTC4 to the third CMOS logic circuit MTC5 are transmitted as usual. Is available.
【0155】ここで、スリープモード切替信号SL3を
低電位から高電位へ遷移させることによって、制御スイ
ッチ用p−MOS型トランジスタTS7を遮断状態に移
行させ、第2のCMOS論理回路MTC4のモード切り
替えを実行する。すなわち、第2のCMOS論理回路M
TC4をアクティブモードからスリープモードへ移行さ
せる。Here, the transition of the sleep mode switching signal SL3 from the low potential to the high potential causes the control switch p-MOS transistor TS7 to shift to the cutoff state, thereby switching the mode of the second CMOS logic circuit MTC4. Execute. That is, the second CMOS logic circuit M
The TC4 is shifted from the active mode to the sleep mode.
【0156】そして、任意のホールド時間を経た後に、
制御信号EQ1及びEQ2を低電位から高電位へと遷移
させることにより、線路分断回路CTF4をなすメイク
型スイッチ及び線路分断回路CTF5をなすCMOSト
ランスファーゲートはともに遮断状態となる。他方、信
号固定回路CLP4をなすメイク型スイッチは導通状態
に、信号固定回路CLP5をなすp−MOS型トランジ
スタのプルアップ回路も導通状態に移行する。このた
め、第1のCMOS論理回路MTC3を構成するCMO
S論理回路群LGC6及び第3のCMOS論理回路MT
C5を構成するLGC8への入力信号N1、N2は、任
意の遅延時間を経た後に、各々低電位及び高電位信号に
固定される。After an arbitrary hold time,
By making the control signals EQ1 and EQ2 transition from the low potential to the high potential, both the make-type switch forming the line dividing circuit CTF4 and the CMOS transfer gate forming the line dividing circuit CTF5 are cut off. On the other hand, the make switch forming the signal fixing circuit CLP4 is turned on, and the pull-up circuit of the p-MOS transistor forming the signal fixing circuit CLP5 is turned on. For this reason, the CMO constituting the first CMOS logic circuit MTC3
S logic circuit group LGC6 and third CMOS logic circuit MT
The input signals N1 and N2 to the LGC8 constituting C5 are fixed to a low potential signal and a high potential signal, respectively, after an arbitrary delay time.
【0157】従って、第1のCMOS論理回路MTC3
及び第2のCMOS論理回路MTC4において想定され
る漏洩電流経路、すなわち、図10に示した従来技術の
問題点であるゲートトンネル貫通電流経路PS1に相当
する漏洩電流経路の発生を回避することができる。Therefore, the first CMOS logic circuit MTC3
In addition, the generation of a leakage current path assumed in second CMOS logic circuit MTC4, that is, a leakage current path corresponding to gate tunnel through current path PS1, which is a problem of the prior art shown in FIG. 10, can be avoided. .
【0158】次に、第2のCMOS論理回路MTC4を
スリープモードからアクティブモードへ遷移させる方法
を以下に説明する。Next, a method of transitioning the second CMOS logic circuit MTC4 from the sleep mode to the active mode will be described below.
【0159】制御信号EQ1及びEQ2を高電位から低
電位へ遷移させることによって、線路分断回路CTF4
をなすメイク型スイッチ及び線路分断回路CTF5をな
すCMOSトランスファーゲートはともに導通状態とな
る。By causing the control signals EQ1 and EQ2 to transition from the high potential to the low potential, the line disconnecting circuit CTF4
And the CMOS transfer gate forming the line disconnecting circuit CTF5 are both conductive.
【0160】他方、信号固定回路CLP4をなすメイク
型スイッチは遮断状態に、信号固定回路CLP5をなす
p−MOS型トランジスタのプルアップ回路も遮断状態
に移行する。このため、第1のCMOS論理回路MTC
3から第2のCMOS論理回路MTC4への信号N1及
び第2のCMOS論理回路MTC4から第3のCMOS
論理回路MTC5への信号N2が通常のように伝達でき
る状態になるので、これらの信号N1、N2は、任意の
遅延時間を経た後に、元の信号状態、すなわち、それぞ
れ高電位及び低電位の状態へと復帰する。On the other hand, the make switch forming the signal fixing circuit CLP4 is turned off, and the pull-up circuit of the p-MOS transistor forming the signal fixing circuit CLP5 is also turned off. Therefore, the first CMOS logic circuit MTC
3 to the second CMOS logic circuit MTC4 and the signal N1 from the second CMOS logic circuit MTC4 to the third CMOS logic circuit MTC4.
Since the signal N2 to the logic circuit MTC5 can be transmitted in a normal state, these signals N1 and N2 are in their original signal states after an arbitrary delay time, that is, the states of the high potential and the low potential, respectively. Return to.
【0161】そして、任意のセットアップ時間を経た後
に、スリープモード切替信号SL3を高電位から低電位
へと遷移させることにより、制御スイッチ用p−MOS
型トランジスタTS7を導通状態に移行させ、第2のC
MOS論理回路MTC4のスリープモードからアクティ
ブモードへのモード切り替えを実行し、演算を完了す
る。Then, after an arbitrary set-up time has elapsed, the sleep mode switching signal SL3 is changed from a high potential to a low potential, whereby the control switch p-MOS
The type transistor TS7 is turned on, and the second C
The mode switching of the MOS logic circuit MTC4 from the sleep mode to the active mode is executed, and the operation is completed.
【0162】次いで、図7に示すタイミングチャートの
後半として、第1のCMOS論理回路MTC3及び第3
のCMOS論理回路MTC5をアクティブモードからス
リープモードへモード遷移させる場合の制御動作を説明
する。Next, as the second half of the timing chart shown in FIG. 7, the first CMOS logic circuit MTC3 and the third CMOS
Control operation when the CMOS logic circuit MTC5 of FIG.
【0163】初期状態においては、低電位信号のスリー
プモード切替信号SL3(SL3=「0」)及び高電位
信号のスリープモード切替反転信号SLB4(SLB4
=「1」)とSLB5(SLB5=「1」)によって、
第1のCMOS論理回路MTC3及び第3のCMOS論
理回路MTC5は全てアクティブモードにある。In the initial state, the sleep mode switching signal SL3 (SL3 = "0") of the low potential signal and the sleep mode switching inversion signal SLB4 (SLB4) of the high potential signal
= "1") and SLB5 (SLB5 = "1")
The first CMOS logic circuit MTC3 and the third CMOS logic circuit MTC5 are all in the active mode.
【0164】このとき、制御信号EQ1及びEQ2はと
もに低電位(EQ1=EQ2=「0」)にあり、線路分
断回路CTF4をなすメイク型スイッチ及び線路分断回
路CTF5をなすCMOSトランスファーゲートはとも
に導通状態にある。他方、信号固定回路CLP4をなす
メイク型スイッチは遮断状態にあり、信号固定回路CL
P5をなすp−MOS型トランジスタのプルアップ回路
も遮断状態にある。このため、第1のCMOS論理回路
MTC3から第2のCMOS論理回路MTC4への信号
N1及び第2のCMOS論理回路MTC4から第3のC
MOS論理回路MTC5への信号N2は通常のように伝
達することが可能な状態にある。At this time, the control signals EQ1 and EQ2 are both at a low potential (EQ1 = EQ2 = "0"), and the make-type switch forming the line dividing circuit CTF4 and the CMOS transfer gate forming the line dividing circuit CTF5 are both conductive. It is in. On the other hand, the make switch forming the signal fixing circuit CLP4 is in the cutoff state, and the signal fixing circuit CL
The pull-up circuit of the p-MOS transistor forming P5 is also in the cut-off state. Therefore, the signal N1 from the first CMOS logic circuit MTC3 to the second CMOS logic circuit MTC4 and the signal N1 from the second CMOS logic circuit MTC4 to the third C
Signal N2 to MOS logic circuit MTC5 is in a state where it can be transmitted as usual.
【0165】ここで、スリープモード切替反転信号SL
B4、SLB5を高電位から低電位へ遷移させることに
よって、制御スイッチ用n−MOS型トランジスタTS
6及びn−MOS型トランジスタTS8を遮断状態に移
行させ、第1のCMOS論理回路MTC3及び第2のC
MOS論理回路MTC5のモード切り替えを実行する。
すなわち、第1のCMOS論理回路MTC3及び第2の
CMOS論理回路MTC5をアクティブモードからスリ
ープモードへ移行させる。Here, the sleep mode switching inversion signal SL
B4 and SLB5 are transitioned from the high potential to the low potential, so that the control switch n-MOS transistor TS
6 and the n-MOS transistor TS8 are turned off, and the first CMOS logic circuit MTC3 and the second CMOS
The mode of the MOS logic circuit MTC5 is switched.
That is, the first CMOS logic circuit MTC3 and the second CMOS logic circuit MTC5 are shifted from the active mode to the sleep mode.
【0166】そして、任意のホールド時間を経た後に、
制御信号EQ1及びEQ2を低電位から高電位へと遷移
させることにより、線路分断回路CTF4をなすメイク
型スイッチ及び線路分断回路CTF5をなすCMOSト
ランスファーゲートはともに遮断状態となる。他方、信
号固定回路CLP4をなすメイク型スイッチは導通状態
に、信号固定回路CLP5をなすp−MOS型トランジ
スタのプルアップ回路も導通状態に移行する。After an arbitrary hold time,
By making the control signals EQ1 and EQ2 transition from the low potential to the high potential, both the make-type switch forming the line dividing circuit CTF4 and the CMOS transfer gate forming the line dividing circuit CTF5 are cut off. On the other hand, the make switch forming the signal fixing circuit CLP4 is turned on, and the pull-up circuit of the p-MOS transistor forming the signal fixing circuit CLP5 is turned on.
【0167】第1のCMOS論理回路MTC3を構成す
るCMOS論理回路群LGC6への入力信号N1はアク
ティブモードの途中において高電位から低電位へ移行さ
せ、同様に、第3のCMOS論理回路MTC5を構成す
るCMOS論理回路群LGC8への入力信号N2はアク
ティブモードの途中において低電位から高電位へ移行さ
せる。これらの入力信号N1、N2は各々低電位及び高
電位信号に固定される。The input signal N1 to the CMOS logic circuit group LGC6 forming the first CMOS logic circuit MTC3 is shifted from a high potential to a low potential during the active mode, and similarly, the third CMOS logic circuit MTC5 is formed. The input signal N2 to the CMOS logic circuit group LGC8 changes from a low potential to a high potential during the active mode. These input signals N1 and N2 are fixed to low and high potential signals, respectively.
【0168】従って、第1のCMOS論理回路MTC4
及び第3のCMOS論理回路MTC5において想定され
る漏洩電流経路、すなわち、図10に示した従来技術の
問題点であるゲートトンネル貫通電流経路PS3に相当
する漏洩電流経路の発生を回避することができる。Therefore, the first CMOS logic circuit MTC4
In addition, it is possible to avoid the generation of a leakage current path assumed in the third CMOS logic circuit MTC5, that is, a leakage current path corresponding to the gate tunnel through current path PS3 which is a problem of the prior art shown in FIG. .
【0169】次に、第1のCMOS論理回路MTC3及
び第3のCMOS論理回路MTC5をスリープモードか
らアクティブモードへ遷移させる方法を以下に説明す
る。Next, a method of transitioning the first CMOS logic circuit MTC3 and the third CMOS logic circuit MTC5 from the sleep mode to the active mode will be described below.
【0170】先ず、制御信号EQ1及びEQ2を高電位
から低電位へ遷移させることによって、線路分断回路C
TF4をなすメイク型スイッチ及び線路分断回路CTF
5をなすCMOSトランスファーゲートはともに導通状
態となる。First, by causing the control signals EQ1 and EQ2 to transition from high potential to low potential, the line disconnection circuit C
Make-type switch and line disconnecting circuit CTF forming TF4
5, the CMOS transfer gates are both conductive.
【0171】他方、信号固定回路CLP4をなすメイク
型スイッチは遮断状態に、信号固定回路CLP5をなす
p−MOS型トランジスタのプルアップ回路も遮断状態
に移行する。このため、第1のCMOS論理回路MTC
3から第2のCMOS論理回路MTC4への信号N1及
び第2のCMOS論理回路MTC4から第3のCMOS
論理回路MTC5への信号N2が通常のように伝達でき
る状態になるので、これらの信号は、任意の遅延時間を
経た後に、それぞれ低電位及び高電位の状態へと復帰す
る。On the other hand, the make switch forming the signal fixing circuit CLP4 is turned off, and the pull-up circuit of the p-MOS transistor forming the signal fixing circuit CLP5 is also turned off. Therefore, the first CMOS logic circuit MTC
3 to the second CMOS logic circuit MTC4 and the signal N1 from the second CMOS logic circuit MTC4 to the third CMOS logic circuit MTC4.
Since the signal N2 to the logic circuit MTC5 can be transmitted as usual, these signals return to the low potential state and the high potential state after an arbitrary delay time.
【0172】そして、任意のセットアップ時間を経た後
に、スリープモード切替反転信号SLB4及びSLB5
を低電位から高電位へと遷移させることにより、制御ス
イッチ用n−MOS型トランジスタTS6及びTS8を
導通状態に移行させる。これによって、第1のCMOS
論理回路MTC3及び第3のCMOS論理回路MTC5
のスリープモードからアクティブモードへのモード切り
替えが実行される。After an arbitrary setup time has passed, the sleep mode switching inversion signals SLB4 and SLB5
Is changed from a low potential to a high potential, thereby turning on the control switch n-MOS transistors TS6 and TS8. Thereby, the first CMOS
Logic circuit MTC3 and third CMOS logic circuit MTC5
Is switched from the sleep mode to the active mode.
【0173】この段階では、初期状態と同様に、第1乃
至第3のCMOS論理回路MTC3、MTC4、MTC
5は全てアクティブモードの状態にある。At this stage, similarly to the initial state, the first to third CMOS logic circuits MTC3, MTC4, MTC
5 are all in the active mode.
【0174】スリープモード切替反転信号SLB4及び
SLB5の低電位から高電位への移行から任意のリムー
バル時間が経過した後、信号N1及びN2はそれぞれ低
電位及び高電位に移行する。After an arbitrary removal time has elapsed from the transition of the sleep mode switching inversion signals SLB4 and SLB5 from the low potential to the high potential, the signals N1 and N2 transition to the low potential and the high potential, respectively.
【0175】なお、第1のCMOS論理回路MTC3及
び第3のCMOS論理回路MTC5がスリープモードか
らアクティブモードへ移行している間においては、スリ
ープモード切替信号SL3は低電位のままである。 (第3の実施形態)図8は本発明の第3の実施形態に係
る半導体集積論理回路103の一系統図を示している。
本実施形態に係る半導体集積論理回路103はアクティ
ブモード時の高速度化とスリープモード時の低消費電力
化を両立する電源遮断の機能付き電源回路を備えてい
る。Note that while the first CMOS logic circuit MTC3 and the third CMOS logic circuit MTC5 shift from the sleep mode to the active mode, the sleep mode switching signal SL3 remains at a low potential. Third Embodiment FIG. 8 is a system diagram of a semiconductor integrated logic circuit 103 according to a third embodiment of the present invention.
The semiconductor integrated logic circuit 103 according to the present embodiment includes a power supply circuit with a power cutoff function that achieves both high speed in the active mode and low power consumption in the sleep mode.
【0176】この半導体集積論理回路103は、インバ
ータ回路INV16と、CMOS論理回路MTC6と、
信号伝達回路TSR6と、第1の実施形態の場合と同様
のスリープモード制御回路(図示せず)と、からなって
いる。インバータ回路INV16とCMOS論理回路M
TC6とは相互に並列に接続され、信号伝達回路TSR
6はインバータ回路INV16とCMOS論理回路MT
C6との間に直列に接続されている。This semiconductor integrated logic circuit 103 includes an inverter circuit INV16, a CMOS logic circuit MTC6,
It comprises a signal transmission circuit TSR6 and a sleep mode control circuit (not shown) similar to that of the first embodiment. Inverter circuit INV16 and CMOS logic circuit M
The signal transmission circuit TSR is connected in parallel with TC6.
6 is an inverter circuit INV16 and a CMOS logic circuit MT
It is connected in series with C6.
【0177】CMOS論理回路MTC6は、低い閾値を
有するCMOSトランジスタからなり、かつ、高速動作
するCMOS論理回路群LGC9を主体回路とし、一端
は高電位側電源VDDに直接に接続され、他端は低電位
側電源VSSに直列接続された制御スイッチ用のn−M
OS型トランジスタTS9を介して低電位側電源VSS
に接続され、低電位側の疑似電源線を介して低電位側電
源VSSを給電されるようになっている。The CMOS logic circuit MTC6 is composed of a CMOS logic circuit group LGC9 which is composed of a CMOS transistor having a low threshold value and operates at high speed, and one end is directly connected to the high potential power supply VDD, and the other end is connected to the low potential power supply VDD. N-M for a control switch connected in series to the potential side power supply VSS
The low-potential-side power supply VSS via the OS-type transistor TS9
And a low-potential-side power supply VSS is supplied via a low-potential-side pseudo power supply line.
【0178】制御スイッチ用n−MOS型トランジスタ
TS9は、スリープモード制御回路から発せられるスリ
ープモード切替反転信号SLB6に応答して、開閉を制
御される。The opening and closing of the control switch n-MOS transistor TS9 is controlled in response to the sleep mode switching inversion signal SLB6 issued from the sleep mode control circuit.
【0179】制御スイッチ用n−MOS型トランジスタ
TS9のデバイスパラメータは、半導体集積論理回路1
03の構成要素であるCMOS論理回路群LGC9から
漏洩するサブスレッショルド電流の総和よりも制御スイ
ッチ用n−MOS型トランジスタTS9から漏洩するサ
ブスレッショルド電流の総和の方が小さくなるように、
設定されている。The device parameters of the control switch n-MOS transistor TS9 are set in the semiconductor integrated logic circuit 1
03, so that the sum of the sub-threshold currents leaking from the control switch n-MOS transistor TS9 is smaller than the sum of the sub-threshold currents leaking from the CMOS logic circuit group LGC9, which is a component of No. 03.
Is set.
【0180】従って、アクティブモードにおいては、す
なわち、制御スイッチ用n−MOS型トランジスタTS
9に高電位のスリープモード切替反転信号SLB6(S
LB6=「1」)が印加されている場合には、制御スイ
ッチ用n−MOS型トランジスタTS9は導通状態にあ
り、CMOS論理回路群LGC9には低電位側電源VS
Sが供給される。Therefore, in the active mode, that is, the control switch n-MOS type transistor TS
9, the sleep mode switching inversion signal SLB6 (S
LB6 = “1”) is applied, the control switch n-MOS transistor TS9 is in a conductive state, and the low-potential-side power supply VS is supplied to the CMOS logic circuit group LGC9.
S is supplied.
【0181】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用n−MOS型トランジスタTS9に
低電位のスリープモード切替反転信号SLB6(SLB
6=「0」)が印加されている場合においては、制御ス
イッチ用n−MOS型トランジスタTS9は遮断状態に
ある。このため、CMOS論理回路群LGC9への低電
位側電源VSSの供給は遮断されるとともに、サブスレ
ッショルド漏洩電流をも抑制することができ、スリープ
モード時の低消費電力化を図ることができるようになっ
ている。On the other hand, in the sleep mode, that is, the low potential sleep mode switching inversion signal SLB6 (SLB) is supplied to the control switch n-MOS transistor TS9.
6 = “0”), the control switch n-MOS transistor TS9 is in a cutoff state. Therefore, the supply of the low-potential-side power supply VSS to the CMOS logic circuit group LGC9 is cut off, the sub-threshold leakage current can be suppressed, and the power consumption in the sleep mode can be reduced. Has become.
【0182】なお、インバータ回路INV16は、サブ
スレッショルド漏洩電流の少ないデバイスパラメータを
有するCMOSトランジスタから構成されているため
に、高電位側電源VDDと低電位側電源VSSの両電源
から直接に電力を供給されても、サブスレッショルド漏
洩電流が流れることはない。Since the inverter circuit INV16 is composed of CMOS transistors having device parameters with small sub-threshold leakage current, power is directly supplied from both the high-potential power supply VDD and the low-potential power supply VSS. No sub-threshold leakage current flows.
【0183】ただし、サブスレッショルド漏洩電流が少
ないデバイスパラメータを有するCMOSトランジスタ
は二律背反として動作速度は遅くなる。However, a CMOS transistor having a device parameter with a small subthreshold leakage current has a trade-off, and the operation speed is slow.
【0184】さらに、CMOS論理回路MTC6とイン
バータ回路INV16との間には、信号伝達回路TRS
6が配置されている。この信号伝達回路TRS6は、線
路分断回路CTF6と信号固定回路CLP6との組み合
わせから構成されている。Further, a signal transmission circuit TRS is provided between the CMOS logic circuit MTC6 and the inverter circuit INV16.
6 are arranged. This signal transmission circuit TRS6 is composed of a combination of a line dividing circuit CTF6 and a signal fixing circuit CLP6.
【0185】信号固定回路CLP6は、制御信号EQ3
に応答して、信号の固定と固定解除を行い、線路分断回
路CTF6は、インバータ回路INV15を経て送られ
てくる制御信号EQ3に応答して、信号の伝送と遮断を
制御する。The signal fixing circuit CLP6 receives the control signal EQ3
, The signal is fixed and released, and the line disconnecting circuit CTF6 controls signal transmission and cutoff in response to the control signal EQ3 sent via the inverter circuit INV15.
【0186】線路分断回路CTF6は、サブスレッショ
ルド電流漏洩やゲート・トンネル電流漏洩が少ない特性
を有するメイク型スイッチからなる。サブスレッショル
ド漏電流洩やゲート・トンネル電流漏洩を少なくするた
めには、閾値を高めたり、ゲート長を長くしたり、又
は、ゲート絶縁膜を厚くすればよい。The line disconnecting circuit CTF6 is composed of a make-type switch having a characteristic that the leakage of the subthreshold current and the leakage of the gate tunnel current are small. In order to reduce the sub-threshold leakage current and the gate / tunnel current leakage, the threshold value may be increased, the gate length may be increased, or the gate insulating film may be increased.
【0187】信号固定回路CLP6は、第1のインバー
タ回路INV17と、第2のインバータ回路INV18
と、双方のインバータ回路の間に配置されたメイク型ス
イッチSWとを備える双安定素子から構成されている。
信号固定回路CLP6は、線路分断回路CTF6と次段
インバータ回路INV16との接続点を一方の節点とし
ている。The signal fixing circuit CLP6 includes a first inverter circuit INV17 and a second inverter circuit INV18.
And a bistable element including a make-type switch SW disposed between the two inverter circuits.
The signal fixing circuit CLP6 has one node as a connection point between the line dividing circuit CTF6 and the next-stage inverter circuit INV16.
【0188】線路分断回路CTF6と次段インバータ回
路INV16との接続節点を入力とする第2のインバー
タ回路INV18の出力が第1のインバータ回路INV
17の入力となり、さらに、第1のインバータ回路IN
V17の出力は、制御信号EQ3に応答するメイク型ス
イッチSWを介して、線路分断回路CTF6と次段イン
バータ回路INV16との接続節点へと帰還される。The output of the second inverter circuit INV18, which receives the connection node between the line disconnecting circuit CTF6 and the next-stage inverter circuit INV16, is supplied to the first inverter circuit INV.
17 and the first inverter circuit IN
The output of V17 is fed back to the connection node between the line dividing circuit CTF6 and the next-stage inverter circuit INV16 via the make switch SW responsive to the control signal EQ3.
【0189】図8に示した本実施形態に係る半導体集積
論理回路103の動作について図9に示すタイミングチ
ャートを参照して以下に説明する。The operation of the semiconductor integrated logic circuit 103 according to the present embodiment shown in FIG. 8 will be described below with reference to the timing chart shown in FIG.
【0190】先ず、図9に示すタイミングチャートの前
半として、CMOS論理回路MTC6をアクティブモー
ドからスリープモードへモード遷移させる場合の制御動
作を説明する。First, as the first half of the timing chart shown in FIG. 9, a control operation when the CMOS logic circuit MTC6 makes a mode transition from the active mode to the sleep mode will be described.
【0191】初期状態においては、高電位信号のスリー
プモード切替反転信号SLB6(SLB6=「1」)が
制御スイッチ用n−MOS型トランジスタTS9に印加
されていることによって、CMOS論理回路MTC6は
アクティブモードにあると仮定する。In the initial state, the CMOS logic circuit MTC6 is in the active mode because the sleep mode switching inversion signal SLB6 (SLB = “1”) of the high potential signal is applied to the control switch n-MOS transistor TS9. Suppose that
【0192】このとき、制御信号EQ3は低電位信号
(EQ3=「0」)であって、線路分断回路CTF6を
なすメイク型スイッチは導通状態となり、他方、信号固
定回路CLP6の構成要素であるメイク型スイッチSW
は遮断状態にある。このため、論理回路MTC6からイ
ンバータ回路INV16への信号は通常のように伝達す
ることが可能な状態にある。この場合のCMOS論理回
路MTC6の出力は高電位信号(「1」)である。At this time, the control signal EQ3 is a low-potential signal (EQ3 = "0"), and the make-type switch forming the line disconnecting circuit CTF6 is turned on, while the make-up switch which is a component of the signal fixing circuit CLP6 is made. Type switch SW
Is in the shut-off state. Therefore, the signal from logic circuit MTC6 to inverter circuit INV16 can be transmitted as usual. The output of the CMOS logic circuit MTC6 in this case is a high potential signal ("1").
【0193】ここで、スリープモード切替反転信号SL
B6を高電位から低電位へ遷移させることにより、制御
スイッチ用n−MOS型トランジスタTS9を遮断状態
に移行させ、CMOS論理回路MTC6をアクティブモ
ードからスリープモードへモード遷移させる。Here, the sleep mode switching inversion signal SL
By shifting B6 from the high potential to the low potential, the control switch n-MOS transistor TS9 is shifted to the cutoff state, and the mode of the CMOS logic circuit MTC6 is shifted from the active mode to the sleep mode.
【0194】そして、任意のホールド時間を経た後に、
制御信号EQ3を低電位から高電位へと遷移させること
により、線路分断回路CTF6をなすメイク型スイッチ
は遮断状態となり、他方、信号固定回路CLP6の構成
要素であるメイク型スイッチSWは導通状態に移行す
る。このため、制御信号EQ3を低電位から高電位に変
化させる直前のCMOS論理回路MTC6の出力信号状
態を第1のインバータ回路INV17と第2のインバー
タ回路INV18とからなる双安定素子が記憶し、次段
のインバータ回路INV16への入力信号が固定され
る。After an arbitrary hold time,
By making the control signal EQ3 transition from the low potential to the high potential, the make switch forming the line dividing circuit CTF6 is turned off, while the make switch SW which is a component of the signal fixing circuit CLP6 is turned on. I do. For this reason, the bistable element including the first inverter circuit INV17 and the second inverter circuit INV18 stores the output signal state of the CMOS logic circuit MTC6 immediately before changing the control signal EQ3 from the low potential to the high potential. The input signal to the inverter circuit INV16 of the stage is fixed.
【0195】従って、CMOS論理回路MTC6及びイ
ンバータ回路INV16において想定される漏洩電流経
路、すなわち、図10に示した従来技術の問題点である
オーバーラップ貫通電流経路PS4に相当する漏洩電流
経路の発生を回避することができる。Therefore, a leakage current path assumed in the CMOS logic circuit MTC6 and the inverter circuit INV16, that is, a leakage current path corresponding to the overlap through current path PS4 which is a problem of the prior art shown in FIG. Can be avoided.
【0196】次に、CMOS論理回路MTC6をスリー
プモードからアクティブモードへと遷移させる方法を説
明する。Next, a method of transitioning the CMOS logic circuit MTC6 from the sleep mode to the active mode will be described.
【0197】制御信号EQ3を高電位から低電位へと遷
移させることにより、線路分断回路CTF6をなすメイ
ク型スイッチは導通状態となり、他方、信号固定回路C
LP6をなすメイク型スイッチSWは遮断状態に移行す
る。このため、CMOS論理回路MTC6からインバー
タ回路INV16への信号N3が通常のように伝達でき
る状態になるので、任意の遅延時間を経た後に、元の信
号状態へと復帰する。すなわち、スリープモードからア
クティブモードへ遷移させる場合、そのスリープモード
以前に存在していたアクティブモードの内部状態が完全
に再現される。By making the control signal EQ3 transition from the high potential to the low potential, the make switch forming the line disconnecting circuit CTF6 becomes conductive, while the signal fixing circuit C
Make-type switch SW constituting LP6 shifts to the cutoff state. Therefore, the signal N3 from the CMOS logic circuit MTC6 to the inverter circuit INV16 can be transmitted as usual, and the signal state returns to the original state after an arbitrary delay time. That is, when transitioning from the sleep mode to the active mode, the internal state of the active mode existing before the sleep mode is completely reproduced.
【0198】そして、任意のセットアップ時間を経た後
に、スリープモード切替反転信号SLB6を低電位から
高電位へと遷移させることにより、制御スイッチ用n−
MOS型トランジスタTS9を導通状態に移行させ、C
MOS論理回路MTC6をスリープモードからアクティ
ブモードへモード遷移させ、演算を完了する。After an arbitrary set-up time has elapsed, the sleep mode switching inversion signal SLB6 is changed from a low potential to a high potential, thereby providing the control switch n-
The MOS transistor TS9 is turned on, and C
The mode transition of the MOS logic circuit MTC6 from the sleep mode to the active mode is performed, and the operation is completed.
【0199】次いで、CMOS論理回路MTC6を再び
アクティブモードからスリープモードへモード遷移させ
る方法を説明する。Next, a method of causing the CMOS logic circuit MTC6 to make a mode transition from the active mode to the sleep mode again will be described.
【0200】初期状態においては、高電位信号のスリー
プモード切替反転信号SLB6(SLB6=「1」)が
制御スイッチ用n−MOS型トランジスタTS9に印加
されている。In the initial state, the sleep mode switching inversion signal SLB6 (SLB = “1”) of the high potential signal is applied to the control switch n-MOS transistor TS9.
【0201】このとき、制御信号EQ3は低電位信号
(EQ3=「0」)であって、線路分断回路CTF6を
なすメイク型スイッチは導通状態となり、他方、信号固
定回路CLP6の構成要素であるメイク型スイッチSW
は遮断状態にある。このため、論理回路MTC6からイ
ンバータ回路INV16への信号は通常のように伝達す
ることが可能な状態にある。この場合のCMOS論理回
路MTC6の出力は高電位信号(「1」)である。At this time, the control signal EQ3 is a low-potential signal (EQ3 = "0"), and the make-type switch forming the line disconnecting circuit CTF6 is turned on, while the make-up switch which is a component of the signal fixing circuit CLP6 is made. Type switch SW
Is in the shut-off state. Therefore, the signal from logic circuit MTC6 to inverter circuit INV16 can be transmitted as usual. The output of the CMOS logic circuit MTC6 in this case is a high potential signal ("1").
【0202】このCMOS論理回路MTC6の出力信号
N3は、アクティブモードの途中において、高電位
(「1」)から低電位(「0」)に移行する。The output signal N3 of the CMOS logic circuit MTC6 changes from a high potential ("1") to a low potential ("0") during the active mode.
【0203】ここで、スリープモード切替反転信号SL
B6を高電位から低電位へ遷移させることにより、制御
スイッチ用n−MOS型トランジスタTS9を遮断状態
に移行させ、CMOS論理回路MTC6をアクティブモ
ードからスリープモードへモード遷移させる。Here, the sleep mode switching inversion signal SL
By shifting B6 from the high potential to the low potential, the control switch n-MOS transistor TS9 is shifted to the cutoff state, and the mode of the CMOS logic circuit MTC6 is shifted from the active mode to the sleep mode.
【0204】そして、任意のホールド時間を経た後に、
制御信号EQ3を低電位から高電位へと遷移させること
により、線路分断回路CTF6をなすメイク型スイッチ
は遮断状態となり、他方、信号固定回路CLP6の構成
要素であるメイク型スイッチSWは導通状態に移行す
る。このため、制御信号EQ3を低電位から高電位に変
化させる直前のCMOS論理回路MTC6の出力信号状
態を第1のインバータ回路INV17と第2のインバー
タ回路INV18とからなる双安定素子が記憶し、次段
のインバータ回路INV16への入力信号が固定され
る。Then, after an arbitrary hold time,
By making the control signal EQ3 transition from the low potential to the high potential, the make switch forming the line dividing circuit CTF6 is turned off, while the make switch SW which is a component of the signal fixing circuit CLP6 is turned on. I do. For this reason, the bistable element including the first inverter circuit INV17 and the second inverter circuit INV18 stores the output signal state of the CMOS logic circuit MTC6 immediately before changing the control signal EQ3 from the low potential to the high potential. The input signal to the inverter circuit INV16 of the stage is fixed.
【0205】次に、CMOS論理回路MTC6を再びス
リープモードからアクティブモードへモード遷移させる
方法を説明する。Next, a method of causing the CMOS logic circuit MTC6 to make a mode transition from the sleep mode to the active mode again will be described.
【0206】先ず、制御信号EQ3を高電位から低電位
へと遷移させることにより、線路分断回路CTF6をな
すメイク型スイッチは導通状態となり、他方、信号固定
回路CLP6をなすメイク型スイッチSWは遮断状態に
移行する。このため、CMOS論理回路MTC6からイ
ンバータ回路INV16への信号N3が通常のように伝
達できる状態になるので、任意の遅延時間を経た後に、
信号N3は低電位から高電位への移行を開始する。First, by making the control signal EQ3 transition from the high potential to the low potential, the make switch forming the line dividing circuit CTF6 is turned on, and the make switch SW forming the signal fixing circuit CLP6 is turned off. Move to Therefore, the signal N3 from the CMOS logic circuit MTC6 to the inverter circuit INV16 can be transmitted as usual, and after an arbitrary delay time,
Signal N3 initiates a transition from a low potential to a high potential.
【0207】そして、任意のセットアップ時間を経た後
に、スリープモード切替反転信号SLB6を低電位から
高電位へと遷移させることにより、制御スイッチ用n−
MOS型トランジスタTS9を導通状態に移行させ、C
MOS論理回路MTC6をスリープモードからアクティ
ブモードへモード遷移させ、演算を完了する。Then, after an arbitrary set-up time has elapsed, the sleep mode switching inversion signal SLB6 is changed from the low potential to the high potential, so that the control switch n-
The MOS transistor TS9 is turned on, and C
The mode transition of the MOS logic circuit MTC6 from the sleep mode to the active mode is performed, and the operation is completed.
【0208】スリープモード切替反転信号SLB6の低
電位から高電位への移行から任意のリムーバル時間を経
た後、信号N3は高電位から低電位に移行する。After an arbitrary removal time has elapsed from the transition of the sleep mode switching inversion signal SLB6 from the low potential to the high potential, the signal N3 transitions from the high potential to the low potential.
【0209】[0209]
【発明の効果】以上のように、本発明によれば、半導体
集積論理回路のスリープモード時において、サブスレッ
ショルド電流のみならずゲートトンネル電流、ひいて
は、副次的に発生するオーバーラップ貫通電流をも遮断
することが可能である。このため、スリープモード時の
あらゆる漏洩電流を遮断し、スリープモード時の消費電
力の低減化を図ることができる。As described above, according to the present invention, in the sleep mode of the semiconductor integrated logic circuit, not only the subthreshold current but also the gate tunnel current and, consequently, the overlap through current generated as a subsidiary. It is possible to shut off. Therefore, any leakage current in the sleep mode can be cut off, and power consumption in the sleep mode can be reduced.
【図1】図1は、本発明の第1の実施形態に係る半導体
集積論理回路のブロック図である。FIG. 1 is a block diagram of a semiconductor integrated logic circuit according to a first embodiment of the present invention.
【図2】図2は、図1に示した半導体集積論理回路の制
御方法を示すフローチャートである。FIG. 2 is a flowchart illustrating a control method of the semiconductor integrated logic circuit illustrated in FIG. 1;
【図3】図3は、図1に示した半導体集積論理回路の制
御方法を示すフローチャートである。FIG. 3 is a flowchart illustrating a control method of the semiconductor integrated logic circuit illustrated in FIG. 1;
【図4】図4は、図1に示した半導体集積論理回路の制
御方法を示すフローチャートである。FIG. 4 is a flowchart illustrating a control method of the semiconductor integrated logic circuit illustrated in FIG. 1;
【図5】図5は、図1に示した半導体集積論理回路の制
御方法を示すフローチャートである。FIG. 5 is a flowchart showing a control method of the semiconductor integrated logic circuit shown in FIG. 1;
【図6】図6は、本発明の第2の実施形態に係る半導体
集積論理回路のブロック図である。FIG. 6 is a block diagram of a semiconductor integrated logic circuit according to a second embodiment of the present invention.
【図7】図7は、図6に示した半導体集積論理回路の制
御のための各信号のタイミングチャートである。7 is a timing chart of signals for controlling the semiconductor integrated logic circuit shown in FIG. 6;
【図8】図8は、本発明の第3の実施形態に係る半導体
集積論理回路のブロック図である。FIG. 8 is a block diagram of a semiconductor integrated logic circuit according to a third embodiment of the present invention.
【図9】図9は、図8に示した半導体集積論理回路の制
御のための各信号のタイミングチャートである。FIG. 9 is a timing chart of signals for controlling the semiconductor integrated logic circuit shown in FIG. 8;
【図10】図10は、従来の半導体集積論理回路のブロ
ック図である。FIG. 10 is a block diagram of a conventional semiconductor integrated logic circuit.
100 従来の半導体集積論理回路 INV1−INV8 インバータ回路 10、40、50、80 p−MOS型トランジスタ 20、30、60、70 n−MOS型トランジスタ 101 第1の実施形態に係る半導体集積論理回路 INV9 第1のインバータ回路 INV12 第2のインバータ回路 MTC1 第1のCMOS論理回路 MTC2 第2のCMOS論理回路 SMS スリープモード制御回路 LGC4 CMOS論理回路群 TS4 n−MOS型トランジスタ LGC5 CMOS論理回路群 TS5 p−MOS型トランジスタ VDD 高電位側電源 VSS 低電位側電源 SLB3 スリープモード切替反転信号 SL2 スリープモード切替信号 TRS1 第1の信号伝達回路 TRS2 第2の信号伝達回路 TRS3 第3の信号伝達回路 CTF1、CTF2、CTF3 線路分断回路 CLP1、CLP2、CLP3 信号固定回路 102 第2の実施形態に係る半導体集積論理回路 MTC3 第1のCMOS論理回路 MTC4 第2のCMOS論理回路 MTC5 第3のCMOS論理回路 LGC6、LGC7、LGC8 CMOS論理回路群 TS6、TS8 n−MOS型トランジスタ TS7 p−MOS型トランジスタ SLB4、SLB5 スリープモード切替反転信号 SL3 スリープモード切替信号 TRS4 第1の信号伝達回路 TRS5 第2の信号伝達回路 CTF4、CTF5 線路分断回路 CLP4、CLP5 信号固定回路 103 第3の実施形態に係る半導体集積論理回路 MTC6 CMOS論理回路 LGC9 CMOS論理回路群 TS9 n−MOS型トランジスタ INV15、INV16 インバータ回路 INV17 第1のインバータ回路 INV18 第2のインバータ回路 SLB6 スリープモード切替反転信号 TRS6 信号伝達回路 CTF6 線路分断回路 CLP6 信号固定回路 REFERENCE SIGNS LIST 100 Conventional semiconductor integrated logic circuit INV1-INV8 Inverter circuit 10, 40, 50, 80 p-MOS transistor 20, 30, 60, 70 n-MOS transistor 101 Semiconductor integrated logic circuit according to first embodiment INV9 1 inverter circuit INV12 2nd inverter circuit MTC1 1st CMOS logic circuit MTC2 2nd CMOS logic circuit SMS sleep mode control circuit LGC4 CMOS logic circuit group TS4 n-MOS type transistor LGC5 CMOS logic circuit group TS5 p-MOS type Transistor VDD High-potential-side power supply VSS Low-potential-side power supply SLB3 Sleep mode switching inversion signal SL2 Sleep mode switching signal TRS1 First signal transmission circuit TRS2 Second signal transmission circuit TRS3 Third signal transmission circuit CTF , CTF2, CTF3 Line disconnecting circuit CLP1, CLP2, CLP3 Signal fixing circuit 102 Semiconductor integrated logic circuit according to second embodiment MTC3 First CMOS logic circuit MTC4 Second CMOS logic circuit MTC5 Third CMOS logic circuit LGC6, LGC7, LGC8 CMOS logic circuit group TS6, TS8 n-MOS type transistor TS7 p-MOS type transistor SLB4, SLB5 Sleep mode switching inversion signal SL3 Sleep mode switching signal TRS4 First signal transmission circuit TRS5 Second signal transmission circuit CTF4, CTF5 Line disconnection circuit CLP4, CLP5 Signal fixing circuit 103 Semiconductor integrated logic circuit according to the third embodiment MTC6 CMOS logic circuit LGC9 CMOS logic circuit group TS9 n-MOS transistor INV15 INV16 Inverter circuit INV17 First inverter circuit INV18 Second inverter circuit SLB6 Sleep mode switching inversion signal TRS6 Signal transmission circuit CTF6 Line disconnection circuit CLP6 Signal fixing circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H03K 19/00 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H03K 19/00
Claims (25)
バイスパラメータを有するCMOSトランジスタからな
る第1及び第2のインバータ回路と、 低い閾値を有するCMOSトランジスタからなり、高速
動作を行う第1のCMOS論理回路群を有し、高電位側
電源は直接に供給され、低電位側電源は第1のトランジ
スタを介して供給され、前記第1及び第2のインバータ
回路との間に並列に接続されている電源遮断機能付きの
第1のCMOS論理回路と、 低い閾値を有するCMOSトランジスタからなり、高速
動作を行う第2のCMOS論理回路群を有し、低電位側
電源は直接に供給され、高電位側電源は第2のトランジ
スタを介して供給され、前記第1及び第2のインバータ
回路との間に並列に接続されている電源遮断機能付きの
第2のCMOS論理回路と、 前記第1及び第2のトランジスタをそれぞれ独立にアク
ティブモードとスリープモードとにすることができるス
リープモード制御回路と、 を備えることを特徴とする半導体集積論理回路。1. A first CMOS logic circuit group comprising a CMOS transistor having a device parameter with a small sub-threshold leakage current and having a low threshold value and a CMOS transistor having a low threshold value and operating at a high speed. A high-potential-side power supply is supplied directly, and a low-potential-side power supply is supplied via a first transistor, and is connected in parallel with the first and second inverter circuits. And a second CMOS logic circuit group comprising a CMOS transistor having a low threshold value and operating at a high speed. The low-potential-side power supply is directly supplied, and the high-potential-side power supply is And a second power-supply function-supplied second power supply, which is supplied through two transistors and is connected in parallel with the first and second inverter circuits. MOS logic circuit and a semiconductor integrated logic circuit, characterized in that and a sleep mode control circuit which can be an active mode and a sleep mode independently of said first and second transistors.
トランジスタであることを特徴とする請求項1に記載の
半導体集積論理回路。2. The semiconductor integrated logic circuit according to claim 1, wherein said first transistor is an n-MOS type transistor.
トランジスタであることを特徴とする請求項1又は2に
記載の半導体集積論理回路。3. The semiconductor integrated logic circuit according to claim 1, wherein said second transistor is a p-MOS type transistor.
メータは、前記第1のCMOS論理回路群から漏洩する
サブスレッショルド電流の総和より前記第1のトランジ
スタから漏洩するサブスレッショルド電流の総和の方が
小さくなるように設定されており、 前記第2のトランジスタのデバイスパラメータは、前記
第2のCMOS論理回路群から漏洩するサブスレッショ
ルド電流の総和より前記第2のトランジスタから漏洩す
るサブスレッショルド電流の総和の方が小さくなるよう
に設定されていることを特徴とする請求項1乃至3の何
れか一項に記載の半導体集積論理回路。4. The device parameter of the first transistor, wherein the sum of sub-threshold currents leaking from the first transistor is smaller than the sum of sub-threshold currents leaking from the first CMOS logic circuit group. The device parameter of the second transistor is such that the sum of the sub-threshold currents leaking from the second transistor is greater than the sum of the sub-threshold currents leaking from the second CMOS logic circuit group. The semiconductor integrated logic circuit according to claim 1, wherein the setting is made smaller.
に前記第1及び第2のCMOS論理回路の各々の間に配
置されている信号伝達回路をさらに備えることを特徴と
する請求項1乃至4の何れか一項に記載の半導体集積論
理回路。5. The semiconductor device according to claim 1, further comprising a signal transmission circuit disposed between each of said first and second inverter circuits and each of said first and second CMOS logic circuits. 13. The semiconductor integrated logic circuit according to claim 1.
を制御する線路分断回路と、信号の固定と解除を制御す
る信号固定回路との組み合わせからなるものであり、前
記スリープモード制御回路により制御されるものである
ことを特徴とする請求項5に記載の半導体集積論理回
路。6. The signal transmission circuit includes a combination of a line disconnection circuit that controls transmission and interruption of a signal and a signal fixing circuit that controls fixing and release of a signal. The semiconductor integrated logic circuit according to claim 5, wherein the semiconductor integrated logic circuit is controlled.
からなり、高速動作を行う第1のCMOS論理回路群を
有し、高電位側電源は直接に供給され、低電位側電源は
第1のトランジスタを介して供給される第1のCMOS
論理回路と、 低い閾値を有するCMOSトランジスタからなり、高速
動作を行う第2のCMOS論理回路群を有し、低電位側
電源は直接に供給され、高電位側電源は第2のトランジ
スタを介して供給される第2のCMOS論理回路と、 低い閾値を有するCMOSトランジスタからなり、高速
動作を行う第3のCMOS論理回路群を有し、高電位側
電源は直接に供給され、低電位側電源は第3のトランジ
スタを介して供給される第3のCMOS論理回路と、 前記第1、第2及び第3のトランジスタをそれぞれ独立
にアクティブモードとスリープモードとにすることがで
きるスリープモード制御回路と、 を備えることを特徴とする半導体集積論理回路。7. A high-potential-side power supply is directly supplied, and a low-potential-side power supply is supplied through a first transistor. The first CMOS logic circuit group includes a CMOS transistor having a low threshold value and operates at high speed. First CMOS supplied by
A second CMOS logic circuit group including a logic circuit and a CMOS transistor having a low threshold value and performing high-speed operation; a low-potential-side power supply is directly supplied; A second CMOS logic circuit to be supplied and a third CMOS logic circuit group comprising a CMOS transistor having a low threshold value and operating at a high speed, and a high-potential-side power supply is directly supplied, and a low-potential-side power supply is A third CMOS logic circuit supplied through a third transistor, a sleep mode control circuit capable of setting the first, second, and third transistors to an active mode and a sleep mode independently of each other; A semiconductor integrated logic circuit comprising:
MOS型トランジスタであることを特徴とする請求項7
に記載の半導体集積論理回路。8. The method according to claim 1, wherein the first and third transistors are n-
8. A MOS type transistor.
4. The semiconductor integrated logic circuit according to claim 1.
トランジスタであることを特徴とする請求項7又は8に
記載の半導体集積論理回路。9. The semiconductor integrated logic circuit according to claim 7, wherein said second transistor is a p-MOS transistor.
ラメータは、前記第1のCMOS論理回路群から漏洩す
るサブスレッショルド電流の総和より前記第1のトラン
ジスタから漏洩するサブスレッショルド電流の総和の方
が小さくなるように設定されており、 前記第2のトランジスタのデバイスパラメータは、前記
第2のCMOS論理回路群から漏洩するサブスレッショ
ルド電流の総和より前記第2のトランジスタから漏洩す
るサブスレッショルド電流の総和の方が小さくなるよう
に設定されており、 前記第1のトランジスタのデバイスパラメータは、前記
第1のCMOS論理回路群から漏洩するサブスレッショ
ルド電流の総和より前記第1のトランジスタから漏洩す
るサブスレッショルド電流の総和の方が小さくなるよう
に設定されていることを特徴とする請求項7乃至9の何
れか一項に記載の半導体集積論理回路。10. A device parameter of the first transistor, wherein the sum of sub-threshold currents leaking from the first transistor is smaller than the sum of sub-threshold currents leaking from the first CMOS logic circuit group. The device parameter of the second transistor is such that the sum of the sub-threshold currents leaking from the second transistor is greater than the sum of the sub-threshold currents leaking from the second CMOS logic circuit group. The device parameter of the first transistor is smaller than the sum of sub-threshold currents leaking from the first CMOS logic circuit group, and the sum of the sub-threshold currents leaking from the first transistor is smaller than the sum of the sub-threshold currents leaking from the first CMOS logic circuit group. Is set to be smaller The semiconductor integrated logic circuit according to any one of claims 7 to 9, characterized in that.
理回路の各々の間に配置されている第1及び第2の信号
伝達回路をさらに備えることを特徴とする請求項7乃至
10の何れか一項に記載の半導体集積論理回路。11. The circuit according to claim 7, further comprising first and second signal transmission circuits disposed between each of said first, second and third CMOS logic circuits. The semiconductor integrated logic circuit according to claim 1.
々は、信号の伝送と遮断を制御する線路分断回路と、信
号の固定と解除を制御する信号固定回路との組み合わせ
からなるものであることを特徴とする請求項11に記載
の半導体集積論理回路。12. Each of the first and second signal transmission circuits includes a combination of a line dividing circuit for controlling transmission and interruption of a signal and a signal fixing circuit for controlling fixing and release of a signal. The semiconductor integrated logic circuit according to claim 11, wherein:
理回路は前記スリープモード制御回路により、それぞれ
独立にアクティブモードとスリープモードに設定される
ものであることを特徴とする請求項7乃至12の何れか
一項に記載の半導体集積論理回路。13. The sleep mode control circuit according to claim 7, wherein said first, second and third CMOS logic circuits are independently set to an active mode and a sleep mode, respectively. 13. The semiconductor integrated logic circuit according to claim 12.
方の信号伝達回路における前記線路分断回路はメイク型
スイッチからなるものであることを特徴とする請求項1
2に記載の半導体集積論理回路。14. The circuit according to claim 1, wherein the line dividing circuit in one of the first and second signal transmission circuits comprises a make switch.
3. The semiconductor integrated logic circuit according to 2.
方の信号伝達回路における前記線路分断回路は、n−M
OS型トランジスタ及びp−MOS型トランジスタを備
えるトランスファーゲートからなるものであることを特
徴とする請求項12に記載の半導体集積論理回路。15. The line dividing circuit in the other signal transmission circuit of the first and second signal transmission circuits, wherein the n-M
13. The semiconductor integrated logic circuit according to claim 12, comprising a transfer gate including an OS transistor and a p-MOS transistor.
デバイスパラメータを有するCMOSトランジスタから
なるインバータ回路と、 低い閾値を有するCMOSトランジスタからなり、高速
動作を行うCMOS論理回路群を有し、高電位側電源は
直接に供給され、低電位側電源は第1のトランジスタを
介して供給され、前記インバータ回路と並列に接続され
ているCMOS論理回路と、 前記インバータ回路と前記CMOS論理回路との間に接
続された信号伝達回路と、 を備えることを特徴とする半導体集積論理回路。16. An inverter circuit comprising a CMOS transistor having a device parameter with a small sub-threshold leakage current and a CMOS logic circuit group comprising a CMOS transistor having a low threshold value and operating at a high speed. And a low-potential-side power supply is supplied via a first transistor, and a CMOS logic circuit connected in parallel with the inverter circuit; and a signal connected between the inverter circuit and the CMOS logic circuit. A semiconductor integrated logic circuit, comprising: a transmission circuit;
型トランジスタであることを特徴とする請求項16に記
載の半導体集積論理回路。17. The method according to claim 17, wherein the first transistor is an n-MOS.
17. The semiconductor integrated logic circuit according to claim 16, wherein the semiconductor integrated logic circuit is a type transistor.
ラメータは、前記CMOS論理回路群から漏洩するサブ
スレッショルド電流の総和より前記第1のトランジスタ
から漏洩するサブスレッショルド電流の総和の方が小さ
くなるように設定されていることを特徴とする請求項1
6又は17に記載の半導集積論理回路。18. The device parameter of the first transistor is set such that the sum of sub-threshold currents leaking from the first transistor is smaller than the sum of sub-threshold currents leaking from the CMOS logic circuit group. 2. The method according to claim 1, wherein
18. The semiconductor integrated logic circuit according to 6 or 17.
断を制御する線路分断回路と、信号の固定と解除を制御
する信号固定回路との組み合わせからなるものであるこ
とを特徴とする請求項16乃至18の何れか一項に記載
の半導体集積論理回路。19. The signal transmission circuit according to claim 1, wherein the signal transmission circuit comprises a combination of a line dividing circuit for controlling transmission and interruption of the signal and a signal fixing circuit for controlling fixing and release of the signal. 19. The semiconductor integrated logic circuit according to any one of 16 to 18.
からなるものであることを特徴とする請求項19に記載
の半導体集積論理回路。20. The semiconductor integrated logic circuit according to claim 19, wherein said line dividing circuit comprises a make switch.
回路と第2のインバータ回路とを有する双安定素子から
なり、該双安定素子は、前記線路分断回路と前記インバ
ータ回路との接続点を一方の節点とし、 前記第2のインバータ回路は前記線路分断回路と前記イ
ンバータ回路との接続節点を入力とし、前記第2のイン
バータ回路の出力は前記第1のインバータ回路の入力と
なり、前記第1のインバータ回路の出力は前記線路分断
回路と前記インバータ回路との接続節点に帰還されるも
のであることを特徴とする請求項19に記載の半導体集
積論理回路。21. The signal fixing circuit includes a bistable element having a first inverter circuit and a second inverter circuit, and the bistable element has a connection point between the line dividing circuit and the inverter circuit. The second inverter circuit receives a connection node between the line dividing circuit and the inverter circuit as an input, an output of the second inverter circuit becomes an input of the first inverter circuit, and 20. The semiconductor integrated logic circuit according to claim 19, wherein an output of the inverter circuit is fed back to a connection node between the line dividing circuit and the inverter circuit.
第1のトランジスタに印加されるスリープモード切替反
転信号を高電位信号から低電位信号に遷移させることに
よって、前記第1のトランジスタを遮断状態にし、前記
第1のCMOS論理回路群への電力供給及び前記第1の
CMOS論理回路群からのサブスレッショルド電流の漏
洩を遮断する過程と、 前記第1のインバータ回路から前記第1のCMOS論理
回路へ伝達されていた信号を分断する過程と、 前記第1のCMOS論理回路群に出力される信号を固定
化する過程と、 前記第1のCMOS論理回路から前記第2のCMOS論
理回路へ伝達されていた信号を分断する過程と、 前記第2のCMOS論理回路群に出力される信号を固定
化する過程と、 を備える、請求項1乃至6の何れか一項に記載の半導体
集積論理回路を制御する方法。22. The sleep mode switching inversion signal applied from the sleep mode control circuit to the first transistor is changed from a high potential signal to a low potential signal, so that the first transistor is turned off. Supplying power to a first CMOS logic circuit group and blocking leakage of a sub-threshold current from the first CMOS logic circuit group; and transmitting the power to the first CMOS logic circuit from the first inverter circuit. Dividing the signal that has been output, fixing the signal output to the first CMOS logic circuit group, and transmitting the signal from the first CMOS logic circuit to the second CMOS logic circuit. 7. The method according to claim 1, further comprising: dividing the output of the second CMOS logic circuit group; and fixing the signal output to the second CMOS logic circuit group. Method of controlling the semiconductor integrated logic circuit according to an item.
れていた信号の固定化を解除する過程と、 前記第1のインバータ回路から前記第1のCMOS論理
回路へ信号を伝達する経路を分断状態から導通状態に移
行させる過程と、 前記第2のCMOS論理回路に印加されていた信号の固
定化を解除する過程と、 前記第1のCMOS論理回路から前記第2のCMOS論
理回路へ信号を伝達する経路を分断状態から導通状態に
移行させる過程と、 前記スリープモード制御回路から前記第1のCMOS論
理回路に印加するスリープモード切替反転信号を低電位
信号から高電位信号へ遷移させることにより、前記第1
のトランジスタを導通状態にし、前記第1のCMOS論
理回路群への電源供給を開始する過程と、 を備える、請求項1乃至6の何れか一項に記載の半導体
集積論理回路を制御する方法。23. A step of releasing the fixation of a signal applied to the first CMOS logic circuit, and a state in which a path for transmitting a signal from the first inverter circuit to the first CMOS logic circuit is disconnected. From the first CMOS logic circuit to the second CMOS logic circuit, and from the first CMOS logic circuit to the second CMOS logic circuit. Shifting the path to be switched from the disconnected state to the conductive state, and changing the sleep mode switching inversion signal applied from the sleep mode control circuit to the first CMOS logic circuit from a low potential signal to a high potential signal. First
7. The method of controlling a semiconductor integrated logic circuit according to claim 1, further comprising: turning on a transistor of the first embodiment, and starting power supply to the first CMOS logic circuit group. 8.
第1及び第2のトランジスタに印加されるスリープモー
ド切替反転信号を高電位信号から低電位信号に遷移させ
ることによって、前記第1及び第2のトランジスタを遮
断状態にし、前記第1及び第2のCMOS論理回路群へ
の電力供給並びに前記第1及び第2のCMOS論理回路
群からのサブスレッショルド電流の漏洩を遮断する過程
と、 前記第1のインバータ回路から前記第1のCMOS論理
回路へ伝達されていた信号、前記第1のCMOS論理回
路から前記第2のCMOS論理回路へ伝達されていた信
号、及び、前記第2のCMOS論理回路から前記第2の
インバータ回路へ伝達されていた信号を分断する過程
と、 前記第1及び第2のCMOS論理回路群に出力される信
号を固定化する過程と、 を備える、請求項1乃至6の何れか一項に記載の半導体
集積論理回路を制御する方法。24. The first and second transistors by transitioning a sleep mode switching inversion signal applied from the sleep mode control circuit to the first and second transistors from a high potential signal to a low potential signal. Turning off the power supply to the first and second CMOS logic circuit groups and blocking leakage of subthreshold current from the first and second CMOS logic circuit groups; and A signal transmitted from the circuit to the first CMOS logic circuit, a signal transmitted from the first CMOS logic circuit to the second CMOS logic circuit, and a signal transmitted from the second CMOS logic circuit to the first CMOS logic circuit. Dividing the signal transmitted to the second inverter circuit, and fixing the signal output to the first and second CMOS logic circuit groups. Comprising the steps that, the method of controlling the semiconductor integrated logic circuit according to any one of claims 1 to 6.
に印加されていた信号の固定化を解除する過程と、 前記第1のインバータ回路から前記第1のCMOS論理
回路へ信号を伝達する経路、前記第1のCMOS論理回
路へ前記第2のCMOS論理回路へ信号を伝達する経
路、及び、前記第2のCMOS論理回路から前記第2の
インバータ回路に信号を伝達する経路を分断状態から導
通状態に移行させる過程と、 前記スリープモード制御回路から前記第1及び第2のC
MOS論理回路に印加するスリープモード切替反転信号
を低電位信号から高電位信号へ遷移させることにより、
前記第1及び第2のトランジスタを導通状態にし、前記
第1及び第2のCMOS論理回路群への電源供給を開始
する過程と、 を備える、請求項1乃至6の何れか一項に記載の半導体
集積論理回路を制御する方法。25. A process for releasing the fixation of a signal applied to the first and second CMOS logic circuits, and a path for transmitting a signal from the first inverter circuit to the first CMOS logic circuit. A path for transmitting a signal to the first CMOS logic circuit to the second CMOS logic circuit, and a path for transmitting a signal from the second CMOS logic circuit to the second inverter circuit are switched from a disconnected state. Transitioning to the first and second states from the sleep mode control circuit.
By changing the sleep mode switching inversion signal applied to the MOS logic circuit from a low potential signal to a high potential signal,
7. The method according to claim 1, further comprising: turning on the first and second transistors to start supplying power to the first and second CMOS logic circuits. 8. A method for controlling a semiconductor integrated logic circuit.
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Publication number | Priority date | Publication date | Assignee | Title |
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US6756814B2 (en) | 2002-01-31 | 2004-06-29 | Renesas Technology Corp. | Logic circuit and semiconductor device |
JP2007053680A (en) * | 2005-08-19 | 2007-03-01 | Toshiba Corp | Semiconductor integrated circuit device |
JP2008199517A (en) * | 2007-02-15 | 2008-08-28 | Kobe Univ | Voltage amplifier for wireless transceiver in sensor network |
US7917776B2 (en) | 2006-09-01 | 2011-03-29 | Samsung Electronics Co., Ltd. | System-on-chip including deepstop mode to reduce total leakage current and method thereof |
US8067962B2 (en) | 2005-08-19 | 2011-11-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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