JP2000100674A - Method for marking semiconductor wafer - Google Patents
Method for marking semiconductor waferInfo
- Publication number
- JP2000100674A JP2000100674A JP10270225A JP27022598A JP2000100674A JP 2000100674 A JP2000100674 A JP 2000100674A JP 10270225 A JP10270225 A JP 10270225A JP 27022598 A JP27022598 A JP 27022598A JP 2000100674 A JP2000100674 A JP 2000100674A
- Authority
- JP
- Japan
- Prior art keywords
- marking
- semiconductor wafer
- oxide film
- region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
Landscapes
- Laser Beam Processing (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体ウエーハの
マーキング方法に関し、特に製造工程数を削減しつつ製
造上の歩留まりを向上させることができる半導体ウエー
ハのマーキング方法に関する。さらに、本発明は、レー
ザ照射により基板表面部を物理的に除去するハードマー
キングに好適であり、ウエル形成工程を簡略化すること
ができるレトログレードウエルプロセスとの整合性に優
れた半導体ウエーハのマーキング方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for marking a semiconductor wafer, and more particularly to a method for marking a semiconductor wafer capable of improving the yield in manufacturing while reducing the number of manufacturing steps. Furthermore, the present invention is suitable for hard marking which physically removes a substrate surface portion by laser irradiation, and which is excellent in compatibility with a retrograde well process capable of simplifying a well forming process, and marking of a semiconductor wafer excellent in compatibility. About the method.
【0002】[0002]
【従来の技術】現在、半導体製造技術においては、半導
体ウエーハを1枚づつ管理するために、予め半導体ウエ
ーハにマーキングを施して半導体ウエーハプロセスが進
められている。マーキングは、製造番号、型番号、製品
名等の所定情報を有する数字、記号若しくは文字の単独
又は複数を組み合わせたマークを半導体ウエーハに書き
込む作業である。このようなマーキングは、通常、半導
体ウエーハプロセスの初期段階、つまり半導体素子を実
際に形成するLSIプロセスが始まる前に行うことが半導
体ウエーハを管理する上で好ましい。2. Description of the Related Art At present, in semiconductor manufacturing technology, a semiconductor wafer process is being carried out by marking semiconductor wafers in advance in order to manage the semiconductor wafers one by one. Marking is an operation of writing a mark, which is a single or a combination of a plurality of numbers, symbols, or characters, having predetermined information such as a manufacturing number, a model number, and a product name on a semiconductor wafer. Usually, such marking is preferably performed at an early stage of a semiconductor wafer process, that is, before an LSI process for actually forming a semiconductor element is started, in order to manage the semiconductor wafer.
【0003】マーキング方法には、フォトリソグラフィ
技術で形成したマスクを使用しエッチングにより半導体
ウエーハにマーキングを行う露光マーキング方法と、レ
ーザ光照射により直接半導体ウエーハにマーキングを行
うレーザマーキング方法とが主流である。製造工程数を
減少させることができる点で、現在はレーザマーキング
方法が最も一般的である。[0003] The mainstream marking methods include an exposure marking method in which a semiconductor wafer is marked by etching using a mask formed by photolithography technology, and a laser marking method in which a semiconductor wafer is directly marked by laser light irradiation. . At present, the laser marking method is the most common in that the number of manufacturing steps can be reduced.
【0004】レーザマーキング方法には、使用する波長
や焦点の位置、レーザの励起方法等によりマーキングの
性質が異なり、一般的にはソフトマーキング方法とハー
ドマーキング方法とに大別されている。[0004] Laser marking methods differ in marking properties depending on the wavelength used, the position of the focal point, the laser excitation method, and the like, and are generally broadly classified into soft marking methods and hard marking methods.
【0005】図11はソフトマーキング方法によるマー
キング工程を示す工程断面図である。ソフトマーキング
方法は、半導体ウエーハ21のマーキング領域表面にレ
ーザ光25Sを照射し、半導体ウエーハ21の表面部を
溶かしてくぼみを生成するとともに、溶融物質をくぼみ
の周囲に堆積させ、くぼみとその周囲の堆積物によりマ
ーク23Sを形成する方法である。FIG. 11 is a sectional view showing a marking step by a soft marking method. The soft marking method irradiates the laser light 25S to the surface of the marking area of the semiconductor wafer 21 to melt the surface of the semiconductor wafer 21 to generate a pit, and deposit a molten material around the pit. This is a method of forming the mark 23S from the deposit.
【0006】図12はハードマーキング方法によるマー
キング工程を示す工程断面図である。ハードマーキング
方法は、半導体ウエーハ21のマーキング領域表面にレ
ーザ光25Hを照射し、半導体ウエーハ21の表面部を
物理的にはじき飛ばしてくぼみを生成し、このくぼみに
よりマーク23Hを形成する方法である。FIG. 12 is a sectional view showing a marking step by the hard marking method. The hard marking method is a method of irradiating the surface of the marking area of the semiconductor wafer 21 with laser light 25H, physically flipping the surface of the semiconductor wafer 21 to generate a depression, and forming the mark 23H by the depression.
【0007】前者のソフトマーキング方法は、基本的に
半導体ウエーハ21の表面部を溶融させることでマーク
23Sを形成しているので、マーキング領域の周囲に飛
散物質(ごみ)が飛び散ることがなく、クリーンなマー
キング方法としてよく用いられている。In the former soft marking method, the mark 23S is basically formed by melting the surface portion of the semiconductor wafer 21, so that scattered substances (garbage) do not scatter around the marking area, and thus the soft marking method is used. It is often used as a simple marking method.
【0008】しかしながら、ソフトマーキング方法にお
いては、マーク23Sの視認性に問題がある。例えば、
最も一般的な光源であるYAGレーザでソフトマーキン
グを行った場合、マーク23Sは非常に浅く約1μmの
深さでしか形成できないので、マーク23Sを形成した
後にLSIプロセスで層間絶縁膜や配線用メタル膜を数μ
mの膜厚で形成して行くと、マーク23Sが見えなくな
ってしまう。マーク23Sの視認性を確保するためには
3μm以上の深さが必要である。ソフトマーキングでか
つ良好な視認性が得られるレーザマーキング装置は、レ
ーザ光の波長や励起方法が工夫されており、特殊な装置
構成のために非常に高価である。このため、設備投資や
製品価格が増大してしまうという欠点がある。However, the soft marking method has a problem in the visibility of the mark 23S. For example,
When soft marking is performed with a YAG laser, which is the most common light source, the mark 23S is very shallow and can only be formed at a depth of about 1 μm. Therefore, after forming the mark 23S, an interlayer insulating film or wiring metal is formed by an LSI process. Several μm of membrane
When the mark 23S is formed with a thickness of m, the mark 23S becomes invisible. To ensure the visibility of the mark 23S
A depth of 3 μm or more is required. A laser marking device that provides good visibility with soft marking is devised with a laser beam wavelength and an excitation method, and is very expensive due to a special device configuration. For this reason, there is a disadvantage that capital investment and product prices increase.
【0009】一方、後者のハードマーキング方法は、基
本的に半導体ウエーハ21の表面部を物理的にはじき飛
ばしてマーク23Hを形成しているので、数μm〜数十
μmの範囲の深さで自由にマーク23Hを形成すること
ができ、視認性の問題はない。しかも、レーザマーキン
グ装置の価格がソフトマーキングを行うレーザマーキン
グ装置に比べて2分の1〜3分の1程度と安価であり、
設備投資や製品価格を安くすることができる。On the other hand, in the latter hard marking method, the mark 23H is basically formed by physically flipping the surface portion of the semiconductor wafer 21, so that the mark 23H can be freely formed at a depth in the range of several μm to several tens μm. The mark 23H can be formed, and there is no visibility problem. In addition, the price of the laser marking device is inexpensive to about one half to one half of that of the laser marking device that performs soft marking.
Capital investment and product prices can be reduced.
【0010】しかしながら、図12に示すように、半導
体ウエーハ21の表面部にハードマーキングを行うと半
導体ウエーハ21の破片が飛散物質21aとしてマーキ
ング領域周囲に飛散し、この飛散物質21aは高いエネ
ルギを持っているので、飛散物質21aがぶつかり半導
体ウエーハ21の表面に傷がつき、又半導体ウエーハ2
1の表面に飛散物質21aが突き刺さる。このハードマ
ーキングで発生した飛散物質21aはマーキング後に洗
浄を行って除去することができるが、半導体ウエーハ2
1の表面の傷は表面エッチング工程等を組み込まなけれ
ば取り除くことができない。特にトランジスタ、抵抗素
子、容量素子等が形成される素子領域において半導体ウ
エーハ21の表面に傷が存在すると、リーク等の原因に
なり、製造上の歩留まり低下の原因になる。However, as shown in FIG. 12, when hard marking is performed on the surface of the semiconductor wafer 21, fragments of the semiconductor wafer 21 are scattered around the marking area as scattered substances 21a, and the scattered substances 21a have high energy. As a result, the scattering material 21a collides with the semiconductor wafer 21 and damages the surface of the semiconductor wafer 21.
The scattered substance 21a pierces the surface of 1. The scattered substance 21a generated by the hard marking can be removed by washing after the marking, but the semiconductor wafer 2a can be removed.
The surface flaw cannot be removed unless a surface etching step or the like is incorporated. In particular, if there is a scratch on the surface of the semiconductor wafer 21 in an element region where a transistor, a resistive element, a capacitive element, and the like are formed, it causes a leak and the like and causes a reduction in manufacturing yield.
【0011】そこで、ハードマーキングに際して素子領
域に予め飛散物質21aに対する保護膜を形成すること
が考えられる。図13はハードマーキング方法によるマ
ーキング工程を示す工程断面図であり、保護膜22を形
成した後にマーキングを行った状態の断面図である。保
護膜22には酸化シリコン膜や窒化シリコン膜が使用さ
れる。このように、保護膜22を形成した後にハードマ
ーキングを行うことにより、保護膜22には飛散物質2
1aによる傷が発生し、又飛散物質21aが突き刺さる
が、ハードマーキングの後に保護膜22を取り除くこと
により表面に傷のない半導体ウエーハ21を得ることが
できる。Therefore, it is conceivable to form a protective film for the scattered substance 21a in advance in the element region at the time of hard marking. FIG. 13 is a process sectional view showing a marking step by the hard marking method, and is a sectional view in a state where marking is performed after the protection film 22 is formed. As the protective film 22, a silicon oxide film or a silicon nitride film is used. As described above, by performing hard marking after forming the protective film 22, the scattering material 2
The semiconductor wafer 21 having no scratch on the surface can be obtained by removing the protective film 22 after the hard marking, although the scratch due to 1a is generated and the flying substance 21a pierces.
【0012】[0012]
【発明が解決しようとする課題】しかしながら、前述の
図13に示すようなハードマーキング方法においては、
以下の点について配慮がなされていない。However, in the hard marking method as shown in FIG.
The following points are not considered.
【0013】(1)ハードマーキングに際して保護膜2
2を形成する工程、並びにハードマーキングの後に保護
膜22を除去する工程を半導体ウエーハプロセスに別途
組み込む必要がある。従って、半導体ウエーハプロセス
の製造工程数が単純に増加してしまう。(1) Protective film 2 for hard marking
2 and the step of removing the protective film 22 after the hard marking need to be separately incorporated into the semiconductor wafer process. Therefore, the number of manufacturing steps of the semiconductor wafer process simply increases.
【0014】(2)さらに、設備投資や製品価格を減少
させるためにハードマーキング方法を採用しても製造工
程数の増加に伴い、製品価格が増大してしまう。(2) Further, even if a hard marking method is adopted to reduce capital investment and product price, the product price increases with the increase in the number of manufacturing steps.
【0015】(3)さらに、近年、半導体ウエーハプロ
セス若しくは全体としてのLSIプロセスの工程完了まで
に要する時間を短縮するためにレトログレードウエルプ
ロセスが普及しつつある。このレトログレードウエルプ
ロセスは、ウエル領域を形成した後に素子間分離領域に
フィールド酸化膜を形成するプロセスに対して、素子間
分離領域にフィールド酸化膜を形成した後にウエル領域
を形成するプロセスである。このウエル領域の形成には
高エネルギイオン注入法が使用され、素子間分離領域に
おいてはフィールド酸化膜を通して半導体ウエーハ内部
に、素子領域においてはフィールド酸化膜を介在せずに
直接不純物を注入し、この不純物を活性化することによ
りウエル領域が形成できる。この活性化に要する熱処理
時間は予めウエル領域を形成する前者のプロセスにおけ
る熱処理(ウエル拡散)時間に比べて大幅に短縮するこ
とができる。従って、レトログレードウエルプロセスは
今後の半導体ウエーハプロセスの主流になると考えら
れ、ハードマーキング方法もレトログレードウエルプロ
セスとの整合性を確保する必要がある。(3) Further, in recent years, a retrograde well process is becoming widespread in order to shorten the time required for completing the steps of the semiconductor wafer process or the LSI process as a whole. This retrograde well process is a process in which a well region is formed after a field oxide film is formed in an element isolation region, as opposed to a process in which a field oxide film is formed in an element isolation region after a well region is formed. A high-energy ion implantation method is used to form the well region. In the element isolation region, impurities are directly implanted into the semiconductor wafer through the field oxide film and in the element region without the field oxide film therebetween. By activating the impurities, a well region can be formed. The heat treatment time required for this activation can be significantly reduced as compared with the heat treatment (well diffusion) time in the former process of forming a well region in advance. Therefore, the retrograde well process is considered to become the mainstream of the semiconductor wafer process in the future, and it is necessary to ensure the consistency of the hard marking method with the retrograde well process.
【0016】本発明は上記課題を解決するためになされ
たものである。従って、本発明の第1の目的は、安価な
設備投資並びに安価な製作費用を実現することができる
ハードマーキング法を使用しつつ、製造工程数を減少さ
せるとともに製造上の歩留まりを向上させることができ
る半導体ウエーハのマーキング方法を提供することであ
る。特に、本発明の第1の目的は、素子間分離領域を形
成するためのマスクを有効に利用することにより、製造
工程数を減少させるとともに製造上の歩留まりを向上さ
せることができる半導体ウエーハのマーキング方法を提
供することである。The present invention has been made to solve the above problems. Therefore, a first object of the present invention is to reduce the number of manufacturing steps and improve the manufacturing yield while using a hard marking method capable of realizing low capital investment and low manufacturing cost. It is an object of the present invention to provide a method for marking a semiconductor wafer. In particular, a first object of the present invention is to mark a semiconductor wafer by effectively utilizing a mask for forming an element isolation region, thereby reducing the number of manufacturing steps and improving the manufacturing yield. Is to provide a way.
【0017】本発明の第2の目的は、上記第1の目的を
達成しつつ、素子間分離領域の形成プロセスを有効に利
用することにより、製造工程数をより一層減少させると
ともに製造上の歩留まりを向上させることができる半導
体ウエーハのマーキング方法を提供することである。A second object of the present invention is to achieve a further reduction in the number of manufacturing steps and an increase in manufacturing yield by effectively utilizing a process for forming an element isolation region while achieving the first object. It is an object of the present invention to provide a method for marking a semiconductor wafer, which can improve the quality of a semiconductor wafer.
【0018】本発明の第3の目的は、上記第1の目的又
は第2の目的を達成しつつ、レトログレードウエルプロ
セスとの適合性を確保することができる半導体ウエーハ
のマーキング方法を提供することである。A third object of the present invention is to provide a method for marking a semiconductor wafer which can achieve compatibility with a retrograde well process while achieving the first or second object. It is.
【0019】[0019]
【課題を解決するための手段】上記課題を解決するため
に、この発明の第1の特徴は、半導体ウエーハのマーキ
ング方法において、素子領域、素子間分離領域及びマー
キング領域を有するシリコン基体表面上に少なくとも素
子領域を覆い素子間分離領域には開口が形成された耐酸
化マスクを形成する工程と、耐酸化マスクを用いてシリ
コン基体の素子間分離領域表面上にフィールド酸化膜を
形成する工程と、耐酸化マスクをマーキング用保護膜と
して用い、シリコン基体表面部又はフィールド酸化膜表
面部をレーザ照射によるハードマーキングで物理的に飛
散除去し、所定情報を有するマークをシリコン基体に形
成する工程と、を備えたことである。In order to solve the above-mentioned problems, a first feature of the present invention is to provide a method for marking a semiconductor wafer, comprising the steps of: providing an element region, an inter-element isolation region and a marking region on a silicon substrate surface; A step of forming an oxidation-resistant mask in which an opening is formed in the element isolation region covering at least the element region, and a step of forming a field oxide film on the surface of the element isolation region of the silicon substrate using the oxidation-resistant mask; Using an oxidation-resistant mask as a protective film for marking, physically scattering and removing the surface of the silicon substrate or the surface of the field oxide film by hard marking by laser irradiation, and forming a mark having predetermined information on the silicon substrate. It is prepared.
【0020】このような半導体ウエーハのマーキング方
法においては、素子間分離領域のフィールド酸化膜を形
成するために素子領域に形成される耐酸化マスク(詳細
には、いわゆるLOCOSプロセスで使用される窒化シリコ
ン膜)をハードマーキングのマーキング用保護膜として
兼用させたので、別途マーキング用保護膜を形成する必
要がなくなり、半導体ウエーハプロセスの製造工程数を
減少させることができる。さらに、素子間分離領域にお
いては、フィールド酸化膜を形成した後にハードマーキ
ングによりマークを形成したので、フィールド酸化膜も
マーキング用保護膜として兼用させ、別途マーキング用
保護膜を形成する必要がなくなり、半導体ウエーハプロ
セスの製造工程数を減少させることができる。さらに、
マーキング用保護膜(耐酸化マスク)が素子領域に形成
された状態でハードマーキングが行われるので、ハード
マーキングの際に素子領域に飛散する飛散物質に対処す
ることができ、飛散物質に起因する不良がなくなるの
で、半導体ウエーハプロセスの製造上の歩留まりを向上
させることができる。さらに、このような半導体ウエー
ハのマーキング方法においては、素子間分離領域にフィ
ールド酸化膜を形成する、半導体ウエーハプロセスの初
期段階でマーキングを行うことができるので、プロセス
の初期段階から半導体ウエーハの管理を確実に実施する
ことができる。In such a method for marking a semiconductor wafer, an oxidation-resistant mask (specifically, a silicon nitride used in a so-called LOCOS process) formed in an element region for forming a field oxide film in an element isolation region is used. The film is also used as a marking protective film for hard marking, so that it is not necessary to separately form a marking protective film, and the number of manufacturing steps of the semiconductor wafer process can be reduced. Furthermore, in the inter-element isolation region, a mark was formed by hard marking after forming a field oxide film, so that the field oxide film also served as a protective film for marking, eliminating the need to separately form a protective film for marking. The number of manufacturing steps of the wafer process can be reduced. further,
Since hard marking is performed with the marking protective film (oxidation-resistant mask) formed in the element region, it is possible to cope with the scattered substance scattered in the element area during the hard marking, and a defect caused by the scattered substance. Therefore, the production yield of the semiconductor wafer process can be improved. Further, in such a method for marking a semiconductor wafer, marking can be performed at an early stage of a semiconductor wafer process in which a field oxide film is formed in an element isolation region, so that management of the semiconductor wafer can be performed from an early stage of the process. It can be implemented reliably.
【0021】この発明の第2の特徴は、第1の特徴の半
導体ウエーハのマーキング方法において、耐酸化マスク
を形成する工程がシリコン基体表面上にバッファ酸化膜
を介して耐酸化マスクを形成する工程であり、マーキン
グを行う工程の後に耐酸化マスクを除去し、引き続きバ
ッファ酸化膜の除去とともにフィールド酸化膜の表面部
分を同時に除去する工程を備えたことである。According to a second feature of the present invention, in the method for marking a semiconductor wafer according to the first feature, the step of forming an oxidation-resistant mask is a step of forming an oxidation-resistant mask on a surface of a silicon substrate via a buffer oxide film. That is, after the step of performing marking, a step of removing the oxidation-resistant mask, and subsequently removing the buffer oxide film and simultaneously removing the surface portion of the field oxide film is provided.
【0022】このような半導体ウエーハのマーキング方
法においては、素子間分離領域のフィールド酸化膜を形
成するために素子領域に形成されるバッファ酸化膜(詳
細には、いわゆるLOCOSプロセスで使用される酸化シリ
コン膜)の除去工程を利用してフィールド酸化膜表面部
に飛散された飛散物質を除去することができる。従っ
て、マーキング用保護膜として兼用させたフィールド酸
化膜表面部の洗浄工程(飛散物質の除去工程)がバッフ
ァ酸化膜の除去工程で兼用させることができるので、別
途洗浄工程を追加する必要がなくなり、半導体ウエーハ
プロセスの製造工程数を減少させることができる。In such a method for marking a semiconductor wafer, a buffer oxide film (specifically, a silicon oxide used in a so-called LOCOS process) is formed in an element region to form a field oxide film in an element isolation region. The scattered substance scattered on the surface portion of the field oxide film can be removed by using the step of removing the film. Therefore, the step of cleaning the surface portion of the field oxide film (the step of removing scattered substances), which is also used as the protective film for marking, can be used in the step of removing the buffer oxide film, eliminating the need for an additional cleaning step. The number of manufacturing steps of the semiconductor wafer process can be reduced.
【0023】この発明の第3の特徴は、第1の特徴又は
第2の特徴の半導体ウエーハのマーキング方法におい
て、マーキングを行う工程の後に、イオン注入により素
子領域においてシリコン基体内部に、及び素子間分離領
域においてフィールド酸化膜を通してシリコン基体内部
にウエル領域形成用不純物を導入し、このウエル領域形
成用不純物を活性化することによりウエル領域を形成す
る工程を備えたことである。According to a third feature of the present invention, in the method for marking a semiconductor wafer according to the first feature or the second feature, after the step of performing the marking, ion implantation is performed inside the silicon substrate in the device region and between the devices. A step of introducing a well region forming impurity into the silicon substrate through the field oxide film in the isolation region and activating the well region forming impurity is provided to form a well region.
【0024】このような半導体ウエーハのマーキング方
法においては、素子間分離領域にフィールド酸化膜を形
成し、マーキングを行った後にウエル領域を形成したの
で、半導体ウエーハプロセスのウエル領域形成前の初期
段階でマーキングを行うことができる。従って、プロセ
ス初期段階から半導体ウエーハの管理を確実に実施する
ことができる。さらに、この半導体ウエーハのマーキン
グ方法においては、フィールド酸化膜の形成後に高エネ
ルギイオン注入でウエル領域を形成するレトログレード
ウエルプロセスの途中段階でマーキングを行うことがで
きるので、このレトログレードウエルプロセスとの適合
性を確保することができる。In such a method for marking a semiconductor wafer, a field oxide film is formed in an inter-element isolation region, and a well region is formed after marking, so that the semiconductor wafer process is formed at an initial stage before the formation of the well region. Marking can be performed. Therefore, the management of the semiconductor wafer can be reliably performed from the initial stage of the process. Further, in the method for marking a semiconductor wafer, marking can be performed in the middle of a retrograde well process in which a well region is formed by high-energy ion implantation after formation of a field oxide film. Suitability can be ensured.
【0025】[0025]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図1は本発明の実施の形態
に係る半導体ウエーハプロセス並びにLSIプロセスがほ
ぼ終了した状態における半導体ウエーハの要部断面図、
図2は半導体ウエーハの斜視図である。図1及び図2に
示すように、本実施の形態に係る半導体ウエーハ(シリ
コン基体)1は単結晶シリコンウエーハからなる半導体
基板で形成される。図2に示すように、半導体ウエーハ
1は平面円板形状で形成されており、同図2中、下側に
はオリエンテーションフラット1OFが配設される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of a principal part of a semiconductor wafer in a state where a semiconductor wafer process and an LSI process according to an embodiment of the present invention have been almost completed.
FIG. 2 is a perspective view of the semiconductor wafer. As shown in FIGS. 1 and 2, a semiconductor wafer (silicon base) 1 according to the present embodiment is formed of a semiconductor substrate made of a single crystal silicon wafer. As shown in FIG. 2, the semiconductor wafer 1 is formed in a flat disk shape, and an orientation flat 1OF is provided on the lower side in FIG.
【0026】半導体ウエーハ1の主表面には1個の半導
体チップとして後に切り出される半導体チップ領域1C
がマトリックス状に規則的に配列される。半導体チップ
領域1Cと半導体チップ領域1Cとの間、又は半導体チ
ップ領域1Cの周縁にはスクライブ領域1Sが配設され
る。半導体チップ領域1C並びにスクライブ領域1S以
外の領域は、テスト用素子の配設領域を除き、デッドス
ペース領域1Dとして通常は素子が形成されない領域で
ある。On the main surface of the semiconductor wafer 1, a semiconductor chip area 1C to be cut out later as one semiconductor chip
Are regularly arranged in a matrix. A scribe area 1S is provided between the semiconductor chip areas 1C and 1C or on the periphery of the semiconductor chip area 1C. The areas other than the semiconductor chip area 1C and the scribe area 1S are areas where elements are not normally formed as dead space areas 1D except for the area where the test elements are provided.
【0027】本実施の形態に係る半導体ウエーハ1にお
いては、デッドスペース領域1D、詳細には図2中、半
導体ウエーハ1の上側、下側のそれぞれのデッドスペー
ス領域1Dの一部分にマーキング領域MAが配設され
る。図1中、左側に示すように、マーキング領域MAに
は半導体ウエーハ1を少なくとも1枚づつ製造管理若し
くは保管管理を行うためのマーク3が形成される。マー
ク3は、製造番号、型番号、製品名等の所定情報を有す
る数字、記号若しくは文字の単独又は複数を組み合わせ
たものである。本実施の形態に係るこのマーク3は、後
の半導体ウエーハプロセスで説明するが、半導体ウエー
ハ1の表面部をレーザ光照射で物理的に飛散除去させる
ハードマーキングにより形成される。In the semiconductor wafer 1 according to the present embodiment, a marking area MA is arranged in a part of the dead space area 1D, more specifically, in each of the upper and lower dead space areas 1D of the semiconductor wafer 1 in FIG. Is established. As shown on the left side in FIG. 1, a mark 3 for performing production management or storage management of at least one semiconductor wafer 1 is formed in the marking area MA. The mark 3 is a single number or a combination of a plurality of numbers, symbols, or characters having predetermined information such as a manufacturing number, a model number, and a product name. The mark 3 according to the present embodiment will be described later in a semiconductor wafer process, but is formed by hard marking that physically scatters and removes the surface of the semiconductor wafer 1 by laser light irradiation.
【0028】図1に示すように、半導体チップ領域1C
には素子領域TA並びにこの素子領域TAの周囲を取り
囲み素子間を電気的に分離する素子間分離領域FAが配
設される。この素子に限定されないが、本実施の形態に
おいて素子領域TAにはnチャネルMISFET(Metal Insul
ator Semiconductor Field Effect Transistor)Qが形
成される。図示しないが、本実施の形態に係る半導体チ
ップ領域1Cには相補型MISFETが搭載されており、他に
pチャネルMISFETが形成される。nチャネルMISFETQは、
半導体ウエーハ1の表面部分に配設されたp型ウエル領
域4の表面部に形成され、ゲート絶縁膜5、ゲート電極
6、ソース領域及びドレイン領域として使用される一対
のn型半導体領域7を備えて構築される。n型半導体領域
7には層間絶縁膜8に形成された接続孔9を通して配線
(メタル膜)10が電気的に接続される。詳細には図示
していないが、配線10上には保護膜としてのパッシベ
ーション膜が形成される。As shown in FIG. 1, the semiconductor chip area 1C
Is provided with an element area TA and an element isolation area FA surrounding the element area TA and electrically isolating elements. Although not limited to this element, in the present embodiment, an n-channel MISFET (Metal Insul
ator Semiconductor Field Effect Transistor) Q is formed. Although not shown, a complementary MISFET is mounted in the semiconductor chip region 1C according to the present embodiment.
A p-channel MISFET is formed. n channel MISFETQ
The semiconductor wafer 1 includes a gate insulating film 5, a gate electrode 6, and a pair of n-type semiconductor regions 7 used as a source region and a drain region, which are formed on a surface portion of a p-type well region 4 provided on a surface portion of the semiconductor wafer 1. Is built. A wiring (metal film) 10 is electrically connected to the n-type semiconductor region 7 through a connection hole 9 formed in the interlayer insulating film 8. Although not shown in detail, a passivation film as a protective film is formed on the wiring 10.
【0029】一方、素子間分離領域FAにはLOCOSプロ
セスにより形成されたフィールド酸化膜2が形成され
る。フィールド酸化膜2は半導体ウエーハ1の表面を選
択的に熱酸化した酸化シリコン膜で形成される。On the other hand, a field oxide film 2 formed by the LOCOS process is formed in the element isolation region FA. Field oxide film 2 is formed of a silicon oxide film obtained by selectively thermally oxidizing the surface of semiconductor wafer 1.
【0030】次に、半導体ウエーハプロセス並びにマー
キング方法について説明する。図3乃至図10は本実施
の形態に係る半導体ウエーハプロセス並びにマーキング
方法を各製造工程毎に示す半導体ウエーハの工程断面図
である。Next, a semiconductor wafer process and a marking method will be described. 3 to 10 are process cross-sectional views of the semiconductor wafer showing the semiconductor wafer process and the marking method according to the present embodiment for each manufacturing process.
【0031】(1)本実施の形態に係る半導体ウエーハ
プロセスはLOCOSプロセス並びにレトログレードウエル
プロセスを併用しており、まず図3に示すように、半導
体ウエーハ1の素子領域TA、素子間分離領域FA及び
マーキング領域MAを含む全表面上にバッファ酸化膜1
1、耐酸化マスク12を順次形成する。バッファ酸化膜
11は、例えば膜厚10nm〜50nmの酸化シリコン膜で
形成され、半導体ウエーハ1と耐酸化マスク12との間
の応力緩和等の機能を備える。耐酸化マスク12は、例
えば膜厚100nm〜300nmの窒化シリコン膜で形成さ
れ、基本的には素子領域TAの酸化を防止する。本実施
の形態においては、この耐酸化マスク12は、後のハー
ドマーキングのマーキング用保護膜として兼用され、有
効に利用される。(1) The semiconductor wafer process according to the present embodiment uses both the LOCOS process and the retrograde well process. First, as shown in FIG. 3, the device region TA and the device isolation region FA of the semiconductor wafer 1 are used. And a buffer oxide film 1 on the entire surface including the marking area MA.
1. An oxidation resistant mask 12 is sequentially formed. The buffer oxide film 11 is formed of, for example, a silicon oxide film having a thickness of 10 nm to 50 nm, and has a function such as stress relaxation between the semiconductor wafer 1 and the oxidation resistant mask 12. The oxidation resistant mask 12 is formed of, for example, a silicon nitride film having a thickness of 100 nm to 300 nm, and basically prevents oxidation of the element region TA. In the present embodiment, the oxidation-resistant mask 12 is also used as a marking protective film for later hard marking, and is effectively used.
【0032】(2)図4に示すように、素子領域TAを
除き、少なくとも素子間分離領域FAにおいて耐酸化マ
スク12の一部を除去し、耐酸化マスク12の素子間分
離領域FAに開口部12Hを形成する。すなわち、開口
部12Hを有する耐酸化マスク12が形成される。開口
部12Hは、フォトリソグラフィ技術で形成されたレジ
ストマスクを使用し、エッチングにより形成される。(2) As shown in FIG. 4, except for the element region TA, at least a part of the oxidation resistant mask 12 is removed in the element isolation region FA, and an opening is formed in the element isolation region FA of the oxidation resistant mask 12. 12H is formed. That is, the oxidation-resistant mask 12 having the opening 12H is formed. The opening 12H is formed by etching using a resist mask formed by photolithography.
【0033】(3)図5に示すように、耐酸化マスク1
2を使用し、この耐酸化マスク12の開口部12H内の
半導体ウエーハ1表面上に(素子間分離領域FAのバッ
ファ酸化膜11を成長させて)フィールド酸化膜2を形
成する。フィールド酸化膜2は例えば約1000℃で約70分
のウエット酸化により形成される。フィールド酸化膜1
2は例えば200 nm〜400 nmの膜厚で形成される。(3) As shown in FIG. 5, the oxidation resistant mask 1
2, a field oxide film 2 is formed on the surface of the semiconductor wafer 1 in the opening 12H of the oxidation-resistant mask 12 (by growing the buffer oxide film 11 in the element isolation region FA). The field oxide film 2 is formed by, for example, wet oxidation at about 1000 ° C. for about 70 minutes. Field oxide film 1
2 is formed with a film thickness of, for example, 200 nm to 400 nm.
【0034】(4)図6に示すように、素子領域TAに
おいては耐酸化マスク12をマーキング用保護膜12と
して兼用させ、素子間分離領域FAにおいてはフィール
ド酸化膜2をマーキング用保護膜2として兼用させた状
態で、半導体ウエーハ1のマーキング領域MAにレーザ
光15の照射を行い半導体ウエーハ1の表面部分を物理
的に飛散除去させるハードマーキングを行い、所定情報
を有するマーク3を形成する。このハードマーキングに
よりマーキング領域MAの周囲には飛散物質1aが飛び
散り、この飛び散った飛散物質1aの一部はマーキング
用保護膜(耐酸化マスク)12の表面に突き刺さる飛散
物質1cに、他の一部はマーキング用保護膜(フィール
ド酸化膜)2の表面に突き刺さる飛散物質1bになる。
なお、詳細に図示していないが、高いエネルギを持った
飛散物質1aの衝突によりマーキング用保護膜12、2
のそれぞれの表面には、半導体ウエーハ1の表面には影
響がない範囲で傷が生じる。(4) As shown in FIG. 6, in the element region TA, the oxidation-resistant mask 12 is used also as the marking protective film 12, and in the element isolation region FA, the field oxide film 2 is used as the marking protective film 2. In this state, the marking area MA of the semiconductor wafer 1 is irradiated with the laser beam 15 to perform hard marking for physically scattering and removing the surface portion of the semiconductor wafer 1, thereby forming the mark 3 having predetermined information. Due to this hard marking, the scattered substance 1a scatters around the marking area MA, and a part of the scattered scattered substance 1a becomes the scattered substance 1c penetrating the surface of the marking protective film (oxidation resistant mask) 12, and the other part. Is a scattered substance 1b penetrating the surface of the marking protective film (field oxide film) 2.
Although not shown in detail, the marking protective films 12 and 2 are scattered by the collision of the scattered substance 1a having high energy.
Are formed on the respective surfaces of the semiconductor wafer 1 within a range that does not affect the surface of the semiconductor wafer 1.
【0035】(5)図7に示すように、マーキング用保
護膜12として使用した耐酸化マスク12を除去する。
この耐酸化マスク12の除去は例えば約170℃の燐酸で
行う。耐酸化マスク12の除去により耐酸化マスク12
の表面に突き刺さった飛散物質1cも同時に除去され
る。勿論、耐酸化マスク12の表面に生じた傷はこの耐
酸化マスク12の除去で存在しなくなる。(5) As shown in FIG. 7, the oxidation resistant mask 12 used as the marking protective film 12 is removed.
The removal of the oxidation resistant mask 12 is performed, for example, with phosphoric acid at about 170 ° C. The oxidation resistant mask 12 is removed by removing the oxidation resistant mask 12.
The scattered substance 1c pierced on the surface is also removed. Needless to say, the scratches generated on the surface of the oxidation resistant mask 12 are not present by the removal of the oxidation resistant mask 12.
【0036】(6)図8に示すように、バッファ酸化膜
11を除去する。このバッファ酸化膜11の除去は例え
ば沸酸で行う。バッファ酸化膜11の除去により、同一
酸化シリコン膜で形成されるフィールド酸化膜2の表面
部分も少なくともバッファ酸化膜11の膜厚分が除去さ
れるので、フィールド酸化膜2の表面に突き刺さった飛
散物質1b並びに図示しない傷は除去される。(6) As shown in FIG. 8, the buffer oxide film 11 is removed. The removal of the buffer oxide film 11 is performed using, for example, hydrofluoric acid. By removing the buffer oxide film 11, at least the thickness of the buffer oxide film 11 is removed from the surface of the field oxide film 2 formed of the same silicon oxide film. 1b and unillustrated scratches are removed.
【0037】バッファ酸化膜11の形成工程、耐酸化マ
スク12の形成工程、フィールド酸化膜2の形成工程、
耐酸化マスク12の除去工程並びにバッファ酸化膜11
の除去工程は基本的にLOCOSプロセスに必要不可欠で予
め半導体ウエーハプロセスに組み込まれているので、ハ
ードマーキングに係るマーキング用保護膜12、2の形
成工程、マーキング用保護膜12の除去工程並びにバッ
ファ酸化膜11の除去に伴うフィールド酸化膜2表面部
の除去工程(洗浄工程)は製造工程数の増加にはならな
い。そして、ハードマーキングでマーク3を作成しても
半導体ウエーハ1表面特に素子領域TAにおける半導体
ウエーハ1表面に直接飛散物質1cが突き刺さったり傷
がついたりすることがない。A step of forming a buffer oxide film 11, a step of forming an oxidation-resistant mask 12, a step of forming a field oxide film 2,
Step of removing oxidation-resistant mask 12 and buffer oxide film 11
Is basically indispensable to the LOCOS process and is incorporated in the semiconductor wafer process in advance. Therefore, the process of forming the marking protective films 12 and 2 relating to the hard marking, the removing process of the marking protective film 12, and the buffer oxidation The step of removing the surface portion of the field oxide film 2 (cleaning step) accompanying the removal of the film 11 does not increase the number of manufacturing steps. Then, even if the mark 3 is formed by hard marking, the scattering substance 1c does not directly pierce or scratch the surface of the semiconductor wafer 1, especially the surface of the semiconductor wafer 1 in the element region TA.
【0038】(7)レトログレードウエルプロセスに従
い、図9に示すように高エネルギイオン注入により半導
体ウエーハ1の表面部分にp型ウエル領域4を形成す
る。なお、特に説明しないが、pチャネルMISFETが配設
される素子領域TAにはn型ウエル領域が形成される。
高エネルギイオン注入は、少なくとも素子領域TAにお
いて新たに形成したバッファ酸化膜(イオン注入による
半導体ウエーハ1表面のダメージを防止する酸化シリコ
ン膜)4Aを通して半導体ウエーハ1内部にウエル領域
形成用不純物4Wを注入し、素子間分離領域FAにおい
てはフィールド酸化膜2を通して半導体ウエーハ1内部
にウエル領域形成用不純物4Wを注入し、これらウエル
領域形成用不純物4Wを活性化することにより形成され
る。(7) According to the retrograde well process, a p-type well region 4 is formed on the surface of the semiconductor wafer 1 by high energy ion implantation as shown in FIG. Although not particularly described, an n-type well region is formed in the element region TA where the p-channel MISFET is provided.
In the high-energy ion implantation, an impurity 4W for forming a well region is implanted into the inside of the semiconductor wafer 1 through a buffer oxide film (a silicon oxide film for preventing damage to the surface of the semiconductor wafer 1 by ion implantation) 4A newly formed in at least the element region TA. In the element isolation region FA, the well region forming impurity 4W is implanted into the semiconductor wafer 1 through the field oxide film 2 to activate the well region forming impurity 4W.
【0039】(8)LSIプロセスが実施され、図10に
示すように、素子領域TAにおいてnチャネルMISFETQ
が形成される。nチャネルMISFETQは、ゲート絶縁膜
5、ゲート電極6、n型半導体領域7のそれぞれを順次
形成することにより形成される。(8) The LSI process is performed, and as shown in FIG. 10, the n-channel MISFET Q
Is formed. The n-channel MISFETQ is formed by sequentially forming each of the gate insulating film 5, the gate electrode 6, and the n-type semiconductor region 7.
【0040】(9)そして、前述の図1に示すように、
層間絶縁膜8、接続孔9、配線10のそれぞれを順次形
成することにより、ダイシング工程前の半導体ウエーハ
1が完成し、半導体ウエーハプロセスがほぼ終了する。(9) Then, as shown in FIG.
By sequentially forming the interlayer insulating film 8, the connection hole 9, and the wiring 10, the semiconductor wafer 1 before the dicing step is completed, and the semiconductor wafer process is almost completed.
【0041】以上説明したように、本実施の形態に係る
半導体ウエーハ1のマーキング方法においては、素子領
域TA、素子間分離領域FA及びマーキング領域MAを
有する半導体ウエーハ(シリコン基体)1表面上に少な
くとも素子領域TAを覆い素子間分離領域FAには開口
部12Hが形成された耐酸化マスク12を形成する工程
と、耐酸化マスク12を用いて半導体ウエーハ1の素子
間分離領域FA表面上にフィールド酸化膜2を形成する
工程と、耐酸化マスク12をマーキング用保護膜12と
して用い、半導体ウエーハ1表面部をレーザ光15の照
射によるハードマーキングで物理的に飛散除去し、所定
情報を有するマーク3を半導体ウエーハ1に形成する工
程と、を備えたことを特徴とする。As described above, in the method for marking the semiconductor wafer 1 according to the present embodiment, at least the surface of the semiconductor wafer (silicon base) 1 having the element region TA, the inter-element separation region FA and the marking region MA is provided. A step of forming an oxidation-resistant mask 12 having an opening 12H in the element isolation area FA, covering the element area TA; and using the oxidation-resistant mask 12, a field oxidation is performed on the surface of the element isolation area FA of the semiconductor wafer 1. A step of forming the film 2, and using the oxidation-resistant mask 12 as a protective film for marking 12, the surface of the semiconductor wafer 1 is physically scattered and removed by hard marking by irradiation with a laser beam 15 to form a mark 3 having predetermined information. Forming on the semiconductor wafer 1.
【0042】このような半導体ウエーハ1のマーキング
方法においては、素子間分離領域FAのフィールド酸化
膜2を形成するために素子領域TAに形成される耐酸化
マスク12をハードマーキングのマーキング用保護膜1
2として兼用させたので、別途マーキング用保護膜12
を形成する必要がなくなり、半導体ウエーハプロセスの
製造工程数を減少させることができる。さらに、素子間
分離領域FAにおいては、フィールド酸化膜2を形成し
た後にハードマーキングによりマーク3を形成したの
で、フィールド酸化膜2もマーキング用保護膜2として
兼用させ、別途マーキング用保護膜2を形成する必要が
なくなり、半導体ウエーハプロセスの製造工程数を減少
させることができる。さらに、マーキング用保護膜(耐
酸化マスク)12が素子領域TAに形成された状態でハ
ードマーキングが行われるので、ハードマーキングの際
に素子領域TAに飛散する飛散物質1aに対処すること
ができ、飛散物質1aに起因する不良がなくなるので、
半導体ウエーハプロセスの製造上の歩留まりを向上させ
ることができる。さらに、このような半導体ウエーハ1
のマーキング方法においては、素子間分離領域FAにフ
ィールド酸化膜2を形成する、半導体ウエーハプロセス
の初期段階でマーキングを行うことができるので、プロ
セスの初期段階から半導体ウエーハ1の管理を確実に実
施することができる。In such a method for marking a semiconductor wafer 1, the oxidation-resistant mask 12 formed in the element region TA for forming the field oxide film 2 in the element isolation region FA is protected by the marking protective film 1 for hard marking.
2, the marking protective film 12
Need not be formed, and the number of manufacturing steps of the semiconductor wafer process can be reduced. Further, in the inter-element separation area FA, since the mark 3 is formed by hard marking after the field oxide film 2 is formed, the field oxide film 2 is also used as the marking protection film 2, and the marking protection film 2 is formed separately. And the number of manufacturing steps of the semiconductor wafer process can be reduced. Further, since the hard marking is performed in a state where the marking protective film (oxidation-resistant mask) 12 is formed in the element region TA, it is possible to cope with the scattered substance 1a scattered in the element region TA at the time of hard marking. Since there is no defect caused by the flying substance 1a,
The production yield of the semiconductor wafer process can be improved. Furthermore, such a semiconductor wafer 1
In the marking method of (1), the marking can be performed at the initial stage of the semiconductor wafer process in which the field oxide film 2 is formed in the inter-element isolation area FA, so that the management of the semiconductor wafer 1 is surely performed from the initial stage of the process. be able to.
【0043】さらに、本実施の形態に係る半導体ウエー
ハ1のマーキング方法において、耐酸化マスク12を形
成する工程が半導体ウエーハ1表面上にバッファ酸化膜
11を介して耐酸化マスク12を形成する工程であり、
マーキングを行う工程の後に耐酸化マスク12を除去
し、引き続きバッファ酸化膜11の除去とともにフィー
ルド酸化膜2の表面部分を同時に除去する工程を備えた
ことを特徴とする。Further, in the method for marking the semiconductor wafer 1 according to the present embodiment, the step of forming the oxidation resistant mask 12 is the step of forming the oxidation resistant mask 12 on the surface of the semiconductor wafer 1 via the buffer oxide film 11. Yes,
The method is characterized in that a step of removing the oxidation-resistant mask 12 after the step of performing the marking, and subsequently removing the buffer oxide film 11 and simultaneously removing the surface portion of the field oxide film 2 is provided.
【0044】このような半導体ウエーハ1のマーキング
方法においては、素子間分離領域FAのフィールド酸化
膜2を形成するために素子領域TAに形成されるバッフ
ァ酸化膜11の除去工程を利用してフィールド酸化膜2
表面部に飛散された飛散物質1bを除去することができ
る。従って、マーキング用保護膜2として兼用させたフ
ィールド酸化膜2表面部の洗浄工程(飛散物質1bの除
去工程)がバッファ酸化膜11の除去工程で兼用させる
ことができるので、別途洗浄工程を追加する必要がなく
なり、半導体ウエーハプロセスの製造工程数を減少させ
ることができる。In such a method of marking the semiconductor wafer 1, the field oxidation is performed by using the step of removing the buffer oxide film 11 formed in the element area TA in order to form the field oxide film 2 in the element isolation area FA. Membrane 2
The scattered substance 1b scattered on the surface can be removed. Accordingly, the step of cleaning the surface portion of the field oxide film 2 (the step of removing the scattered substance 1b), which is also used as the protective film 2 for marking, can be used also in the step of removing the buffer oxide film 11, so that a separate cleaning step is added. This eliminates the need and reduces the number of manufacturing steps of the semiconductor wafer process.
【0045】さらに、本実施の形態に係る半導体ウエー
ハ1のマーキング方法において、マーキングを行う工程
の後に、高エネルギイオン注入により素子領域TAにお
いて半導体ウエーハ1内部に、及び素子間分離領域FA
においてフィールド酸化膜2を通して半導体ウエーハ1
内部にウエル領域形成用不純物4Wを導入し、このウエ
ル領域形成用不純物4Wを活性化することによりウエル
領域4を形成する工程を備えたことを特徴とする。Further, in the method for marking the semiconductor wafer 1 according to the present embodiment, after the step of performing the marking, high energy ion implantation is performed inside the semiconductor wafer 1 in the element region TA and in the element isolation region FA.
In the semiconductor wafer 1 through the field oxide film 2
A step of introducing a well region forming impurity 4W therein and activating the well region forming impurity 4W to form the well region 4 is provided.
【0046】このような半導体ウエーハ1のマーキング
方法においては、素子間分離領域FAにフィールド酸化
膜2を形成し、マーキングを行った後にウエル領域4を
形成したので、半導体ウエーハプロセスのウエル領域4
形成前の初期段階でマーキングを行うことができる。従
って、プロセス初期段階から半導体ウエーハ1の管理を
確実に実施することができる。さらに、この半導体ウエ
ーハ1のマーキング方法においては、フィールド酸化膜
2の形成後に高エネルギイオン注入でウエル領域4を形
成するレトログレードウエルプロセスの途中段階でマー
キングを行うことができるので、このレトログレードウ
エルプロセスとの適合性を確保することができる。In such a method of marking the semiconductor wafer 1, the field oxide film 2 is formed in the element isolation region FA, and the well region 4 is formed after the marking is performed. Therefore, the well region 4 in the semiconductor wafer process is formed.
Marking can be performed at an early stage before formation. Therefore, the management of the semiconductor wafer 1 can be reliably performed from the initial stage of the process. Further, in the method for marking the semiconductor wafer 1, the marking can be performed in the middle of the retrograde well process in which the well region 4 is formed by high-energy ion implantation after the field oxide film 2 is formed. Compatibility with the process can be ensured.
【0047】なお、本発明は前述の実施の形態に限定さ
れない。例えば、本発明は、素子間分離領域FAにマー
キング領域MAを重複させて設定し、フィールド酸化膜
2に、又はフィールド酸化膜2を突き抜けてフィールド
酸化膜2下の半導体ウエーハ1表面部に達するマーク3
を形成することができる。さらに、本発明は、前述の図
2に示す半導体ウエーハ1においてスクライブ領域1S
の一部にマーキング領域MAを設定してもよい。The present invention is not limited to the above embodiment. For example, in the present invention, the marking area MA is set to overlap the element isolation area FA, and the mark reaching the surface portion of the semiconductor wafer 1 under the field oxide film 2 through the field oxide film 2 or through the field oxide film 2. 3
Can be formed. Further, the present invention provides a scribe region 1S in the semiconductor wafer 1 shown in FIG.
May be set to the marking area MA.
【0048】さらに、本発明は、半導体ウエーハ1表面
上に成長させたエピタキシャル層、SOI技術により半導
体ウエーハ1表面上に堆積させたシリコン層等のシリコ
ン基体に直接マーキングを行ってもよい。Further, in the present invention, marking may be performed directly on a silicon substrate such as an epitaxial layer grown on the surface of the semiconductor wafer 1 or a silicon layer deposited on the surface of the semiconductor wafer 1 by the SOI technique.
【0049】[0049]
【発明の効果】本発明は、安価な設備投資並びに安価な
製作費用を実現することができるハードマーキング法を
使用しつつ、製造工程数を減少させるとともに製造上の
歩留まりを向上させることができる半導体ウエーハのマ
ーキング方法を提供することができる。特に、本発明
は、素子間分離領域を形成するためのマスクを有効に利
用することにより、製造工程数を減少させるとともに製
造上の歩留まりを向上させることができる半導体ウエー
ハのマーキング方法を提供することができる。According to the present invention, a semiconductor capable of reducing the number of manufacturing steps and improving the manufacturing yield while using a hard marking method capable of realizing a low capital investment and a low manufacturing cost. A method for marking a wafer can be provided. In particular, the present invention provides a semiconductor wafer marking method capable of reducing the number of manufacturing steps and improving the manufacturing yield by effectively utilizing a mask for forming an element isolation region. Can be.
【0050】さらに、本発明は、上記効果に加えて、素
子間分離領域の形成プロセスを有効に利用することによ
り、製造工程数をより一層減少させるとともに製造上の
歩留まりを向上させることができる半導体ウエーハのマ
ーキング方法を提供することができる。Further, in addition to the above-mentioned effects, the present invention makes it possible to further reduce the number of manufacturing steps and improve the manufacturing yield by effectively utilizing the process of forming an element isolation region. A method for marking a wafer can be provided.
【0051】さらに、本発明は、上記効果に加えて、レ
トログレードウエルプロセスとの適合性を確保すること
ができる半導体ウエーハのマーキング方法を提供するこ
とができる。Further, the present invention can provide a method for marking a semiconductor wafer which can ensure compatibility with a retrograde well process in addition to the above-mentioned effects.
【図1】本発明の実施の形態に係る半導体ウエーハの要
部断面図である。FIG. 1 is a sectional view of a principal part of a semiconductor wafer according to an embodiment of the present invention.
【図2】実施の形態に係る半導体ウエーハの斜視図であ
る。FIG. 2 is a perspective view of a semiconductor wafer according to the embodiment.
【図3】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第1工程断面
図である。FIG. 3 is a first process cross-sectional view of the semiconductor wafer showing a semiconductor wafer process and a marking method according to the embodiment;
【図4】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第2工程断面
図である。FIG. 4 is a second process cross-sectional view of the semiconductor wafer showing a semiconductor wafer process and a marking method according to the embodiment;
【図5】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第3工程断面
図である。FIG. 5 is a third process sectional view of the semiconductor wafer showing a semiconductor wafer process and a marking method according to the embodiment;
【図6】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第4工程断面
図である。FIG. 6 is a fourth process sectional view of the semiconductor wafer, illustrating a semiconductor wafer process and a marking method according to the embodiment;
【図7】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第5工程断面
図である。FIG. 7 is a fifth process cross-sectional view of the semiconductor wafer, illustrating a semiconductor wafer process and a marking method according to the embodiment;
【図8】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第6工程断面
図である。FIG. 8 is a sixth process sectional view of the semiconductor wafer, illustrating a semiconductor wafer process and a marking method according to the embodiment;
【図9】実施の形態に係る半導体ウエーハプロセス並び
にマーキング方法を示す半導体ウエーハの第7工程断面
図である。FIG. 9 is a seventh process cross-sectional view of the semiconductor wafer, illustrating a semiconductor wafer process and a marking method according to the embodiment;
【図10】実施の形態に係る半導体ウエーハプロセス並
びにマーキング方法を示す半導体ウエーハの第8工程断
面図である。FIG. 10 is a sectional view of an eighth step of the semiconductor wafer, illustrating a semiconductor wafer process and a marking method according to the embodiment;
【図11】従来技術に係るソフトマーキング方法による
マーキング工程を示す工程断面図である。FIG. 11 is a process sectional view showing a marking process by a soft marking method according to a conventional technique.
【図12】従来技術に係るハードマーキング方法による
マーキング工程を示す工程断面図である。FIG. 12 is a process cross-sectional view showing a marking process by a hard marking method according to a conventional technique.
【図13】従来技術に係るハードマーキング方法による
マーキング工程を示す工程断面図である。FIG. 13 is a process cross-sectional view showing a marking process by a hard marking method according to a conventional technique.
1 半導体ウエーハ 1a〜1c 飛散物質 2 フィールド酸化膜又はマーキング用保護膜 3 マーク 4 ウエル領域 5 ゲート絶縁膜 6 ゲート電極 7 半導体領域 8 層間絶縁膜 9 接続孔 10 配線 11 バッファ酸化膜 12 耐酸化マスク又はマーキング用保護膜 12H 開口部 15 レーザ光 Q MISFET MA マーキング領域 FA 素子間分離領域 TA 素子領域 1C 半導体チップ領域 REFERENCE SIGNS LIST 1 semiconductor wafer 1 a to 1 c scattering substance 2 field oxide film or protective film for marking 3 mark 4 well region 5 gate insulating film 6 gate electrode 7 semiconductor region 8 interlayer insulating film 9 connection hole 10 wiring 11 buffer oxide film 12 oxidation resistant mask or Marking protective film 12H Opening 15 Laser beam Q MISFET MA Marking area FA Inter-element separation area TA element area 1C Semiconductor chip area
Claims (3)
グ領域を有するシリコン基体表面上において、少なくと
も素子領域を覆い素子間分離領域には開口が形成された
耐酸化マスクを形成する工程と、 前記耐酸化マスクを用いて前記シリコン基体の素子間分
離領域表面上にフィールド酸化膜を形成する工程と、 前記耐酸化マスクをマーキング用保護膜として用い、シ
リコン基体表面部又はフィールド酸化膜表面部をレーザ
照射によるハードマーキングで物理的に飛散除去し、所
定情報を有するマークをシリコン基体に形成する工程
と、 を備えたことを特徴とする半導体ウエーハのマーキング
方法。1. A step of forming an oxidation-resistant mask on a surface of a silicon substrate having an element region, an inter-element separation region, and a marking region, at least covering the element region and having an opening formed in the inter-element separation region; Forming a field oxide film on the surface of the inter-element isolation region of the silicon substrate using an oxidation mask; and irradiating the surface of the silicon substrate or the surface of the field oxide film with a laser using the oxidation-resistant mask as a protective film for marking. Forming a mark having predetermined information on a silicon substrate by physically scatter-removing with hard marking according to the above method.
マーキング方法において、 前記耐酸化マスクを形成する工程は、シリコン基体表面
上にバッファ酸化膜を介して耐酸化マスクを形成する工
程であり、 前記マーキングを行う工程の後に、前記耐酸化マスクを
除去し、引き続き前記バッファ酸化膜の除去とともに前
記フィールド酸化膜の表面部分を同時に除去する工程を
備えたことを特徴とする半導体ウエーハのマーキング方
法。2. The method for marking a semiconductor wafer according to claim 1, wherein the step of forming the oxidation-resistant mask is a step of forming an oxidation-resistant mask on a surface of a silicon substrate via a buffer oxide film. A method for marking a semiconductor wafer, comprising a step of removing the oxidation-resistant mask after the step of performing the marking, and simultaneously removing the buffer oxide film and simultaneously removing a surface portion of the field oxide film.
体ウエーハのマーキング方法において、 前記マーキングを行う工程の後に、 イオン注入により素子領域においてシリコン基体内部
に、及び素子間分離領域において前記フィールド酸化膜
を通してシリコン基体内部にウエル領域形成用不純物を
導入し、このウエル領域形成用不純物を活性化すること
によりウエル領域を形成する工程を備えたことを特徴と
する半導体ウエーハのマーキング方法。3. The method for marking a semiconductor wafer according to claim 1, wherein after the step of performing the marking, the field is implanted into the silicon substrate in an element region by ion implantation and the field in an element isolation region. A method for marking a semiconductor wafer, comprising the steps of: introducing a well region forming impurity into an inside of a silicon substrate through an oxide film; and activating the well region forming impurity to form a well region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10270225A JP2000100674A (en) | 1998-09-24 | 1998-09-24 | Method for marking semiconductor wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10270225A JP2000100674A (en) | 1998-09-24 | 1998-09-24 | Method for marking semiconductor wafer |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000100674A true JP2000100674A (en) | 2000-04-07 |
Family
ID=17483298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10270225A Pending JP2000100674A (en) | 1998-09-24 | 1998-09-24 | Method for marking semiconductor wafer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000100674A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002289490A (en) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | Semiconductor device |
JP2008084918A (en) * | 2006-09-26 | 2008-04-10 | Casio Comput Co Ltd | Method of forming mark of semiconductor device |
-
1998
- 1998-09-24 JP JP10270225A patent/JP2000100674A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002289490A (en) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | Semiconductor device |
JP2008084918A (en) * | 2006-09-26 | 2008-04-10 | Casio Comput Co Ltd | Method of forming mark of semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4814498B2 (en) | Manufacturing method of semiconductor substrate | |
JP4185704B2 (en) | Manufacturing method of semiconductor device | |
US7291542B2 (en) | Semiconductor wafer and manufacturing method thereof | |
TWI293188B (en) | Semiconductor wafer and manufacturing process for semiconductor device | |
US4364078A (en) | Edge barrier of polysilicon and metal for integrated circuit chips | |
US8148240B2 (en) | Method of manufacturing semiconductor chips | |
JP2002217258A (en) | Semiconductor device, method for measurement of it and manufacturing method for semiconductor device | |
JP2000315736A (en) | Semiconductor device and manufacture thereof | |
TW201015691A (en) | Photo alignment mark for gate last process | |
TW201126648A (en) | Semiconductor die singulation method | |
JP2008141135A (en) | Method of manufacturing semiconductor device | |
JP2001203172A (en) | Equipment for cutting off semiconductor element from semiconductor wafer | |
US7329550B2 (en) | Method for analyzing the structure of deep trench capacitors and a preparation method thereof | |
JP2000100674A (en) | Method for marking semiconductor wafer | |
JP4118044B2 (en) | Optimized metal fuse processing | |
US8119501B2 (en) | Method for separating a semiconductor wafer into individual semiconductor dies using an implanted impurity | |
JP7477835B2 (en) | Semiconductor chip manufacturing method | |
US7767510B2 (en) | Semiconductor device made by the method of producing hybrid orientnation (100) strained silicon with (110) silicon | |
US7205566B2 (en) | Transistor-level signal cutting method and structure | |
JPS63136661A (en) | Manufacture of semiconductor device | |
JP3673040B2 (en) | Semiconductor device and manufacturing method thereof | |
US8507378B2 (en) | Method and structure for self aligned contact for integrated circuits | |
JP3582595B2 (en) | SIMOX wafer and processing method thereof | |
JPH05166924A (en) | Semiconductor device and manufacture thereof | |
JP2002094032A (en) | Semiconductor substrate and its manufacturing method, and semiconductor device using the substrate and its manufacturing method |