JP2000091267A - Manufacture for semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シリコンと金属と
の間に介在させるコンタクト材料にＴｉＳｉ2 を用いる
半導体装置を製造するのに好適な方法に関する。The present invention relates to a method suitable for manufacturing a semiconductor device using TiSi 2 as a contact material interposed between silicon and a metal.
【０００２】[0002]
【従来の技術】ＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置に於ける多結晶
シリコン・ゲート電極の製造工程では、微細なゲート電
極を形成する為、表出したシリコン面にのみシリサイド
を形成し、余分な金属を除去する自己整合的なシリサイ
ド形成手段としてサリサイド・プロセスが実施されてい
る。2. Description of the Related Art Metal oxide (MOS)
In the manufacturing process of a polycrystalline silicon gate electrode in a semiconductor device, in order to form a fine gate electrode, a silicide is formed only on the exposed silicon surface, and a self-aligned method for removing excess metal is used. A salicide process has been implemented as silicide forming means.
【０００３】然しながら、半導体装置の集積度の増加及
び高速化の為、ゲート長を短くする傾向にあり、その短
いゲート長の多結晶シリコン・ゲート電極にサリサイド
・プロセスを適用し、低抵抗であるＣ５４相のＴｉＳｉ
2 を形成することは困難な状況になりつつある。However, in order to increase the degree of integration and increase the speed of the semiconductor device, the gate length tends to be shortened, and the salicide process is applied to the polycrystalline silicon gate electrode having the short gate length, and the resistance is low. C54 phase TiSi
Forming 2 is becoming a difficult situation.
【０００４】この問題を回避する為、ＴｉにＴａやＮｂ
などの元素を添加して得られる合金膜を用いることで、
サリサイド・プロセスを実施した場合にＣ５４構造への
相変態に寄与する核の密度を向上させ、多結晶シリコン
・ゲート電極が細線であっても低抵抗のＣ５４相のＴｉ
Ｓｉ2 を生成できるようにしている。In order to avoid this problem, Ta or Nb is added to Ti.
By using an alloy film obtained by adding elements such as
When the salicide process is performed, the density of nuclei contributing to the phase transformation to the C54 structure is improved, and even if the polycrystalline silicon gate electrode is a fine wire, low-resistance C54 phase Ti
Si 2 can be generated.
【０００５】然しながら、この手段を採って低抵抗のＣ
５４相のＴｉＳｉ2 を生成できるのは、ゲート長にして
略０．１３〔μｍ〕以上の場合であって、多結晶シリコ
ン・ゲート電極が前記ゲート長よりも細くなるとＴｉと
Ｓｉとの初期の反応に於いて準安定相であるＣ４９相で
さえ生成させることができなくなり、良好なシリサイド
・ゲート電極を形成することはできない。However, by adopting this means, a low-resistance C
54-phase TiSi 2 can be generated when the gate length is approximately 0.13 [μm] or more, and when the polycrystalline silicon gate electrode becomes thinner than the gate length, the initial phase between Ti and Si becomes smaller. In the reaction, even the C49 phase, which is a metastable phase, cannot be formed, and a good silicide gate electrode cannot be formed.
【０００６】[0006]
【発明が解決しようとする課題】本発明では、微細なパ
ターン上に低抵抗のＴｉＳｉ2 を生成させる方法を提供
しようとする。SUMMARY OF THE INVENTION The present invention seeks to provide a method for producing low-resistance TiSi 2 on a fine pattern.
【０００７】[0007]
【課題を解決するための手段】本発明では、シリサイド
を生成させるシリコンの表面に簡単な処理を施すことで
シリコン原子が動き易い状態を生成させてＴｉとの反応
を促進し、グレインが小さいＣ４９相のＴｉＳｉ2 を確
実に生成させ、その後は熱処理を行なってＣ４９相のＴ
ｉＳｉ2 を低抵抗のＣ５４相に相変態させるようにして
いる。According to the present invention, the surface of silicon for generating silicide is subjected to a simple treatment to generate a state in which silicon atoms can easily move to promote the reaction with Ti, and C49 having a small grain size is obtained. Phase of TiSi 2 is surely generated, and thereafter, heat treatment is performed to obtain a C49 phase of TSi 2.
iSi 2 is transformed into a low-resistance C54 phase.
【０００８】ところで、シリサイドを生成させるシリコ
ンの表面をシリコン原子が動き易い状態を具現するに
は、シリコン表面にイオンを打ち込んで非結晶化するの
であるが、その非結晶化の程度には最適範囲が存在し、
下限はＴｉとＳｉとの反応が促進される程度、また、上
限はＣ４９相からＣ５４相へと相変態させる場合に下地
であるシリコンの表面が略再結晶化可能な程度であっ
て、これに依り、再結晶化されたシリコンがＴｉＳｉ2
の配向性に良い影響を与えるようにしている。By the way, in order to realize a state in which silicon atoms easily move on the surface of silicon where silicide is generated, ions are implanted into the silicon surface and the silicon surface is non-crystallized. Exists,
The lower limit is such that the reaction between Ti and Si is promoted, and the upper limit is such that the surface of the underlying silicon can be substantially recrystallized when the C49 phase is transformed into the C54 phase. Therefore, the recrystallized silicon is TiSi 2
This has a good effect on the orientation of the film.
【０００９】Ｃ５４相へ相変態させる際にシリサイドと
接触するシリコンが再結晶化していない場合には、生成
されるＣ５４相のＴｉＳｉ2 がシリコンとエピタキシャ
ル関係を維持できない為、ＴｉＳｉ2 とシリコンとの界
面が安定せず、ＴｉＳｉ2 の著しい這い上がり、即ち、
例えば絶縁膜上などシリコンが存在しない箇所にまでＴ
ｉＳｉ2 が生成され、ゲートとソース及びドレインとの
絶縁を保つことができない。[0009] When the silicon in contact with silicide when to phase transformation to the C54 phase is not recrystallized, since the TiSi 2 of the C54 phase to be generated can not maintain a silicon epitaxial relationship between TiSi 2 and silicon The interface is not stable and TiSi 2 climbs significantly,
For example, to a portion where silicon does not exist such as on an insulating film, T
iSi 2 is generated, and the insulation between the gate and the source and drain cannot be maintained.
【００１０】前記したところから、本発明に依る半導体
装置の製造方法に於いては、 （１）シリコン面が表出されている基板（例えばシリコ
ン半導体基板１）にシリコンとＴｉとの反応を促進する
為にイオン注入を行なって非晶質化（例えば非晶質層
６）する工程と、次いで、Ｔｉを主成分とする合金膜
（例えば５〔％〕Ｔａ含有Ｔｉ膜７）を堆積して前記表
出されていたシリコン面のシリコンと反応させ且つ熱処
理を行なってＣ５４相構造のＴｉＳｉ2 層（例えばＣ５
４相のＴｉＳｉ2 及びＴａＳｉ2 の混合層８Ｇ、８Ｓ、
８Ｄ）を生成させる工程とが含まれてなることを特徴と
するか、又は、As described above, in the method of manufacturing a semiconductor device according to the present invention, (1) a reaction between silicon and Ti is promoted on a substrate (for example, silicon semiconductor substrate 1) on which a silicon surface is exposed. Ion implantation to form an amorphous layer (eg, amorphous layer 6), and then depositing an alloy film containing Ti as a main component (eg, 5% Ta-containing Ti film 7). By reacting with the exposed silicon on the silicon surface and performing heat treatment, a TiSi 2 layer having a C54 phase structure (for example, C5
Mixed layers 8G, 8S of four-phase TiSi 2 and TaSi 2 ,
8D) is generated, or
【００１１】（２）前記（１）に於いて、表出されてい
るシリコン面へのイオン注入は表面及びその近傍の非晶
質化が可能であり且つ熱処理してＣ５４相構造のＴｉＳ
ｉ2 層が生成され始めるまでに再結晶化が可能である条
件を以て実施されることを特徴とするか、又は、(2) In the above (1), the ion implantation into the exposed silicon surface is capable of amorphizing the surface and its vicinity, and is heat-treated to form a C54 phase TiS.
characterized in that it is performed under conditions that allow recrystallization by the time the i 2 layer begins to form, or
【００１２】（３）前記（１）或いは（２）に於いて、
シリコン面及びその近傍を非晶質化する為に注入される
イオンがＡｓ、Ｓｉ、Ｇｅの何れかであることを特徴と
するか、又は、(3) In the above (1) or (2),
The ions implanted to make the silicon surface and its vicinity amorphous are As, Si, or Ge, or
【００１３】（４）前記（１）或いは（２）に於いて、
Ｔｉを主成分とする合金膜にＴｉと金属間化合物を形成
しない金属元素が含まれてなることを特徴とするか、又
は、(4) In the above (1) or (2),
It is characterized in that an alloy film containing Ti as a main component contains a metal element that does not form an intermetallic compound with Ti, or
【００１４】（５）前記（３）に於いて、Ｔｉと金属間
化合物を形成しない金属元素はＣ４９相構造のＴｉＳｉ
2 が生成される温度付近でα−Ｔｉとβ−Ｔｉとの組成
比が温度とともに変化する金属元素であることを特徴と
するか、又は、(5) In the above (3), the metal element which does not form an intermetallic compound with Ti is TiSi having a C49 phase structure.
It is characterized in that the composition ratio of α-Ti and β-Ti is a metal element that changes with temperature around the temperature at which 2 is generated, or
【００１５】（６）前記（３）或いは（４）に於いて、
Ｔｉを主成分とする合金膜に含まれＴｉと金属間化合物
を形成しない金属元素がＷ、Ｔａ、Ｎｂ、Ｖ、Ｚｒ、Ｍ
ｏ、Ｈｆの何れかであることを特徴とするか、又は、(6) In the above (3) or (4),
Metal elements contained in the alloy film containing Ti as a main component and not forming an intermetallic compound with Ti are W, Ta, Nb, V, Zr, M
o or Hf, or
【００１６】（７）前記（１）乃至（６）の何れか１に
於いて、Ｔｉを主成分とする合金膜の成膜は堆積する合
金膜と同組成のターゲットを用いてスパッタリングする
方法を適用して実施することを特徴とするか、又は、(7) In any one of the above (1) to (6), the method of forming an alloy film containing Ti as a main component is performed by sputtering using a target having the same composition as the alloy film to be deposited. Is characterized by being applied and implemented, or
【００１７】（８）前記（１）乃至（６）の何れか１に
於いて、Ｔｉを主成分とする合金膜の成膜は堆積する合
金膜の構成元素を含む複数のターゲットを用いて同時に
スパッタリングする方法を適用して実施することを特徴
とするか、又は、(8) In any one of the above (1) to (6), the formation of the alloy film containing Ti as a main component is performed simultaneously using a plurality of targets containing the constituent elements of the alloy film to be deposited. It is characterized by being carried out by applying a sputtering method, or
【００１８】（９）前記（１）乃至（６）の何れか１に
於いて、Ｔｉを主成分とする合金膜の成膜は堆積する合
金膜の構成元素を含む複数のターゲットを用いて交互に
スパッタリングする方法を適用して実施することを特徴
とする。(9) In any one of the above (1) to (6), the formation of the alloy film containing Ti as a main component is alternately performed using a plurality of targets containing the constituent elements of the alloy film to be deposited. The method is characterized in that the method is performed by applying a sputtering method.
【００１９】前記手段を採ることに依り、ゲート長が短
い低抵抗のゲート電極を形成するのに必要な低抵抗のＣ
５４相のＴｉＳｉ2 を微細なシリコン・パターン上に再
現性良く生成することができ、半導体装置の高速化、集
積度の向上、信頼性の向上を可能にしている。By adopting the above-mentioned means, the low-resistance C electrode required to form a low-resistance gate electrode having a short gate length is formed.
54-phase TiSi 2 can be generated on a fine silicon pattern with good reproducibility, and it is possible to increase the speed, improve the degree of integration, and improve the reliability of a semiconductor device.
【００２０】[0020]
【発明の実施の形態】図１乃至図３は本発明の一実施の
形態を説明する為の工程要所に於ける半導体装置の要部
切断側面図であり、以下、これ等の図を参照しつつ説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 to 3 are cutaway side views of a main part of a semiconductor device at important points in a process for explaining an embodiment of the present invention. It will be explained while doing.
【００２１】図１（Ａ）参照 １−（１） 通常の技法を適用し、シリコン半導体基板１にＳｉＯ2
からなるゲート絶縁膜２、多結晶シリコンからなるゲー
ト電極３、ＳｉＯ2 からなるサイド・ウォール４、イオ
ン注入に依るダメージを防止する為のＳｉＯ2 からなる
スルー酸化膜５を形成する。Referring to FIG. 1A, 1- (1) SiO 2 is applied to the silicon semiconductor substrate 1 by applying a usual technique.
The gate insulating film 2 made of, side walls 4 consisting of the gate electrode 3, SiO 2 made of polycrystalline silicon, to form a through oxide film 5 made of SiO 2 for preventing damage due to ion implantation.
【００２２】図１（Ｂ）参照 １−（２） イオン注入法を適用し、イオン加速エネルギを３０〔ｋ
ｅＶ〕、ドーズ量を１×１０14〔cm-2〕としてＡｓイオ
ンの打ち込みを行なって、ソース領域形成予定部分及び
ドレイン領域形成予定部分の各表面、多結晶シリコン・
ゲート電極３の表面を非晶質化する。尚、記号６は非晶
質層を指示している。1 (B) See FIG. 1 (B). 1- (2) Applying the ion implantation method to increase the ion acceleration energy to 30 [k]
eV] and a dose of 1 × 10 14 [cm −2 ], and As ions are implanted, and the surfaces of the portions where the source region and the drain region are to be formed, polycrystalline silicon
The surface of the gate electrode 3 is made amorphous. Symbol 6 indicates an amorphous layer.
【００２３】図２（Ａ）参照 ２−（１） 全体をフッ化水素酸溶液中に浸漬し、ＳｉＯ2 からなる
スルー酸化膜５を除去する。2 (A) 2- (1) The whole is immersed in a hydrofluoric acid solution to remove the through oxide film 5 made of SiO 2 .
【００２４】２−（２） スパッタリング法を適用し、全面に厚さが３０〔ｎｍ〕
程度の５〔％〕Ｔａ含有Ｔｉ膜７を成膜する。2- (2) The sputtering method is applied, and the thickness is 30 nm on the entire surface.
About 5% Ta-containing Ti film 7 is formed.
【００２５】図２（Ｂ）参照 ２−（３） 窒素雰囲気中に於いてＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍ
ａｌ ａｎｎｅａｌｉｎｇ）法を適用し、温度を７２５
〔℃〕、時間を３０〔秒〕の熱処理を行なってＴｉ及び
Ｔａとシリコンとを反応させ、シリコンと接する５
〔％〕Ｔａ含有Ｔｉ膜７をＣ５４相とＣ４９相のＴｉＳ
ｉ2 及びＴａＳｉ2 の混合層８を生成させる。尚、この
反応は窒素雰囲気中で実施される為、表面にＴｉＮ膜９
が生成される。FIG. 2 (B) 2- (3) RTA (rapid thermal) in a nitrogen atmosphere
al annealing method, and the temperature was set to 725.
A heat treatment of [° C.] for 30 [seconds] is performed to react Ti and Ta with silicon and to make contact with silicon.
[%] The Ta-containing Ti film 7 is made of C54 phase and C49 phase TiS.
A mixed layer 8 of i 2 and TaSi 2 is generated. Since this reaction is performed in a nitrogen atmosphere, a TiN film 9 is formed on the surface.
Is generated.
【００２６】前記したように、シリコンの表面にはシリ
コン原子が動き易い非晶質層６が形成されていたことか
ら、前記各金属の反応は極めて良好に行なわれる。尚、
生成されたＴａＳｉ2 はＣ４０相である。As described above, since the amorphous layer 6 in which silicon atoms easily move is formed on the surface of silicon, the reactions of the respective metals are performed extremely well. still,
The generated TaSi 2 is in the C40 phase.
【００２７】図３参照 ３−（１） Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液からなるエッチ
ャント中に全体を浸漬し、表面を覆っているＴｉＮ膜９
並びに未反応の５〔％〕Ｔａ含有Ｔｉ膜７を除去する。See FIG. 3 3- (1) TiN film 9 immersed in an etchant composed of a mixture of H 2 SO 4 : H 2 O 2 = 3: 1 to cover the surface
In addition, the unreacted 5% Ta-containing Ti film 7 is removed.
【００２８】３−（２） Ａｒ雰囲気中に於いてＲＴＡ法を適用し、温度を８００
〔℃〕、時間を３０〔秒〕の熱処理を行なってＣ４９相
のＴｉＳｉ2 をＣ５４に相変態させ、工程２−（３）で
生成させたＣ５４相とＣ４９相のＴｉＳｉ2 及びＴａＳ
ｉ2 の混合層をＣ５４相のＴｉＳｉ2 及びＴａＳｉ2 の
混合層８Ｇ、８Ｓ、８Ｄを生成する。3- (2) The RTA method is applied in an Ar atmosphere and the temperature is set to 800
[° C.] heat treatment for 30 seconds was performed to transform the C49 phase TiSi 2 into C54, and the C54 phase and C49 phase TiSi 2 and TaS generated in step 2- (3) were formed.
mixed layer 8G mixed layer of C54 phase of TiSi 2 and TaSi 2 of i 2, 8S, generates an 8D.
【００２９】混合層８Ｇは下地の多結晶シリコンからな
るゲート電極３と共に低抵抗のゲート電極を構成するこ
とは勿論であり、低抵抗の混合層８Ｇは多結晶シリコン
からなるゲート電極３のゲート長方向の幅が狭くても全
面に亙って良好に生成される。The mixed layer 8G forms a low-resistance gate electrode together with the underlying gate electrode 3 made of polycrystalline silicon, and the low-resistance mixed layer 8G has a gate length of the gate electrode 3 made of polycrystalline silicon. Even if the width in the direction is narrow, it is well formed over the entire surface.
【００３０】図４及び図５はゲート電極に於けるシート
抵抗のばらつきのゲート長依存性を説明する為の線図で
あり、何れの図に於いても横軸にシート抵抗〔Ω／□〕
を、また、縦軸に測定した試料の分布〔％〕をそれぞれ
採ってある。FIGS. 4 and 5 are diagrams for explaining the gate length dependence of the variation of the sheet resistance in the gate electrode. In each figure, the abscissa represents the sheet resistance [Ω / □].
And the distribution [%] of the sample measured on the vertical axis.
【００３１】図４のデータは、本発明を実施して、５
〔％〕Ｔａ含有Ｔｉ膜を成膜するに先立ち、多結晶シリ
コン・ゲート電極の表面にＡｓイオンを注入して非晶質
化して作成した試料を測定して得たものであり、また、
図５のデータは、本発明を実施することなく、他の条件
は全く同じにして作成した比較試料を測定して得たもの
である。The data shown in FIG.
[%] Prior to forming a Ta-containing Ti film, a sample prepared by injecting As ions into the surface of a polycrystalline silicon gate electrode to make it amorphous was measured.
The data in FIG. 5 was obtained by measuring a comparative sample prepared without carrying out the present invention under the same other conditions.
【００３２】比較試料に関する図５のデータからする
と、ゲート電極に於けるゲート長方向の幅が０．１１
〔μｍ〕では完全にはシリサイド化されない為、シート
抵抗が高抵抗側にばらついているのが看取されるが、本
発明試料に関する図４のデータからすると、ゲート電極
に於けるゲート長方向の幅の如何に依ってシート抵抗の
ばらつきの変化はなく、幅が狭いゲート電極でも完全に
シリサイド化されていることが看取される。According to the data shown in FIG. 5 for the comparative sample, the width of the gate electrode in the gate length direction was 0.11.
[Μm], the sheet resistance is not completely silicided, and it is observed that the sheet resistance varies on the high resistance side. However, according to the data of FIG. It can be seen that there is no change in sheet resistance variation depending on the width, and that the gate electrode having a small width is completely silicided.
【００３３】本発明では、前記実施の形態に限られるこ
となく、他に多くの改変を実現することが可能できる。In the present invention, many other modifications can be realized without being limited to the above embodiment.
【００３４】例えば、前記実施の形態では、シリサイド
を生成する為の金属としてＴａ含有Ｔｉ膜を用いたが、
その他にＴｉと金属間化合物を形成しない元素を含む合
金膜であって、且つ、Ｃ４９相のＴｉＳｉ2 が生成され
る温度の近傍でαＴｉ及びβＴｉの組成比が温度と共に
変化するような金属、例えば、Ｗ、Ｎｂ、Ｖ、Ｚｒ、Ｍ
ｏ、ＨｆなどとＴｉを主成分とする２元合金膜を用いる
ことができる。For example, in the above embodiment, a Ta-containing Ti film was used as a metal for generating silicide.
Other alloy films containing an element that does not form an intermetallic compound with Ti, such that the composition ratio of αTi and βTi changes with temperature near the temperature at which C49-phase TiSi 2 is formed, for example, , W, Nb, V, Zr, M
A binary alloy film mainly containing o, Hf, and Ti can be used.
【００３５】また、合金膜を成膜する手段としては、成
膜する合金膜と同一組成のターゲットを用いてスパッタ
リングする方法、合金膜を構成する元素それぞれを含む
複数のターゲットを用いて同時にスパッタリングする方
法、同じく合金膜を構成する元素それぞれを含む複数の
ターゲットについて交互にスパッタリングする方法など
を適用することができる。As means for forming an alloy film, a method of sputtering using a target having the same composition as the alloy film to be formed, and a method of simultaneously sputtering using a plurality of targets each containing an element constituting the alloy film. A method, such as a method of alternately sputtering a plurality of targets each containing an element constituting the alloy film, can be applied.
【００３６】更にまた、シリコン原子の移動を容易にす
る為、シリコン表面を非晶質化するイオン注入物質とし
ては、Ａｓの他にＧｅやＳｉであっても良い。Further, in order to facilitate the movement of silicon atoms, Ge or Si may be used as an ion-implanted substance for amorphizing the silicon surface in addition to As.
【００３７】[0037]
【発明の効果】本発明に依る半導体装置の製造方法で
は、シリコン面が表出されている基板にシリコンとＴｉ
との反応を促進する為にイオン注入を行なって非晶質化
し、Ｔｉを主成分とする合金膜を堆積して前記表出され
ていたシリコン面のシリコンと反応させ且つ熱処理を行
なってＣ５４相構造のＴｉＳｉ2 層を生成させる。In the method of manufacturing a semiconductor device according to the present invention, silicon and Ti are deposited on a substrate having a silicon surface exposed.
In order to promote the reaction with the C54 phase, the film is made amorphous by ion implantation, and an alloy film containing Ti as a main component is deposited, reacted with the silicon on the exposed silicon surface, and subjected to heat treatment to form a C54 phase. A structured TiSi 2 layer is generated.
【００３８】前記構成を採ることに依り、ゲート長が短
い低抵抗のゲート電極を形成するのに必要な低抵抗のＣ
５４相のＴｉＳｉ2 を微細なシリコン・パターン上に再
現性良く生成することができ、半導体装置の高速化、集
積度の向上、信頼性の向上を可能にしている。By adopting the above configuration, the low-resistance C electrode required to form a low-resistance gate electrode having a short gate length is formed.
54-phase TiSi 2 can be generated on a fine silicon pattern with good reproducibility, and it is possible to increase the speed, improve the degree of integration, and improve the reliability of a semiconductor device.
【図１】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。FIG. 1 is a cutaway side view of a main part of a semiconductor device at a key point in a process for describing an embodiment of the present invention.
【図２】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。FIG. 2 is a cutaway side view of a main part of the semiconductor device at a key step in the process for describing one embodiment of the present invention.
【図３】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置の要部切断側面図である。FIG. 3 is a cross-sectional side view of a main part of the semiconductor device at a key point in a process for describing an embodiment of the present invention;
【図４】ゲート電極に於けるシート抵抗のばらつきのゲ
ート長依存性を説明する為の線図である。FIG. 4 is a diagram for explaining gate length dependence of sheet resistance variation in a gate electrode.
【図５】ゲート電極に於けるシート抵抗のばらつきのゲ
ート長依存性を説明する為の線図である。FIG. 5 is a diagram for explaining gate length dependence of sheet resistance variation in a gate electrode.
１ シリコン半導体基板 ２ ゲート絶縁膜 ３ 多結晶シリコン・ゲート電極 ４ サイド・ウォール ５ スルー酸化膜 ６ 非晶質層 ７ ５〔％〕Ｔａ含有Ｔｉ膜 ８Ｇ、８Ｓ、８Ｄ Ｃ５４相のＴｉＳｉ2 及びＴａＳｉ
2 の混合層Reference Signs List 1 silicon semiconductor substrate 2 gate insulating film 3 polycrystalline silicon gate electrode 4 side wall 5 through oxide film 6 amorphous layer 75 5 [%] Ta-containing Ti film 8G, 8S, 8D TiSi 2 and TaSi of C54 phase
2 , mixed layer
Claims (9)
注入を行なって非晶質化する工程と、 次いで、Ｔｉを主成分とする合金膜を堆積して前記表出
されていたシリコン面のシリコンと反応させ且つ熱処理
を行なってＣ５４相構造のＴｉＳｉ2 層を生成させる工
程とが含まれてなることを特徴とする半導体装置の製造
方法。1. A step of performing ion implantation on a substrate on which a silicon surface is exposed to make the substrate amorphous, and then depositing an alloy film containing Ti as a main component to obtain the exposed silicon surface. Reacting with silicon and performing a heat treatment to form a TiSi 2 layer having a C54 phase structure.
は表面及びその近傍の非晶質化が可能であり且つ熱処理
してＣ５４相構造のＴｉＳｉ2 層が生成され始めるまで
に再結晶化が可能である条件を以て実施されることを特
徴とする請求項１記載の半導体装置の製造方法。2. The ion implantation into the exposed silicon surface is capable of amorphizing the surface and its vicinity, and is recrystallized before heat treatment starts to form a C54 phase TiSi 2 layer. 2. The method for manufacturing a semiconductor device according to claim 1, wherein the method is performed under a condition capable of performing the following.
に注入されるイオンがＡｓ、Ｓｉ、Ｇｅの何れかである
ことを特徴とする請求項１或いは２記載の半導体装置の
製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the ions implanted for amorphizing the silicon surface and the vicinity thereof are any of As, Si, and Ge. .
化合物を形成しない金属元素が含まれてなることを特徴
とする請求項１或いは２記載の半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein the alloy film containing Ti as a main component contains a metal element that does not form an intermetallic compound with Ti.
はＣ４９相構造のＴｉＳｉ2 が生成される温度付近でα
−Ｔｉとβ−Ｔｉとの組成比が温度とともに変化する金
属元素であることを特徴とする請求項３記載の半導体装
置の製造方法。5. A metal element which does not form an intermetallic compound with Ti has an α of about 49 ° C. near the temperature at which TiSi 2 having a C49 phase structure is formed.
4. The method according to claim 3, wherein the composition ratio of -Ti and [beta] -Ti is a metal element that changes with temperature.
金属間化合物を形成しない金属元素がＷ、Ｔａ、Ｎｂ、
Ｖ、Ｚｒ、Ｍｏ、Ｈｆの何れかであることを特徴とする
請求項３或いは４記載の半導体装置の製造方法。6. A metal element contained in an alloy film containing Ti as a main component and not forming an intermetallic compound with Ti is W, Ta, Nb,
5. The method for manufacturing a semiconductor device according to claim 3, wherein the method is any one of V, Zr, Mo, and Hf.
る合金膜と同組成のターゲットを用いてスパッタリング
する方法を適用して実施することを特徴とする請求項１
乃至６の何れか１記載の半導体装置の製造方法。7. The method according to claim 1, wherein the alloy film containing Ti as a main component is formed by applying a sputtering method using a target having the same composition as the alloy film to be deposited.
7. The method for manufacturing a semiconductor device according to any one of items 1 to 6.
る合金膜の構成元素を含む複数のターゲットを用いて同
時にスパッタリングする方法を適用して実施することを
特徴とする請求項１乃至６の何れか１記載の半導体装置
の製造方法。8. The method according to claim 1, wherein the formation of the alloy film containing Ti as a main component is carried out by applying a sputtering method simultaneously using a plurality of targets containing the constituent elements of the alloy film to be deposited. 7. The method for manufacturing a semiconductor device according to any one of items 1 to 6.
る合金膜の構成元素を含む複数のターゲットを用いて交
互にスパッタリングする方法を適用して実施することを
特徴とする請求項１乃至６の何れか１記載の半導体装置
の製造方法。9. A method of forming an alloy film containing Ti as a main component by applying a method of alternately sputtering using a plurality of targets containing constituent elements of an alloy film to be deposited. 7. The method for manufacturing a semiconductor device according to any one of 1 to 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10259604A JP2000091267A (en) | 1998-09-14 | 1998-09-14 | Manufacture for semiconductor device |
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| JP10259604A JP2000091267A (en) | 1998-09-14 | 1998-09-14 | Manufacture for semiconductor device |
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| JP (1) | JP2000091267A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012096070A1 (en) * | 2011-01-13 | 2012-07-19 | 住友電気工業株式会社 | Process for manufacture of silicon carbide semiconductor device |
-
1998
- 1998-09-14 JP JP10259604A patent/JP2000091267A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2012096070A1 (en) * | 2011-01-13 | 2012-07-19 | 住友電気工業株式会社 | Process for manufacture of silicon carbide semiconductor device |
| US8415241B2 (en) | 2011-01-13 | 2013-04-09 | Sumitomo Electric Industries, Ltd. | Method of manufacturing silicon carbide semiconductor device |
| EP2667403A1 (en) * | 2011-01-13 | 2013-11-27 | Sumitomo Electric Industries, Ltd. | Process for manufacture of silicon carbide semiconductor device |
| EP2667403A4 (en) * | 2011-01-13 | 2014-06-25 | Sumitomo Electric Industries | Process for manufacture of silicon carbide semiconductor device |
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