JP2000081973A - データ処理装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 プレディケートレジスタの値を用いた分岐条
件の生成を効率化できるデータ処理装置を提供する。 【解決手段】 データ処理装置（１）は、プレディケー
トレジスタ（１２）の複数ビットを用いる複合論理演算
によって分岐条件を生成する分岐条件生成命令（ＡＮＤ
ＯＲＰ，ＯＲＡＮＤＰ）を命令セットに有する。デコー
ダ（１７）は分岐条件生成命令を解読し、論理演算回路
（１８）にプレディケートレジスタの複数ビットを用い
た論理積及び論理和演算を同じ命令実行サイクル中で実
行させ、その演算演算結果をプレディケートレジスタに
反映させる。分岐条件生成命令を命令セットに有し、そ
の命令に専用化された論理演算回路を有し、演算内容は
論理積や論理和などの単純なビット操作であって演算遅
延は非常に小さいから、プレディケートレジスタの値を
用いた複雑な演算による分岐条件の生成を高速化でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サなどのデータ処理装置に係り、特に演算命令を実行し
た後の状態が反映されるコンディションレジスタを用い
た分岐条件の生成に関し、例えばスーパースカラアーキ
テクチャを有するＲＩＳＣ（Reduced Instruction Set
Computer）型のマイクロプロセッサに適用して有効な技
術に関するものである。

【０００２】

【従来の技術】マイクロプロセッサなどのデータ処理装
置は、演算命令を実行した後の状態を示すために、コン
ディションレジスタを有する。このコンディションレジ
スタは、演算命令によって明示的に指定されず、演算結
果の符号、オーバーフロー、ゼロ、キャリー、ボロー、
パリティー等の状態をビット単位で示すフラグを有する
場合と、演算命令により明示的に指定され、主に比較命
令によりセットされるものがある。コンディションレジ
スタは、分岐条件として利用することができる。最近の
アーキテクチャでは、このコンディションレジスタを複
数本設けるものもある。コンディションレジスタについ
て記載された文献の例として超高速ＭＯＳデバイス（株
式会社培風館昭和６２年１１月５日発行）第２７２頁及
び第２７８頁あるいは、ＰｏｗｅｒＰＣ ＳＹＳＴＥＭ
ＡＲＣＨＩＴＥＣＴＵＲＥ（Ｔｏｍ Ｓｈａｎｌｅｙ
著、ＭＩＮＤＳＨＡＲＥ，ＩＮＣ．１９９５年発行）、
第６１頁がある。

【０００３】

【発明が解決しようとする課題】ここで、コンディショ
ンレジスタの中で、その内容が比較命令により明示的に
生成され、分岐条件として使用できるものをプレディケ
ートレジスタと呼ぶ。本発明者は複数本のプレディケー
トレジスタを持つプロセッサアーキテクチャにおけるプ
レディケートレジスタを用いる演算について検討した。
即ち、データ処理の高速化という点において、条件分岐
では、例えば分岐条件の生成若しくは判定によって生ず
るパイプラインハザードを極力小さくすることが必要で
ある。複数のプレディケートレジスタを用いて複数の演
算を行った結果を分岐条件とする場合には、そのような
複数の演算を少ないクロックサイクル数で行うことが望
ましい。この点で、複数のプレディケートレジスタの値
に対しする論理和や論理積などの単純なビット操作命令
を複数回繰り返し実行して分岐条件を生成する場合に
は、命令実行ステップ数が多くなり、効率的でないこと
が本発明者によって見出された。例えば、特定のプレデ
ィケートレジスタの値に対する論理積と、別のプレディ
ケートレジスタの値に対する論理積とを別々の論理演算
命令を実行して演算し、双方の演算結果に対して論理和
を採る更に別の論理演算命令を実行して、分岐条件を生
成しなければならない。プレディケートレジスタの値を
用いた演算が複雑になる程、分岐条件の生成が遅れる。

【０００４】本発明の目的は、プレディケートレジスタ
の値を用いた分岐条件の生成を効率化できるデータ処理
装置を提供することにある。

【０００５】本発明の別の目的は、条件分岐を用いたデ
ータ処理効率を向上させることができるデータ処理シス
テムを提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、データ処理装置（１）は、実行
すべき命令がラッチされる命令レジスタ（１３）と、前
記命令レジスタにラッチされた命令をデコードするデコ
ーダ（１７）と、前記デコーダから出力されるデコード
信号を利用して演算を行う演算手段（１６）と、前記演
算手段を利用して命令を実行した後の状態が反映される
プレディケートレジスタ（１２）とを有する。このデー
タ処理装置は、前記プレディケートレジスタの複数ビッ
トを用いる複合論理演算によって分岐条件を生成する分
岐条件生成命令（ＡＮＤＯＲＰ，ＯＲＡＮＤＰ）を命令
セットに有する。前記デコーダは、前記命令レジスタに
ラッチされた前記分岐条件生成命令を解読し、前記状態
レジスタの複数ビットを用いる複数の第１論理演算とそ
れら第１論理演算結果を用いた第２論理演算とを同じ命
令実行サイクル中で実行させ、前記第２論理演算の結果
を前記状態レジスタの所定ビットに反映させる。前記分
岐条件生成命令には専用化された複合論理演算回路（１
８）を用いる。

【０００９】前記分岐条件生成命令には、オペレーショ
ンコードの指定フィールド（ＡＮＤＯＲＰ，ＯＲＡＮＤ
Ｐに格納領域）と、前記第１論理演算に用いるプレディ
ケートレジスタのビット位置を指定する第１情報の指定
フィールド（Ｐｍ，ｌｅｎ＿ａの格納領域）と、第２論
理演算に用いる第１論理演算結果を指定する第２情報の
指定フィールド（ｌｅｎ＿ｂの指定領域）とを有する命
令フォーマットを採用することができる。

【００１０】上記により、同じ命令実行サイクル中で前
記複数の第１論理演算と第２論理演算を行う複合論理演
算によって分岐条件を生成する分岐条件生成命令を命令
セットに有し、分岐条件生成命令に利用される論理演算
回路は専用化され、更に、演算内容は論理積や論理和な
どの単純なビット操作であって演算遅延は非常に小さい
から、条件レジスタの値を用いた複雑な演算によって分
岐条件を生成する場合にも、当該条件の生成を高速化で
きる。例えば、命令実行サイクルの１サイクルで所要の
分岐条件を生成できる。

【００１１】上記データ処理装置を用いたデータ処理シ
ステムは、前記データ処理装置が実行可能であって前記
分岐条件生成命令を含む命令を格納するプログラム格納
手段（２０）と、前記データ処理装置がデータの一時記
憶領域として利用するランダム・アクセス・メモリ（２
１）とを有する。命令並列度若しくは並列パイプライン
本数が多くなると、一般的に、分岐条件の生成がクリテ
ィカルパスになる傾向を持ち、分岐のオーバーヘッドも
相対的に大きくなろうとする。従って、条件分岐を用い
たデータ処理効率を向上できる。上記データ処理装置が
スーパースカラアーキテクチャ等を有する場合には、シ
ステム全体としてデータ処理効率を更に向上できる。

【００１２】

【発明の実施の形態】《マイクロプロセッサの概要》図
１には本発明の一例に係るマイクロプロセッサのブロッ
ク図が示される。同図に示されるマイクロプロセッサ１
は、単結晶シリコンのような１個の半導体チップに例え
ばＣＭＯＳ集積回路製造技術によって形成されている。

【００１３】マイクロプロセッサ１は、特に制限されな
いが、ＣＰＵ（中央処理装置）２、命令キャッシュメモ
リ３、データキャッシュメモリ４、及びバスステートコ
ントローラ５を有する。

【００１４】ＣＰＵ２は、データおよびメモリアドレス
を格納する汎用レジスタ（ＧＲ）１０を有する。マイク
ロプロセッサ１はその他のレジスタとして、プログラム
カウンタ（ＰＣ）１１、プレディケートレジスタ（Ｐ
Ｒ）１２及び命令レジスタ１３などを有する。ここでプ
レディケートレジスタ１２は８ビットのレジスタから成
り、それら８ビットをプレディケートレジスタビットＰ
０〜Ｐ７と称する。汎用レジスタア１０を用いたデータ
演算及びアドレス演算は算術論理演算器（ＡＬＵ）を有
する演算回路１６で行なわれる。

【００１５】前記プログラムカウンタ１１は、インクリ
メンタ１４でインクリメントされた命令アドレス又は汎
用レジスタ１０から転送された命令アドレスを、実行す
べき命令アドレスとして保有する。ＰＣ１２に何れを保
有させるかはセレクタ１５で選択される。例えば分岐命
令を実行したとき、分岐先の命令アドレスは演算回路１
６で演算され、汎用レジスタ１０からセレクタ１５を経
由してプログラムカウンタ１１に供給される。

【００１６】命令キャッシュメモリ３は、プログラムカ
ウンタ１１が保有する命令アドレスの命令を保有する場
合には（命令キャッシュヒット）、命令ロードのタイミ
ングで当該命令を命令レジスタ１３に供給する。一方、
命令キャッシュメモリ３は、プログラムカウンタ１１が
保有する命令アドレスの命令を保有していない場合には
（命令キャッシュミス）、バスステートコントローラ５
を介して、外部のプログラムメモリ２０から１キャッシ
ュライン分の命令を読み込み、読み込んだ命令から所要
の命令を命令レジスタ１３に供給する。図において２２
は外部アドレスバス、２３は外部データバスである。

【００１７】デコーダ１７は命令レジスタ１３にラッチ
された命令を解読して各種の内部制御信号を生成して、
汎用レジスタ１０、演算回路１６、プレディケートレジ
スタ１２、及び複合論理演算回路１８等の動作を制御す
る。解読された命令の実行にデータアクセスを必要とす
る場合、汎用レジスタ１０からデータアドレスがデータ
キャッシュメモリ４に与えられる。データキャッシュメ
モリ４は、そのデータアドレスに対応するキャッシュエ
ントリを有する場合（データキャッシュヒット）、デコ
ーダ１７で選択された汎用レジスタ１０からデータキャ
ッシュメモリ４にデータが書き込まれ、或いは、データ
キャッシュメモリ４から読み出されたデータがデコーダ
１７で選択された汎用レジスタ１０にロードされる。一
方、データキャッシュメモリ４は、そのデータアドレス
に対応するキャッシュエントリを有していない場合（デ
ータキャッシュミス）、バスステートコントローラ５を
介して外部データメモリ２１から１キャッシュライン分
のデータを読み込み、読み込んだデータのキャッシュへ
の格納と共にデコーダ１７で選択された汎用レジスタ１
０からの書き込みデータが当該キャッシュラインに書き
込まれ、或いは、読み込んだデータのキャッシュへの格
納と共に読み込んだ所要のデータがデコーダ１７で選択
された汎用レジスタ１０のにロードされる。

【００１８】上記マイクロプロセッサ１は、データ転送
命令、算術演算命令、論理演算命令、ビット操作命令、
及びプログラム制御命令等から成る命令セットを有す
る。プログラム制御命令には条件分岐命令や無条件分岐
命令などが含まれる。特定の条件分岐命令は、前記プレ
ディケートレジスタ１２の所定ビットの値を分岐条件と
することができる。そのような分岐条件の生成には、比
較演算命令、および、論理演算命令等を利用することが
できる。

【００１９】特に、マイクロプロセッサ１は、前記プレ
ディケートレジスタ１２の所定の複数ビットを用いる複
合論理演算によって分岐条件を生成する分岐条件生成命
令を命令セットに有する。この分岐条件生成命令はそれ
専用の論理演算回路（複合論理演算回路）１８を用いて
実行される。

【００２０】《分岐条件生成命令》分岐条件生成命令
は、ニーモニック形態で図２に例示されるように、「Ａ
ＮＤＯＲＰ Ｐｄ Ｐｍ ｌｅｎ＿ａ ｌｅｎ＿ｂ」
と、「ＯＲＡＮＤＰ Ｐｄ Ｐｍ ｌｅｎ＿ａ ｌｅｎ
＿ｂ」との２通りである。Ｐｄは演算結果を格納するプ
レディケートレジスタ１２の位置を指定する。Ｐｍは演
算を行うプレディケートレジスタ１２の先頭位置を示す
オフセットである。ｌｅｎ＿ａはＡＮＤＯＲＰの場合に
はＡＮＤ（論理積）を行う範囲を０オリジンで示し、Ｏ
ＲＡＮＤＰの場合にはＯＲ（論理和）を行う範囲を０オ
リジンで示すものであり、０〜７を指定可能である。ｌ
ｅｎ＿ｂはＡＮＤＯＲＰの場合にはＯＲを行う個数を０
オリジンで指示し、ＯＲＡＮＤＰの場合はＡＮＤを行う
個数を０オリジンで指示するものであり、０〜３を指定
可能である。

【００２１】ＡＮＤＯＲＰ，ＯＲＡＮＤＰはオペレーシ
ョンコードを意味する。ＡＮＤＯＲＰはｌｅｎ＿ａで示
される範囲を先ずＡＮＤし、それを、ｌｅｎ＿ｂで示さ
れる個数だけＯＲし、その結果をＰｄへ格納する処理を
指示する。例えば図２の（ａ）に例示された命令「ＡＮ
ＤＯＲＰ Ｐ７ Ｐ２ １ １」は、オフセットＰ２か
ら０オリジンで２個置きにＡＮＤを採り（Ｐ２＆Ｐ３、
Ｐ４＆Ｐ５）、０オリジンで２個のＡＮＤ結果に対して
ＯＲを採り（（Ｐ２＆Ｐ３）｜（Ｐ４＆Ｐ５））、その
結果をＰ７に格納する、という処理を指示する。前記＆
はＡＮＤ（論理積）を意味し、｜はＯＲ（論理和）を意
味する。

【００２２】ＯＲＡＮＤＰはｌｅｎ＿ａで示される範囲
を先ずＯＲし、それを、ｌｅｎ＿ｂで示される個数だけ
ＡＮＤし、その結果をＰｄへ格納する処理を指示する。
例えば図２の（ｂ）に例示された命令「ＯＲＡＮＤＰ
Ｐ７ Ｐ１ ２ １」は、オフセットＰ１から０オリジ
ンで３個置きにＯＲを採り（Ｐ１｜Ｐ２｜Ｐ３、Ｐ４｜
Ｐ５｜Ｐ６）、０オリジンで２個のＯＲ結果に対してＡ
ＮＤを採り（（Ｐ１｜Ｐ２｜Ｐ３）＆（Ｐ４｜Ｐ５｜Ｐ
６））、その結果をＰ７に格納する、という処理を指示
する。

【００２３】尚、マイクロプロセッサ１は、プレディケ
ートレジスタ１２に対する処理を容易化するためにデー
タ転送命令には、プレディケートレジスタ移動命令を含
む。プレディケートレジスタ移動命令はニーモニック表
示で、「ＭＯＶＰＲ Ｒｍ」、「ＭＯＶＰＩ ｉｍｍ
８」、「ＭＯＶＲＰ Ｒｍ」の３種類である。「ＭＯＶ
ＰＲ Ｒｍ」は、汎用レジスタＲｍの下位８ビットをプ
レディケートレジスタ１２にセットする命令である
（{Ｐ０…Ｐ７}＝Ｒｍ[７：０]）。「ＭＯＶＰＩ Ｉｍ
ｍ８」は、８ビットのイミディエイト値ｉｍｍ８をプレ
ディケートレジスタ１２にセットする命令である（{Ｐ
０…Ｐ７}＝ｉｍｍ８）。「ＭＯＶＲＰ Ｒｍ」は、プ
レディケートレジスタ１２を符号なしで拡張して汎用レ
ジスタＲｍにセットする命令である（Ｒｍ＝unsigned_i
nt({Ｐ０…Ｐ７})）。

【００２４】図３には前記分岐条件生成命令を用いる処
理（ｂ）と分岐条件生成命令を用いない処理（ａ）とが
対比されている。図３のプログラム例は、複数の演算結
果により分岐条件を生成し、生成された条件に応じて分
岐を行う処理である。分岐条件生成命令を利用しない処
理は、（１）レジスタＡの値がＲ０に等しいかを比較し
（Ａ＝＝Ｒ０）、比較結果（一致で論理値“１”、不一
致で論理値“０”）をプレディケートレジスタビットＰ
１に設定し、（２）レジスタＢの値がＲ０に等しくない
かを比較し（Ｂ！＝Ｒ０）、比較結果（不一致で論理値
“１”、一致で論理値“０”）をプレディケートレジス
タビットＰ２に設定し、（３）レジスタＣの値がレジス
タＤの値に等しいかを比較し（Ｃ＝＝Ｄ）、比較結果
（一致で論理値“１”、不一致で論理値“０”）をプレ
ディケートレジスタビットＰ３に設定し、（４）プレデ
ィケートレジスタビットＰ１の値とプレディケートレジ
スタビットＰ２の値とのＡＮＤを採ってプレディケート
レジスタＰ４に格納し、（５）プレディケートレジスタ
ビットＰ３の値とプレディケートレジスタビットＰ４の
値とのＯＲを採ってプレディケートレジスタビットＰ５
に格納し、（６）レジスタＲ１にｆｏｏ１をロードし、
（７）プレディケートレジスタビットＰ５の値が論理値
“０”であればレジスタＲ１の値で示されるアドレスに
分岐する、と言う処理である。ここで、Ｒ０には常に
“０”が格納されているとする。

【００２５】上記同様の分岐処理に対して、前記分岐条
件生成命令を利用する場合には、先ず前記処理（１）〜
（３）までと同じ処理を行った後、（４）レジスタＲ０
とＲ０の値を比較し、一致の比較結果である論理値
“１”をプレディケートレジスタビットＰ４に設定し、
（５）分岐条件生成命令ＡＮＤＯＲＰにより、プレディ
ケートレジスタビットＰ１とＰ２のＡＮＤと、プレディ
ケートレジスタビットＰ３とＰ４のＡＮＤとのＯＲを演
算し、その演算結果をプレディケートレジスタビットＰ
５に設定し、その後、前記処理（６）、（７）と同じ処
理を行う。（７）の処理では、プレディケートレジスタ
１２内のＰ５の値が例えば論理値“０”であれば、図１
のセレクタ１５が汎用レジスタ１０内のレジスタＲ１の
値がプログラムカウンタ１１にセットされ、セットされ
たアドレスの命令実行に処理が分岐される。

【００２６】上記処理を同時実行可能命令数の最適なス
ーパースカラ・アークテクチャで実行したとすれば、分
岐条件生成命令を利用しない場合には、上記（１）〜
（７）の処理を少なくとも４サイクル要する。これに対
して分岐条件生成命令を利用する場合には、上記（１）
〜（７）の処理を少なくとも３サイクルで実行すること
ができる。

【００２７】《複合論理演算回路》図４には複合論理演
算回路１８の一例が示される。複合論理演算回路１８は
前記分岐条件生成命令ＡＮＤＯＲＰ，ＯＲＡＮＤＰを実
行するために専用化された論理演算回路である。

【００２８】複合論理演算回路１８は、命令ＯＲＡＮＤ
ＰのためにＯＲ演算及びＡＮＤ演算を行う論理回路アレ
イ１００〜１１２と、命令ＡＮＤＯＲＰのためにＡＮＤ
演算及びＯＲ演算を行う論理回路アレイ２００〜２１２
とを別々に持ち、双方の論理回路アレイにはプレディケ
ートレジスタ１２からアライナ３００を介して同じデー
タが並列に供給され、何れか一方の論理回路アレイの出
力がセレクタ３０１で選択される。選択された演算結果
は出力制御回路３０４を介してプレディケートレジスタ
１２の指定された位置に格納される。アッパーマスクジ
ェネレータ３０１及びロワーマスクジェネレータ３０２
は、双方の論理回路アレイ１００〜１１２，２００〜２
１２にマスクデータＵＭ１〜ＵＭ４、ＬＭ１〜ＬＭ４を
出力する。選択デコーダ３０３はセレクタ３０１の選択
信号を生成し、選択デコーダ３０５は出力制御回路３０
４の制御信号を生成する。この例では、前記アッパーマ
スクジェネレータ３０１、ロワーマスクジェネレータ３
０２、選択デコーダ３０３及び選択デコーダ３０５は前
記デコーダ１７の論理構成に含まれている。

【００２９】先ず、論理回路アレイ１００〜１１２側の
構成を分岐条件生成命令「ＯＲＡＮＤＰ Ｐ７ Ｐ１
２ １」を一例として説明する。

【００３０】前記アライナ３００はＰｍで示されるプレ
ディケートレジスタビットを左端に位置させるように、
プレディケートレジスタ１２の値を左シフトする。例え
ば、分岐条件生成命令「ＯＲＡＮＤＰ Ｐ７ Ｐ１ ２
１」において、Ｐｍ＝Ｐ１であるから、アライナ３０
０の出力は｛Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ
７，０｝とされる。

【００３１】アッパーマスクジェネレータ３０１は、夫
々８ビットのマスクデータＵＭ１〜ＵＭ４を出力する。
マスクデータＵＭ１〜ＵＭ４は、左端のビット位置から
順次Ｌｅｎ＿ａで示される個数毎に論理値“１”を含む
データ列を有する。例えばＬｅｎ＿ａ＝２の例では、Ｕ
Ｍ１＝｛１１１０００００｝、ＵＭ２＝｛０００１１１
００｝、ＵＭ３＝｛００００００１１｝、ＵＭ４＝｛０
０００００００｝とされる。Ｌｅｎ＿ａ＝１の場合に
は、ＵＭ１＝｛１１００００００｝、ＵＭ２＝｛００１
１００００｝、ＵＭ３＝｛００００１１００｝、ＵＭ４
＝｛００００００１１｝とされる。

【００３２】１００〜１０３で示される回路は、夫々２
入力ＡＮＤゲートが８個配列されたＡＮＤ回路列であ
り、夫々８ビットのアッパーマスクデータＵＭ１〜ＵＭ
４とアライナ３００の８ビット出力とを入力し、ビット
単位で２入力の論理積を採って８ビットを出力する。例
えば、ＡＮＤ回路列１００に含まれる８個のＡＮＤ回路
には８ビットのアッパーマスクデータＵＭ１が下位側よ
り順次１ビットずつ入力されると共に、アライナ３００
の８ビット出力が下位側より順次１ビットずつ入力さ
れ、夫々論理積を採る。したがって、Ｐｍ＝Ｐ１、Ｌｅ
ｎ＿ａ＝２の場合、ＡＮＤ回路列１００の出力は｛Ｐ
１，Ｐ２，Ｐ３，０，０，０，０，０｝とされ、ＡＮＤ
回路列１０１の出力は｛０，０，０，Ｐ４，Ｐ５，Ｐ
６，０，０｝とされ、ＡＮＤ回路列１０２の出力は
｛０，０，０，０，０，０，Ｐ７，０｝とされ、ＡＮＤ
回路列１０３の出力は全ビット論理値“０”にされる。

【００３３】１０４〜１０７で示される回路は各ＡＮＤ
回路列１００〜１０３の８ビット出力を８入力とするＯ
Ｒ回路である。したがって、上記Ｐｍ＝Ｐ１、Ｌｅｎ＿
ａ＝２の例において、場合、ＯＲ回路１０４の出力はＰ
１｜Ｐ２｜Ｐ３とされ、ＯＲ回路１０５の出力はＰ４｜
Ｐ５｜Ｐ６とされ、ＯＲ回路１０６の出力はＰ７とさ
れ、ＯＲ回路列１０７の出力は論理値“０”にされる。

【００３４】前記ロワーマスクジェネレータ３０２は、
夫々１ビットのマスクデータＬＭ１〜ＬＭ４を出力す
る。マスクデータＬＭ１〜ＬＭ４は、ＬＭ１より順次Ｌ
ｅｎ＿ｂで示される個数分だけ論理値“１”にされる信
号である。例えばＬｅｎ＿ｂ＝１の例では、ＬＭ１＝
１、ＬＭ２＝１、ＬＭ３＝０、ＬＭ４＝０とされる。Ｌ
ｅｎ＿ａ＝０の場合には、ＬＭ１＝１、ＬＭ２＝０、Ｌ
Ｍ３＝０、ＬＭ４＝０とされる。

【００３５】１０８〜１１１で示される回路は８入力Ｏ
Ｒ回路１０４〜１０７の出力と前記マスクデータＬＭ１
〜ＬＭ４の反転信号とを２入力として論理和を採る２入
力ＯＲ回路である。上記Ｐｍ＝Ｐ１、Ｌｅｎ＿ａ＝２、
Ｌｅｎ＿ｂ＝１の例において、ＯＲ回路１０８の出力は
ＯＲ回路１０４の出力に等しいＰ１｜Ｐ２｜Ｐ３とさ
れ、ＯＲ回路１０９の出力はＯＲ回路１０５の出力に等
しいＰ４｜Ｐ５｜Ｐ６とされ、ＯＲ回路１１０、１１１
に出力は共に論理値“１”にされる。

【００３６】１１２で示される回路は２入力ＯＲ回路１
０８〜１１１の出力に対して論理積を採る４入力ＡＮＤ
回路である。上記Ｐｍ＝Ｐ１、Ｌｅｎ＿ａ＝２、Ｌｅｎ
＿ｂ＝１の例では、４入力ＡＮＤ回路１１２の出力は、
（Ｐ１｜Ｐ２｜Ｐ３）＆（Ｐ４｜Ｐ５｜Ｐ６）とされ
る。この値は、分岐条件生成命令「ＯＲＡＮＤＰ Ｐ７
Ｐ１ ２ １」を実行して得られる論理演算結果であ
る。選択デコーダ３０３はオペレーションコードがＯＲ
ＡＮＤＰであれば４入力ＡＮＤ回路１１２の出力を選択
し、選択デコーダ３０５はＰｄ＝Ｐ７であれば、これに
よって指定されるプレディケートレジスタビットＰ７に
前記セレクタ３０１の出力を入力させる。

【００３７】論理回路アレイ２００〜２１２側の構成も
基本的な考え方は上記と同様であり、２００〜２０３で
示される回路は、夫々２入力ＯＲゲートが８個配列され
たＯＲ回路列であり、夫々８ビットのアッパーマスクデ
ータＵＭ１〜ＵＭ４の反転データとアライナ３００の８
ビット出力とを入力し、ビット単位で２入力の論理和を
採って８ビットを出力する。２０４〜２０７で示される
回路は各ＯＲ回路列２００〜２０３の８ビット出力を８
入力とするＡＮＤ回路である。２０８〜２１１で示され
る回路は８入力ＡＮＤ回路２０４〜２０７の出力と前記
マスクデータＬＭ１〜ＬＭ４とを２入力として論理積を
採る２入力ＡＮＤ回路である。２１２で示される回路は
２入力ＡＮＤ回路２０８〜２１１の出力に対して論理和
を採る４入力ＯＲ回路である。

【００３８】例えば分岐条件生成命令「ＡＮＤＯＲＰ
Ｐ７ Ｐ１ ２ １」を一例とすると、Ｐｍ＝Ｐ１、Ｌ
ｅｎ＿ａ＝２であるから、ＯＲ回路２００の出力は｛Ｐ
１，Ｐ２，Ｐ３，１，１，１，１，１｝とされ、ＯＲ回
路列２０１の出力は｛１，１，１，Ｐ４，Ｐ５，Ｐ６，
１，１｝とされ、ＯＲ回路列２０２の出力は｛１，１，
１，１，１，１，Ｐ７，１｝とされ、ＯＲ回路列２０３
の出力は全ビット論理値“１”にされる。従って８入力
ＡＮＤ回路２０４〜２０７の出力は夫々Ｐ１＆Ｐ２＆Ｐ
３、Ｐ４＆Ｐ５＆Ｐ６、Ｐ７、１になる。Ｌｅｎ＿ｂ＝
１であるから、２入力ＡＮＤ回路２０８〜２１１の出力
は、Ｐ１＆Ｐ２＆Ｐ３、Ｐ４＆Ｐ５＆Ｐ６、０、０とな
る。結果として、４入力ＯＲ回路２１２の出力は、（Ｐ
１＆Ｐ２＆Ｐ３）｜（Ｐ４＆Ｐ５＆Ｐ６）とされる。こ
の値は、分岐条件生成命令「ＡＮＤＯＲＰ Ｐ７ Ｐ１
２ １」を実行して得られる論理演算結果である。選
択デコーダ３０３はオペレーションコードがＡＮＤＯＲ
Ｐであれば４入力ＯＲ回路２１２の出力を選択し、選択
デコーダ３０５はＰｄ＝Ｐ７であれば、これによって指
定されるプレディケートレジスタビットＰ７に前記セレ
クタ３０１の出力を入力させる。

【００３９】上記マイクロプロセッサ１によれば、同じ
命令実行サイクル中で論理和と論理積とを行う複合論理
演算によって分岐条件を生成する分岐条件生成命令を命
令セットに有し、分岐条件生成命令に利用される複合論
理演算回路１８は専用化され、更に、演算内容は論理積
や論理和などの単純なビット操作であって演算遅延は非
常に小さいから、ＣＣＲ１２の値を用いた複雑な演算に
よって分岐条件を生成する場合にも、当該条件の生成を
高速化できる。例えば、命令実行サイクルの１サイクル
で所要の分岐条件を生成できる。

【００４０】図１に例示されるように、外部データバス
２３及び外部アドレスバス２２を介してマイクロプロセ
ッサ１がアクセス可能なプログラムメモリ２０とデータ
メモリ２１などを有するデータ処理システムにおいて、
プログラムメモリ２０には前記分岐条件生成命令を含む
命令が格納され、データメモリ２１はマイクロプロセッ
サ１のデータの一時記憶領域として利用される。例えば
マイクロプロセッサ１はスーパースカラアーキテクチャ
を有する。命令並列度若しくは並列パイプライン本数が
多くなると、一般的に、分岐条件の生成がクリティカル
パスになる傾向を持ち、分岐のオーバーヘッドも相対的
に大きくなろうとする。このとき、マイクロプロセッサ
１は前記複合論理演算回路１８を有し、これを用いて実
行される前記分岐条件生成命令を命令セットに有するか
ら、条件分岐命令を用いるデータ処理効率を向上させる
ことができ、スーパースカラアークテクチャー等のマイ
クロプロセッサ１を採用したデータ処理システムにおけ
るデータ処理効率を全体的に向上させることができる。

【００４１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４２】例えば、プレディケートレジスタの本数又
はビット数は、命令フォーマットの許す限り増加させて
も、あるいは、減少させても構わない。また、マイクロ
プロセッサはスーパースカラアーキテクチャーに限定さ
れず、１本のパイプラインを有するものであってもよ
い。また、マイクロプロセッサの回路構成は図１に限定
されず、適宜変更可能である。例えばキャッシュメモリ
は命令とデータを混在させたユニファイドキャッシュメ
モリであってもよい。また、ＴＬＢを備えても良い。ま
た、キャッシュメモリ以外の内蔵データＲＡＭを備えて
もよい。更に、その他適宜の周辺回路を内蔵して、所謂
シングルチップマイクロコンピュータ化してもよい。ま
た、プログラムメモリとデータメモリは統一された主記
憶であっても構わない。複合論理演算回路は図４に限定
されず適宜変更可能である。また、分岐条件生成命令の
命令フォーマットも上記に例に限定されず、変更可能で
ある。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４４】すなわち、同じ命令実行サイクル中で複数
の第１論理演算と第２論理演算を行う複合論理演算によ
って分岐条件を生成する分岐条件生成命令を命令セット
に有し、分岐条件生成命令に利用される論理演算回路は
専用化され、更に、演算内容は論理積や論理和などの単
純なビット操作であって演算遅延は非常に小さいから、
プレディケートレジスタの値を用いた複雑な演算によっ
て分岐条件を生成する場合にも、当該条件の生成を高速
化できる。

【００４５】上記データ処理装置を用いたデータ処理シ
ステムにおいては、条件分岐を用いるデータ処理効率を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の一例に係るマイクロプロセッサのブロ
ック図である。

【図２】分岐条件生成命令の説明図である。

【図３】分岐条件生成命令を用いる処理と分岐条件生成
命令を用いない処理とを対比して示す説明図である。

【図４】複合論理演算回路の一例を示す論理回路図であ
る。

【符号の説明】

１ マイクロプロセッサ ２ ＣＰＵ ３ 命令キャッシュメモリ ４ データキャッシュメモリ ５ バスステートコントローラ １０ 汎用レジスタ １１ プログラムカウンタ １２ プレディケートレジスタ Ｐ０〜Ｐ７ プレディケートレジスタビット １３ 命令レジスタ １６ 演算回路 １７ デコーダ １８ 複合論理演算回路 ２０ プログラムメモリ ２１ データメモリ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 実行すべき命令がラッチされる命令レジ
   スタと、前記命令レジスタにラッチされた命令をデコー
   ドするデコーダと、前記デコーダから出力されるデコー
   ド信号を利用して演算を行う演算手段と、前記演算手段
   を利用して命令を実行した後の状態が反映されるプレデ
   ィケートレジスタとを有し、 前記命令レジスタは前記プレディケートレジスタの複数
   ビットを用いる複合論理演算によって分岐条件を生成す
   る分岐条件生成命令をラッチ可能にされ、 前記デコーダは、前記分岐条件生成命令を解読し、前記
   プレディケートレジスタの複数ビットを用いる複数の第
   １論理演算とそれら第１論理演算結果を用いた第２論理
   演算とを同じ命令実行サイクル中で実行させ、前記第２
   論理演算の結果を前記プレディケートレジスタの所定ビ
   ットに反映させるものであり、 前記分岐条件生成命令の実行に専用化された複合論理演
   算回路を有して、成るものであることを特徴とするデー
   タ処理装置。
2. 【請求項２】 前記分岐条件生成命令は、前記第１論理
   演算を論理積演算とし、第２論理演算を前記論理積演算
   の結果に対する論理和演算とするものであることを特徴
   とする請求項１記載のデータ処理装置。
3. 【請求項３】 前記分岐条件生成命令は、前記第１論理
   演算を論理和演算とし、第２論理演算を前記論理和演算
   の結果に対する論理積演算とするものであることを特徴
   とする請求項１記載のデータ処理装置。
4. 【請求項４】 前記分岐条件生成命令は、オペレーショ
   ンコードの指定フィールドと、前記第１論理演算に用い
   る状態レジスタのビット位置を指定する第１情報の指定
   フィールドと、第２論理演算に用いる第１論理演算結果
   を指定する第２情報の指定フィールドとを有して成るも
   のであることを特徴とする請求項２又は３記載のデータ
   処理装置。
5. 【請求項５】 1個の半導体チップに形成され、スーパ
   ースカラアーキテクチャを有するマイクロプロセッサで
   あることを特徴とする請求項４データ処理装置。
6. 【請求項６】 請求項１乃至５の何れか1項に記載のデ
   ータ処理装置と、前記データ処理装置が実行可能であっ
   て前記分岐条件生成命令を含む命令を格納するプログラ
   ム格納手段と、前記データ処理装置がデータの一時記憶
   領域として利用するランダム・アクセス・メモリとを有し
   て成るものであることを特徴とするデータ処理システ
   ム。