JP2000069004A - 交換システムのフロ―制御方法および交換システム - Google Patents

交換システムのフロ―制御方法および交換システム

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Abstract

(57)【要約】 【課題】 スイッチング・アーキテクチャにおけるいく
つかの構成要素の速度を低下させる様々なフロー制御信
号を送るための制御リードまたは配線を追加する必要の
ないフロー制御機構を提供する。 【解決手段】 それぞれの入力ポートｉに関して、ＳＣ
ＡＬ要素（１０００）が、入力ポートｉを割り当てられ
たアダプタに対応する特定のプロトコルを処理するため
の受信プロトコル・インタフェース（ＰＩＮＴ、５１
１）と、第１の直列通信リンク（１４００）によってス
イッチ・コアに接続するための第１の逐次化手段（１１
６０）とを含む。セルがスイッチ・コアに受け取られる
と、セルは、第１の非逐次化手段（１１７０）によって
非逐次化される。それぞれの出力ポートにおいて、セル
が、再び、第２の逐次化手段（１１９０）によって逐次
化され、次に、同軸ケーブルや光ケーブルなどの第２の
直列通信リンクを介して、適切なＳＣＡＬに送られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は遠隔通信の分野に関
し、より詳細には、セルフルーティング・スイッチ・コ
アに基づきかつ分散型フロー制御機構を有する交換シス
テムに関する。
【０００２】
【従来の技術】特許出願第９６４８０１２６．０（ＩＢ
Ｍ整理番号ＦＲ９９６０４０）、９６４８０１２５．２
（ＩＢＭ整理番号ＦＲ９９６０４１）、９６４８０１１
７．９（ＩＢＭ整理番号ＦＲ９９６０４２）、９６４８
０１２０．３（ＩＢＭ整理番号ＦＲ９９６０４５）は、
高速の交換速度を実現する高性能セルフルーティング・
スイッチを例示する非公開欧州出願である。フロー制御
機構は、データの損失を防ぐために交換システムには不
可欠である。スイッチング・アーキテクチャが、スイッ
チ・コアと、１００メートル以上離れた異なる施設内に
配置されていることもあるいくつかの分散したリモート
のスイッチ・コア・アクセス層（ＳＣＡＬ)要素に基づ
くときは特にそうである。このようなシステムでは、ス
イッチ・コアが別の物理領域に配置されている場合で
も、スイッチ・コアがある特定のＳＣＡＬから来るセル
の生成速度を遅くできることがきわめて重要である。
【０００３】さらに、様々な構成要素間の距離が大きく
なる傾向があるとき、様々なフロー制御信号を他の通信
配線を使用せずに送信できることが望ましいが、このこ
とは、フロー制御信号の方向が通常のデータ・フローの
方向と反対であるため特に簡単ではない。これは、一般
に、そのようなセルを運ぶ通常のデータ・フローにおけ
るセルの生成速度を遅くするための制御信号を導入する
機能を妨げる。
【０００４】最後に、スイッチング・プロセスのより高
速で多数のポートを含む高性能なスイッチイング・アー
キテクチャにおける高い要求は、ポート拡張アーキテク
チャなどのスイッチング技術におけるいくつかの複雑な
アーキテクチャに有利になる。そのようなシステムは、
実現しにくい形で接続された１組の多数のスイッチ・コ
アに基づいて、スイッチング・アーキテクチャ全体のポ
ート数を多くすることができる。この状況において、フ
ロー制御機構がより複雑にかつ実現しにくくなることは
明らかである。
【０００５】
【発明が解決しようとする課題】本発明によって解決さ
れる技術的課題は、アーキテクチャの様々な構成要素
が、異なる離れた領域に物理的に配置されているときで
も、セルフルーティング・スイッチ・コアに基づいて、
高速スイッチング・アーキテクチャのための効率的なフ
ロー制御機構を提供することである。
【０００６】本発明の目的は、スイッチング・アーキテ
クチャにおけるいくつかの構成要素の速度を低下させる
様々なフロー制御信号を送るための制御リードまたは配
線を追加する必要のないフロー制御機構を提供すること
である。
【０００７】さらに他の目的は、アーキテクチャが膨大
な数の独立したスイッチング構造を有するポート拡張に
基づくときでも動作する効率の高いフロー制御機構を提
供し、多数の入力ポートと出力ポートを有する統合され
た高速のコアを実現することである。
【０００８】
【課題を解決するための手段】この問題は、併記した１
組の請求項で定義された本発明による方法および装置に
よって解決される。フロー制御方法は、特に、スイッチ
・コア・アクセス層（ＳＣＡＬ）要素によって、直列通
信リンクを介してリモートの分散したプロトコル・アダ
プタまたはプロトコル・エンジンに接続された少なくと
も１つのスイッチ・コアを含むスイッチング・システム
に十分に適合される。それぞれの入力ポートｉに関し
て、ＳＣＡＬ要素が、入力ポートｉを割り当てられたア
ダプタに対応する特定のプロトコルを処理する受信プロ
トコル・インタフェース（ＰＩＮＴ）と、第１の直列通
信リンクによってスイッチ・コアに接続するための第１
の逐次化手段とを含む。スイッチ・コアがセルを受け取
ると、セルは、第１の非逐次化手段によって非逐次化さ
れる。一方、それぞれの出力ポートにおいて、セルは、
第２の逐次化手段によって逐次化され、次に、同軸ケー
ブルや光ケーブルなどの第２の直列通信リンクを介し
て、適切なＳＣＡＬに送られる。ＳＣＡＬがセルを受け
取ると、そのセルは、第２の非逐次化手段によって非逐
次化され、プロトコル・アダプタの接続を可能にするプ
ロトコル・インタフェース（ＰＩＮＴ）回路に送られ
る。
【０００９】本発明によれば、このフロー制御方法は、
コアからＳＣＡＬに流れる第１のフロー制御受信（ＦＣ
Ｒ）信号と、ＳＣＡＬからコアに戻る第２のフロー制御
送信（ＦＣＸ）信号の２つのフロー制御信号を送ること
を可能にする。これは、長い距離が必要なときでも配線
や回路を追加することなく達成することができる。これ
を達成するため、この方法は、次のステップを含む。
【００１０】スイッチ・コア内の局部的飽和の検出に応
答してＦＣＲ信号を送るために、この方法は、内部ＦＣ
Ｒ信号を対応する飽和したポートに属する逐次化回路に
転送する。次に、このＦＣＲが、第２の直列リンクを介
して、飽和した入力ポートの多くのセルを生成する受信
ＰＩＮＴを含むＳＣＡＬでもあるＳＣＡＬ内に配置され
たリモート送信プロトコル・インターフェースに運ばれ
る通常のデータ・フローに導入される。次に、内部制御
信号が、受信ＰＩＮＴに生成され、それにより、受信Ｐ
ＩＮＴは、セルの生成速度を遅くすることができる。
【００１１】これと反対に、送信ＰＩＮＴが飽和するこ
とが明らかなときは、この方法により、ＦＣＸ信号の送
信が以下のように可能になる。すなわち、内部制御信号
が生成され、出力ポートが飽和したＳＣＡＬに属する逐
次化回路にローカルに送られる。次に、ＦＣＸ制御信号
が、スイッチ・コアへの通常のデータ・フローで送ら
れ、中に配置された非逐次化手段によってデコードされ
る。デコードされた後、ＦＣＸ信号を利用して、送信Ｐ
ＩＮＴに生じた飽和をコアに通知することができる。
【００１２】交換システムが、ポート拡張モードで組み
込まれた１組の独立したスイッチング構造で構成された
ときに特定の適合が実現される。これは、特に、請求項
３および４に定義されたような方法で達成される。した
がって、制御フローの流れと反対の方向に制御信号を送
るために、配線や通信リンクを追加せずに有効なフロー
制御が実現される。
【００１３】
【発明の実施の形態】図２と図３に関して、本発明によ
る交換機を実施するために使用されるスイッチング・モ
ジュールが示される。このモジュールは、ブロック４０
１で表され、１６個の入力ポートのうちのどれか１つの
ポートから共通のセル記憶機構１に入るセルの記憶プロ
セスを実行するための記憶部と、さらにロードされたセ
ルを出力しそれらをスイッチング・モジュールの出力ポ
ートに送る検索部とを含むデータ部を含む。
【００１４】記憶部は、１６個の異なる入力ポートの物
理インタフェースを表す１組１６個のＲＣＶＲレシーバ
１０−０〜１０−１５（レシーバ１０−１５は、図の黒
い部分で表されている）を使用する。対応する１組１６
個のルータ２−０〜２−１５（同様に、ルータ２−１５
が、図２において黒く表されている）は、セル記憶機構
１の１２８の位置のどれかの位置に入力ポートの接続を
達成する。タイミングの検討のために、記憶部は、さら
に、１組１６個の境界ラッチ１０１−０〜１０１−１５
（図において、ラッチ１０１−１５が黒く表されてい
る）と、１組のパイプライン回路１０３−０〜１０３−
１５を含み、その結果、レシーバ１０−ｉから送られた
データが、その対応する境界ラッチ１０１−ｉとパイプ
ライン１０３−ｉを介してルータ２−ｉに送られる。
【００１５】一方、スイッチング・モジュール４０１の
検索部は、スイッチング・モジュールの１６個の出力ポ
ートを接続するために使用される１組１６個のオフ・チ
ップ・ドライバ（ＯＣＤ）ドライバ１１−０〜１１−１
５を含む。ＯＣＤドライバは、関連した１組１６個の境
界ラッチ１０２−０〜１０２〜１５（タイミングの検討
に使用される）を介して１６個のルータ３−０〜３−１
５からデータを受け取り、その結果、それぞれのルータ
３−ｉは、セル記憶機構１の使用可能な１２８の位置に
ある任意のデータを取り出し、そのデータを対応するＯ
ＣＤドライバ１１−ｉを介して適切な宛先出力ポートＩ
に送ることができる。
【００１６】データ部の他に、スイッチング・モジュー
ルは、さらに、セル記憶機構１の空の位置のアドレスを
記憶するために使用されるフリー・アクセス待ち行列
（ＦＡＱ）回路５（図３に示した）に基づく制御部を含
む。出力待ち行列メモリ４は、独立した２組８つの出力
アドレス待ち行列（ＯＡＱ）５０−０〜５０−７（図に
おいて、待ち行列５０−７が黒く表されている）および
５１−０〜５１−７（５１−７が黒く表されている）と
によって構成される。後でより詳細に説明するように、
これらの２組は、出力ポートに送られるデータ・セルを
含むセル記憶機構１内の位置のアドレスを記憶するため
に使用される。２組の８つのレジスタ、すなわちＡＳＡ
レジスタ２０−０〜２０−７（レジスタ２０−７が黒く
表されている）とＡＳＡレジスタ２１−０〜２１−７
（２１−７が黒く表されている）は、奇数バス１０４と
偶数バス１０５の１組２つのバス上のアドレスを生成す
るためにそれぞれ使用され、この２つのバスは、１６個
のルータ２−０〜２−１５とＯＡＱ待ち行列４に接続さ
れる。バス１０４は、ＡＳＡレジスタ２０−０〜２０−
７（６４バイトからなる）の８つの出力バスの協力によ
って構成され、一方、バス１０５は、８つのＡＳＡレジ
スタ２１−０〜２１−７の出力バスの組み合わせから構
成された６４バイト・バスである。
【００１７】さらに、偶数バス１０４は、第２の入力に
おいてＦＡＱ５からバス９１を介してフリー・アドレス
を受け取るＭＵＸマルチプレクサ１０６の第１の入力バ
スに接続される。ＭＵＸ１０６の出力は、境界ラッチ１
０８に接続され、その出力は、１組８つのオフ・チップ
・ドライバ（ＯＣＤ）４０−０〜４０−７の入力とシャ
ドー・ラッチ１１０に接続される。ＯＣＤドライバ４０
−０〜４０−７は、対応するＲＣＶＲレシーバ４４−０
〜４４−７の入力にも接続された８ビット・バス５１０
（８つの出力５１０−０〜５１０−７からなる）を構成
するようにそれぞれ接続された出力を有する。ＲＣＶＲ
レシーバ４４−０〜４４−７の出力は、冗長ラッチ１８
０に接続され、その出力がＭＵＸマルチプレクサ１１２
の１つの入力バスに接続され、ＭＵＸマルチプレクサ１
１２の第２の入力は、シャドー・ラッチ１１０の内容を
受け取る。ＭＵＸマルチプレクサ１１２は、後で説明す
るように、パイプライン・レジスタ１１４に接続される
出力を有し、適切なＮＳＡレジスタ２２−０〜２２−７
に送られるデータをロードする。
【００１８】同様に、奇数バス１０５は、第２の入力に
おいてバス９２を介してＦＡＱ５からフリー・アドレス
を受け取るＭＵＸマルチプレクサ１０７の第１の入力バ
スに接続される。ＭＵＸ１０６の出力は、境界ラッチ１
０９に接続され、その出力は、１組８つのオフ・チップ
・ドライバ（ＯＣＤ）４１−０〜４１−７の入力とシャ
ドー・ラッチ１１１に接続される。ＯＣＤドライバ４１
−０〜４１−７は、８つのＲＣＶＲレシーバ４５−０〜
４５−７の入力にも接続された８ビット・バス５０９を
構成するためにそれぞれ組み合わされた出力５０９−０
〜５０９−７を有する。ＲＣＶＲレシーバ４５−０〜４
５−７の出力は、出力がＭＵＸマルチプレクサ１１３の
一方の入力バスに接続された冗長ラッチ１８１に接続さ
れ、ＭＵＸマルチプレクサ１１３の第２の入力は、シャ
ドー・ラッチ１１１の内容を受け取る。ＭＵＸマルチプ
レクサ１１３は、パイプライン・レジスタ１１５に接続
された出力を有し、それにより、後で説明するように、
適切なＮＳＡレジスタ２３−０〜２３−７がそのアドレ
スを利用することができる。制御部は、さらに、４組の
保持レジスタ６０−０〜６０−７（レジスタ６０−７を
黒で表す）、６１−０〜６１−７（黒で表す）、６２−
０〜６２−７、および６３−０〜６３−７を含み、これ
らは、後でより詳細に説明するように、スイッチング・
プロセスを実行するために使用される。
【００１９】再びデータ部に戻ると、１６個の入力ポー
トは、２組８個のＡＳＡレジスタ２０−０〜２０−７と
ＡＳＡレジスタ２１−０〜２１−７の内容によって定義
されたアドレスにおいて、セル記憶機構１に１６個のセ
ルを同時にロードできることに注意されたい。これと同
時に、２組８個のレジスタ、すなわちＡＲＡレジスタ３
２−０〜３２−７（図では、レジスタ３２−７が黒）と
ＡＲＡレジスタ３３−０〜３３−７（黒）のそれぞれに
配列された１６個のＡＲＡレジスタの内容によって定義
されたアドレスにおいて、セル記憶機構１から１６個の
セルを取り出すことができる。ＡＲＡレジスタ３２−０
〜３２−７は、デュアル・マルチプレクサ回路８００の
第１の入力にも接続された偶数バス９８によって、対応
するＮＲＡレジスタ２８−０〜２８−７の内容を受け取
る。同様に、ＡＲＡレジスタ３３−０〜３３−７は、デ
ュアル・マルチプレクサ回路８００の第２の入力に接続
された奇数バス９９を介して、対応するＮＲＡレジスタ
２９−０〜２９−７の内容を受け取る。デュアル・マル
チプレクサ８００は、第３と第４の入力バスにおいてそ
れぞれ、ＯＡＱ待ち行列５０−０〜５０−７および５１
−０〜５１−７の第１と第２の組の出力を受け取る。デ
ュアル・マルチプレクサ８００は、境界ラッチ３０と境
界ラッチ３１にそれぞれ接続された２つの出力バスを有
する。
【００２０】ＮＲＡレジスタ２８−０〜２８−７は、シ
ャドー・ラッチ３４と境界ラッチ８０の内容をそれぞれ
受け取る第１と第２の入力を有するＭＵＸマルチプレク
サ回路２６の出力を受け取るように接続される。同様
に、ＮＲＡレジスタ２９−０〜２９−７は、シャドー・
ラッチ３５と境界ラッチ８１の内容をそれぞれ受け取る
第１と第２の入力を有するＭＵＸマルチプレクサ回路２
７の出力を受け取るように接続される。ラッチ３０の出
力は、シャドー・ラッチ３４の入力バスと、１組８つの
オフ・チップ・ドライバ（ＯＣＤ）４２−０〜４２−７
の入力にも接続され、その出力５２０−０〜５２０−７
は、１組８個のＲＣＶＲレシーバ４６−０〜４６−７の
入力にも接続されたバス５２０を形成するように構成さ
れる。同様に、ラッチ３１の出力は、シャドー・ラッチ
３５の入力バスと、１組８つのオフ・チップ・ドライバ
（ＯＣＤ）４３−０〜４３−７の入力にも接続され、そ
の出力５２１−０〜５２１−７は、バス５２１を形成
し、１組８個のＲＣＶＲレシーバ４７−０〜４７−７の
対応する入力に接続される。ＲＣＶＲレシーバ４６−０
〜４６−７の出力は、ラッチ８０の入力バスに接続さ
れ、ＲＣＶＲレシーバ４７−０〜４７−７の出力は、ラ
ッチ８１の入力バスに接続される。
【００２１】後で説明するように、本発明の構造によ
り、１組１６個のセルを、セル記憶機構１から同時に抽
出し、割り当てられた出力ポートにルーティングできる
ことは明らかである。１つのセルがＮバイト（たとえば
５４バイト）を含む場合、スイッチング・モジュール
は、１組のＮのクロック・サイクルにおいて、セル記憶
機構１に１６個のセルを記憶し、セル記憶機構１から１
６個のセルを取り出すことができる。次に、スイッチン
グ・モジュール４０１に関係する入出力プロセスをより
詳細に説明する。
【００２２】１．入力プロセス 入力プロセスは、１つの基本セルに含まれる１組Ｎのバ
イトを完全に記憶するために必要とされる（実際には１
６個のセルが同時に入力されることに注意されたい）。
入力プロセスは、基本的に、次のような特有な操作を含
む。すなわち、最初に、セルが、後で説明するような１
６個のレシーバ１０−０〜１０−１５を介してデータ部
に入力される。この最初のステップは、１組Ｎのクロッ
ク・サイクルで達成される。さらに、第２の操作が、セ
ル記憶機構１内のアドレスを準備するため、より正確に
は、続く次の組の１６個のセルをロードするためにセル
記憶機構内で使用される１６個のアドレスを算出するた
めに行われる。本発明の好ましい実施形態において、こ
の第２のアドレス計算ステップは、１組８つの基本サイ
クルだけで達成される。実際に、第１のサイクルは、入
力ポート０および１によって使用されるアドレスを計算
するために使用され、第２のサイクルは、ポート２およ
び３によって必要とされるアドレスを決定するために使
用され、より一般には、サイクルｎは、ポート２ｎおよ
び２ｎ＋１から入ってくるセルを入れるために必要なセ
ル記憶機構１内の２つのアドレスを算出する。
【００２３】入力操作を準備するために、セル記憶機構
１のフリー・アドレスは、フリー・アドレス待ち行列５
によって提供され、第１組のＡＳＡレジスタ２０−０〜
２０−７と第２組のＡＳＡレジスタ２１−０〜２１−７
にロードされる。簡潔にするため、ＡＳＡレジスタ２０
−０〜２０−７を区別なく検討するとき、「ＡＳＡレジ
スタ２０」と単一の参照番号を使用する。同様に、「Ａ
ＳＡレジスタ２１」の参照番号を使用するときは、８つ
のＡＳＡレジスタ２１−０〜２１−８を区別なく表す。
区別しなければならないときは、通常のレジスタ２０−
０〜２０−７の参照番号（またはレジスタ２０−ｉの参
照番号）に戻す。この簡略化は、ＡＲＡレジスタ３２−
０〜３２−７、ＮＲＡレジスタ２８−０〜２８−７な
ど、他のグループの７個または１５個の独立した要素の
説明の残りの部分にも使用される。次に、ＡＳＡレジス
タ２０および２１のフル・ローディングについて説明す
る。前述のように、これは、マルチプレクサ１０６、境
界ラッチ１０８、シャドー・ラッチ１１０、マルチプレ
クサ１１２、パイプライン・レジスタ１１４およびマル
チプレクサ１１２を介してＦＡＱ回路５から提供される
アドレスの８つの連続した転送によって達成される。た
とえば、２０−０のローディングは、マルチプレク１０
６、ラッチ１０８および１１０、マルチプレクサ１１
２、パイプライン・レジスタ１１４およびＮＳＡレジス
タ２２−０を介して、ＦＡＱ回路５（バス９１上の）か
ら提供されるアドレスの転送によって達成される。次
に、ＡＳＡレジスタ２０−１が、対応するＮＳＡレジス
タ２２−１などを介した類似の転送によりロードされ
る。同様に、１組のＡＳＡレジスタ２１のローディング
が、マルチプレクサ１０７、境界ラッチ１０９、シャド
ー・ラッチ１１１、マルチプレクサ１１３、パイプライ
ン・レジスタ１１５、および１組８つのＮＳＡレジスタ
２３を介して連続的に実行される。前述のように、マル
チプレクサ１０６と１０７は、ＡＳＡレジスタ２０およ
び２１の内容をそれぞれ受け取るように接続された第２
の入力を有する。マルチプレクサ１０６および１０７の
第２の入力を使用することにより、ＡＳＡレジスタ２０
および２１にロードされるアドレスの再利用が可能にな
る（たとえばＡＳＡレジスタ２０−ｉでは、８つの基本
サイクルにおけるサイクルｉの間に転送が行われると
き）。また、２組のＡＳＡレジスタが、スイッチング・
モジュールの１６個の入力ポートと関連付けられた１６
個のレジスタのグループ全体を構成することに注意され
たい。本発明は、それぞれ８つのレジスタの２つのグル
ープにおけるＡＳＡレジスタ２０および２１の組の構成
を利用して、１６個のセルをセル記憶機構１にロードす
るために使用する１６個のアドレスを計算するのに要す
る基本サイクル数を減らす。本発明は、連続する８サイ
クルだけで、１６個の異なる入力ポートを処理すること
ができる。
【００２４】フリー・アドレスがＡＳＡレジスタ２０お
よび２１にロードされると、セル記憶機構１にＮバイト
・セルを実際にロードするセル・サイクルを開始するこ
とができる。実際には、それぞれの入力ポートごとに、
１組１６個のＡＳＡレジスタのうちの対応する１つへの
アドレスを使用することができる。より詳細には、入力
ポート番号２ｎ（すなわち、ｎが０〜７の整数なので偶
数）に現れるセルは、ＡＳＡレジスタ２０−ｎの内容に
よってアドレスが定義された位置において、対応するル
ータ２−（２ｎ）を介してセル記憶機構１にロードされ
る。奇数すなわち番号２ｎ＋１（ｎは０〜７の整数）の
入力ポートに現れるセルは、ＡＳＡレジスタ２１−ｎの
内容によって定義された位置において、ルータ２（２ｎ
＋１）を介してセル記憶機構１にロードされる。この構
成から、Ｎ基本バイトのフル・セルを完全に記憶するた
めに、１組Ｎ個の基本クロック期間が必要であり、一
方、ＡＳＡレジスタ２０および２１を記憶できるように
する制御部が、８つの基本サイクルを必要とすることが
明らかである。しかしながら、それぞれのルータ２が、
１６個のＡＳＡレジスタ２０および２１の対応する１つ
に関連付けられているため、１６個のセルをセル記憶機
構１に同時にロードすることができることに注意された
い。より詳細には、ルータ２−（２ｎ）は、ＡＳＡレジ
スタ２０−ｎ本の出力バスを受け取り、ルータ２−（２
ｎ＋１）は、ＡＳＡレジスタ２１−ｎ本の出力バスを受
け取る。
【００２５】次に、前述のＡＳＡレジスタ２０および２
１のローディングと同時に入ってくるセルのルーティン
グ・プロセスを実行する方法を説明する。本発明の好ま
しい実施形態において、このルーティング・プロセス
は、１または２バイトのルーティング・ヘッダの使用に
基づく。
【００２６】ヘッダが単一バイトに制限されるとき、本
発明によるスイッチング・モジュールは、ヘッダの最上
位ビット（ＭＳＢ）によって異なる動作をする。実際に
は、後で説明するように、スイッチは、１バイト・ルー
ティング・ヘッダのＭＳＢが０にセットされたときにユ
ニキャスト・モードで動作し、ＭＳＢが１に固定された
ときにマルチキャスト・モードで動作するように設計さ
れる。
【００２７】ユニキャスト・モードでは、ヘッダは、セ
ルをルーティングする正確なモジュールを定義するモジ
ュール番号により、次のようなフォーマットで定義され
る。ビット０ ！ビット１ ビット２ ビット３ ！ビ
ット４ ビット５ ビット６ビット７ ０ ！モジュー
ル番号 ！ ポート番号 ！
【００２８】ポート番号は、セルをルーティングすべき
ポートの識別を定義する。
【００２９】これと反対に、ＭＳＢが１に固定された、
１バイト・マルチキャスト・モードの特性のとき、１バ
イト・ヘッダの残りの７ビットは、後で示すようにセル
を複製すべき出力ポートを決定するために使用されるマ
ルチキャスト・ラベルとして使用される。
【００３０】本発明のスイッチング・モジュールは、１
バイト・ヘッダの他に、２バイト・ヘッダで動作するよ
うにも設計されている。この場合、後の１６ビットは、
セルを複製する出力ポートを定義するために使用され
る。実際には、ヘッダの１６ビットのそれぞれのビット
が、たとえば出力ポート番号０に対応するＭＳＢの１つ
出力ポートに関連付けられ、ヘッダの１にセットされた
すべてのビットが、このヘッダを運ぶセルが、当該のビ
ットと関連した出力ポートに複製されなければならない
ことを示す。たとえば、ＭＳＢが「１」にセットされる
と、セルが出力ポート０に複製され、たとえば、ビット
番号１が１にセットされると、出力ポート番号１に同じ
複製が行われる。
【００３１】このフォーマットの異なるヘッダを使用す
るこの機能により、様々なモードが生じ、スイッチング
・モジュールの適応性が大きくなり、スイッチング・モ
ジュールにロードされるマイクロコードの適合だけが必
要となる。
【００３２】次に、ユニキャスト１バイト・ヘッダ・モ
ード（いわゆる、節１．１の「ユニキャスト・モー
ド」）、マルチキャスト１バイト・ヘッダ・モード（い
わゆる、節１．２の「統合マルチキャスト・モー
ド」）、２バイト・ヘッダ・モード（いわゆる、節１．
３の「ビット・マップ」モード）について詳細に説明す
る。
【００３３】節１．１ ユニキャスト・モード（ユニキ
ャスト１バイト・ヘッダ・モード）の説明 ユニキャスト・モードは、１６個の保持レジスタの組全
体を構成する２組の保持レジスタ６０および６１の使用
に基づく。１６個のセル（またはＮバイトからなる）の
ローディングと同時に、各セルの１バイト・ヘッダが、
前述の１６個の保持レジスタ６０および６１のうちの対
応する保持レジスタにロードされる。これらの１６個の
保持レジスタ（すなわち、レジスタ６０−０〜６０−７
および６１−０〜６１−７）は、セルのローディング・
プロセス全体が完全に終わるまでヘッダを保持する。本
発明の構成において、ポート２ｎから入るセルのヘッダ
は、保持レジスタ６０（ｎ）にロードされ、ポート２ｎ
＋１から入るセルのヘッダは、保持レジスタ６１（ｎ）
にロードされる。これらの１６個の保持レジスタにロー
ドされる１６個の値は、スイッチング・モジュールの制
御部によって使用される。図２と図３において明らかな
ように、それぞれの保持レジスタ６０−ｉは、偶数バス
１５０によって、制御モジュール２００ならびにマルチ
キャスト・テーブル記憶機構６に接続される。同様に、
それぞれの保持レジスタ６１−ｉは、奇数バス１５１に
よって、制御モジュール２００とマルチキャスト・テー
ブル記憶機構６に接続される。前述のＡＳＡレジスタ２
０および２１のローディング・プロセスと同様に、１６
個の保持レジスタ６０および６１のアクセスが、８つの
連続した基本クロック期間によって達成され、それぞれ
のクロック期間が、デュアル奇数−偶数保持レジスタの
バス１５０および１５１へのアクセスを可能にする。よ
り詳細には、たとえばクロック期間番号０の間に、保持
レジスタ６０（０）および６１（０）は、偶数バス１５
０と奇数バス１５１へのアクセス権を獲得し、その内容
を制御モジュール２００に転送する。次のクロック期間
において、バス１５０および１５１は、保持レジスタ６
０（１）および６１（１）の内容を移送するために使用
され、以下同じように使用される。制御モジュール２０
０への保持レジスタ６０（ｉ）および６１（ｉ）のアク
セスによって、特に、スイッチング・モジュールに入力
される各セルのヘッダのＭＳＢの監視が可能になること
に注意されたい。これにより、特に、制御モジュール
が、それぞれの入力ポートと関連する正確な動作モー
ド、すなわちユニキャストか統合マルチキャストか知る
ことができる。たとえば、保持レジスタ６０（ｉ）にロ
ードされるヘッダが、ユニキャスト動作モードを示す０
にセットされたＭＳＢを運ぶ場合は、制御モジュール２
００は、当該の入力ポート２ｎがユニキャスト処理を必
要とすることを判定する。これと逆に、保持レジスタ６
１（ｉ）のＭＳＢが、統合マルチキャストを表す１を運
ぶ場合、制御モジュール２００は、関連したセルを、後
で説明する統合マルチキャスト・モードで処理させる。
【００３４】したがって、本発明のスイッチング・モジ
ュールは、１６個の入力ポートが全く独立に動作できる
ようにし、すなわち当該の入力ポートによって移送され
るルーティング・ヘッダの内容によってユニキャストか
統合マルチキャストの異なるモードで動作できるように
することは明らかである。
【００３５】ユニキャスト・ルーティング・プロセス
は、次のように行われる。
【００３６】出力待ち行列が、それぞれ８つの待ち行列
の組５０および５１から構成される。組５０および５１
のそれぞれ個々のＯＡＱ待ち行列は、偶数バス１０４と
奇数バス１０５に接続された少なくとも６４バイトのデ
ュアル入力ポートである。さらに、各ＯＡＱ待ち行列
は、制御モジュール２００からの奇数書込みイネーブル
制御信号と偶数書込みイネーブル制御信号を受け取る。
１６組の奇数と偶数の書込みイネーブル制御リードが、
３２リード・バス２１０を構成する。前にすでに用いた
表記法と同様に、各ＯＡＱ待ち行列は、スイッチング・
モジュールの１６個の出力ポートの対応する出力ポート
と関連付けられる。したがって、出力ポート番号２ｎ
は、ＯＡＱ待ち行列５０（ｎ）と関連付けられ、出力ポ
ート２ｎ＋１は、ＯＡＱ待ち行列５１（ｎ）に対応す
る。
【００３７】所与の瞬間（サイクルｎと呼ぶ）におい
て、２つの入力ポート２ｎおよび２ｎ＋１は、次のよう
に処理される。制御回路２００が、バス１５０を介して
保持レジスタ６０（ｎ）の内容（すなわち、入力ポート
２ｎのセルのヘッダ）と、バス１５１を介して保持レジ
スタ６１（ｎ）の内容（すなわち、入力ポート２ｎ＋１
で受け取ったセルのヘッダ）のアクセス権を獲得する。
制御モジュールは、これらのヘッダを使用して、適切な
奇数と偶数の書込みイネーブル制御信号を生成し、それ
により、ＡＳＡレジスタ２０（ｎ）および２１（ｎ）の
内容が、１６個のＯＡＱ待ち行列５０および５１の１つ
または２つにロードされる。より詳細には、制御モジュ
ールが、バス２１０上に書込みイネーブル制御信号を生
成し、それにより、ＡＳＡレジスタ２０（ｎ）の内容
が、１バイト・ヘッダのビット４〜７によって定義され
るポート番号フィールドに従って、保持レジスタ６０
（ｎ）に送られロードされるヘッダの内容から決定でき
る出力ポートに対応する１６個のＯＡＱ待ち行列５０お
よび５１のうちの１つにロードされることに注意された
い。同時に、ＡＳＡレジスタ２１（ｎ）の内容が、保持
レジスタ６１（ｎ）内、特に保持レジスタ６１（ｎ）の
ビット４〜７にロードされるヘッダの内容から決定する
ことができる出力ポートに対応する１６個の出力待ち行
列５０および５１のうちの１つにロードされる。より正
確には、分かりやすいように入力ポート２ｎを検討する
と、保持レジスタ６０（ｎ）の内容が整数２ｐと等しい
場合、ＡＳＡレジスタ２０（ｎ）の内容が、出力待ち行
列５０（ｐ）にロードされる。これにより、後で説明す
るように、セルによって送られるルーティング・ヘッダ
の内容に従って、入力ポート２ｎに受け取ったセルが、
出力ポート番号２ｐにルーティングされる。保持レジス
タ６０（ｎ）の内容が、整数２ｐ＋１と等しい場合は、
制御モジュール２００は、バス２１０上に適切な書込み
イネーブル制御信号を生成し、それにより、ＡＳＡレジ
スタ２０（ｎ）の内容が、ＯＡＱ５１（ｐ）にロードさ
れ、入力ポート２ｎで受け取ったセルが出力ポート２ｐ
＋１にルーティングされる。同様に、入力ポート２ｎ＋
１を検討すると、保持レジスタ６１（ｎ）の内容が整数
２ｑと等しい場合は、ＡＳＡレジスタ２１（ｎ）の内容
が、出力待ち行列５０（ｑ）にロードされる（それによ
り、セルが、出力ポート２ｑに送られる）。しかしなが
ら、保持レジスタ６１（ｎ）の内容が２ｑ＋１に等しい
場合、制御モジュール２００は、適切な書込みイネーブ
ル制御信号を生成し、それによりＡＳＡレジスタ２１
（ｎ）の内容が、出力待ち行列５１（ｑ）にロードさ
れ、その結果、セルが出力ポート２ｑ＋１にルーティン
グされる。
【００３８】入力ポート２ｎおよび２ｎ＋１に入って記
憶機構１にロードされる２つのセルは、たとえばこの２
つのセルによって送られるヘッダに従って出力ポート２
ｐ（または２ｐ＋１）の同じ出力ポートに導かれること
がよく起こる。この場合、保持レジスタ６０（ｎ）およ
び６１（ｎ）は両方とも同じヘッダを保持し、ＡＳＡレ
ジスタ２０（ｎ）および２１（ｎ）の内容となるもの
が、固有の出力待ち行列５０（ｐ）（または５１
（ｐ））にロードされることは明らかである。本発明に
おいて、この種の競合は、１６個の出力待ち行列５０お
よび５１のそれぞれを実施するためにデュアル・ポート
記憶機構を使用することによって有利に解決される。
【００３９】統合マルチキャスト・モードは、１６個の
レジスタの全体を構成する２組の保持レジスタ６０およ
び６１の使用に基づく。前述のように、入力ポート２ｎ
に入るセルのヘッダは、保持レジスタ６０（ｎ）にロー
ドされ、入力ポート２ｎ＋１に入るセルのヘッダは、保
持レジスタ６１（ｎ）にロードされる。２つのレジスタ
に同時にロードすることができるので、前述のように、
１６個の保持レジスタ６０および６１のローディングに
は８つのクロック期間が必要である。前述のように、各
セルに組み込まれる１バイト・ヘッダのＭＳＢを監視す
ることによって、制御モジュール２００は、１つの入力
ポートに入るセルごとに実行すべき適切な処理がユニキ
ャストか統合マルチキャストを知る。
【００４０】統合マルチキャスト・ルーティング・プロ
セスは、次のように行われる。
【００４１】前述のように、ＯＡＱ待ち行列４の１６個
のデュアル・ポート出力待ち行列５０および５１は、出
力ポート２ｎが待ち行列５０（ｎ）に関連付けられ、出
力ポート２ｎ＋１が待ち行列５１（ｎ）と関連付けられ
るように構成される。
【００４２】サイクルｎにおける所与の瞬間において、
２つの入力ポート２ｎおよび２ｎ＋１は、次のように処
理される。前述のようなマルチキャスト・ラベルに対応
する保持レジスタ６０（ｎ）および６１（ｎ）にそれぞ
れロードされる２つのヘッダの７つの最下位ビット（Ｌ
ＳＢ）が、バス１５０と１５１によりマルチキャスト・
テーブル記憶機構６をアドレス指定するために同時に使
用される。このために、マルチキャスト・テーブル記憶
機構６を実施するために使用されるデュアル・ポート・
メモリを同時に読み取る必要がある。マルチキャスト・
テーブル記憶機構６は、マルチプレクサ６４の最初の１
６ビット入力バスとマルチプレクサ６５の最初の１６ビ
ット入力バスにそれぞれ接続された２つの１６ビット・
データ・バス１５２および１５３を提供する。マルチプ
レクサ６４（または６５）は、２つの８ビット保持レジ
スタ６０（ｎ）および６２（ｎ）（または保持レジスタ
６１（ｎ）および６３（ｎ））の内容を受け取るための
第２の入力バスがそれぞれ接続される。このマルチプレ
クサ６４および６５の第２の入力バスの使用について
は、ビット・マップ・マルチキャスト・モードの前の説
明と関連してさらに詳しく説明する。マルチプレクサ６
４および６５は、制御モジュール２００の専用部分（い
わゆる、マルチキャストすなわちＭＣ）にそれぞれ接続
された１６ビット出力バスを有する。
【００４３】記憶機構６の２つの同時の読取り動作の結
果は、マルチプレクサ６４および６５を介してモジュー
ル２００をそれぞれ制御するために提示される。本発明
のスイッチング・モジュールに使用されるすべてのマル
チプレクサの制御は、一般的なマイクロプロセッサ（図
示せず）のような一般的な制御装置によって達成される
ことに注意されたい。したがって、統合マルチキャスト
処理を必要とするような制御モジュール２００によって
識別される入力ポートの場合、制御モジュール２００
は、それぞれバス１５４および１５５によりマルチプレ
クサ６４および６５を介してそれぞれ渡されるマルチキ
ャスト・テーブルの内容を使用してバス２１０上の適切
な書込みイネーブル制御信号を生成し、それにより、Ａ
ＳＡレジスタ２０（ｎ）および２１（ｎ）の内容が、マ
ルチキャスト動作に関係する出力ポートと一致する適切
な待ち行列５０および５１内にロードされる。これは、
保持レジスタ６０（ｎ）内にロードされる入力ポート２
ｎのヘッダによって運ばれるマルチキャスト・ラベルに
従って、マルチキャスト・テーブル記憶機構６で実行さ
れる読取り動作の結果が、バス１５２上に提示される１
６ビット・ワードを提供することにより達成される。こ
のワードを構成する１６のビットはそれぞれ、スイッチ
ング・モジュールの１つの出力ポートと関連付けられ
る。たとえば、ＭＳＢは、ＯＣＤドライバ１１（０）と
関連付けられた出力ポート番号０に対応するように割り
当てられ、ＬＳＢは、出力ポート１５に対応する。した
がって、バス１５２上に示されたワードの１６のビット
は、当該の１バイト・ヘッダを運ぶセルを複製しなけれ
ばならない様々な出力ポートを定義する。セルが偶数出
力ポート（すなわち、ポート０、２、４、．．．、１
４）で複製される場合、ワードは、Ｘ'ＡＡＡＡ（１６
進法で）になる。セルが、いわゆるブロードキャスト・
マルチキャストに対応するすべての出力ポートで複製さ
れる場合、ワードはＸ'ＦＦＦＦになる。
【００４４】より一般に、制御モジュール２００は、バ
ス２１０上に書込みイネーブル制御信号を生成し、それ
により、ＡＳＡレジスタ２０（ｎ）の内容は、バス１５
２で送られるワードによって決定される１つの出力ポー
トに対応するブロック４の１６の出力待ち行列５０およ
び５１のうちの適切な待ち行列のグループにロードされ
る。これと同時に、レジスタ２１（ｎ）の内容が、バス
１５５によって運ばれる値によって決定される出力ポー
トに対応するＯＡＱブロック４の１６の出力待ち行列の
うちのグループにロードされる。より正確には、サイク
ルｎの間に、バス１５４のビット番号２ｐを検討する
と、このビットが「１」にセットされた場合は、ＡＳＡ
レジスタ２０（ｎ）の内容（入力ポート２ｎに対応す
る）が、出力待ち行列５０（ｐ）にロードされる。これ
により、出力ポート２ｐへのセルが複製される。次に、
同じサイクルｎにおいてバス１５４のビット番号２ｐ＋
１を検討すると、後者が「１」にセットされた場合、こ
れは、ＯＡＱ出力待ち行列５１（ｐ）に転送されるＡＳ
Ａレジスタ２０（ｎ）の内容（入力ポート２ｎに対応す
る）をロードするために、必要に応じて制御モジュール
２００によって解釈される。これにより、出力ポート２
ｐ＋１において入力ポート２ｎに入るセルが複製され
る。この機構は、出力ポートの任意の組み合わせにおけ
る１つのセル（当該の例では入力ポート２ｎに入る）の
複製を可能にする。サイクルｎとバス１５５のビット番
号２ｑを再び検討すると、後者が１つにセットされた場
合は、制御モジュール２００によって、ＡＳＡレジスタ
２１（ｎ）の内容（入力ポート２ｎ＋１に対応する）が
出力待ち行列５０（ｑ）に転送される。前述のように、
これにより、入力ポート２ｎ＋１に到達するセルが出力
ポート２ｑに複製される。同様に、サイクルｎにおいて
バス１５５のビット番号２ｑ＋１が１にセットされた場
合は、ＡＳＡレジスタ２１（ｎ）の内容が出力待ち行列
５１（ｑ）にロードされ、その結果、出力ポート２ｑ＋
１にセルが複製される。
【００４５】前述の機構から、入力ポート２ｎおよび２
ｎ＋１に達する２つのセルが、同報通信動作にそれぞれ
対応するヘッダを含むことがよくあり、そのようなケー
スでは、すべての出力ポートにセルの複製が必要とされ
ることは明らかである。このきわめて特定のケースで
は、１６のポートを処理するために必要な８つのクロッ
ク期間のサイクルｎにおいて、２つのバス１５４および
１５５は、同じ情報すなわちＸ'ＦＦＦＦ（１６進法
で）を運ぶことは明らかである。制御モジュール２００
は、バス２１０上に３２個の書込みイネーブル制御信号
を同時に生成し、それにより、サイクルｎの間に処理さ
れる２つのＡＳＡレジスタ２０（ｎ）および２１（ｎ）
の内容が、１６のＯＡＱ出力待ち行列５０および５１に
ロードされる。このような待ち行列が、デュアル・ポー
ト記憶機構によって実施されるため、競合が有利に解決
されることは明らかである。
【００４６】次に、ＡＳＡレジスタ２０（ｎ）および２
１（ｎ）から転送された２つのアドレスに関連した出力
プロセスを準備するために特定の操作が必要とされる。
この機構は、ブック・キープ・メモリ回路７の使用を伴
う。実際には、サイクルｎにおいて、バス１０４上に提
示されたＡＳＡレジスタ２０（ｎ）の内容によって定義
されたアドレスが、ブック・キープ・メモリ７をアドレ
ス指定し、ＡＳＡ２０（ｎ）内の当該のアドレスが出力
待ち行列４に記憶された実際の回数、すなわち検討する
セルをセル記憶機構１にロードするために行わなければ
ならない複製の数を記憶するアドレスとして使用され
る。より詳細には、ユニキャスト動作の場合、ＡＳＡレ
ジスタ２０（ｎ）の内容によって定義されたアドレスに
おいてブック・キープ・メモリ７にロードされる値は、
１に等しい。セルがポート２ｎに到着するマルチキャス
ト動作の場合は、ロードされる値が、バス１５４にある
１の数、すなわち出力ポート上にセルを複製する回数を
表す。同時に、サイクルｎの間にＡＳＡレジスタ２１
（ｎ）にロードされるアドレスが同じように処理され
る。したがって、入力ポート２ｎ＋１のユニキャスト動
作では、ＡＳＡレジスタ２１（ｎ）の内容によって定義
されたアドレスにおいてブック・キープ・メモリ７内に
ロードされる値は１に等しく、マルチキャスト動作で
は、その値は、バス１５５上にある実際の１の数と等し
い。
【００４７】１．３．２バイト・ヘッダ・マルチキャス
ト・モード（ビット・マップ・モード）の説明 ビット・マップ・モードにおいて、マルチプレクサ６４
および６５は、１バイト・ヘッダ・モードと反対の交番
位置においてスイッチングされる（図示しない内部制御
装置のために）。この結果、バス１５６〜バス１５４に
直接データを転送することができ、同様にバス１５７上
に現れるデータをバス１５５に直接転送することができ
ることは明らかである。ビット・マップ・モードは、そ
れぞれ８ビットの３２個のレジスタの全体の組を構成す
る保持レジスタ６０、６１、６２および６３に基づく。
入力ポート２ｎに入るセルの２バイト・ヘッダは、保持
レジスタ６０（ｎ）および６２（ｎ）にロードされ、入
力ポート２ｎ＋１に到着したセルのヘッダは、保持レジ
スタ６１（ｎ）および６３（ｎ）にロードされる。３２
個の保持レジスタのフル・ローディングは、１組の連続
した８つのサイクルを必要とする。ビット・マップ・モ
ードでは、マルチキャスト・テーブル６、バス１５０、
１５１、１５２および１５３は、使用されない。さら
に、制御モジュール２００をこのビット・マップ・モー
ドにセットするために初期化期間が必要であり、その結
果、制御モジュール２００は、バス１５４と１５５上に
提示され、入力ポート２ｎおよび２ｎ＋１に到着するセ
ルの２バイト・ヘッダとそれぞれ一致する１６ビット・
ワードを使用して、バス２１０上に適切な書込みイネー
ブル制御信号を生成することができる。この結果、ＡＳ
Ａレジスタ２０（ｎ）および２１（ｎ）の内容が、前に
節１．２において統合マルチキャスト・モードに関して
説明したようなマルチキャスト動作に必要な正確な出力
ポートに対応する適切な待ち行列５０および５１にロー
ドされる。
【００４８】入力ポート２ｎに到着する１つのセルにユ
ニキャスト動作を実行する特定のケースでは、２バイト
・ヘッダが１つの固有の「１」を有し、１６ビットのう
ちのその位置が、セルをルーティングする目標出力ポー
トを正確に定義することに注意されたい。
【００４９】最後に、ブック・キープ・メモリは、ＡＳ
Ａレジスタ２０（ｎ）および２１（ｎ）にロードされた
特定のアドレスを使用する出力プロセスの準備をするた
めに、前の説明と同じように処理される。次に、出力プ
ロセスについて詳細に説明する。
【００５０】２．スイッチング・モジュールによって実
行される出力プロセスの説明 出力プロセスは、入力プロセスと独立しており、特殊な
２つの段階を伴う。
【００５１】まず、８つの連続したサイクルを必要とす
る最初の予備段階が開始される。サイクルｎにおいて、
出力ポート２ｎおよび２ｎ＋１の動作が同時に準備され
る。第１の段階において、１６個のＡＲＡレジスタ３２
および３３のローディングが可能になる。これは、サイ
クルｎにおいて、出力アドレス待ち行列５０（ｎ）にロ
ードされたアドレスを抽出し、境界ラッチ３０、シャド
ー・レジスタ３４、およびマルチプレクサ２６（図示し
ていない内部プロセッサによって制御された）を介して
ＮＲＡレジスタ２８（ｎ）に移送することにより達成さ
れる。同時に、出力アドレス待ち行列５１（ｎ）にロー
ドするアドレスが抽出され、境界ラッチ３１、シャドー
・レジスタ３５およびマルチプレクサ２７を介してＮＲ
Ａレジスタ２９（ｎ）に送られる。したがって、１６個
のＮＲＡレジスタ２８および２９のローディングは、１
組８つの基本クロック・サイクルを必要とすることは明
らかである。これらの８つのサイクルが完了すると、１
６個のレジスタ２８および２９のそれぞれのＮＲＡレジ
スタの内容が、１６個のＡＲＡレジスタ３２および３３
のうち対応するものに同時にロードされる。このローデ
ィングにより、最初の初期化段階が完了する。
【００５２】次に、第２の段階を開始することができ
る。このときＡＲＡレジスタ３２および３３に利用可能
な１６個のアドレスは、対応する出力ルータ３−０〜３
−１５に提示される。
【００５３】次に、各ルータが、対応する出力ポート
を、対応するＡＲＡレジスタ３２あるいは３３の内容に
よって定義されたアドレスによって指定されたセル記憶
機構１内の１２８の位置のうちの１つに適切に接続す
る。より詳細には、各ルータ３（２ｐ）は、ｐ＝０〜７
の場合に、出力ポート２ｐを、ＡＲＡレジスタ３２
（ｐ）の内容によって定義されたセル記憶機構２内の適
切な位置に接続する。同時に、すべてのルータ３（２ｐ
＋１）は、ｐ＝０〜７の場合に、出力ポート２ｐ＋１
を、ＡＲＡレジスタ３３（ｐ）の内容によって指定され
た記憶機構１内の適切な位置に接続する。したがって、
１６の取出し動作を同時に行って、１６個のセルを１６
個のＯＣＤドライバ１１にルーティングすることがで
き、きわめて有効なスイッチング機構が可能になること
は明らかである。セルをすべて取り出すためにはＮ個の
クロック期間が必要であることに注意されたい。
【００５４】出力プロセスの完了時、ＡＲＡレジスタに
含まれる１６のアドレスが、１組１６個の旧取出アドレ
ス（ＯＲＡ）レジスタ２４（０）〜２４（７）および２
５（０）〜２５（７）の対応する位置に転送される。こ
れは、ＡＲＡレジスタ３２（ｎ）および３３（ｎ）の内
容をＯＲＡレジスタ２４（ｎ）および２５（ｎ）に１回
転送することによって達成される。
【００５５】本発明の好ましい実施形態において、ＮＲ
Ａレジスタ２８（ｎ）および２９（ｎ）の内容の対応す
るＡＲＡレジスタ３２（ｎ）および３３（ｎ）への二重
転送は、ＡＲＡレジスタ３２（ｎ）および３３（ｎ）の
内容のＯＲＡレジスタ２４（ｎ）および２５（ｎ）への
二重転送によって同時に達成されることに注意された
い。
【００５６】次に、プロセスは、ロードされたセルの抽
出によって再び利用可能になるセル記憶機構１のアドレ
スの再利用の段階に進む。このプロセスは、ブック・キ
ープ・メモリ７を使用して、マルチキャスト・モードの
ときに多重ブッキングの可能性を考慮する。実際には、
マルチキャスト・セルの場合、本発明は、セルの最後の
複製が実際に完了するまで、このセル上で実行される最
初の取出し動作によってセル記憶機構１内の当該位置が
利用可能にならないようにする。また、本発明で使用す
るプロセスは、たとえば３つの特有の出力ポートにおい
てセルが３回複製された場合に、３つの取出しプロセス
が各出力ポートにおいて同じ瞬間に適切に行われないと
いう事実を考慮する。同じセルの実際の取出し動作にお
ける差は、当該の出力ポートに対応するＯＡＱ待ち行列
の実際のローディング、すなわち出力ポートの実際のト
ラフィックに依存することは明らかである。再利用プロ
セスは、サイクルｎにおいて、ＯＲＡレジスタ２４
（ｎ）の内容が、バス１５８を介してフリー・アドレス
待ち行列（ＦＡＱ）回路５とブック・キープ・メモリ回
路７に提示されるように実行される１組８つの基本サイ
クルを必要とする。バス１５８によって送られる値によ
って定義された当該のアドレスに関して、ブック・キー
プ・メモリ７は、残りの予約の数、すなわち当該位置に
記憶されたセルを取り出さなくてはならない回数を提供
する。次に、この数が１だけ減分され、その結果に基づ
いて試験が実行される。結果が０でない場合、セルは、
再び同じアドレスにおいてブック・キープ・メモリ回路
７の記憶機構にロードされる。しかしながら、減分の結
果が０の場合は、取出し動作がヘッダにより必要とされ
た最後の複製に対応することを示し、この結果は、同じ
アドレスにおいてブック・キープ・メモリ回路７の内部
記憶機構にも再ロードされ、さらに回路７は、バス１５
８上に存在するアドレスをＦＡＱ回路５の内部記憶機構
内にロードするために、リード１６０上に書込みイネー
ブル制御信号を生成する。その結果そのアドレスは、さ
らに他のセル記憶動作の利用可能な位置として登録され
る。
【００５７】同じプロセスは、バス１５９を介して両方
のＦＡＱ回路５の入力バスとブック・キープ・メモリ回
路７に提示されるＯＲＡレジスタ２５（ｎ）に記憶され
るアドレス値に関して同時に実行される。前と同様に、
バス１５９によって送られるアドレスにおいて回路７に
ロードされる値に基づいて実行される１の減分の結果が
０になることが明らかな場合、回路７は、ＦＡＱ回路５
へのリード１６１上に書込みイネーブル制御信号を生成
して、当該のアドレスをＦＡＱ回路５の内部記憶機構に
ロードする。これが完了したとき、当該のアドレスは、
入力プロセスに関して節１で説明したようにセル記憶動
作に再び利用できるようになる。
【００５８】本発明は、２つの回路５および７の内部記
憶機構を実施するためのデュアル・ポート記憶機構をき
わめて有利に利用することに注意されたい。実際には、
これにより、特に、セル記憶機構１内の異なるアドレス
を処理するために必要なサイクル数を２つ少なくするこ
とができる。本発明において、１６の入力と１６の出力
ポートのスイッチング・モジュールを実現するためには
８つの基本サイクルだけでよい。
【００５９】図４は、交換機を実現するための本発明の
単一のスイッチング・モジュール４０１の使用を示す。
図に示したように、特定のセル４１０が、スイッチング
・モジュール４０１によって受け取られ、前述のルーテ
ィング・プロセスに従ってルーティングされる。矢印４
２０で表されたセルは、モジュール４０１の適切な出力
ポートにおいて利用可能になる。この図において、交換
機は、今後スイッチ機構と呼ばれ、１つの単一モジュー
ル４０１に基づいて、所与の技術によって基本的に固定
された速度で動作する。
【００６０】しかしながら、単一段アーキテクチャにお
いてはさらに高い速度の必要がある。本発明のスイッチ
ング・モジュールは、同じ技術でより高い速度を達成す
ることができる。これは、次に詳細に説明する、多数の
異なるスイッチング・モジュールをいわゆる速度拡張モ
ードできわめて単純かつ有効に統合することができる同
一のスイッチング・モジュール４０１の特定の構成によ
って有利に行うことができる。図５は、より強力なスイ
ッチング構造４５０を構成するために、より高速で動作
する４つの異なるスイッチング・モジュール４０１〜４
０４が統合された構成を示す。この４つのスイッチング
・モジュール４０１〜４０４の構成において、統合スイ
ッチング構造４５０の入力ポートｐに提示されたセル４
１０がそれぞれ、４つの異なる部分４１１、４１２、４
１３および４１４に論理的に分割またはスライスされ
る。セルの第１の部分４１１は、モジュール４０１の入
力ポートｐに提示され、第２の部分４１２は、モジュー
ル４０２のポートｐに入力される。同様に、セルの第３
の部分４１３と第４の部分４１４は、それぞれスイッチ
ング・モジュール４０３および４０４の入力ポートｐに
提供される。後で明らかになるように、スイッチング・
モジュール４０１〜４０４の内部の設計は、そのような
構成が有利に作成されることを可能にし、それにより、
セル４１０の４つの異なる部分が同時に処理される。他
方の側では、セルが取り出され、それぞれのスイッチン
グ・モジュール４０１〜４０４の適切な出力ポートにル
ーティングされる。より詳細には、セル４２０の第１の
部分４２１は、スイッチング・モジュール４０１の適切
な出力ポートｑにルーティングされ、セル４２０の第２
の部分４２２は、スイッチング・モジュール４０２の適
切な出力ポートｑに転送される。同様に、セルの第３の
部分４２３と第４の部分４２４は、スイッチング・モジ
ュール４０３および４０４の適切なポートｑにそれぞれ
提供される。セル４１０の特有の４つの部分が同時に処
理されることによって、それぞれ個々のスイッチング・
モジュールが実際に処理するセルのサイズが４分の１に
減少することは明らかである。したがって、スイッチン
グ構造の有効速度を４倍にするために、４つのスイッチ
ング・モジュールが完全に結合される。この構成は、所
与の技術に関してスイッチング・プロセスの速度を事実
上高めることができるため、実質上利点である。後でさ
らに詳しく説明するように、図２と図３の多数のスイッ
チング・モジュールを単純に統合することによって、速
度を事実上高めることができる。任意のスイッチング・
モジュール４０１〜４０４のセル・サイクルが４分の１
に減少するので、より高性能なスイッチング構造４５０
を実現するために多数のスイッチング・モジュールを統
合する唯一の制限は、所与の技術によって提供される機
能により、前に述べた入力と出力両方のプロセスに必要
な８つの基本クロック・サイクルを実行する必要にある
ことは明らかである。本発明において、強化されたスイ
ッチング構造４５０は、４つのスイッチング・モジュー
ル４０１〜４０４に基づき、この特定の構成に関して詳
細に説明を行う。しかしながら、当業者は、以下の説明
をスイッチング・モジュールの任意の他の組み合わせに
容易に適応できることに注意されたい。好ましい実施形
態の構成において、スイッチング・モジュール４０１
は、セル４１０の第１の部分、すなわち前述のようなル
ーティング・プロセスを制御するために使用されるルー
ティング・ヘッダを含む部分４０１によって提供される
ことは明白である。したがって、スイッチング・モジュ
ール４０１は、統合構造４５０内のマスタ・モジュール
として使用され、すなわちモジュール４０１の制御部
が、１組の４つのスイッチング・モジュール４０１〜４
０４全体のために動作する。他の３つのスイッチング・
モジュール４０２〜４０４は、ルーティング・プロセス
のスレーブとして動作し、その結果、出力セル４２０を
構成する特有の４つの部分が、同じ出力ポートｑに同時
に現れる。マスタ・スイッチング・モジュール４０１の
セル記憶機構１内部の記憶プロセスは、所与の瞬間に利
用可能な記憶位置によってランダムに動作するので、４
つのスイッチング・モジュールによりルーティングされ
るセルの完全性を保証するために、スレーブのスイッチ
ング・モジュール４０２〜４０４内部で同じ記憶プロセ
スが実行されることが絶対に必要である。本発明におい
て、これは、マスタ・スイッチング・モジュール４０１
の制御下にある特定の速度拡張制御バス５００を使用す
ることによって有利に保証される。本発明の好ましい実
施形態において、速度拡張バス５００は、４つの特有の
部分からなる３２ビットのバスである。速度拡張バス５
００は、前に図２に関して説明したようなレシーバ４４
−０〜４４−７の入力とドライバ４０−０〜４０−７の
出力にそれぞれ接続された第１組の８つのリード５１０
−０〜５１０−７を含む。さらに、速度拡張バス５００
は、前述のような、８つのドライバ４１−０〜４１−７
の出力リードと、８つのレシーバ４５−０〜４５−７の
入力リードにそれぞれ接続された第２組の８つのリード
５０９−０〜５０９−７を含む。さらに、速度拡張バス
５００は、バス５２０に（すなわち、８つのレシーバ４
６の入力リードとドライバ４２の出力に）接続された第
３組の８つのリードと、バス５２１に（すなわち、８つ
のレシーバ４７の入力リードと８つのドライバ４３の出
力に）接続された第４組の８つのリードとを含む。した
がって、速度拡張バス５００が、スイッチング構造を構
成する４つのスイッチング・モジュール間の十分な接続
を実現することは明白である。その場合、速度拡張モー
ドは、マスタ・モジュール４０１において、異なるＯＣ
Ｄドライバ４０、４１、４２および４３がイネーブルさ
れるように動作する。その結果、それらのＯＣＤドライ
バは、バス５００を通じて他のスレーブ・スイッチング
・モジュール４０２〜４０４に送られるルーティング・
データを提供する。また、マルチプレクサ１１２（また
はマルチプレクサ１１３）は、レジスタ１１０（または
レジスタ１１１）の内容が、パイプライン・レジスタ１
１４（またはパイプライン・レジスタ１１５）に送られ
るように（図示してない内部プロセッサによって）制御
される。このケースでは、パイプライン・レジスタが使
用されていないので、マルチプレクサ２６（またはマル
チプレクサ２７）は、レジスタ３４（または３５）の内
容が、ＮＲＡレジスタ２８（またはＮＲＡレジスタ２
９）に送られるように構成される。スレーブのスイッチ
ング・モジュール４０２〜４０４において、異なるＯＣ
Ｄドライバ４０、４１、４２および４３はディスエーブ
ルされる。マルチプレクサ１１２（またはマルチプレク
サ１１３）は、偶数バス（または奇数バス）によってパ
イプライン・レジスタ１１４（またはパイプライン・レ
ジスタ１１５）に境界ラッチ１８０（または境界ラッチ
１８１）の出力を接続するように制御される。一方、マ
ルチプレクサ２６（またはマルチプレクサ２７）は、境
界ラッチ８０（または境界ラッチ８１）の出力を１組の
ＮＲＡレジスタ２８（またはＮＲＡレジスタ２９）に接
続するように構成される。したがって、ＡＳＡレジスタ
２０および２１の各セル・サイクルにおいて、すべての
スイッチング・モジュール４０１〜４０４のＡＲＡレジ
スタ３２および３３が同じデータを含み、それにより、
統合スイッチング構造の４つの構成要素において同じル
ーティング・プロセスが保証される。これにより、４つ
の特有のスイッチング・モジュール内で実行されるルー
ティング・プロセスが全く同じになり、セル４１０の４
つの特有の部分が、モジュール４０１〜４０４の同じ適
切な出力ポートに同時に現れることが可能になる。完全
な同期は、特に、境界およびシャドー・ラッチ１１０、
１１１、８０および８１の使用によって達成される。し
たがって、本発明のスイッチング・モジュールは、高速
で動作する高性能なスイッチング構造を達成するため
に、他のモジュールと容易に統合することができること
は明白である。以上の説明は、４つの独立したスイッチ
ング・モジュール４０１〜４０４の使用に基づいている
が、他の構成を実現できることに注意されたい。実際
に、類似のモジュールを統合する能力は、４つに制限さ
れないことは明らかである。２つのモジュールを速度拡
張モードで使用すると、スイッチ速度を２倍に高めるこ
とができる。本発明において、市場にある多数の要件を
満たすように設計された特定の回路を使用することによ
り、２つ、４つまたはさらに多く。
【００６１】図６は、高速スイッチング構造４５０に基
づいた、種々様々な線の接続を実現するスイッチング構
造の例を示す。スイッチ・コアは、ある建物内に配置さ
れ、１組Ｎ個の異なる入力および出力の遠隔通信ポート
（本発明の実施形態では１６個のポート）を提供する。
１．６ギガビット／秒の遠隔通信リンクを実現する１つ
のポートを使用して、アダプタ４５００によって高速通
信リンク（矢印４４００で示された。
【００６２】後でさらに詳細に示すように、本発明は、
図６に示した例のように、一般的なアーキテクチャの２
つの異なる実施形態を提供する。実際に、スイッチ機構
は、顧客の要件により、第１のいわゆるコンパクト・ス
イッチ機構アーキテクチャと、第２のいわゆる分散型ス
イッチ機構アーキテクチャの、２つの異なる形をとるこ
とができる。コンパクト・スイッチ機構アーキテクチャ
と呼ばれる本発明の第１の実施形態は、接近した小さな
領域にきわめて適応性が高くかつ高性能のスイッチが必
要なとき使用される。この場合、スイッチ・コア１１３
０と様々なＳＣＡＬ要素１０００、２０００、３０００
および５０００は、同軸ケーブルの使用に基づいて、直
接１．６ギガビット／秒通信リンクによって同じ制限さ
れた物理領域に配置される。しかしながら、最も一般的
な場合において、線接続機構は、産業建物群の様々な物
理領域に配置される。この場合、本発明は、データ用の
少なくとも４つの５００Ｍビット／秒光リンクの１組の
光ファイバ通信リンクにそれぞれ基づく１．６ギガビッ
ト／秒通信リンク１４００、２４００、３４００によっ
て、ＳＣＡＬ要素を、スイッチ・コア１１３０から最大
１００メートルまで、十分遠くに配置することができ
る。この結果、「スイッチ機構」と呼ばれるスイッチン
グ・アーキテクチャを構成する様々な要素の取付けのた
めに行う接続が簡単になる。それぞれのＳＣＡＬ要素１
０００〜５０００の受信部と送信部の構造は、ＳＣＡＬ
要素１０００の受信部（スイッチ・コア１１３０のポー
トｉによって通信する）と、スイッチ・コア１１３０の
ポートｊに接続されたＳＣＡＬ要素５０００の送信部の
間の論理データ・フローを示す図７に関して説明され
る。この図は、特に、各スイッチ・コア・アクセス層要
素１０００〜５０００が、スイッチ・コア１１３０から
少なくとも１００メートル以内の距離に配置された前述
の分散型のスイッチ機構の実施形態を示す。ここでは、
特に１つのＳＣＡＬ要素の受信部と送信部について説明
し、このＳＣＡＬ要素が、４つのプロトコル・エンジン
に接続されると仮定する。しかしながら、本発明のＳＣ
ＡＬ構造は、この４つのプロトコル・エンジンの特定の
構成に制限されないことに注意されたい。プロトコル・
エンジン１６００〜１９００は、たとえばＣＣＩＴＴ勧
告にそれぞれ準拠する２つのＯＣ３／ＳＴＭ１リンク
と、さらに８つのＤＳ３通信リンクへの接続を可能にす
る。本発明において、ＳＣＡＬ要素に接続されたプロト
コル・エンジンはそれぞれ、１つのいわゆるＰＩＮＴ要
素と関係付けられる。ＳＣＡＬ要素１０００の受信部に
関して、ＰＥ１６００（またはＰＥ１７００、ＰＥ１８
００、ＰＥ１９００）が、バス５４１（または５４２、
５４３、５４４）を介してＰＩＮＴ要素５１１（または
５１２、５１３、５１４）に関連付けられ、ＳＣＡＬ要
素５０００（ポートｊに接続された）の送信側に関し
て、ＰＥ５５００（または５６００、５７００、５８０
０）が、バス６４１（または６４２、６４３、６４４）
を介してＰＩＮＴ６１１（または６１２、６１３、６１
４）からデータ・セルを受け取る。ＳＣＡＬ要素（たと
えば、ＳＣＡＬ２０００）に接続されたプロトコル・エ
ンジンの数が２に制限される場合は、ＳＣＡＬ要素は、
１組２つのＰＩＮＴ回路だけを含む。さらに、ＳＣＡＬ
要素は、同軸ケーブル（コンパクト・スイッチ・コア
内）または光ファイバ（分散型スイッチ・コア内）の数
を減らすために、データ・フローの変換を可能にする逐
次化機構／非逐次化機構と接続される。
【００６３】したがって、図７は、たとえば受信側のポ
ートｉと送信側のポートｊの２つの所定のポート間のデ
ータの論理フローを示す。したがって、スイッチング構
造４５０の左側に現れる要素はそれぞれ、ポート番号ｉ
との一致を示す印ｉが付けられる。同様に、ブロック４
５０の右側に現れるすべての要素は、宛先の出口ポート
ｊを表すために印ｊが付けられる。しかしながら、分か
りやすくするために、以下の説明を簡略化するために、
図６ではこの印は使用されない。一方、図９において、
強化した交換システムのマルチキャストの説明を検討す
るとき印を使用する。
【００６４】「プロトコル・エンジン」という一般的な
用語は、市販されている様々な回線のライン・アダプテ
ーション層を示すことに注意されたい。基本的に、この
用語は、当業者には周知であり、顧客によって使用され
る様々な回線に対するライン・インタフェースの適合を
実現するハードウェアとソフトウェアの機能的構成要素
に使用される。そのようなラインは、ＡＴＭプロトコ
ル、Ｔ３、ＤＳ３、ＡＴ１、Ｅ１、およびＦＣＳやＥＳ
ＣＯＮなどのインタフェースを送るラインを含むことも
ある。そのようなシステムは、たとえば、ＮＷａｙｓ２
２２０モジュール５００用にＩＢＭから市販された「ト
ランク・ポート・アダプタ（Trunk Port Adapter）」で
ある。
【００６５】図１４ないし図１７を参照して、特定の改
善されたＡＴＭプロトコル・エンジンについて詳細に説
明する。しかしながら、特定のタイプの回線を接続する
場合でも、プロトコル・エンジンが、顧客によって使用
される回線を接続し、スイッチ・コア４５０用のセルを
ＳＣＡＬ要素１０００に提供するために使用され、セル
がルーティング・ヘッダとペイロードを含むことを考慮
されたい。セルのルーティング・ヘッダは、前述のルー
ティング機構に従って使用される。
【００６６】図８は、スイッチ・コア・アクセス・レイ
ヤ要素１０００のＰＩＮＴ回路５１１〜５１４のうちの
任意の受信部の構造を示す。８ビット入力バス５４１に
入るデータ・フローは、４つのＦＩＦＯ記憶機構７０１
〜７０４に分配され、それにより、第１のバイトがＦＩ
ＦＯ７０１に入力され、第２のバイトがＦＩＦＯ７０２
に入力され、第３のバイトがＦＩＦＯ７０３に入力さ
れ、第４のバイトがＦＩＦＯ７０４に入力され、第５の
バイトがやはりＦＩＦＯ７０１に入力され、以下同様に
入力される。これにより、８ビットのデータ・フロー
は、構造４５０の４つのスイッチング・モジュールによ
って必要とされる４バイト出力バス５４０に変換され
る。いわゆるコンパクト・スイッチ機構の実施形態で
は、各バイトが、逐次化機構／非逐次化機構と共通の同
軸ケーブルによって送信され、一方、分散型スイッチ・
コアでは、各バイトが、逐次化回路／非逐次化機構とさ
らに長い光ファイバによって構成された経路を使用す
る。したがって、バス５４０は、それぞれ個別のスイッ
チング・モジュールの４組のレシーバに導かれるバイト
の４つの流れを提供する。
【００６７】コンパクトと分散型の両方のスイッチ機構
の実施形態では、バス５４０の第１のバイト（上位８ビ
ット）が、第１のモジュール４０１の適切な入力ポート
においてレシーバ１０の８ビット入力バスに送信される
ように意図されることに注意されたい。同様に、バス５
４０の第２のバイト（ビット番号９〜１５）は、第２の
スイッチング・モジュール４０２などの適切な入力ポー
トにおいてレシーバ１０の入力に送信される。セルが、
Ｎサイクルで要素５１１の入力ポート５４１で受け取ら
れる場合、同じセルは、近似的に、Ｎ／４サイクルで４
つのスイッチング・モジュール４０１〜４０４の入力に
提供される。本発明の好ましい実施形態において、入力
バス５４１に到着するセルは、５８バイトを有する。こ
の５８バイトの組は、４つのＦＩＦＯによって分配され
るときに、スイッチング・モジュール４０１〜４０４に
よって処理することができる一連の１５組の４バイト・
ワードを提供する６０バイト・セルを構成するために、
セル内の適切な位置に組み込まれた２バイトを追加する
ことによって完成する。元々の５８のバイトに追加され
る２つの余分なバイトは、前述の「ビット・マップ・モ
ード」または「２バイト・ヘッダ・マルチキャスト・モ
ード」と関連して使用される。これを達成するため、マ
スタとして動作するスイッチング・モジュールが、モジ
ュール４０１であると仮定すると、制御回路７１０は、
ＦＩＦＯ７０１内の第１と第２の位置（すなわち、バス
５４１に受け取るセルの第１と第５の位置）に２つのビ
ット・マップ・バイトを組み込む。したがって、スイッ
チング・モジュール４０１は、その入力ポートに入るデ
ータ・フローの第１の位置において、ルーティング・ヘ
ッダを構成する２つのビット・マップ・バイトを受け取
る。２つのバス５４１および５４０上の速度は、前者が
後者よりも遅いことがあるため、十分に独立しているこ
とに注意されたい。スイッチが、２０ナノ秒の速度で動
作する（１．６ギガビット／秒の統合データ・フローに
対応する）と仮定すると、バス５４１上で許容される高
い方の速度は、６０／５８×２０ナノ秒であることは明
白である。ＳＣＡＬ要素１０００は、ＰＩＮＴ回路の他
に、ＰＩＮＴ回路５１１〜５１４の４つの「イネーブル
−出力」入力リード（図示せず）の制御を提供する制御
論理回路を含み、それにより、統合スイッチング構造４
５０は、回路５１１が受け取ったセルを（好ましい実施
形態では１５サイクル必要とする）、次に要素５１２が
受け取ったセルを、次に要素５１３が受け取ったセル
を、以下同じように首尾良く処理することができる。こ
のように、各ＰＩＮＴ回路５１１〜５１４は、バス５４
０の第４の帯域幅のアクセス権を獲得する。
【００６８】図９は、ＰＩＮＴ回路６１１〜６１４の４
つの送信部の構造を示す。各ＰＩＮＴ要素６１１〜６１
４は、３２ビット・バス６４０の全体を受け取る。バス
６４０は、スイッチ・コアをＳＣＡＬ（小型の実施形態
において）から、あるいは４つの光学リンク（様々なＳ
ＣＡＬがスイッチ・コア１１３０に対して様々な物理領
域に配置された分散型スイッチ機構において）から分離
する４本の同軸ケーブルから受け取った逐次化されたバ
イトの４つの並列フローを受け取る。各ＰＩＮＴ要素６
１１は、受信部に使用されるＦＩＦＯよりもはるかに大
きい記憶容量を提供する１組４つのＦＩＦＯ８０１〜８
０４を備える。本発明の好ましい実施形態において、Ｆ
ＩＦＯ記憶機構８０１〜８０４とＦＩＦＯ記憶機構７０
１〜７０４との比率は、多数のセルが同じ出力ポートに
向けられたときに大きなバッファを保証するため、少な
くとも２５０に固定される。たとえば送信ブロック６１
１を検討すると、制御モジュール８１０は、バス６４０
から来るデータを受け取り、受け取ったセルから「ビッ
ト・マップ」の２バイトを抽出する。このときこの２バ
イトによって運ばれる値から、制御モジュール８１０
は、セルを１組４つのＦＩＦＯレジスタ８０１〜８０４
にロードすべきか破棄すべきかを決定する。第１のケー
スでは、制御モジュール８１０は、３２ビット・バス６
４０で運ばれる４バイトをそれぞれ対応するＦＩＦＯレ
ジスタ８０１〜８０４にロードできるようにするロード
制御信号を生成する。たとえば、バス６４０のビット０
〜７に現れる第１のバイトが、ＦＩＦＯ８０１にロード
され、第２のバイト（ビット８〜１５）が、ＦＩＦＯ８
０２に転送され、以下同じようにロードされる。第２の
ケースでは、当該の送信ブロックによってセルが廃棄さ
れるような場合、制御モジュール８１０は、ロード制御
信号を生成せず、それにより、ＦＩＦＯレジスタにセル
がロードされない。
【００６９】４つの要素６１１〜６１４のいずれかが、
共通バス６４０に現れる同じセルを受け取る。しかしな
がら、２バイトの「ビット・マップ」ヘッダは、当該の
セルの内部ＦＩＦＯ待ち行列へのローディングを制御し
たり制御しないために要素６１１〜６１４のそれぞれに
よって使用され、このヘッダは、また、バス５４０に入
るセルが多数の出力方向に複製できるようにするマルチ
キャスト動作を実現することは明白である。本発明の好
ましい実施形態において、出力バス６４１にセルを複製
すべきかどうかを決定するために、ヘッダの第１のビッ
トが、制御モジュール８１０によって使用され、２バイ
ト・ヘッダの第２のビットが、要素６１２の制御モジュ
ールによって使用され、以下同じように使用される。ブ
ロック６１１〜６１４のそれぞれにおいて、４つのＦＩ
ＦＯが、８ビット・バス６４１上にセルを構成する一連
の様々なバイトを再生するために使用される制御モジュ
ール８２０によってアクセスされる。さらに、制御モジ
ュール８２０は、セルがＳＣＡＬ回路１０００の受信部
で受け取ったものと同一になるように、「ビット・マッ
プ」の２バイト・ヘッダを除去する。好ましい実施形態
において、これは、「ビット・マップ」ヘッダが、常に
セルを構成する６０バイト以内の固定位置を占めるため
簡単に実現される。次に、プロトコル・エンジン５５０
０〜５８００は、ブロック６１１〜６１４によって生成
された適切な一連のセルが提供される。
【００７０】本発明は、すべてのポートに接続された強
力なスイッチング構造４５０と異なるＳＣＡＬ要素の間
の効率のよい協力のために、共に広い適合性を提供する
２つの独立な実施形態を提供することに注意されたい。
１つの実施形態において、ＳＣＡＬ要素がすべてスイッ
チ・コア１１３０の近くに配置され、これによりコンパ
クト・スイッチング・アーキテクチャが提供されること
が示される。第２の実施形態において、広い産業領域に
多数のライン・アダプタの取付けが必要な場合に、本発
明は、光ファイバと共同して逐次化回路／非逐次化機構
を使用して、少なくとも１００メートルに達することが
できるリンクを達成する。図１０は、コンパクトと分散
型両方のスイッチ機構の実施形態に幅広いマルチキャス
ト機能を提供する図７のスイッチ機構を作成することが
できる実質上オプションの強化を示す。分かりやすくす
るために、コンパクト・スイッチ機構の実施形態に関し
て説明を行い、ＳＣＡＬ要素は、（スイッチ・コア１１
３０の各入力ポートにおいて３２ビット幅のバスを再構
成するために必要な）逐次化回路、光チャネルと非逐次
化機構からなる追加の経路を使用せずにバス５４０によ
ってスイッチング構造４５０と直接通信することができ
る。この図では、１つの入力ポートｉに到着し出力ポー
トｊにルーティングされるセルの論理経路を明確に示す
ために、印ｉおよびｊを導入する。さらに、スイッチン
グ構造に接続された１６個のＳＣＡＬが、類似の構造を
基本にする、すなわち４つの同一のＰＩＮＴ要素（４つ
の対応するプロトコル・エンジンと関連付けられた）を
含むと仮定する。図では、ＳＣＡＬ要素１０００のＰＩ
ＮＴ受信回路５１１−ｉ、５１２−ｉ、５１３−ｉおよ
び５１４−ｉにスイッチ構造４５０を接続するバス５４
０−ｉが、ルーティング制御装置１００１−ｉの挿入に
よって２つの部分に分離されることを示す。同様に、統
合スイッチング構造４５０の出力を、ＳＣＡＬ５０００
−ｊのＰＩＮＴ送信回路６１１−ｊ、６１２−ｊ、６１
３−ｊおよび６１４−ｊに接続するバス６４０−ｊが、
もう１つのルーティング制御装置１０１０−ｊの挿入に
より分離される。スイッチング構造４５０の３２の入力
／出力バスに挿入される１組３２個の制御装置のそれぞ
れの制御装置は、セルのルーティング・プロセスを実行
するために使用される対応するルーティング制御テーブ
ル１００２−ｉおよび１０２０−ｊと関連付けられる。
たとえば、制御装置１００１−ｉは、その対応するルー
ティング制御テーブル１００２−ｉと関連付けられ、制
御装置１０１０−ｊは、その対応するルーティング制御
テーブル１０２０−ｊと関連付けられる。
【００７１】この強化されたコンパクト・スイッチ機構
は、次のように動作する。たとえば、ポートｉにおいて
プロトコル・エンジン１６００−ｉが、後にペイロード
が続くスイッチ・ルーティング・ヘッダ（ＳＲＨ）を含
むセルを生成すると仮定する。このＳＲＨは、このセル
を受け取る宛先プロトコル・エンジンの特性である。セ
ルが、１つの固有の宛先ＰＥ（Protocol Engine）に送
信された場合、スイッチングはユニキャストでなければ
ならない。逆の場合において、宛先プロトコル・エンジ
ンは多数になり、スイッチングはマルチキャストにな
る。以上の説明に従って、セルは、ＰＩＮＴ受信回路５
１１−ｉに入力され、ＰＩＮＴ受信回路５１１−ｉは、
後でルーティング制御装置１００１−ｉによって決定さ
れるビット・マップの位置に影響する１組２つのバイト
をセル内に導入する。次に、このセルは、前述のように
バス５４０−ｉ上で伝播され、光回線上を通信された
後、ルーティング制御装置１００１−ｉに提供される。
この要素は、次の動作を急いで実行する。まず、ルーテ
ィング制御装置１００１−ｉは、アドレスとしてＳＲＨ
を使用して、関連付けられたルーティング制御テーブル
１００２−ｉにアクセスする。次に、このテーブルから
抽出された値が、進行中に、ＰＩＮＴ受信回路５１１−
ｉによって以前に挿入された追加の２つの位置において
セル内に挿入される。したがって、マスタ・スイッチン
グ・モジュール４０１は、入力ポートに入るセル内の第
１の位置でこれらの２バイトを受け取り、それを、２バ
イトのヘッダ・マルチキャスト・モード（ビット・マッ
プ・モード）に従って使用することができる。
【００７２】セルが、ルーティング制御装置１００１−
ｉによって処理された後で、セルは、統合スイッチング
・モジュール４５０の入力バスに提供され、それによ
り、マスタ・モジュール４０１は、最初の２バイトに現
れるビット・マップを使用して、４つの要素のルーティ
ング機構全体を制御することができる。しかしながら、
同じ機構を１つの単一スイッチング・モジュールと一緒
に使用できることに注意されたい。次に、スイッチング
構造４５０は、適切な出力ポートで受け取ったセルを複
製する。検討するセルがポートｊ、ｋおよびｌで複製さ
れると仮定すると、そのセルは、バス６４０−ｊ、６４
０−ｋおよび６４０−ｌに現れることになる。バス６４
０−ｊ上に提供されるセルは、前述のように、ＳＣＡＬ
回路１０００のＰＩＮＴ要素１００−ｊの送信部によっ
て使用される２バイトのビット・マップを含むデータを
抽出するために、関連したルーティング制御テーブル１
０２０−ｊにアクセスするルーティング制御装置１０１
０−ｊに入力される。この抽出は、受け取ったセルに含
まれるＳＲＨデータを使用する。前述のように、ルーテ
ィング制御テーブル１０２０−ｊのアクセスは、制御の
ために有利に使用することができる追加のビットを提供
するためにも使用できることに注意されたい。次に、新
しく抽出されたビット・マップ・ヘッダが、ＳＣＡＬ回
路５０００−ｊによって使用され、ＰＩＮＴ送信回路６
１１−ｊ、６１２−ｊ、６１３−ｊおよび６１４−ｊの
どれがセルを伝播すべきかが決定される。たとえば、ビ
ット・マップが、「１」を１つだけ含む場合は、セル
が、１つの単一要素（たとえば、ブロック６１１−ｊ）
に伝播され、ビット・マップが「１」を２つ含む場合
は、セルが、異なる２つの要素によって伝播される。し
たがって、第２の複製段階が導入されることは明白であ
り、この第２の複製段階は、スイッチング構造４５０内
で行われる。次に、セルは、ルーティング制御装置１０
１０−ｊによって決定されたビットマップに従って、各
プロトコル・エンジン５５００−ｊ、５６００−ｊ、５
７００−ｊおよび５８００−ｊにアクセスすることがで
き、このビット・マップは、セルによって送られたＳＲ
Ｈに従って一意に決定される。
【００７３】各プロトコル・エンジンによって決定され
るＳＲＨは、スイッチング構造４５０およびＳＣＡＬ１
０００−ｊのＰＩＮＴ回路によってペイロードの一部と
見なされ、一方、交換機構を制御するために使用される
ルーティング・ヘッダは、このＳＲＨから局部的に生成
される。同じ機構は、ポートｋおよびｌにも当てはま
り、その結果、セルが、ＰＩＮＴ要素１００−ｋおよび
１００−ｌの１つまたは複数の要素６１１−ｋ、６１２
−ｋ、６１３−ｋまたは６１４ｋ、６１１−ｌ、６１２
−ｌ、６１３−ｌまたは６１４−ｌによって複製され
る。これにより、交換システムにおいて、２つの特有の
多重化段による幅広い多重化機能が可能になる。
【００７４】本発明の好ましい実施形態において、ルー
ティング制御装置は、スイッチ・コア４５０内に配置さ
れる。これにより、多数のルーティング制御・テーブル
の様々な内容を更新することがきわめて容易になるた
め、スイッチの機能が実質上高められる。さらに、これ
は、メモリが１セル・サイクルの間ずっと動作すること
ができるため、きわめて高速でなければならないマルチ
キャスト・テーブル６を実施するために使用されるもの
よりも遅く、安価で大きなメモリを使用できるという利
点がある。さらに、ルーティング制御テーブルを実施す
るためのより大きな記憶機構を提供する機能（また、こ
の記憶機構をスイッチング・モジュールのチップの外に
配置できるという事実）により、ルーティングＳＲＨラ
ベルの数を増やすことができる。最後に、この特徴は、
ＳＣＡＬ要素１０００〜５０００が産業領域の様々な物
理的位置に配置されるような第２のいわゆる分散型スイ
ッチ機構の実施形態を実施することがきわめて簡単であ
ることが明らかである。図１１は、高い適応性および高
速を提供しさらに前述のルーティング制御機構を使用す
ることによって幅広いマルチキャスティング機能を可能
にする分配型スイッチ機構の構成を示す。点線は、モジ
ュールまたはパッケージの物理的境界を表す。図のスイ
ッチ・コア１１３０は、少なくとも４つのスイッチング
基本モジュールを含むカードの形で一般に実施されるス
イッチ構造４５０を含む１つの物理装置の形をとり、そ
れぞれのモジュールは、電子チップである。同一のポー
トｉに接続された２つのルーティング制御装置１００１
−ｉおよび１０１０−ｉは、図９を参照して前に説明し
た２つのルーティング制御テーブル１００２−ｉおよび
１０２０−ｉを含む対応する記憶機構１１２０−ｉに接
続された同一の物理チップ１１１０−ｉ内に実現され
る。したがって、スイッチ構造４５０と１６個の関連モ
ジュール１１１０および１１２０は、同一の物理パッケ
ージ内に有利に配置され、一方、様々なＳＣＡＬ要素
は、ライン接続の必要があると思われる産業構内の様々
な物理領域に分散される。前述のように、分散型スイッ
チ機構は、１組Ｎ個の物理的に分散されたＳＣＡＬパッ
ケージ（本発明の好ましい実施形態ではＮは１６であ
る）を含み、図では、ＳＣＡＬパッケージ１０００だけ
が示されている。ＳＣＡＬパッケージはすべて、１つの
接続されたプロトコル・エンジンにそれぞれ接続された
ＰＩＮＴ受信回路と送信回路を含む。後者は、ＳＣＡＬ
電子回路ボードに差し込まれる追加のカードの形で実施
される。各ＳＣＡＬとスイッチ・コア１１３０の間の
１．６ギガビット／秒の通信リンクは、１組の光ファイ
バ（データ経路に少なくとも４本）によって実現される
ので、２つの要素を光ファイバによって遠く離すことが
できる。これは、構内の様々な遠隔通信リンク位置でも
高性能なスイッチング接続を実現することができるの
で、きわめて有利である。たとえば、ＡＴＭリンクが第
１の建物内に配置され、ＯＣ３が第２の建物内に配置さ
れた場合、本発明は、第１のＳＣＡＬパッケージだけを
使用して、第１の建物内のＡＴＭ ＰＥを受け取り、第
２の建物内の第２のＳＣＡＬ要素を受け取ることによっ
てスイッチング接続を達成する。この例は、高価な遠隔
通信ケーブルあるいはネットワーク内に配置されそれぞ
れ１つの建物内に配置された多数のスイッチに基づき、
それによりそれらのネットワーク接続用のポートを使用
して、特に従来技術の解決策の欠点を回避する本発明の
解決策の高い適応性を示す。ポートは様々なスイッチの
ネットワーク接続を達成するために使用され、そのよう
なネットワーク接続ポートは、通信リンクに影響を与え
ることがないため、顧客の視点からは見えないことは明
らかである。本発明のアーキテクチャは、そのようなす
べての欠点を解消する。
【００７５】さらに、単に参照により組み込まれる、１
９９６年２月９日に発行された、ＩＥＥＥＩＳＳＣＣ９
６、セッション７、ＡＴＭ／ＳＯＭＥＴ／ＰＡＰＥＲ
ＦＡ７．７に記載のＡ．ウィルマー（Wilmer）他の文書
「Single-chip 4x500 MbaudCMOS Transceiver」の教示
を使用して、１．６ギガビット／秒通信リンク１４０
０、２４００、３４００および４４００を実施する機能
を提供することができる。この文書は、いわゆる８Ｂ／
１０Ｂを使用する機能を示す。フラグによってマークさ
れた休止期間中に、非データ・カンマ文字で始まるデー
タの充てんパケットが送信される。このカンマは、直列
リンク上のバイトとセル両方の境界をマークする。した
がって、バイトおよびパケット・レベルの同期を実現す
ることができ、１．６ギガビット／秒通信リンクを、４
本の同軸ケーブルまたは光ケーブルの固有の組によって
実施することができる。この機能がないと１．６ギガビ
ット／秒通信リンクを実施するために少なくとも５本ま
たは６本の光学ラインが必要になるため、ケーブルの数
を減らすことは重要である。スイッチ・コア・パッケー
ジ１１３０は、制御のために、パッケージ内の任意の記
憶機構およびレジスタにアクセスできるプロセッサ１１
６０を含むことに注意されたい。さらに、Ｘ'００００'
にセットされる特定のビット・マップ・ヘッダの存在を
監視する回路が追加され、これにより、ＡＳＡとＮＳＡ
を使用する通常のデータ処理からセルが抽出され、図に
おいて制御パケット記憶機構という名で示した記憶機構
１のある特定の固定位置に直接ロードされる。これは、
プロセッサがセルを制御するアクセス権を獲得できる一
般的な抽出プロセスを達成する。これと反対に、メモリ
の最後の位置にロードされたセルを、出力ポートのうち
の任意の出力ポートに伝播する機能を可能にする挿入プ
ロセスも提供される。
【００７６】特定のビット・マップＸ'００００'は、ス
イッチ機構の制御プロセッサ（スイッチ・コア内部の）
とその他の構成要素の間の制御に使用されるので、ビッ
ト・マップＸ'００００'の値はセルを廃棄するために利
用できない。この機能は、追加の制御ビットによって再
び確立され、いわゆる「有効ビット」が、セルを廃棄す
るために有利に使用される。有効ビットは、テーブル１
００２および１０２０の読み取り動作により提供され
る。
【００７７】当業者は、テーブル１０２０−ｉの更新プ
ロセスを開始する前に、ステップ１３２０および１３３
０を有利にループさせて、テーブル１００２−ｉを直接
更新できることに注意されたい。しかしながら、そのよ
うな実施の詳細は特定の状況に依存する。
【００７８】したがって、スイッチ・コア・パッケージ
内にある一般的な制御プロセッサが、１６個の記憶モジ
ュール１１２０内に実施された１６個のルーティング制
御テーブル内の値にアクセスしてロードできることは明
らかである。
【００７９】次に、同じチップ内に配置されたルーティ
ング制御テーブル１００２−ｉおよび１０２０−ｉを作
成し更新するために使用される一般的な手順について説
明する。図１２に、その手順を示す。まず、手順は、制
御プロセッサ１１６０が１組のＳＲＨルーティング・ラ
ベルに関係する初期化ステップ１２２０から始まる。こ
れが可能になったのは、プロセッサが、自分自身のトポ
ロジーを知っており、したがって様々なポートに接続さ
れた様々なプロトコル・エンジンを識別できるいくつか
のＳＲＨ値を割り当てることができるからである。これ
は、まず、プロセッサが、所与の出力ポートと関連付け
られたプロトコル・エンジンの数を決定し、次に、ＰＥ
を互いに識別するためにいくつかのＳＲＨ値を割り当て
るアロケーション手順を使用することにより達成され
る。たとえば、ポート番号０が４つの異なるプロトコル
・エンジン（ＳＣＡＬ１０００に接続された）に接続さ
れていると仮定すると、プロセッサは、それぞれのプロ
トコル・エンジンに対する４つの異なるＳＲＨ値を保存
する。したがって、スイッチング・アーキテクチャのト
ポロジーにより、制御プロセッサ１１６０は、様々なプ
ロトコル・エンジンを識別するために必要な数のＳＲＨ
値を割り当てる。
【００８０】次に、ルーティング・テーブルを作成する
ことができる。最初に、バス５４０−ｉに到着する（ま
た同じＳＲＨルーティング・ラベルを含む）セルはすべ
て同じ出力ポートに伝播させなければならないので、テ
ーブル１００２−ｉはそれぞれ同じデータを含むことに
注意されたい。ＳＲＨは、接続ではなく宛先の特性であ
る。したがって、プロセッサは、次のようなフォーマッ
トに従うテーブルを作成する。
【００８１】 追加！ テーブル1002-0にロードされるデータ テーブル1020-0にロードされる データ（左寄せ） X'0000' X'8000' 45のポート0 X'8000' SCAL1000-0のPINTのPE番号0 X'0001' X'8000' 450のポート0 "0100 0000 0000 0000" を表すX'4000' PINT上のPE番号1 X'0002' X'8000' 450のポート0 X'2000" PINT上のPE番号2 X'0003' X'8000' 450のポート0 X'1000' PINT上のPE番号3 X'0004' X'4000' 450のポート1 X'8000' PINT 1000-1のPE番号0
【００８２】類似のフォーマットが、テーブル１００２
−１および１０２０−１、１００２−２および１０２０
−２などに使用されるが、ロードされる値は０にセット
される（有効ビット以外）。有効ビットの使用を分かり
やすく示すテーブルの詳細は、付録Ａに見ることができ
る、さらに、特定のＳＲＨ値が、プロセッサ１１６０と
任意のＰＥの間の通信のために予約される。
【００８３】初期化手順は、様々なルーティング制御・
テーブルがロードされたときに完了する。次に、ステッ
プ１２３０で、プロセッサ１１６０は、一般の挿入機能
を使用して特定のフォーマットを有するセルをすべての
プロトコル・エンジンに送信して、割り当てる特定のＳ
ＲＨ値を通知する。その結果、各ＰＥが、互いを区別す
る特定のＳＲＨ値を知る。次に、ステップ１２４０で、
各アダプタは、プロセッサ１１６０とＰＥの間の通信に
確保される特定のＳＲＨ値によってこの割当てを確認す
る。
【００８４】次に、１つの特定のプロトコル・エンジン
内で動作するスイッチ・エージェントが、様々な接続を
管理するために使用される。そのような機能は、当業者
には周知であり、特定のＡＴＭのケースにおいて、ＶＰ
／ＶＣパラメータのアロケーションの管理を必要とす
る。このスイッチ・エージェントは、様々な接続と、各
プロトコル・エンジンに関係付けられたＳＲＨルーティ
ング値との間の対応を処理するために使用される。単一
のＰＥに多数の接続を関連付けることができることに注
意されたい。一般的に、スイッチ・エージェントは、図
１１に示したように膨大な数の異なるスイッチを含むこ
とがあるネットワークの正確なトポロジーが分かってい
る。特にスイッチ・エージェントは、ある州内に配置さ
れたスイッチＸが、別の地域に配置されたスイッチＹと
通信したい場合に、その通信にどの出力ポートが必要か
を決定することができる。その結果、使用すべき出力ポ
ートが分かるので、必要なユニキャストＳＲＨ（すなわ
ち、初期化期間１２２０に提供されるＳＲＨ）を決定す
ることができる。それにより、スイッチ・エージェント
は、ステップ１２５０で、スイッチ内のプロセッサ１１
６０に向けられるＣＯＭＭＡＮＤセルの作成を開始す
る。このセルは、以下のように配列されたペイロードを
提供する。 !コマンド! 接続に関係するＳＲＨ！ ラベル１ ラ
ベル２ ラベル３...!
【００８５】第１のフィールド（コマンド）は、スイッ
チ・エージェントによって要求された特定のコマンドを
定義する。第２のフィールド、すなわち、ＳＲＨ接続フ
ィールドは、接続に関係するＳＲＨを定義するために使
用され、次に、第２のフィールドで定義されたＳＲＨを
含むセルの宛先プロトコル・エンジンを定義する１つま
たは複数のユニキャスト・ルーティング・ラベルが続
く。基本的に、第３のフィールドは、宛先ＰＥのユニキ
ャスト・ルーティング・ラベル（初期化期間１２２０に
影響を受けた）の配布先リストを含む。
【００８６】次に、ステップ１２６０で、プロセッサ１
１６０は、受け取った情報を利用して、第２のフィール
ド（ＳＲＨ接続）で定義されたアドレスにおいて、メモ
リ１００２−ｉに、様々なルーティング制御装置を制御
するために使用されるデータを記憶する。これは、次
の、初期化手順の間に行われるユニキャストＳＲＨアロ
ケーションを使用する更新ルーティング・アルゴリズム
によって有利に達成される。更新アルゴリズムは、図１
３に示され、以下のように動作する。
【００８７】ステップ１３１０で、プロセッサ１１６０
は、スイッチ・エージェント・コマンド・セルの第２の
フィールドによって運ばれる値によって定義されたアド
レスにおいてテーブル１００２−ｉの読取り動作を実行
する。次に、ステップ１３２０で、プロセッサ１１６０
は、スイッチ・エージェント・コマンド・セルの第３の
フィールドによって運ばれる第１のルーティング・ラベ
ルによって決定されるアドレスにおいて、テーブル１０
０２−ｉの読取り動作を実行する。この読取り動作によ
り、値Ｘが戻される。次に、ステップ１３３０で、プロ
セッサは、ステップ１３２０の値Ｘのステップ１３１０
によって戻された値との論理和を実行する。この論理和
より、ユニキャスト構成にないポートが追加される。次
に、論理和演算の結果が、アドレスＳＲＨ接続において
テーブル１００２にロードされる。
【００８８】ステップ１３４０で、プロセッサ１１６０
は、スイッチ・エージェント・コマンド・セルの第２の
フィールドによって運ばれる値によって定義されたアド
レスにおいてテーブル１０２０−ｉの読取り動作を実行
する。ステップ１３５０で、プロセッサ１１６０は、ス
イッチ・エージェント・コマンド・セルの第３のフィー
ルドによって運ばれる第１のルーティング・ラベルによ
って決定されるアドレスにおいてテーブル１０２０−ｉ
の読取り動作を実行する。これにより、値Ｙが戻され
る。次に、ステップ１３６０で、ステップ１３５０にお
いて戻された値Ｙとステップ１３４０において戻された
値との間で論理和が実行され、論理和演算の結果が、ス
イッチ・エージェント・コマンド・メッセージによって
運ばれる第２のＳＲＨ接続フィールドによって定義され
たアドレスにおいてテーブル１０２０−ｉに記憶され
る。ステップ１３１０〜１３６０は、１６個すべてのテ
ーブル１００２および１０２０を更新できるようにどの
ポートに対しても行われる（ステップ１３７０）。スイ
ッチ・エージェント・コマンド・メッセージが、複数の
ルーティング・ラベル、たとえばラベル２とラベル３を
含む第３のフィールドを有するケースでは、残りのすべ
てのラベルに対して前の手順が再び実行される（ステッ
プ１３８０）。たとえば、第３のフィールドに現れる第
２のラベルに関する手順は、プロセッサ１１６０が、ス
イッチ・エージェント・コマンド・セルの第２のフィー
ルドによって運ばれる値によって定義されたアドレスに
おいてテーブル１００２−ｉの読取り動作を実行するも
のである（ステップ１３１０）。次に、プロセッサ１１
６０が、スイッチ・エージェント・コマンド・セルの第
３のフィールドによって運ばれる第２のルーティング・
ラベルによって決定されるアドレスにおいてテーブル１
００２−ｉの読取り動作を実行する（ステップ１３２
０）。この読取り動作により、値Ｘが戻される。次に、
２つの値の間の論理和を実行することができ、その結果
を、アドレスＳＲＨ接続においてテーブル１００２−ｉ
にロードすることができる。
【００８９】次に、アドレスＳＲＨ接続によって定義さ
れたアドレスにおいて抽出された値と、第２のルーティ
ング・ラベルによって定義されたアドレスにおいて抽出
された値との論理和を実行することにより、テーブル１
０２０−ｉの更新を実行することができる。次に、その
結果を、アドレスＳＲＨ接続でテーブル１０２０−ｉに
ロードすることができる。次に、第２のルーティング・
ラベルの処理によって、他のすべてのテーブル１００２
と１０２０の更新が続けられる。このアルゴリズムは、
一般に交換システムの１つのプロトコル・エンジン内に
あるスイッチ・エージェントが、スイッチの内部トポロ
ジーを知らずにスイッチ・コア１１３０の様々なルーテ
ィング・テーブルを更新することができるため、特に効
率が高いことは明らかである。論理和演算によって、出
力ポートを、スイッチ・エージェントが知らなくてもよ
いユニキャスト構成に簡単に追加することができる。
【００９０】前に説明した更新プロセスは、スイッチ・
エージェントが必要とする任意の新しい接続のために実
行できることに注意されたい。新しい接続が要求された
ときは、単純な接続ケーブルを使用する通常のデータ経
路によってスイッチ・エージェント・コマンド・セルを
単に転送することにより、ルーティング・テーブル１０
０２と１０２０を容易に更新することができる。
【００９１】次に、ＳＲＨ接続における１つのラベルの
削除プロセスに必要な機能動作について説明する。この
原理は、当該のラベルによって定義されたアドレスにお
いてテーブル１０２０−ｉ内の有効ビットがオンにセッ
トされたような特定のｉの値を探すことである。この位
置において、テーブル１０２０−ｉの内容、すなわちビ
ットマップが、値Ｘとして維持される。次のステップ
で、ロードされたビットマップ（すなわちＹ）を獲得す
るために、ＳＲＨ接続の特定の値によって定義されたア
ドレスにおいてテーブル（１０２０−ｉ）の読取り動作
が実行される。次に、Ｙと反転された値Ｘの間で論理積
演算が実行される。その結果Ｚが、ＳＲＨ接続フィール
ドによって定義されたアドレスに再び記憶される。上記
の結果Ｚが０でない場合（それにより、ＳＲＨ接続上に
ユニキャスト・ラベルがまだあることを意味する）、ビ
ットマップは、オン状態に維持されなければならない。
テーブル１００２−ｉは、影響を受けない。
【００９２】しかしながら、Ｚの値が０に等しいとき
（それにより、ＳＲＨ接続を構成する最終ラベル上で削
除操作が行われたことを意味する）、処理する特定のＳ
ＲＨ接続に対応する有効ビットがオフにセットされる。
さらに、最後のプロトコル・エンジンが消失しなければ
ならないので、様々なすべてのテーブル１００２−ｉ
（ｉ＝０〜１５）が更新され、アドレスＳＲＨ接続にお
いて出力ポート（後者のプロトコル・エンジンに対応す
る）が削除される。得られたビットマップが０の場合
は、有効ビットを０にセットするために、追加のステッ
プが実行される。作成プロセスと同様、削除操作は、ス
イッチ・エージェントが交換システムの正確なトポロジ
ーを知っていることを必要としないためきわめて簡単に
思われる。
【００９３】図１４に関して、ＡＴＭセルを運ぶライン
を接続するように適合された強化「プロトコル・エンジ
ン」構成要素の特定の実施形態を示す。図に示したよう
に、プロトコル・エンジン５２１は、ＡＴＭ着信フロー
のＳＣＡＬ１０００への接続の準備をする受信プロセス
・ブロック９１０に基づいて、ＡＴＭ着信フローを管理
する。受信ブロック９１０は、２バイト・バス９１１に
接続された入力と、類似のバスすなわちバス５４１に接
続された入力とを有する。これと反対に、Ｘｍｉｔプロ
セス９５０は、バス６４１からルーティングされたセル
を受け取り、バス９５１にＡＴＭセルを提供する。図に
示した例において、ＰＥは、１つのＯＣ１２／ＳＴＭ４
ラインへの接続を提供する。当業者には周知のように、
そのような接続は、クロック回復９１４、非逐次化機構
９１２、ＡＴＭセル・デリニエーション９１３などの従
来の機能を使用することを必要とし、リード９２１上の
物理的１ビット・データ・フローをバス９１１上の１６
ビットＡＴＭセルに変換する。そのような機能は、ライ
ン・インタフェースに従来使用されてきた周知の回路を
必要とし、これ以上詳しく説明しないことに注意された
い。これと反対に、送信経路は、ブロック９５２と逐次
化回路９５３を介してリード９６１上の１ビット物理媒
体に伝送される１６ビットバス９５１にＡＴＭセルを提
供するＸｂｌｏｃｋ９５０を含む。ブロック９５２は、
同期ディジタル階層（Ｓ．Ｄ．Ｈ．）ビット・ストリー
ムにＡＴＭセルを挿入する。
【００９４】図１５を参照すると、１組４つの受信ライ
ン・インタフェース９７１〜９７４と４つの送信ライン
・インタフェース９７６〜９７９を介して、４つのライ
ンＯＣ３ライン・インタフェースの接続に適応された類
似の構造が示される。たとえば、受信ライン・インタフ
ェース９７１は、図１５の回路９１４、９１２および９
１３を含み、送信ライン・インタフェース９７６は、図
１５の回路９５２および９５３を含む。受信部に関し
て、４つのブロック９７１〜９７４の出力は、セルがバ
ス９１１上に生成される前にセル・レベルで多重化され
る。同様に、Ｘｍｉｔブロック９５０によって生成され
るセルの流れは、セル・レベルで分離され、適切なＯＣ
３ライン・インタフェースに送信される４つの連続した
セルを生成する。本発明の１つの実施形態において、受
信機９１０によって受信されたセルのフォーマットは、
現行のセルを受け取った正確なラインを定義する第１の
１バイト・フィールドと、５バイトＡＴＭヘッダを含む
第２のフィールドと、ＡＴＭペイロードを含む第３のフ
ィールドの３つのフィールドを含むことができる。しか
しながら、他の実施形態は、いくつかのライン・インタ
フェースを制御する機能をＡＴＭレイヤに提供するいわ
ゆるレベル２ＵＴＯＰＩＡインタフェースの利益を得る
ことができることに注意されたい。そのような技術は、
当業者には周知であり、これ以上詳しく説明しない。こ
のケースの場合、受信機９１０によって受信されたセル
は、ＡＴＭセル（すなわち、ヘッダとペイロード）だけ
を含むことができ、関連したラインを定義する情報は、
別の方法（図示せず）によって受信機９１０に提供され
る。
【００９５】図１６を参照すると、受信ブロック９１０
の詳細な構造が示される。基本的に、ブロック９１０
は、基本操作を連続的に行うパイプライン構造に基づい
て、バス９１１上に現れるセルをローカルに接続するＳ
ＣＡＬ１０００の対応するＰＩＮＴ要素によって処理さ
れるバス５４１上のスイッチ・セルに変換する。
【００９６】最初に、受信機９１０は、リード９１１上
でセルを受け取り、ＬＩ／ＶＰ／ＶＣフィールドを使用
してＬＩ／ＶＰ／ＶＣテーブル９２４にアクセスし、入
力インデックスを提供する探索ブロック９２０を含む。
そのようなテーブルのアクセス機構は周知であり、多数
の異なるアドレス（たとえば１６０００）が必要とされ
るときの有効な解決策を示すＩＢＭ社に所有権のある欧
州特許出願９４９０９０５０．０（整理番号ＳＺ９９４
００１）の教示を有利に使用できる。ＬＩ／ＶＰ／ＶＣ
がテーブル９２４に含まれないことが明らかな特定のケ
ースでは、ブロック９２０によってセルが破棄され、そ
のため、セルは受信機ブロック９１０の残りの部分によ
って処理されない。入力インデックスがセルによって運
ばれる特定のＬＩ／ＶＰ／ＶＣ値と関連付けられるケー
スにおいて、入力は、第２のテーブルにアクセスするた
めに使用され、すなわち各入力インデックスごとに、受
信機９１０によって使用される処理の残りの部分に必要
とされる１組の追加のインデックスを含むように編成さ
れた受信ルック・アップ・テーブル９２２にアクセスす
るために使用される。
【００９７】より詳細には、テーブル９２２は、接続イ
ンデックス、再組立てインデックス、操作保守（ＯＡ
Ｍ）インデックス、セル抽出インデックス、スイッチ機
構、特にＰＩＮＴ要素およびスイッチ・コアによって使
用されるスイッチ・ルーティング・ヘッダ、および送信
ブロック９５０と共に使用される出力インデックスなど
のフィールドを含むように構成される。
【００９８】ブロック９２０の処理が完了すると、セル
は、当該のセルが属する特定のＡＴＭセル接続のために
定義されたトラフィック・パラメータに関するセルの適
合を検査するＰＯＬＩＣＩＮＧブロック９２５によって
処理される。これを達成するために、ブロック９２５
は、テーブル９２２へのアクセスにより戻された接続イ
ンデックスを使用して、ＰＯＬＩＣＩＮＧおよびパラメ
ータ・カウンタ・テーブル９２６にアクセスして、入っ
てきたセルを検査する。ブロック９２５は、当業者に周
知でありかつ国際電気通信連合（Ｉ．Ｔ．Ｕ．）により
勧告された総称セル・レート・アルゴリズム（ＧＣＲ
Ａ：Generic Cell Rate Algorithm）に対するセルの適
合を検査することができる。ＧＣＲＡアルゴリズムに適
合しないことが検出された場合、セルは、前述の勧告に
従って破棄されることがある。ブロック９２５によって
行われる適合処理の後で、セルは、テーブル９２４によ
って提供される再組立てインデックスを使用するＡＡＬ
５ブロック９３０によって受け取られ、現在受信してい
るセルを次のブロック９３５に直接転送すべきか、また
は周知のＡＡＬ５フォーマットに従って再組立てすべき
かが決定される。後者のケースでは、ＡＡＬ５ブロック
９３０によって、セル内で送られるペイロードが（図示
しない）バッファにロードされる。記憶容量が制限され
ているため、同時に実行できる再組立て動作の数も制限
されることに注意されたい。
【００９９】このメモリにフル・メッセージを記憶でき
るとき、プロトコル・エンジン内にある制御プロセッサ
がメモリにアクセスすることができる。
【０１００】セルが再組立てされない場合、ブロック９
３０により、セルがＯＡＭブロック９３５によって処理
される。ＯＡＭブロック９３５は、ＯＡＭリソース・イ
ンデックスを使用して、受信したセルが接続（ＶＰ／Ｖ
Ｃによって定義された）に属するかどうかを判定し、
Ｉ．６１０ ＩＴＵ勧告で指定通りにＯＡＭ性能監視が
行われたかどうかを決定する。セルがＯＡＭ性能監視の
もとにない場合は、ブロック９３５が次のブロック９４
０にセルを処理させる。しかしながら、この逆の場合に
は、ブロック９３５が、ケースによりすでに受信または
送信されたユーザ・セルの実際の数に基づいて、特定の
ＯＡＭセルを挿入すべきか抽出すべきかを判定する。た
とえば、セルを挿入する場合、ブロック９３５は、最後
にＯＡＭセルを挿入してから送信された当該の接続に属
するセルの実際の数によって、追加のＯＡＭセル（特定
のＶＰ／ＶＣを有する）を挿入する機会を決定する。セ
ルを抽出する場合は、これと反対に、ブロック９３５
は、受け取るＡＯＭセルの抽出を実現する。受信機ブロ
ック９１０がパイプライン装置に基づくので、パイプラ
イン内の最初の空のセル・スロットに挿入機構が実際に
実行されることに注意されたい。これは、受信ブロック
９１０が、接続するラインの正確なデータ処理効率より
も少し早く動作するように設計されているために可能で
あり、それによりセル・フローに十分な空のセル・スロ
ットがあることが保証される。さらに、独立したセル抽
出／挿入ブロック９１５は、受信機ブロック９１０内部
の制御プロセッサに適合され、それにより、後者が、適
切なときにセル抽出フィールドの内容に従って抽出を実
行するかまたはセルを挿入することができる。
【０１０１】ブロック９３５がそのプロセスを完了する
と、セルは、テーブル９２２へのアクセスにより読み取
ったスイッチ・ルーティング・ヘッダを使用するスイッ
チ・ヘッダ挿入ブロック９４０によって受け取られ、受
け取ったセルにスイッチ・ルーティング・ヘッダを追加
した後でＶＰ／ＯＩスワップ・ブロック９４５に送信す
る。ＶＰ／ＯＩスワップ・ブロック９４５は、ヘッダ補
正コード（Ｈ．Ｅ．Ｃ．）フィールドの他に、ＶＰの８
つのＬＳＢの場所においてセル内に挿入される出力イン
デックスの内容を使用する。後でより詳細に示すよう
に、後者は、プロトコル・エンジンの送信部によって使
用され、ＰＥの出力において必要とされる最終的なＶＰ
／ＶＣが確立される。本発明のその他の実施形態におい
て、ＯＩフィールドを、セルの最初の位置に配置するこ
とができる別のフィールドとして送信することもでき
る。出力インデックスが、宛先プロトコル・エンジンに
必要とされる特定のプロセスの特性であることに注意さ
れたい。したがって、２つの特有の接続が偶然に同じ出
力インデックスを使用することがある。これにより、簡
単なマルチポイント・ツー・ポイント接続を利用する機
能が実現される。
【０１０２】前述の機構から、ＳＣＡＬ１０００は、図
に示した形をとるバス５４１上でスイッチ・セルを受け
取る。受信機９１０の構造によって得られる本質的な利
点は、メモリへの様々なテーブルの配列と、各ブロック
９２０、９２５、９３０、９３５、９４０、９４５が経
路に従うブロックによって行われる処理の前に基本動作
できるようにするパイプライン内の構成によるものであ
る。これは、受信プロセス全体が確実に制限期間内に達
成されることを可能にし、このことは、高速ラインに不
可欠であることは明らかである。
【０１０３】図１７に、送信部９５０を示す。ＳＣＡＬ
１０００から受け取ったスイッチ・セルは、Ｘｍｉｔ部
に入力され、セルからのＳＲＨの除去を実行するブロッ
ク９６０によって処理される。さらに、ブロック９６０
は、セル内にある出力インデックスを使用して、ＡＴＭ
接続に対してマルチキャスト動作を実行するために使用
される次の出力インデックスと、待ち行列インデックス
と、ＯＡＭリソース・インデックスと、受信機９１０に
よって受け取られる状態にセルを再確立するために使用
されるＮＥＷ ＬＩ／ＶＰ／ＶＣなど検討する出力イン
デックスとに対応する次のフィールドを提供するように
配列されたＸＭＩＴルック・アップ・テーブル９６４に
アクセスする。
【０１０４】次に、セルは、処理されるセルに対応する
特定の接続と関連付けられた待ち行列の状態を確認する
アドミッション制御モジュール９６５によって処理され
る。実際には、本発明の好ましい実施形態において、送
信器ブロック９５０は、少なくとも１６０００の待ち行
列を処理するように設計される。ブロック９６５がセル
を受け取るとき、待ち行列インデックスは、当該のセル
にどの待ち行列を関連付けるかを決定し、特に、この待
ち行列に関係するいくつかのパラメータを含む記憶機構
９６６に対処するために使用される。そのようなパラメ
ータは、待ち行列にロードされるセルの数、あるいはオ
ーバーロード状態のために当該の待ち行列にロードされ
たセルの数を含むことがある。このパラメータから、ブ
ロック９６５は、当該の待ち行列インデックスと関連付
けられた待ち行列に処理済みのセルをロードするかどう
かを決定することができる。本発明の好ましい実施形態
において、待ち行列にロードされるセルの現在の数を監
視し、その値を所定のしきい値と比較する特定の機構が
使用される。値がしきい値を超える場合は、ブロック９
６５が、追加のセルを拒否するか、ある程度制限された
ケースでは、優先接続と一致するときに追加のセルを受
け入れる。
【０１０５】ＬＩ／ＶＰ／ＶＣブロック９７５は、適切
な待ち行列へのセルのローディングと平行して、セルの
新しいヘッダを構成する。これは、受信するセルからＯ
Ｉ／ＶＣを削除し、それをＮＥＷ＿ＬＩ／ＶＰ／ＶＣに
よって提供された内容と交換することによって実現され
る。この構成は、ＶＣフィールドを変化させることがな
く、その場合には、ＶＰ交換が行われることに注意され
たい。しかし一般的には、ＶＰ／ＶＣフィールド全体が
変化する。
【０１０６】Ｘｍｉｔブロック９５０で使用される１６
０００の待ち行列の構成の他に、セルがロードされたバ
ッファの順序付けしたリストを確実に維持するために待
ち行列管理システムが提供され、それぞれの順序付けさ
れたリストは、１６０００の待ち行列のうちの１つに対
応する。さらに、整形装置９８５が、様々な待ち行列に
ロードされるセルの出力を円滑にする。これは、特に、
それぞれの待ち行列に割り振られた出力レートに依存す
る。
【０１０７】受信ブロック９１０と同様に、ＯＡＭブロ
ック９７０は、ＯＡＭ性能監視セルを挿入または抽出す
るために使用される。セルが、ＯＡＭ性能監視下にない
場合は、ブロック９７０は動作しない。しかし、この反
対のケースでは、ブロック９７０は、前述のように、ケ
ースによってすでに受信または送信されたユーザ・セル
の実際の数に基づいて、特定のＯＡＭセルを挿入または
抽出すべきかどうかを判定する。
【０１０８】受信機ブロック９１０に関して前に述べた
ように、本発明は、様々なインデックスを管理するため
に使用される様々なテーブルの特定の構成を利用する。
これにより、大容量で高価なメモリの使用を防ぐことが
できる。このきわめて有効な構成は、６００Ｍビット／
秒の接続を可能にするＡＴＭプロトコル・エンジン用の
レシーバと送信ブロックを提供する。上記説明から、Ｐ
Ｅが、スイッチ・コアによってルーティングされるスイ
ッチ・セルのペイロードに埋め込まれる追加の出力イン
デックスによってＶＰ／ＶＣスワップを実行するために
使用されることが明らかである。この特定の機能がない
場合は、ＰＥレシーバのレベルでＶＰ／ＶＣスワッピン
グを実行することが必要になり、その結果、ルーティン
グ前にスイッチ・コアによってセルが複製される。本発
明のＰＥにおけるこのきわめて有効な機構を使用した場
合、スイッチ・コアは１つのセルだけをルーティング
し、その結果、スイッチ・コアのオーバーロードが最小
にされ、ＶＯ／ＶＣスワップは、セルがライン上で送信
される前にＸｍｉｔ側のプロトコル・エンジンのレベル
で実行される。それにより、プロトコル・エンジンのレ
シーバ部によって導入される出力インデックス使用が、
前に説明したスイッチ・コアの効率と有利に組み合わさ
れる。
【０１０９】さらに、この機構は、接続中にセルをマル
チキャストする機能を提供する第２の機能に出力インデ
ックスを使用することによってさらに強化することがで
きる。これは、テーブル９６４に対するアクセスによっ
て生成される次の出力インデックス・フィールドの特定
のビットの使用に基づく追加の機構をマルチキャスト・
バッファと組み合わせることにより可能になる。
【０１１０】ポート拡張アーキテクチャ 図１８を参照すると、図６のスイッチ機構の改良が示さ
れ、ポートの特性（速度、物理的および論理的インタフ
ェース）を維持しながらポートの数を増やすことによっ
てスイッチ・コアの出力が実質上強化される。本発明の
好ましい実施形態において、ポート数が４倍にされ、し
たがって、６４ポートの単一段統合スイッチ・コア６０
１０が提供される。図１８において、スイッチ・コア６
０１０は、それぞれ４つの要素からなる特有の４グルー
プに分割された１組１６個の基本スイッチ・コアを含
む。そのグループは、前述のようなスイッチング構造４
５０にそれぞれ基づいたスイッチ・コア６１００〜６１
０３を含む第１のグループ（図２と図３を参照して説明
したような４つの独立したスイッチング・モジュールを
含む）、スイッチ・コア６１１０〜６１１３を含む第２
のグループ、コア６１２０〜６１２３の第３のグルー
プ、およびコア６１３０〜６１３３の第４のグループで
ある。１６の基本スイッチ・コアはそれぞれ図１０の構
造１１３０に完全に従うことに注意されたい。さらに、
当業者は、ポート数に任意の値ｎを掛けることができる
ことに気づくであろう。同時に、基本スイッチ・コアの
数はｎ×ｎ倍に増える。
【０１１１】統合スイッチ・コア６０１０は、図１０の
受信ＳＣＡＬ要素１０００を有する１組６４個のＳＣＡ
Ｌ受信部と協力するように設計されている。６４個のＳ
ＣＡＬ要素はそれぞれ、受信ＳＣＡＬ６３１０−０〜６
３１０−１５の第１のグループ（図１８において参照６
３１０−ｉによって表された）、受信ＳＣＡＬ６３１１
−０〜６３１１−１５の第２のグループ、受信ＳＣＡＬ
６３１２−０〜６３１２−１５の第３のグループ、およ
び受信ＳＣＡＬ６３１３−０〜６３１３−１５の第４の
グループの４つのグループの１６個の受信ＳＣＡＬに分
割される。同様に、統合スイッチ・コア６０１０は、４
つの特有のグループに分割される１組６４個の送信ＳＣ
ＡＬ要素と協力する。その４つのグループは、送信ＳＣ
ＡＬ６４１０−０〜６４１０−１５の第１のグループ、
送信ＳＣＡＬ６４１１−０〜６４１１−１５の第２のグ
ループ、送信ＳＣＡＬ６４１２−０〜６４１５の第３の
グループ、およびＳＣＡＬ６４１３−０〜６４１３−１
５の第４のグループである。１６個の送信ＳＣＡＬはそ
れぞれ、図１０の要素５０００に完全に適合する。
【０１１２】ＳＣＡＬ要素６３１０−ｉ（ｉ＝０〜１
５）の出力に提供されたセルは、対応する複製回路６７
１０−ｉによって複製され、それにより、セルは、基本
スイッチ・コアの第１のグループを構成する４つの基本
スイッチ・コア６１００〜６１０３の対応する入力ｉに
送られる。これにより、最後に、当該のｉ入力ポート
に、図１０のバス５４０−ｉのファンアウト動作が提供
される。
【０１１３】これと同様に、第２組の１６個の複製回路
６７１１−０〜６７１１−１５が、１６個の受信ＳＣＡ
Ｌ６３１１−０〜６３１１−１５と関連付けられ、第２
グループの４つの基本スイッチ・コア６１１０〜６１１
３のファンアウト動作を実現する。同様に、第３組の１
６個の複製回路６７１２−０〜６７１２−１５が、１６
個の受信ＳＣＡＬ６３１２−０〜６３１２−１５と関連
付けられ、第３グループの４つの基本スイッチ・コア６
１２０〜６１２３のファンアウト動作を実現する。最後
に、第４組の１６個の複製回路６７１３−０〜６７１３
−１５が、１６個の受信ＳＣＡＬ６３１３−０〜６３１
３−１５と関連付けられ、第４グループの４つの基本ス
イッチ・コア６１３０〜６１３３のファンアウト動作を
実現する。
【０１１４】送信ＳＣＡＬ要素６４１０−ｊ（ｊ＝０〜
１５）によって受信されたセルは、図１０のバス５５０
−ｊのファンイン動作を実現するために、対応するマー
ジ・ユニット６８１０−ｊを介して基本スイッチ・コア
６１００、６１１０、６１２０または６１３０（第１の
出力グループを構成する）の対応する出力ポートｊから
来たものである。
【０１１５】同様に、第２組の１６個のマージ回路６８
１１−０〜６８１１−１５は、１６個の送信ＳＣＡＬ６
４１１−０〜６４１１−１５と関連付けられ、４つの基
本スイッチ・コア６１０１、６１１１、６１２１および
６１３１（第２の出力グループを構成する）のファンイ
ン動作を実現する。第３組の１６個のマージ回路６８１
２−０〜６８１２−１５は、１６個の送信ＳＣＡＬ６４
１２−０〜６４１２−１５と関連付けられ、第３の出力
グループを構成する基本スイッチ・コア６１０２、６１
１２、６１２２および６１３２のファンイン動作を実現
し、最後に、第４組の１６個のマージ回路６８１３−０
〜６８１３−１５が、１６個の送信ＳＣＡＬ６４１３−
０〜６４１３−１５と関連付けられ、４つの基本スイッ
チ・コア６１０３、６１１３、６１２３および６１３３
を含む第４の出力グループのファンイン動作を実現す
る。
【０１１６】前述のアーキテクチャから、当該のプロト
コル・エンジン（図１８に示していない）から送信さ
れ、受信ＳＣＡＬ要素６３１Ｐ−ｉ（Ｐ＝０〜３の場
合）に到着し、送信ＳＣＡＬ６４１Ｑ−ｊ（Ｑ＝０〜３
の場合）に接続されたプロトコル・エンジンにルーティ
ングされるセルは、参照記号ｉの入力ポートと出力ポー
トｊによって特定の基本スイッチ・コア６１ＰＱによっ
て運ばれることは明らかである。たとえば、受信ＳＣＡ
Ｌ６３１２−４に到着し、送信ＳＣＡＬ６４１０−１３
にルーティングされるセルは、複製回路６７１２−４に
よって運ばれ、次に、基本スイッチ６１２０の入力ポー
ト４に到着し、出力ポート１３に出力し、マージ回路６
８ｌ０−１３を介して運ばれてＳＣＡＬ６４１０−１３
に到着する。
【０１１７】本発明の好ましい実施形態において、本発
明は、図１０に示した個々の基本スイッチ・コア１１３
０の特定の構造を利用する。実際には、前に述べたよう
に、コア１１３０は、対応するルーティング制御・テー
ブル１００２−０〜１００２−１５を有する１組１６個
のルーティング制御装置１００１−０〜１００１−１５
と適合される。前述のように、ルーティング制御装置
は、セルと関連付けられたＳＲＨに対応するルーティン
グ制御・テーブルから読み取った適切なルーティング・
ヘッダを導入する。テーブル１００２−ｉは、適切なル
ーティング・ヘッダの抽出の他に、セルを破棄するため
に使用できる追加の有効ビットを提供し、すなわち、有
効ビットが無効と分かったときにスイッチング構造４５
０にセルが送信されるのを防ぐ。これは、きわめて簡単
な電気的なドライバによって実施できるので、きわめて
簡単な複製回路６７１０、６７１１、６７１２および６
７１３を使用できるようにするフィルタリング機能を実
現する。
【０１１８】さらに、同一のセルが、同じグループに属
する４つの個々のスイッチ・コアに受け取られるので
（対応する複製回路を介して）、同一のセルが、（検討
する入力ポートにおいて）４つの異なるルーティング制
御装置によって処理され、それぞれのルーティング制御
装置が、その関連したルーティング制御・テーブルに対
処することは明白である。これにより、これらの４つの
テーブルの内容が有利にロードされる。後で説明するよ
うに、４つのスイッチ・コアに到着する同一のセルは、
対処する４つのテーブルの内容によって様々な出力ポー
トにルーティングされることは明らかである。これは、
追加のマルチキャスト・レベルを提供するため、きわめ
て重要である。実際には、前述のように、ルーティング
制御装置１００１は、まず、スイッチング構造４５０に
よって処理されるときに、スイッチイング４５０の適切
な出力ポートに検討するセルが送信される適切なルーテ
ィング・ヘッダを生成するために使用される。これによ
り、スイッチング構造４５０の適切な出力ポートにおい
てセルを複製できるため、第１のマルチキャスト機能を
提供するときに後で説明する。図１８に示した改良にお
いて、ルーティング制御装置１００１は、複製回路によ
って実行される同報通信動作と協力するとき、さらにセ
ルが同じグループの４つのスイッチ・コアに送信されて
同じセルを４つの別々の方向のグループにルーティング
するときに、セルを破棄することも破棄しないこともで
きるので、追加のレベルのマルチキャスト機能を提供す
る追加のフィルタリング機能が割り当てられる。
【０１１９】したがって、コア６１００〜６１０３など
の同じグループのスイッチ・コアは、１つの基本スイッ
チング構造４５０と同じように動作するが、ポートの数
が４倍になる実質上の利点を有することは明らかであ
る。
【０１２０】図１９を参照すると、２組の追加の制御信
号の使用に基づいて、スイッチング・モジュール４０１
の構造における有利な適合によってマージ機能がどのよ
うに実現されるかを示し、その第１組１６個の待ち行列
空制御信号は、図２と図３のスイッチング・モジュール
４０１内部にある１６個のデコーダによって作成され
る。第１グループ（偶数）の８つの制御信号７０９６
（２ｐ）（ｐ＝０〜７）は、１組８つのデコーダ７０９
８（０〜７）が、第１の入力において出力アドレス待ち
行列５０（０〜７）の空の状態に応答して生成される８
つの制御信号７０９４（０〜７）のうちの対応する信号
を受け取ることにより生成される。さらに、８つのデコ
ーダ７０９８（０〜７）はそれぞれ、第２の入力におい
て、図３に示した対応するＮＲＡレジスタ２８（０〜
７）の空状態に応答して生成される制御信号を受け取
る。このようなレジスタの空状態は、図３を参照して前
に説明したようにその内容を対応するＡＲＡレジスタに
転送することにより生じる。これと反対に、空でない状
態は、ＯＡＱをＮＲＡレジスタに転送することにより決
定される。
【０１２１】同様に、第２グループ（ＯＤＤ）の８つの
制御信号７０９６（２ｐ＋１）（ｐ＝０〜７）は、前述
のように生成され、８つのデコーダ７０９９（０〜７）
が、それぞれの第１の入力において、出力アドレス待ち
行列５１（０〜７）の空状態に応答して生成される８つ
の制御信号７０９５（０〜７）のうちの対応する信号を
受け取る。さらに、８つのデコーダ７０９９（０〜７）
はそれぞれ、第２の入力において、図３に示した対応す
るＮＲＡレジスタ２９（０〜７）の空状態に応答して生
成される制御信号を受け取る。前に説明したように、こ
れらのレジスタの空状態は、その内容を対応するＡＲＡ
に転送することにより得られ、一方、空でない状態は、
ＯＡＱをＮＲＡレジスタに転送することにより決定され
る。スイッチング構造４５０を構成する４つのスイッチ
ング要素がマスタ・スイッチング要素の下で動作するた
め、後で説明するように使用される待ち行列空制御信号
が、マスタ・スイッチング要素によって生成されるもの
であることに注意されたい。
【０１２２】さらに、各スイッチング要素は、それぞれ
の奇数と偶数の２つのグループに分離される１組１６個
の許可制御信号（０〜１５）を受け取るように設計され
る。８つの奇数許可制御信号は、１組１６個のＯＣＤド
ライバ１１（０〜１５）のうち最初の８つのドライバの
うちの対応するドライバに送信される。これらの８つの
許可制御信号のうちの１つが低レベル状態にあるとき
は、対応するＯＣＤドライバをディスエーブルする必要
がある。８つの偶数許可制御信号は、１組１６個のＯＣ
Ｄドライバを構成する最後の８つのドライバの中の対応
するドライバに伝送され、同様に、低レベル状態にある
ときにそのドライバをディスエーブルするために使用さ
れる。
【０１２３】さらに、１６個の許可制御信号７０９７
（０〜１５）のそれぞれに第２の技術的機能が割り当て
られ、これにより、低レベル状態で、実際に、対応する
ＮＲＡを対応するＡＲＡレジスタに転送できなくなる。
これと反対に、１つの許可制御信号が高レベル状態にセ
ットされたときは、対応するＮＲＡレジスタ（レジスタ
２８および２９の奇数と偶数の組の２つのグループを構
成する１６個のレジスタのうち）の転送がイネーブルさ
れる。（対応する許可制御信号の低レベル状態に応答し
て）１つのＮＲＡレジスタの転送がディスエーブルされ
るとき、ＮＲＡレジスタが空状態に切り替わらず、最終
的に、対応するＯＡＱ５０または５１にロードされるア
ドレスの転送がこのＮＲＡレジスタの方向にロックされ
ることに注意されたい。図１８において明らかなよう
に、たとえばスイッチ・コア６１００、６１１０、６１
２０および６１３０の出力ｊ（ｊ＝０〜１５）は、同一
のマージ回路６８１０−ｊに接続される。同様に、スイ
ッチ・コア６１０１〜６１１１〜６１２１および６１３
１の出力ｊは、同一のマージ回路６８２０−ｊに接続さ
れ、以下同じように接続される。
【０１２４】図２０を参照すると、たとえばマージ回路
６８１０のマージ回路と結合されたアービトレーション
回路を実現のために使用されるアーキテクチャの好まし
い実施形態が示される。前述のように、マージ回路６８
１０−ｊは、基本スイッチ・コア６１００〜６１３０か
ら受け取ったデータのファンイン機能を実現するように
設計される。基本スイッチ・コア６１００が、図１０に
示したスイッチ・コア１１３０に十分に準拠するスイッ
チ・コアを含み（制御装置１０００と１０１０は、図で
は参照番号なしに記号化されている）、さらに１６個の
出力ポートのための１組１６個の通信回路を含み、図２
０では１つの回路６９００−ｊだけが示されていること
に注意されたい。基本的に逐次化回路の通信回路６９０
０−ｊは、たとえば同軸ケーブルや光ファイバ・ケーブ
ル７０１１−ｊの通信に使用される媒体に適合した１組
のアナログ信号で、バス５５０−ｊ（図１０と図２０）
によって転送される情報を変換するために使用される。
実際には、使用される高い周波数を考慮すると、通信回
路６９００−ｊは、長いケーブル７０１１−ｊ（数メー
トルから数百メートル）に信号を送る。さらに、通信回
路６９００−ｊは、マージ回路６８１０−ｊの第１段回
路７０１０−ｊによって有利に使用される情報のコード
化を導入する。
【０１２５】図２０に示したように、マージ回路６８１
０−ｊは、第１段回路７０１０−ｊと第１段回路７０２
０−ｊを含む第１段を有する。第１段回路７０１０−ｊ
は、通信回路６９００−ｊと物理媒体７０１１−ｊを介
して基本スイッチ・コア６１００からセルを受け取り、
さらに通信回路６９１０−ｊと物理媒体７０１２−ｊを
介してスイッチ・コア６１１０からセルを受け取る。さ
らに、マージ回路６８１０−ｊの第１段は、第１段回路
７０２０−ｊを含む。第１段回路７０２０−ｊは、通信
回路６９２０−ｊと物理媒体７０２１−ｊを介して基本
スイッチ・コア６１２０から来るセルを受け取り、さら
に通信回路６９３０−ｊと物理媒体７０２２−ｊを介し
てスイッチ・コア６１３０から来るセルを受け取る。
【０１２６】さらに、マージ回路６８１０−ｊは、それ
ぞれ物理媒体７０３１−ｊおよび７０３２−ｊを介し
て、第１段回路７０１０−ｊおよび７０２０−ｊから来
るセルを受け取る第２段回路７０３０−ｊを含む。第２
段回路７０３０−ｊから出力されたセルは、次に、同軸
ケーブルまたは光ファイバの形で実施することができる
物理媒体７０４１−ｊから得られる。本発明の好ましい
実施形態において、スイッチ・コアをマージ回路に接続
する物理媒体を実施するケーブルの長さは、一般に１メ
ートルよりも短く、一方、マージ回路の第１段と第２段
の回路を接続するケーブルの長さはほぼ数メートルであ
り、最終的には、マージ回路の出力の最終ケーブル７０
４１は、数百メートルの長さでもよいことに注意された
い。
【０１２７】第１段と第２段の回路の他に、マージ回路
６８１０−ｊは、アービトレーション回路７１１０−ｊ
および７１２０−ｊ（スイッチ・コアの１６個のポート
を検討すると、１組３２個の第１段アービトレーション
回路を構成する）の第１段アービトレーション回路と、
第２段アービトレーション回路７１３０とからなるアー
キテクチャを含む。
【０１２８】第１段アービトレーション回路７１１０−
ｊは、スイッチ・コア６１００によって生成される待ち
行列空制御信号を受け取り、逆にスイッチ・コア６１０
０に許可制御信号を送る。反対方向に運ばれる２つの制
御信号は、図では、共通制御線７１１１−ｊと共に示さ
れる。同様に、第１段アービトレーション回路７１１０
−ｊは、スイッチ・コア６１１０によって生成された待
ち行列空制御信号を受け取り、逆にデュアル制御線７１
１２−ｊを介して後者に許可制御信号を送る。
【０１２９】また、第１段アービトレーション回路７１
２０−ｊは、スイッチ・コア６１２０によって生成され
た待ち行列空制御信号を受け取り、反対に、デュアル共
通制御線７１２１−ｊを介して許可制御信号を後者に送
る。第１段アービトレーション回路７１２０−ｊは、ス
イッチ・コア６１３０によって生成される待ち行列空制
御信号を受け取り、反対にデュアル制御線７１２２−ｊ
を介して許可制御信号をスイッチ・コア６１３０に送
る。
【０１３０】第２段アービトレーション回路７１３０−
ｊは、ケーブル７１３１−ｊを介して第１段アービトレ
ーション回路７１１０−ｊによって、ケーブル７１３２
−ｊを介して回路７１２０−ｊによってそれぞれ生成さ
れる待ち行列空制御信号を受け取る。これと反対に、第
１段アービトレーション回路７１ｌ０−ｊおよび７１２
０−ｊはそれぞれ、制御線７１３１−ｊおよび７１３２
−ｊを介して第２段アービトレーション回路７１３０−
ｊから許可制御信号を受け取る。第２段アービトレーシ
ョン回路７１３０−ｊは、ＳＣＡＬ要素６４１０−ｊか
ら許可制御信号を受け取る。
【０１３１】本発明の好ましい実施形態が、２段構造に
基づくマージ回路アーキテクチャを使用することに注意
されたい。しかしながら、本発明は、２段だけの使用に
制限されず、３段以上に拡張することができる。３段の
マージ回路の場合には、アービトレーション回路７１３
０−ｊは、デュアル制御線である線７１４１−ｊを介し
て第３段アービトレーション回路に接続され、すなわち
許可制御信号と待ち行列空制御信号を他の方法で送信す
ることができる。
【０１３２】アービタは、同じマージ回路に属する４つ
の基本スイッチ・コアのうちの１つに許可信号を１つし
か提供せず、マージ回路は各セル・サイクルごとに最大
１つのセルを受け取るので、理論上競合がなくなること
は明らかである。一方、スイッチング・コアが高い周波
数で動作するので、セルのサイクル時間が短くなる。さ
らに、スイッチの物理サイズは大きくなる傾向があり
（物理的スペースと必要なケーブル長に関して）、これ
により信号の送信時間が増大する。これにより、実質
上、アービタによって使用されていた大げさな機構がな
くなり、この欠点を回避するためにアービタに特定の機
構が含まれていた。
【０１３３】簡略化するために、基本スイッチ・コアは
同じセル・サイクルを提供する。所与のポートｊに関し
て、各セル・サイクルにおいて、図１８の４つの基本ス
イッチ・コア６１００〜６１３０は、中に配置されたＯ
ＡＱ待ち行列の実際の状態により対応する待ち行列空制
御リードを制御する。したがって、当該の４つのＯＡＱ
待ち行列の実際の状態は、制御リード７１１１−ｊ（コ
ア６１００）、７１１２−ｊ（コア６１１０）、７１２
１−ｊ（コア６１２０）、および７１２２−ｊ（コア６
１３０）に提示される。
【０１３４】第１段アービタ７１１０−ｊは、その２つ
の入力において、基本スイッチ・コア６１００および６
１１０によって生成された２つの待ち行列空制御信号を
受け取る。この２つの信号から、第１段アービタ７１１
０−ｊは、第２段アービタ７１３０−ｊに送信されるバ
ス７１３１−ｊ上の対応する待ち行列空制御信号を導出
する。
【０１３５】同様に、第１段アービタ７１２０−ｊは、
２つの対応するコア６１２０および６１３０から受け取
った２つの待ち行列空制御信号から、バス７０３２−ｊ
を介して第２段アービタ７１３０−ｊに送られる待ち行
列空制御信号を導出する。第２段アービタ７１３０−ｊ
は、その２つの入力において、２つの第１段アービタ７
１１０−ｊおよび７１２０−ｊによって生成された２つ
の待ち行列空制御信号を受け取る。アービトレーション
回路が、たとえば追加の第３段アービタを含む３段以上
の段に分散される場合、第２段アービタは、第３段アー
ビタ（図には示していない）に送ることができる対応す
る待ち行列空制御信号を導出し、以下同じように導出す
る。２段アービトレーション回路だけを使用する場合を
検討すると、これは、第２段アービタ７１３０が連鎖の
最後の要素であることを意味する。したがって、第１段
アービタから送られる２つの待ち行列空制御信号から、
第２段アービタ７１３０−ｊは、適切な場合に固有の許
可制御信号を生成する（後で詳細に説明する）。この場
合、この許可制御信号は、適切なスイッチ・コアに伝播
され、すなわち、単独のときは待ち行列空制御信号を出
した第１段アービタに伝播され、２つの第１段アービタ
が類似の待ち行列空制御信号を出したとき、第２段制御
信号は、当該の割当てプロセスに従って許可信号を送信
する。本発明の好ましい実施形態において、競合がある
場合には、第２段アービタが、前回供給されなかった第
１段アービタに許可信号を割り当てる。同様に、許可信
号を受け取った第１段アービタは、以前に許可信号を受
け取った他のスイッチに後者を割り当てる。この割当て
は、バス７１１１−ｊ、７１１２−ｊ、７１２０−ｊお
よび７１２１−ｊの許可リード上の適切な制御信号によ
って実施される。
【０１３６】スイッチング・アーキテクチャの高いスイ
ッチング・レートを考慮すると、１つのセルに割り当て
られる期間がきわめて短く、そのため通過時間をまった
く無視できるわけではないことに注意されたい。図２１
は、第１段アービタを介した待ち行列空制御信号の送信
と、第２段アービタ内部の許可制御信号の作成と、許可
制御信号を受け取る適切なスイッチ・コアの方の反対方
向への後者の再送信の実際のプロセスに必要なタイミン
グ図を示す。許可制御信号が次のセル・サイクル用に検
討するスイッチ・コアによって使用されるので、ＧＲＡ
ＮＴ制御信号は、図２１に示したサンプリング時間が始
まる前に、４つの検討するバス７１１１−ｊ、７１１２
−ｊ、７１２０−ｊおよび７１２１−ｊのうちの１つの
バスから入手可能でなければならないことは明らかであ
り、このサンプル時間は、次のセル・サイクルにおいて
データの出力を保証するために、物理的要件と内部構成
に関してスイッチ・コアによって許容される最新の時間
に対応することに注意されたい。
【０１３７】図２２と図２３を参照すると、第１段アー
ビタと第２段アービタを実施するために使用されるアー
ビタの物理的構造が示される。第１段アービタ、たとえ
ばアービタ７１１０−ｊが図２２に示され、バス７１１
１−ｊの待ち行列空制御信号を受け取る第１の入力と、
バス７１１２−ｊの待ち行列空制御信号を受け取る第２
の入力を有するＯＲゲート７２１０−ｊを含む。ＯＲゲ
ート７２１０−ｊの出力は、第２段アービタ用のバス７
１３１−ｊ上の待ち行列空制御信号を生成するために使
用される。さらに、第１段アービタ７１１０−ｊは、バ
ス７１１１−ｊから待ち行列空制御信号を受け取る第１
の入力と、バス７１１２−ｊから待ち行列空制御信号を
受け取る第２の入力と、第２段から送られるバス７１３
１−ｊからの許可制御信号を受け取る第３の入力と、ラ
ッチ７２１３−ｊの内容を受け取る第４の入力とを有す
る結合論理回路７２１１−ｊを含む。論理回路７２１１
−ｊは、バス７１１１−ｊ上に許可制御信号を生成する
第１の出力リードと、バス７１１２−ｊ上に許可制御信
号を生成する第２の出力リードとを有し、これらの２つ
の制御信号は、関連付けられたスイッチ・コア６１００
および６１１０によって使用される。論理回路７２１１
−ｊは、第２のラッチ７２１４−ｊのデータ入力に接続
された第３の出力リード７２１５−ｊを有し、その出力
は、第１のラッチ７２１３−ｊのデータ入力に接続され
る。位相取得回路７２１２−ｊは、バス７１３１−ｊか
らの許可制御信号を受け取り、ラッチ７２１３−ｊのク
ロック入力の第１のクロック信号７２１６−ｊをそれぞ
れ生成し、第２のラッチ７２１４−ｊをクロックするた
めに使用される第２のクロック信号７２１７−ｊを生成
する。これを達成するために、位相取得回路７２１２−
ｊは、主クロック信号を受け取る。
【０１３８】図２３を参照すると、最終段のアービタの
構造を示し、たとえば、好ましい実施形態における第２
段アービタ７１３０−ｊは２つの段からなる。第２段ア
ービタ７１３０−ｊは、バス７１３１−ｊの待ち行列空
制御信号を受け取る第１の入力と、バス７１３２−ｊの
待ち行列空制御信号を受け取る第２の入力とを有するＯ
Ｒゲート７３１０−ｊを含む。ＯＲゲート７３１０−ｊ
の出力は、ＡＮＤゲート７３２０−ｊに送られるバス７
１４１−ｊ上の待ち行列空制御信号を生成するために使
用される。さらに、第２段アービタ７１３０−ｊは、バ
ス７１３１−ｊから待ち行列空制御信号を受け取る第１
の入力と、バス７１３２−ｊから待ち行列空制御信号を
受け取る第２の入力と、ＡＮＤゲート７３２０−ｊの出
力において利用可能な許可制御信号を受け取る第３の入
力と、ラッチ７３１３−ｊの内容を受け取る第４の入力
とを有する結合論理回路７３１ｌ−ｊを含む。論理回路
７３１１−ｊは、バス７１３１−ｊ上に許可制御信号を
生成する第１の出力リードと、バス７１３２−ｊ上に許
可制御信号を生成する第２の出力リードとを有し、これ
らの２つの制御信号は、第１段アービタによって使用さ
れる。論理回路７３１１−ｊは、第２のラッチ７３１４
−ｊのデータ入力に接続された第３の出力リード７３１
５−ｊを有し、その出力は、第１のラッチ７３１３−ｊ
のデータ入力に接続される。位相取得回路７３１２−ｊ
は、ＡＮＤゲート７３２０−ｊの出力において供給され
た許可制御信号を受け取り、それぞれラッチ７３１３−
ｊのクロック入力用の第１のクロック信号７３１６−ｊ
を生成し、第２のラッチ７３１４−ｊをクロックするた
めに使用される第２のクロック信号７３１７−ｊを生成
する。これを達成するために、位相取得回路７３１２−
ｊは、後で詳述するような主クロック信号を受け取る。
【０１３９】ＡＮＤゲート７３２０−ｊは、第１の入力
においてＯＲゲート７３１０−ｊから受け取った制御信
号の他に、第２の入力リードにおいてゲート制御信号７
３２２−ｊと、位相アラインメント回路７３２１−ｊに
よって生成された第３の入力リードにおいて制御信号を
受け取る。位相アラインメント回路７３２１−ｊは、Ｏ
Ｒゲート７３１０−ｊによって生成されたバス７１４１
−ｊからの待ち行列空制御信号と、スイッチ・コア・ア
クセス層（ＳＣＡＬ）６４１０−ｊから受け取ったバス
７１４１−ｊ上の許可制御信号をそれぞれ受け取る２つ
の入力リードを有する。位相アラインメント回路７３２
１−ｊは、位相取得回路７３１２−ｊが受け取るのと同
じ主クロックを受け取る。
【０１４０】最後に、ＡＮＤゲート７３２０−ｊは、位
相取得回路７３１２−ｊと結合論理回路７３１１−ｊに
送られる出力リードを有する。
【０１４１】図２１を参照し、基本スイッチ・コア６１
００、６１１０、６１２０および６１３０のグループの
セル・サイクルの劇的な始めをＴとすると、それぞれの
スイッチ・コア要素のセル・サイクルが互いに同期して
いることに注意されたい。この同期は、所与の精度で実
行される。それぞれのスイッチ・コア要素は、そのセル
・サイクルと同じ位相の待ち行列空制御信号を生成し
て、次のセル・サイクルで送信することがあるかどうか
示す。これらの４つの制御信号は、参照番号７１１１−
ｊ、７１１２−ｊ、７１２１−ｊおよび７１２２−ｊに
よって図２１に表される。劇的なスイッチングの瞬間
は、４つのスイッチ・コア要素で同一であるが、当該の
４つの制御信号の正確なスイッチング時間は、通過時間
が要素によってわずかに異なることがあるため、厳密に
同期しない。図２１において、４つの信号７１１１−
ｊ、７１１２−ｊ、７１２１−ｊおよび７１２２−ｊの
不完全な同期は、信号の時間遷移においてある一定の幅
（イプシロン）で表される。より正確には、図は、通過
時間を各制御信号ごとに２つの要素に分解することがで
きることを示す。その第１の遅延ｔ０は、スイッチ・コ
アの出力から、当該の第１段のアービタに配置されたＯ
Ｒゲート、たとえばアービタ７１１０−ｊのＯＲゲート
７１２０−ｊの入力に信号を送るために必要な平均遅延
（４つの要素に同一）に対応する。遅延の第２の要素
は、アービタによって異なる場合がありかつ制御信号の
４つのスイッチング時間が厳密に同期しないという事実
によって生じる値イプシロンに対応する。
【０１４２】この結果、第１段アービタ７１１０−ｊの
ＯＲゲートと第１段アービタ７１２０−ｊのＯＲゲート
にそれぞれ入力する４つの待ち行列空制御信号７１１１
−ｊ、７１１２−ｊ、７１２１−ｊおよび７１２２−ｊ
は、第２段アービタ７１３０−ｊのＯＲゲート７３１０
−ｊの２つの入力リードに共に送られる２つの待ち行列
空制御信号７１３１−ｊおよび７１３２−ｊの伝播によ
るものである。図２１は、制御信号７１３１−ｊおよび
７１３２−ｊのタイミング図を示し、これらの制御信号
のそれぞれのスイッチング時間が、４つの制御信号７１
１１−ｊ、７１１２−ｊ、７１２１−ｊおよび７１２２
−ｊに対して遅れることは明らかである。前と同じよう
に、第２段の待ち行列空制御信号のそれぞれに関して、
遅延は、２つの要素からなり、その第１の遅延ｔ１は、
各信号７１３１−ｊと７１３２−ｊに共通であり、１つ
の第１段の要素におけるＯＲゲートたとえばＯＲゲート
７２１０−ｊの通過時間と、バス７１３１−ｊおよび７
１３２−ｊの通過時間とを加えたものに対応する平均遅
延である。第２の要素、イプシロンは、実際に異なる実
際のスイッチング時間の違いを説明する値である。
【０１４３】第２段アービタ７１３０−ｊのＯＲゲート
７３１０−ｊに入力される２つの待ち行列空制御信号７
１３１−ｊおよび７１３２−ｊにより、図示したよう
に、２つの待ち行列空制御信号７１３１−ｊおよび７１
３２−ｊの平均スイッチング時間に対しても遅延される
スイッチング時間を有する制御信号７１４１−ｊが生じ
る。これと同様に、遅延は、ＯＲ要素の全体にわたる送
信の平均遅延に対応する値ｔ２（＋／−イプシロン）を
含む。
【０１４４】待ち行列空制御信号７１４１−ｊは、位相
アラインメント回路７３２１−ｊによって処理されるよ
うなＡＮＤゲート７３２０−ｊの入力に送られる。後者
は、ＡＮＤゲート７３２０−ｊと協力して、競合する可
能性のある３つの制御要求を処理する。第１の制御要求
は、制御リード７１４１−ｊによって運ばれ、この第１
の制御要求は、バス７０４１−ｊに到着するセルを受け
取る準備ができているかどうか示すためにＳＣＡＬ要素
によって生成される。第２の制御要求は、ＡＮＤ７３２
０−ｊによって受け取られ、優先順位の管理のために有
利に使用することができるＧＡＴＥ信号を運ぶ。第３の
要求は、第１段アービタ待ち行列空制御信号から導出さ
れた待ち行列空制御信号７１４１−ｊであることは明ら
かである。セルを受け取るＳＣＡＬ要素とセルを送信す
るスイッチ・コア要素が同じ周波数であるが異なる位相
で動作することが明らかなので、位相アラインメント回
路７３２１−ｊの機能は、許可制御信号７１４１−ｊを
同じバス７１４１−ｊ上の待ち行列空制御信号と位相を
合わせることである。換言すると、位相アラインメント
回路７３２１−ｊが、バス７３２５−ｊ上でひずみと遅
延が最小のセル・サイクルの幅を有するパルスを獲得す
るために位相が合った２つの入力７１４１−ｊおよび７
３２４−ｊをＡＮＤゲート７３２０−ｊに提供する。
【０１４５】これを達成するために、位相アラインメン
ト回路は、ＭＣ主クロックに基づくオーバー・サンプリ
ング技術を利用する。そのような技術は、当該の技術分
野では周知である。
【０１４６】図２１で明らかなように、ＡＮＤゲート７
３２０−ｊの３つの入力間にオカレンスがあるとき、す
なわち、セルをＳＣＡＬ（信号７１４１−ｊ）に送る実
際の機能と関連した許可制御信号リード７１４１−ｊの
要求が同時にあり、このセルをＳＣＡＬに送る実際の機
能が、肯定ＧＡＴＥ信号（７３２２−ｊ）によって許可
されているとき、ＡＮＤゲート７３２０−ｊは、第１段
アービタに分配された肯定許可制御信号あるいはいわゆ
るＴＯＫＥＮ制御信号を送ることができる。生成される
ＴＯＫＥＮは、このＴＯＫＥＮの伝播の適切な方向を決
定する結合論理回路７３１１−ｊに送られる。これを達
成するために、結合回路７３１１−ｊは、図２４に示し
た論理テーブルを実現する。２つの第１段アービタのう
ちの１つ、すなわちバス３１３１−ｊおよび３１３２−
ｊ上の２つの待ち行列空制御信号のうちの１つの信号に
よって送られる固有の要求があるケースでは、結合論理
回路は、要求を出した方向にＴＯＫＥＮを送る。たとえ
ば、バス７１３１−ｊの待ち行列空制御信号が、アクテ
ィブ信号を運ぶ場合は、結合論理回路によりトークンが
同じバス７１３１−ｊの許可制御リードに送られる。さ
らに、結合論理回路７３１１−ｊは、ＴＯＫＥＮを送っ
た特定の方向を記憶するために、リード７３１５−ｊ上
にラッチ７３１４−ｊのＤ入力に送られる信号を生成す
る。この場合もオーバー・サンプリング技術に基づく位
相取得回路７３１２−ｊは、パルスの形を有するクロッ
ク信号７３１７−ｊを生成し、このクロック信号は、ラ
ッチ７３１４−ｊのクロック入力に送信される。さら
に、位相取得回路７３１２−ｊは、リード７３２５−ｊ
上に生成されたＴＯＫＥＮの位相から決定された位相を
有する第２のクロック信号７３１６−ｊを作成し、それ
により、ラッチ７３１３−ｊのクロック入力に送られた
クロック信号が、ラッチ７３１３−ｊの出力に、ＴＯＫ
ＥＮと位相が同じでありかつ２つの線７１３１−ｊと７
１３２−ｊのどちらに前回ＴＯＫＥＮが分配されたかを
示す信号を生成する。
【０１４７】その結果、固有の待ち行列空制御信号が、
２つのバス７１３１−ｊおよび７１３２−ｊのどちらか
でアクティブのとき、結合論理回路は、ＡＮＤゲート７
３２０−ｊからトークンを要求したバスまでＴＯＫＥＮ
の送信を実行し、さらにラッチ７３１３−ｊによってこ
の特定のバスを記録する。
【０１４８】２つの待ち行列空制御信号がバス７１３１
−ｊおよび７１３２−ｊ上に要求を出したとき、結合論
理回路７３１１−ｊは、ラッチ７３１３−ｊ（リード７
３２６−ｊで得られる）の内容を使用して、ＴＯＫＥＮ
が最後にどの方向に配布されたかを判定し、それに対応
して、現在のＴＯＫＥＮを反対の方向に配布し、ＴＯＫ
ＥＮの割振りの公平性を考慮する。この機構は、高速で
大きなスイッチング・アーキテクチャの状況においてま
ったく無効に見える従来の固定帯域幅の割振り機構の使
用を防ぐという大きな利点を有する。次に、前述のよう
に、トークンの正確な宛先バスが、位相取得回路７３１
２−ｊの制御下でラッチ７３１４−ｊおよび７３１３−
ｊにおける２つの連続する記憶動作によって記録され
る。
【０１４９】次に、図２２に示したように、ＴＯＫＥＮ
は、適切な第１段アービタ、たとえばバス７１３１−ｊ
の許可制御リード上のアービタ７１１０−ｊによって受
け取られる。次に、この許可信号は、前のものと類似で
あることが明らかな機構によって結合論理回路７２１１
−ｊによって処理される。したがって、１つの固有の待
ち行列空制御リードがＴＯＫＥＮの要求を出したケース
において、結合論理回路は、その方向にトークンを提供
し、この特定の方向を、位相取得回路７２１２−ｊの制
御下でラッチ７２１４−ｊを介してラッチ７２１３−ｊ
に記録する。しかしながら、２つのバス７１１１−ｊお
よび７１１２−ｊが、アクティブな待ち行列空制御信号
を出した場合、結合論理回路は、実際にトークンを前回
受け取ったバスに対して反対の方向にＴＯＫＥＮを作成
する。さらに、トークンを許可された特定のバスは、前
述のようにラッチ７２１４−ｊと７２１３−ｊにおける
２つの連続的な記憶動作によって記録される。
【０１５０】このようにして、１つの単一トークンを１
つの単一スイッチ・コア要素に送ることができることが
明らかである。
【０１５１】図２１において明らかなように、トークン
の配布は、事前に、すなわちセル・サイクルの完了前
に、十分に行われるべきであり、それによりトークンを
受け取るスイッチ・コア要素が、トークンを処理するこ
とができる。図において、スイッチ・コア要素によるト
ークンの適切な処理を可能にする最後の瞬間は、次のよ
うな方程式によって、全体のセル・サイクル開始Ｔから
遅延され、文字Ｓ（サンプリング）によって表される。 サンプリング時間＝Ｔ＋Ｔcell−Ｔprocess
【０１５２】ここで、Ｔは、全体のセル・サイクルの始
まりを表し、Ｔcellは、セル・サイクルの値を表し、Ｔ
processは、トークンを処理するスイッチ・コア要素に
必要な最小期間を表す。
【０１５３】したがって、トークンを受け取る固有のス
イッチ・コア要素が、次のセル・サイクルにおいて完全
なセルを運ぶことができることは明らかである。適切な
スイッチ・コア要素、たとえば要素６１００によって運
ばれるセルは、後者のバス５５０−ｊに現れる。バス５
５０−ｊは、８ビットのセルの内容と、１つのリード上
でセル境界の限界を定めるクロックと、１つのリード上
でセルの存在を示すための付加信号とを送る。次に、セ
ルは、光ケーブルか共通ケーブル７０１１−ｊの通信に
適合された媒体に適したアナログ形式に情報を変換する
通信回路６９００−ｊに送られる。通信回路６９００−
ｊは、この第１の機能の他に、データ・フローにコード
化パターンを導入する。このコード化は、バス５５０−
ｊを構成するすべての情報を１つの固有のシリアル・デ
ータ・フローに導入するためのものである。
【０１５４】本発明において、Ａ．Ｘ．ウィドマー（Wi
dmer）とＰ．Ａ．フランセツク（Franseszek）による論
文「A DC-balanced, partitioned-block, 8B/1OB trans
mission code」、IBM J. Res. Dev.、vol.27、pp.440〜
451に開示されている８Ｂ／１０Ｂコーディング体系に
基づく１つの冗長コードが有利に使用される。当業者に
周知のように、このコード化体系は、送信に関連した効
果の他に（直流平衡がとれた高ビット密度）、ライン・
エラーの検出のために使用される冗長性と、同期に使用
できる特別なパターンまたは文字いわゆるカンマ文字の
作成を実現する。この文書に説明されているように、カ
ンマ文字は、適切なバイト境界を示し、バイト同期を瞬
間的に獲得し検証するために使用することができる。よ
り詳細には、エラーがない状態では、カンマは、文字内
でもなく文字間の重複の間でもない他のビット位置には
発生しない。８Ｂ／１ＯＢコードにおける３つの文字
は、そのような特性をいわゆるＫ．２８．１、Ｋ．２
８．５およびＫ．２８．７を表すように認識された。
【０１５５】また、移送のための８Ｂ／１０Ｂコードの
使用は、Ａ．Ｘ．ウィドマーらによる論文「Single-chi
p 4x500-MBd CMOS Transceiver」、IEEE Journal of So
lid-State Circuits、1996年12月、Vol. 31、number 12
において取り扱われている。この論文は、セル・クロッ
クの検出を可能にするための空のセル・サイクルにおけ
るカンマ文字の使用を示す。この結果、データを含むセ
ルの長さがカンマ同期文字の挿入によって長くなること
がないため、オーバヘッドがなくなる。これは、特に、
小さなセルを処理しスイッチングするときに興味深くか
つ有利である。
【０１５６】本発明において、カンマ文字は、マージ回
路６８１０−ｊの第１段、すなわち第１段回路７０１０
−ｊと第１段回路７０２０−ｊによって有利に使用され
る。
【０１５７】実際には、特に前に詳しく説明したような
回路７１１０−ｊによって実行されるアービトレーショ
ン・プロセスによって、第１段回路７０１０−ｊは、２
つのリンクまたは物理媒体７０１１−ｊと７０１２−ｊ
のうちの一方から来る最大１つのセルを受け取るように
保証される。本発明は、４つのスイッチ・コア要素が同
じセル・クロックで動作するように設計される。そのよ
うな種類の同期を達成する回路は、当業者には簡単であ
り、さらに詳しく説明しない。したがって、スイッチ・
コア要素６１００が、期間ｎにおいて１つのセルの配布
に割り当てられ、スイッチ・コア要素６１１０が、次の
期間ｎ＋１で１つのセルの配布に割り当てられると仮定
すると（前述のアービトレーション・プロセスによ
り）、２つのセルの第１の要素の作成は、セル・サイク
ル期間によって厳密に分離される。すなわち、すべての
バス５５０は、厳密に同期する。さらに、リンク７０１
１−ｊ、７０１２−ｊ、７０２１−ｊおよび７０２２−
ｊを実施する様々なケーブルは、実際に類似の長さにな
るように選択され、また、通信回路６９００の電子部品
は、決定され制御された伝送遅延を表すように設計され
る。
【０１５８】Ｔが任意の起点を表し、Ｔcellがセル期間
であると仮定すると、すべてのバス５５０のセル境界
は、次の式によって与えられる。 Ｔ（ｋ）＝Ｔ＋ｋｘＴcell
【０１５９】次に、バス５５０−ｊと第１段回路７０１
０−ｊ（要素６９００−ｊとリンク７０１１−ｊを介し
た）との間の通過時間が、Ｔtransitの公称値を有する
と仮定すると、入力第１段回路７０１０−ｊに到着する
セルは、次の式によって与えられる。 Ｔ１（ｋ）＝Ｔ＋ｋＴcell＋Ｔtransit＋イプシロン１
【０１６０】一方、第１段回路７０２０−ｊの入力に到
着するセルは、次の式に従う。 Ｔ２（ｋ）＝Ｔ＋ｋＴcell＋Ｔtransit＋イプシロン２
【０１６１】イプシロン１とイプシロン２の値は、成分
（温度、電源．．．）の内部特性とケーブルの長さの精
度に大きく依存するセルの全伝送時間を識別する。
【０１６２】第１段回路７０１０−ｊは、次のアルゴリ
ズムに従って動作する。リンク７０１１−ｊが、カンマ
文字すなわち空のセル境界の特性を表すことが明らかな
とき、回路７０１０−ｊは、リンク７０１２−ｊ上の出
力７０３１−ｊをスイッチングする。これと反対に、リ
ンク７０１２−ｊが、（たとえば）Ｋ．２８．５のカン
マ文字を含むことが明らかな場合は、回路７０１０−ｊ
は、その出力７０３１−ｊをリンク７０１１−ｊに接続
するようにスイッチングする。両方の入力リンクが、カ
ンマ文字を含むことが明らかなとき、回路７０１０−ｊ
は、２つの入力のうちの１つに公平にスイッチングす
る。カンマ文字の長さが１０ビットなので、小さなバッ
ファを使用することができる。
【０１６３】図２５を参照すると、カンマ文字の存在
と、２つのバス７０１１−ｊおよび７０１２−ｊ全体の
転送の様々な遅延を考慮して、最終的にデータ・セルを
有効にマージする第１段回路７０１０−ｊ内の特定の構
造を示す。分かりやすくするために、回路全体を、参照
記号ｊを使用せずに示す。しかしながら、示した構造
は、第１段回路７０１１−ｊに対応するので、論理的
に、含まれる要素が同じ参照記号を有するべきであるこ
とをよく理解されたい。
【０１６４】信号は、カンマ検出回路８０００の情報バ
イト・ビット・バスによってあらかじめ位置合わせされ
た１０／８コードの１０ビットから抽出する１０／８デ
コード回路８００１に入力される。レジスタ８００２の
８ビットは、バス８００７を介して１０／８ビット・デ
コーダ８００１によって提供されるバイトを受け取り、
同じレジスタの９番めのビットは、Ｋ２８．５検出回路
８０００によって生成された、カンマ文字の検出に対応
するパルスのリード８００８上に１つの追加ビットを受
け取る。検出回路８０００におけるカンマ文字の検出
は、１０／８デコード回路８００１を介したバイトの転
送時間を考慮するため、レジスタ８００２に入力される
前に遅延される。レジスタ８００２に含まれる情報は、
１０ビット・サンプルをとる回路８００１によってデコ
ードされた情報バイトを表し、このサンプルは、カンマ
検出回路８０００によって正確に位置合わされる。９番
目のビットは、当該の１０ビット・サンプルがカンマ文
字を運んでいるかどうかを示す。
【０１６５】次に、そのバイトは、それぞれカンマ・ビ
ットを運ぶ９番目のビットを有する３つの８ビット・レ
ジスタ８００３、８００４および８００５で構成された
パイプライン回路に連続的に入力される。レジスタ８０
０２〜８００５はそれぞれ、多重化回路８００６の対応
する入力に接続された出力を有する。
【０１６６】同様に、バス７０１２−ｊから来た信号
は、カンマ検出回路８１００と、１０／８ビット・デコ
ーダ８１０１、および連続したレジスタ８１０２〜８１
０５で構成された対応するパイプラインに連続的に入力
され、これらのレジスタの出力は、多重化回路８１０６
の対応する入力に接続される。
【０１６７】各レジスタ８００２〜８００５と８１０２
〜８１０５の９番目のビットに格納されるカンマ・ビッ
トは、また、２つの多重化回路８００６および８１０６
を制御するために使用される制御回路８２００に送られ
る。制御回路８２００に実行される制御プロセスは、次
のように動作する。
【０１６８】２つの空のセルが、それぞれ入力バス７０
１１−ｊと７０１２−ｊ上に提示されるとき、カンマ文
字が２つのセルの最初の１０ビットであることは明らか
である。この２つのカンマ文字が検出され、対応する正
の９番目のビットが、２つのパイプライン８００２〜８
００５と８１０２〜８１０５に現れる。２つのリンク７
０１１−ｊと７０１２−ｊ全体の転送時間の差のため、
２ビットのカンマは、異なる瞬間に現れることになる。
たとえば、所与の瞬間に、カンマ・ビットは、ラッチ８
１０４（リンク７０１２−ｊの）にあるのは当然である
が、ラッチ８００２（リンク７０１１−ｊの）内にもあ
る。これは、２つのリンク内の２バイトの遅延を表す。
【０１６９】この情報から、制御回路８２００は、レジ
スタ８００２の出力にスイッチングされるマルチプレク
サ８００６のように多重化回路８００６と８１０６を制
御し、マルチプレクサ８１０６は、レジスタ８１０４の
出力に対してスイッチングされる。この瞬間から、２つ
のマルチプレクサは、転送時間の差が同じである限り変
更されない位置にロックされる。より一般に、制御回路
８２００は、それぞれのパイプライン回路における１つ
のカンマの同時出現を検出するように動作する。この検
出は、第２のカンマ・ビットが、２つのパイプラインの
１つに現れるときに行われ、たとえばリンク７０１１−
ｊが最も遅いことが明らかなときはパイプライン８００
２〜８００５、リンク７０１２−ｊの方が遅いときはパ
イプライン８１０２〜８１０５である。第２のカンマの
発生した瞬間に、制御回路８２００が、２つのパイプラ
イン内のカンマの位置をラッチし、前述のように、この
構成を利用して２つの多重化回路８００６および８１０
６を制御する。
【０１７０】前述のように、２つのマルチプレクサの位
置がその位置にロックされ、その位置が適切であること
を確認するために追加の機構が使用されることに注意さ
れたい。これは、パイプライン回路内の第２のカンマ・
ビットの発生におけるカンマ・ビットの位置を連続的に
調べることによって行われる。
【０１７１】２つのマルチプレクサ８００６および８１
０６の出力に提供されるセルは、厳密にバイトごとに同
期していることは明らかである。制御論理回路８２０１
によって制御される追加のマルチプレクサ８２０２は、
マルチプレクサ８００６および８１０６の２つの同期出
力８００９および８１０９から来るトラフィックをマー
ジするために使用される。制御論理回路は、マルチプレ
クサ８００６および８１０６の両方の出力の９番目のビ
ットの存在を読み取り、以下のようにマルチプレクサ８
２０２を制御し、１つのカンマ・ビットが１つのマルチ
プレクサ（１つだけ）の出力において検出されたとき、
制御論理回路８２０１はマルチプレクサ８２０２が、出
力を逆に切り替えるが、それがカンマ・ビットを含まな
いように、マルチプレクサ８２０２を制御する。マルチ
プレクサ８２０１の２つの入力バスが、カンマ・ビット
を含むとき、後者のマルチプレクサは、たとえばバス８
００９のデフォルト位置に切り替えられる。カンマ・ビ
ットの検出は１バイトの間に行われるが、制御論理回路
８２０１は、十分なセル期間にマルチプレクサ８２０２
を制御することに注意されたい。
【０１７２】次に、マルチプレクサ８２０２の出力は、
このマルチプレクサの出力に現れるバイトとカンマ文字
の関数として８／１０ビット・コーダの１０ビットを構
成するために使用される８／１０ビット・コーダ８２０
３に送られる。
【０１７３】キューイング この部分では、本発明に関係するキューイング・プロセ
スについてより詳細に説明する。ポート１０−ｉから入
るセルは、スイッチング・モジュールの内部構造を詳細
に示す図２と図３に関して説明した対応するＡＳＡレジ
スタによって定義された位置においてセル記憶機構１に
記憶されるので、スイッチは、ルーティング時１／２記
憶ベースで動作することが分かる。スイッチング・モジ
ュールの制御部は、セルをセル記憶機構１に一時的に記
憶している間に適切な出力宛先１１−ｊを決定する。こ
れを達成するため、前に多くの詳細で説明したように、
制御部は、セル記憶機構１のアドレスを記憶する特定の
出力アドレス待ち行列５０−０〜５０−７および５１−
０〜５１−７を決定し、そのアドレスは現在ＡＳＡレジ
スタ２２および２３内にある。
【０１７４】残念ながら、この制御部は、適切に動作で
きないある一定の環境にあることもある。これは、セル
記憶機構の飽和と出力アドレス待ち行列４の飽和の２つ
の異なるケースにおいて明らかである。
【０１７５】飽和の第１のケースであるセル記憶機構１
の飽和は、後者が実質上満杯になるときに起こる。この
状況において、フリー・アドレス待ち行列（ＦＡＱ）５
は、入ってくるセルの適切な処理を実現するために、適
切なＡＳＡレジスタに記憶されるアドレス（セル記憶機
構１内の利用可能なロケーションに対応する）を提供す
ることができない。
【０１７６】飽和の第２の状況において、ある特定の出
力アドレス待ち行列が、それ以上アドレスを記憶できな
くなる状況が発生する。これは、多数のセルが同じ出力
ポートにルーティングされるときに起こることは明らか
である。本発明の好ましい実施形態において、各出力ア
ドレス待ち行列は、１組３２の位置を有し、セル記憶機
構１は、１６個の入力ポートの組全体の１２８の異なる
位置を有する。この構成は、すべてのポートの帯域幅の
合計がスイッチ要素の帯域幅を超えないと仮定すると、
所与の出力ポートにより多くの帯域幅を一時的に割り振
ることが可能になる。１６個のポートが同じ出力ポート
に導かれるセルを提供する場合は、最大２つのセル・サ
イクルにおいて、当該の出力ポートに対応する出力アド
レス待ち行列がオーバーフローすることは明らかであ
る。
【０１７７】したがって、本発明のフロー制御機構は、
スイッチ・コア要素のこの特定の構造に適合されなけれ
ばならず、より詳細には、入ってくるセルを拒絶できる
いわゆる１／２バックプレッシャー機構と、スイッチ・
コア要素がそのセルを処理できない元のプロトコル・エ
ンジンの情報を提供するように適合されなければならな
い。したがって、プロトコル・エンジンは、スイッチ・
コアがセルを処理する瞬間に、同じセルを後で再送しな
ければならない。しかしながら、リンク１４００の物理
的な長さは、データ・フロー・レートと同様に、大きな
値に達することがあるので、バックプレッシャー情報を
受け取るプロトコル・エンジンは、既に次のセルを送信
した後であることもあり得る。そのような状況ｉは、セ
ルの順序付けを維持しなければならないため、許容でき
ないことは明らかである。
【０１７８】したがって、本発明によるフロー制御機構
は、セルの順序付けを確実に維持することができるよう
に十分に適合された特定のバックプレッシャー機構を含
まなければならない。
【０１７９】図２６は、本発明によるフロー制御機構を
組み込むために、図１１のスイッチ機構の構造に対して
行った修正を示す。本発明は、スイッチ・コアに属する
非逐次化機構１１７０と、スイッチ・コア・アクセス層
（ＳＣＡＬ）１０００に組み込まれた非逐次化機構１１
８０の下流にそれぞれ組み込まれた２つの特定の回路の
９００１−ｉおよび９０１０−ｊから利益を得る。この
２つの回路の他に、本発明のフロー制御機構は、基本的
に、次の４つの参照によって図２６に記号化された制御
信号を使用する。
【０１８０】−ＢＰＲｉ信号９００２−ｉ（バックプレ
ッシャー受信）は、回路９００１ｉにバックプレッシャ
ー条件を伝えるためにスイッチ・コア構造４５０によっ
て生成される。
【０１８１】−ＦＣＲ−ｉ信号９００３−ｉ（フロー制
御受信）は、それ以上セルを送ってはならないことを通
知するために対応するＰＩＮＴ受信回路５１１に送られ
る。
【０１８２】−ＢＰＸ−ｉ信号９０１２−ｉ（バックプ
レッシャー送信）は、回路９０１０−ｉにバックプレッ
シャー条件を伝えるためにＰＩＮＴ送信回路６１１によ
って生成される。
【０１８３】−ＦＣＸ−ｉ信号９０１３−ｉ（フロー制
御送信）は、それ以上セルを送ってはならないことを通
知するためにスイッチ・コア構造４５０に送られる。
【０１８４】図２７を参照すると、図に示した領域Ａ、
領域Ｂおよび領域Ｃの３つの領域にそれぞれ分割された
セル・バッファ９１００の使用に基づいて回路９００１
の特定の構造を示す。このメモリは、データ入力バス９
１０４を介して、非逐次化機構１１７０によって生成さ
れるデータを受け取り、そのデータは、次に、バス９１
０５を介してルーティング制御装置１００１−ｉに提供
される。さらに、ＩＮポインタ９１０２とＯＵＴポイン
タ９１０１が、図２７に表されたセル・バッファ９１０
０のアドレス・バス９１０６を制御するために使用され
る。セルが、バス９１０４を介してセル・バッファ９１
００に入力されるとき、ＩＮポインタが１だけ増分さ
れ、これと反対に、セルがセル・バッファ９１００から
抽出されるとき、ＯＵＴポインタが増分される。２つの
ＩＮポインタとＯＵＴポインタは、１／２ラップ・アラ
ウンド・モードで動作するように設計され、セル・バッ
ファが空になると、両方のポインタは同じ値を運ぶ。追
加の制御回路９１１０は、（バス９１１１および９１１
２を介して）ＩＮおよびＯＵＴポインタによって運ばれ
る２つの値、ならびにリード９００２上のバックプレッ
シャー（ＰＢＲ）信号を受け取り、フロー制御受信（Ｆ
ＣＲ）信号９００３、ならびにＩＮおよびＯＵＴポイン
タ内の増分プロセスの制御信号を生成する。
【０１８５】スイッチング構造の通常の動作中に、バッ
クプレッシャー状態にないとき、ＯＵＴポインタは、最
大オフセット１でＩＮポインタに従う。実際には、フロ
ーが連続的なとき、オフセットは１であり、入力フロー
が止まるとき、オフセットは０になる。これと反対に、
システムがバックプレッシャー状態になるとき、すなわ
ちセル記憶機構１または出力アドレス待ち行列（４）が
飽和することが明らかなとき、制御回路９１１０は、Ｏ
ＵＴポインタ９１０１の増分をやめ、それにより、送信
して（拒絶された）セルを、再び次のセル・サイクルに
送ることができる。バックプレッシャー状態が迅速に消
滅する場合、すなわちＢＰＲ信号が反対の状態に切り替
わる場合、制御回路９１１０は、ＯＵＴポインタ９１０
１の増分を再び許可し、それにより、次のセルをスイッ
チ・コアに送ることができる。しかしながら、バックプ
レッシャー条件が継続し、新しいセルが回路９００１の
入力バス９１０４に現れる場合は、ＩＮポインタとＯＵ
Ｔポインタとの差が大きくなりやすい。本発明の制御回
路は、２つのＩＮポインタとＯＵＴポインタの差の値を
使用して、ＰＩＮＴ要素５１１に送られるＦＣＲ信号を
リード９００３上に生成する。しかしながら、この制御
回路は、逐次化回路１１６０、リンク１４００および非
逐次化機構１１７０を介したセルの伝播遅延、ならびに
制御回路９１１０とＰＩＮＴ５１１の間の（逆方向に進
む）ＦＣＲ信号の伝播遅延を考慮する。
【０１８６】実際には、スイッチは、約１．６ギガビッ
ト／秒の速度で動作することができるため、セル・サイ
クルｉは約３００ナノ秒である。したがって、１つのセ
ルを６０メートルにわたって完全に送信するには、約１
セル・サイクルすなわち１メートル当たり５ナノ秒必要
である。ＰＩＮＴ要素が、セルの送信をやめることを決
定するとき、前のセル（ＳＣＡＬ１０００とスイッチ・
コア１１３０の間の距離が１００メートル以上になると
きは少なくとも２つ）は、バッファ９１００に十分に受
け取られず、リンク１４００をさらに送られる場合があ
る。この効果は、逐次化回路１１６０と非逐次化機構１
１７０に必要な伝送時間によって大きくなる。これに加
えて、制御回路９１１０からおよびＰＩＮＴ要素５１１
へのＦＣＲ信号の送信は、ほぼ１つまたは複数のセル・
サイクルからの送信時間を必要とする。
【０１８７】結論として、制御回路９１１０が、ＰＩＮ
Ｔ回路５１１にＦＣＲｉ制御信号を生成することを決定
するとき、セル・バッファ９１００は、その瞬間から、
最初に、リンク１４００（および１組の逐次化回路／非
逐次化機構）を介して運ばれ、かつＰＩＮＴ回路５１１
によって生成されたセルを、次に、制御回路９１１０か
らＰＩＮＴ回路自体までのＦＣＲ信号の伝播時間の間に
ＰＩＮＴがさらに生成するセルを含む１組ｍ個のセルを
記憶できなければならない。
【０１８８】セル・バッファ９１００は、特に、この要
件を考慮するために構成され、その第１の領域は、１組
ｍ個のセルを記憶することができる。実際に、約１００
メートルのリンクの場合、ｍは４の値に固定される。概
略的には、制御部９１１０は、ＩＮポインタとＯＵＴポ
インタとの差がＸ−ｍと等しい値になり次第、ＰＩＮＴ
回路５１１に送られるＦＣＲ制御信号を生成し、ここ
で、ｍは領域Ａのサイズを表し、Ｘは、セル・バッファ
９１００の全体のサイズを表す。
【０１８９】セル・バッファ９１００は、さらに、セル
記憶機構の飽和のために統計的に拒絶される可能性のあ
るセルの数を記憶するように調整された領域Ｃを含む。
実際には、特にセルが統計的に急激に消滅する可能性が
あるときに、セル記憶機構１の飽和は、出力アドレス待
ち行列のものとはまったく異なる現象であることに注意
されたい。これは、すべてのセル・サイクルにおいて、
セル記憶装置が１６の位置を提供することができるとい
う事実による。これに対して、ＯＡＱ４の飽和は、すべ
てのセル・サイクルにおいて１つの利用可能な位置しか
達することができないので、さらに長くなると思われ
る。したがって、セル・バッファ９１００の領域Ｃは、
セル記憶機構が飽和した場合にセル・プロセスの局部的
処理を可能にする追加の位置ｐを含む。
【０１９０】最後に、セルのバッファ・サイズは、ある
種のアンダーラン状況を防ぐように意図され、次の関係
に従うように値が決定された追加の領域Ｂ（他のｎ個の
位置）に対応する値だけ増分される。 ｎ＋ｐ＞ｍ
【０１９１】ＦＣＲ信号が制御回路９１１０から出され
るとき（ＩＮポインタを固定して）、２つのＩＮポイン
タとＯＵＴポインタとの差は、Ｘ−ｍとＸの間になる。
リードＢＰＲｉ９００２上のバックプレッシャー信号が
消滅するとき、ＯＵＴポインタは、バッファ９１００か
らのセルの取り出しに従って再び増分され、その結果、
ＩＮポインタが固定状態にセットされるので、２つのポ
インタ間の差が小さくなる。本発明の制御回路は、ＦＣ
Ｒ信号の非アクティブ化プロセスにおいてしきい値機構
を利用する。実際には、この非アクティブ化は、２つの
ＩＮポインタとＯＵＴポインタが達した値の間の差がＸ
−ｍよりも小さくなるときにだけ許可される。制御部９
１１０が、領域Ａを開放することができるのに十分なセ
ルがセル・バッファ９１００から取り出されたことを検
出すると、制御部は、ＦＣＲ信号９００３を非アクティ
ブ化する。前に生じた伝播遅延のために、ＰＩＮＴ要素
が再び送る最初のセルは、ｍセル・サイクルに対応する
遅延の後でようやくセル・バッファ９１００の入力に到
着する。したがって、セル・バッファが最初のセルを受
け取る前に空になるのを防ぐために、ｎ＋ｐがｍよりも
大きくなる場合は、少なくともｎのセル位置を含む第３
の領域Ｂを構成する必要があることは明らかである。
【０１９２】結論として、セル・バッファの最小サイズ
は、円滑な動作状態を可能にするためにはｍ＋ｎ＋ｐで
なければならず、ここで、ｍは、ＦＣＲ制御信号の伝播
ならびにリンク１４００を介した伝播の間にＰＩＮＴ要
素によって生成されるセルの数に対応し、ｐは、セル記
憶機構１の飽和の処理プロセスに対応し、ｎは、ｍ−ｐ
よりも大きい値に決定される。
【０１９３】図２８に示したように、類似の回路９０１
０が非逐次化機構１１８０とＰＩＮＴ回路６１１の送信
部との間に導入される。この回路９０１０は、それぞれ
領域Ａと領域Ｂの２つの領域に配置されたセル・バッフ
ァ９２００に基づく。このメモリは、データ・イン・バ
ス９２０４を介して非逐次化機構１１８０によって生成
されたデータを受け取り、次にそのデータは、バス９２
０５を介してＰＩＮＴ６１１に提供される。さらに、２
つのＩＮポインタ９２０２と、ＯＵＴポインタ９２０１
は、図２８に示したセル・バッファ９２００のアドレス
・バス９２０６を制御するために使用される。セルが、
セル・バッファ９２００に入力されるとき、ＩＮポイン
タは１だけ増分され、この逆に、セルが抽出されると
き、ＯＵＴポインタが増分される。前と同様に、１／２
ラップ・アラウンド・モードで動作される２つのポイン
タは、セル・バッファが空のときに、同じ値を運ぶ。追
加の制御回路９２１０は、ＩＮポインタとＯＵＴポイン
タによって運ばれる２つの値ならびにリード９０１２上
のバックプレッシャー送信（ＢＢＸ）信号を受け取り、
フロー制御送信（ＦＣＸ）信号９０１３ならびにＩＮポ
インタとＯＵＴポインタの増分の制御信号を生成する。
【０１９４】スイッチング構造の通常の動作の間に、バ
ックプレッシャー状態が発生する傾向がないとき、ＯＵ
Ｔポインタは、ＩＮポインタよりも最大オフセット１だ
け遅れる。実際には、流れが続くとき、オフセットは１
に固定され、入力の流れが止まり、ＰＩＮＴ送信部６１
１の待ち行列８０１〜８０４の飽和が明らかになると
き、制御回路９２１０は、ＯＵＴポインタ９２０１の増
分をやめ、それにより、送られるが拒絶されるセルが、
再び次のセル・サイクルで送られる。バックプレッシャ
ーが急速に消滅し、ＢＰＸ信号を反対の状態にスイッチ
ングする傾向がある場合、制御回路９２１０は、ＯＵＴ
ポインタ９２０１の増分プロセスを再び許可する。しか
しながら、バックプレッシャー状態が持続し、新しいセ
ルが回路９０１０の入力バス９２０４に現れる場合は、
ＩＮポインタとＯＵＴポインタとの差が大きくなる。こ
の差は、制御回路９２１０によって使用され、スイッチ
・コア要素４５０に送られるリード９０１３上にＦＣＸ
信号が生成される。しかしながら、前述のように、制御
回路は、１組ｍ個のセルの伝送に対応する制御回路９２
１０とスイッチ・コア４５０の間のＦＣＸ信号の伝播遅
延を考慮しなければならない。
【０１９５】さらに、セル・バッファ９２００は、いく
つかの量不足状況を防ぐために、ｎ＞ｍの場合にｎの位
置からなる第２の領域Ｂを含むように配置される。制御
部９２１０の動作は、前に述べた制御部９１１０の動作
とよく似ていることは明らかである。
【０１９６】２つの回路９００１および９０１０の他
に、フロー制御機構は、プロトコル・エンジンとその接
続された対応するＰＩＮＴ要素５１１および６１１の間
の２つの信号方式を利用する。第１の信号方式は、ＰＩ
ＮＴ内部待ち行列の飽和状況を伝え、Ｒデータ・リード
５４１上のデータの受け入れをやめるために、ＰＩＮＴ
５１１とそれに接続されたプロトコル・エンジンとの間
で実行される。同様に、第２の信号方式のプロトコル
は、その関連したプロトコル・エンジンにおいてＰＩＮ
Ｔ６１１間に含まれ、それにより、プロトコル・エンジ
ンは、飽和状態の発生をＰＩＮＴに通信し、リード６４
１上のデータの送信を止めることができる。
【０１９７】本発明に含まれるすべてのキューイング機
構の有効な構成によって、データのトラフィックにおけ
るバーストを有利に分散し、スイッチング・アーキテク
チャのあらゆるレベルで円滑に管理することができ、そ
れにより、セル・バッファ・リソースの効率的な利用が
達成されることは明らかである。
【０１９８】キューイング機構の有効性は、すべてがス
イッチング・アーキテクチャの待ち行列構造を構成する
スイッチ・ルーティング・ヘッダ（Ｓ．Ｒ．Ｈ．）と様
々な待ち行列の使用に基づく特定の処理の組み込みによ
って大幅に改善することができる。
【０１９９】実際には、ＰＩＮＴ受信部（たとえば図２
６の）の入力のリード５４１にセルが到着したとき、Ｐ
ＩＮＴ回路５１１−ｉにおける第１のキューイング・レ
ベルを通過することは分かっており、ＰＩＮＴ回路５１
１−ｉは、本出願の図８に示したような１組のＦＩＦＯ
要素７０１〜７０４の形で実施される。第１のキューイ
ング・レベルは、ＦＩＦＯのサイズに大きく依存し、よ
り一般的には、ＰＩＮＴ要素を実施するために使用され
る特定の技術の制限に依存することは明らかなので、容
量がある程度制限されることに注意されたい。
【０２００】第２のキューイング・レベルは、前述のよ
うなセル・バッファ記憶機構９１００の形で回路９００
１内に実現され、その容量は、使用するメモリのサイズ
に大きく依存する。第３のキューイング・レベルは、そ
れぞれのスイッチング・モジュールに含まれ、前に説明
したようにルーティングされる前に、受信セルを記憶す
るために使用されるセル記憶機構１によって提供され
る。しかしながら、前に述べたように、単一のオーバー
ロード出力ポートによって共用セル記憶機構が独占され
るのを防ぐために、出力アドレス待ち行列４のサイズに
よってさらに他の制限が存在する。
【０２０１】第４のキューイング・レベルは、必要とさ
れる実際の技術にも依存するセル・バッファ９２００の
形で回路９０１０において明白であり、最後に、第５の
キューイング・レベルは、図９に示したＦＩＦＯ待ち行
列８０１〜８０４の形でＰＩＮＴ要素６１１の送信部に
配置される。
【０２０２】分散型スイッチング・アーキテクチャ全体
の様々なキューイング・レベルのそのような組み合わせ
により、スイッチのロードが大きく増大するときに必然
的に現れやすい多くの飽和状態の処理が可能になる。こ
の状況において、残念ながら、データ・フローは、スイ
ッチング・アーキテクチャの全体の性能に有害なライン
・ブロッキングの時間ヘッドをもたらすことがある。
【０２０３】スイッチング・アーキテクチャ全体の挙動
は、プロトコル・アダプタまたはエンジンに組み込まれ
た両方のスイッチ・ルーティング・ヘッダ（Ｓ．Ｒ．
Ｈ．）と様々なキューイング・レベルを両方とも有利に
利用する追加の機構によって大幅に改善することができ
ることが分かった。
【０２０４】本発明により、特定のビット、すなわちプ
ロトコル・エンジンによってセルに組み込まれたスイッ
チ・ルーティング・ヘッダによって運ばれるいわゆる１
／２フロー制御抑止ビットの使用を含む高性能なフロー
制御機構が提供される。
【０２０５】第１のキューイング・レベルにおいて、す
なわちＰＩＮＴ５１１内で、特定の回路は、ＳＲＨ内部
に含まれる１／２フロー制御抑止情報の発生を検出する
ために、図８のバス５４１で運ばれる値をデコードす
る。そのＰＩＮＴ５１１の４つのＦＩＦＯから構成され
た待ち行列が、飽和状態になるとき、すなわち、ＦＩＦ
Ｏのローディングが所定の値に達するとき、ＦＩＦＯに
入るセルのローディングが抑止される。これは、当業者
に周知な技術によって容易に実行される。
【０２０６】同様に、第２のキューイング・レベルにお
いて、リード９１０４に入るセルのＳＲＨ内の１／２フ
ロー制御抑止ビットの発生が検出されたときと、制御回
路９１１０が、セル・バッファ９１００が領域Ａに達す
る充満レベルに達したことを検出したとき、制御回路９
１１０は、ＩＮポインタの内容をその現在値に維持し、
それにより、セル・バッファに入るセルのローディング
も抑止する。
【０２０７】第３のキューイング・レベルにおいて、１
／２フロー制御抑止の検出が、出力アドレス待ち行列４
のレベルで処理される。実際には、前述のバックプレッ
シャー機構と同じように、入ってきたセルは拒絶される
が、この機構と反対に、セルが拒絶されたことを通知す
るためのレポートも情報もプロトコル・エンジンには送
られない。その結果、プロトコル・エンジンが、拒絶さ
れたセルを分割することはない。
【０２０８】第４と第５のキューイング・レベルにおけ
る１／２フロー制御抑止の処理は、それぞれ、第２と第
１のキューイング・レベルに関して前に説明した処理と
類似している。１／２フロー制御抑止のこのような連続
的な処理段階は、必然的に、ほとんどのケースにおいて
正常なルーティング状態を確認するために厳密にオーバ
ーロードされた位置のセルをなくす実質上の利点を伴
う。プロトコル・エンジンにおいて、１／２フロー制御
抑止の設定は、３つの異なるカテゴリのセルの識別に基
づいて特定の有用な機構を利用する。第１のカテゴリ
は、いかなる場合もデータの損失を回避しなければなら
ないものであり、この場合、プロトコル・エンジンは常
に、１／２フロー制御抑止をオフにする。第２のカテゴ
リは、損失を許容するセルを特徴づけ、このケースで
は、１／２フロー制御抑止は常にプロトコル・エンジン
によってセットされる。最後に、第３のカテゴリは、プ
ロトコル・エンジンが自分自身のキューイング・リソー
スが所定の値よりも低くならない限り１／２フロー制御
抑止をオフにすることを決定するセルのために調整され
る。この状況になると、プロトコル・エンジンは、１／
２フロー制御抑止をオフにする。
【０２０９】この機構は、特にいくつかの長いメッセー
ジを作成するために連結されたセルを使用するときにい
くつかの大きな利点を伴うことに注意されたい。実際に
は、この種のセルに関して、１つのセルの損失は、必然
的に、そのセルを含むメッセージ全体の損失になる。
【０２１０】したがって、本発明により、プロトコル・
エンジンは、どのセルがなくなるかを決定する機能を提
供され、それにより、いくつかのリソースが利用可能な
限り、損失なしに長いメッセージをルーティングするこ
とができる。１／２フロー制御抑止は、プロトコル・エ
ンジン内のキューイング・リソースが実質上減少すると
きだけ１にセットされ、それにより、メッセージ全体が
損なわれる可能性がある。
【０２１１】一般的に、プロトコル・エンジンは、当業
者には周知の背景技術情報に従って、適切な１／２フロ
ー制御抑止情報を提供することができ、プロトコル・エ
ンジンは、図１６と図１７に示したようた確立された様
々な接続の特性と、特にそれぞれの接続に関連したサー
ビス品質を知っている。
【０２１２】バンド内フロー管理機構 前に図２６〜図２８を参照して説明したバックプレッシ
ャー機構に関して説明したように、スイッチ・コア１１
３０は、ＳＣＡＬのＰＩＮＴ要素の受信部にそれ以上セ
ルを出すべきでないことを通知するために、理論的にリ
ード９００３−ｉに送られるフロー制御受信（ＦＣＲ）
情報を送らなければならない。図２６に明確に示されて
いるように、フロー制御受信（ＦＣＲ）信号を送る方向
は、通信リンク１４００に流れる通常のデータ・フロー
の方向と反対である。一方、ＳＣＡＬ１０００は、リー
ド９０１３−ｉ上で送られるフロー制御送信（ＦＣＸ）
情報をスイッチ・コア１１３０に送らなければならず、
その方向は、スイッチ・コアからＳＣＡＬに流れる通常
のデータ・フローの方向と逆である。
【０２１３】したがって、これらの制御信号を、データ
・フローに直接組み込むことはできず、その送信には通
常、追加の制御リードが必要になることは明らかであ
る。本発明は、この送信にそのような追加の制御リード
を提供する。
【０２１４】本発明の教示により、ＦＣＲ信号とＦＣＸ
信号を両方とも、通常のデータ・フローと反対方向に送
ることができる。
【０２１５】図２９は、スイッチング要素４５０と１組
１６個の独立したモジュール１１１０−ｉ（ｉ＝１〜１
６）を含むスイッチ・コア１１３０に使用される基本機
能要素を示し、モジュールはその１つだけが示されてい
る。各モジュールは、ビットマップ・フィールドの値
を、２つのテーブル１００２−ｉおよび１０２０−ｉを
含むメモリ１１２０−ｉから抽出されたデータに従っ
て、スイッチング構造４５０の上流と下流でそれぞれ更
新するルーティング制御装置１００１−ｉおよび１０１
０−ｉを含む。さらに、各モジュール１１１０−ｉは、
８Ｂ／１０Ｂコーディングによりセルをコード化する逐
次化回路１１９０と、同じフォーマットに従ってセルを
デコードする非逐次化機構１１７０を含む。さらに、前
に詳細を十分に説明した回路９００１−ｉは、フロー制
御管理を実行するために使用されるＦＣＲ制御信号を生
成し、その情報は、通常のデータ・フローの上流に送ら
れなければならない。
【０２１６】本発明により、この上流へのフロー制御送
信は、連続する３つのステップによって達成される。第
１のステップにおいて、直接信号が、同じモジュール１
１１０−ｉに属する要素９００１−ｉから逐次化回路１
１９０まで送られる。この直接送信は、２つの構成要素
が同じローカル・モジュールに属するために容易であ
る。第２のステップにおいて、逐次化回路１１９０が、
同時係属出願ＦＲ８９７０８５の教示に従って、１．６
ギガビットの逐次化チャネル４４００を介して、対応す
るＦＣＲ制御情報を下流に送る。したがって、すべての
セル・サイクルにおいて、ＦＣＲ情報をリモートの非逐
次化機構１１８０に送信することができることは明らか
である。最後に、第３のステップにおいて、ＰＩＮＴ５
１１−ｉと同じリモート物理エンティティに属すること
が明らかな非逐次化機構１１８０が、要素９００１−ｉ
によって生成されたＦＣＲ情報の発生を通知するため
に、対応する情報をそのＰＩＮＴ要素に送る。図２９に
おいて、第３のステップに含まれるこの送信は、制御リ
ード９５２０−ｉを使用する。９００１−ｉからＰＩＮ
Ｔ５１１−ｉに上流へのＦＣＲ制御情報の送信は、物理
リンク４４００の長さならびに逐次化回路１１９０と非
逐次化機構１１８０の通過時間に依存する遅延を伴う。
しかしながら、この遅延は、回路９００１−ｉ内に使用
されるバッファによって十分に補償できることに注意さ
れたい。
【０２１７】図３０に関して、ＳＣＡＬ１０００によっ
て生成されスイッチ・コア１１３０に送られるＦＣＸ制
御情報の上流への送信の本発明による実際的な実現を示
す。前と同じ様に、この送信は、制御情報を上流に送る
ために、十分に協力する特有の３つのステップによって
達成される。第１のステップにおいて、回路９０１０−
ｉが、ＰＩＮＴ６１１−ｉから受け取った予備のバック
プレッシャー送信信号に応じてＦＣＸフロー制御情報を
生成する。このＦＣＸフロー制御情報は、図３０におい
て９５１０−ｉで表されたリードによって示された、同
一の物理モジュール内にあることが明らかな逐次化回路
１１６０への直接送信のルートをとる。第２のステップ
において、逐次化回路は、同時係属出願ＦＲ８９７０８
５の教示に従って、作成された制御チャネルに対応する
情報を、８Ｂ／１０Ｂコード化データ・フローに組み込
む。第３のステップにおいて、逐次化回路１１６０とリ
モートの非逐次化機構１１３０が、そのフロー制御情報
を受け取って、図においてリード９５００−ｉと表され
た対応する制御信号を生成し、この信号を、同じ物理エ
ンティティに属するために（異なるモジュールであって
も）スイッチング要素４５０に容易に送ることができ
る。したがって、フロー制御情報が、ＳＣＡＬ１０００
からスイッチ・コア１１３０に、フロー制御情報が埋め
込まれる通常のデータ・フローと反対の方向に送ること
ができることは明らかである。
【０２１８】次に、特にポート拡張を使用する複雑なス
イッチング・アーキテクチャが必要とされるときに本発
明が実現する反対方向のフロー制御情報について説明す
る。
【０２１９】図３１は、説明を簡単に説明するために拡
張係数２を有し、ポートの数を２倍にすることができる
ポート拡張アーキテクチャへの本発明の組込みを示す。
このアーキテクチャは、１組４つの基本スイッチ・コア
１０１００、１０２００、１０３００および１０４００
に基づき、それらはすべて、図２９のスイッチ・コア１
１３０と同一である。図に表されているように、４つの
コアはすべて、構成単位Ａの中にあると仮定した点線１
００００によって表された同じ物理エンティティ内に配
置される。このアーキテクチャでは、ポート数を２倍す
ることができ、これにより、特有の２組１６個のＳＣＡ
Ｌ要素１０５００と１０６００を接続することができ
る。組１０５００は、明瞭にするために、ＳＣＡＬ１０
５００−ｉ、ＳＣＡＬ１０５００−（ｉ＋１）、および
ＳＣＡＬ１０５００（ｉ＋２）の３つだけを示した１６
個のＳＣＡＬを含む。本発明のポート拡張アーキテクチ
ャにより、ＳＣＡＬ１０５００−ｉは、リンク１４００
−ｉと適切なファンアウト回路を介してスイッチ・コア
要素１０１００と１０２００の入力ポートｉに接続され
（後者は、この図では示されていない）、リンク４４０
０−ｉと、示していないが適切なファンイン回路とを介
して、スイッチ・コア要素１０１００と１０３００の２
つの出力ポートｉに接続される。同様に、ＳＣＡＬ１０
５００−（ｉ＋１）は、リンク１４００−（ｉ＋１）
（および示していないが適切なファンアウト回路）を介
してスイッチ・コア要素１０１００と１０２００の入力
ポートｉ＋１に接続され、これは、リンク４４００−
（ｉ＋１）を介してスイッチ・コア要素１０１００およ
び１０３００の出力ポートｉ＋１に接続される。
【０２２０】組１０６００は、ＳＣＡＬ１０６００−
ｊ、ＳＣＡＬ１０６００−（ｊ＋１）、ＳＣＡＬ１０６
００−（ｊ＋２）の３つだけを示した１６個のＳＣＡＬ
を含む。前述のように、ＳＣＡＬ１０６００−ｊは、リ
ンク１４００'−ｊを介してスイッチ・コア要素１０３
００と１０４００の入力ポートｊ（および適切なファン
アウト回路）、ならびにスイッチ・コア要素１０２００
および１０４００（および適切なファンイン回路）の出
力ポートｊに接続される。
【０２２１】たとえば、構成単位Ｚ内に配置されたＳＣ
ＡＬ１０６００−ｊが、スイッチ・コア１００００にＦ
ＣＸフロー制御送信信号を送信したいと仮定すると、Ｓ
ＣＡＬ１０６００−ｊ内の局部的飽和の発生を通知する
ために、その情報を２つの基本スイッチ・コア１０２０
０および１０４００に送らなければならない。前に説明
した機構により、ＦＣＸ制御信号がリンク１４００'−
ｊを介して両方のコア１０３００と１０４００に達する
ことになるため、この飽和をスイッチ・コア１０４００
だけに通知できることは明らかである。しかしながら、
飽和したＳＣＡＬ１０６００−ｊにセルを提供する基本
スイッチ・コア１０２００に、その飽和を通知できない
ことが明確に示される。
【０２２２】本発明により、この情報は、図３２を参照
して説明する改良された有利な機構によってスイッチ・
コア１０２００に提供される。図３２は、スイッチ・コ
ア１０１００〜１０４００ならびに適切なファンアウト
およびファンイン回路の内部構造を示し、フロー制御送
信情報を、ＳＣＡＬ１０６００−ｊを介してスイッチ・
コア１０３００にどのように提供できるかを明確にする
拡大図である。これを達成するために、１組の３つのス
テップが必要である。第１のステップにおいて、ＳＣＡ
Ｌ１０６００−ｊの回路９０１０−ｊが、関連したＰＩ
ＮＴ回路６１１−ｊから来るバックプレッシャー送信信
号の発生を検出し、同じＳＣＡＬ回路１０６００−ｊに
配置された逐次化回路１１６０に送られるリード９５１
０−ｊ上の対応する内部信号を生成する。第２のステッ
プにおいて、逐次化回路は、リンク１４００'−ｊを介
して運ばれ、スイッチ・コア１０３００および１０４０
０のそれぞれに含まれる非逐次化機構１１７０に送られ
るコード化された８Ｂ／１０Ｂ信号に対応する情報を
（ファンアウト回路を介して）送る。スイッチ・コア１
０４００において、スイッチング構造４５０は、リード
９５００−ｊによって、前に説明したようにフロー制御
送信情報の発生を知る。スイッチ・コア１０３００にお
いて、同じ情報は、含まれる非逐次化機構１１７０によ
って検出され、対応する制御情報を、同じ物理エンティ
ティに配置されたスイッチ・コア１０２００に直接送る
ことができる。したがって、コア１０２００のスイッチ
ング構造４５０に、ＳＣＡＬ−ｊ１０６００−ｊに生じ
る飽和を通知することができる。
【０２２３】再び図３１を参照すると、フロー制御受信
情報を上流に送るために特定の構成を必要とすることは
明らかである。実際には、たとえば、スイッチ・コア１
００００は、ＳＣＡＬ１０６００−ｊに対応する入力ポ
ートｊに関して飽和される。全体のコア１００００の飽
和は、これらの２つのコアだけがＳＣＡＬｊに接続さ
れ、ＳＣＡＬｊからデータ・セルを受け取るので、コア
１０３００または１０４００の個々の飽和によって生じ
ることがあることは明らかである。
【０２２４】飽和がコア１０４００によるものと仮定す
ると、図２９に関して説明した機構によって、ＦＣＲフ
ロー制御受信情報を上流に送ることができることは明ら
かである。実際には、この場合、コア１０４００の回路
９００１−ｊは、コア内部に生じる飽和状態を検出す
る。その場合、第１のステップにおいて、対応する制御
信号が、リード９５３０−ｊ上を逐次化回路１１９０−
ｊまで伝播し、逐次化回路１１９０−ｊは、この情報
を、第２のステップにおいてリンク４４００'−ｊとフ
ァン回路１１０１０−ｊを介してリモート非逐次化機構
１１８０−ｊに伝播することができるデータ・フローに
挿入する。非逐次化機構１１８０−ｊは、この制御情報
を抽出し、第３のステップにおいて、それ以上セルを送
ることができないことを通知するために、物理リード９
５２０−ｊ上をＰＩＮＴ回路５１１−ｊまでローカルに
送ることができる対応する情報を生成する。
【０２２５】次に、コア１０３００に生じる飽和状態を
検討すると、図３１は、飽和される入力ポートｊに対応
する出力ポートｊが、コア１０３００の飽和された入力
ポートに運ばれるセルを生成するＰＩＮＴ５１１−ｊを
含むものと同じＳＣＡＬに実際には接続されないため、
飽和の管理がきわめて複雑であることを示す。実際に
は、コア１０３００の出力ポートｊは、組１０５００の
ＳＣＡＬに同じインデックス順に接続されることは明ら
かである。したがって、たとえばＳＣＡＬ１０６００−
５内にあるＰＩＮＴ５１１−５が、その入力ポート番号
５におけるコア１０３００の局部的飽和により停止した
場合、フロー制御情報は、出力ポート番号０５を介し
て、同じ順序の対応するＳＣＡＬすなわち反対の組のＳ
ＣＡＬに属するＳＣＡＬ１０５００−５に送られる。し
たがって、本発明は、この情報が、停止すべきＰＩＮＴ
に対応するＳＣＡＬすなわちＳＣＡＬ１０６００−５に
戻ることができるようにする機構を提供する。
【０２２６】この結果は、本発明により、４つのステッ
プの有効な協力と、図３３に示したような改良された２
つのファンイン回路１１０１０−ｊおよび１１０２０−
ｊによって達成される。第１のステップにおいて、スイ
ッチ・コア１０３００の回路９００１−ｊは、飽和状態
の発生を検出し、それに対応して、制御信号を、リード
９５３０−ｊを介して同じモジュールに配置された逐次
化回路１１９０−ｊに送る。第２のステップにおいて、
逐次化回路１１９０−ｊは、この情報を、セルの８Ｂ／
１０Ｂコーディングに組み込み、このセルは、リンク４
４００を介してＳＣＡＬ１０５００−ｊに送られるデー
タを含む。本発明の教示により、セルの８Ｂ／１０Ｂコ
ードにコード化されたこのフロー制御情報は、ファンイ
ン回路１１０２０−０５に到着し（入力ポート０５が飽
和している場合）、そのファンイン回路は、第３のステ
ップにおいて、対応する情報を抽出して、適切なローカ
ル配線１１０２５−０５を介してファンイン回路１１０
１０−ｊに送ることができる対応するフロー制御受信情
報を生成する。第４のステップにおいて、ファンイン回
路１１０１０−０５（ｊが０５の場合）が、ファンイン
回路１１０２０−０５から受け取ったフロー制御情報
を、コア１０４００の飽和状態により発生する可能性あ
る情報と結合する。したがって、この情報は、ＳＣＡＬ
１０６００−０５に配置され、コア１００００がそれ以
上データ・セルを受け取ることができないことを通知す
ることができるＰＩＮＴ回路５１１−０５に属する非逐
次化機構１１８０−０５に、物理媒体４４００'−０５
上をリモートで送ることができる。
【０２２７】したがって、２組の１０５００と１０６０
０に属するＳＣＡＬの有効な結合により、任意のケース
において、フロー制御情報を上流に送ることができるこ
とは明らかである。唯一の条件は、制御リード１１０２
５−ｊの長さを短くするために、ｊが同じ値の場合に、
ファンイン回路１１０１０−ｊおよび１１０２０−ｊが
同じエンティティ内になければならないということであ
る。
【０２２８】図３４は、（ファンイン回路１１０２０−
ｊと同一の）ファンイン回路１１０１０−ｊの内部構造
を示す。ファンイン回路１１０１０−ｊは、図２５を参
照して説明したマージ・データ・セル回路７０１０−ｊ
の内部構造から得られる。したがって、前に説明したマ
ージ回路７０１０−ｊと類似していることが明らかなフ
ァンイン回路１１０１０−ｊの要素は、分かりやすくす
るために同じ参照番号を有し、これ以上詳しく説明しな
い。Ｋ．２８．５回路８０００および８１００、１０／
８デコード回路８００１および８１０１、ならびに８／
１０コード化回路８２０３は、同時係属出願（ＦＲ９９
７０５５）で説明されているような追加のフロー制御チ
ャネルを作成するために使用される２つの異なるカンマ
文字のそれぞれのデコードとコード化を管理するように
適合されることに注意されたい。基本的に、これは、こ
の特定のフロー制御チャネルを作成するために、利用可
能な３つの「カンマ文字」のうちの２つを使用すること
により達成される。セルが遊休状態すなわち空のとき、
セルの最初に現れるカンマ文字の種類が、適切なフロー
制御ビット情報を提供する。たとえば、Ｋ．２８．５文
字が検出された場合、受信エンティティ（コアまたはリ
モートＳＣＡＬ）は正の状態をデコードし、他の文字
Ｋ．２８．１は、負の状態の特性であることが決定され
る。これらの適応された回路８０００、８１００、８０
０１、８１０１および８２０３は、新しい参照番号１８
０００、１８１００、１８００１、１８１０１および１
８２０３をそれぞれ受け取る。
【０２２９】これらの要素の他に、ファンイン回路１１
０１０−ｊは、ファンイン回路１１０２０−ｊによって
生成されたフロー制御受信情報と共にコア１０４００内
に配置された逐次化回路１１９０−ｊから来るフロー制
御受信情報の組み合せを実現する構成要素を含む。それ
らの構成要素は、リード７０１２−ｊ上のコア１０４０
０とリード７０１１−ｊ上のコア１０２００からデータ
・セルをそれぞれ受け取る２つのカンマ検出回路１８０
００および１８１００を含む。２つのＦＣＲデコード回
路１２１００−ｊおよび１２０００−ｊの他に、ＦＣＲ
挿入回路１２２００−ｊとＯＲゲート１２３００−ｊが
使用される。リード７０１２−ｊで受け取るセルが空の
セルのときは、セルの最初に現れるカンマ文字の種類
が、フロー制御情報の状態を決定するために使用され
る。たとえば、Ｋ．２８．５文字が検出された場合、カ
ンマ検出回路１８１００は、正のフロー制御受信（ＦＣ
Ｒ）情報をデコードし、Ｋ．２８．１文字の検出は、負
のフロー制御情報としてデコードされる。リード７０１
２−ｊ上に達するセルが、セルの第１のバイト上にカン
マ文字がないことを特徴とするデータ・セルであること
が明らかであるとき、１０／８デコード回路１８１０１
−ｊは、フロー制御情報を提供するセルの第１のバイト
の所定のビットを検出する。換言すると、回路１８１０
０は、遊休状態のセルのフロー制御情報を検出し、回路
１８１０１は、データ・セルのフロー制御情報を検出す
るために使用される。いかなる場合においても、フロー
制御情報は、図３４に示したようにＦＣＲデコード回路
１２１００−ｊに伝えられ、ＦＣＲデコード回路１２１
００−ｊは、ＯＲゲート１２３００−ｊの第１の入力リ
ードに送られる対応するＦＣＲ制御信号を出すことがで
きる。このＯＲゲートの第２の入力ゲートは、リード１
１０２５−ｊが受け取ることが明らかなとき、リード１
１０２５−ｊ上の関連したファンイン回路１１０２０−
ｊによって生成される制御信号を受け取り、コア１０３
００によって生成されたＦＣＲ制御信号をデコードす
る。したがって、ＯＲゲート１２３００の出力は、前に
説明したようなＰＩＮＴ回路５１１−ｊに伝えなければ
ならない、コア１０４００またはコア１０３００のどち
らかに生じる飽和状態の発生を伝える統合フロー制御受
信信号を運ぶ。ＯＲゲート１２３００−ｊによって生成
されるこの信号は、コア１０４００またはコア１０３０
０に存在する飽和状態によって適切なカンマ文字を使用
するために８Ｂ／１ＯＢコード化回路１８２０３を制御
するＦＣＲ挿入回路１２２００−ｊに導入される。同様
に、カンマ検出回路１８０００は、空のセルのカンマ文
字の種類を検出し、１０／８のデコード回路１８００１
は、データ・セル内のＦＣＲビットを検出する。したが
って、回路１８０００または１８００１において検出さ
れたフロー制御受信情報は、リード１１０１５−ｊ上の
関連したファンイン回路１１０２０−ｊに送られる対応
する制御信号を出すＦＣＲデコード回路１２０００−ｊ
に伝えられる。リード１１０１５−ｊは、あるファンイ
ン回路から関連した他のファンイン回路にＦＣＲ信号を
送るために使用されるリード１１０２５−ｊによって実
行されるものと同じ機能に対応する。したがって、局部
的飽和がコア１０２００に生じるとき、逐次化回路１１
９０−ｊによってセル内に導入されるＦＣＲ信号は、フ
ァンイン回路１１０１０−ｊによって受け取られ、関連
するファンイン回路１１０２０−ｊに伝えられ、それに
より、ファンイン回路１１０２０−ｊは、その情報を、
ワイヤ４４００−ｊ上でリモートで送ることができ、停
止すべきＰＩＮＴ回路を含むＳＣＡＬ１０５００−ｊに
よって受け取ることができる８Ｂ／１０Ｂコード化セル
に導入することができる。
【０２３０】したがって、本発明の教示により、任意の
ケースにおいて、フロー制御受信情報を上流に送ること
ができることが明らかである。ポート拡張を２倍の拡張
率によってのみ提示したが、本発明は、４倍の拡張率を
示す図１８のような任意の他の種類のポート拡張アーキ
テクチャにおいて容易に実施することができることは明
らかである。これは、４倍のポート拡張率を可能にする
ために、図２０に示したアーキテクチャにおいて、図３
４に示したような改良したファンイン回路の使用によっ
て簡単に達成される。
【０２３１】
【表１】
【０２３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０２３３】（１）スイッチ・コア・アクセス層（ＳＣ
ＡＬ）要素（１０００）によって、直列通信リンク（１
４００、４４００）を介してリモートの分散されたプロ
トコル・アダプタまたはプロトコル・エンジンに接続さ
れた少なくとも１つのスイッチ・コア（１１３０）を含
む交換システムのフロー制御方法であって、それぞれの
入力ポートＩごとに、前記ＳＣＡＬ要素（１０００）が
それぞれ、入力ポートｉが割り当てられたアダプタに対
応する特定のプロトコルを処理するための受信プロトコ
ル・インタフェース（ＰＩＮＴ、５１１）と、第１の通
信リンク（１４００）を介して送ることができる少なく
とも１つの逐次化されたデータ・フローでセルを提供す
る第１の逐次化手段（１１６０）とを含み、前記スイッ
チ・コア（１１３０）が、前記第１の直列通信リンク
（１４００）から逐次化されたセルを受け取る第１の非
逐次化手段（１１７０）を含み、それぞれの出力ポート
ｊごとに、前記ＳＣＡＬ要素（１０００）が、一方の出
力ポートｊに関連付けられた決定アダプタに対応するプ
ロトコルを処理するための送信プロトコル・インタフェ
ース（ＰＩＮＴ、６１１）と、第２の通信リンク（４４
００）を介して少なくとも１つの逐次化されたデータ・
フローで送られるセルを受け取る第２の非逐次化手段
（１１８０）とを含み、前記スイッチ・コア（１１３
０）が、出力ポートｊに割り当てられた前記第２の通信
リンク（４００）への接続のための第２の逐次化手段
（１１９０）を含み、前記スイッチ・コアの入力ｉを監
視して、入力ポートＩの任意の飽和状態の発生を決定す
る段階と、１つの特定の入力ポートｉに生じる前記飽和
の検出に応答して、対応するフロー制御受信内部信号
を、その入力ポート（ｊ＝ｉ）に対応し、前記スイッチ
・コア内に配置された特定の第２の逐次化手段（１１９
０）に送る段階と、前記第２の逐次化手段（１１９０）
によって、フロー制御受信（ＦＣＲ）信号を、特定の出
力ポート（ｊ＝ｉ）に接続された第２の直列通信リンク
（４４００）を介して運ばれるデータ・フローに挿入す
る段階と、前記第２の非逐次化手段（１１８０）が受け
取ったデータ・フローにおける前記フロー制御受信（Ｆ
ＣＲ）信号の受信を検出する段階と、前記第２の非逐次
化手段における前記フロー制御受信（ＦＣＲ）信号の検
出に応答して、当該の入力ポートＩにそれ以上セルを送
ってはならないことを通知するために、受信プロトコル
・インタフェース（５１１）にそのようなフロー制御情
報を伝送する段階とを含み、それにより、フロー制御受
信（ＦＣＲ）信号を、前記第１の直列通信リンク上の通
常のデータ・フローと反対の方向に送ることができるフ
ロー制御方法。 （２）出力ポートｊに接続された送信プロトコル・イン
タフェース（ＰＩＮＴ）の状態を監視して飽和を決定す
る段階と、特定の送信ＰＩＮＴに生じる前記飽和の検出
に応答して、内部の対応するフロー制御送信（ＦＣＸ）
制御信号を、出力ポート（ｉ＝ｊ）に対応し前記スイッ
チ・コア内に配置された特定の第１の逐次化手段（１１
６０）に送信する段階と、前記第１の逐次化手段によっ
て、フロー制御送信（ＦＣＸ）情報を、特定の入力ポー
トｊに接続された第１の直列通信リンク（１４００）を
介して運ばれるデータ・フローに挿入する段階と、前記
第１の非逐次化手段（１１７０）が受け取ったデータ・
フローにおける前記フロー制御送信（ＦＣＸ）情報の受
信を検出する段階と、前記第２の非逐次化手段内での前
記フロー制御送信（ＦＣＸ）情報の検出に応答して、当
該の出力ポートＩにそれ以上セルを送ることができない
ことを通知するために、そのようなフロー制御情報をス
イッチ・コア（４５０）に転送する段階とをさらに含
み、それにより、フロー制御送信（ＦＣＸ）信号を、前
記直列通信リンクの通常のデータ・フローと反対の方向
に上流に送信することができる上記（１）に記載のフロ
ー制御方法。 （３）ポート拡張モードで接続された１組のｎ×ｎの独
立した交換システムに基づくスイッチング・アーキテク
チャに適合されたフロー制御方法であって、前記アーキ
テクチャが、ファンアウト回路または複製回路（６７１
０、６７１１、６７１２、６７１３）によって、含まれ
るｎ個の基本スイッチング構造のうちの対応する入力ｉ
に送られるセルを受け取るようにそれぞれ配列されたｎ
個のスイッチング構造のｎ個の入力グループ（６１００
〜６１０３、６１１０〜６１１３、６１２０〜６１２
３、６１３０〜６１３３）と、セルを同じ方向（ＳＣＡ
Ｌ６４１０−ｊ、ＳＣＡＬ６４１１−ｊ）に送る出力ポ
ートｊをそれぞれ有する当該の出力グループのｎ個のス
イッチング構造のｎ個の出力グループ（６１００〜６１
３０、６１０１〜６１３１、６１０２〜６１３２、６１
０３〜６１３３）に構成されたｎ×ｎのスイッチング構
造のすべての組と、共通の出力グループに属する基本ス
イッチング構造のファンイン動作をそれぞれ実現するた
めのｎグループのファンイン回路またはマージ回路（６
８１０〜６８１３）と、上記（２）において定義された
ＰＩＮＴ受信、ＰＩＮＴ送信、第１の逐次化手段（１１
６０）および第２の非逐次化手段（１１８０）をそれぞ
れ含むｎ個のグループのＳＣＡＬ要素とを含み、それぞ
れのＳＣＡＬ（９０１０−ｊ）において、前記送信ＰＩ
ＮＴ（６１１）に生じる飽和状態を監視する段階と、対
応する内部フロー制御送信（ＦＣＸ）信号を、飽和状態
を検出したＳＣＡＬ内に配置された逐次化手段に送る段
階と、フロー制御受信（ＦＣＲ）信号を、前記第１の直
列通信リンク（１４００'）全体に運ばれる通常のデー
タ・フローに導入する段階と、前記第１の通信リンク
（１４００'）とファンアウト回路によって、同じ入力
グループに属するスイッチング構造の非逐次化手段に伝
播されるデータ・フローにおいて、前記ＦＣＸ信号を検
出する段階と、飽和したＰＩＮＴが受け取るデータ・フ
ローが減少するように、内部フロー制御送信（ＦＣＸ）
信号を同じ出力グループに属するすべてのスイッチング
構造に送る段階と、を含む上記（２）に記載のフロー制
御方法。 （４）ポート拡張モードで接続された１組ｎ×ｎの独立
した交換システムに基づいたスイッチング・アーキテク
チャに適合された上記（１）に記載のフロー制御方法で
あって、ファンアウト回路または複製回路（６７１０、
６７１１、６７１２、６７１３）によって、含まれるｎ
個の基本スイッチング構造のうちの対応する入力ｉに送
られるセルを受け取るようにそれぞれ配列されたｎ個の
スイッチング構造からなるｎ個の入力グループ（６１０
０〜６１０３、６１１０〜６１１３、６１２０〜６１２
３、６１３０〜６１３３）と、セルを同じ方向（ＳＣＡ
Ｌ６４１０−ｊ、ＳＣＡＬ６４１１−ｊ）に送る出力ポ
ートｊをそれぞれ有する当該の出力グループのｎ個のス
イッチング構造のｎ個の出力グループ（６１００〜６１
３０、６１０１〜６１３１、６１０２〜６１３２、６１
０３〜６１３３）に構成されたｎ×ｎのスイッチング構
造のすべての組と、共通の出力グループに属する基本ス
イッチング構造のファンイン動作をそれぞれ実現するた
めのｎグループのファンイン回路またはマージ回路（６
８１０〜６８１３）と、上記（２）において定義された
ようなＰＩＮＴ受信、ＰＩＮＴ送信、第１の逐次化手段
（１１６０）および第２の非逐次化手段（１１８０）を
それぞれ含むｎ個のグループのＳＣＡＬ要素とを含み、
それぞれのスイッチング構造における飽和状態の発生を
監視する段階と、対応する内部フロー制御送信（ＦＣ
Ｘ）信号を、前記飽和したスイッチング構造にある逐次
化手段に送る段階と、フロー制御受信（ＦＣＲ）信号
を、前記ファンイン回路に運ばれる通常のデータ・フロ
ーに導入する段階と、前記入力グループに属するＳＣＡ
Ｌ内にある非逐次化手段が信号を受け取ることができる
ように、同じ入力グループに属するスイッチング構造と
関連付けられたファンイン回路に前記フロー制御受信
（ＦＣＲ）信号を伝播させる段階と、飽和されたスイッ
チング・グループに入るデータ・フローを減少させるこ
とができるように、前記ＦＣＲ信号を同じグループに属
するＰＩＮＴ受信回路（５１１）に転送する段階と、を
含むフロー制御方法。 （５）第１と第２の直列通信リンクが、８Ｂ／１０Ｂコ
ーディングによってコード化されたデータ・フローを運
び、さらに、このコード化に２つのカンマ文字を使用し
て、フロー制御受信とフロー制御送信の信号を送るため
の特別の帯域外チャネルを作成する上記（１）ないし
（４）のいずれか一項に記載の方法。 （６）上記（１）ないし（４）のいずれか一項に定義さ
れた方法を実行するための交換システム。
【図面の簡単な説明】
【図１】本発明を実施するために使用されるスイッチン
グ・モジュール４０１を完全かつ包括的に例示する図２
と図３の配置を示す図である。
【図２】本発明の好ましい実施形態に使用されるスイッ
チング・モジュールの構造を示す図である。
【図３】本発明の好ましい実施形態に使用されるスイッ
チング・モジュールの構造を示す図である。
【図４】交換機を実施するための単一のスイッチング・
モジュールの使用を示す図である。
【図５】高速に作動する強化したスイッチング構造を実
施するためのポート速度拡張で構成された多数のスイッ
チング・モジュールの使用を示す図である。
【図６】スイッチ・コア・アクセス層要素と関連した図
５のスイッチング構造に基づくスイッチ・コアを含む一
般的なスイッチ機構を示す図である。
【図７】分散したスイッチ・コア機構の実施形態の論理
フローを示す図である。
【図８】本発明のＳＣＡＬのＰＩＮＴ受信部５１１を示
す図である。
【図９】本発明のＳＣＡＬのＰＩＮＴ送信部６１１を示
す図である。
【図１０】広範囲のマルチキャスト機能を提供するよう
に強化されたコンパクト・スイッチ機構の実施形態を示
す図である。
【図１１】幅広いマルチキャスト機能を実現するように
強化された分散型スイッチ機構を示す図である。
【図１２】ルーティング制御・テーブルの更新と生成の
手順を示す図である。
【図１３】ルーティング制御・テーブルの更新と生成の
手順を示す図である。
【図１４】ＡＴＭセルを運ぶラインを接続するように十
分に適合されたプロトコル・エンジンの構造を示す図で
ある。
【図１５】１組４つの受信線インタフェース９７１〜９
７４および４つの送信線インタフェース９７６〜９７９
を介して４つの線ＯＣ３ライン・インタフェースを接続
するように適合された構造を示す図である。
【図１６】ＡＴＭプロトコル・エンジンのブロック９１
０の受信部を示す図である。
【図１７】ＡＴＭプロトコル・エンジンのブロック９５
０の送信部を示す図である。
【図１８】ポート拡張モードで構成されたときのスイッ
チ機構のアーキテクチャを示す図である。
【図１９】ポート拡張アーキテクチャのマージを実施す
るために使用される２つの待ち行列空制御信号を示す図
である。
【図２０】マージ回路たとえばマージ回路６８１０およ
びそれと関連したアービトレーション回路を実際に実現
するために使用されるアーキテクチャの好ましい実施形
態を示す図である。
【図２１】第１段アービタを介した待ち行列空制御信号
の送信、第２段アービタ内部の許可制御信号の生成、お
よび、許可制御信号を受け取る適切なスイッチ・コアと
反対の方向への許可制御信号の再送信の実際プロセスに
必要なタイミング図である。
【図２２】第１段アービタと第２段アービタを実施する
ために使用されるアービタの物理構造を示す図である。
【図２３】第１段アービタと第２段アービタを実施する
ために使用されるアービタの物理構造を示す図である。
【図２４】ポート拡張モードで構成されたスイッチ・コ
アに分配されるトークンの伝播の適切な方向を決定する
結合論理回路７３１１−ｊの真理値表である。
【図２５】カンマ文字の存在と２つのバス７０１１−ｊ
および７０１２−ｊ全体にわたる転送の様々な遅延を考
慮して、最終的にデータ・セルを有効にマージする第１
段回路７０１０−ｊ内部の特定の構造を示す図である。
【図２６】本発明による競合機構を組み込むためにスイ
ッチ機構の適合を示す図である。
【図２７】回路９００１の特定の構造を示す図である。
【図２８】回路９０１０の構造を示す図である。
【図２９】配線や物理リードを追加することなくデータ
・フロー内でＦＣＲとＦＣＸ両方を上流と下流にそれぞ
れ送信するフロー制御機構の実施形態を示す図である。
【図３０】配線や物理リードを追加することなくデータ
・フロー内でＦＣＲとＦＣＸ両方を上流と下流にそれぞ
れ送信するフロー制御機構の実施形態を示す図である。
【図３１】２倍の拡張率を有するポート拡張アーキテク
チャへの本発明の組込みを示す図である。
【図３２】スイッチ・コア１０１００および１０４００
の内部構造と、適切なファンイン回路とファンアウト回
路の拡大図であり、ＰＩＮＴからＳＷＩＴＣＨへのフロ
ー制御を示す。
【図３３】ＳＷＩＣＴＨからＰＩＮＴへのフロー制御を
示す図である。
【図３４】ファンイン回路１１０１０−ｊの内部構造を
示す図である。
【符号の説明】
４５０ スイッチング要素 １０００ スイッチ・コア・アクセス層 １００１−ｉ ルーティング制御装置 １００２−ｉ テーブル １０１０−ｉ ルーティング制御装置 １０３０ スイッチ・コア １１１０−ｉ モジュール １１２０−ｉ メモリ １１７０ 非逐次化機構 １１８０ 非逐次化機構 １１９０ 逐次化機構 １４００ １．６ギガビット／秒通信リンク ４４００ １．６ギガビット／秒通信リンク ９００１−ｉ 回路 ９５２０−ｉ 制御リード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・ブラン フランス06140 ヴァンス トゥレット・ シュル・ループ ルート・デュ・プラン・ ビュイッソン 983 (72)発明者 ピエール・ドボール フランス06140 トゥレット・シュル・ル ープ シュマン・ド・パタロー 651 (72)発明者 アラン・ソーレル フランス06100 ニース アヴニュ・ド・ ペシカール 225 (72)発明者 ベルナール・ブレゾ フランス06100 ニース アヴニュ・ド・ ペシカール 261 ル・マヌワール ヌメ ル 25

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】スイッチ・コア・アクセス層（ＳＣＡＬ）
    要素（１０００）によって、直列通信リンク（１４０
    ０、４４００）を介してリモートの分散されたプロトコ
    ル・アダプタまたはプロトコル・エンジンに接続された
    少なくとも１つのスイッチ・コア（１１３０）を含む交
    換システムのフロー制御方法であって、 それぞれの入力ポートＩごとに、 前記ＳＣＡＬ要素（１０００）がそれぞれ、入力ポート
    ｉが割り当てられたアダプタに対応する特定のプロトコ
    ルを処理するための受信プロトコル・インタフェース
    （ＰＩＮＴ、５１１）と、第１の通信リンク（１４０
    ０）を介して送ることができる少なくとも１つの逐次化
    されたデータ・フローでセルを提供する第１の逐次化手
    段（１１６０）とを含み、 前記スイッチ・コア（１１３０）が、前記第１の直列通
    信リンク（１４００）から逐次化されたセルを受け取る
    第１の非逐次化手段（１１７０）を含み、 それぞれの出力ポートｊごとに、 前記ＳＣＡＬ要素（１０００）が、一方の出力ポートｊ
    に関連付けられた決定アダプタに対応するプロトコルを
    処理するための送信プロトコル・インタフェース（ＰＩ
    ＮＴ、６１１）と、第２の通信リンク（４４００）を介
    して少なくとも１つの逐次化されたデータ・フローで送
    られるセルを受け取る第２の非逐次化手段（１１８０）
    とを含み、 前記スイッチ・コア（１１３０）が、出力ポートｊに割
    り当てられた前記第２の通信リンク（４００）への接続
    のための第２の逐次化手段（１１９０）を含み、 前記スイッチ・コアの入力ｉを監視して、入力ポートＩ
    の任意の飽和状態の発生を決定する段階と、 １つの特定の入力ポートｉに生じる前記飽和の検出に応
    答して、対応するフロー制御受信内部信号を、その入力
    ポート（ｊ＝ｉ）に対応し、前記スイッチ・コア内に配
    置された特定の第２の逐次化手段（１１９０）に送る段
    階と、 前記第２の逐次化手段（１１９０）によって、フロー制
    御受信（ＦＣＲ）信号を、特定の出力ポート（ｊ＝ｉ）
    に接続された第２の直列通信リンク（４４００）を介し
    て運ばれるデータ・フローに挿入する段階と、 前記第２の非逐次化手段（１１８０）が受け取ったデー
    タ・フローにおける前記フロー制御受信（ＦＣＲ）信号
    の受信を検出する段階と、 前記第２の非逐次化手段における前記フロー制御受信
    （ＦＣＲ）信号の検出に応答して、当該の入力ポートＩ
    にそれ以上セルを送ってはならないことを通知するため
    に、受信プロトコル・インタフェース（５１１）にその
    ようなフロー制御情報を伝送する段階とを含み、 それにより、フロー制御受信（ＦＣＲ）信号を、前記第
    １の直列通信リンク上の通常のデータ・フローと反対の
    方向に送ることができるフロー制御方法。
  2. 【請求項２】出力ポートｊに接続された送信プロトコル
    ・インタフェース（ＰＩＮＴ）の状態を監視して飽和を
    決定する段階と、 特定の送信ＰＩＮＴに生じる前記飽和の検出に応答し
    て、内部の対応するフロー制御送信（ＦＣＸ）制御信号
    を、出力ポート（ｉ＝ｊ）に対応し前記スイッチ・コア
    内に配置された特定の第１の逐次化手段（１１６０）に
    送信する段階と、 前記第１の逐次化手段によって、フロー制御送信（ＦＣ
    Ｘ）情報を、特定の入力ポートｊに接続された第１の直
    列通信リンク（１４００）を介して運ばれるデータ・フ
    ローに挿入する段階と、 前記第１の非逐次化手段（１１７０）が受け取ったデー
    タ・フローにおける前記フロー制御送信（ＦＣＸ）情報
    の受信を検出する段階と、 前記第２の非逐次化手段内での前記フロー制御送信（Ｆ
    ＣＸ）情報の検出に応答して、当該の出力ポートＩにそ
    れ以上セルを送ることができないことを通知するため
    に、そのようなフロー制御情報をスイッチ・コア（４５
    ０）に転送する段階とをさらに含み、 それにより、フロー制御送信（ＦＣＸ）信号を、前記直
    列通信リンクの通常のデータ・フローと反対の方向に上
    流に送信することができる請求項１に記載のフロー制御
    方法。
  3. 【請求項３】ポート拡張モードで接続された１組のｎ×
    ｎの独立した交換システムに基づくスイッチング・アー
    キテクチャに適合されたフロー制御方法であって、前記
    アーキテクチャが、 ファンアウト回路または複製回路（６７１０、６７１
    １、６７１２、６７１３）によって、含まれるｎ個の基
    本スイッチング構造のうちの対応する入力ｉに送られる
    セルを受け取るようにそれぞれ配列されたｎ個のスイッ
    チング構造のｎ個の入力グループ（６１００〜６１０
    ３、６１１０〜６１１３、６１２０〜６１２３、６１３
    ０〜６１３３）と、 セルを同じ方向（ＳＣＡＬ６４１０−ｊ、ＳＣＡＬ６４
    １１−ｊ）に送る出力ポートｊをそれぞれ有する当該の
    出力グループのｎ個のスイッチング構造のｎ個の出力グ
    ループ（６１００〜６１３０、６１０１〜６１３１、６
    １０２〜６１３２、６１０３〜６１３３）に構成された
    ｎ×ｎのスイッチング構造のすべての組と、 共通の出力グループに属する基本スイッチング構造のフ
    ァンイン動作をそれぞれ実現するためのｎグループのフ
    ァンイン回路またはマージ回路（６８１０〜６８１３）
    と、 請求項２において定義されたＰＩＮＴ受信、ＰＩＮＴ送
    信、第１の逐次化手段（１１６０）および第２の非逐次
    化手段（１１８０）をそれぞれ含むｎ個のグループのＳ
    ＣＡＬ要素とを含み、 それぞれのＳＣＡＬ（９０１０−ｊ）において、前記送
    信ＰＩＮＴ（６１１）に生じる飽和状態を監視する段階
    と、 対応する内部フロー制御送信（ＦＣＸ）信号を、飽和状
    態を検出したＳＣＡＬ内に配置された逐次化手段に送る
    段階と、 フロー制御受信（ＦＣＲ）信号を、前記第１の直列通信
    リンク（１４００'）全体に運ばれる通常のデータ・フ
    ローに導入する段階と、 前記第１の通信リンク（１４００'）とファンアウト回
    路によって、同じ入力グループに属するスイッチング構
    造の非逐次化手段に伝播されるデータ・フローにおい
    て、前記ＦＣＸ信号を検出する段階と、 飽和したＰＩＮＴが受け取るデータ・フローが減少する
    ように、内部フロー制御送信（ＦＣＸ）信号を同じ出力
    グループに属するすべてのスイッチング構造に送る段階
    と、 を含む請求項２に記載のフロー制御方法。
  4. 【請求項４】ポート拡張モードで接続された１組ｎ×ｎ
    の独立した交換システムに基づいたスイッチング・アー
    キテクチャに適合された請求項１に記載のフロー制御方
    法であって、 ファンアウト回路または複製回路（６７１０、６７１
    １、６７１２、６７１３）によって、含まれるｎ個の基
    本スイッチング構造のうちの対応する入力ｉに送られる
    セルを受け取るようにそれぞれ配列されたｎ個のスイッ
    チング構造からなるｎ個の入力グループ（６１００〜６
    １０３、６１１０〜６１１３、６１２０〜６１２３、６
    １３０〜６１３３）と、 セルを同じ方向（ＳＣＡＬ６４１０−ｊ、ＳＣＡＬ６４
    １１−ｊ）に送る出力ポートｊをそれぞれ有する当該の
    出力グループのｎ個のスイッチング構造のｎ個の出力グ
    ループ（６１００〜６１３０、６１０１〜６１３１、６
    １０２〜６１３２、６１０３〜６１３３）に構成された
    ｎ×ｎのスイッチング構造のすべての組と、 共通の出力グループに属する基本スイッチング構造のフ
    ァンイン動作をそれぞれ実現するためのｎグループのフ
    ァンイン回路またはマージ回路（６８１０〜６８１３）
    と、 請求項２において定義されたようなＰＩＮＴ受信、ＰＩ
    ＮＴ送信、第１の逐次化手段（１１６０）および第２の
    非逐次化手段（１１８０）をそれぞれ含むｎ個のグルー
    プのＳＣＡＬ要素とを含み、 それぞれのスイッチング構造における飽和状態の発生を
    監視する段階と、 対応する内部フロー制御送信（ＦＣＸ）信号を、前記飽
    和したスイッチング構造にある逐次化手段に送る段階
    と、 フロー制御受信（ＦＣＲ）信号を、前記ファンイン回路
    に運ばれる通常のデータ・フローに導入する段階と、 前記入力グループに属するＳＣＡＬ内にある非逐次化手
    段が信号を受け取ることができるように、同じ入力グル
    ープに属するスイッチング構造と関連付けられたファン
    イン回路に前記フロー制御受信（ＦＣＲ）信号を伝播さ
    せる段階と、 飽和されたスイッチング・グループに入るデータ・フロ
    ーを減少させることができるように、前記ＦＣＲ信号を
    同じグループに属するＰＩＮＴ受信回路（５１１）に転
    送する段階と、 を含むフロー制御方法。
  5. 【請求項５】第１と第２の直列通信リンクが、８Ｂ／１
    ０Ｂコーディングによってコード化されたデータ・フロ
    ーを運び、さらに、このコード化に２つのカンマ文字を
    使用して、フロー制御受信とフロー制御送信の信号を送
    るための特別の帯域外チャネルを作成する請求項１ない
    し４のいずれか一項に記載の方法。
  6. 【請求項６】請求項１ないし４のいずれか一項に定義さ
    れた方法を実行するための交換システム。
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