JP2000068510A - ＧａＡｓを基本とする半導体基体上の酸化物層を含む製品及び製品の作製方法 - Google Patents
ＧａＡｓを基本とする半導体基体上の酸化物層を含む製品及び製品の作製方法Info
- Publication number
- JP2000068510A JP2000068510A JP11160428A JP16042899A JP2000068510A JP 2000068510 A JP2000068510 A JP 2000068510A JP 11160428 A JP11160428 A JP 11160428A JP 16042899 A JP16042899 A JP 16042899A JP 2000068510 A JP2000068510 A JP 2000068510A
- Authority
- JP
- Japan
- Prior art keywords
- gaas
- oxide layer
- semiconductor substrate
- essentially
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 103
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 230000000087 stabilizing effect Effects 0.000 claims abstract description 16
- 239000000203 mixture Substances 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 36
- 229910052706 scandium Inorganic materials 0.000 claims description 9
- 229910052727 yttrium Inorganic materials 0.000 claims description 9
- 238000011109 contamination Methods 0.000 claims description 6
- 229910052761 rare earth metal Inorganic materials 0.000 claims description 6
- 229910052688 Gadolinium Inorganic materials 0.000 claims description 4
- 229910052691 Erbium Inorganic materials 0.000 claims description 2
- 229910052765 Lutetium Inorganic materials 0.000 claims description 2
- 229910052779 Neodymium Inorganic materials 0.000 claims description 2
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- 229910052689 Holmium Inorganic materials 0.000 claims 1
- 239000010409 thin film Substances 0.000 abstract description 40
- 230000005669 field effect Effects 0.000 abstract description 11
- 239000013078 crystal Substances 0.000 abstract description 7
- 239000002131 composite material Substances 0.000 abstract description 3
- 150000001875 compounds Chemical class 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract description 3
- 238000010894 electron beam technology Methods 0.000 abstract 1
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 abstract 1
- 238000007740 vapor deposition Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 93
- 238000000151 deposition Methods 0.000 description 51
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 44
- 230000008021 deposition Effects 0.000 description 41
- 235000012431 wafers Nutrition 0.000 description 37
- 238000010586 diagram Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 238000011065 in-situ storage Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 238000001451 molecular beam epitaxy Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 238000005259 measurement Methods 0.000 description 8
- 239000003381 stabilizer Substances 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 230000008020 evaporation Effects 0.000 description 7
- 238000001704 evaporation Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 6
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 6
- 239000002585 base Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 239000000843 powder Substances 0.000 description 6
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000005424 photoluminescence Methods 0.000 description 5
- 230000006798 recombination Effects 0.000 description 5
- 238000005215 recombination Methods 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 241000894007 species Species 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000004020 luminiscence type Methods 0.000 description 3
- 230000005693 optoelectronics Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- 229910017857 MgGa Inorganic materials 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 239000012776 electronic material Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 235000003205 Smilax rotundifolia Nutrition 0.000 description 1
- 240000009022 Smilax rotundifolia Species 0.000 description 1
- 229910000756 V alloy Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 210000003969 blast cell Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000010549 co-Evaporation Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004993 emission spectroscopy Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- ZPDRQAVGXHVGTB-UHFFFAOYSA-N gallium;gadolinium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Gd+3] ZPDRQAVGXHVGTB-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/463—Mechanical treatment, e.g. grinding, ultrasonic treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
- C23C14/08—Oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/028—Coatings ; Treatment of the laser facets, e.g. etching, passivation layers or reflecting layers
Abstract
(57)【要約】
【課題】 本発明は、ＧａＡｓを基本とする半導体基体
上の酸化物層を含む製品及びその作製方法を提供する。 【解決手段】 ＧａＡｓを基本とする半導体基体上の酸
化物層を含み、酸化物上の金属層を有し、基体は酸化物
層に電界を印加するのを容易にする製品が、述べられて
いる。酸化物と半導体基体間の界面は、デバイス級の品
質をもつ。従来技術の教えと異なり、酸化物は本質的に
純粋なＧａ2Ｏ3でなく、代わりに組成ＧａxＡyＯz をも
つ。ここで、ＡはＧａを３＋酸化状態に安定化させるの
に適した電気的に正の安定化元素である。更に、ｘ≧０
で、ｚはＧａとＡの両方が本質的に十分酸化されるとい
う要件を満すように選択され、ｙ／（ｘ＋ｙ）は０．１
より大きい。Ａは典型的な場合、Ｓｃ、Ｙ、希土類元素
及びアルカリ土類元素から、選択される。本発明に従う
製品は、たとえば反転チャネルを有するプレーナエンハ
ンスメントモードＭＯＳ−ＦＥＴを含む。上述のような
製品を作製する方法も述べられている。
上の酸化物層を含む製品及びその作製方法を提供する。 【解決手段】 ＧａＡｓを基本とする半導体基体上の酸
化物層を含み、酸化物上の金属層を有し、基体は酸化物
層に電界を印加するのを容易にする製品が、述べられて
いる。酸化物と半導体基体間の界面は、デバイス級の品
質をもつ。従来技術の教えと異なり、酸化物は本質的に
純粋なＧａ2Ｏ3でなく、代わりに組成ＧａxＡyＯz をも
つ。ここで、ＡはＧａを３＋酸化状態に安定化させるの
に適した電気的に正の安定化元素である。更に、ｘ≧０
で、ｚはＧａとＡの両方が本質的に十分酸化されるとい
う要件を満すように選択され、ｙ／（ｘ＋ｙ）は０．１
より大きい。Ａは典型的な場合、Ｓｃ、Ｙ、希土類元素
及びアルカリ土類元素から、選択される。本発明に従う
製品は、たとえば反転チャネルを有するプレーナエンハ
ンスメントモードＭＯＳ−ＦＥＴを含む。上述のような
製品を作製する方法も述べられている。
Description
【０００１】
【関連出願の相互参照】本出願は１９９６年１０月３１
日に出願された米国特許出願第０８／７４１，０１０号
と一部連続するものであり、それは１９９５年３月２２
日に出願された米国特許出願第０８／４０８，６７８号
と一部連続するものであり、それは１９９４年３月２３
日に出願された米国特許出願第０８／２１７，３３２
号、現在米国特許第５，５５０，０８９号と一部連続す
るものである。
日に出願された米国特許出願第０８／７４１，０１０号
と一部連続するものであり、それは１９９５年３月２２
日に出願された米国特許出願第０８／４０８，６７８号
と一部連続するものであり、それは１９９４年３月２３
日に出願された米国特許出願第０８／２１７，３３２
号、現在米国特許第５，５５０，０８９号と一部連続す
るものである。
【０００２】
【技術分野】本発明はＧａＡｓを基本とした半導体基体
上の酸化物層を含む製品、たとえば電界効果トランジス
タ（ＦＥＴ）及びそのような製品の作製方法に係わる。
上の酸化物層を含む製品、たとえば電界効果トランジス
タ（ＦＥＴ）及びそのような製品の作製方法に係わる。
【０００３】
【本発明の背景】ＧａＡｓを基本とするトランジスタ及
び回路は、特にＧａＡｓ中の比較的高い電子移動度、半
絶縁性ＧａＡｓ基板が入手できること及び製造プロセス
が比較的簡単であることのため、たとえば無線通信装置
などに、広く用いられている。
び回路は、特にＧａＡｓ中の比較的高い電子移動度、半
絶縁性ＧａＡｓ基板が入手できること及び製造プロセス
が比較的簡単であることのため、たとえば無線通信装置
などに、広く用いられている。
【０００４】Ｓｉを基本とする金属−酸化物−半導体
（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）が知られて
おり、広く用いられている。Ｓｉを基本とするＭＯＳ−
ＦＥＴの利点の中には、簡便さ、低パワー及び低価格が
ある。最も一般的なＳｉを基本とするＭＯＳ−ＦＥＴは
エンハンスメント型ＭＯＳ−ＦＥＴで、それはゼロゲー
ト電圧で“ノーマリーオフ”である。
（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）が知られて
おり、広く用いられている。Ｓｉを基本とするＭＯＳ−
ＦＥＴの利点の中には、簡便さ、低パワー及び低価格が
ある。最も一般的なＳｉを基本とするＭＯＳ−ＦＥＴは
エンハンスメント型ＭＯＳ−ＦＥＴで、それはゼロゲー
ト電圧で“ノーマリーオフ”である。
【０００５】周知のように、ＳｉＭＯＳ−ＦＥＴ技術に
おける重要な要因は、高品質で安定かつ制御性のよいシ
リコン酸化物層が、Ｓｉウエハの従来の（１００）面上
に形成できる容易さである。これにはＳｉ／シリコン酸
化物界面における非常に低い（たとえば１０10ｃｍ-2ｅ
Ｖ-1又はそれ以下）の表面準位密度が含まれる。
おける重要な要因は、高品質で安定かつ制御性のよいシ
リコン酸化物層が、Ｓｉウエハの従来の（１００）面上
に形成できる容易さである。これにはＳｉ／シリコン酸
化物界面における非常に低い（たとえば１０10ｃｍ-2ｅ
Ｖ-1又はそれ以下）の表面準位密度が含まれる。
【０００６】ＧａＡｓを基本とするＭＯＳ−ＦＥＴに
は、多くの努力がなされてきた。たとえば、ティー・ミ
ムラ（Ｔ．Ｍｉｍｕｒａ）ら、アイ・イー・イー・イー
・トランスアクションズ・オン・エレクトロン・デバイ
シズ（IEEE Transactions on Electron Devices）、第
ＥＤ−２７（６）巻、１１４７頁（１９８０年６月）
を、初期の仕事のレビューに参照されたい。この論文の
著者は、これまで得られた結果の主たるものは、将来を
約束させるものであるが、デバイスのｄｃ及び低周波動
作における異常な振舞いを含むいくつかの技術的問題が
残っていると結論している（１１５４頁）。疑いもな
く、これらの問題はＧａＡｓＭＯＳ系に含まれる高密度
の表面準位密度に付随している。また、エイ・コルクホ
ウン（Ａ．Ｃｏｌｑｕｈｏｕｎ）ら、アイ・イー・イー
・イー・トランスアクションズ・オン・エレクトロン・
デバイシズ（IEEE Transactions on Electron Device
s）、第ＥＤ２５（３）巻、３７５頁（１９７８年３
月）及びエイチ・タカギ（Ｈ．Ｔａｋａｇｉ）ら、アイ
・イー・イー・イー・トランスアクションズ・オン・エ
レクトロン・デバイシズ（IEEE Transactions on Elect
ron Devices）、第ＥＤ２５（５）巻、５５１頁（１９
７８年５月）も参照のこと。前者はチャネルの厚さを規
定するエッチングされた刻み目を含むデバイスについ
て、明らかにしている。そのような非平坦構造は、くり
返し作ることが比較的難しく、プレーナＭＯＳ−ＦＥＴ
より望ましくない。
は、多くの努力がなされてきた。たとえば、ティー・ミ
ムラ（Ｔ．Ｍｉｍｕｒａ）ら、アイ・イー・イー・イー
・トランスアクションズ・オン・エレクトロン・デバイ
シズ（IEEE Transactions on Electron Devices）、第
ＥＤ−２７（６）巻、１１４７頁（１９８０年６月）
を、初期の仕事のレビューに参照されたい。この論文の
著者は、これまで得られた結果の主たるものは、将来を
約束させるものであるが、デバイスのｄｃ及び低周波動
作における異常な振舞いを含むいくつかの技術的問題が
残っていると結論している（１１５４頁）。疑いもな
く、これらの問題はＧａＡｓＭＯＳ系に含まれる高密度
の表面準位密度に付随している。また、エイ・コルクホ
ウン（Ａ．Ｃｏｌｑｕｈｏｕｎ）ら、アイ・イー・イー
・イー・トランスアクションズ・オン・エレクトロン・
デバイシズ（IEEE Transactions on Electron Device
s）、第ＥＤ２５（３）巻、３７５頁（１９７８年３
月）及びエイチ・タカギ（Ｈ．Ｔａｋａｇｉ）ら、アイ
・イー・イー・イー・トランスアクションズ・オン・エ
レクトロン・デバイシズ（IEEE Transactions on Elect
ron Devices）、第ＥＤ２５（５）巻、５５１頁（１９
７８年５月）も参照のこと。前者はチャネルの厚さを規
定するエッチングされた刻み目を含むデバイスについ
て、明らかにしている。そのような非平坦構造は、くり
返し作ることが比較的難しく、プレーナＭＯＳ−ＦＥＴ
より望ましくない。
【０００７】ミムラ（Ｍｉｍｕｒａ）らによって指摘さ
れているように、初期のデバイスは高密度の界面準位を
含む低品質のゲート酸化物／ＧａＡｓ界面の影響を受け
た。近年、この問題に本質的な努力が向けられている。
れているように、初期のデバイスは高密度の界面準位を
含む低品質のゲート酸化物／ＧａＡｓ界面の影響を受け
た。近年、この問題に本質的な努力が向けられている。
【０００８】たとえば、米国特許第５，４５１，５４８
号は、Ｇｄ3Ｇａ5Ｏ12の高純度単結晶からｅ−ビーム蒸
着により、ＧａＡｓ上にＧａ2Ｏ3薄膜を形成することに
ついて、明らかにしている。また、米国特許第５，５５
０，０８９号及び米国特許出願第０８／４０８，６７８
号（それぞれこのＣＩＰ出願の祖母となる特許及び母と
なる特許で、ここに参照文献として含まれる。）を参照
されたい。これらは１０11ｃｍ-2ｅＶ-1より低い禁制帯
中央の界面準位密度を有するＧａＡｓ／Ｇａ2Ｏ3 構造
について、明らかにしている。また、たとえばエム・パ
スラック（Ｍ．Ｐａｓｓｌａｃｋ）ら、アプライド・フ
ィジックス・レターズ（Applied Physics Letters）、
第６９（３）巻、３０２頁（１９９６年７月）を参照さ
れたい。これはその場分子線エピタキーを用いて作られ
た低界面準位密度ＧａＡｓ／Ｇａ2Ｏ3／ＳiＯ2構造の熱
力学的かつ光化学的安定性について、報告している。他
の適切な文献は、エム・パスラック（Ｍ．Ｐａｓｓｌａ
ｃｋ）ら、アプライド・フィジックス・レターズ（Appl
ied Physics Letters）、第６８（８）巻、１０９９頁
（１９９６年２月）、及びエム・ホン（Ｍ．Ｈｏｎｇ）
ら、ジャーナル・オブ・バキアム・サイエンス・アンド
・テクノロジー（J of Vacuum Science andTechnolog
y）Ｂ、第１４（３）巻、２２９７頁（１９９６年５月
／６月）である。
号は、Ｇｄ3Ｇａ5Ｏ12の高純度単結晶からｅ−ビーム蒸
着により、ＧａＡｓ上にＧａ2Ｏ3薄膜を形成することに
ついて、明らかにしている。また、米国特許第５，５５
０，０８９号及び米国特許出願第０８／４０８，６７８
号（それぞれこのＣＩＰ出願の祖母となる特許及び母と
なる特許で、ここに参照文献として含まれる。）を参照
されたい。これらは１０11ｃｍ-2ｅＶ-1より低い禁制帯
中央の界面準位密度を有するＧａＡｓ／Ｇａ2Ｏ3 構造
について、明らかにしている。また、たとえばエム・パ
スラック（Ｍ．Ｐａｓｓｌａｃｋ）ら、アプライド・フ
ィジックス・レターズ（Applied Physics Letters）、
第６９（３）巻、３０２頁（１９９６年７月）を参照さ
れたい。これはその場分子線エピタキーを用いて作られ
た低界面準位密度ＧａＡｓ／Ｇａ2Ｏ3／ＳiＯ2構造の熱
力学的かつ光化学的安定性について、報告している。他
の適切な文献は、エム・パスラック（Ｍ．Ｐａｓｓｌａ
ｃｋ）ら、アプライド・フィジックス・レターズ（Appl
ied Physics Letters）、第６８（８）巻、１０９９頁
（１９９６年２月）、及びエム・ホン（Ｍ．Ｈｏｎｇ）
ら、ジャーナル・オブ・バキアム・サイエンス・アンド
・テクノロジー（J of Vacuum Science andTechnolog
y）Ｂ、第１４（３）巻、２２９７頁（１９９６年５月
／６月）である。
【０００９】しかし、多くの研究者が長年多大の努力を
してきたにもかかわらず、かつ今日まで多くの発表があ
ったにもかかわらず、知る限り商業的な要件にあうＧａ
Ａｓを基本とするＭＯＳ−ＦＥＴを作製することは、不
可能である。具体的には、高品質の低界面状態密度Ｇａ
Ａｓ／Ｇａ2Ｏ3試験構造の形成には成功したにもかかわ
らず、実際のＭＯＳ−ＦＥＴの半導体／ゲート酸化物界
面に、反転層が形成できるだけの界面品質を保ったＧａ
ＡｓＭＯＳ−ＦＥＴ（エンハンスメント型ＭＯＳ−ＦＥ
Ｔを含む）を作製するプロセスを考案することは、明ら
かに不可能であった。
してきたにもかかわらず、かつ今日まで多くの発表があ
ったにもかかわらず、知る限り商業的な要件にあうＧａ
Ａｓを基本とするＭＯＳ−ＦＥＴを作製することは、不
可能である。具体的には、高品質の低界面状態密度Ｇａ
Ａｓ／Ｇａ2Ｏ3試験構造の形成には成功したにもかかわ
らず、実際のＭＯＳ−ＦＥＴの半導体／ゲート酸化物界
面に、反転層が形成できるだけの界面品質を保ったＧａ
ＡｓＭＯＳ−ＦＥＴ（エンハンスメント型ＭＯＳ−ＦＥ
Ｔを含む）を作製するプロセスを考案することは、明ら
かに不可能であった。
【００１０】許容しうるＧａＡｓを基本とするＭＯＳ−
ＦＥＴ技術が存在しないため、たとえばＧａＡｓを基本
とする集積回路は、二重電圧源を必要とし、パワー消費
が比較的高く、その結果電池寿命は比較的短く、たとえ
ば電池パワー供給個人用通信デバイスにおいて、比較的
複雑な回路を必要とする。
ＦＥＴ技術が存在しないため、たとえばＧａＡｓを基本
とする集積回路は、二重電圧源を必要とし、パワー消費
が比較的高く、その結果電池寿命は比較的短く、たとえ
ば電池パワー供給個人用通信デバイスにおいて、比較的
複雑な回路を必要とする。
【００１１】商業的に許容しうるＧａＡｓを基本とする
ＭＯＳ−ＦＥＴが入手できることに伴う重要な利点を考
えると、そのようなデバイス、特にエンハンスメントモ
ード（ノーマリー“オフ”）ＭＯＳ−ＦＥＴを実現する
ことは、非常に望ましいことであろう。本明細書は、そ
のようなデバイスを明らかにする。これはまた低ゲート
酸化物／半導体界面状態密度をもたらし、この低状態密
度をその後のプロセス工程を通して保つことができるよ
うなデバイスの作製プロセスの例も、明らかにする。
ＭＯＳ−ＦＥＴが入手できることに伴う重要な利点を考
えると、そのようなデバイス、特にエンハンスメントモ
ード（ノーマリー“オフ”）ＭＯＳ−ＦＥＴを実現する
ことは、非常に望ましいことであろう。本明細書は、そ
のようなデバイスを明らかにする。これはまた低ゲート
酸化物／半導体界面状態密度をもたらし、この低状態密
度をその後のプロセス工程を通して保つことができるよ
うなデバイスの作製プロセスの例も、明らかにする。
【００１２】
【本発明の要約】本ＣＩＰ出願の先行出願は、禁制帯中
央の低状態密度をもたらす適切な光学特性を有する薄膜
被覆を含む光電子ＩＩＩ−Ｖ半導体デバイスの例を、明
らかにしている。それはまた必要な界面特性をもたらす
薄い誘電体薄膜を含むＩＩＩ−Ｖ半導体に対し、反転、
空乏又は蓄積チャネル用の電界効果デバイスも明らかに
している。それはまた、その薄膜は電子的ＩＩＩ−Ｖデ
バイスの露出された表面上の不活性化に適用できること
も、明らかにしている。この薄膜はたとえば単結晶高純
度Ｇｄ3Ｇａ5Ｏ12複合化合物を、４０ないし３７０℃の
範囲内の温度に保たれた基板上に、１×１０-10Ｔｏｒ
ｒ 又はそれ以上のバックグランド圧で、電子ビーム蒸
着して作製したＧａ2Ｏ3誘電体薄膜を含む。
央の低状態密度をもたらす適切な光学特性を有する薄膜
被覆を含む光電子ＩＩＩ−Ｖ半導体デバイスの例を、明
らかにしている。それはまた必要な界面特性をもたらす
薄い誘電体薄膜を含むＩＩＩ−Ｖ半導体に対し、反転、
空乏又は蓄積チャネル用の電界効果デバイスも明らかに
している。それはまた、その薄膜は電子的ＩＩＩ−Ｖデ
バイスの露出された表面上の不活性化に適用できること
も、明らかにしている。この薄膜はたとえば単結晶高純
度Ｇｄ3Ｇａ5Ｏ12複合化合物を、４０ないし３７０℃の
範囲内の温度に保たれた基板上に、１×１０-10Ｔｏｒ
ｒ 又はそれ以上のバックグランド圧で、電子ビーム蒸
着して作製したＧａ2Ｏ3誘電体薄膜を含む。
【００１３】このＣＩＰ出願の先行出願は、主表面を有
し、更に主表面上に配置された誘電体材料の層を含むＧ
ａＡｓを基本とする半導体基本（たとえばＧａＡｓ又は
Ｇａ及びＡｓを含む三元又は四元ＩＩＩ−Ｖ合金）を含
む製品の作製方法を、明らかにしている。少なくとも半
導体／誘電体界面において、誘電体材料は本質的にＧａ
2Ｏ3から成る。この方法は半導体基体を準備すること、
主表面上に誘電体材料の層を形成することを含み、前記
形成は主表面上に誘電体材料の第１の単原子層を（時刻
ｔmで）完成させることを含む。
し、更に主表面上に配置された誘電体材料の層を含むＧ
ａＡｓを基本とする半導体基本（たとえばＧａＡｓ又は
Ｇａ及びＡｓを含む三元又は四元ＩＩＩ−Ｖ合金）を含
む製品の作製方法を、明らかにしている。少なくとも半
導体／誘電体界面において、誘電体材料は本質的にＧａ
2Ｏ3から成る。この方法は半導体基体を準備すること、
主表面上に誘電体材料の層を形成することを含み、前記
形成は主表面上に誘電体材料の第１の単原子層を（時刻
ｔmで）完成させることを含む。
【００１４】重要なことは、主表面は時刻のある点
（tc）において、主表面が本質的に原子的に清浄である
ように、（たとえば基板上に半導体層をＭＢＥ成長する
か、あるいは適当に清浄化又はへき開することにより）
準備することである。ここで、もし表面におけるフェル
ミ準位を禁制帯内の任意のエネルギーに自由に動かすこ
とができるなら、非−（１１１）表面上の非−（１０
０）面（たとえば（１１０）は“本質的に原子的に清
浄”と考えることができる。表面におけるフェルミ準位
が自由に動けるか否かは、周知の方法、すなわち光放射
スペクトロスコピーにより、その場で決まることができ
る。たとえば、ピー・スキース（Ｐ．Ｓｋｅａｔｈ）
ら、ジャーナル・バキアム・サイエンス・アンド・テク
ノロジー（J, Vacuum Science and Technology）、第１
６巻、１１４３（１９７９）及びダヴリュ・イー・スパ
イサ（Ｗ．Ｅ．Ｓｐｉｃｅｒ）ら、ジャーナル・バキア
ム・サイエンス・アンド・テクノロジー（J, Vac, Scie
nce and Technorogy）、第１７（５）巻、１０１９頁
（１９８０）を参照のこと。上述の条件は、典型的な場
合、（１００）面には適用できない。従って、（１０
０）面はもし不純物原子による表面被覆が、単原子層の
１％以下（典型的な場合、本質的に１％以下）、好まし
くは単原子層の０．１％以下なら、“本質的に原子的に
清浄”と考えられる。不純物原子による被覆の程度は、
周知の技術（ＸＰＳ）により、測定できる。たとえばピ
ー・ピアネッタ（Ｐ．Ｐｉａｎｅｔｔａ）ら、フィジカ
ル・レビュー・レターズ（Phys, Rev, Letters）、第３
５（２０）巻、１３５６頁（１９７５）を参照のこと。
（tc）において、主表面が本質的に原子的に清浄である
ように、（たとえば基板上に半導体層をＭＢＥ成長する
か、あるいは適当に清浄化又はへき開することにより）
準備することである。ここで、もし表面におけるフェル
ミ準位を禁制帯内の任意のエネルギーに自由に動かすこ
とができるなら、非−（１１１）表面上の非−（１０
０）面（たとえば（１１０）は“本質的に原子的に清
浄”と考えることができる。表面におけるフェルミ準位
が自由に動けるか否かは、周知の方法、すなわち光放射
スペクトロスコピーにより、その場で決まることができ
る。たとえば、ピー・スキース（Ｐ．Ｓｋｅａｔｈ）
ら、ジャーナル・バキアム・サイエンス・アンド・テク
ノロジー（J, Vacuum Science and Technology）、第１
６巻、１１４３（１９７９）及びダヴリュ・イー・スパ
イサ（Ｗ．Ｅ．Ｓｐｉｃｅｒ）ら、ジャーナル・バキア
ム・サイエンス・アンド・テクノロジー（J, Vac, Scie
nce and Technorogy）、第１７（５）巻、１０１９頁
（１９８０）を参照のこと。上述の条件は、典型的な場
合、（１００）面には適用できない。従って、（１０
０）面はもし不純物原子による表面被覆が、単原子層の
１％以下（典型的な場合、本質的に１％以下）、好まし
くは単原子層の０．１％以下なら、“本質的に原子的に
清浄”と考えられる。不純物原子による被覆の程度は、
周知の技術（ＸＰＳ）により、測定できる。たとえばピ
ー・ピアネッタ（Ｐ．Ｐｉａｎｅｔｔａ）ら、フィジカ
ル・レビュー・レターズ（Phys, Rev, Letters）、第３
５（２０）巻、１３５６頁（１９７５）を参照のこと。
【００１５】更に、少なくとも時刻ｔcからｔmの間、半
導体基体は低圧雰囲気（典型的な場合ＵＨＶ）中に保た
れる。条件（時間、圧力、温度等）は、時ｔ＝ｔmにお
いて、不純物原子により表面の被覆が、単原子層の１％
以下であるように選択される。この条件は、典型的な場
合、もし圧力ｐ（ｔ）が
導体基体は低圧雰囲気（典型的な場合ＵＨＶ）中に保た
れる。条件（時間、圧力、温度等）は、時ｔ＝ｔmにお
いて、不純物原子により表面の被覆が、単原子層の１％
以下であるように選択される。この条件は、典型的な場
合、もし圧力ｐ（ｔ）が
【数１】 がせいぜい１００ラングミュアであるように選択されれ
ば満される。“ラングミュア”は表面露出の従来の尺
度、すなわち１×１０-6Ｔｏｒｒ秒である。好ましい実
施例において、積分の値は５０以下、１０ラングミュア
以下ですらある。ｐ（ｔ）はＯ2、ＣＯ、Ｈ2Ｏのような
不純物種による圧力で、成長種による圧力又はＡｓのよ
うな表面安定剤による圧力は含まない。
ば満される。“ラングミュア”は表面露出の従来の尺
度、すなわち１×１０-6Ｔｏｒｒ秒である。好ましい実
施例において、積分の値は５０以下、１０ラングミュア
以下ですらある。ｐ（ｔ）はＯ2、ＣＯ、Ｈ2Ｏのような
不純物種による圧力で、成長種による圧力又はＡｓのよ
うな表面安定剤による圧力は含まない。
【００１６】上述のように形成されたＧａＡｓを基本と
する半導体／Ｇａ2Ｏ3界面は、非常に低密度の界面状態
（たとえば ＜１０11／ｃｍ2・ｅＶ）及び低表面再結合
速度（たとえば ＜１０4ｃｍ／秒）をもつとともに、ｎ
形及びｐ形材料の両方で反転が観測されるだけでなく、
高い熱化学的及び光化学的安定性をもつ。これらの値
は、室温（２０℃）まで保たれる。これらの有利な特性
のすべてが（１００）面で観測され、従ってＭＯＳ−Ｆ
ＥＴ、ＨＢＴ及び太陽電池のような電子デバイスととも
に、レーザ、ＬＥＤ及び検出器のような光−電子デバイ
スに対して、直接適用される。しかし、この方式は（１
００）面に限定されない。
する半導体／Ｇａ2Ｏ3界面は、非常に低密度の界面状態
（たとえば ＜１０11／ｃｍ2・ｅＶ）及び低表面再結合
速度（たとえば ＜１０4ｃｍ／秒）をもつとともに、ｎ
形及びｐ形材料の両方で反転が観測されるだけでなく、
高い熱化学的及び光化学的安定性をもつ。これらの値
は、室温（２０℃）まで保たれる。これらの有利な特性
のすべてが（１００）面で観測され、従ってＭＯＳ−Ｆ
ＥＴ、ＨＢＴ及び太陽電池のような電子デバイスととも
に、レーザ、ＬＥＤ及び検出器のような光−電子デバイ
スに対して、直接適用される。しかし、この方式は（１
００）面に限定されない。
【００１７】このＣＩＰ出願の先行出願は更に、低ゲー
ト酸化物／半導体禁制帯中央界面状態密度を含む改善さ
れたＧａＡｓを基本とするＭＯＳ−ＦＥＴを含む製品
（たとえばＩＣ又はＩＣを含む個人用通信デバイス）
を、明らかにしている。
ト酸化物／半導体禁制帯中央界面状態密度を含む改善さ
れたＧａＡｓを基本とするＭＯＳ−ＦＥＴを含む製品
（たとえばＩＣ又はＩＣを含む個人用通信デバイス）
を、明らかにしている。
【００１８】より具体的には、先行出願はＧａＡｓを基
本とするＭＯＳ−ＦＥＴを含む製品を明らかにしてお
り、それは主表面を有するＧａＡｓ基板、主表面から基
板中に延びる第１の電動形の２つの分離された領域（そ
れぞれ“ソース”及び“ドレイン”と指定される）、前
記ソース及びドレインのそれぞれの上に配置された金属
接触、ソース及びドレイン間の主表面上に配置された酸
化物層（“ゲート酸化物”と指定される）及びゲート酸
化物層上に配置されたゲート金属接触を含む。
本とするＭＯＳ−ＦＥＴを含む製品を明らかにしてお
り、それは主表面を有するＧａＡｓ基板、主表面から基
板中に延びる第１の電動形の２つの分離された領域（そ
れぞれ“ソース”及び“ドレイン”と指定される）、前
記ソース及びドレインのそれぞれの上に配置された金属
接触、ソース及びドレイン間の主表面上に配置された酸
化物層（“ゲート酸化物”と指定される）及びゲート酸
化物層上に配置されたゲート金属接触を含む。
【００１９】重要なことは、ＭＯＳ−ＦＥＴはプレーナ
デバイス（すなわち、半導体表面は平坦で、エッチング
されたくぼみやエピタキシャル再成長がない）で、ソー
ス及びドレイン領域は第２の電動形のＧａＡｓ材料中に
延び、ゲート酸化物層はＧａ2Ｏ3 を含み（典型的な場
合、本質的にＧａ2Ｏ3から成る）、ゲート酸化物／半導
体界面はせいぜい５×１０10ｃｍ-2ｅＶ-1 の禁制帯中
央の界面状態密度をもち、ＭＯＳ−ＦＥＴはゲート金属
接触に電圧を印加した時、ソース及びドレイン間に第１
の電動形のチャネルが形成されるのに適したエンハンス
メントモードＭＯＳ−ＦＥＴであることである。
デバイス（すなわち、半導体表面は平坦で、エッチング
されたくぼみやエピタキシャル再成長がない）で、ソー
ス及びドレイン領域は第２の電動形のＧａＡｓ材料中に
延び、ゲート酸化物層はＧａ2Ｏ3 を含み（典型的な場
合、本質的にＧａ2Ｏ3から成る）、ゲート酸化物／半導
体界面はせいぜい５×１０10ｃｍ-2ｅＶ-1 の禁制帯中
央の界面状態密度をもち、ＭＯＳ−ＦＥＴはゲート金属
接触に電圧を印加した時、ソース及びドレイン間に第１
の電動形のチャネルが形成されるのに適したエンハンス
メントモードＭＯＳ−ＦＥＴであることである。
【００２０】上述のＭＯＳ−ＦＥＴはこのＣＩＴ出願の
祖母に当たる出願中で述べられている型のゲート酸化物
を含む。好ましい実施例において、ゲート金属接触は、
ゲート酸化物層の上に直接配置されており、ゲート酸化
物及びゲート金属接触間にキャップ層（たとえばＳi
Ｏ2）はない。別の好ましい実施例においては、両方が
プレーナデバイスの型（エッチングされたくぼみ又はエ
ピタキシャル再成長がない）で共通の基板上に配置され
た本発明に従う相補ＭＯＳ−ＦＥＴであるか本発明に従
うＭＯＳ−ＦＥＴとＭＥＳ−ＦＥＴが共通の基板上に含
まれる。
祖母に当たる出願中で述べられている型のゲート酸化物
を含む。好ましい実施例において、ゲート金属接触は、
ゲート酸化物層の上に直接配置されており、ゲート酸化
物及びゲート金属接触間にキャップ層（たとえばＳi
Ｏ2）はない。別の好ましい実施例においては、両方が
プレーナデバイスの型（エッチングされたくぼみ又はエ
ピタキシャル再成長がない）で共通の基板上に配置され
た本発明に従う相補ＭＯＳ−ＦＥＴであるか本発明に従
うＭＯＳ−ＦＥＴとＭＥＳ−ＦＥＴが共通の基板上に含
まれる。
【００２１】従来技術は低界面状態密度を有するＧａ2
Ｏ3／ＧａＡｓ試験構造の作製技術を教えているが、実
際のＭＯＳ−ＦＥＴを形成するのに必要なその後のプロ
セス工程を通して、低界面状態密度を保持することは、
一般に不可能であった。従って、本明細書の重要な点
は、低界面状態密度を実現するだけでなく、保持するこ
とができるＧａＡｓを基本とするＭＯＳ−ＦＥＴの作製
方法を開発したことである。
Ｏ3／ＧａＡｓ試験構造の作製技術を教えているが、実
際のＭＯＳ−ＦＥＴを形成するのに必要なその後のプロ
セス工程を通して、低界面状態密度を保持することは、
一般に不可能であった。従って、本明細書の重要な点
は、低界面状態密度を実現するだけでなく、保持するこ
とができるＧａＡｓを基本とするＭＯＳ−ＦＥＴの作製
方法を開発したことである。
【００２２】先行出願は低ゲート酸化物／半導体禁制帯
中央界面状態密度を含む改善された特性を有するＧａＡ
ｓを基本とするエンハンスメントモードＭＯＳ−ＦＥＴ
を含む製品の作製方法を明らかにしている。この方法の
重要な点は、ゲート酸化物の堆積前に、その場表面再構
成をすること及び少なくとも好ましい実施例において、
ゲート酸化物堆積の後、高温（典型的な場合＞３００
℃）の工程が行われないように、工程を作ることであ
る。この方法は共通の基板上に相補ＭＯＳ−ＦＥＴを作
製すること又は共通の基板上にＭＯＳ−ＦＥＴ及びＭＥ
Ｓ−ＦＥＴを作製することに容易に適応できる。
中央界面状態密度を含む改善された特性を有するＧａＡ
ｓを基本とするエンハンスメントモードＭＯＳ−ＦＥＴ
を含む製品の作製方法を明らかにしている。この方法の
重要な点は、ゲート酸化物の堆積前に、その場表面再構
成をすること及び少なくとも好ましい実施例において、
ゲート酸化物堆積の後、高温（典型的な場合＞３００
℃）の工程が行われないように、工程を作ることであ
る。この方法は共通の基板上に相補ＭＯＳ−ＦＥＴを作
製すること又は共通の基板上にＭＯＳ−ＦＥＴ及びＭＥ
Ｓ−ＦＥＴを作製することに容易に適応できる。
【００２３】以下で詳細に述べるように、この一部分連
続した明細書は、ＧａＡｓを基本とする半導体上の新し
い誘電体層を含む製品及びその製品の作製方法を、明ら
かにする。
続した明細書は、ＧａＡｓを基本とする半導体上の新し
い誘電体層を含む製品及びその製品の作製方法を、明ら
かにする。
【００２４】より具体的には、その製品はＧａＡｓを基
本とする半導体基体上で、それと界面を形成する酸化物
層を含む。製品は更に、酸化物層と半導体基体のそれぞ
れの上に配置された金属接触を含む。界面に付随して、
禁制帯中央の界面状態密度は２０℃において、高々１×
１０11ｃｍ-2ｅＶ-1である。
本とする半導体基体上で、それと界面を形成する酸化物
層を含む。製品は更に、酸化物層と半導体基体のそれぞ
れの上に配置された金属接触を含む。界面に付随して、
禁制帯中央の界面状態密度は２０℃において、高々１×
１０11ｃｍ-2ｅＶ-1である。
【００２５】重要なことは、酸化物層は全体的な組成Ｇ
ａxＡyＯz を有し、Ｇａは本質的に３＋酸化状態にあ
り、ＡはＧａを３＋酸化状態に安定化させるための１な
いし複数の電気的に正の安定化元素、ｘはゼロ又はそれ
以上、ｙ／（ｘ＋ｙ）は０．１かそれ以上、ｚはＧａと
Ａが本質的に十分酸化されるという条件を満すのに十分
なものであることである。ここでＧａ及びＡは、各元素
の少なくとも８０％（好ましくは少なくとも９０％）
が、十分酸化される、すなわち元素の最高に酸化された
状態にあれば、“本質的に十分酸化された”と考えられ
る。Ａの最高に酸化された状態はＡに依存する。たとえ
ば、もしＡがアルカリ土類なら、状態は２＋で、もしＡ
がＳｃ、Ｙ又は希土類元素なら、状態はしばしば３＋で
あるが、必ずしもそうではない。
ａxＡyＯz を有し、Ｇａは本質的に３＋酸化状態にあ
り、ＡはＧａを３＋酸化状態に安定化させるための１な
いし複数の電気的に正の安定化元素、ｘはゼロ又はそれ
以上、ｙ／（ｘ＋ｙ）は０．１かそれ以上、ｚはＧａと
Ａが本質的に十分酸化されるという条件を満すのに十分
なものであることである。ここでＧａ及びＡは、各元素
の少なくとも８０％（好ましくは少なくとも９０％）
が、十分酸化される、すなわち元素の最高に酸化された
状態にあれば、“本質的に十分酸化された”と考えられ
る。Ａの最高に酸化された状態はＡに依存する。たとえ
ば、もしＡがアルカリ土類なら、状態は２＋で、もしＡ
がＳｃ、Ｙ又は希土類元素なら、状態はしばしば３＋で
あるが、必ずしもそうではない。
【００２６】製品の作製方法はＧａＡｓを基本とする半
導体基体を準備すること、基体の主表面の少なくとも一
部が、本質的に原子的に清浄化され、かつ本質的に原子
的に秩序だっているように、基体を処理すること、半導
体基体を汚染に本質的に露出することなく、本質的に原
子的に清浄化され、秩序だっている表面上に、酸化物層
を形成すること、及び金属接触を形成することを含む。
導体基体を準備すること、基体の主表面の少なくとも一
部が、本質的に原子的に清浄化され、かつ本質的に原子
的に秩序だっているように、基体を処理すること、半導
体基体を汚染に本質的に露出することなく、本質的に原
子的に清浄化され、秩序だっている表面上に、酸化物層
を形成すること、及び金属接触を形成することを含む。
【００２７】重要なことは、第１の形成工程は、酸化物
層が全体的な組成ＧａxＡyＯz をもち、Ｇａが本質的に
３＋イオン化状態にあり、ＡはＧａを３＋イオン化状態
に安定化するための１ないし複数の電気的に正の安定化
元素で、ｘは０かそれ以上、ｙ／（ｘ＋ｙ）は０．１又
はそれ以上、ｚはＧａ及びＡが本質的に十分酸化される
という条件を満すのに十分なものであることである。
層が全体的な組成ＧａxＡyＯz をもち、Ｇａが本質的に
３＋イオン化状態にあり、ＡはＧａを３＋イオン化状態
に安定化するための１ないし複数の電気的に正の安定化
元素で、ｘは０かそれ以上、ｙ／（ｘ＋ｙ）は０．１又
はそれ以上、ｚはＧａ及びＡが本質的に十分酸化される
という条件を満すのに十分なものであることである。
【００２８】製品の一実施例において、酸化物はＧａと
Ａの両方を含み、安定化元素ＡはＳｃ、Ｙ又は希土類元
素（原子番号５７−７１）である。別の実施例におい
て、酸化物層は本質的にＧａを含まない安定化元素の酸
化物である。
Ａの両方を含み、安定化元素ＡはＳｃ、Ｙ又は希土類元
素（原子番号５７−７１）である。別の実施例におい
て、酸化物層は本質的にＧａを含まない安定化元素の酸
化物である。
【００２９】方法の一実施例において、酸化物層は２つ
（又はそれ以上の可能性もある）の堆積源から、同時に
堆積させることにより、形成される。源の１つはＧａ2
Ｏ3（典型的な場合、粉末状）を含み、他方はやはり典
型的な場合粉末状である安定化元素の酸化物（たとえば
Ｇｄ2Ｏ3）を含む。別の好ましい実施例において、酸化
物層はたとえばＧｄ2Ｏ3）である安定化元素の酸化物を
含む単一の堆積源から、堆積させることにより、形成さ
れる。
（又はそれ以上の可能性もある）の堆積源から、同時に
堆積させることにより、形成される。源の１つはＧａ2
Ｏ3（典型的な場合、粉末状）を含み、他方はやはり典
型的な場合粉末状である安定化元素の酸化物（たとえば
Ｇｄ2Ｏ3）を含む。別の好ましい実施例において、酸化
物層はたとえばＧｄ2Ｏ3）である安定化元素の酸化物を
含む単一の堆積源から、堆積させることにより、形成さ
れる。
【００３０】
【本発明の詳細な記述】本明細書は、たとえばＩＩＩ−
Ｖ半導体電子デバイス、特に反転チャネル用の電界効果
トランジスタ及び電子デバイスの露出された表面の状態
の不活性化に係る。図１は反転チャネル用の電界効果デ
バイス６０を概略的に表わし、それは電気端子６２及び
導電体６３を含む金属電界プレート６１に、制御電圧又
はバイアスを印加する手段を含む。誘電体薄膜６４は単
結晶高純度Ｇｄ3Ｇａ5Ｏ12複合化合物のずらした又はそ
の場電子ビーム蒸着により堆積させた一様で均一、高密
度誘電体層Ｇａ2Ｏ3層を含む。（ずらしたというのに対
し）その場という用語は、たとえばＵＨＶ雰囲気からと
り出すことなく、ＭＢＥ成長させた半導体層上に、前記
誘電体Ｇａ2Ｏ3薄膜を堆積させることを特徴とする。Ｉ
ＩＩ−Ｖ半導体６５はそれぞれｐ反転チャネル及びｎ反
転チャネル用に対し、弱いｎ形又は弱いｐ形である。オ
ーム性接触６６が回路を完成させる。そのようなデバイ
スの動作原理は、Ｓｉ−ＭＯＳＦＥＴ技術から良く知ら
れており、従って詳しくは述べない。（たとえばエス・
エム・シー（Ｓ．Ｍ．Ｓｚｅ）、“半導体デバイスの物
理”ジョン・ウィリー・アンド・サンズ３６６頁、ニュ
ーヨーク１９８１を参照のこと）
Ｖ半導体電子デバイス、特に反転チャネル用の電界効果
トランジスタ及び電子デバイスの露出された表面の状態
の不活性化に係る。図１は反転チャネル用の電界効果デ
バイス６０を概略的に表わし、それは電気端子６２及び
導電体６３を含む金属電界プレート６１に、制御電圧又
はバイアスを印加する手段を含む。誘電体薄膜６４は単
結晶高純度Ｇｄ3Ｇａ5Ｏ12複合化合物のずらした又はそ
の場電子ビーム蒸着により堆積させた一様で均一、高密
度誘電体層Ｇａ2Ｏ3層を含む。（ずらしたというのに対
し）その場という用語は、たとえばＵＨＶ雰囲気からと
り出すことなく、ＭＢＥ成長させた半導体層上に、前記
誘電体Ｇａ2Ｏ3薄膜を堆積させることを特徴とする。Ｉ
ＩＩ−Ｖ半導体６５はそれぞれｐ反転チャネル及びｎ反
転チャネル用に対し、弱いｎ形又は弱いｐ形である。オ
ーム性接触６６が回路を完成させる。そのようなデバイ
スの動作原理は、Ｓｉ−ＭＯＳＦＥＴ技術から良く知ら
れており、従って詳しくは述べない。（たとえばエス・
エム・シー（Ｓ．Ｍ．Ｓｚｅ）、“半導体デバイスの物
理”ジョン・ウィリー・アンド・サンズ３６６頁、ニュ
ーヨーク１９８１を参照のこと）
【００３１】具体例において、Ｇａ2Ｏ3薄膜を上述の作
製方法により、裸のｎ形ＧａＡｓ基板上に、その場でな
く堆積させた。堆積中、ＧａＡｓ基板は３５０℃に保た
れ、蒸着チャンバ内のＯ2分圧は２×１０-4Ｔｏｒｒで
あった。シャドーマスクを通して蒸着することにより、
Ｇａ2Ｏ3薄膜６４の最上部上に異なる直径（５０、１０
０、２００、５００μｍ）のＡｕ／Ｔiドットを作製
し、オーム性裏面接触６６を形成することにより、デバ
イスを完成させた。高周波（１ＭＨｚ）容量−電圧測定
によって、ピンニングされていない禁制帯中央より下の
フェルミ準位、フラットバンド電圧の優れた再現性及び
検出できないフラットバンド電圧のシフトが、明らかに
なった。ヒステリシスは非常に小さく、典型的な場合数
十ミリボルトかそれ以下であった。図２は基板ドーピン
グ濃度が１．６×１０16ｃｍ-3（曲線７１）及び８．６
×１０16ｃｍ-3（曲線７２）の場合の禁制帯エネルギー
に対する界面状態密度をプロットしたものである。ター
マン法を用いた高周波測定によっては、禁制帯中央より
下には、界面状態Ｄitは検出されなかった。
製方法により、裸のｎ形ＧａＡｓ基板上に、その場でな
く堆積させた。堆積中、ＧａＡｓ基板は３５０℃に保た
れ、蒸着チャンバ内のＯ2分圧は２×１０-4Ｔｏｒｒで
あった。シャドーマスクを通して蒸着することにより、
Ｇａ2Ｏ3薄膜６４の最上部上に異なる直径（５０、１０
０、２００、５００μｍ）のＡｕ／Ｔiドットを作製
し、オーム性裏面接触６６を形成することにより、デバ
イスを完成させた。高周波（１ＭＨｚ）容量−電圧測定
によって、ピンニングされていない禁制帯中央より下の
フェルミ準位、フラットバンド電圧の優れた再現性及び
検出できないフラットバンド電圧のシフトが、明らかに
なった。ヒステリシスは非常に小さく、典型的な場合数
十ミリボルトかそれ以下であった。図２は基板ドーピン
グ濃度が１．６×１０16ｃｍ-3（曲線７１）及び８．６
×１０16ｃｍ-3（曲線７２）の場合の禁制帯エネルギー
に対する界面状態密度をプロットしたものである。ター
マン法を用いた高周波測定によっては、禁制帯中央より
下には、界面状態Ｄitは検出されなかった。
【数２】 ここで、Ｃiは単位面積当りの誘電体層の容量、ｑは単
位電荷である。Ｖa及びＶは同じ半導体表面電位、すな
わちψs＝ψso、すなわち同一の高周波容量において、
それぞれ測定及び計算されたバイアス点である。（ティ
ー・エム・ターマン（Ｔ．Ｍ．Ｔｅｒｍａｎ）“金属−
酸化物−シリコンダイオードを用いたシリコン／シリコ
ン酸化物界面における表面状態の検討”、ソリッド−ス
テート・エレクトロニクス（Solid-State Elect,）、第
５巻、２８５頁（１９６２））この方法の分解能は、約
１０11ｃｍ-2ｅＶ-1である。図７から決めた禁制帯中央
の界面状態密度は、１０12ｃｍ-2ｅＶ-1以下である。
位電荷である。Ｖa及びＶは同じ半導体表面電位、すな
わちψs＝ψso、すなわち同一の高周波容量において、
それぞれ測定及び計算されたバイアス点である。（ティ
ー・エム・ターマン（Ｔ．Ｍ．Ｔｅｒｍａｎ）“金属−
酸化物−シリコンダイオードを用いたシリコン／シリコ
ン酸化物界面における表面状態の検討”、ソリッド−ス
テート・エレクトロニクス（Solid-State Elect,）、第
５巻、２８５頁（１９６２））この方法の分解能は、約
１０11ｃｍ-2ｅＶ-1である。図７から決めた禁制帯中央
の界面状態密度は、１０12ｃｍ-2ｅＶ-1以下である。
【００３２】別の例において、Ｇａ2Ｏ3 薄膜は上述の
作製法により、裸のｎ形Ｇａ0.5Ｉｎ0.5Ｐ 基板上に、
その場ではなく堆積させた。堆積中基板は１２５℃に保
たれ、蒸着チャンバ内のＯ2分圧は２×１０-4Ｔｏｒｒ
であった。前記Ｇａ2Ｏ3 薄膜の抵抗率、誘電定数及び
ｄｃ降伏電界は、４×１０12Ω・ｃｍ、１０．２及び
１．９１ＭＶ／ｃｍであった。容量の周波数分散は、５
００Ｈｚないし１ＭＨｚの測定範囲内で、禁制帯中央以
下で、５％以内であった。やはり高周波（１ＭＨｚ）容
量−電圧測定により、禁制帯中央より下のピンニングさ
れていないフェルミ準位、フラットバンド電圧の優れた
再現性及び検出できないフラットバンド電圧のシフトが
明らかになった。ヒステリシスは非常に小さく、典型的
な場合、数十ミリボルト又はそれ以下であった。図３は
ドーピング濃度３×１０16ｃｍ-3（曲線８１）及び３×
１０17ｃｍ-3（曲線８２）を有する基板についての禁制
帯エネルギー対界面状態密度をプロットしたものであ
る。禁制帯中央の界面状態密度は１０11ｃｍ-2ｅＶ-1よ
り十分低く、界面状態密度は価電子帯端の方へ、優れた
Ｓｉ／ＳｉＯ2 界面で典型的にみられる値まで、増加す
る。
作製法により、裸のｎ形Ｇａ0.5Ｉｎ0.5Ｐ 基板上に、
その場ではなく堆積させた。堆積中基板は１２５℃に保
たれ、蒸着チャンバ内のＯ2分圧は２×１０-4Ｔｏｒｒ
であった。前記Ｇａ2Ｏ3 薄膜の抵抗率、誘電定数及び
ｄｃ降伏電界は、４×１０12Ω・ｃｍ、１０．２及び
１．９１ＭＶ／ｃｍであった。容量の周波数分散は、５
００Ｈｚないし１ＭＨｚの測定範囲内で、禁制帯中央以
下で、５％以内であった。やはり高周波（１ＭＨｚ）容
量−電圧測定により、禁制帯中央より下のピンニングさ
れていないフェルミ準位、フラットバンド電圧の優れた
再現性及び検出できないフラットバンド電圧のシフトが
明らかになった。ヒステリシスは非常に小さく、典型的
な場合、数十ミリボルト又はそれ以下であった。図３は
ドーピング濃度３×１０16ｃｍ-3（曲線８１）及び３×
１０17ｃｍ-3（曲線８２）を有する基板についての禁制
帯エネルギー対界面状態密度をプロットしたものであ
る。禁制帯中央の界面状態密度は１０11ｃｍ-2ｅＶ-1よ
り十分低く、界面状態密度は価電子帯端の方へ、優れた
Ｓｉ／ＳｉＯ2 界面で典型的にみられる値まで、増加す
る。
【００３３】両方の例で示したように、ここで述べた電
界効果デバイスは、ピンニングされないフェルミ準位、
禁制帯中央下の非常に低い界面状態密度（ｐ反転チャネ
ル）、フラットバンド電圧の優れた再現性、検出されな
いフラットバンド電圧シフト、小さなヒステリシス（典
型的な場合数十ミリボルト又はそれ以下）及び反転チャ
ネル用の５００Ｈｚないし１ＭＨｚ間での容量の小さな
周波数分散（５％以下）といったすべての要件を満す。
界効果デバイスは、ピンニングされないフェルミ準位、
禁制帯中央下の非常に低い界面状態密度（ｐ反転チャネ
ル）、フラットバンド電圧の優れた再現性、検出されな
いフラットバンド電圧シフト、小さなヒステリシス（典
型的な場合数十ミリボルト又はそれ以下）及び反転チャ
ネル用の５００Ｈｚないし１ＭＨｚ間での容量の小さな
周波数分散（５％以下）といったすべての要件を満す。
【００３４】更に、前記作製方法により堆積させたＧａ
2Ｏ3薄膜は、任意の種類のＩＩＩ−Ｖデバイスの露出さ
れた表面状態を不活性化するのに、有用である。界面再
結合速度は禁制帯中央の界面状態密度に、直接比例す
る。示された禁制帯中央の界面状態密度はＧａＡｓ／Ｇ
ａ2Ｏ3及びＧａ0.5Ｉｎ0.5Ｐ／Ｇａ2Ｏ3界面で、それぞ
れ１０12ｃｍ-2ｅＶ-1以下及び１０11ｃｍ-2ｅＶ-1より
十分低いため、小さな界面再結合速度により、デバイス
特性及び信頼性は改善される。
2Ｏ3薄膜は、任意の種類のＩＩＩ−Ｖデバイスの露出さ
れた表面状態を不活性化するのに、有用である。界面再
結合速度は禁制帯中央の界面状態密度に、直接比例す
る。示された禁制帯中央の界面状態密度はＧａＡｓ／Ｇ
ａ2Ｏ3及びＧａ0.5Ｉｎ0.5Ｐ／Ｇａ2Ｏ3界面で、それぞ
れ１０12ｃｍ-2ｅＶ-1以下及び１０11ｃｍ-2ｅＶ-1より
十分低いため、小さな界面再結合速度により、デバイス
特性及び信頼性は改善される。
【００３５】上述の実験条件の多くは、例にすぎないこ
とを、強調しなければならない。たとえば、単結晶Ｇｄ
3Ｇａ5Ｏ12は唯一の原料ではなく、単に容易に入手しう
る便利なものの１つにすぎない。当業者は希土類（原子
番号５７−７１）とＹの化学的特性は相互に非常に似て
おり、Ｇｄが完全又は部分的に別の希土類又はＹにより
置き換えられた原料は、本発明を実施する上で有用であ
ることを、よく知っている。更に、もし、酸化物が純粋
な結晶形として、より容易に入手しうるなら、純粋なガ
リウム酸化物の使用が考えられる。事実、原料にＣＯ2
及びＨ2Ｏといった汚染が十分ないなら、単結晶の形を
用いる選択ができる。
とを、強調しなければならない。たとえば、単結晶Ｇｄ
3Ｇａ5Ｏ12は唯一の原料ではなく、単に容易に入手しう
る便利なものの１つにすぎない。当業者は希土類（原子
番号５７−７１）とＹの化学的特性は相互に非常に似て
おり、Ｇｄが完全又は部分的に別の希土類又はＹにより
置き換えられた原料は、本発明を実施する上で有用であ
ることを、よく知っている。更に、もし、酸化物が純粋
な結晶形として、より容易に入手しうるなら、純粋なガ
リウム酸化物の使用が考えられる。事実、原料にＣＯ2
及びＨ2Ｏといった汚染が十分ないなら、単結晶の形を
用いる選択ができる。
【００３６】更に、ｅ−ビーム蒸着は唯一の可能な堆積
法ではない。事実、清浄で損傷のない半導体表面を保つ
ことと両立する任意の方法（たとえば噴出セルの使用）
が考えられる。更に、有用な基板温度は４０−３７０℃
の範囲に限定されず、バックグランド圧は１×１０-10
Ｔｏｒｒ又はそれ以上に限定されない。事実、原子的に
清浄な半導体表面をＵＨＶ圧に保つことにより、界面の
質が改善されることを見い出した。
法ではない。事実、清浄で損傷のない半導体表面を保つ
ことと両立する任意の方法（たとえば噴出セルの使用）
が考えられる。更に、有用な基板温度は４０−３７０℃
の範囲に限定されず、バックグランド圧は１×１０-10
Ｔｏｒｒ又はそれ以上に限定されない。事実、原子的に
清浄な半導体表面をＵＨＶ圧に保つことにより、界面の
質が改善されることを見い出した。
【００３７】ＧａＡｓを基本とする半導体基体の本質的
に原子的に清浄な（典型的な場合（１００）方向の）面
を作ることにより、かつ表面上に誘電体材料の第１の単
原子層が完成する前に、表面を酸素及び他の汚染源に露
出することを、適切に制限することにより、著しく改善
された界面特性を有するＧａＡｓを基本とする半導体／
Ｇａ2Ｏ3層構造を生成できることを、発見した。本発明
の理解に従うと、表面を不純物に露出することは、ｔm
において表面の不純物被覆が単原子層の１％以下、たと
えば不純物への表面の露出が高々１００ラングミュア
（好ましくは５０又は１０ラングミュア以下）であるよ
うなものである。これまでの測定により、それぞれ１０
０ラングミュアと１０ラングミュアに露出した構造間に
は、界面特性に著しい差があることが、明らかになって
いる。ただし、差が存在することは、除外できない。し
かし、本質的に１００ラングミュアを越える露出では、
界面の特性は低下するであろう。
に原子的に清浄な（典型的な場合（１００）方向の）面
を作ることにより、かつ表面上に誘電体材料の第１の単
原子層が完成する前に、表面を酸素及び他の汚染源に露
出することを、適切に制限することにより、著しく改善
された界面特性を有するＧａＡｓを基本とする半導体／
Ｇａ2Ｏ3層構造を生成できることを、発見した。本発明
の理解に従うと、表面を不純物に露出することは、ｔm
において表面の不純物被覆が単原子層の１％以下、たと
えば不純物への表面の露出が高々１００ラングミュア
（好ましくは５０又は１０ラングミュア以下）であるよ
うなものである。これまでの測定により、それぞれ１０
０ラングミュアと１０ラングミュアに露出した構造間に
は、界面特性に著しい差があることが、明らかになって
いる。ただし、差が存在することは、除外できない。し
かし、本質的に１００ラングミュアを越える露出では、
界面の特性は低下するであろう。
【００３８】原理的にはｔ＝ｔcにおいて本質的に原子
的に清浄な表面を発生させ、時刻ｔcないしｔm の間、
露出を低くする任意の装置が、本発明を実施するのに適
している可能性はあるが、実際には、装置は典型的な場
合、１ないし複数のＵＨＶチャンバを含むであろう。マ
ルチチャンバ装置の場合、２つのチャンバは一般に転送
モジュールにより連結され、モジュールは基体を大気に
露出することなく、１つのチャンバから他方へ半導体基
体を転送することを、容易にする。典型的な場合、転送
はＵＨＶ条件下で行われる。そのような装置は知られて
いる。たとえば、エム・ホン（Ｍ．Ｈｏｎｇ）ら、ジャ
ーナル・エレクトロニック・マテリアルス゛（J， Elec
tronic Materials）、第２３巻、６２５（１９９４）を
参照のこと。
的に清浄な表面を発生させ、時刻ｔcないしｔm の間、
露出を低くする任意の装置が、本発明を実施するのに適
している可能性はあるが、実際には、装置は典型的な場
合、１ないし複数のＵＨＶチャンバを含むであろう。マ
ルチチャンバ装置の場合、２つのチャンバは一般に転送
モジュールにより連結され、モジュールは基体を大気に
露出することなく、１つのチャンバから他方へ半導体基
体を転送することを、容易にする。典型的な場合、転送
はＵＨＶ条件下で行われる。そのような装置は知られて
いる。たとえば、エム・ホン（Ｍ．Ｈｏｎｇ）ら、ジャ
ーナル・エレクトロニック・マテリアルス゛（J， Elec
tronic Materials）、第２３巻、６２５（１９９４）を
参照のこと。
【００３９】たとえば、本件の装置はＭＢＥ成長チャン
バ（バックグランド圧は典型的な場合約２×１０-11Ｔ
ｏｒｒ）、誘電体薄膜堆積チャンバ（典型的な場合約１
×１０-10Ｔｏｒｒ）及び先のチャンバを連結する転送
モジュール（典型的な場合約６×１０-11Ｔｏｒｒ）を
含む。
バ（バックグランド圧は典型的な場合約２×１０-11Ｔ
ｏｒｒ）、誘電体薄膜堆積チャンバ（典型的な場合約１
×１０-10Ｔｏｒｒ）及び先のチャンバを連結する転送
モジュール（典型的な場合約６×１０-11Ｔｏｒｒ）を
含む。
【００４０】本発明の方法の実施例に従うと、従来の
（１００）面ＧａＡｓ基体を、ＭＢＥ成長チャンバ中に
導入し、従来のＭＢＥにより、ウエハ上に１．５μｍ厚
のＧａＡｓｎ形（２×１０16ｃｍ-3）層を成長させた。
ＧａＡｓの成長が完了し、冷却した後、ウエハをＵＨＶ
下で誘電体成長チャンバに転送した。転送に続いて、ウ
エハはＵＨＶ中で４００℃に加熱し、誘電体層を本質的
に上述のように堆積させた。堆積中、チャンバ内の圧力
は必然的に約３×１０-7Ｔｏｒｒに上昇した。本発明の
理解に従うと、誘電体の第１の単原子層が堆積されると
ただちに、界面特性が本質的に固定される。
（１００）面ＧａＡｓ基体を、ＭＢＥ成長チャンバ中に
導入し、従来のＭＢＥにより、ウエハ上に１．５μｍ厚
のＧａＡｓｎ形（２×１０16ｃｍ-3）層を成長させた。
ＧａＡｓの成長が完了し、冷却した後、ウエハをＵＨＶ
下で誘電体成長チャンバに転送した。転送に続いて、ウ
エハはＵＨＶ中で４００℃に加熱し、誘電体層を本質的
に上述のように堆積させた。堆積中、チャンバ内の圧力
は必然的に約３×１０-7Ｔｏｒｒに上昇した。本発明の
理解に従うと、誘電体の第１の単原子層が堆積されると
ただちに、界面特性が本質的に固定される。
【００４１】図４は本発明に従うＧａＡｓ／Ｇａ2Ｏ3構
造の例を、我々の装置内で作製する間の、時間対圧力の
概略の曲線を示す。Ｇａ2Ｏ3の成長速度は０．０１６ｎ
ｍ／秒であった。容易にわかるように、全露出は約１０
ラングミュア以下であった。図４において、本質的に原
子的に清浄な（１００）ＧａＡｓ表面が完成した時刻
（ｔc）が、時間軸の原点に対応する。ｔ＝０からｔ＝
ｔmの時間はＧａＡｓ堆積温度（たとえば６００℃）か
ら約２００℃にウエハを冷却するのに必要な時間（約８
分）、ＵＨＶ中でウエハをＧａＡｓ堆積チャンバからＧ
ａ2Ｏ3堆積チャンバに転送するのに必要な時間（約４分
間）、ウエハを適当な堆積温度（たとえば４００℃）に
加熱するための時間（約１３分）を含む。当業者は認識
するであろうが、チャンバ内の圧力は堆積中、バックグ
ランド圧以上に必然的に上昇する。しかし、我々の装置
では、酸化物の第１の単原子層が完成するには、数秒
（正確な値は堆積速度に依存する）かかるだけである。
ＧａＡｓ層のＭＢＥ堆積中、Ｏ2圧は検出限界以下で、
全バックグランド圧は約２×１０-11Ｔｏｒｒであっ
た。
造の例を、我々の装置内で作製する間の、時間対圧力の
概略の曲線を示す。Ｇａ2Ｏ3の成長速度は０．０１６ｎ
ｍ／秒であった。容易にわかるように、全露出は約１０
ラングミュア以下であった。図４において、本質的に原
子的に清浄な（１００）ＧａＡｓ表面が完成した時刻
（ｔc）が、時間軸の原点に対応する。ｔ＝０からｔ＝
ｔmの時間はＧａＡｓ堆積温度（たとえば６００℃）か
ら約２００℃にウエハを冷却するのに必要な時間（約８
分）、ＵＨＶ中でウエハをＧａＡｓ堆積チャンバからＧ
ａ2Ｏ3堆積チャンバに転送するのに必要な時間（約４分
間）、ウエハを適当な堆積温度（たとえば４００℃）に
加熱するための時間（約１３分）を含む。当業者は認識
するであろうが、チャンバ内の圧力は堆積中、バックグ
ランド圧以上に必然的に上昇する。しかし、我々の装置
では、酸化物の第１の単原子層が完成するには、数秒
（正確な値は堆積速度に依存する）かかるだけである。
ＧａＡｓ層のＭＢＥ堆積中、Ｏ2圧は検出限界以下で、
全バックグランド圧は約２×１０-11Ｔｏｒｒであっ
た。
【００４２】図５は本発明に従うＧａＡｓ／Ｇａ2Ｏ3界
面についての誘電体成長温度対相対的なピークルミネセ
ンスのデータの例（曲線１００及びデータ点１０１）と
ともに、ＧａＡｓ／ＭｇＯ界面（曲線１０２）及びＧａ
Ａｓ／ＡｌＧａＡｓ界面（データ点１０３）の例につい
ての類似の比較データを示す。後者の界面は２×１０9
／ｃｍ2ｅＶの測定された界面状態密度と、本発明に従
ういくつかのＧａＡｓ／Ｇａ2Ｏ3よりわずかに大きなピ
ークルミネセンスをもち、本発明に従う方法によって得
られた界面状態密度（たとえば＞２００℃の堆積温度で
＜１０11／ｃｍ2ｅＶ）の低い値を示している。界面状
態密度の低い値は、当業者には認識されるように、再結
合速度の低い値（たとえば１０3−１０4ｃｍ／秒）を示
している。
面についての誘電体成長温度対相対的なピークルミネセ
ンスのデータの例（曲線１００及びデータ点１０１）と
ともに、ＧａＡｓ／ＭｇＯ界面（曲線１０２）及びＧａ
Ａｓ／ＡｌＧａＡｓ界面（データ点１０３）の例につい
ての類似の比較データを示す。後者の界面は２×１０9
／ｃｍ2ｅＶの測定された界面状態密度と、本発明に従
ういくつかのＧａＡｓ／Ｇａ2Ｏ3よりわずかに大きなピ
ークルミネセンスをもち、本発明に従う方法によって得
られた界面状態密度（たとえば＞２００℃の堆積温度で
＜１０11／ｃｍ2ｅＶ）の低い値を示している。界面状
態密度の低い値は、当業者には認識されるように、再結
合速度の低い値（たとえば１０3−１０4ｃｍ／秒）を示
している。
【００４３】曲線１００はＡｓ安定化Ｃ（２×４）Ｇａ
Ａｓ面についてであり、一方データ点１０１はＧａ安定
化Ｃ（４×２）ＧａＡｓ面についてである。データは類
似のＧａ安定化界面に比べ、典型的な場合、本質的に高
品質のＡｓ安定化（１００）ＧａＡｓ／Ｇａ2Ｏ3界面を
示している。従って、本方法の現在好ましい実施例は、
ＧａＡｓ表面のＡｓ安定化を含む。たとえば、このこと
は、Ｇａ流を止めた後、試料を５００℃に冷却するま
で、Ａｓ流を保ち、試料表面を回転させることにより、
行える。ルミネセンスはレーザ放射（λ＝５１４．５ｎ
ｍ、パワー密度５０ｗ／ｃｍ2）により励起した。
Ａｓ面についてであり、一方データ点１０１はＧａ安定
化Ｃ（４×２）ＧａＡｓ面についてである。データは類
似のＧａ安定化界面に比べ、典型的な場合、本質的に高
品質のＡｓ安定化（１００）ＧａＡｓ／Ｇａ2Ｏ3界面を
示している。従って、本方法の現在好ましい実施例は、
ＧａＡｓ表面のＡｓ安定化を含む。たとえば、このこと
は、Ｇａ流を止めた後、試料を５００℃に冷却するま
で、Ａｓ流を保ち、試料表面を回転させることにより、
行える。ルミネセンスはレーザ放射（λ＝５１４．５ｎ
ｍ、パワー密度５０ｗ／ｃｍ2）により励起した。
【００４４】図６はフォトルミネセンスデータの例を示
し、それは本発明に従うＧａＡｓ／Ｇａ2Ｏ3界面の驚く
ほど高い熱化学的安定性を示している。曲線１１０は裸
のＧａＡｓから得られ、比較のためにとった。残りの曲
線はフォーミングガス中で１２０秒間アニールした本発
明に従う（１００）ＧａＡｓ／Ｇａ2Ｏ3構造から得た。
構造は本質的に同一で、すべてアニール実験のため、２
６．２ｎｍＳｉＯ2 キャップ層を有した。図６中の界面
を区別するパラメータは、アニール温度である。曲線１
１１は８００及び９００℃、１１２は７５０及び１００
０℃、１１３は７００℃、１１４は６５０℃についてで
ある。残りの曲線（それらはほとんど同一である）は、
４００、５００、５５０及び６００℃及び堆積したまま
の構造についてである。
し、それは本発明に従うＧａＡｓ／Ｇａ2Ｏ3界面の驚く
ほど高い熱化学的安定性を示している。曲線１１０は裸
のＧａＡｓから得られ、比較のためにとった。残りの曲
線はフォーミングガス中で１２０秒間アニールした本発
明に従う（１００）ＧａＡｓ／Ｇａ2Ｏ3構造から得た。
構造は本質的に同一で、すべてアニール実験のため、２
６．２ｎｍＳｉＯ2 キャップ層を有した。図６中の界面
を区別するパラメータは、アニール温度である。曲線１
１１は８００及び９００℃、１１２は７５０及び１００
０℃、１１３は７００℃、１１４は６５０℃についてで
ある。残りの曲線（それらはほとんど同一である）は、
４００、５００、５５０及び６００℃及び堆積したまま
の構造についてである。
【００４５】図７は本発明に従うＧａＡｓ／Ｇａ2Ｏ3界
面の例の光化学安定性を示すフォトルミネセンスデータ
の例を示す。曲線１２０はフォーミングガス中で、１０
００℃において３０秒間アニールした構造について、曲
線１２１は類似の堆積したままの構造についてである。
面の例の光化学安定性を示すフォトルミネセンスデータ
の例を示す。曲線１２０はフォーミングガス中で、１０
００℃において３０秒間アニールした構造について、曲
線１２１は類似の堆積したままの構造についてである。
【００４６】図８はＭＯＳ構造の場合のゲート電圧対容
量の例を表わし、曲線１３０は準静的な応答を示し、曲
線１３１は高周波（１００ｋＨｚ及び１ＭＨｚ）応答を
示す。酸化物厚は４６ｎｍ、接触の大きさは２×１０-3
ｃｍ2、半導体はｎ形（２×１０16ｃｍ-3）掃引速度は
１００ｍＶ／秒であった。当業者は認識するであろう
が、図１３のデータは蓄積とともに、反転の存在を示し
ている。Ｇａ2Ｏ3誘電定数の周波数分散が存在すること
は、注意すべきである。
量の例を表わし、曲線１３０は準静的な応答を示し、曲
線１３１は高周波（１００ｋＨｚ及び１ＭＨｚ）応答を
示す。酸化物厚は４６ｎｍ、接触の大きさは２×１０-3
ｃｍ2、半導体はｎ形（２×１０16ｃｍ-3）掃引速度は
１００ｍＶ／秒であった。当業者は認識するであろう
が、図１３のデータは蓄積とともに、反転の存在を示し
ている。Ｇａ2Ｏ3誘電定数の周波数分散が存在すること
は、注意すべきである。
【００４７】図９は電子デバイスの例、すなわちＧａＡ
ｓを基本とするＭＯＳ−ＦＥＴを概略的に描いたもので
ある。数字１４０−１４７はそれぞれＧａＡｓ基体（た
とえばｐ形）、ソース領域（たとえばｎ形）、ドレイン
領域（たとえばｎ形）、ドレイン接触、ソース接触、Ｇ
ａ2Ｏ3ゲート酸化物、ゲート接触及びフィールド酸化物
（必要に応じてやはりＧａ2Ｏ3）をさす。１４０と１４
５間の界面に付随して、界面状態密度は＜１０11／ｃｍ
2・ｅＶ、典型的な場合、再結合速度は＜１０4ｃｍ／秒
である。
ｓを基本とするＭＯＳ−ＦＥＴを概略的に描いたもので
ある。数字１４０−１４７はそれぞれＧａＡｓ基体（た
とえばｐ形）、ソース領域（たとえばｎ形）、ドレイン
領域（たとえばｎ形）、ドレイン接触、ソース接触、Ｇ
ａ2Ｏ3ゲート酸化物、ゲート接触及びフィールド酸化物
（必要に応じてやはりＧａ2Ｏ3）をさす。１４０と１４
５間の界面に付随して、界面状態密度は＜１０11／ｃｍ
2・ｅＶ、典型的な場合、再結合速度は＜１０4ｃｍ／秒
である。
【００４８】図１０は別の電子デバイスの例、すなわち
ＧａＡｓを基本とするＨＢＴを、概略的に表わす。数字
１５０−１５８はそれぞれコレクタ接触、ＧａＡｓ基板
（典型的な場合ｎ+）、ＧａＡｓコレクタ層（典型的な
場合ｎ-）、ＧａＡｓベース層（典型的な場合ｐ+）、エ
ミッタ層（たとえばｎ形傾斜ＡｌＧａＡｓ）、エミッタ
接触層（たとえばｎ+ＡｌＧａＡｓ）、ベース接触、エ
ミッタ接触及びＧａ2Ｏ3 不活性化層をさす。半導体材
料と酸化物層１５８間の界面は、上述の特性をもつ。
ＧａＡｓを基本とするＨＢＴを、概略的に表わす。数字
１５０−１５８はそれぞれコレクタ接触、ＧａＡｓ基板
（典型的な場合ｎ+）、ＧａＡｓコレクタ層（典型的な
場合ｎ-）、ＧａＡｓベース層（典型的な場合ｐ+）、エ
ミッタ層（たとえばｎ形傾斜ＡｌＧａＡｓ）、エミッタ
接触層（たとえばｎ+ＡｌＧａＡｓ）、ベース接触、エ
ミッタ接触及びＧａ2Ｏ3 不活性化層をさす。半導体材
料と酸化物層１５８間の界面は、上述の特性をもつ。
【００４９】図１１は光−電子デバイスの例、すなわち
Ｇａ2Ｏ3反射防止膜を有するＧａＡｓを基本とする太陽
電池を概略的に示す。数字１６０−１６６はそれぞれ基
板（たとえばＧａＡｓ）、ｎ−ＧａＡｓ層、ｐ−ＧａＡ
ｓ層、ｐ+−ＡｌＧａＡｓ層、ｐ+ＧａＡｓ接触層、メタ
ライゼーション層及びＧａ2Ｏ3ＡＲ層をさす。１６３と
１６６の間の界面は、上で述べた特性をもつ。
Ｇａ2Ｏ3反射防止膜を有するＧａＡｓを基本とする太陽
電池を概略的に示す。数字１６０−１６６はそれぞれ基
板（たとえばＧａＡｓ）、ｎ−ＧａＡｓ層、ｐ−ＧａＡ
ｓ層、ｐ+−ＡｌＧａＡｓ層、ｐ+ＧａＡｓ接触層、メタ
ライゼーション層及びＧａ2Ｏ3ＡＲ層をさす。１６３と
１６６の間の界面は、上で述べた特性をもつ。
【００５０】当業者は、一般的に本発明に従うデバイス
は、構造的に（存在するか提案された）従来技術の対応
する構造と同様又は同一であることを、認識するであろ
う。しかし、本発明の方法により生成できる高品質のＧ
ａＡｓ／Ｇａ2Ｏ3界面が存在するため、これらのデバイ
スは本質的に改善された特性をもつ。たとえば、本発明
に従うＨＢＴ中に改善されたＧａ2Ｏ3不活性化層が存在
することにより、外因性ベース領域中での再結合が著し
く減少し、それに伴って、デバイス特性が改善される。
は、構造的に（存在するか提案された）従来技術の対応
する構造と同様又は同一であることを、認識するであろ
う。しかし、本発明の方法により生成できる高品質のＧ
ａＡｓ／Ｇａ2Ｏ3界面が存在するため、これらのデバイ
スは本質的に改善された特性をもつ。たとえば、本発明
に従うＨＢＴ中に改善されたＧａ2Ｏ3不活性化層が存在
することにより、外因性ベース領域中での再結合が著し
く減少し、それに伴って、デバイス特性が改善される。
【００５１】上述のように（すなわちＧｄ3Ｇａ5Ｏ12ソ
ースを用いて）堆積させた誘電体層を含む本発明に従う
ＧａＡｓ／Ｇａ2Ｏ3構造の分析により、誘電体層中に著
しい量のＧｄが存在することが明らかになった。Ｇｄ濃
度は典型的な場合、誘電体層又はその近くで最高になる
が、本質的に半導体／誘電体界面近くで、小さくなる
（たとえば３桁も）。実験上の限界により、直接界面に
おける誘電体組成は決められていないが、本質的に純粋
なＧａ2Ｏ3であると推測され、Ｇｄは高々約１００ｐｐ
ｍである。
ースを用いて）堆積させた誘電体層を含む本発明に従う
ＧａＡｓ／Ｇａ2Ｏ3構造の分析により、誘電体層中に著
しい量のＧｄが存在することが明らかになった。Ｇｄ濃
度は典型的な場合、誘電体層又はその近くで最高になる
が、本質的に半導体／誘電体界面近くで、小さくなる
（たとえば３桁も）。実験上の限界により、直接界面に
おける誘電体組成は決められていないが、本質的に純粋
なＧａ2Ｏ3であると推測され、Ｇｄは高々約１００ｐｐ
ｍである。
【００５２】図１２はＭＯＳ−ＦＥＴ製造プロセスの流
れ図で、図１３−１７は、デバイスプロセスの様々な工
程を概略的に示す。
れ図で、図１３−１７は、デバイスプロセスの様々な工
程を概略的に示す。
【００５３】図１２の工程ＡおよびＢは、それぞれＧａ
Ａｓ基板の準備及びパターン形成された注入マスクの形
成を必要とする。基板は典型的な場合従来の半絶縁性Ｇ
ａＡｓウエハであるが、その上に１ないし複数のエピタ
キシャル層を有するウエハでもよい。便宜上、以下の議
論は従来の（１００）半絶縁性ＧａＡｓ基板に関してで
あるる。
Ａｓ基板の準備及びパターン形成された注入マスクの形
成を必要とする。基板は典型的な場合従来の半絶縁性Ｇ
ａＡｓウエハであるが、その上に１ないし複数のエピタ
キシャル層を有するウエハでもよい。便宜上、以下の議
論は従来の（１００）半絶縁性ＧａＡｓ基板に関してで
あるる。
【００５４】パターン形成された注入マスクの形成に
は、基板の主表面上に誘電体材料（たとえばＳｉＯ2、
ＳｉＮx、ＳｉＯxＮy、たとえば４０−２００ｎｍ厚）
の薄い層を堆積させること、誘電体層上に従来のフォト
レジスト層を堆積させること、誘電体のフォトレジスト
を貫いて適当な窓が形成されるよう、フォトレジスト層
をパターン形成することが含まれる。これに続いて、窓
の下のＧａＡｓ材料中に、イオン注入が行われる（工程
Ｃ参照）。工程及びＣは典型的な場合、図３に示された
ドーパント分布を得るため、１度又は複数回くり返して
行われる。誘電層を形成することは随意であるが、好ま
しい。
は、基板の主表面上に誘電体材料（たとえばＳｉＯ2、
ＳｉＮx、ＳｉＯxＮy、たとえば４０−２００ｎｍ厚）
の薄い層を堆積させること、誘電体層上に従来のフォト
レジスト層を堆積させること、誘電体のフォトレジスト
を貫いて適当な窓が形成されるよう、フォトレジスト層
をパターン形成することが含まれる。これに続いて、窓
の下のＧａＡｓ材料中に、イオン注入が行われる（工程
Ｃ参照）。工程及びＣは典型的な場合、図３に示された
ドーパント分布を得るため、１度又は複数回くり返して
行われる。誘電層を形成することは随意であるが、好ま
しい。
【００５５】図１３は半絶縁性ＧａＡｓ基板１８１及び
誘電体層１８２を示す。注入領域が示されており、注入
はｐ−ＭＯＳ−ＦＥＴ１８０及びｎ−ＭＯＳ−ＦＥＴ１
８８の形成を容易にするように、選択される。ｐ−ＭＯ
Ｓ−ＦＥＴの形成に導く工程のみ、詳細に述べる。なぜ
なら、ｎ−ＭＯＳ−ＦＥＴに導く工程は、同一か明らか
な修正、たとえばｐ注入をｎ注入に置き換えるというこ
とだからである。
誘電体層１８２を示す。注入領域が示されており、注入
はｐ−ＭＯＳ−ＦＥＴ１８０及びｎ−ＭＯＳ−ＦＥＴ１
８８の形成を容易にするように、選択される。ｐ−ＭＯ
Ｓ−ＦＥＴの形成に導く工程のみ、詳細に述べる。なぜ
なら、ｎ−ＭＯＳ−ＦＥＴに導く工程は、同一か明らか
な修正、たとえばｐ注入をｎ注入に置き換えるというこ
とだからである。
【００５６】たとえば、ｎ形領域１８３はウエハのフォ
トレジスト規定層中の誘電体層１８２を通して、Ｓｉま
たはＳを注入することにより、形成される。フォトレジ
ストマスクを除去した後、チャネル接触１８４中にＳｉ
又はＳの注入を追加するための新しいマスクを形成し、
ｎ+チャネル接触を形成する。これに続いてｐ+ソース１
８５及びｐ+ ドレイン１８６の（Ｂｅ又はＺｎ注入によ
る）形成が行われる。次に、必要に応じて、それぞれｐ
ソース及びドレイン領域１８７及び１８９の（イオン注
入による）形成が続く。
トレジスト規定層中の誘電体層１８２を通して、Ｓｉま
たはＳを注入することにより、形成される。フォトレジ
ストマスクを除去した後、チャネル接触１８４中にＳｉ
又はＳの注入を追加するための新しいマスクを形成し、
ｎ+チャネル接触を形成する。これに続いてｐ+ソース１
８５及びｐ+ ドレイン１８６の（Ｂｅ又はＺｎ注入によ
る）形成が行われる。次に、必要に応じて、それぞれｐ
ソース及びドレイン領域１８７及び１８９の（イオン注
入による）形成が続く。
【００５７】図１２の工程Ｄは、基板上の誘電体層１８
２を伴うか伴わずに、注入されたイオンを活性化するの
に効果的な条件下で、イオン注入した基板をアニールす
ることを含む。誘電体層を保持した注入活性化アニール
は、たとえば典型的な場合７８０−８６０℃の範囲の温
度において、２−５分の範囲の時間、急速熱アニール
（ＲＴＡ）により行われる。あるいは、（たとえばＨＦ
で）誘電体層を除去し、ウエハをＡｓを含む雰囲気に接
触させて、真空容器内で上述の範囲の温度に加熱するこ
とが望ましい。たとえば、ウエハが３００℃に達した
時、ウエハはその温度にＨ2を流したまま５分間保ち、
続いてＨ2及びＡｓＨ3下（Ｈ2:ＡｓＨ3流は７０：１）
で８２５℃に加熱した。ウエハは８２５℃に５分間保
ち、続いて室温まで冷却した。Ｈ2＋アルシンを用いる
代わりに、元素ひ素気体が使用できる。雰囲気は基板表
面から正味のＡｓ損失が起こらないように、十分なＡｓ
又はＡｓ含有種（たとえばアルシン）を含むことが望ま
しい。必要なＡｓ又はＡｓ含有種の分圧は、特に、アニ
ーリング温度に依存し、従って一般的には指定できな
い。しかし、適当な条件を決めるためには、典型的な場
合わずかな量の実験で十分である。たとえば、４５Ｔｏ
ｒｒのアルシン及びＨ2（約１：７０の流量比）下で、
８２５℃において５分間ウエハをアニールした時、本質
的に注入されたＢｅの１００％が活性化でき、ウエハ表
面から正味のＡｓの損失は本質的になかった。
２を伴うか伴わずに、注入されたイオンを活性化するの
に効果的な条件下で、イオン注入した基板をアニールす
ることを含む。誘電体層を保持した注入活性化アニール
は、たとえば典型的な場合７８０−８６０℃の範囲の温
度において、２−５分の範囲の時間、急速熱アニール
（ＲＴＡ）により行われる。あるいは、（たとえばＨＦ
で）誘電体層を除去し、ウエハをＡｓを含む雰囲気に接
触させて、真空容器内で上述の範囲の温度に加熱するこ
とが望ましい。たとえば、ウエハが３００℃に達した
時、ウエハはその温度にＨ2を流したまま５分間保ち、
続いてＨ2及びＡｓＨ3下（Ｈ2:ＡｓＨ3流は７０：１）
で８２５℃に加熱した。ウエハは８２５℃に５分間保
ち、続いて室温まで冷却した。Ｈ2＋アルシンを用いる
代わりに、元素ひ素気体が使用できる。雰囲気は基板表
面から正味のＡｓ損失が起こらないように、十分なＡｓ
又はＡｓ含有種（たとえばアルシン）を含むことが望ま
しい。必要なＡｓ又はＡｓ含有種の分圧は、特に、アニ
ーリング温度に依存し、従って一般的には指定できな
い。しかし、適当な条件を決めるためには、典型的な場
合わずかな量の実験で十分である。たとえば、４５Ｔｏ
ｒｒのアルシン及びＨ2（約１：７０の流量比）下で、
８２５℃において５分間ウエハをアニールした時、本質
的に注入されたＢｅの１００％が活性化でき、ウエハ表
面から正味のＡｓの損失は本質的になかった。
【００５８】図１２の工程Ｅは典型的な場合、ウエハ表
面上への誘電体層（たとえば約２００ｎｍのＳiＯ2）の
形成とそれに続くチャネル接触、ソース接触及びドレイ
ン接触用の窓をもつ適当にパターン形成されたフォトレ
ジスト層の形成を含む。窓領域において、誘電体材料は
たとえばＨＦによる従来のエッチングによって除去され
る。図１４中の数字１９１は誘電体層を、１９２はフォ
トレジストをさす。
面上への誘電体層（たとえば約２００ｎｍのＳiＯ2）の
形成とそれに続くチャネル接触、ソース接触及びドレイ
ン接触用の窓をもつ適当にパターン形成されたフォトレ
ジスト層の形成を含む。窓領域において、誘電体材料は
たとえばＨＦによる従来のエッチングによって除去され
る。図１４中の数字１９１は誘電体層を、１９２はフォ
トレジストをさす。
【００５９】図１２の工程Ｅは更に、オーム性接触の堆
積を含む。たとえば、ｐ−接触金属（たとえば２５ｎｍ
ＡｕＢｅ／２００ｎｍＡｕ）を、ｅ−ビーム堆積及びス
パッタリングにより、堆積させる。フォトレジストのリ
フトオフの後、新しいフォトレジスト層を堆積させ、ｎ
−接触メタライゼーションのため、パターン形成する
（たとえば５ｎｍＮｉ／５ｎｍＧｅ／１０ｎｍＡｕＧｅ
／２０ｎｍＭｏ／２００ｎｍＡｕを用いる）。図２０は
メタライゼーションの結果を示し、数字２０１はチャネ
ル接触のｎ接触金属をさし、数字２０２及び２０３はそ
れぞれソース及びドレイン接触のｐ接触金属をさす。
積を含む。たとえば、ｐ−接触金属（たとえば２５ｎｍ
ＡｕＢｅ／２００ｎｍＡｕ）を、ｅ−ビーム堆積及びス
パッタリングにより、堆積させる。フォトレジストのリ
フトオフの後、新しいフォトレジスト層を堆積させ、ｎ
−接触メタライゼーションのため、パターン形成する
（たとえば５ｎｍＮｉ／５ｎｍＧｅ／１０ｎｍＡｕＧｅ
／２０ｎｍＭｏ／２００ｎｍＡｕを用いる）。図２０は
メタライゼーションの結果を示し、数字２０１はチャネ
ル接触のｎ接触金属をさし、数字２０２及び２０３はそ
れぞれソース及びドレイン接触のｐ接触金属をさす。
【００６０】ゲート酸化物形成前のオーム性接触堆積
は、必要ではなく、堆積はゲート酸化物形成に続いて行
うことができる。
は、必要ではなく、堆積はゲート酸化物形成に続いて行
うことができる。
【００６１】図１２の工程Ｆは、ウエハ表面からそれ自
身の酸化物（及び恐らく他の汚染物質）を除去すること
を含む。除去は本質的に原子的に清浄で、本質的に原子
的に秩序だった表面が生じるように行わなければならな
い。そのような“再構成された”表面の生成は、本発明
に従うプロセスの重要な点である。それは適当な方式で
実現でき、典型的な場合、高真空（たとえば≦１０-8Ｔ
ｏｒｒの圧力）下で行われる。再構成ＧａＡｓ表面を生
成させるための現在好ましい技術の中には、熱脱離（た
とえば５８０℃において５分、ウエハ表面を保護するた
め１０-6ＴｏｒｒのＡs過剰圧）及びＨ2プラズマ又は原
子状水素を伴うＥＣＲのような低損傷ドライエッチング
がある。
身の酸化物（及び恐らく他の汚染物質）を除去すること
を含む。除去は本質的に原子的に清浄で、本質的に原子
的に秩序だった表面が生じるように行わなければならな
い。そのような“再構成された”表面の生成は、本発明
に従うプロセスの重要な点である。それは適当な方式で
実現でき、典型的な場合、高真空（たとえば≦１０-8Ｔ
ｏｒｒの圧力）下で行われる。再構成ＧａＡｓ表面を生
成させるための現在好ましい技術の中には、熱脱離（た
とえば５８０℃において５分、ウエハ表面を保護するた
め１０-6ＴｏｒｒのＡs過剰圧）及びＨ2プラズマ又は原
子状水素を伴うＥＣＲのような低損傷ドライエッチング
がある。
【００６２】“本質的に原子的に清浄”及び“本質的に
原子的に秩序だった”という意味は、上で定義されてい
るとおりである。
原子的に秩序だった”という意味は、上で定義されてい
るとおりである。
【００６３】表面の再構成が完了した後、ゲート酸化物
層が再構成された表面上にその場形成（図１２中の工程
Ｇ）される。すなわち、たとえば上で引用したホン（Ｈ
ｏｎｇ）らの論文に述べられているように、高真空から
ウエハを取り出すことなく形成される。酸化物層がその
場成長されるだけでなく、表面再構成の完了と酸化物堆
積の間の時間は、表面の著しい汚染（１００ラングミュ
アを越える汚染）を避けるため、最小に保つのが望まし
い。
層が再構成された表面上にその場形成（図１２中の工程
Ｇ）される。すなわち、たとえば上で引用したホン（Ｈ
ｏｎｇ）らの論文に述べられているように、高真空から
ウエハを取り出すことなく形成される。酸化物層がその
場成長されるだけでなく、表面再構成の完了と酸化物堆
積の間の時間は、表面の著しい汚染（１００ラングミュ
アを越える汚染）を避けるため、最小に保つのが望まし
い。
【００６４】酸化物層の厚さは典型的な場合、ほぼ５−
１５０ｎｍの範囲内にあり、層は全体の組成ＧａxＡyＯ
zを持つであろう。ここで、ｘ≧０で他の文字は以下で
定義する。
１５０ｎｍの範囲内にあり、層は全体の組成ＧａxＡyＯ
zを持つであろう。ここで、ｘ≧０で他の文字は以下で
定義する。
【００６５】たとえば、ウエハはゲート酸化物堆積中、
ひ素過剰圧（たとえば１０-6ＴｏｒｒＡｓ）下で、高々
５８０℃の温度に保たれる。酸化物は典型的な場合、ウ
エハ表面全体上で本質的に一様に堆積される。しかし、
堆積は少なくとも原理的には、表面の特定の部分に限定
でき、それらの部分には少なくとも１つのＭＯＳ−ＦＥ
Ｔのソース及びドレイン間のゲート領域が含まれる。
ひ素過剰圧（たとえば１０-6ＴｏｒｒＡｓ）下で、高々
５８０℃の温度に保たれる。酸化物は典型的な場合、ウ
エハ表面全体上で本質的に一様に堆積される。しかし、
堆積は少なくとも原理的には、表面の特定の部分に限定
でき、それらの部分には少なくとも１つのＭＯＳ−ＦＥ
Ｔのソース及びドレイン間のゲート領域が含まれる。
【００６６】ゲート酸化物堆積に続いて、図１２の工程
Ｈにより示されるように、ＭＯＳ−ＦＥＴの先に形成さ
れたチャネル、ソース及びドレイン接触を露出するため
に、酸化物はパターン形成される。パターン形成は従来
のフォトリソグラフィ及びたとえばＨＣｌ溶液中のエッ
チングを用いて行うことができる。図１６はゲート酸化
物パターン形成後の２つのデバイスを概略的に示し、数
字２１１はパターン形成されたゲート酸化物をさす。
Ｈにより示されるように、ＭＯＳ−ＦＥＴの先に形成さ
れたチャネル、ソース及びドレイン接触を露出するため
に、酸化物はパターン形成される。パターン形成は従来
のフォトリソグラフィ及びたとえばＨＣｌ溶液中のエッ
チングを用いて行うことができる。図１６はゲート酸化
物パターン形成後の２つのデバイスを概略的に示し、数
字２１１はパターン形成されたゲート酸化物をさす。
【００６７】ゲート酸化物層のパターン形成に続いて、
やはり図１２の工程Ｈで示されるように、ゲートメタラ
イゼーションが行われる。これはたとえば２５ｎｍＴｉ
／５０ｎｍＰｔ／３００ｎｍＡｕのｅ−ビーム堆積とリ
フトオフを含む従来の方法で行われる。典型的な場合、
この工程はまた、相互接続の形成を含むことができ、各
種ＭＯＳ−ＦＥＴのチャネル、ソース、ドレイン及びゲ
ート接触への接続（図１７には示されていない）の形成
を含む。図１７において、数字２２１及び２２２はそれ
ぞれｐ−ＭＯＳ−ＦＥＴ及びｎ−ＭＯＳ−ＦＥＴのゲー
ト接触をさす。
やはり図１２の工程Ｈで示されるように、ゲートメタラ
イゼーションが行われる。これはたとえば２５ｎｍＴｉ
／５０ｎｍＰｔ／３００ｎｍＡｕのｅ−ビーム堆積とリ
フトオフを含む従来の方法で行われる。典型的な場合、
この工程はまた、相互接続の形成を含むことができ、各
種ＭＯＳ−ＦＥＴのチャネル、ソース、ドレイン及びゲ
ート接触への接続（図１７には示されていない）の形成
を含む。図１７において、数字２２１及び２２２はそれ
ぞれｐ−ＭＯＳ−ＦＥＴ及びｎ−ＭＯＳ−ＦＥＴのゲー
ト接触をさす。
【００６８】図１２の工程Ｉは各種の典型的な場合従来
の工程をさし、それは典型的な場合、たとえば試験、ウ
エハのチップへの切断、ワイヤボンディング、封入等の
本発明に従うＩＣを完成させるために必要である。
の工程をさし、それは典型的な場合、たとえば試験、ウ
エハのチップへの切断、ワイヤボンディング、封入等の
本発明に従うＩＣを完成させるために必要である。
【００６９】このように生成したＭＯＳ−ＦＥＴは集積
回路を形成するために、他のＭＯＳ−ＦＥＴを含む他の
電子デバイスに、従来の方式で電気的に接続するのが望
ましい。例として、図１７の相補ＭＯＳ−ＦＥＴは、図
１８中に示されるように接続でき、インバータを形成す
る。図１８中で数字２３１は本質的に図１７中に示され
たｎチャネルエンハンスメントモードＧａＡｓＭＯＳ−
ＦＥＴをさし、２３２はやはり図１７中に示されたｐチ
ャネルエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴ
をさす。回路それ自体は従来のものであるが、ＧａＡｓ
ＭＯＳ−ＦＥＴ技術で実施するのは、知る限り新しい。
図１８の組合せは、本発明に従う回路の例である。
回路を形成するために、他のＭＯＳ−ＦＥＴを含む他の
電子デバイスに、従来の方式で電気的に接続するのが望
ましい。例として、図１７の相補ＭＯＳ−ＦＥＴは、図
１８中に示されるように接続でき、インバータを形成す
る。図１８中で数字２３１は本質的に図１７中に示され
たｎチャネルエンハンスメントモードＧａＡｓＭＯＳ−
ＦＥＴをさし、２３２はやはり図１７中に示されたｐチ
ャネルエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴ
をさす。回路それ自体は従来のものであるが、ＧａＡｓ
ＭＯＳ−ＦＥＴ技術で実施するのは、知る限り新しい。
図１８の組合せは、本発明に従う回路の例である。
【００７０】当業者には認識されるように、上で述べた
プロセスは同じ基板上にＧａＡｓを基本とするプレーナ
ｎチャネル及びｐチャネルを生成するのに適しているだ
けでなく、そのようなＭＯＳ−ＦＥＴとＧａＡｓ（金属
−半導体）ＭＥＳ−ＦＥＴと組合せるのにも使用でき
る。ＭＥＳ−ＦＥＴを生成するために、ゲート酸化物は
たとえば各ゲート領域から除去され、ショットキーゲー
ト接触を生成させるために、適当な金属（たとえばＴｉ
／Ｐｔ／Ａｕ）をゲート領域中に、堆積させる。ＧａＡ
ｓを基本とするＭＥＳ−ＦＥＴは知られており、詳細な
記述は必要ない。しかし、ＧａＡｓＭＥＳ−ＦＥＴをＧ
ａＡｓＭＯＳ−ＦＥＴ（相補エンハンスメント型ＧａＡ
ｓＭＯＳ−ＦＥＴを含む）と集積できることは、知る限
り、従来技術には存在しない。このようにできることに
より、回路設計に大きな自由度が加わり、広範囲のＧａ
Ａｓを基本とするディジタル（しかしアナグロも除外さ
れない）ＩＣが作製されるようになる。
プロセスは同じ基板上にＧａＡｓを基本とするプレーナ
ｎチャネル及びｐチャネルを生成するのに適しているだ
けでなく、そのようなＭＯＳ−ＦＥＴとＧａＡｓ（金属
−半導体）ＭＥＳ−ＦＥＴと組合せるのにも使用でき
る。ＭＥＳ−ＦＥＴを生成するために、ゲート酸化物は
たとえば各ゲート領域から除去され、ショットキーゲー
ト接触を生成させるために、適当な金属（たとえばＴｉ
／Ｐｔ／Ａｕ）をゲート領域中に、堆積させる。ＧａＡ
ｓを基本とするＭＥＳ−ＦＥＴは知られており、詳細な
記述は必要ない。しかし、ＧａＡｓＭＥＳ−ＦＥＴをＧ
ａＡｓＭＯＳ−ＦＥＴ（相補エンハンスメント型ＧａＡ
ｓＭＯＳ−ＦＥＴを含む）と集積できることは、知る限
り、従来技術には存在しない。このようにできることに
より、回路設計に大きな自由度が加わり、広範囲のＧａ
Ａｓを基本とするディジタル（しかしアナグロも除外さ
れない）ＩＣが作製されるようになる。
【００７１】従来技術のＧａＡｓＭＯＳ−ＦＥＴと上の
記述に従うＧａＡｓＭＯＳ−ＦＥＴ間のいくつかの差
は、更に詳しく述べる価値がある。たとえば、ある種の
従来技術のデバイス中で、ソース及びドレイン領域はそ
の領域と同じ伝導形のチャネルにより接続される。たと
えば、上で引用したコルクホウン（Ｃｏｌｑｕｈｏｕ
ｎ）らによる論文を参照のこと。そのようなデバイスは
チャネル中で反転を示さない。
記述に従うＧａＡｓＭＯＳ−ＦＥＴ間のいくつかの差
は、更に詳しく述べる価値がある。たとえば、ある種の
従来技術のデバイス中で、ソース及びドレイン領域はそ
の領域と同じ伝導形のチャネルにより接続される。たと
えば、上で引用したコルクホウン（Ｃｏｌｑｕｈｏｕ
ｎ）らによる論文を参照のこと。そのようなデバイスは
チャネル中で反転を示さない。
【００７２】ある種のデバイスは典型的な場合、表面中
にくぼみを形成し、それによってチャネル幅を減らすよ
う、ＧａＡｓウエハの表面を選択的にエッチングするこ
とを必要とする。たとえば、上で引用したティー・ミム
ラ（Ｔ．Ｍｉｍｕｒａ）らによる論文、図７及び８、及
びコルクホウン（Ｃｏｌｑｕｈｏｕｎ）らの論文を参照
のこと。本発明に従うＧａＡｓＭＯＳ−ＦＥＴでは、そ
のようなくぼみ形成は必要ない。
にくぼみを形成し、それによってチャネル幅を減らすよ
う、ＧａＡｓウエハの表面を選択的にエッチングするこ
とを必要とする。たとえば、上で引用したティー・ミム
ラ（Ｔ．Ｍｉｍｕｒａ）らによる論文、図７及び８、及
びコルクホウン（Ｃｏｌｑｕｈｏｕｎ）らの論文を参照
のこと。本発明に従うＧａＡｓＭＯＳ−ＦＥＴでは、そ
のようなくぼみ形成は必要ない。
【００７３】上で述べた実施例は、単に例を示したもの
で、もし必要なら、変形が容易に考えられる。たとえ
ば、オーム性接触はゲート酸化物堆積後に形成できる。
で、もし必要なら、変形が容易に考えられる。たとえ
ば、オーム性接触はゲート酸化物堆積後に形成できる。
【００７４】しかし、許容できる特性をもつＧａＡｓを
基本とするＭＯＳ−ＦＥＴを作製するのに現在必要とみ
られるプロセスの選択できない点がある。それらの中に
は、表面領域が本質的に原子的に清浄で秩序だったもの
であるように、注入されるウエハの所定の領域を再構成
すること、再構成された表面領域上へのゲート酸化物の
その場成長及び表面又は界面の劣化を防止するために、
保護キャップ層を形成しない限り、表面の再構成及びゲ
ート酸化物成長の後、高温処理（典型的な場合、空気中
で＞３００℃、又はＵＨＶ中で＞７００℃）を避けるこ
とがある。先に引用したパスラック（Ｐａｓｓｌａｃ
ｋ）らによる論文、アプライド・フィジックス・レター
ズ（Ａｐｐｌ，Ｐｈｙｓ，Ｌｅｔｔ，）、第６９（３）
巻、３０２頁（１９９６年７月）を参照のこと。しか
し、ゲート酸化物上にキャップ層（たとえばＳiＯ2層）
を形成することは、好ましくない。従って、好ましい実
施例において、ゲート酸化物形成後、デバイスを空気中
で約３００℃又はＵＨＶ中で７００℃以上の温度にしな
いように、本方法を行う。非常に好ましい点は、Ａｓを
含む雰囲気中で注入活性化アニールをすることで、Ａｓ
又はＡｓを含む物質は、表面からのＡｓの正味の損失が
生じないように、選択される。
基本とするＭＯＳ−ＦＥＴを作製するのに現在必要とみ
られるプロセスの選択できない点がある。それらの中に
は、表面領域が本質的に原子的に清浄で秩序だったもの
であるように、注入されるウエハの所定の領域を再構成
すること、再構成された表面領域上へのゲート酸化物の
その場成長及び表面又は界面の劣化を防止するために、
保護キャップ層を形成しない限り、表面の再構成及びゲ
ート酸化物成長の後、高温処理（典型的な場合、空気中
で＞３００℃、又はＵＨＶ中で＞７００℃）を避けるこ
とがある。先に引用したパスラック（Ｐａｓｓｌａｃ
ｋ）らによる論文、アプライド・フィジックス・レター
ズ（Ａｐｐｌ，Ｐｈｙｓ，Ｌｅｔｔ，）、第６９（３）
巻、３０２頁（１９９６年７月）を参照のこと。しか
し、ゲート酸化物上にキャップ層（たとえばＳiＯ2層）
を形成することは、好ましくない。従って、好ましい実
施例において、ゲート酸化物形成後、デバイスを空気中
で約３００℃又はＵＨＶ中で７００℃以上の温度にしな
いように、本方法を行う。非常に好ましい点は、Ａｓを
含む雰囲気中で注入活性化アニールをすることで、Ａｓ
又はＡｓを含む物質は、表面からのＡｓの正味の損失が
生じないように、選択される。
【００７５】本発明に従って形成されたＭＯＳ−ＦＥＴ
を、従来の方式で試験し、優れた特性をもつことがわか
った。
を、従来の方式で試験し、優れた特性をもつことがわか
った。
【００７６】実施例１ ｐ−ＭＯＳ−ＦＥＴを以下のように作製した。従来の半
絶縁性（１００）面ＧａＡｓウエハ（シート抵抗約１０
8・Ωｃｍ）を準備した。従来のＰＥＣＤにより、ウエハ
の表面上にＳiＯ2の５０ｎｍ層を堆積させた。従来のフ
ォトレジスト（ＡＺ１８１８）の２．２μｍ層をＳiＯ2
層上に形成し、イオン注入マスクを形成するためにパタ
ーンした。マスクを貫く窓はｐ−ＭＯＳ−ＦＥＴ用のｎ
チャネルを規定した。窓を通して、Ｓｉイオンを注入し
た（１５０ｋｅＶ、５×１０13ｃｍ-2）。この最初の注
入に続いて、ｎ+チャネル接触領域、ｐ+ソース及びドレ
イン領域及びｐ低ドーズドレインを形成するために、更
に注入を行った。注入条件はそれぞれ以下のとおりであ
る。７５ｋｅＶ、６×１０13ｃｍ-2、Ｓｉ；３０ｋｅ
Ｖ、７×１０13ｃｍ-2、Ｂｅ；及び２５ｋｅＶ、３×１
０12ｃｍ-2、Ｂｅ。
絶縁性（１００）面ＧａＡｓウエハ（シート抵抗約１０
8・Ωｃｍ）を準備した。従来のＰＥＣＤにより、ウエハ
の表面上にＳiＯ2の５０ｎｍ層を堆積させた。従来のフ
ォトレジスト（ＡＺ１８１８）の２．２μｍ層をＳiＯ2
層上に形成し、イオン注入マスクを形成するためにパタ
ーンした。マスクを貫く窓はｐ−ＭＯＳ−ＦＥＴ用のｎ
チャネルを規定した。窓を通して、Ｓｉイオンを注入し
た（１５０ｋｅＶ、５×１０13ｃｍ-2）。この最初の注
入に続いて、ｎ+チャネル接触領域、ｐ+ソース及びドレ
イン領域及びｐ低ドーズドレインを形成するために、更
に注入を行った。注入条件はそれぞれ以下のとおりであ
る。７５ｋｅＶ、６×１０13ｃｍ-2、Ｓｉ；３０ｋｅ
Ｖ、７×１０13ｃｍ-2、Ｂｅ；及び２５ｋｅＶ、３×１
０12ｃｍ-2、Ｂｅ。
【００７７】注入後、レジスト及びＳｉＯ2はそれぞれ
アセトン及びＨＦ（１：１ＨＦ：Ｈ2Ｏ）で除去した。
注入活性化はＭＯＣＶＤシステムの反応容器内で行っ
た。ウエハの温度を上昇させ、ウエハ温度が３００℃に
達した時、反応容器内にＨ2 を加えた。ウエハはこれら
の条件下に５分間保ち、続いてアルシンを加え、８２５
℃まで徐々に温度を上昇させ、ウエハをこれらの条件に
５分間保った。アルシン；Ｈ2流量比及びシステム圧
は、それぞれ１：７０及び４５Ｔｏｒｒであった。
アセトン及びＨＦ（１：１ＨＦ：Ｈ2Ｏ）で除去した。
注入活性化はＭＯＣＶＤシステムの反応容器内で行っ
た。ウエハの温度を上昇させ、ウエハ温度が３００℃に
達した時、反応容器内にＨ2 を加えた。ウエハはこれら
の条件下に５分間保ち、続いてアルシンを加え、８２５
℃まで徐々に温度を上昇させ、ウエハをこれらの条件に
５分間保った。アルシン；Ｈ2流量比及びシステム圧
は、それぞれ１：７０及び４５Ｔｏｒｒであった。
【００７８】８２５℃に５分間保った後、ウエハはアル
シン／Ｈ2下で４５０℃まで冷却し、次にＨ2 下で室温
まで冷却し、表面再構成及びゲート酸化物堆積のため、
ＭＢＥシステムに転送した。ウエハはインジウムを有す
るＭｏブロック上にマウントし、それ自身の酸化物とい
った表面汚染を脱離させるため、５８０℃に５分間加熱
した。ＭＢＥシステムの反応容器中のバックグランド圧
力は、１０-10 Ｔｏｒｒで、１０-6ＴｏｒｒのＡｓ圧力
はウエハ表面を保護するため、反応容器中で保った。Ｒ
ＨＥＥＤを試料表面をモニターするために用いた。上で
述べた処理により、本質的に原子的に清浄で、原子的に
秩序だったウエハ表面が生じた。
シン／Ｈ2下で４５０℃まで冷却し、次にＨ2 下で室温
まで冷却し、表面再構成及びゲート酸化物堆積のため、
ＭＢＥシステムに転送した。ウエハはインジウムを有す
るＭｏブロック上にマウントし、それ自身の酸化物とい
った表面汚染を脱離させるため、５８０℃に５分間加熱
した。ＭＢＥシステムの反応容器中のバックグランド圧
力は、１０-10 Ｔｏｒｒで、１０-6ＴｏｒｒのＡｓ圧力
はウエハ表面を保護するため、反応容器中で保った。Ｒ
ＨＥＥＤを試料表面をモニターするために用いた。上で
述べた処理により、本質的に原子的に清浄で、原子的に
秩序だったウエハ表面が生じた。
【００７９】表面再構成が完了したら、ウエハはＵＨＶ
（１０-10Ｔｏｒｒ）下でＭＢＥシステムの第２のチャ
ンバに転送した。本質的に上で引用したホン（Ｈｏｎ
ｇ）らによる論文中で述べられているように、約０．０
２ｎｍ／秒の速度で、ウエハ表面全体に、酸化物の４０
ｎｍ層を堆積させた。簡単にいうと、ウエハは５５０
℃、チャンバ内のバックグランド圧力は１０-9Ｔｏｒｒ
で、酸化物はｅ−ビーム蒸着により形成した。
（１０-10Ｔｏｒｒ）下でＭＢＥシステムの第２のチャ
ンバに転送した。本質的に上で引用したホン（Ｈｏｎ
ｇ）らによる論文中で述べられているように、約０．０
２ｎｍ／秒の速度で、ウエハ表面全体に、酸化物の４０
ｎｍ層を堆積させた。簡単にいうと、ウエハは５５０
℃、チャンバ内のバックグランド圧力は１０-9Ｔｏｒｒ
で、酸化物はｅ−ビーム蒸着により形成した。
【００８０】ゲート酸化物堆積が完了し、ウエハを室温
まで冷却した後、オーム性接触を規定した。従来のフォ
トレジスト層（ＡＺ１８１８）を形成し、ゲート、ソー
ス及びドレイン接触が露出されるように、従来の方式で
パターン形成した。次に、１：１ＨＣｌ：Ｈ2Ｏ で露出
された領域からゲート酸化物を除去し、ｅ−ビーム堆積
システムにより、接触金属（２５ｎｍＡｕＢｅ／２００
ｎｍＡｕ）を堆積させた。不要なメタライゼーションを
除去するため、従来のアセトン・リフトオフ技術を用い
た。最後に、１．２μｍレジスト層（ＡＺ１８１１）を
形成し、パターン形成し、同時にゲート及び最終の金属
接触を規定するために用いた。ｅ−ビーム堆積システム
により、Ｔｉ／Ｐｔ／Ａｕ層（それぞれ、２５ｎｍ／５
０ｎｍ／３００ｎｍ）を堆積させた。不要なメタライゼ
ーションを従来のアセトン・リフトオフ技術で除去し、
チャネル、ソース、ドレイン及びゲート接触を残した。
まで冷却した後、オーム性接触を規定した。従来のフォ
トレジスト層（ＡＺ１８１８）を形成し、ゲート、ソー
ス及びドレイン接触が露出されるように、従来の方式で
パターン形成した。次に、１：１ＨＣｌ：Ｈ2Ｏ で露出
された領域からゲート酸化物を除去し、ｅ−ビーム堆積
システムにより、接触金属（２５ｎｍＡｕＢｅ／２００
ｎｍＡｕ）を堆積させた。不要なメタライゼーションを
除去するため、従来のアセトン・リフトオフ技術を用い
た。最後に、１．２μｍレジスト層（ＡＺ１８１１）を
形成し、パターン形成し、同時にゲート及び最終の金属
接触を規定するために用いた。ｅ−ビーム堆積システム
により、Ｔｉ／Ｐｔ／Ａｕ層（それぞれ、２５ｎｍ／５
０ｎｍ／３００ｎｍ）を堆積させた。不要なメタライゼ
ーションを従来のアセトン・リフトオフ技術で除去し、
チャネル、ソース、ドレイン及びゲート接触を残した。
【００８１】このようにして生成したデバイス（４０×
５０μm2ゲート寸法）を試験し、以下の特性をもつこと
がわかった。
５０μm2ゲート寸法）を試験し、以下の特性をもつこと
がわかった。
【００８２】図１９で示されるように、ゲート酸化物は
３.６×１０6ボルト／ｃｍの降伏電圧を有した。相互コ
ンダクタンスは０．３ｍＳ／ｍｍであった。図２０はＭ
ＯＳ−ＦＥＴの例のドレインＩ−Ｖ特性を示し、図２１
はゲート電圧対ドレイン電流を示す。
３.６×１０6ボルト／ｃｍの降伏電圧を有した。相互コ
ンダクタンスは０．３ｍＳ／ｍｍであった。図２０はＭ
ＯＳ−ＦＥＴの例のドレインＩ−Ｖ特性を示し、図２１
はゲート電圧対ドレイン電流を示す。
【００８３】実施例２ イオン注入を本質的に図１８に示されるような注入領域
が生じるように修正したことを除いて、本質的に上述の
ように、共通の基板上に一対の相補ＭＯＳ−ＦＥＴを生
成した。ＭＯＳ−ＦＥＴの対は、インバータ回路を形成
するために、図１８に示されるように接続されている。
回路は試験し、予測どおり動作した。
が生じるように修正したことを除いて、本質的に上述の
ように、共通の基板上に一対の相補ＭＯＳ−ＦＥＴを生
成した。ＭＯＳ−ＦＥＴの対は、インバータ回路を形成
するために、図１８に示されるように接続されている。
回路は試験し、予測どおり動作した。
【００８４】実施例３ ゲート酸化物をいくつかのｎ形デバイス及びｐ形デバイ
スから除去し、２５ｎｍＴｉ／３０ｎｍＰｔ／３００ｎ
ｍＡｕをデバイスのゲート領域中に堆積することを除い
て、本質的に実施例２で述べたように、共通の基板上
に、複数のｎ−ＭＯＳ−ＦＥＴ、ｐ−ＭＯＳ−ＦＥＴ及
びｎ及びｐ−ＭＥＳ−ＦＥＴを形成した。デバイス間に
導電性相互接続を形成した後、得られた回路を試験し、
予測どおり動作した。
スから除去し、２５ｎｍＴｉ／３０ｎｍＰｔ／３００ｎ
ｍＡｕをデバイスのゲート領域中に堆積することを除い
て、本質的に実施例２で述べたように、共通の基板上
に、複数のｎ−ＭＯＳ−ＦＥＴ、ｐ−ＭＯＳ−ＦＥＴ及
びｎ及びｐ−ＭＥＳ−ＦＥＴを形成した。デバイス間に
導電性相互接続を形成した後、得られた回路を試験し、
予測どおり動作した。
【００８５】上の説明及び各種の文献（たとえば米国特
許第５，５５０，０８９号及び第５，５９７，７６８
号；エム・パスラック（Ｍ．Ｐａｓｓｌａｃｋ）ら、ア
プライド・フィジックス・レターズ（Applied Physics
Letters）、第６９（３）巻、３０２−３０４頁）か
ら、当業者には単結晶ＧＧＧ（ガドリニウム・ガリウム
・ガーネット；Ｇｄ3Ｇａ5Ｏ12）からのｅ−ビーム蒸着
により、ほとんど純粋で、わずかな量（たとえば０．１
原子％）のＧｄも薄膜中に存在するＧａ2Ｏ3薄膜が堆積
すると、広く仮定されていることが明らかである。
許第５，５５０，０８９号及び第５，５９７，７６８
号；エム・パスラック（Ｍ．Ｐａｓｓｌａｃｋ）ら、ア
プライド・フィジックス・レターズ（Applied Physics
Letters）、第６９（３）巻、３０２−３０４頁）か
ら、当業者には単結晶ＧＧＧ（ガドリニウム・ガリウム
・ガーネット；Ｇｄ3Ｇａ5Ｏ12）からのｅ−ビーム蒸着
により、ほとんど純粋で、わずかな量（たとえば０．１
原子％）のＧｄも薄膜中に存在するＧａ2Ｏ3薄膜が堆積
すると、広く仮定されていることが明らかである。
【００８６】更に、Ｇｄが存在することは望ましくな
く、理想的には薄膜は純粋なＧａ酸化物であるべきと信
じられている。たとえば、米国特許第５，５９７，７６
８号を参照されたい。これは列１、３９−４５行で、
“主要な問題は、ある程度のＧｄ2Ｏ3（この特許による
と約０．１％）が不純物として薄膜中にとり入れられ、
欠陥を発生させ、バルクトラップ密度が増すことであ
る。増加した欠陥及びそれにより増加したトラップ密度
は、薄膜が用いられているデバイスの特性を劣化させ
る。”Ｇａ2Ｏ3薄膜中の“不純物”濃度を減らすた
め、'７６８特許は“Ｇａ2Ｏ3 とその昇華温度以上の７
００℃より高い融点をもつ別の酸化物を含む異なる蒸着
ソース材料の使用を教えている。”そのような材料の１
つはＭｇＧａ2Ｏ4で、それはＭｇＯとＧａ2Ｏ3を“含
む”と言われる。ＧＧＧの代わりにＭｇＧａ2Ｏ4を用い
ることにより、“酸化物薄膜中への好ましくない物質の
混入が急激に減少し、酸化物薄膜中のバルクトラップ密
度が著しく減少する。”’７６８特許の３列、１８−２
１行を参照のこと。しかし、’７６８特許は実験データ
は何も示していない。
く、理想的には薄膜は純粋なＧａ酸化物であるべきと信
じられている。たとえば、米国特許第５，５９７，７６
８号を参照されたい。これは列１、３９−４５行で、
“主要な問題は、ある程度のＧｄ2Ｏ3（この特許による
と約０．１％）が不純物として薄膜中にとり入れられ、
欠陥を発生させ、バルクトラップ密度が増すことであ
る。増加した欠陥及びそれにより増加したトラップ密度
は、薄膜が用いられているデバイスの特性を劣化させ
る。”Ｇａ2Ｏ3薄膜中の“不純物”濃度を減らすた
め、'７６８特許は“Ｇａ2Ｏ3 とその昇華温度以上の７
００℃より高い融点をもつ別の酸化物を含む異なる蒸着
ソース材料の使用を教えている。”そのような材料の１
つはＭｇＧａ2Ｏ4で、それはＭｇＯとＧａ2Ｏ3を“含
む”と言われる。ＧＧＧの代わりにＭｇＧａ2Ｏ4を用い
ることにより、“酸化物薄膜中への好ましくない物質の
混入が急激に減少し、酸化物薄膜中のバルクトラップ密
度が著しく減少する。”’７６８特許の３列、１８−２
１行を参照のこと。しかし、’７６８特許は実験データ
は何も示していない。
【００８７】我々のこれまで続いた研究（非常に薄い堆
積薄膜のラザフォード後方散乱（ＲＢＳ）及びオージェ
分析を含む）により、ＧａＡｓ及びＧａＡｓを基本とす
る半導体基体上に、デバイス級の薄い酸化物薄膜（たと
えば１０10ｃｍ-2ｅＶ-1又はそれ以下、特別に１×１０
11ｃｍ-2ｅＶ-1又はそれ以下の界面状態密度；低漏れ電
流及び高降伏電圧）を作製する別の方式が導かれた。
積薄膜のラザフォード後方散乱（ＲＢＳ）及びオージェ
分析を含む）により、ＧａＡｓ及びＧａＡｓを基本とす
る半導体基体上に、デバイス級の薄い酸化物薄膜（たと
えば１０10ｃｍ-2ｅＶ-1又はそれ以下、特別に１×１０
11ｃｍ-2ｅＶ-1又はそれ以下の界面状態密度；低漏れ電
流及び高降伏電圧）を作製する別の方式が導かれた。
【００８８】’７６８の特許の教えとは異なり、特に酸
化物薄膜は本質的な量のＧｄ（又は他の適当な金属元
素）を含むことが望ましいことを見い出した。事実、純
粋なＧａ2Ｏ3粉末（従って本質的に純粋なＧａ酸化物）
から蒸着により形成された薄膜は、一般にデバイス級で
はなく、一方純粋なＧｄ2Ｏ3（従って本質的に純粋なＧ
ｄ酸化物）から蒸着により形成した薄膜は、一般に低界
面状態密度を有するデバイス級であることを発見した。
このことは図２２の例で示されている。これはＭＯＳ容
量の領域を規定する従来の金属接触を有するＧａＡｓ上
の非常に薄い酸化物層のＩ−Ｖ（電流−電圧）特性につ
いてのデータを示す。図２２から容易にわかるように、
４０ｎｍ厚のＧａ2Ｏ3薄膜は負バイアスに対しては本質
的にゼロ降伏電圧で、正バイアスに対しては比較的高い
漏れを有し、従ってほとんどのデバイス用には適さな
い。一方、１８．５ｎｍ厚のＧｄ2Ｏ3の薄膜は、＋又は
−３Ｖでわずか１０-8Ａ／ｃｍ2 の導電性を示す。中間
の組成（Ｇｄ含有量は薄膜の全金属含有量の６、１４及
び２０％）は、中間の降伏電圧を示す。
化物薄膜は本質的な量のＧｄ（又は他の適当な金属元
素）を含むことが望ましいことを見い出した。事実、純
粋なＧａ2Ｏ3粉末（従って本質的に純粋なＧａ酸化物）
から蒸着により形成された薄膜は、一般にデバイス級で
はなく、一方純粋なＧｄ2Ｏ3（従って本質的に純粋なＧ
ｄ酸化物）から蒸着により形成した薄膜は、一般に低界
面状態密度を有するデバイス級であることを発見した。
このことは図２２の例で示されている。これはＭＯＳ容
量の領域を規定する従来の金属接触を有するＧａＡｓ上
の非常に薄い酸化物層のＩ−Ｖ（電流−電圧）特性につ
いてのデータを示す。図２２から容易にわかるように、
４０ｎｍ厚のＧａ2Ｏ3薄膜は負バイアスに対しては本質
的にゼロ降伏電圧で、正バイアスに対しては比較的高い
漏れを有し、従ってほとんどのデバイス用には適さな
い。一方、１８．５ｎｍ厚のＧｄ2Ｏ3の薄膜は、＋又は
−３Ｖでわずか１０-8Ａ／ｃｍ2 の導電性を示す。中間
の組成（Ｇｄ含有量は薄膜の全金属含有量の６、１４及
び２０％）は、中間の降伏電圧を示す。
【００８９】たとえば一方がＧａ2Ｏ3、他方がＧｄ2Ｏ3
粉末である２つの別々のソースからのその場同時蒸着に
より形成された薄い酸化物薄膜は、蒸着速度をＧｄ（又
は他の適当な金属元素）含有量が少なくとも全金属含有
量の１０原子％、好ましくは少なくとも２０原子％とな
るように選択すれば、一般にデバイス級となることを見
い出した。
粉末である２つの別々のソースからのその場同時蒸着に
より形成された薄い酸化物薄膜は、蒸着速度をＧｄ（又
は他の適当な金属元素）含有量が少なくとも全金属含有
量の１０原子％、好ましくは少なくとも２０原子％とな
るように選択すれば、一般にデバイス級となることを見
い出した。
【００９０】ＧａＡｓ基板は上述のように準備し（本質
的に原子的に清浄で原子的に秩序だった表面が生じ
る）、蒸着は試料を大気に露出することなく、その場で
行うことが理解されるであろう。
的に原子的に清浄で原子的に秩序だった表面が生じ
る）、蒸着は試料を大気に露出することなく、その場で
行うことが理解されるであろう。
【００９１】上述の実験事実は、（全体の組成がＧａx
ＡyＯz、Ａ、ｘ、ｙ及びｚは以下で定義されるとおりで
ある）混合酸化物薄膜中で、Ｇａイオンはそれらの３＋
酸化状態にされるという要件と一致する。このことは適
当な安定化元素と酸素含有量の選択により、容易にな
る。
ＡyＯz、Ａ、ｘ、ｙ及びｚは以下で定義されるとおりで
ある）混合酸化物薄膜中で、Ｇａイオンはそれらの３＋
酸化状態にされるという要件と一致する。このことは適
当な安定化元素と酸素含有量の選択により、容易にな
る。
【００９２】Ｇａは１＋、２＋及び３＋酸化状態で存在
でき、Ｇａを３＋状態に安定化できる（“安定剤”と呼
ぶべき）電気的に正の元素があるこが知られている。Ｇ
ａに対する安定剤の中に、ポーリング電気陰性度１、１
をもつＧｄがある。Ｇａに対する他の可能な安定剤の中
には、Ｓｃ、Ｙ及び他の希土類、アルカリ土類及びアル
カリがある。Ｇａに対する安定剤を加えることに加え、
Ｇａ及び安定剤元素が本質的に十分酸化されるという要
件を満すように、堆積した薄膜中に十分な酸素が存在す
ることも要求される。
でき、Ｇａを３＋状態に安定化できる（“安定剤”と呼
ぶべき）電気的に正の元素があるこが知られている。Ｇ
ａに対する安定剤の中に、ポーリング電気陰性度１、１
をもつＧｄがある。Ｇａに対する他の可能な安定剤の中
には、Ｓｃ、Ｙ及び他の希土類、アルカリ土類及びアル
カリがある。Ｇａに対する安定剤を加えることに加え、
Ｇａ及び安定剤元素が本質的に十分酸化されるという要
件を満すように、堆積した薄膜中に十分な酸素が存在す
ることも要求される。
【００９３】上で述べた説明は、指針を示す目的のため
だけであり、本発明の視野を制限することを、意図する
ものではない。
だけであり、本発明の視野を制限することを、意図する
ものではない。
【００９４】本発明の実施例において、酸化物薄膜は２
つ（又はそれ以上）の別々の堆積源（たとえばｅ−ビー
ム蒸着源）から堆積させることにより、形成され、堆積
パラメータは得られる薄膜が全体の組成ＧａxＡyＯz を
もち、ＡはＧａを３＋酸化状態に安定化させるための１
ないし複数の電気的に正の安定剤で、ｘ＞０となるよう
に、選択される。更に、ｙ／（ｘ＋ｙ）は０．１かそれ
以上、好ましくは≧０．２、ｚはＧａ及びＡが本質的に
十分酸化されるという要件を満すように選択される。
つ（又はそれ以上）の別々の堆積源（たとえばｅ−ビー
ム蒸着源）から堆積させることにより、形成され、堆積
パラメータは得られる薄膜が全体の組成ＧａxＡyＯz を
もち、ＡはＧａを３＋酸化状態に安定化させるための１
ないし複数の電気的に正の安定剤で、ｘ＞０となるよう
に、選択される。更に、ｙ／（ｘ＋ｙ）は０．１かそれ
以上、好ましくは≧０．２、ｚはＧａ及びＡが本質的に
十分酸化されるという要件を満すように選択される。
【００９５】他の実施例において、酸化物薄膜はＧａ酸
化物の堆積なしに、Ａ酸化物の堆積により形成される。
従って、薄膜は全体の組成ＡＯｚを有し、ｚはＡが本質
的に十分酸化されるように選択される。
化物の堆積なしに、Ａ酸化物の堆積により形成される。
従って、薄膜は全体の組成ＡＯｚを有し、ｚはＡが本質
的に十分酸化されるように選択される。
【００９６】例として（ｘ＝０及びｘ＞０の両方の場
合）、ＡはＳｃ、Ｙ、希土類（原子番号５７−７１）、
アルカリ土類（たとえばＢｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂ
ａ）及びアルカリ（たとえばＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃ
ｓ）から成るグループから選択される。
合）、ＡはＳｃ、Ｙ、希土類（原子番号５７−７１）、
アルカリ土類（たとえばＢｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂ
ａ）及びアルカリ（たとえばＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃ
ｓ）から成るグループから選択される。
【００９７】アルカリ元素はそれらが湿気に対して比較
的不安定で、半導体デバイスプロセス条件と両立しない
ため、一般に好ましくない。現在好ましい安定剤元素
は、Ｓｃ、Ｙ、希土類（原子番号５７−７１）及びアル
カリ土類で、Ｓｃ、Ｙ、Ｌａ、Ｎｄ、Ｇｄ、Ｄｙ、Ｈ
ｏ、Ｅｒ及びＬｕが現在最も好ましい。
的不安定で、半導体デバイスプロセス条件と両立しない
ため、一般に好ましくない。現在好ましい安定剤元素
は、Ｓｃ、Ｙ、希土類（原子番号５７−７１）及びアル
カリ土類で、Ｓｃ、Ｙ、Ｌａ、Ｎｄ、Ｇｄ、Ｄｙ、Ｈ
ｏ、Ｅｒ及びＬｕが現在最も好ましい。
【００９８】混合酸化物薄膜中でＧａ（及びＡ）が本質
的に十分酸化されるという要件は、全Ｇａの１００％が
３＋イオン安定状態をもたなければならないということ
を意味しないことが、理解されるであろう。典型的な場
合、許容できる結果は、もし全Ｇａの８０％又はそれ以
上が３＋状態にあり、Ａの８０％又はそれ以上が十分酸
化されていれば得られる。
的に十分酸化されるという要件は、全Ｇａの１００％が
３＋イオン安定状態をもたなければならないということ
を意味しないことが、理解されるであろう。典型的な場
合、許容できる結果は、もし全Ｇａの８０％又はそれ以
上が３＋状態にあり、Ａの８０％又はそれ以上が十分酸
化されていれば得られる。
【００９９】また、ＧａxＡyＯz の組成の混合酸化物は
必ずしもその組成の均一な材料でないことも理解される
であろう。現在、Ａ−酸化物の微小領域とともに、Ｇａ
酸化物の微小領域を含む材料は除外できない。
必ずしもその組成の均一な材料でないことも理解される
であろう。現在、Ａ−酸化物の微小領域とともに、Ｇａ
酸化物の微小領域を含む材料は除外できない。
【０１００】図２３はｎ形（２×１０18ｃｍ-3）ＧａＡ
ｓ（１００）面上の１９ｎｍ厚のＧｄ2Ｏ3薄膜について
のＣ−Ｖ（容量−電圧）データを示す。ＭＯＳ容量の面
積は、４．４×１０-5ｃｍ2 であった。図２３は蓄積と
低周波における反転を、明らかに示している。データは
ＭＯＳ−ＦＥＴを含むデバイス用途に、酸化物が適して
いることを実証している。
ｓ（１００）面上の１９ｎｍ厚のＧｄ2Ｏ3薄膜について
のＣ−Ｖ（容量−電圧）データを示す。ＭＯＳ容量の面
積は、４．４×１０-5ｃｍ2 であった。図２３は蓄積と
低周波における反転を、明らかに示している。データは
ＭＯＳ−ＦＥＴを含むデバイス用途に、酸化物が適して
いることを実証している。
【０１０１】図２４は全金属含有量の約２２％がＧｄで
ある３２ｎｍ厚のＧａ及びＧｄを含む混合酸化物薄膜に
ついての同様のデータを示す。データはまた、本質的に
図２３のデータと同様、蓄積と反転を示している。
ある３２ｎｍ厚のＧａ及びＧｄを含む混合酸化物薄膜に
ついての同様のデータを示す。データはまた、本質的に
図２３のデータと同様、蓄積と反転を示している。
【０１０２】好ましい実施例において、製品は反転チャ
ネルを有するプレーナエンハンスメントモードＭＯＳ−
ＦＥＴを含む。
ネルを有するプレーナエンハンスメントモードＭＯＳ−
ＦＥＴを含む。
【０１０３】実施例４ ＭＯＳ−ＦＥＴを本質的に実施例１で述べたように作製
したが、Ｇｄ及びＧａを含む酸化物薄膜を、Ｇａ2Ｏ3粉
末を含む源及びＧｄ2Ｏ3粉末を含む源から同時ｅ−ビー
ム蒸着により堆積させたことが異なる。蒸着速度は全金
属含有量の〜２２％のＧｄを有する薄膜が生じるように
選択した。ＭＯＳ−ＦＥＴは本質的に例１のデバイスの
ように動作する。
したが、Ｇｄ及びＧａを含む酸化物薄膜を、Ｇａ2Ｏ3粉
末を含む源及びＧｄ2Ｏ3粉末を含む源から同時ｅ−ビー
ム蒸着により堆積させたことが異なる。蒸着速度は全金
属含有量の〜２２％のＧｄを有する薄膜が生じるように
選択した。ＭＯＳ−ＦＥＴは本質的に例１のデバイスの
ように動作する。
【０１０４】実施例５ 酸化物薄膜がＧｄ2Ｏ3であることを除いて、本質的に実
施例４と同様にＭＯＳ−ＦＥＴを作製する。ＭＯＳ−Ｆ
ＥＴは本質的に例４のデバイスと同様に動作する。
施例４と同様にＭＯＳ−ＦＥＴを作製する。ＭＯＳ−Ｆ
ＥＴは本質的に例４のデバイスと同様に動作する。
【図１】反転チャネル用電界効果デバイスの概略図であ
る。
る。
【図２】１つの型の堆積パラメータの下で生成された図
１に示された電界効果デバイスの禁制帯エネルギーに対
し、界面状態密度をプロットした図である。
１に示された電界効果デバイスの禁制帯エネルギーに対
し、界面状態密度をプロットした図である。
【図３】異なる型の堆積パラメータの下で生成された図
１に示された電界効果デバイスの禁制帯エネルギーに対
し、界面状態密度をプロットした図である。
１に示された電界効果デバイスの禁制帯エネルギーに対
し、界面状態密度をプロットした図である。
【図４】（１００）ＧａＡｓ上にＧａ2Ｏ3層を形成する
プロセスの適切な一部分中の時間に対する真空圧のデー
タの例を示す図である。
プロセスの適切な一部分中の時間に対する真空圧のデー
タの例を示す図である。
【図５】堆積時間に対するフォトルミネセンスの比較デ
ータの例を示す図である。
ータの例を示す図である。
【図６】それぞれ界面の熱化学的及び光化学的安定性を
示すフォトルミネセンスのデータを示す図である。
示すフォトルミネセンスのデータを示す図である。
【図７】それぞれ界面の熱化学的及び光化学的安定性を
示すフォトルミネセンスのデータを示す図である。
示すフォトルミネセンスのデータを示す図である。
【図８】ＭＯＳ構造のゲート電圧対容量のデータの例を
示す図である。
示す図である。
【図９】デバイスの例、すなわちＭＯＳ−ＦＥＴを概略
的に示す図である。
的に示す図である。
【図１０】デバイスの例、すなわちＨＢＴを概略的に示
す図である。
す図である。
【図１１】デバイスの例、すなわち太陽電池を概略的に
示す図である。
示す図である。
【図１２】ＧａＡｓＩＣを作製するプロセスの実施例を
示す図である。
示す図である。
【図１３】製造プロセスの様々な点におけるＧａＡｓＩ
Ｃの一部分の例を示す図である。
Ｃの一部分の例を示す図である。
【図１４】製造プロセスの様々な点におけるＧａＡｓＩ
Ｃの一部分の例を示す図である。
Ｃの一部分の例を示す図である。
【図１５】製造プロセスの様々な点におけるＧａＡｓＩ
Ｃの一部分の例を示す図である。
Ｃの一部分の例を示す図である。
【図１６】製造プロセスの様々な点におけるＧａＡｓＩ
Ｃの一部分の例を示す図である。
Ｃの一部分の例を示す図である。
【図１７】製造プロセスの様々な点におけるＧａＡｓＩ
Ｃの一部分の例を示す図である。
Ｃの一部分の例を示す図である。
【図１８】相補ＭＯＳ−ＦＥＴを含む回路の例をダイヤ
グラムで示す図である。
グラムで示す図である。
【図１９】エンハンスメントモードｐ−チャネルＧａＡ
ｓＭＯＳ−ＦＥＴの例の電気的特性を示す図である。
ｓＭＯＳ−ＦＥＴの例の電気的特性を示す図である。
【図２０】エンハンスメントモードｐ−チャネルＧａＡ
ｓＭＯＳ−ＦＥＴの例の電気的特性を示す図である。
ｓＭＯＳ−ＦＥＴの例の電気的特性を示す図である。
【図２１】エンハンスメントモードｐ−チャネルＧａＡ
ｓＭＯＳ−ＦＥＴの例の電気的特性を示す図である。
ｓＭＯＳ−ＦＥＴの例の電気的特性を示す図である。
【図２２】各種酸化物組成のＧａＡｓ／酸化物／金属構
造からの測定データを示す図である。
造からの測定データを示す図である。
【図２３】各種酸化物組成のＧａＡｓ／酸化物／金属構
造からの測定データを示す図である。
造からの測定データを示す図である。
【図２４】各種酸化物組成のＧａＡｓ／酸化物／金属構
造からの測定データを示す図である。
造からの測定データを示す図である。
【符号の説明】 ６０ 電界効果デバイス ６１ 金属電界プレート ６２ 電気端子 ６３ 導電体 ６４ 誘電体薄膜、Ｇａ2Ｏ3薄膜 ６５ ＩＩＩ−Ｖ半導体 ６６ オーム性接触 ７１，７２，８１，８２，１００ 曲線 １０１ データ点 １０２ 曲線 １０３ データ点 １１０，１１１，１１２，１１３，１１４， １２０，１２１，１３０，１３１ 曲線 １４０ ＧａＡｓ基体 １４１ ソース領域 １４２ ドレイン領域 １４３ ドレイン接触 １４４ ソース接触 １４５ ゲート酸化物 １４６ ゲート接触 １４７ フィールド酸化物 １５０ コレクタ接触 １５１ ＧａＡｓ基板 １５２ コレクタ層 １５３ ベース層 １５４ エミッタ層 １５５ エミッタ接触層 １５６ ベース接触 １５７ エミッタ接触 １５８ 酸化物層 １６０ 基板 １６１ ｎ−ＧａＡｓ層 １６２ ｐ−ＧａＡｓ層 １６３ ｐ+−ＡｌＧａＡｓ層 １６４ ｐ+−ＧａＡｓ接触層 １６５ メタライゼーション層 １６６ ＡＲ層 １８０ ｐ−ＭＯＳ−ＦＥＴ １８１ ＧａＡｓ基板 １８２ 誘電体層 １８３ ｎ形領域 １８４ チャネル接触 １８５ ｐ+ソース １８６ ｐ+ドレイン １８７ ソース領域 １８８ ｎ−ＭＯＳ−ＦＥＴ １８９ ドレイン領域 １９１ 誘電体層 １９２ フォトレジスト ２０１ ｎ接触金属 ２０２ ソース接触 ２０３ ドレイン接触 ２１１ ゲート酸化物 ２２１，２２２ ゲート接触 ２３１ ｎチャネルエンハンスメントモードＧａＡ
ｓ ＦＥＴ ２３２ ｐチャネルエンハンスメントモードＧａＡ
ｓ ＦＥＴ
ｓ ＦＥＴ ２３２ ｐチャネルエンハンスメントモードＧａＡ
ｓ ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 31/04 (72)発明者 ジュイナイ レイニエン クウォ アメリカ合衆国 07060 ニュージャーシ ィ，ウォッチュング，ノッチンガム ドラ イヴ 40 (72)発明者 ドナルド ウィンスロウ マーフィー アメリカ合衆国 08812 ニュージャーシ ィ，グリーン ブルック，グリーンブライ ア ロード ９
Claims (13)
- 【請求項１】 ＧａＡｓを基本とする半導体基体上にあ
り、それと界面を形成する酸化物層を含み、酸化物層及
び半導体基体のそれぞれの上に配置された金属接触を更
に含み、界面には２０℃において高々１×１０11ｃｍ-2
ｅＶ-1の禁制帯中央の界面準位密度が付随し、 酸化物層は全体の組成ＧａxＡyＯz を有し、Ｇａは３＋
酸化状態にあり、ＡはＧａを３＋酸化状態に安定化させ
るのに適した１ないし複数の電気的に正の安定化元素、
ｘはゼロ又はそれ以上、ｚはＧａ及びＡの両方が本質的
に十分酸化されるという要件を満すよう選択され、ｙ／
（ｘ＋ｙ）は０．１より大きい製品。 - 【請求項２】 ｘ＝０でＡの８０％以上が十分酸化され
るか、ｘ＞０でＧａ及びＡのそれぞれの８０％以上が十
分酸化される請求項１記載の製品。 - 【請求項３】 ＡはＳｃ、Ｙ、希土類元素及びアルカリ
土類元素から成る類から選択される請求項１記載の製
品。 - 【請求項４】 ＡはＳｃ、Ｙ、Ｌａ、Ｎｄ、Ｇｄ、Ｄ
ｙ、Ｈｏ、Ｅｒ及びＬｕから成る類から選択される請求
項３記載の製品。 - 【請求項５】 ＡはＧｄである請求項４記載の製品。
- 【請求項６】 ｘ＝０でＡの少なくとも９０％は十分酸
化される請求項１記載の製品。 - 【請求項７】 ｘ＞０、ｙ／（ｘ＋ｙ）が少なくとも
０．２、Ｇａ及びＡのそれぞれの少なくとも９０％が十
分に酸化される請求項１記載の製品。 - 【請求項８】ＧａＡｓを基本とする半導体基体はＧａＡ
ｓ基体である請求項１記載の製品。 - 【請求項９】 反転チャネルを有するプレーナエンハン
スメントモードＭＯＳ−ＦＥＴを含む請求項１記載の製
品。 - 【請求項１０】 ａ） ＧａＡｓを基本とする半導体基
体を準備する行程； ｂ） 半導体基体の主表面の少なくとも一部が、本質的
に原子的に清浄かつ本質的に原子的に秩序だっているよ
うに、前記半導体基体を処理する工程； ｃ） 本質的に半導体基体を汚染に露出することなく、
半導体基体の本質的に原子的に清浄かつ秩序だった表面
上に、酸化物層を形成する工程及び ｄ） 金属接触を形成する工程を含み、 工程ｃ）は酸化物層が全体の組成ＧａxＡyＯz を有し、
Ｇａは本質的に３＋酸化状態で、ＡはＧａを３＋酸化状
態に安定化するのに適した１ないし複数の電気的に正の
安定化元素であり、ｘはゼロかそれ以上、ｚはＧａ及び
Ａの両方が本質的に十分酸化されるという要件を満すよ
う選択され、ｙ／（ｘ＋ｙ）は０．１以上である、 ＧａＡｓを基本とする半導体基体上にあり、それと界面
を形成する酸化物層を含み、更に酸化物層及び半導体基
体のそれぞれの上に配置された金属接触を含み、界面に
は２０℃において、最大でも１×１０11ｃｍ-2ｅＶ-1の
禁制帯中央の界面状態密度が付随する製品の作製方法。 - 【請求項１１】 ＡはＳｃ、Ｙ、希土類元素及びアルカ
リ土類元素から成る類から選択される請求項１０記載の
方法。 - 【請求項１２】 ｃ）はｘ＝０でＡの８０％以上が十分
酸化されるか、ｘ＞０でＧａ及びＡのそれぞれの８０％
以上が十分酸化されるように行われる請求項１１記載の
方法。 - 【請求項１３】 製品が反転チャネルを有するプレーナ
エンハンスメントモードＭＯＳ−ＦＥＴを含むように行
われる請求項１０記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/093557 | 1998-06-08 | ||
| US09/093,557 US5962883A (en) | 1994-03-23 | 1998-06-08 | Article comprising an oxide layer on a GaAs-based semiconductor body |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068510A true JP2000068510A (ja) | 2000-03-03 |
Family
ID=22239593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11160428A Pending JP2000068510A (ja) | 1998-06-08 | 1999-06-08 | ＧａＡｓを基本とする半導体基体上の酸化物層を含む製品及び製品の作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5962883A (ja) |
| EP (1) | EP0964453A3 (ja) |
| JP (1) | JP2000068510A (ja) |
| KR (1) | KR20000006005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507657A (ja) * | 2002-01-18 | 2006-03-02 | フリースケール セミコンダクター インコーポレイテッド | ＧａＡｓをベースとする半導体構造の上に酸化膜層を有する部品及びその形成方法 |
| JP2019033108A (ja) * | 2017-08-04 | 2019-02-28 | 出光興産株式会社 | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469357B1 (en) * | 1994-03-23 | 2002-10-22 | Agere Systems Guardian Corp. | Article comprising an oxide layer on a GaAs or GaN-based semiconductor body |
| US6376337B1 (en) * | 1997-11-10 | 2002-04-23 | Nanodynamics, Inc. | Epitaxial SiOx barrier/insulation layer |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| US6936900B1 (en) * | 2000-05-04 | 2005-08-30 | Osemi, Inc. | Integrated transistor devices |
| AU2001278949A1 (en) * | 2000-07-21 | 2002-02-05 | Motorola, Inc. | Alkali earth metal oxide on gate insulators |
| US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
| KR20030027017A (ko) * | 2000-08-10 | 2003-04-03 | 오세미 인코포레이티드 | 집적형 트랜지스터 디바이스 |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| FR2820241B1 (fr) * | 2001-01-31 | 2003-09-19 | Saint Gobain | Substrat transparent muni d'une electrode |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| US6531740B2 (en) | 2001-07-17 | 2003-03-11 | Motorola, Inc. | Integrated impedance matching and stability network |
| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
| US6594414B2 (en) | 2001-07-25 | 2003-07-15 | Motorola, Inc. | Structure and method of fabrication for an optical switch |
| US6585424B2 (en) | 2001-07-25 | 2003-07-01 | Motorola, Inc. | Structure and method for fabricating an electro-rheological lens |
| US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
| US6589856B2 (en) | 2001-08-06 | 2003-07-08 | Motorola, Inc. | Method and apparatus for controlling anti-phase domains in semiconductor structures and devices |
| US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
| US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
| US7442654B2 (en) * | 2002-01-18 | 2008-10-28 | Freescale Semiconductor, Inc. | Method of forming an oxide layer on a compound semiconductor structure |
| AU2003217189A1 (en) * | 2002-01-22 | 2003-09-02 | Massachusetts Institute Of Technology | A method of fabrication for iii-v semiconductor surface passivation |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US6770536B2 (en) | 2002-10-03 | 2004-08-03 | Agere Systems Inc. | Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate |
| US7662698B2 (en) * | 2006-11-07 | 2010-02-16 | Raytheon Company | Transistor having field plate |
| KR101990622B1 (ko) | 2011-11-23 | 2019-06-18 | 아콘 테크놀로지스 인코포레이티드 | 계면 원자 단일층의 삽입에 의한 ⅳ족 반도체에 대한 금속 접점의 개선 |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| WO2018094205A1 (en) | 2016-11-18 | 2018-05-24 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
| US10804408B2 (en) * | 2017-10-12 | 2020-10-13 | Applied Materials, Inc. | Process to reduce plasma induced damage |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3663870A (en) * | 1968-11-13 | 1972-05-16 | Tokyo Shibaura Electric Co | Semiconductor device passivated with rare earth oxide layer |
| JPH0682651B2 (ja) * | 1985-05-30 | 1994-10-19 | 株式会社日立製作所 | 半導体装置用エピタキシヤル絶縁膜とその製造方法 |
| US4749255A (en) * | 1985-12-09 | 1988-06-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | Coating for optical devices |
| US4859253A (en) * | 1988-07-20 | 1989-08-22 | International Business Machines Corporation | Method for passivating a compound semiconductor surface and device having improved semiconductor-insulator interface |
| US5055445A (en) * | 1989-09-25 | 1991-10-08 | Litton Systems, Inc. | Method of forming oxidic high Tc superconducting materials on substantially lattice matched monocrystalline substrates utilizing liquid phase epitaxy |
| US5550089A (en) * | 1994-03-23 | 1996-08-27 | Lucent Technologies Inc. | Gallium oxide coatings for optoelectronic devices using electron beam evaporation of a high purity single crystal Gd3 Ga5 O12 source. |
| US5451548A (en) * | 1994-03-23 | 1995-09-19 | At&T Corp. | Electron beam deposition of gallium oxide thin films using a single high purity crystal source |
| US5597768A (en) * | 1996-03-21 | 1997-01-28 | Motorola, Inc. | Method of forming a Ga2 O3 dielectric layer |
| US5903037A (en) * | 1997-02-24 | 1999-05-11 | Lucent Technologies Inc. | GaAs-based MOSFET, and method of making same |
-
1998
- 1998-06-08 US US09/093,557 patent/US5962883A/en not_active Expired - Lifetime
-
1999
- 1999-05-25 EP EP99304032A patent/EP0964453A3/en not_active Withdrawn
- 1999-06-08 JP JP11160428A patent/JP2000068510A/ja active Pending
- 1999-06-08 KR KR1019990021102A patent/KR20000006005A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006507657A (ja) * | 2002-01-18 | 2006-03-02 | フリースケール セミコンダクター インコーポレイテッド | ＧａＡｓをベースとする半導体構造の上に酸化膜層を有する部品及びその形成方法 |
| JP2019033108A (ja) * | 2017-08-04 | 2019-02-28 | 出光興産株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6995307B2 (ja) | 2017-08-04 | 2022-01-14 | 出光興産株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5962883A (en) | 1999-10-05 |
| EP0964453A3 (en) | 2000-05-10 |
| EP0964453A2 (en) | 1999-12-15 |
| KR20000006005A (ko) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5962883A (en) | Article comprising an oxide layer on a GaAs-based semiconductor body | |
| US5616947A (en) | Semiconductor device having an MIS structure | |
| JP3251889B2 (ja) | 中間ギャップ作業関数タングステン・ゲートの製造方法 | |
| US4477311A (en) | Process and apparatus for fabricating a semiconductor device | |
| JP2000150503A (ja) | ＧａＡｓやＧａＮに基づく半導体基体上に酸化物層を含む物品 | |
| US7187045B2 (en) | Junction field effect metal oxide compound semiconductor integrated transistor devices | |
| Ohmi | ULSI reliability through ultraclean processing | |
| US6989556B2 (en) | Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure | |
| US6030453A (en) | III-V epitaxial wafer production | |
| US5902130A (en) | Thermal processing of oxide-compound semiconductor structures | |
| US4610731A (en) | Shallow impurity neutralization | |
| KR100516252B1 (ko) | 반도체소자를가진물품및그제조방법 | |
| US5903037A (en) | GaAs-based MOSFET, and method of making same | |
| US6271069B1 (en) | Method of making an article comprising an oxide layer on a GaAs-based semiconductor body | |
| US4987095A (en) | Method of making unpinned oxide-compound semiconductor structures | |
| EP0113983B1 (en) | Fabricating a semiconductor device by means of molecular beam epitaxy | |
| US5169798A (en) | Forming a semiconductor layer using molecular beam epitaxy | |
| US5399900A (en) | Isolation region in a group III-V semiconductor device and method of making the same | |
| EP0987746B1 (en) | Method of making an integrated circuit comprising an oxide layer on a GaAs-based semiconductor substrate | |
| EP0863539B1 (en) | Insulator-compound semiconductor interface-structure and methods of fabrication | |
| JP3126890B2 (ja) | Ｍｉｓ構造を有する半導体装置及びその製造方法 | |
| Wang et al. | Fabrication of resonant-tunneling diodes by Sb surfactant modified growth of Si films on CaF/sub 2//Si | |
| Hong et al. | Growth of Ga/sub 2/O/sub 3/(Gd/sub 2/O/sub 3/) using molecular beam epitaxy technique-key to first demonstration of GaAs MOSFETs | |
| JP2633009B2 (ja) | 化合物半導体電界効果トランジスタとその製造方法 | |
| Ohmi | Technology for High-Power Devices |